KR20030019215A - 드라이버회로 - Google Patents

Abstract

본 발명은 차동 데이터전송에 있어서의 차동 스큐를 억제하는 것이다.

NMOS트랜지스터(M0)의 드레인전위(Vtt)가 기준전위(Vctrl)보다 낮은 경우, 연산증폭기(4)의 출력이 상승하고 NMOS트랜지스터(M1, M2)의 기판전위가 올라가, NMOS트랜지스터(M1, M2)의 온 저항 값이 감소한다. 그 결과, NMOS트랜지스터(M0)의 드레인전위(Vtt)가 상승한다. 한편, NMOS트랜지스터(M0)의 드레인전위(Vtt)가 기준전위(Vctrl)보다 높은 경우, 연산증폭기(4)의 출력이 하강하고 NMOS트랜지스터(M1, M2)의 기판전위가 내려가, NMOS트랜지스터(M1, M2)의 온 저항 값이 증대한다. 그 결과, NMOS트랜지스터(M0)의 드레인전위(Vtt)가 하강한다. 이 피드백 작용에 의해, NMOS트랜지스터(M0)의 드레인전위(Vtt)는 기준전위(Vctrl)와 동등해진다.

Description

드라이버회로{DRIVER CIRCUIT}

본 발명은 드라이버회로에 관하며, 더 상세하게는 LSI 내부로부터의 데이터를 외부로 차동 출력하는 드라이버회로에 관한 것이다.

최근, 멀티미디어가 급속하게 보급됨에 따라, 대량의 데이터를 고속으로 전송하고 싶어하는 요구가 있다. 이에 따라 IEEE1394나, Gigabit Ethernet(R) 등 고속 순차데이터 인터페이스가 주목되고 있다. 이들 인터페이스 기술에서는, LSI 내부의 데이터가 드라이버회로에 의해 1Gbit/s 등의 높은 속도로 차동 전송된다. 이 드라이버회로에서는 도 8에 나타내는 바와 같이, 기준전류회로에서 생성된 바이어스전압(Vbn)을 MOS트랜지스터(M50)의 게이트에 부여함으로써 전류 미러를 구성하고, 원하는 일정한 구동전류를 생성한다. 이 구동전류를 차동 출력단자(TD, NTD) 중 어느 쪽에 적용할지를 MOS트랜지스터(M51, M52)에서 결정함으로써, 소정 전류를 디지털적으로 구동시킨다. 이 구동전류는, 출력단자(TD, NTD)에 접속된 저항(R)을 거침으로써 원하는 출력전압이 되어 수신 쪽으로 구동된다.

도 8에 나타낸 구동회로로부터의 출력 차동데이터가 중앙에서 교차하지 않은 경우에는, 도 9에 나타내는 바와 같은 차동 스큐(Diffentila Skew)(각 차동 데이터의 중앙점끼리의 상충)가 발생해버린다. 이 차동 스큐가 크면, 상기 구동전류가 노이즈 등으로 증감했을 때 교차점의 시간방향 변화량이 증대한다. 도 10에 나타내는바와 같이, 차동 데이터가 이상적으로 중앙에서 교차하는 경우는, 교차점(p1)으로부터 전압의 시간적 기울기가 어긋나면 p2 또는 p2'로 된다. 또 스위칭 시간에 차이(t_diff)가 있는 경우는, 교차점(q1)으로부터 기울기가 어긋나면 q2 또는 q2'로 된다. 이로부터도 알 수 있는 바와 같이, 기울기의 변화량이 같을 경우는, 교차점의 시간적 상충량((p2-p1) 또는 (q2-q1))은 스위칭 시간에 차이가 있으면 증대해버린다. 즉 ((p2-p1)<(q2-q1))로 된다. 따라서 차동 드라이버에서는 스위칭 타이밍을 고르게 맞추지 않으면, 노이즈 등에 의해 시간방향의 지터(jitter) 성분이 증대해버려, 통신에 있어서의 마진이 감소해버린다. 여기서, 스위칭시간의 차이(t_diff)가 마이너스인 경우, 언뜻 보기에는 교차점의 시간적 상충량이 감소되는 것처럼 생각되지만, 다음주기에서는 차동전위의 상승과 하강이 교체되어 당해 차이(t_diff)가 플러스로 바뀐다. 따라서 노이즈 등의 불규칙한 외란(disturbance)을 감안하면 역시 중앙에서 교차시키는 것이 이상적이다.

본 발명의 목적은 상보 출력데이터의 교차점을 적절한 위치(중앙부근)에 맞출 수 있는 드라이버회로를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예에 의한 전자기기의 구성을 나타내는 블록도.

도 2는 도 1에 나타낸 드라이버회로의 변형예를 나타내는 도.

도 3은 도 1에 나타낸 드라이버회로의 변형예를 나타내는 도.

도 4는 본 발명의 제 2 실시예에 의한 전자기기의 LSI 구성을 나타내는 블록도.

도 5는 도 4에 나타낸 선택회로의 구성을 나타내는 블록도.

도 6은 도 5에 나타낸 복제회로의 구성을 나타내는 블록도.

도 7은 드라이버회로의 변형예를 나타내는 도.

도 8은 종래의 드라이버회로 구성을 나타내는 블록도.

도 9는 차동 스큐에 대한 설명도.

도 10은 차동 스큐에 대한 설명도.

* 도면의 주요 부분에 대한 부호의 설명 *

M0, M10 : N채널 MOS 트랜지스터(정전류부)

M1, M2, M211-M214, M221-M224 : N채널 MOS트랜지스터(제 1, 제 2 스위칭소자)

6, 7 : 패드 8, 9 : 저항

TD, NTD : 출력단자 231-234 : 복제회로

본 발명의 하나의 국면에 따르면, 드라이버회로는, 정전류부와, 제 1 패드와, 제 2 패드와, 제 1 스위칭소자와, 제 2 스위칭소자와, 제어부를 구비한다. 정전류부는 소정의 양 또는 음 전류를 출력한다. 제 1 패드는, 제 1 전압을 받는 제 1 노드에 한끝이 접속된 제 1 저항의 다른 끝에 접속 가능하다. 제 2 패드는, 제 1노드에 한끝이 접속된 제 2 저항의 다른 끝에 접속 가능하다. 제 1 스위칭소자는 정전류부의 출력노드와 제 1 패드 사이에 접속되며, 제 1 신호에 응답하여 온/오프 한다. 제 2 스위칭소자는 정전류부의 출력노드와 제 2 패드 사이에 접속되며, 제 2 신호에 응답하여 온/오프 한다. 제 2 신호는 제 1 신호와 상보의 신호이다. 제어부는 정전류부의 출력노드 전위가 소정의 전위가 되도록 제어한다.

본 발명의 또 하나의 국면에 따르면, 드라이버회로는, 정전류부와, 제 1 패드와, 제 2 패드와, 제 1 스위칭소자와, 제 2 스위칭소자와, 제 1 저항과, 제 2 저항과 제어부를 구비한다. 정전류부는 소정의 양 또는 음 전류를 출력한다. 제 1 스위칭소자는 정전류부의 출력노드와 제 1 패드 사이에 접속되며, 제 1 신호에 응답하여 온/오프 한다. 제 2 스위칭소자는 정전류부의 출력노드와 제 2 패드 사이에 접속되며, 제 2 신호에 응답하여 온/오프 한다. 제 2 신호는 제 1 신호와 상보인 신호이다. 제 1 저항은, 제 1 전압을 받는 제 1 노드와 제 1 패드 사이에 접속된다. 제 2 저항은, 제 1 노드와 제 2 패드 사이에 접속된다. 제어부는 정전류부 의 출력노드 전위가 소정의 전위가 되도록 제어한다.

상기 드라이버회로에서는, 전압이나 프로세스의 변동을 받아도 정전류부의 출력노드 전위는 제어부에 의해 소정의 전위가 되도록 제어되므로, 제 1 및 제 2 스위칭소자의 온/오프 타이밍의 불일치가 억제된다. 이로써, 제 1 및 제 2 패드로부터의 차동 데이터의 교차점을 적절한 위치(중앙부근)에 맞출 수 있다.

바람직하게는, 상기 제어부는 정전류부의 출력노드 전위에 따라 제 1 및 제 2 스위칭소자의 온 저항값을 변화시킨다.

상기 드라이버회로에서는, 제 1 및 제 2 스위칭소자의 온 저항값이 증가하면 정전류부의 출력노드 전위가 내려가고, 온 저항값이 감소하면 정전류부의 출력노드 전위가 올라간다. 따라서 제어부는, 정전류부의 출력노드 전위가 원하는 전위보다 높을 때는 제 1 및 제 2 스위칭소자의 온 저항값을 증가시키며, 정전류부의 출력노드 전위가 원하는 전위보다 낮을 때는 제 1 및 제 2 스위칭소자의 온 저항값을 감소시킨다. 이와 같이 하여 제어부는, 정전류부의 출력노드 전위가 소정 전위가 되도록 제어한다.

바람직하게는, 상기 제 1 스위칭소자는 제 1 트랜지스터를 포함한다. 제 1 트랜지스터는, 정전류부의 출력노드와 제 1 패드 사이에 접속되며 제 1 신호에 응답하여 온/오프 한다. 상기 제 2 스위칭소자는 제 2 트랜지스터를 포함한다. 제 2 트랜지스터는 정전류부의 출력노드와 제 2 패드 사이에 접속되며 제 2 신호에 응답하여 온/오프 한다. 상기 제어부는, 정전류부의 출력노드 전위에 따라 제 1 및 제 2 트랜지스터의 기판전위를 변화시킨다.

상기 드라이버회로에서는, 제 1 및 제 2 트랜지스터의 유형이 NMOS인 경우, 그 기판전위가 내려가면 온 저항값이 증가하고, 기판전위가 올라가면 온 저항값이 감소한다. 또 제 1 및 제 2 트랜지스터의 유형이 PMOS인 경우는 증감이 역으로 된다. 따라서 제어부는, 제 1 및 제 2 트랜지스터의 유형을 NMOS로 가정하여 동작을 설명하면, 정전류부의 출력노드 전위가 소정의 전위보다 높을 때는 제 1 및 제 2 트랜지스터의 기판전위를 내린다. 이로써 제 1 및 제 2 트랜지스터의 온 저항값이 증가하여, 정전류부의 출력노드 전위가 내려간다. 한편, 정전류부의 출력노드 전위가 원하는 전위보다 낮을 때는 제 1 및 제 2 트랜지스터의 기판전위를 올린다. 이로써 제 1 및 제 2 트랜지스터의 온 저항값이 감소하고, 정전류부의 출력노드 전위가 올라간다. 이와 같이 하여 제어부는, 정전류부의 출력노드 전위가 소정 전위가 되도록 제어한다.

바람직하게는 상기 제 1 스위칭소자는 제 1 트랜지스터와 제 2 트랜지스터를 포함한다. 제 1 및 제 2 트랜지스터는 정전류부의 출력노드와 제 1 패드 사이에 병렬로 접속되며, 제 1 신호에 응답하여 온/오프 한다. 상기 제 2 스위칭소자는 제 3 트랜지스터와 제 4 트랜지스터를 포함한다. 제 3 및 제 4 트랜지스터는 정전류부의 출력노드와 제 2 패드 사이에 병렬로 접속되며, 제 2 신호에 응답하여 온/오프 한다. 상기 제어부는, 정전류부의 출력노드 전위에 따라 제 1에서 제 4 트랜지스터를 활성화/불활성화 한다.

상기 드라이버회로에서는, 제 1 및 제 2 트랜지스터가 모두 온 됐을 때 제 1 스위칭소자의 온 저항값보다, 제 1 및 제 2 트랜지스터 중 한쪽만이 온 됐을 때 제 1 스위칭소자의 온 저항값 쪽이 커진다. 마찬가지로 제 3 및 제 4 트랜지스터가 모두 온일 때 제 2 스위칭소자의 온 저항값보다, 제 3 및 제 4 트랜지스터 중 한쪽만이 온일 때 제 2 스위칭소자의 온 저항값 쪽이 커진다. 따라서 제어부는, 정전류부의 출력노드 전위가 원하는 전위보다 높을 때는 제 1 및 제 2 트랜지스터의 한쪽만을 활성화하고, 다른 쪽을 불활성화 한다. 즉, 제 1 및 제 2 트랜지스터의 한쪽만을 제 1 신호에 응답하여 온/오프 시킨다. 마찬가지로 제 3 및 제 4 트랜지스터의 한쪽을 활성화하고 다른 쪽을 불활성화 한다. 즉, 제 3 및 제 4 트랜지스터의한쪽만을 제 2 신호에 응답하여 온/오프 시킨다. 이와 같이 하여 제 1 및 제 2 스위칭소자의 온 저항값을 증가시킨다. 한편, 정전류부의 출력노드 전위가 원하는 전위보다 낮을 때는 제 1 및 제 2 트랜지스터를 모두 활성화한다. 즉, 제 1 및 제 2 트랜지스터를 모두 제 1 신호에 응답하여 온/오프 시킨다. 마찬가지로 제 3 및 제 4 트랜지스터를 모두 활성화 한다. 즉, 제 3 및 제 4 트랜지스터를 모두 제 2 신호에 응답하여 온/오프 시킨다. 이와 같이 하여 제 1 및 제 2 스위칭소자의 온 저항값을 감소시킨다. 상술한 바와 같이 하여 제어부는, 정전류부의 출력노드 전위가 소정의 전위가 되도록 제어한다. 또 상기 드라이버회로에서는 제 1 및 제 2 스위칭소자의 온 저항값을 디지털적으로 변화시킬 수 있으므로, 미묘한 아날로그 바이어스전위를 생성하지 않아도 되며 회로설계를 쉽게 할 수 있다.

바람직하게는, 상기 소정의 전위는, 제 1 또는 제 2 트랜지스터 게이트전위의 최소값과 최대값과의 중앙전위로부터, 제 1 또는 제 2 트랜지스터의 임계전위를 뺀 값 부근에 설정된다.

상기 드라이버회로에 의하면, 제 1 스위칭소자에 포함되는 트랜지스터의 온/오프 타이밍과, 제 2 스위칭소자에 포함되는 트랜지스터의 온/오프 타이밍을 정밀도 좋게 맞출 수 있다.

바람직하게는, 상기 정전류부는 제 5 트랜지스터를 포함한다. 제 5 트랜지스터는 정전류부의 출력노드와 제 2 전압을 받는 제 2 노드 사이에 접속되며, 제 1 바이어스를 게이트에 받는다. 상기 드라이버회로는, 제 1 복제회로와 제 2 복제회로를 추가로 구비한다. 제 1 복제회로는 제 3 저항과, 제 6 트랜지스터와, 제 7 트랜지스터를 포함한다. 제 3 저항은 제 1 노드와 제 6 트랜지스터 사이에 접속되며, 제 1 저항의 저항값을 제 1 비율로 확대(scale up)(저항값을 증가시키는 방향으로 스케일링한다.)한 저항값을 갖는다. 제 6 트랜지스터는 제 3 저항과 제 7 트랜지스터 사이에 접속되고 제 2 바이어스를 게이트에 받으며, 제 1 트랜지스터의 채널 폭길이비(채널 폭을 채널 길이로 나눈 값)를 제 1 비율로 축소(scale down)(채널 폭길이비를 작게 하는 방향으로 스케일링한다.)시킨 채널 폭길이비를 갖는다. 제 7 트랜지스터는 제 6 트랜지스터와 제 2 노드 사이에 접속되고 제 1 바이어스를 게이트에 받으며, 제 5 트랜지스터의 채널 폭길이비를 제 1 비율로 축소시킨 채널 폭길이비를 갖는다. 제 2 복제회로는 제 4 저항과, 제 8 트랜지스터와, 제 9 트랜지스터를 포함한다. 제 4 저항은 제 1 노드와 제 8 트랜지스터 사이에 접속되며, 제 1 저항의 저항값을 제 2 비율로 확대시킨 저항값을 갖는다. 제 8 트랜지스터는 제 4 저항과 제 9 트랜지스터 사이에 접속되고 제 3 바이어스를 게이트에 받으며, 제 2 트랜지스터의 채널 폭길이비 또는 제 1 및 제 2 트랜지스터 채널 폭길이비의 합을 제 2 비율로 축소시킨 채널 폭길이비를 갖는다. 제 9 트랜지스터는 제 8 트랜지스터와 제 2 노드 사이에 접속되고 제 1 바이어스를 게이트에 받으며, 제 5 트랜지스터의 채널 폭길이비를 제 2 비율로 축소시킨 채널 폭길이비를 갖는다. 상기 제어부는 제 1 복제회로의 제 7 트랜지스터 드레인전위 및 제 2 복제회로의 제 9 트랜지스터 드레인전위에 기초하여 제 1에서 제 4 트랜지스터를 활성화/불활성화 한다.

상기 드라이버회로에서, 제 1 복제회로의 제 7 트랜지스터 드레인전위는, 제 1 스위칭소자에 있어서, 제 1 트랜지스터가 온이며 제 2 트랜지스터가 오프일 때의제 5 트랜지스터 드레인전위와 동등해진다. 또 제 2 복제회로의 제 9 트랜지스터 드레인전위는, 제 1 스위칭소자에 있어서, 제 2 트랜지스터만이 온이거나, 제 1 및 제 2 트랜지스터가 모두 온일 때의 제 5 트랜지스터 드레인전위와 동등해진다. 따라서 제 2 복제회로의 제 9 트랜지스터 드레인전위 쪽이, 제 1 복제회로의 제 7 트랜지스터 드레인전위보다 높아진다. 이 때 제 2 복제회로에서 제 2 트랜지스터만 온일 경우는, 제 1 트랜지스터보다 제 2 트랜지스터 쪽이 채널 폭길이비가 큰 것으로 가정한다. 그리고 제어부는, 제 1 복제회로의 제 7 트랜지스터 드레인전위 및 제 2 복제회로의 제 9 트랜지스터 드레인전위와, 원하는 전위와의 비교결과에 기초하여 제 1에서 제 4 트랜지스터를 활성화/불활성화 한다. 예를 들어, 원하는 전위가 제 1 복제회로의 제 7 트랜지스터 드레인전위보다 낮을 때는, 제 1 트랜지스터를 활성화하고 제 2 트랜지스터를 불활성화 한다. 즉, 제 1 트랜지스터를 제 1 신호에 응답하여 온/오프 시킨다. 마찬가지로 제 3 트랜지스터를 활성화하고 제 4 트랜지스터를 불활성화 한다. 즉 제 3 트랜지스터를 제 2 신호에 응답하여 온/오프 시킨다. 한편, 원하는 전위가 제 2 복제회로의 제 9 트랜지스터 드레인전위보다 높을 때는, 제 2 트랜지스터만을 활성화하거나, 제 1 및 제 2 트랜지스터를 모두 활성화한다. 즉, 제 2 트랜지스터(만) 또는 제 1 및 제 2 트랜지스터를 모두 제 1 신호에 응답하여 온/오프 시킨다. 마찬가지로 제 4 트랜지스터(만) 또는 제 3 및 제 4 트랜지스터를 모두 활성화한다. 즉, 제 4 트랜지스터(만) 또는 제 3 및 제 4 트랜지스터를 모두 제 2 신호에 응답하여 온/오프 시킨다. 상술한 바와 같이 하여 제어부는, 정전류부의 출력노드 전위가 소정 전위가 되도록 제어한다.

바람직하게는, 상기 드라이버회로는 기준전류회로를 추가로 구비한다. 기준전류회로는 제 10 트랜지스터와 제 11 트랜지스터를 포함한다. 제 10 트랜지스터는 제 1 노드와 제 2 노드 사이에 접속되며 제 4 바이어스를 게이트에 받는다. 제 11 트랜지스터는, 제 10 트랜지스터와 제 2 노드 사이에 제 10 트랜지스터와 직렬로 접속되며 제 1 바이어스를 게이트에 받는다. 상기 제어부는, 제 1 복제회로의 제 7 트랜지스터의 드레인전위와, 기준전류회로에 있어서 제 11 트랜지스터 드레인전위와의 비교결과 및 제 2 복제회로의 제 9 트랜지스터 드레인전위와 기준전류회로의 제 11 트랜지스터 드레인전위와의 비교결과에 기초하여, 제 1에서 제 4 트랜지스터를 활성화/불활성화 한다.

상기 드라이버회로에서는, 기준전류회로에 있어서 제 11 트랜지스터의 소스 ·드레인간 전압과, 정전류부에 있어서 제 5 트랜지스터의 소스 ·드레인간 전압이 일치하므로 전류 정밀도가 향상한다.

바람직하게는, 상기 드라이버회로는 제 1 복제회로의 제 7 트랜지스터 드레인전위와, 기준전류회로의 제 11 트랜지스터 드레인전위와의 비교결과에 따라 제 7 트랜지스터의 드레인전위를 변화시킨다.

바람직하게는, 상기 드라이버회로는 제 2 복제회로의 제 9 트랜지스터 드레인전위와, 기준전류회로의 제 11 트랜지스터 드레인전위와의 비교결과에 따라 제 9 트랜지스터의 드레인전위를 변화시킨다.

상기 드라이버회로에서는, 비교할 전위가 근접하는 경우라도 그 비교결과가 노이즈 등의 영향으로 쉬이 변화되기 어려워지므로, 안정된 회로동작이 실현된다.

바람직하게는, 상기 제 1에서 제 4 트랜지스터의 게이트에 인가하는 전위는 제 1 전압보다 낮다.

고속의 저 임계값 트랜지스터는 통상 저 내압이므로, 고속신호로 제 1에서 제 4 트랜지스터를 온/오프하게 되며, 드라이버 출력데이터의 최대대역이 확대된다. 뿐더러, 레벨변환회로를 이용하지 않고 제 1에서 제 4 트랜지스터의 스위칭이 행해지므로, 저 지터 데이터출력이 가능해진다.

본 발명의 또 하나의 국면에 따르면, 드라이버회로는 차동입력신호에 응답하여 제 1 및 제 2 출력노드를 상보적으로 구동시키는 회로이며, 제 1 구동부와, 제 2 구동부와, 제어부를 구비한다. 제 1 구동부는 차동입력신호의 한쪽에 응답하여 제 1 출력노드를 구동시킨다. 제 2 구동부는 차동입력신호의 다른 쪽에 응답하여 제 2 출력노드를 구동시킨다. 제어부는, 제 1 출력노드 전압레벨의 절환 타이밍과 제 2 출력노드 전압레벨의 절환 타이밍이 일치하도록 제 1 및 제 2 구동부의 구동 타이밍을 제어한다.

상기 드라이버회로에서는, 제 1 및 제 2 출력노드 전압레벨의 절환 타이밍 변동이 억제된다. 이로써, 제 1 및 제 2 출력노드로부터의 차동데이터 교차점을 적절한 위치(중앙 부근)에 맞출 수 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

이하, 본 발명의 실시예를 도면을 참조하면서 상세하게 설명하기로 한다. 여기서, 도면 중 동일 또는 상당부분에는 동일 부호를 부여하고, 그 설명은 반복하지 않는다.

(제 1 실시예)

도 1은 본 발명의 제 1 실시예에 의한 전자기기의 구성을 나타내는 블록도이다. 도 1에 나타내는 전자기기(1)는 출력단자(TD, NTD)로부터 차동신호를 출력한다. 출력단자(TD, NTD)로부터 출력되는 차동신호는 연결기(10)를 통해 통신용 차동케이블(11)로 전송된다. 도 1에 나타내는 전자기기(1)는 반도체집적회로(LSI)(100)와, 저항(8, 9)과, 출력단자(TD, NTD)를 구비한다.

LSI(100)는 드라이버회로를 구비한다. 드라이버회로는, 내부회로(도시 생략)로부터의 차동신호(D, ND)에 따라 패드(6, 7) 및 출력단자(TD, NTD)를 상보적으로 구동시킨다. 드라이버회로는 기준전류회로(2)와, N채널 MOS트랜지스터(M0, M1, M2)와, 저역필터(3)와, 연산증폭기(4)와, 패드(6, 7)를 구비한다.

기준전류회로(2)는 전류원(5)과, N채널 MOS트랜지스터(M3, M4)를 포함한다. 전류원(5) 및 N채널 MOS트랜지스터(M3, M4)는, 전원전압을 받는 전원노드와 접지전압을 받는 접지노드 사이에 직렬로 접속된다. 전류원(5)은 소정의 전류(Iref)를 출력한다. N채널 MOS트랜지스터(M3)는 전류원(5)과 N채널 MOS트랜지스터(M4) 사이에 접속된다. N채널 MOS트랜지스터(M3)의 게이트에는 일정 바이어스(Vb)가 부여된다. N채널 MOS트랜지스터(M4)는 N채널 MOS트랜지스터(M3)와 접지노드 사이에 접속된다. N채널 MOS트랜지스터(M4)의 게이트에는, N채널 MOS트랜지스터(M3)의 드레인전위가 부여된다. 기준전류회로(2)는, N채널 MOS트랜지스터(M3)의 드레인전위를 바이어스전위(Vbn)로서 N채널 MOS트랜지스터(M0)의 게이트에 부여하며, N채널 MOS트랜지스터(M4)의 드레인전위를 기준전위(Vctrl)로서 연산증폭기(4)의 비반전 입력단자(양(正) 쪽)에 부여한다. 기준전위(Vctrl)는, N채널 MOS트랜지스터(M1, M2) 게이트전위(내부회로로부터의 신호(D, ND)의 H레벨 및 L레벨의 전위, 여기서는 L레벨의 전위를 0V, H레벨의 전위를 2.5V로 함.)의 최대값(2.5V)과 최소값(0V)의 중앙 전위(1.25V)로부터, N채널 MOS트랜지스터(M1, M2)의 임계전위(여기서는 약 0.5V로 함)를 뺀 값(0.75V) 부근이 되도록 설정된다.

N채널 MOS트랜지스터(M0)는, N채널 MOS트랜지스터(M1 및 M2)의 소스와 접지전압을 받는 접지노드 사이에 접속된다. N채널 MOS트랜지스터(M0)의 게이트에는 기준전류회로(2)로부터의 바이어스전위(Vbn)가 부여된다. N채널 MOS트랜지스터(M0)는, 이른바 전류 미러에 의해 소정의 음 정전류를 출력한다. 여기서 N채널 MOS트랜지스터(M0)는, 기준전류회로(2) N채널 MOS트랜지스터(M4)의 k배 W/L비(W는 채널 폭, L은 채널 길이)를 갖는다. 따라서 N채널 MOS트랜지스터(M0)는 기준전류(Iref)의 k배 전류를 출력한다.

N채널 MOS트랜지스터(M1)는 패드(7)와 N채널 MOS트랜지스터(M0) 사이에 접속되며, LSI(100) 내부회로로부터의 신호(D)에 응답하여 온/오프 된다. N채널 MOS트랜지스터(M2)는 패드(6)와 N채널 MOS트랜지스터(M0) 사이에 접속되며, LSI(100) 내부회로로부터의 신호(ND)에 응답하여 온/오프 된다. 신호(ND)는 신호(D)와 상보 신호이다.

저역필터(3)는, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)에 중첩되는 노이즈를 제거하고 연산증폭기(4)의 반전 입력단자(음 쪽)에 부여한다. 이로써, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가 N채널 MOS트랜지스터(M1, M2)의 스위칭에 의해 흔들리는 등의 경우에도 대응할 수 있다.

연산증폭기(4)는, 기준전류회로(2)로부터의 기준전위(Vctrl)를 비반전 입력단자(양 쪽)에, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)를 반전 입력단자(음 쪽)에 받아, 양자의 비교결과에 따른 전위를 N채널 MOS트랜지스터(M1, M2)의 기판전위로서 인가한다.

패드(6, 7)는 출력단자(TD, NTD)에 접속된다.

저항(8, 9)은, 전원전압(VDD)(여기서는 3.3V)을 받는 전원노드와 출력단자(TD, NTD) 사이에 접속된다. 저항(8, 9)은 저항값(Rterm)을 갖는다.

다음에, 상술한 바와 같이 구성된 전자기기(1)의 동작에 대하여 설명한다.

LSI(100) 내부회로(도시 생략)로부터의 상보 차동신호(D, ND)에 따라 N채널 MOS트랜지스터(M1, M2) 중 한쪽이 온 된다. 그리고 N채널 MOS트랜지스터(M0)로부터의 소정 전류가 신호(D, ND)에 따라 저항(8, 9) 중 한쪽에 인가되며, 신호(D, ND)에 따른 논리 데이터(차동 데이터)가 출력단자(TD, NTD)에 출력된다. 출력단자(TD, NTD)로부터 출력되는 차동 데이터의 진폭은, N채널 MOS트랜지스터(M0)로부터의 소정 전류(k×Iref)에 저항(8, 9)의 저항값(Rterm)을 곱한 값이 된다.

도 8에 나타낸 종래의 회로구성에서는, MOS트랜지스터(M51, M52)의 소스전위(Vtt)는 MOS트랜지스터(M51, M52)의 상호 콘덕턴스(transconductance)(채널 콘덕턴스)에 의존한다. 즉, 온도가 고온으로 치우치고 또 프로세스가 최악상태로 치우치면 소스전위(Vtt)는 낮아지며, 온도가 저온으로 치우치고 또 프로세스가 최상상태로 치우치면 소스전위(Vtt)는 높아진다. 소스전위(Vtt)가 높아지면 MOS트랜지스터(M51, M52)의 ON 타이밍이 늦어지는 동시에 OFF 타이밍이 빨라지므로, 도 9에 나타내는 바와 같은 차동 스큐(각 차동데이터 중심점끼리의 상충)가 발생해버린다.

이에 반해 도 1에 나타낸 드라이버회로에서는, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가, 이하에 나타내는 바와 같이 연산증폭기(4)에 의해 원하는 전위(여기서는 기준전위(Vctrl))로 억제된다. 즉 N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가 기준전위(Vctrl)보다 낮은 경우, 연산증폭기(4)의 출력이 상승하고 N채널 MOS트랜지스터(M1, M2)의 기판전위가 올라간다. 이에 따라 N채널 MOS트랜지스터(M1, M2)의 온 저항값이 감소한다. 그 결과 N채널 MOS트랜지스터(M1, M2)에서의 전압강하가 작아지고 N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가 올라간다. 한편, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가 기준전위(Vctrl)보다 높은 경우, 연산증폭기(4)의 출력이 하강하고 N채널 MOS트랜지스터(M1, M2)의 기판전위가 내려간다. 이에 따라 N채널 MOS트랜지스터(M1, M2)의 온 저항값이 증대한다. 그 결과 N채널 MOS트랜지스터(M1, M2)에서의 전압강하가 커지고 N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)가 내려간다. 이 피드백 작용에 의해, N채널 MOS트랜지스터(M0)의 드레인전위(Vtt)는 기준전류회로(2) N채널 MOS트랜지스터(M4)의 드레인전위(Vctrl)와 동등해진다.

상술한 바와 같이 기준전위(Vctrl)는, N채널 MOS트랜지스터(M1, M2) 게이트전위의 최대값(2.5V)과 최소값(0V)과의 중앙전위(1.25V)로부터, N채널 MOS트랜지스터(M1, M2)의 임계전위(약 0.5V)를 뺀 값(0.75V) 부근이 되도록 설정된다. 때문에 N채널 MOS트랜지스터(M1, M2)의 스위칭포인트는 1.25V, 즉 내부회로로부터의 차동신호(D, ND) 진폭의 중앙 값이 된다. 따라서 상보적으로 스위칭하는 N채널 MOS트랜지스터(M1, M2)의 온/오프 타이밍이 거의 일치하는 것으로 된다. 그 결과, 출력단자(TD, NTD)로부터 출력되는 차동 데이터는, 중앙부근(도 10에 나타내는 p1부근)에서 교차하게 되며, 차동 스큐가 억제된다.

또 기준전류회로(2) N채널 MOS트랜지스터(M4)의 드레인전위(Vctrl)와 N채널 MOS트랜지스터(M0) 드레인전위(Vtt)가 일치한다는 것은, N채널 MOS트랜지스터(M4)의 게이트소스간 전압(Vgs) 및 드레인 ·소스간 전압(Vds)과, N채널 MOS트랜지스터(M0)의 게이트 ·소스간 전압(Vgs) 및 드레인 ·소스간 전압(Vds)이 각각 일치하는 것을 의미한다. 따라서 기준전류(Iref)의 k배가 N채널 MOS트랜지스터(M0)에 정밀도 좋게 미러링 되게 되며, 출력전류의 정밀도, 나아가서 출력차동진폭(Iref×k×Rterm)의 정밀도가 향상된다.

그리고 여기서는 저항(8, 9)을 LSI(100)의 외부에 구성하지만, 이 대신에 도2에 나타낸 바와 같이 저항(8, 9)을 LSI(100)의 내부에 구성해도 된다.

또 여기서는 정전류부로서의 트랜지스터(M0)와 제 1 및 제 2 스위칭소자로서의 트랜지스터(M1, M2)를 N채널 MOS트랜지스터로 구성하고, 저항(8, 9)을 전원노드와 출력단자(TD, NTD) 사이에 구성하지만, 이 대신에 도 3에 나타낸 바와 같이, 정전류부로서의 트랜지스터(M0)와 제 1 및 제 2 스위칭소자로서의 트랜지스터(M1,M2)를 P채널 MOS트랜지스터로 구성하고, 저항(8, 9)을 접지노드와 출력단자(TD, NTD) 사이에 구성해도 된다. 이 경우, P채널 MOS트랜지스터(M0)는 일정한 양 전류를 출력한다.

(제 2 실시예)

본 발명의 제 2 실시예에 의한 전자기기는, 도 1에 나타낸 LSI(100) 대신에 도 4에 나타내는 LSI(200)를 구비한다. 그 밖의 구성은 도 1에 나타낸 전자기기(1)와 마찬가지이다.

도 4에 나타내는 LSI(200)는 드라이버회로를 구비한다. 드라이버회로는 내부회로(도시 생략)로부터의 차동신호(D, ND)에 따라 패드(6, 7) 및 출력단자(TD, NTD)(도 1)를 상보적으로 구동시킨다. 드라이버회로는 스위칭소자(210, 220)와, 선택회로(230)와, 기준전류회로(240)와, AND회로(AD1-AD4, AD11-AD14)와, 패드(6, 7)를 구비한다.

기준전류회로(240)는 N채널 MOS트랜지스터(M251-M254)를 포함한다. N채널 MOS트랜지스터(M251-M254)는, 전원전압(여기서는 3.3V)을 받는 전원노드와 접지전압을 받는 접지노드 사이에 직렬로 접속된다. N채널 MOS트랜지스터(M251, M252)는 일정한 바이어스(Vb1, Vb2)를 게이트에 받고, 소정의 전류(Iref)를 출력하는 전류원으로서 기능한다. N채널 MOS트랜지스터(M253)는, N채널 MOS트랜지스터(M252)와 N채널 MOS트랜지스터(M254) 사이에 접속되며, 일정한 바이어스(Vb3)를 게이트에 받는다. N채널 MOS트랜지스터(M254)는, N채널 MOS트랜지스터(M253)와 접지노드 사이에 접속되며, N채널 MOS트랜지스터(M253)의 드레인전위를 게이트에 받는다. N채널MOS트랜지스터(M254)는, N채널 MOS트랜지스터(M10) 게이트 폭(W＝W0)의 1/k배 게이트 폭(W＝W0/k)을 갖는다(채널 길이는 동일하다). 기준전류회로(240)는, N채널 MOS트랜지스터(M253)의 드레인전위를 바이어스 전위(Vref)로서 N채널 MOS트랜지스터(M10)의 게이트 및 선택회로(230)에 부여하며, N채널 MOS트랜지스터(M254)의 드레인전위를 기준전위(Vctrl)로서 선택회로(230)에 부여한다. 기준전위(Vctrl)는 N채널 MOS트랜지스터(M211~M214, M221~M224) 게이트전위(내부회로로부터의 신호(D, ND)의 H레벨 및 L레벨 전위, 여기서는 L레벨의 전위를 0V, H레벨의 전위를 2.5V로 함.)의 최대값(2.5V)과 최소값(0V)과의 중앙 전위(1.25V)로부터, N채널 MOS트랜지스터(M211~M214, M221~M224)의 임계전위(여기서는 약 0.5V로 함)를 뺀 값(0.75V) 부근이 되도록 설정된다.

선택회로(230)는, 기준전류회로(240)로부터의 바이어스 전위(Vref) 및 기준전위(Vctrl)를 받아 가능신호(enable signal)(EN1~EN4)를 출력한다.

AND회로(AD1~AD4)는, 내부회로(도시 생략)로부터의 신호(D)와 선택회로(230)로부터의 가능신호(EN1~EN4)와의 AND를 N채널 MOS트랜지스터(M211~M214)의 게이트로 출력한다. AND회로(AD11~AD14)는, 내부회로(도시 생략)로부터의 신호(ND)와 선택회로(230)로부터의 가능신호(EN1~EN4)와의 AND를 N채널 MOS트랜지스터(M221~M224)의 게이트로 출력한다. 신호(ND)와 신호(D)는 상보 신호이다. AND회로(AD1~AD4, AD11~AD14)는, 가능신호(EN1~EN4)가 활성(논리 고레벨)일 때, 신호(D, ND)를 그대로 N채널 MOS트랜지스터(M211~M214, M221~M224)의 게이트에 부여한다. 즉, N채널 MOS트랜지스터(M211~M214, M221~M224)를 활성화한다. 한편,가능신호(EN1~EN4)가 부활성(논리 저레벨)일 때, 신호(D, ND)에 상관없이 부활성(논리 저레벨) 신호를 N채널 MOS트랜지스터(M211~M214, M221~M224)의 게이트에 부여한다. 즉, N채널 MOS트랜지스터(M211~M214, M221~M224)를 불활성화 한다. 여기서, 내부회로로부터의 차동신호(D, ND)의 논리 고레벨 및 AND회로(AD1~AD4, AD11~AD14)의 전원전압 레벨은 2.5V로 설정된다.

스위칭소자(210)는 N채널 MOS트랜지스터(M211~M214)를 포함한다. N채널 MOS트랜지스터(M211~M214)는 패드(7)와 N채널 MOS트랜지스터(M10) 사이에 병렬로 접속되며, AND회로(AD1~AD4)의 출력을 게이트에 받는다.

스위칭소자(220)는 N채널 MOS트랜지스터(M221~M224)를 포함한다. N채널 MOS트랜지스터(M221~M224)는 패드(6)와 N채널 MOS트랜지스터(M10) 사이에 병렬로 접속되며, AND회로(AD11~AD14)의 출력을 게이트에 받는다.

N채널 MOS트랜지스터(M10)는, N채널 MOS트랜지스터(M211~M214, M221~M224)의 소스와 접지전압을 받는 접지노드 사이에 접속되며, 기준전류회로(240)로부터의 바이어스전위(Vref)를 게이트에 받아 소정의 정전류를 출력한다. N채널 MOS트랜지스터(M10)는, 기준전류회로(240)의 N채널 MOS트랜지스터(M254) 채널 폭(W＝W0/k)의 k배 채널 폭(W＝W0)을 갖는다(채널 길이는 동일하다). 따라서 N채널 MOS트랜지스터(M10)는 기준전류(Iref)의 k배 전류(Iref×k)를 출력한다.

상술한 바와 같이 구성된 드라이버회로의 특징은, 스위칭소자(210, 220)에 있어서 N채널 MOS트랜지스터를 복수(여기서는 4 개) 병렬로 구성하고, 활성화할 N채널 MOS트랜지스터의 개수를 변경하여 스위칭소자(210, 220)의 온 저항값을 변화시키는 데에 있다. 즉, 제 1 실시예에서는 N채널 MOS트랜지스터(M1, M2)의 온 저항값을 기판 바이어스 효과에 의해 변경하지만, 통상은 LSI 전체에서 기판이 공통인 경우가 많으므로 기판 바이어스를 변화시키기 어려운 점과, 기판 바이어스 효과에 의해 변경 가능한 온 저항의 범위를 넓게 취하는 것이 어려우므로, N채널 MOS트랜지스터 활성화의 개수를 변경하도록 하는 것이다. 이와 같이 하면, 변경 가능한 온 저항의 범위를 매우 넓게 설정할 수 있으므로 설계 상 이점이 많다.

활성화할 N채널 MOS트랜지스터 개수의 결정에 대하여 이하에 설명하기로 한다.

이 드라이버회로에서는, 내부회로로부터의 차동 데이터(D, ND)의 N채널 MOS트랜지스터(M211~M214, M221~M224)로의 도달을 선택하기 위한 AND회로(AD1~AD4, AD11~AD14)가 구성되며, AND회로(AD1~AD4, AD11~AD14)를 제어함으로써 N채널 MOS트랜지스터(M211~M214, M221~M224)의 활성화 개수를 제어한다. 이 제어는 AND회로(AD1~AD4, AD11~AD14)와 선택회로(230)에 의해 실시된다.

선택회로(230)는 도 5(여기서는 설명을 간단하게 하기 위해 TD 쪽 N채널 MOS트랜지스터(M221~M224)는 생략한다.)에 나타내는 바와 같이, 4 개의 복제회로(231~234)를 구비한다. 복제회로(231~234)는, 기준전류회로(240)로부터의 바이어스전위(Vref) 및 기준전위(Vctrl)를 받아 가능신호(EN1~EN4)를 출력한다. 복제회로(231~234)는 드라이버회로의 출력부를 1/n 배로 축소한 것이다.

도 6은 복제회로(231)의 내부구성을 나타내는 블록도이다. 도 6에 나타내는 바와 같이 복제회로(231)는 N채널 MOS트랜지스터(M30~M32)와, 연산증폭기(OP3)와,인버터(IV3)와, 저항(R3)을 포함한다. 저항(R3)의 저항값은, 저항(9)(도 1) 저항값(Rterm)의 n배, 즉 Rterm×n이며, N채널 MOS트랜지스터(M30)는 N채널 MOS트랜지스터(M10)에 대하여 채널 길이(L)를 일치시키며 또 채널 폭(W)을 1/n으로 축소시킨다(W＝W0/n). 또 N채널 MOS트랜지스터(M31)는, N채널 MOS트랜지스터(M211, M221)와 채널 길이(L)를 일치시키며 또 채널 폭(W)을 N채널 MOS트랜지스터(M211, M221) 채널 폭(＝Wa)의 1/n 배(＝Wa/n)로 설정한다. 이로써 스위칭소자(210, 220)에서 N채널 MOS트랜지스터(M211, M221)만을 활성화 시켰을 때의 N채널 MOS트랜지스터(M10) 드레인전위(Vtt)가, N채널 MOS트랜지스터(M30)의 드레인전위(복제전위(Vtrep))로 나타나게 된다.

그리고 이 복제전위(Vtrep)를 연산증폭기(OP3)에서 기준전위(Vctrl)와 비교하여, 복제전위(Vtrep) 쪽이 낮은 경우는 가능신호(EN1)를 High(활성)로 한다. 가능신호(EN1)가 High로 되면, N채널 MOS트랜지스터(M32)가 인버터(IN3)에 의해 오프되어 복제전위(Vtrep)가 내려가므로, 가능신호(EN1)의 High 상태가 노이즈 등에 대하여 안정된다. 즉, 인버터(IV3)와 N채널 MOS트랜지스터(M32)는, 복제회로(231)에서 연산증폭기(OP3)의 비교 히스테리시스를 생성하는 것이다.

기준전위(Vctrl)보다 복제전위(Vtrep) 쪽이 낮은 경우는, N채널 MOS트랜지스터(M211, M221)를 온시켜도 N채널 MOS트랜지스터(M10)의 드레인전위(Vtt)가 기준전위(Vctrl)보다 낮아지므로, 가능신호(EN1)에 의해 N채널 MOS트랜지스터(M211, M221)를 활성화시키는 것이다.

또 다른 복제회로(232~234)도 도 6에 나타낸 복제회로(231)와 마찬가지의 구성이다. 단, N채널 MOS트랜지스터(M31)의 채널 폭이 다르다. 복제회로(232~234)의 N채널 MOS트랜지스터(M31) 채널 폭(W)은, 각각 W＝(W1＋W2)/n＝2Wa/n, W＝(W1＋W2＋W3)/n＝3Wa/n, W＝(W1＋W2＋W3＋W4)/n＝4Wa/n으로 설정된다. 여기서 W1은 N채널 MOS트랜지스터(M211, M221)의 채널 폭(＝Wa), W2는 N채널 MOS트랜지스터(M212, M222)의 채널 폭(＝Wa), W3은 N채널 MOS트랜지스터(M213, M223)의 채널 폭(＝Wa), W4는 N채널 MOS트랜지스터(M214, M224)의 채널 폭(＝Wa)이다. 이에 따라 복제회로(232)의 복제전위(Vtrep)는, 스위칭소자(210, 220)에서 각각 2 개의 N채널 MOS트랜지스터(M211-M212, M221-M222)만을 활성화시켰을 때 N채널 MOS트랜지스터(M10)의 드레인전위(Vtt)가 된다. 또 복제회로(233)의 복제전위(Vtrep)는, 스위칭소자(210, 220)에서 각각 3 개의 N채널 MOS트랜지스터(M211~M213, M221~M223)만을 활성화시켰을 때 N채널 MOS트랜지스터(M10)의 드레인전위(Vtt)가 된다. 또한 복제회로(234)의 복제전위(Vtrep)는, 스위칭소자(210, 220)에서 모든 N채널 MOS트랜지스터(M211~M214, M221~M224)를 활성화시켰을 때 N채널 MOS트랜지스터(M10)의 드레인전위(Vtt)가 된다. 이와 같이 활성화 개수를 각각 2 개, 3 개, 4 개로 대응시켜, 각각 복제전위(Vtrep)가, 기준전위(Vctrl)를 낮은 쪽으로 초과직전이 되도록, 활성화 개수의 선택이 이루어지는 것이다. 이로써, N채널 MOS트랜지스터(M10)의 드레인전위(Vtt)가 기준전위(Vctrl) 부근이 되도록, N채널 MOS트랜지스터(M211~M214, M221~M224)의 도통 시 저항(온 저항)이 조정되게 된다.

그리고, 여기서는 복제전위(Vtrep)가, 기준전위(Vctrl)를 낮은 쪽으로 초과직전이 되도록 활성화 개수를 선택하지만, 복제전위(Vtrep)가 기준전위(Vctrl)를 높은 쪽으로 초과직전이 되도록 활성화 개수를 선택해도 된다.

또 여기서는 N채널 MOS트랜지스터(M211~M214, M221~M224)의 활성화 개수를 변경하도록 하지만, 당해 트랜지스터의 채널 폭을 각각 달리 하여 활성화시키는 트랜지스터를 선택함으로써 온 저항을 조정하도록 해도 된다. 예를 들어 도 7에 나타내는 바와 같이, N채널 MOS트랜지스터(M211~M214)의 채널 폭(W1~W4)을 각각 Wa, 2Wa, 3Wa, 4Wa로 한다. 이 경우, 복제회로(231~234)의 N채널 MOS트랜지스터(M31) 채널 폭은 각각 W1/n(＝Wa/n), W2/n(＝2Wa/n), W3/n(＝3Wa/n), W4/n(＝4Wa/n)가 된다. 또한 AND회로(AD21~AD23)를 구성시켜, 가능신호(EN1-EN4) 중 어느 1 개(만)가 선택되는 회로형식으로 한다.

또 기준전위(Vctrl)는, N채널 MOS트랜지스터(M211~M214, M221~M224)의 게이트에 걸리는 전압(VDD＝2.5V)의 절반(1.25V)으로부터, N채널 MOS트랜지스터(M211~M214, M221~M224)의 임계전압(Vt≒0.5V)을 뺀 값(0.75V)이 되도록 조정된다. 이에 따라 N채널 MOS트랜지스터(M211~M214, M221~M224)의 게이트에 걸리는 진폭의 중앙전위(AND회로(AD1~AD4, AD11~AD14) 출력진폭의 중앙전위) 부근에서, N채널 MOS트랜지스터(M211~M214, M221~M224)의 온/오프 스위칭동작이 행해지게 된다. 즉, N채널 MOS트랜지스터(M211~M214, M221~M224)에 있어서, 온 할 때도 오프 할 때도 같은 타이밍이 되므로, 도 10에 나타낸 교차점(p1)과 같이 중앙에서 차동 출력데이터(TD, NTD)가 교차하게 된다. 이로써, 차동 출력데이터의 차동 스큐(Differntial Skew)가 억제되는 것이다.

또 N채널 MOS트랜지스터(M10) 및 기준전류회로(240) N채널 MOS트랜지스터(M254)의 소스 ·드레인간 전압(Vds)은 기준전위(Vctrl) 부근으로 맞추어지게 되므로, 채널변조 효과를 억제하여 기준전류(Iref)의 k 배 전류를 정밀도 좋게 미러링 할 수 있다. 이로써 출력전류(Iref×k), 나아가 차동출력 진폭(Iref×k×Rterm)의 정밀도를 높일 수 있게 된다.

또한 여기서는 스위칭소자(210, 220)의 N채널 MOS트랜지스터 수를 4 개로 하지만, 이 수는 이에 한정되지 않는다.

본 발명에 의한 드라이버회로에서는, 정전류부의 출력노드 전위를 원하는 전압 범위가 되도록 제어하므로, 한 쌍의 스위칭소자의 ON과 OFF 타이밍이 맞추어지고 차동 출력데이터의 교차점이 항상 중앙부근이 되므로, 차동 스큐(Differential skew)가 억제되어 출력데이터의 품질이 향상된다.

Claims (12)

1. 소정의 양 또는 음 전류를 출력하는 정전류부와,

   제 1 전압을 받는 제 1 노드에 한끝이 접속된 제 1 저항의 다른 끝에 접속 가능한 제 1 패드와,

   상기 제 1 노드에 한끝이 접속된 제 2 저항의 다른 끝에 접속 가능한 제 2 패드와,

   상기 정전류부의 출력노드와 상기 제 1 패드 사이에 접속되며, 제 1 신호에 응답하여 온/오프 하는 제 1 스위칭소자와,

   상기 정전류부의 출력노드와 상기 제 2 패드 사이에 접속되며, 제 1 신호와 상보인 제 2 신호에 응답하여 온/오프 하는 제 2 스위칭소자와,

   상기 정전류부의 출력노드 전위가 소정의 전위가 되도록 제어하는 제어부를 구비하는 것을 특징으로 하는 드라이버회로.
2. 소정의 양 또는 음 전류를 출력하는 정전류부와,

   제 1 패드와,

   제 2 패드와,

   상기 정전류부의 출력노드와 상기 제 1 패드 사이에 접속되며, 제 1 신호에 응답하여 온/오프 하는 제 1 스위칭소자와,

   상기 정전류부의 출력노드와 상기 제 2 패드 사이에 접속되며, 상기 제 1 신호와 상보인 제 2 신호에 응답하여 온/오프 하는 제 2 스위칭소자와,

   제 1 전압을 받는 제 1 노드와 상기 제 1 패드 사이에 접속된 제 1 저항과,

   상기 제 1 노드와 상기 제 2 패드 사이에 접속된 제 2 저항과,

   상기 정전류부의 출력노드 전위가 소정의 전위가 되도록 제어하는 제어부를 구비하는 것을 특징으로 하는 드라이버회로.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제어부는,

   상기 정전류부의 출력노드 전위에 따라 상기 제 1 및 제 2 스위칭소자의 온 저항 값을 변화시키는 것을 특징으로 하는 드라이버회로.
4. 제 3 항에 있어서,

   상기 제 1 스위칭소자는,

   상기 정전류부의 출력노드와 상기 제 1 패드 사이에 접속되며, 상기 제 1 신호에 응답하여 온/오프 하는 제 1 트랜지스터를 포함하고,

   상기 제 2 스위칭소자는,

   상기 정전류부의 출력노드와 상기 제 2 패드 사이에 접속되고, 상기 제 2 신호에 응답하여 온/오프 하는 제 2 트랜지스터를 포함하며,

   상기 제어부는,

   상기 정전류부의 출력노드 전위에 따라 상기 제 1 및 제 2 트랜지스터의 기판전위를 변화시키는 것을 특징으로 하는 드라이버회로.
5. 제 3 항에 있어서,

   상기 제 1 스위칭소자는,

   상기 정전류부의 출력노드와 상기 제 1 패드 사이에 접속되며, 상기 제 1 신호에 응답하여 온/오프 하는 제 1 및 제 2 트랜지스터를 포함하고,

   상기 제 2 스위칭소자는,

   상기 정전류부의 출력노드와 상기 제 2 패드 사이에 병렬로 접속되며, 상기 제 2 신호에 응답하여 온/오프 하는 제 3 및 제 4 트랜지스터를 포함하고,

   상기 제어부는,

   상기 정전류부의 출력노드 전위에 따라 상기 제 1에서 제 4 트랜지스터를 활성화/불활성화 하는 것을 특징으로 하는 드라이버회로.
6. 제 4 항 또는 제 5 항에 있어서,

   상기 소정의 전위는,

   상기 제 1 또는 제 2 트랜지스터 게이트전위의, 최소값과 최대값과의 중앙전위로부터, 상기 제 1 또는 제 2 트랜지스터의 임계전위를 뺀 값 부근에 설정되는 것을 특징으로 하는 드라이버회로.
7. 제 5 항에 있어서,

   상기 정전류부는,

   상기 정전류부의 출력노드와 제 2 전압을 받는 제 2 노드 사이에 접속되고, 제 1 바이어스를 게이트에 받는 제 5 트랜지스터를 포함하며,

   상기 드라이버회로는,

   제 1 및 제 2 복제회로를 추가로 구비하고,

   상기 제 1 복제회로는,

   제 3 저항과, 제 6 트랜지스터와, 제 7 트랜지스터를 포함하며,

   상기 제 3 저항은,

   상기 제 1 노드와 상기 제 6 트랜지스터 사이에 접속되고, 상기 제 1 저항의 저항 값을 제 1 비율로 확대시킨 저항 값을 가지며,

   상기 제 6 트랜지스터는,

   상기 제 3 저항과 상기 제 7 트랜지스터 사이에 접속되고, 제 2 바이어스를 게이트에 받으며, 상기 제 1 트랜지스터의 채널 폭길이비를 상기 제 1 비율로 축소시킨 채널 폭길이비를 가지고,

   상기 제 7 트랜지스터는,

   상기 제 6 트랜지스터와 상기 제 2 노드 사이에 접속되고, 상기 제 1 바이어스를 게이트에 받으며, 상기 제 5 트랜지스터의 채널 폭길이비를 상기 제 1 비율로 축소시킨 채널 폭길이비를 가지며,

   상기 제 2 복제회로는,

   제 4 저항과, 제 8 트랜지스터와, 제 9 트랜지스터를 포함하고,

   상기 제 4 저항은,

   상기 제 1 노드와 상기 제 8 트랜지스터 사이에 접속되고, 상기 제 1 저항의 저항 값을 제 2 비율로 확대시킨 저항 값을 가지며,

   상기 제 8 트랜지스터는,

   상기 제 4 저항과 상기 제 9 트랜지스터 사이에 접속되고, 제 3 바이어스를 게이트에 받으며, 상기 제 2 트랜지스터의 채널 폭길이비 또는 상기 제 1 및 제 2 트랜지스터의 채널 폭길이비의 합을 상기 제 2 비율로 축소시킨 채널 폭길이비를 가지고,

   상기 제 9 트랜지스터는,

   상기 제 8 트랜지스터와 상기 제 2 노드 사이에 접속되고, 상기 제 1 바이어스를 게이트에 받으며, 상기 제 5 트랜지스터의 채널 폭길이비를 상기 제 2 비율로 축소시킨 채널 폭길이비를 가지며,

   상기 제어부는,

   상기 제 1 복제회로에 있어서 상기 제 7 트랜지스터의 드레인전위 및 상기 제 2 복제회로에 있어서 상기 제 9 트랜지스터의 드레인전위에 기초하여 상기 제 1에서 제 4 트랜지스터를 활성화/불활성화 하는 것을 특징으로 하는 드라이버회로.
8. 제 7 항에 있어서,

   기준전류회로를 추가로 구비하며,

   상기 기준전류회로는,

   상기 제 1 노드와 상기 제 2 노드 사이에 접속되며, 제 4 바이어스를 게이트에 받는 제 10 트랜지스터와,

   상기 제 10 트랜지스터와 상기 제 2 노드 사이에 상기 제 10 트랜지스터와 직렬로 접속되며, 상기 제 5 트랜지스터의 게이트에 부여되는 바이어스를 게이트에 받는 제 11 트랜지스터를 포함하고,

   상기 제어부는,

   상기 제 1 복제회로에 있어서 상기 제 7 트랜지스터의 드레인전위와 상기 기준전류회로에 있어서 상기 제 11 트랜지스터 드레인전위와의 비교결과 및 상기 제 2 복제회로에 있어서 상기 제 9 트랜지스터의 드레인전위와 상기 기준전류회로에 있어서 상기 제 11 트랜지스터 드레인전위와의 비교결과에 기초하여, 상기 제 1에서 제 4 트랜지스터를 활성화/불활성화 하는 것을 특징으로 하는 드라이버회로.
9. 제 8 항에 있어서,

   상기 드라이버회로는,

   상기 제 1 복제회로에서의 상기 제 7 트랜지스터 드레인전위와, 상기 기준전류회로에서의 상기 제 11 트랜지스터 드레인전위와의 비교결과에 따라 상기 제 7 트랜지스터의 드레인전위를 변화시키는 것을 특징으로 하는 드라이버회로.
10. 제 8 항에 있어서,

    상기 드라이버회로는,

    상기 제 2 복제회로에서의 상기 제 9 트랜지스터 드레인전위와 상기 기준전류회로에서의 상기 제 11 트랜지스터 드레인전위와의 비교결과에 따라 상기 제 9 트랜지스터의 드레인전위를 변화시키는 것을 특징으로 하는 드라이버회로.
11. 제 5 항에 있어서,

    상기 제 1에서 제 4 트랜지스터의 게이트에 인가하는 전위는 상기 제 1 전압보다 낮은 것을 특징으로 하는 드라이버회로.
12. 차동 입력신호에 응답하여 제 1 및 제 2 출력노드를 상보적으로 구동시키는 드라이버회로이며,

    상기 차동 입력신호의 한쪽에 응답하여 상기 제 1 출력노드를 구동시키는 제 1 구동부와,

    상기 차동 입력신호의 다른 쪽에 응답하여 상기 제 2 출력노드를 구동시키는 제 2 구동부와,

    상기 제 1 출력노드 전압레벨의 절환 타이밍과, 상기 제 2 출력노드 전압레벨의 절환 타이밍이 일치하도록 상기 제 1 및 제 2 구동부의 구동 타이밍을 제어하는 제어부를 구비하는 것을 특징으로 하는 드라이버회로.