KR101006430B1 - 리시버 회로 - Google Patents

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Abstract

본 발명의 리시버 회로는 코드값에 따라 가변되는 오프셋 전압을 출력하는 전압 콘트롤러; 및 오프셋 전압에 의해 조절되어 멀티 레벨의 입력 데이터를 증폭 및 전송하는 멀티 레벨 전송부를 포함한다.
PAM(Pulse Amplitude Modulation), 멀티 레벨 신호 전송 방식, 리시버

Description

리시버 회로 {Receiver Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 리시버 회로에 관한 것이다.
반도체 집적 회로 시스템의 고속 동작을 위해 입력 리시버 회로는 멀티 레벨 신호 전송 방식이 사용되고 있다. 이러한 멀티 레벨 신호 전송 방식은 복수의 레벨에 따라 다른 레벨의 신호를 전송하기 위해 기준 전압으로 직류(DC) 전압 레벨이 사용된다. 그런데 리시버 회로로 전송된 입력 신호는 트랜스미터로(transmitter)부터 전송시 채널을 통과하면서 입력 신호의 감쇄 특성이 있기 때문에, 상기 직류(DC) 전압 레벨이 수신된 입력 신호보다 큰 경우 리시버 회로는 상기 입력 신호를 제대로 감지할 수 없다. 종래 기술에 따른 리시버 회로는 상기 직류 전압 레벨을 조절하기 위해 저항을 이용하는 방식을 사용한다. 그런데, 이러한 리시버 회로는 저항 소자로 인한 공정(Process), 전압(Voltage), 온도(Temperature)의 변동에 취약하며 저항값이 틀어지는 경우에 왜곡된 전압 레벨을 출력하게 된다. 또한, 종래 기술에 따른 리시버 회로는 직류 전압 레벨을 정밀하게 제어하기 위해서는 많은 저항 소자를 필요로 하며, 트리밍에 취약한 단점을 갖고 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 멀티 레벨 신호를 감지하기 위한 오프셋 전압을 정밀하게 제어할 수 있으며, 고속 멀티 레벨 시그널링 시스템의 채널에 따라 유연하게 적용할 수 있는 리시버 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 리시버 회로는 코드값에 따라 가변되는 오프셋 전압을 출력하는 전압 콘트롤러; 및 상기 오프셋 전압에 의해 조절되어 멀티 레벨의 입력 데이터를 증폭 및 전송하는 멀티 레벨 전송부를 포함한다.
본 발명에 따른 리시버 회로는 회로 면적 감소 및 정밀한 오프셋 전압 조절이 가능하고 셋업/홀드 마진을 확보할 수 있으며 다양한 채널 조건에서도 유연하게 적용될 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도이다.
도 1에 도시된 리시버 회로는 전압 콘트롤러(100) 및 멀티 레벨 전송부(200) 를 포함한다.
상기 전압 콘트롤러(100)는 코드값(cnt<0:N>)에 따라 가변되는 오프셋 전압(VREF+,VREF-)을 출력한다. 상기 전압 콘트롤러(100)는 디지털 아날로그 컨버터로 구현할 수 있다. 상기 디지털 아날로그 컨버터는 디지털 신호를 입력받아 아날로그 레벨로 변환시키는 회로이다.
종래 기술에 따르면, 오프셋 전압(VREF+,VREF-)을 조절하기 위해 저항으로 트리밍하는 경우도 있으나, 앞서 언급하였듯이 PVT(공정,전압,온도)의 변동에 따라 저항값이 변동되는 경우 트리밍하기 어렵고, 저항에 의해 정밀한 전압을 공급하려면 많은 수의 저항이 소요되어 회로 면적이 증가되는 문제점이 있다. 따라서, 본 발명은 디지털 아날로그 컨버터와 같은 전압 콘트롤러(100)에 의해 코드값(cnt<0:N>)을 스윙함으로써 정밀한 오프셋 전압(VREF+,VREF-)의 조절이 가능하고, 채널 통과후 변동되는 입력 데이터(Data+,Data-)의 레벨에 따라 상기 오프셋 전압(VREF+,VREF-)을 증가시키거나 감소시킴으로써 시스템 상황에 최적인 오프셋 전압(VREF+,VREF-)을 제공할 수 있다. 이로 인해, 본 발명은 입력 데이터(Data+,Data-)의 전송 마진을 증가시키고 정확한 데이터를 전송할 수 있게 된다.
예를 들면, 채널 조건에 따라 입력 데이터(Data+,Data-)의 레벨이 전체적으로 감소되는 경우 상기 오프셋 전압(VREF+,VREF-) 레벨보다 상기 입력 데이터(Data+,Data-)의 레벨이 낮아지면, 전송된 신호는 원래의 신호와 다른 신호가 될 수 있는데, 본 발명에 따르면 입력 데이터(Data+,Data-)의 조건에 따라 상기 전압 콘트롤러(100)에 의해 상기 오프셋 전압(VREF+,VREF-)을 가변적으로 조절하여 입력 데이터(Data+,Data-)의 레벨이 감소하면 상기 오프셋 전압(VREF+,VREF-) 레벨을 감소시키는 등의 방법으로 원래 데이터의 레벨을 그대로 전송할 수 있으므로 데이터 전송시의 신호 왜곡을 감소시킬 수 있다.
상기 코드값(cnt<0:N>)은 모드 레지스터 세트(MRS)에 의한 코딩된 신호일 수 있으며, 사용자에 의해 임의적으로 조절할 수 있는 신호이다.
상기 멀티 레벨 전송부(200)는 상기 오프셋 전압(VREF+,VREF-)에 의해 조절되어 멀티 레벨의 입력 데이터(Data+,Data-)를 증폭 및 전송한다. 상기 멀티 레벨 전송부(200)는 도 2에 도시한 바와 같이 입력 데이터(Data+,Data-)의 멀티 레벨에 따라 그 값을 감지하여 증폭한다.
상기 멀티 레벨 전송부(200)는 상기 오프셋 전압(VREF+,VREF-)을 멀티 레벨을 구분하는 기준 전압으로 사용하여 전송한다.
도 2은 도 1에 도시된 리시버 회로의 상세 블록도이다.
상기 전압 콘트롤러(100)는 하이 레벨 전송부(210)에 입력되는 오프셋 전압(VREF+,VREF-)을 조절하는 전압 콘트롤러(100-1)와 상기 로우 레벨 전송부(230)에 입력되는 오프셋 전압(VREF+,VREF-)을 조절하는 전압 콘트롤러(100-2)로 구성된다.
상기 멀티 레벨 전송부(200)는 하이 레벨 전송부(210), 미디움 레벨 전송부(220), 로우 레벨 전송부(230) 및 인코더부(240)를 포함한다.
상기 하이 레벨 전송부(210)는 상기 오프셋 전압(VREF+,VREF-)에 따라 조절되어 상기 입력 데이터(Data+,Data-) 중 제1 레벨 이상의 신호를 감지 및 증폭하여 제1 출력 신호(Det1)를 출력한다. 상기 하이 레벨 전송부(210)는 상기 입력 데이터(Data+,Data-)가 상기 제1 레벨 이상이면 하이 레벨의 제1 출력 신호(Det1)를 출력할 수 있다. 상기 하이 레벨 전송부(210)는 제1 센스 앰프(211) 및 제1 래치부(212)를 포함할 수 있다. 상기 제1 레벨은 상기 오프셋 전압(VREF+,VREF-)에 따라 변동될 수 있다.
상기 입력 데이터(Data+,Data-)는 일반적으로 트랜스미터(transmitter)에서 전송한 신호가 채널을 통과한 후 신호이며 리시버에 입력되는 신호이다. 상기 입력 데이터(Data+,Data-)는 페어(pair)로 전송되고, 도 4a에 도시된 바와 같이 입력 데이터(Data+,Data-)의 크기에 따라 00,01,10,11로 구분할 수 있다. 또한 도 4b에 도시된 바와 같이, 디퍼렌셜 신호 방식으로 00,01,10,11로 나타낼 수 있다. 디퍼렌셜 신호 방식이란 상기 입력 데이터(Data+,Data-)의 전압 차이를 갖고 상기 입력 데이터(Data+,Data-)의 정보를 구분하는 것이다. 가장 낮은 신호는 00 이며, 가장 높은 신호는 11이다. 이때 상기 제1 레벨은 전압 레벨 10에 비해 큰 값이다.
상기 제1 센스 앰프(211)는 상기 오프셋 전압(VREF+,VREF-)에 따라 상기 입력 데이터(Data+,Data-)를 하이 레벨 또는 로우 레벨로 증폭한다. 상기 제1 센스 앰프(211)는 도 3에 도시한 바와 같이 구현할 수 있으며, 상기 오프셋 전압(VREF+,VREF-)을 입력받아 구동될 수 있는 센스 앰프로 구현할 수 있다.
상기 제1 래치부(212)는 상기 제1 센스 앰프(211)의 출력을 래치하여 상기 제1 출력 신호(Det1)를 출력한다. 상기 제1 래치부(212)는 일반적인 S-R 래치 회로 등으로 구현할 수 있다.
상기 미디움 레벨 전송부(220)는 상기 입력 데이터(Data+,Data-) 중 제2 레벨 이상의 신호를 감지 및 증폭하여 제2 출력 신호(Det2)를 출력한다. 상기 미디움 레벨 전송부(220)는 상기 입력 데이터(Data+,Data-)가 상기 제2 레벨 이상이면 하이 레벨의 제2 출력 신호(Det2)를 출력할 수 있다. 상기 제2 레벨은 전압 레벨 중 10 보다 작고, 01 보다 큰 값이다.
상기 미디움 레벨 전송부(220)는 제2 센스 앰프(221) 및 제2 래치부(222)를 포함한다. 상기 제2 센스 앰프(221)는 상기 입력 데이터(Data+,Data-)를 증폭한다.
상기 제2 래치부(222)는 상기 제2 센스 앰프(221)의 출력을 래치하여 상기 제2 출력 신호(Det2)를 출력한다. 상기 제2 래치부(222)는 일반적인 S-R 래치 회로 등으로 구현할 수 있다.
로우 레벨 전송부(230)는 상기 오프셋 전압(VREF+,VREF-)에 따라 조절되어 상기 입력 데이터(Data+,Data-) 중 제3 레벨 이상의 신호를 감지 및 증폭하여 제3 출력 신호(Det3)를 출력한다. 상기 로우 레벨 전송부(230)는 상기 입력 데이터(Data+,Data-)가 상기 제3 레벨 이상이면 하이 레벨의 제3 출력 신호(Det3)를 출력할 수 있다.
상기 로우 레벨 전송부(230)는 제3 센스 앰프(231) 및 제3 래치부(232)를 포함한다.
상기 제3 센스 앰프(231)는 상기 오프셋 전압(VREF+,VREF-)에 따라 상기 입력 데이터(Data+,Data-)를 증폭한다. 상기 제3 센스 앰프(231)는 상기 오프셋 전압(VREF+,VREF-)을 입력받아 구동될 수 있는 센스 앰프로 구현할 수 있다.
상기 제3 래치부(232)는 상기 제3 센스 앰프(231)의 출력을 래치하여 상기 제3 출력 신호(Det3)를 출력한다. 상기 제3 래치부(232)는 일반적인 S-R 래치 회로 등으로 구현할 수 있다.
상기 인코더부(240)는 상기 제1 내지 제3 출력 신호(Det3)를 입력받아 코딩하여 출력 데이터(RXDATA<3:0>)를 생성한다. 상기 인코더부(240)는 일반적인 인코더 회로로 구현할 수 있다.
도 3은 도 2에 도시된 제1 센스 앰프(211)의 일 실시예를 나타낸 상세 회로도이다.
상기 제1 센스 앰프(211)는 제1 구동부(211-1) 및 제1 입력 증폭부(211-2)를 포함한다.
상기 제1 구동부(211-1)는 클럭 신호(clk)에 따라 상기 제1 센스 앰프(211)를 구동시킨다. 또는, 상기 제1 구동부(211-1)는 파워업 신호(pwdnb)에 따라 상기 제1 센스 앰프(211)를 구동시킨다. 상기 제1 구동부(211-1)는 제1 내지 제2 엔모스 트랜지스터(N1,N2)로 구현할 수 있다. 상기 클럭 신호(clk)가 인에이블되고, 상기 파워업 신호(pwdnb)가 인에이블됨에 따라 상기 제1 내지 제2 엔모스 트랜지스터(N1~N2)는 턴온되어 상기 제1 센스 앰프(211)의 전류 패스를 제공한다.
상기 제1 입력 증폭부(211-2)는 상기 입력 데이터(Data+,Data-) 쌍 및 상기 오프셋 전압(VREF+,VREF-) 쌍을 입력받아 감지 및 증폭시킨다. 상기 제1 입력 증폭부(211-2)는 제1 입력 비교부(211-2-1) 및 제1 증폭부(211-2-2)를 포함한다. 상기 제1 입력 비교부(211-2-1)는 제1 데이터 비교부(211-2-1-1) 및 제1 오프셋 비교 부(211-2-1-2)를 포함한다. 상기 제1 데이터 비교부(211-2-1-1)는 상기 입력 데이터(Data+,Data-)의 레벨에 따라 제1 노드(Node_1) 및 제2 노드(Node_2) 전압을 조절한다. 상기 제1 데이터 비교부(211-2-1-1)는 제3 내지 제4 엔모스 트랜지스터(N3,N4)로 구성된다.
제1 오프셋 전압 비교부(211-2-1-2)는 상기 오프셋 전압(VREF+,VREF-) 쌍의 레벨에 따라 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2) 전압을 조절한다. 상기 제1 오프셋 전압 비교부(211-2-1-2)는 제5 내지 제6 엔모스 트랜지스터(N5,N6)로 구성된다.
제1 증폭부(211-2-2)는 상기 클럭 신호(clk)에 따라 구동되어 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전압을 감지 및 증폭한다. 상기 제1 증폭부(211-2-2)는 제1 내지 제5 피모스 트랜지스터(P1~P5) 및 제7 내지 제8 엔모스 트랜지스터(N7,N8)로 구성된다.
도 3에 도시된 상기 제1 센스 앰프(211)의 동작을 설명하면 다음과 같다.
상기 클럭 신호(clk)가 디스에이블되면, 상기 제1 센스 앰프(211)는 구동되지 않는다. 즉, 상기 제1,제2 피모스 트랜지스터(P1,P2) 및 제5 피모스 트랜지스터(P5)가 턴온되어 상기 출력 신호(SA_OUT1,SA_OUTB1)는 공급 전압(VDD) 레벨을 유지한다. 상기 제1 엔모스 트랜지스터(N1)가 턴오프되므로 전류 패스가 차단되므로 상기 입력 데이터(Data+,Data-)에 따른 증폭 동작을 수행하지 않는다.
또한, 상기 파워업 신호(pwdnb)가 인에이블되고 상기 클럭 신호(clk)가 인에이블되면, 상기 제1 내지 제2 피모스 트랜지스터(P1,P2) 및 상기 제5 피모스 트랜 지스터(P5)는 턴오프되고, 상기 제1 내지 제2 엔모스 트랜지스터(N1,N2)는 턴온된다. 따라서, 상기 입력 데이터(Data+,Data-)에 따라 증폭 동작을 수행한다.
먼저, 상기 오프셋 전압(VREF+,VREF-)에 비해 낮은 레벨의 상기 입력 데이터(Data+,Data-)가 입력될 때, 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2) 의 전위 레벨은 상기 오프셋 전압(VREF+,VREF-)에 의해 결정되어, 상기 입력 데이터(Data+,Data-) 신호의 레벨에 관계없이 로우 레벨의 신호를 출력한다. 여기서 낮은 레벨이라 함은, 상기 오프셋 전압(VREF+,VREF-) 또는 상기 입력 데이터(Data+,Data-)의 절대값이 작은 것을 의미한다.
또한, 상기 오프셋 전압(VREF+,VREF-)에 비해 높은 레벨의 상기 입력 데이터(Data+,Data-) 쌍이 입력될 때, 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전위 레벨은 상기 입력 데이터(Data+,Data-)에 레벨에 따라 결정되고 하이 레벨의 신호를 출력한다.
즉, 상기 제1 센스 앰프(211)는 상기 오프셋 전압(VREF+,VREF-)이 제1 레벨의 신호이면, 상기 입력 데이터(Data+,Data-)가 상기 제1 레벨의 신호보다 높은 레벨이면 하이 레벨의 신호를 출력하고, 상기 제1 레벨의 신호보다 낮은 레벨이면 로우 레벨의 신호를 출력한다.
또한, 상기 제3 센스 앰프(231)의 구성은 상기 제1 센스 앰프(211)의 구성과 같으나, 상기 오프셋 전압(VREF+,VREF-)쌍의 극성을 상기 제1 센스 앰프(211)의 경우와 반대로 하여 구현할 수 있다.
또한, 상기 제2 센스 앰프(221)의 구성은 상기 제1 센스 앰프(211)의 구성 중 상기 제1 오프셋 전압 비교부(211-2-1-2)의 구성을 포함시키지 않고 그 외의 구성은 동일하게 하여 구현할 수 있다.
따라서, 상기 제2 센스 앰프(221)는 제2 구동부 및 제2 입력 증폭부로 구현할 수 있다. 제2 구동부는 클럭 신호(clk)에 따라 상기 제2 센스 앰프(221)를 구동시킨다. 상기 제2 입력 증폭부는 상기 입력 데이터(Data+,Data-)를 입력받아 감지 및 증폭시킨다.
또한, 상기 제3 센스 앰프(231)는 제3 구동부 및 제3 입력 증폭부로 구현할 수 있다. 상기 제3 구동부는 클럭 신호(clk)에 따라 상기 제3 센스 앰프(231)를 구동시킨다. 상기 제3 입력 증폭부는 상기 입력 데이터(Data+,Data-) 및 상기 오프셋 전압(VREF+,VREF-)를 입력받아 감지 및 증폭시킨다.
도 1 내지 도 3을 참조하여 본 발명에 따른 리시버 회로의 동작을 설명하면 다음과 같다.
클럭 신호(clk)가 인에이블되고, 상기 파워업 신호(pwdnb)가 인에이블되면 제1 내지 제3 센스 앰프(211,221,231)가 구동된다.
일반적인 경우, 상기 코드값(cnt<0:N>)에 따라 상기 전압 콘트롤러(100)는 일정한 상기 오프셋 전압(VREF+,VREF-)을 출력한다. 따라서, 상기 제1 센스 앰프(211) 및 상기 제3 센스 앰프(231)는 각각에 입력되는 오프셋 전압(VREF+,VREF-)을 입력받아 하이 레벨 또는 로우 레벨의 신호를 감지할 수 있다.
특히, 상기 전압 콘트롤러(100)에 의해 조절된 상기 오프셋 전압(VREF+,VREF-)을 상기 제1 센스 앰프(211)에 입력하고, 상기 제3 센스 앰프(231) 에는 페어로 입력되는 상기 오프셋 전압(VREF+,VREF-)의 극성을 바꾸어서 입력하는 경우, 상기 제1 센스 앰프(211)는 상기 제3 센스 앰프(231)에 비해 입력 데이터(Data+,Data-) 중 하이 레벨의 신호를 감지하고, 상기 제3 센스 앰프(231)는 상기 입력 데이터(Data+,Data-) 중 로우 레벨의 신호를 감지할 수 있다.
상기 입력 데이터(Data+,Data-)쌍의 레벨은 00,01,10,11의 4가지의 레벨을 갖고 있다. 예를 들어, 상기 하이 레벨 전송부(210)는 상기 10의 레벨 이상의 전압 레벨을 상기 오프셋 전압(VREF+,VREF-)으로 설정해 놓는다. 아날로그 전압으로 표현하여 00,01,10,11을 각각 -2V,-1V,1V,2V 라 하면, 상기 제1 레벨을 1.5V로 놓는다. 따라서, 상기 하이 레벨 전송부(210)는 1.5V이상의 상기 입력 데이터(Data+,Data-)가 입력되면 하이 레벨을 출력하고, 그 이하의 신호가 입력되면 로우 레벨을 출력한다.
또한, 상기 미디움 레벨 전송부(220)는 상기 오프셋 전압(VREF+,VREF-)에 의해 조절되지 않고, 상기 입력 데이터(Data+,Data-)의 레벨에 따라 증폭하기 때문에 상기 입력 데이터(Data+,Data-)가 00,01이면 로우 레벨의 신호를 출력하고, 상기 입력 데이터(Data+,Data-)가 10,11이면 하이 레벨의 신호를 출력한다.
상기 로우 레벨 전송부(230)는 상기 제3 전압 레벨을 -1.5V라 설정할 수 있으며, 상기 입력 데이터(Data+,Data-)가 -1.5V보다 높으면 하이 레벨을 출력하고, -1.5V 보다 낮으면 로우 레벨을 출력한다. 따라서, 상기 입력 데이터(Data+,Data-)가 11,10,01 이면 하이 레벨을 출력하고, 00 이면 로우 레벨을 출력한다.
예를 들면, 입력 데이터(Data+,Data-)의 레벨이 11이 입력되면, 상기 입력 데이터(Data+,Data-)의 전압 레벨은 2V이므로, 상기 하이 레벨 전송부(210)는 하이 레벨의 제1 출력 신호(Det1)를 출력하고, 상기 미디움 레벨 전송부(220)는 하이 레벨의 제2 출력 신호(Det2)를 출력하며, 상기 로우 레벨 전송부(230)는 하이 레벨의 제3 출력 신호(Det3)를 출력한다. 따라서, 상기 인코더부(240)는 하이 레벨의 상기 제1 내지 제3 출력 신호(Det3)를 입력받아 인코딩하여 11의 신호를 출력한다.
또한, 입력 데이터(Data+,Data-)의 레벨이 10이 입력되면, 상기 입력 데이터(Data+,Data-)의 전압 레벨은 1V이므로, 상기 하이 레벨 전송부(210)는 로우 레벨의 제1 출력 신호(Det1)를 출력하고, 상기 미디움 레벨 전송부(220)는 하이 레벨의 제2 출력 신호(Det2)를 출력하고, 상기 로우 레벨 전송부(230)는 하이 레벨의 제3 출력 신호(Det3)를 출력한다. 따라서, 상기 인코더부(240)는 상기 제1 내지 제3 출력 신호(Det3)를 입력받아 인코딩하여 10의 신호를 출력한다.
이와 같이, 상기 입력 데이터(Data+,Data-)이 01,00일 경우에도 본 발명에 따른 리시버 회로는 마찬가지로 동작할 수 있다.
본 발명에 따르면, 상기 입력 데이터(Data+,Data-)의 전압 레벨이 전체적으로 감소되어 상기 리시버 회로에 11의 신호가 1.5V로 입력되는 경우에, 상기 전압 콘트롤러(100)에 의해(예를 들면, 디지털 아날로그 컨버터에 의해 상기 코드값을 조절하는 방식이 있다) 상기 오프셋 전압(VREF+,VREF-)을 종래의 1.5V에서 1.2V로 낮추어줌으로써, 1.5V 전압 레벨의 11 의 신호가 입력되면, 상기 하이 레벨 전송부(210)는 상기 오프셋 전압(VREF+,VREF-)이 1.2V이므로 여전히 하이 레벨의 신호를 출력할 수 있다. 종래 기술에 따라 상기 오프셋 전압(VREF+,VREF-)을 가변시킬 수 없는 경우, 1.5V 전압 레벨의 11의 신호가 입력되면, 상기 하이 레벨 전송부(210)는 로우 레벨의 신호를 출력하게 되어 원래 데이터를 그대로 전송하지 못하게 되는 문제점이 발생하였던 점을 본 발명은 해결할 수 있다.
본 발명에 따른 리시버 회로는 메모리, CPU, ASIC 등 다양한 분야에 적용될 수 있다. 또한, 본 발명에 따른 리시버 회로는 멀티 레벨에 따라 3개의 레벨을 기준으로 신호를 감지하였으나, 레벨의 개수에 제한 없이 적용될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도,
도 2는 도 1에 도시된 리시버 회로의 상세 블록도,
도 3은 도 2에 도시된 제1 센스 앰프의 상세 회로도,
도 4는 도 1에 도시된 입력 데이터의 신호 레벨을 나타낸 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 전압 콘트롤러 200 : 멀티 레벨 전송부
210 : 하이 레벨 전송부 220 : 미디움 레벨 전송부
230 : 로우 레벨 전송부 240 : 인코더부
211 : 제1 센스 앰프 212 : 제1 래치부
221 : 제2 센스 앰프 222 : 제2 래치부
231 : 제3 센스 앰프 232 : 제3 래치부
211-1 : 제1 구동부 211-2 : 제1 입력 증폭부

Claims (16)

  1. 코드값에 따라 가변되는 오프셋 전압을 출력하는 전압 콘트롤러; 및
    상기 오프셋 전압에 의해 복수개의 감지 레벨을 조절하고, 상기 복수개의 감지 레벨에 따라 멀티 레벨의 입력 데이터를 증폭 및 전송하는 멀티 레벨 전송부를 포함하고,
    상기 멀티 레벨 전송부는,
    상기 오프셋 전압에 따라 조절되어 상기 입력 데이터 중 제1 레벨 이상의 신호를 감지 및 증폭하여 제1 출력 신호를 출력하는 하이 레벨 전송부;
    상기 입력 데이터 중 제2 레벨 이상의 신호를 감지 및 증폭하여 제2 출력 신호를 출력하는 미디움 레벨 전송부;
    상기 오프셋 전압에 따라 조절되어 상기 입력 데이터 중 제3 레벨 이상의 신호를 감지 및 증폭하여 제3 출력 신호를 출력하는 로우 레벨 전송부; 및
    상기 제1 내지 제3 출력 신호를 입력받아 코딩하여 출력 데이터를 생성하는 인코더부를 포함하는 리시버 회로.
  2. 제 1 항에 있어서,
    상기 전압 콘트롤러는 디지털 아날로그 컨버터인 것을 특징으로 하는 리시버 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 하이 레벨 전송부는,
    상기 입력 데이터가 상기 제1 레벨 이상이면 하이 레벨의 제1 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  5. 제 1 항에 있어서,
    상기 미디움 레벨 전송부는,
    상기 입력 데이터가 상기 제2 레벨 이상이면 하이 레벨의 제2 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  6. 제 1 항에 있어서,
    상기 로우 레벨 전송부는,
    상기 입력 데이터가 상기 제3 레벨 이상이면 하이 레벨의 제3 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  7. 제 1 항에 있어서,
    상기 하이 레벨 전송부는,
    상기 오프셋 전압에 따라 상기 입력 데이터를 증폭하는 제1 센스 앰프; 및
    상기 제1 센스 앰프의 출력을 래치하여 상기 제1 출력 신호를 출력하는 제1 래치부를 포함하는 것을 특징으로 하는 리시버 회로.
  8. 제 7 항에 있어서,
    상기 제1 센스 앰프는,
    클럭 신호에 따라 상기 제1 센스 앰프를 구동시키는 제1 구동부; 및
    상기 입력 데이터 쌍 및 상기 오프셋 전압 쌍을 입력받아 감지 및 증폭시키는 제1 입력 증폭부를 포함하는 리시버 회로.
  9. 제 8 항에 있어서,
    상기 제1 입력 증폭부는,
    상기 입력 데이터 쌍의 레벨에 따라 제1 노드 및 제2 노드 전압을 조절하는 제1 입력 비교부; 및
    상기 제1 노드 및 상기 제2 노드의 전압을 감지 및 증폭하는 제1 증폭부를 포함하는 리시버 회로.
  10. 제 9 항에 있어서,
    상기 제1 입력 비교부는,
    상기 입력 데이터 쌍의 레벨에 따라 상기 제1 노드 및 상기 제2 노드 전압을 조절하는 제1 데이터 비교부; 및
    상기 오프셋 전압 쌍의 레벨에 따라 상기 제1 노드 및 상기 제2 노드 전압을 조절하는 제1 오프셋 전압 비교부를 포함하는 리시버 회로.
  11. 제 1 항에 있어서,
    상기 미디움 레벨 전송부는,
    상기 입력 데이터를 증폭하는 제2 센스 앰프; 및
    상기 제2 센스 앰프의 출력을 래치하여 상기 제2 출력 신호를 출력하는 제2 래치부를 포함하는 것을 특징으로 하는 리시버 회로.
  12. 제 11 항에 있어서,
    상기 제2 센스 앰프는,
    클럭 신호에 따라 상기 제2 센스 앰프를 구동시키는 제2 구동부; 및
    상기 입력 데이터 쌍 및 상기 오프셋 전압 쌍을 입력받아 감지 및 증폭시키는 제2 입력 증폭부를 포함하는 리시버 회로.
  13. 제 1 항에 있어서,
    상기 로우 레벨 전송부는,
    상기 오프셋 전압에 따라 상기 입력 데이터를 증폭하는 제3 센스 앰프; 및
    상기 제3 센스 앰프의 출력을 래치하여 상기 제3 출력 신호를 출력하는 제3 래치부를 포함하는 것을 특징으로 하는 리시버 회로.
  14. 제 13 항에 있어서,
    상기 제3 센스 앰프는,
    클럭 신호에 따라 상기 제3 센스 앰프를 구동시키는 제3 구동부; 및
    상기 입력 데이터 쌍 및 상기 오프셋 전압 쌍을 입력받아 감지 및 증폭시키는 제3 입력 증폭부를 포함하는 리시버 회로.
  15. 제 14 항에 있어서,
    상기 제3 입력 증폭부는,
    상기 입력 데이터 쌍의 레벨에 따라 제3 노드 및 제4 노드 전압을 조절하는 제3 입력 비교부;
    상기 오프셋 전압 쌍의 레벨에 따라 상기 제3 노드 및 상기 제4 노드 전압을 조절하는 제3 오프셋 전압 비교부; 및
    상기 제3 노드 및 상기 제4 노드의 전압을 감지 및 증폭하는 제3 증폭부를 포함하는 리시버 회로.
  16. 제 1 항에 있어서,
    상기 코드값은 모드 레지스터 세트(MRS)에 의한 코딩된 신호인 것을 특징으로 하는 리시버 회로.
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