WO2013157196A1 - 多値信号伝送システム - Google Patents

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WO2013157196A1
WO2013157196A1 PCT/JP2013/001750 JP2013001750W WO2013157196A1 WO 2013157196 A1 WO2013157196 A1 WO 2013157196A1 JP 2013001750 W JP2013001750 W JP 2013001750W WO 2013157196 A1 WO2013157196 A1 WO 2013157196A1
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WO
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level
signal
voltage
multilevel
voltage levels
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PCT/JP2013/001750
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French (fr)
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柴田　修
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パナソニック株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4919—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using balanced multilevel codes

Definitions

  • the present disclosure relates to a multilevel signal transmission device, a multilevel signal reception device, and a multilevel signal transmission system that transmit a multilevel data signal having four or more voltage levels.
  • the present disclosure also relates to a multilevel signal transmission method using such a multilevel signal transmission apparatus and multilevel signal reception apparatus.
  • Patent Documents 1 and 2 are known as examples of transmission systems using multilevel signals.
  • the voltage level over two unit periods (that is, the minimum unit time in which the multilevel data signal has a predetermined voltage level) of the multilevel data signal is determined.
  • the amount of transition increases. For example, in the multilevel signal transmission method of Patent Document 1, since a multilevel data signal having four voltage levels is used, assuming that the potential differences between the voltage levels are all the same, the amount of transition of the voltage level Is three times the minimum value of the voltage level transition amount (that is, the resolution for determining different voltage levels).
  • the conventional multilevel signal transmission method has a problem that the receiving apparatus cannot correctly determine a plurality of voltage levels of the multilevel data signal received from the transmitting apparatus.
  • An object of the present disclosure is to solve the above-described problem and to correctly determine a plurality of voltage levels of a multi-level data signal, a multi-level signal transmitter, a multi-level signal receiver, a multi-level signal transmission system, and a multi-level It is to provide a signal transmission method.
  • a multi-level signal transmission device that generates a multi-level data signal having an even number of voltage levels of 4 or more from an original data signal
  • the multi-level signal transmission device comprises: A data processing circuit for determining a voltage level indicating the original data signal for each unit period; A driver circuit for generating a multi-value data signal including a plurality of unit periods each having the determined voltage level, The data processing circuit Assign a predetermined number of even voltage levels for each unit period, In the unit period next to the unit period to which the maximum number of voltage levels are allocated, a number of voltage levels less than the maximum number is allocated, For each unit period, any one of the assigned voltage levels is determined as a voltage level indicating the original data signal,
  • the driver circuit has a unit period in which the maximum absolute value of the voltage level assigned in the unit period in which a smaller number of voltage levels is assigned than the maximum number of voltage levels is assigned in the maximum number of voltage levels.
  • the multi-value data signal is generated so as to be
  • a multi-value signal receiving apparatus for receiving a multi-value data signal having an even number of voltage levels of 4 or more,
  • the multi-level data signal is assigned an even number of voltage levels determined in advance per unit period, In the unit period next to the unit period to which the maximum number of voltage levels are allocated, a voltage number smaller than the maximum number is allocated,
  • the multi-value data signal has any one of the assigned voltage levels for each unit period,
  • the absolute value of the absolute value of the voltage level assigned in the unit period to which the number of voltage levels less than the maximum number of voltage levels is assigned is the voltage assigned to the unit period in which the maximum number of voltage levels is assigned.
  • the multi-value signal receiving apparatus is A receiver circuit for detecting a voltage level of the multi-value data signal for each unit period; A data processing circuit for restoring the original data signal of the multi-level data signal based on the assigned voltage level and the detected voltage level for each unit period;
  • a multilevel signal transmission system and a multilevel signal transmission method including the multilevel signal transmission device and the multilevel signal reception device are provided.
  • multilevel signal transmitting apparatus multilevel signal receiving apparatus, multilevel signal transmission system, and multilevel signal transmission method according to aspects of the present disclosure, it is possible to correctly determine a plurality of voltage levels of a multilevel data signal. .
  • FIG. 1 is a block diagram illustrating a configuration of a multilevel signal transmission system according to a first embodiment.
  • FIG. 6 is a table showing a first example of bit value transition rules used in the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 1.
  • 6 is a table showing a first example of voltage levels generated by the multi-value driver circuit 102 of the multi-value signal transmission device 100 of FIG. 1.
  • FIG. 4 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 1 under the conditions of FIGS. 2 and 3.
  • 3 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 1 under the conditions of FIG.
  • 6 is a table showing a second example of bit value transition rules used in the data processing circuit 101 of the multi-level signal transmission device 100 of FIG. 1.
  • 6 is a table showing a second example of voltage levels generated by the multilevel driver circuit 102 of the multilevel signal transmission device 100 of FIG. 1.
  • 8 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 1 under the conditions of FIGS. 6 and 7.
  • FIG. 7 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 1 under the conditions of FIG. It is a block diagram which shows the structure of the multi-value signal transmission system which concerns on 2nd Embodiment.
  • FIG. 12 is a table showing a first example of a bit value transition rule used in the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11.
  • 13 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 11 under the conditions of FIGS. 3 and 12.
  • FIG. 12 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11 under the conditions of FIG. 12 is a table showing a second example of bit value transition rules used in the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11.
  • FIG. 12 is a table showing a first example of a bit value transition rule used in the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11.
  • 13 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 11 under the conditions of FIGS. 3 and 12.
  • FIG. 12 is a table showing an example of a bit string generated by the data processing circuit 101
  • 16 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 11 under the conditions of FIGS. 7 and 15.
  • 16 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11 under the conditions of FIG. It is a block diagram which shows the structure of the multi-value signal transmission system which concerns on 4th Embodiment.
  • FIG. 19 is a table showing a first example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18 and showing the voltage levels assigned to the first unit period 2t.
  • FIG. 19 is a table showing a first example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18 and showing voltage levels assigned to the second unit period 2t + 1.
  • FIG. 21 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 18 under the conditions of FIGS. 12, 19 and 20;
  • 19 is a table showing an example of a bit string generated by the data processing circuit 101C of the multilevel signal transmission device 100C of FIG. 18 under the conditions of FIG. 19 is a table illustrating a second example of bit value transition rules used in the data processing circuit 101C of the multilevel signal transmission device 100C of FIG.
  • FIG. 18 is a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18, and is a table showing voltage levels assigned to the first and third unit periods 4t and 4t + 2. It is.
  • FIG. 19 is a table showing a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18 and indicating voltage levels assigned to the second unit period 4t + 1.
  • FIG. 19 is a table showing a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18 and showing the voltage levels assigned to the fourth unit period 4t + 3.
  • FIG. 19 is a table showing a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18 and showing the voltage levels assigned to the fourth unit period 4t + 3.
  • FIG. 27 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 18 under the conditions of FIGS. 23 to 26; 24 is a table showing an example of a bit string generated by the data processing circuit 101C of the multilevel signal transmission device 100C of FIG. 18 under the conditions of FIG. It is a block diagram which shows the structure of the multi-value signal transmission system which concerns on 5th Embodiment.
  • 30 is a table illustrating a first example of a bit string generated by a data processing circuit 101D of the multilevel signal transmission device 100D of FIG.
  • FIG. 30 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 29 under the conditions of FIGS. 3, 12, and 30.
  • FIG. 30 is a table illustrating a second example of the bit string generated by the data processing circuit 101D of the multi-level signal transmission device 100D of FIG.
  • FIG. 30 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 29 under the conditions of FIGS. 7, 15, and 31. It is a block diagram which shows the structure of the multi-value signal transmission system which concerns on 6th Embodiment. It is a block diagram which shows the structure of the multi-value signal transmission system which concerns on 7th Embodiment.
  • FIG. 1 is a block diagram showing a configuration of a multilevel signal transmission system according to the first embodiment.
  • the multi-level signal transmission system of FIG. 1 includes a multi-level signal transmission device 100 and a multi-level signal reception device 200, and multi-level data signals having an even number of voltage levels of 4 or more are multi-level via a transmission line 300.
  • the signal is transmitted from the signal transmission device 100 to the multilevel signal reception device 200.
  • the multilevel data signal has a power value of 2 (for example, 4 values or 8 values) for each unit period and is represented by N bits.
  • the multi-value signal transmitting apparatus 100 receives an input data signal and a clock signal having a predetermined frequency f [Hz] from an external circuit (not shown).
  • the multilevel signal transmission device 100 includes a data processing circuit 101 and a multilevel driver circuit 102, and includes a power supply VDD1 and a ground GND1.
  • the data processing circuit 101 operates based on a clock signal, determines a voltage level indicating an input data signal for each unit period, generates N-bit parallel data indicating the determined voltage level, and generates a multi-value driver Send to circuit 102.
  • the multi-value driver circuit 102 generates a multi-value data signal having any one of 2 N voltage levels from N-bit parallel data indicating an input data signal for each unit period.
  • the voltage level of the multilevel data signal is determined as follows.
  • the data processing circuit 101 assigns a predetermined number of 2N voltage levels for each unit period. However, at this time, the data processing circuit 101 assigns a voltage level smaller than the maximum number to the unit period next to the unit period to which the maximum number of voltage levels are assigned.
  • the data processing circuit 101 determines any one of the assigned voltage levels as a voltage level indicating an input data signal for each unit period.
  • the multi-value driver circuit 102 generates a multi-value data signal including a plurality of unit periods each having a determined voltage level.
  • the multi-value driver circuit 102 assigns the maximum number of voltage levels to the absolute value of the absolute value of the voltage level assigned in the unit period in which the number of voltage levels less than the maximum number of voltage levels is assigned.
  • the multi-value data signal is generated so as to be smaller than the maximum absolute value of the voltage level assigned in the unit period.
  • the multi-value driver circuit 102 transmits the multi-value data signal to the multi-value signal receiver 200 via the transmission line 300.
  • the multilevel signal receiving apparatus 200 receives a clock signal having a frequency f [Hz] from an external circuit (not shown).
  • the multilevel signal receiving apparatus 200 includes a multilevel receiver circuit 201 and a data processing circuit 202, and includes a power supply VDD2 and a ground GND2.
  • the multilevel data signal received from the multilevel signal transmitter 100 is input to the multilevel receiver circuit 201, and the multilevel receiver circuit 201 detects the voltage level of the multilevel data signal for each unit period.
  • the multi-value receiver circuit 201 holds a plurality of predetermined threshold voltages for determining the voltage level of the multi-value data signal.
  • the multi-level receiver circuit 201 determines which of the 2 N voltage levels the received multi-level data signal represents for each unit period, and from the multi-level data signal N-bit parallel data is generated and sent to the data processing circuit 204.
  • the data processing circuit 204 operates based on the clock signal, and restores and outputs an output data signal corresponding to the input data signal from the N-bit parallel data indicating the detected voltage level.
  • the data processing circuit 204 has knowledge in advance how the data processing circuit 101 of the multilevel signal transmission device 100 assigns a plurality of voltage levels for each unit period, and is detected for each unit period. It is determined which of the plurality of assigned voltage levels is the voltage level (that is, the voltage level represented by N-bit parallel data).
  • the reference voltage level is indicated as 0 [V].
  • the actual reference voltage level is, for example, a predetermined voltage level between the voltage of the power supply VDD1 and the voltage of the ground GND1.
  • FIG. 2 is a table showing a first example of a bit value transition law used in the data processing circuit 101 of the multilevel signal transmission apparatus 100 of FIG.
  • t is an integer
  • times corresponding to three unit periods that are temporally continuous are indicated by 3t, 3t + 1, and 3t + 2.
  • the allocation of bits b1 and b2 at each time changes periodically as shown in FIG.
  • both bits b1 and b2 are assigned, and at times 3t + 1 and 3t + 2, only bit b1 is assigned by fixing bit b2 to 0.
  • FIG. 3 is a table showing a first example of voltage levels generated by the multi-value driver circuit 102 of the multi-value signal transmitter 100 of FIG.
  • the voltage level takes one of +1.5, +0.5, ⁇ 0.5, and ⁇ 1.5 [V].
  • the voltage level takes one of four values.
  • the voltage level takes one of +0.5 and ⁇ 0.5 [V].
  • FIG. 4 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 1 under the conditions of FIGS.
  • the data processing circuit 101 as shown in FIGS. 2 and 3 are assigned the 2 1 or 2 two voltage levels of a predetermined number for each unit period. However, this time, the data processing circuit 101, the next unit period of the unit period assigned a voltage level of the maximum number of 2 2 assigns a voltage level of the smaller number 2 1 than the maximum number.
  • the data processing circuit 101 determines any one of the assigned voltage levels as a voltage level indicating an input data signal for each unit period.
  • the multi-level driver circuit 102 the maximum value 0.5 of the absolute value of the voltage level assigned to the unit period assigned the largest number 2 2 fewer 2 1 voltage level than the voltage level of [V] is , so as to be smaller than the maximum value 1.5 of the absolute value of the voltage level assigned to the unit period assigned a voltage level of the maximum number of 2 2 [V], to produce a multi-level data signal.
  • the multi-value data signal is generated so that unit periods having voltage levels +1.5 and ⁇ 1.5 having the maximum absolute value do not continue.
  • FIG. 5 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission apparatus 100 of FIG. 1 under the conditions of FIG.
  • the multi-value driver circuit 102 When the multi-value driver circuit 102 generates a multi-value data signal according to the bit string of FIG. 5, unit periods having voltage levels +1.5 and ⁇ 1.5 having the maximum absolute value are continuous in the multi-value data signal. There is no.
  • the maximum value (3V) of the voltage level transition amount is three times the minimum value (1V) of the voltage level transition amount.
  • the maximum value of the voltage level transition amount is
  • 2V. Therefore, in the multilevel signal transmission system of FIG. 1, the maximum value of the voltage level transition amount can be reduced to 2/3 times.
  • FIG. 6 is a table showing a second example of the bit value transition rule used in the data processing circuit 101 of the multilevel signal transmission apparatus 100 of FIG.
  • t is an integer
  • the times corresponding to four temporally continuous unit periods are indicated by 4t, 4t + 1, 4t + 2, and 4t + 3.
  • the allocation of bits b1 to b3 at each time changes periodically as shown in FIG.
  • all bits b1 to b3 are allocated, and at times 4t + 1 to 4t + 3, only bit b1 and b2 are allocated by fixing bit b3 to 0.
  • FIG. 7 is a table showing a second example of voltage levels generated by the multi-value driver circuit 102 of the multi-value signal transmitter 100 of FIG.
  • the voltage levels are +3.5, +2.5, +1.5, +0.5, -0.5, -1.5, -2.5, -3.5 [ V].
  • the voltage level takes one of eight values.
  • the voltage level takes one of +1.5, +0.5, ⁇ 0.5, and ⁇ 1.5 [V].
  • FIG. 8 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 1 under the conditions of FIGS.
  • the data processing circuit 101 assigns a predetermined number of 2 2 or 2 3 voltage levels for each unit period. However, this time, the data processing circuit 101, the next unit period of the unit period assigned a voltage level of the maximum number of 2 3, assigns a voltage level of the smaller number 2 2 than the maximum number.
  • the data processing circuit 101 determines any one of the assigned voltage levels as a voltage level indicating an input data signal for each unit period.
  • the multi-level driver circuit 102 the maximum value 1.5 of the absolute value of the voltage level assigned to the unit period assigned the largest number 2 3 voltage levels smaller number 2 2 than the voltage level of [V] is , so as to be smaller than the maximum value 3.5 of the absolute value of the voltage level assigned to the unit period assigned a voltage level of the maximum number of 2 3 [V], to produce a multi-level data signal.
  • the multi-value data signal is generated such that unit periods having voltage levels +3.5 and ⁇ 3.5 having the maximum absolute value do not continue.
  • FIG. 9 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 1 under the conditions of FIG.
  • the multi-value driver circuit 102 When the multi-value driver circuit 102 generates a multi-value data signal according to the bit string of FIG. 6, unit periods having voltage levels +3.5 and ⁇ 3.5 having the maximum absolute value are continuous in the multi-value data signal. There is no.
  • the maximum value (7V) of the voltage level transition amount is seven times the minimum value (1V) of the voltage level transition amount.
  • the maximum value of the voltage level transition amount is
  • 5V. Therefore, in the multilevel signal transmission system of FIG. 1, the maximum value of the voltage level transition amount can be reduced to 5/7 times.
  • the data processing circuit 101 has a smaller number than the maximum number in the unit period next to the unit period to which the maximum number of voltage levels are assigned.
  • the multi-level driver circuit 102 determines that the maximum value of the absolute value of the voltage level allocated in the unit period to which the voltage level smaller than the maximum number of voltage levels is allocated is the maximum number of voltages.
  • the multi-value data signal is generated so as to be smaller than the maximum absolute value of the voltage level assigned in the unit period to which the level is assigned. Therefore, according to the multilevel signal transmission system of FIG. 1, the occurrence of overshoot and undershoot that cause signal distortion is suppressed by reducing the amount of voltage level transition.
  • the multilevel signal transmission system of FIG. 1 can correctly determine the voltage level of the multilevel data signal and can reliably transmit the multilevel data signal.
  • the multilevel signal transmission system of FIG. 1 can process the input data signal in bit units by assigning bits according to the transition law of FIG. 2 or FIG.
  • the potential difference between the voltage levels is relatively increased by multiplexing the data in the voltage direction. Can be alleviated.
  • FIG. 10 is a block diagram showing a configuration of a multilevel signal transmission system according to the second embodiment.
  • a multilevel signal receiving apparatus 200A in FIG. 10 includes an equalizer 203 that equalizes the received multilevel data signal in the previous stage of the multilevel receiver circuit 201 in addition to the configuration in FIG.
  • the equalizer 203 refers to a predetermined training signal transmitted from the multi-level signal transmission device 100 to compensate for the difference in attenuation due to the frequency of the multi-level data signal, and determines the bit error rate of the training signal. Based on this, the multi-value data signal is equalized.
  • the multi-level signal transmission system of FIG. 10 includes the equalizer 203, so that a plurality of voltage levels of the multi-level data signal can be determined with high accuracy.
  • FIG. 11 is a block diagram showing a configuration of a multilevel signal transmission system according to the third embodiment.
  • the multilevel signal receiving device 200B of FIG. 11 includes a clock recovery circuit 204 in addition to the configuration of FIG. 1, and recovers a clock signal from the received multilevel data signal.
  • the data processing circuit 101 of the multi-level signal transmission apparatus 100 assigns an even number of different voltage levels in any two unit periods that are temporally continuous.
  • the clock recovery circuit 204 of the multi-level signal receiving device 200B recovers the clock signal based on voltage level fluctuations over a plurality of unit periods of the multi-level data signal. According to the multilevel signal transmission system of FIG. 11, by changing the number of voltage levels to be assigned for each unit period, the voltage level of the multilevel data signal is likely to fluctuate for each unit period. Playback becomes easy.
  • FIG. 12 is a table showing a first example of a bit value transition rule used in the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. It is assumed that the voltage level generated by the multi-value driver circuit 102 of the multi-value signal transmission device 100 in FIG. 11 is the same as that shown in FIG.
  • FIG. 13 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 11 under the conditions of FIGS. As shown in FIG. 13, by alternately assigning two voltage levels and four voltage levels for each unit period, the voltage level of the multi-level data signal is likely to fluctuate for each unit period. Playback becomes easy.
  • FIG. 14 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11 under the conditions of FIG.
  • the multi-value driver circuit 102 When the multi-value driver circuit 102 generates a multi-value data signal according to the bit string of FIG. 14, unit periods having voltage levels +1.5 and ⁇ 1.5 having the maximum absolute value are not consecutive in the multi-value data signal.
  • the clock signal can be easily reproduced.
  • the maximum value (3V) of the voltage level transition amount is three times the minimum value (1V) of the voltage level transition amount.
  • the maximum value of the voltage level transition amount is 2V. Therefore, in the multilevel signal transmission system of FIG. 11, the maximum value of the voltage level transition amount can be reduced to 2/3 times.
  • FIG. 15 is a table showing a second example of the bit value transition rule used in the data processing circuit 101 of the multi-level signal transmission apparatus 100 of FIG. It is assumed that the voltage level generated by the multilevel driver circuit 102 of the multilevel signal transmission device 100 of FIG. 11 is the same as that shown in FIG.
  • FIG. 16 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 11 under the conditions of FIGS. As shown in FIG. 16, by alternately assigning four voltage levels and eight voltage levels for each unit period, the voltage level of the multilevel data signal is likely to fluctuate for each unit period. Playback becomes easy.
  • FIG. 17 is a table showing an example of a bit string generated by the data processing circuit 101 of the multilevel signal transmission device 100 of FIG. 11 under the conditions of FIG.
  • the multi-value driver circuit 102 When the multi-value driver circuit 102 generates a multi-value data signal according to the bit string of FIG. 17, unit periods having voltage levels +3.5 and ⁇ 3.5 having the maximum absolute value are not consecutive in the multi-value data signal.
  • the clock signal can be easily reproduced.
  • the maximum value (7V) of the voltage level transition amount is seven times the minimum value (1V) of the voltage level transition amount.
  • the maximum value of the voltage level transition amount is 5V. Therefore, in the multilevel signal transmission system of FIG. 11, the maximum value of the voltage level transition amount can be reduced to 5/7 times.
  • Only the value signal receiver may include a clock recovery circuit, and a plurality of multi-value signal receivers may share the clock signal recovered by the clock recovery circuit.
  • the overshoot and under which cause signal distortion by reducing the amount of voltage level transition while easily and reliably reproducing the clock signal Suppresses the occurrence of shoots.
  • the multilevel signal transmission system of FIG. 11 can correctly determine the voltage level of the multilevel data signal, and can reliably transmit the multilevel data signal.
  • FIG. 18 is a block diagram showing a configuration of a multilevel signal transmission system according to the fourth embodiment.
  • the multi-value signal transmission system of FIG. 18 uses a multi-value signal transmission apparatus 100C to obtain a plurality of threshold voltages for determining the voltage level of the transmitted multi-value data signal from the multi-value signal transmission device 100C.
  • the signal is transmitted to the signal receiving device 200C.
  • the multilevel signal transmission device 100C is configured such that, in any two unit periods that are continuous in time, among the voltage levels assigned to one unit period, between at least a pair of adjacent voltage levels, the other unit period
  • the voltage control circuit 103 further controls the voltage level of the multi-level data signal generated by the multi-level driver circuit 102C so that any one of the voltage levels assigned to is positioned. Similar to the data processing circuit 101 in FIG. 11, the data processing circuit 101C determines a voltage level indicating an input data signal and notifies the voltage control circuit 103 of the assigned voltage level for each unit period.
  • the multilevel driver circuit 102 ⁇ / b> C generates a multilevel data signal in the same manner as the multilevel driver circuit 102 of FIG. 11 while changing the voltage level according to the control of the voltage control circuit 103.
  • the multilevel signal receiving device 200C determines the voltage level assigned to one unit period and the voltage level assigned to the other unit period in any two unit periods that are continuous in time in the multilevel data signal. And a threshold voltage detection circuit 205 that detects and holds the threshold voltage as a threshold voltage. The threshold voltage detection circuit 205 further detects and holds the average value (center level) of the voltage levels of the multilevel clock signal over a predetermined time as the threshold voltage. Based on the threshold voltage detected by the threshold voltage detection circuit 205, the multilevel receiver circuit 201C determines which of the assigned voltage levels the received multilevel data signal has.
  • FIG. 19 is a table showing a first example of voltage levels generated by the multi-value driver circuit 102C of the multi-value signal transmitting apparatus 100C of FIG. 18, and showing the voltage levels assigned to the first unit period 2t. is there.
  • FIG. 20 is a table showing a first example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18, and showing the voltage levels assigned to the second unit period 2t + 1. is there.
  • FIG. 21 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG.
  • the voltage level assigned to the unit period 2t + 1 is the threshold voltage of the voltage level assigned to the unit period 2t.
  • the voltage level assigned to the unit period 2t is the voltage assigned to the unit period 2t + 1. This is the level threshold voltage. Accordingly, by generating a multi-value data signal having any one of the voltage levels in FIG. 19 or any one of the voltage levels in FIG. 20 for each unit time, the threshold value is set using the multi-value data signal itself.
  • the value voltage can be transmitted from the multilevel signal transmitting apparatus 100C to the multilevel signal receiving apparatus 200C.
  • the threshold voltage used by the multilevel receiver circuit 201C of the multilevel signal receiving apparatus 200C includes 0 V in addition to the voltage levels shown in FIGS.
  • the threshold voltage of 0 V is the multilevel signal receiving apparatus. It is obtained by detecting the average value of the voltage level of the multilevel data signal received at 200C.
  • the threshold voltage detection circuit 205 continues to receive the multilevel data signal for a predetermined time until all voltage levels are acquired.
  • the threshold voltage detection circuit 205 holds the acquired voltage level in an internal memory (not shown).
  • FIG. 22 is a table showing an example of a bit string generated by the data processing circuit 101C of the multilevel signal transmission device 100C of FIG. 18 under the conditions of FIG.
  • the multilevel driver circuit 102C When the multilevel driver circuit 102C generates a multilevel data signal according to the bit string of FIG. 22, unit periods having voltage levels +1.5 and ⁇ 1.5 having the maximum absolute value are not consecutive in the multilevel data signal.
  • the threshold voltage can be transmitted from the multilevel signal transmitting apparatus 100C to the multilevel signal receiving apparatus 200C using the multilevel data signal itself.
  • FIG. 23 is a table showing a second example of the bit value transition rule used in the data processing circuit 101C of the multi-level signal transmission device 100C of FIG.
  • FIG. 24 is a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18, and the voltages assigned to the first and third unit periods 4t and 4t + 2 It is a table
  • FIG. 25 is a table showing a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18, and showing the voltage levels assigned to the second unit period 4t + 1. is there.
  • FIG. 24 is a second example of voltage levels generated by the multi-level driver circuit 102C of the multi-level signal transmission device 100C of FIG. 18, and showing the voltage levels assigned to the second unit period 4t + 1. is there.
  • FIG. 25 is a table showing a second example of the bit value transition rule used in the data processing circuit 101C of
  • FIG. 26 is a table showing a second example of the voltage level generated by the multi-value driver circuit 102C of the multi-value signal transmitting apparatus 100C of FIG. 18, and showing the voltage level assigned to the fourth unit period 4t + 3. is there.
  • FIG. 27 is a waveform diagram showing a multilevel data signal transmitted in the multilevel signal transmission system of FIG. 18 under the conditions of FIGS.
  • the voltage levels assigned to the unit periods 4t + 1, 4t + 3 are the threshold voltages of the voltage levels assigned to the unit periods 4t, 4t + 2, and conversely, the voltage levels assigned to the unit periods 4t, 4t + 2
  • the threshold voltage can be transmitted from the multilevel signal transmitting apparatus 100C to the multilevel signal receiving apparatus 200C using the multilevel data signal itself.
  • the threshold voltage of 0V is obtained by detecting the average value of the voltage level of the multilevel data signal received by the multilevel signal receiver 200C.
  • FIG. 28 is a table showing an example of a bit string generated by the data processing circuit 101C of the multilevel signal transmission device 100C of FIG. 18 under the conditions of FIG.
  • the multilevel driver circuit 102C When the multilevel driver circuit 102C generates a multilevel data signal according to the bit string of FIG. 28, unit periods having voltage levels +3.5 and ⁇ 3.5 having the maximum absolute value are not consecutive in the multilevel data signal.
  • the threshold voltage can be transmitted from the multilevel signal transmitting apparatus 100C to the multilevel signal receiving apparatus 200C using the multilevel data signal itself.
  • the threshold voltage is transmitted from the multilevel signal transmitting apparatus 100C to the multilevel signal receiving apparatus 200C using the multilevel data signal itself. It is not necessary to provide an equalizer as in the value signal receiving apparatus 200A. According to the multi-value signal transmission system of FIG. 18, it is not affected by the difference between the threshold voltages used by the transmission device and the reception device, the difference between the ground voltage of the transmission device and the ground voltage of the reception device, It is possible to accurately follow fluctuations in voltage level caused by temperature changes, device variations, transmission path attenuation, and the like. Therefore, it is possible to determine a plurality of voltage levels of the multilevel data signal with high accuracy and transmit the multilevel data signal with certainty.
  • clock recovery circuit 204 in FIG. 18 may be omitted.
  • FIG. 29 is a block diagram showing a configuration of a multilevel signal transmission system according to the fifth embodiment.
  • the multilevel signal transmission system of FIG. 29 uses an encoding scheme that guarantees DC balance, for example, an 8B / 10B code.
  • a multilevel signal transmission device 100D of FIG. 29 includes a data preprocessing circuit 105, an encoding circuit 106, and a data processing circuit 101D instead of the data processing circuit 101 of FIG.
  • the encoding circuit 106 includes N encoders 106-1 to 106-N.
  • the multi-level signal transmission device 100D further includes a multiplier 104 that multiplies the clock signal by ten times.
  • the data preprocessing circuit 105 operates based on the clock signal, and divides the input data signal into N bit strings when the maximum value of the number of voltage levels of the multilevel data signal is 2N .
  • Each of the encoders 106-1 to 106-N operates based on the clock signal, and encodes each bit string using an 8B / 10B code.
  • each of encoders 106-1 to 106-N converts 8 consecutive bits included in each bit string to 10 bits using a predetermined conversion table.
  • the data processing circuit 101D operates based on the multiplied clock signal, reduces the rate of at least one bit string of the encoded bit string from the rate of the other bit strings, and adds each bit string for each unit period. Based on the set of included bits, one of the 2N voltage levels is determined as a voltage level indicative of the input data signal. In the data processing circuit 101D, since the rate of at least one bit string is lower than the rate of other bit strings, as in the multilevel signal transmission system of FIG. In the next unit period, a smaller number of voltage levels than the maximum number are assigned.
  • the decoding circuit 207 includes N decoders 207-1 to 207-N.
  • the multi-level signal receiving apparatus 200D includes a frequency divider 206 that divides the clock signal regenerated by the clock regenerating circuit (that is, the clock signal multiplied by the multiplier 104) by 1/10.
  • the data processing circuit 202D operates based on the multiplied clock signal (that is, the clock signal before being divided by the frequency divider 206), and divides the multilevel data signal into N bits for each unit period. Then, N bit strings each including the divided bits are generated.
  • Each of the decoders 207-1 to 207-N operates based on the frequency-divided clock signal, and decodes each bit string using an 8B / 10B code. Specifically, each of the decoders 207-1 to 207-N converts 10 consecutive bits included in each bit string into 8 bits using a predetermined conversion table.
  • the data post-processing circuit 208 operates based on the frequency-divided clock signal, synthesizes each decoded bit string, and restores the output data signal corresponding to the input data signal.
  • FIG. 30 is a table illustrating a first example of a bit string generated by the data processing circuit 101D of the multilevel signal transmission device 100D of FIG. 29 under the conditions of FIGS. Data of each bit string divided by the data preprocessing circuit 105 is represented as D1 and D2.
  • Each bit string of data D1 and D2 (including bits b1 and b2 respectively) is encoded by an 8B / 10B code that guarantees DC balance. As shown in FIG. 30, the data processing circuit 101D reduces the bit string rate of the data D2 to half of the bit string rate of the data D1.
  • FIG. 32 is a table showing a second example of the bit string generated by the data processing circuit 101D of the multilevel signal transmission device 100D of FIG. 29 under the conditions of FIGS. Data of each bit string divided by the data preprocessing circuit 105 is represented as D1, D2, and D3.
  • Each bit string of data D1, D2, and D3 (including bits b1, b2, and b3, respectively) is encoded by an 8B / 10B code that guarantees DC balance. As shown in FIG. 32, the data processing circuit 101D reduces the bit string rate of the data D3 to half of the bit string rate of the data D1 and D2.
  • the occurrence of overshoot and undershoot that cause signal distortion is suppressed by reducing the amount of voltage level transition. Furthermore, according to the multilevel signal transmission system of FIG. 29, by using an encoding method that guarantees DC balance, the difference in threshold voltage used between the transmission device and the reception device, the ground voltage of the transmission device, and the reception Without being affected by the difference from the ground voltage of the apparatus, it is possible to accurately follow fluctuations in the voltage level caused by temperature changes, device variations, transmission path attenuation, and the like. Therefore, it is possible to determine a plurality of voltage levels of the multilevel data signal with high accuracy and transmit the multilevel data signal with certainty.
  • FIG. 34 is a block diagram showing a configuration of a multilevel signal transmission system according to the sixth embodiment.
  • 34 includes a capacitor C1 that connects the output terminal of the multilevel driver circuit 102C to the transmission line 300 in addition to the configuration of FIG. 29.
  • the multilevel signal receiver 200E of FIG. In addition to the configuration of FIG. 29, a capacitor C2 that connects the input terminal of the multilevel receiver circuit 201C to the transmission line 300 is provided.
  • the multilevel driver circuit 102C and the multilevel receiver circuit 201C are AC-coupled to the transmission line 300 by the capacitors C1 and C2.
  • the threshold voltage detection circuit 205E replaces the average value of the voltage levels of the received multilevel clock signal with the voltage level of the ground GND2 of the multilevel signal receiving device 200E as it is. Can be used.
  • capacitors C1 and C2 may be provided in at least one of the multilevel signal transmission device 100E and the multilevel signal reception device 200E.
  • the capacitors C1 and C2 are not limited to the multilevel signal transmission system of FIG. 29, and may be provided in the multilevel signal transmission system of FIG. 1, FIG. 10, FIG. 11, or FIG.
  • the center level can be set in a floating state, and the stable voltage levels of the grounds GND1 and GND2 can be used as the center level.
  • the discrimination can be easily performed with high accuracy.
  • FIG. 35 is a block diagram showing a configuration of a multilevel signal transmission system according to the seventh embodiment.
  • 35 includes a multi-value driver circuit 102F, which is a differential driver circuit, instead of the single-ended multi-value driver circuit 102C in FIG. 29, and the multi-value signal receiver 200F in FIG.
  • a multi-value receiver circuit 201F which is a differential receiver circuit is provided instead of the single-ended multi-value receiver circuit 201C of FIG.
  • a transmission line 300F that is a differential transmission line is provided instead of the transmission line 300 in FIG.
  • the multi-level signal transmitting device 100F transmits multi-level data signals that are differential signals to the multi-level signal receiving device 200F via the transmission line 300F.
  • the threshold voltage detection circuit 205F generates a threshold voltage from the received multilevel data signal which is a differential signal.
  • the threshold voltage detection circuit 205F replaces the average value of the voltage levels of the received multilevel clock signal with a multilevel signal that is a received differential signal.
  • a reference voltage level can be generated from the clock signal by the principle of the difference method.
  • the multi-value driver circuit 102F that is a differential driver circuit and the multi-value receiver circuit 201F that is a differential receiver circuit are not limited to the multi-value signal transmission system of FIG. 29, but are not limited to FIG. 1, FIG. 10, FIG. You may provide in the multi-value signal transmission system of FIG.
  • the reference voltage level is equal to the voltage level of the ground GND1 and GND2. Therefore, it becomes possible to determine the center level (0 V) with high accuracy and ease.
  • the multilevel signal transmission device As described above, the multilevel signal transmission device, the multilevel signal reception device, the multilevel signal transmission system, and the multilevel signal transmission method according to aspects of the present disclosure have the following configurations.
  • a multi-level signal transmission device that generates a multi-level data signal having an even number of voltage levels of 4 or more from an original data signal
  • the multi-level signal transmission device comprises: A data processing circuit for determining a voltage level indicating the original data signal for each unit period; A driver circuit for generating a multi-value data signal including a plurality of unit periods each having the determined voltage level, The data processing circuit Assign a predetermined number of even voltage levels for each unit period, In the unit period next to the unit period to which the maximum number of voltage levels are allocated, a number of voltage levels less than the maximum number is allocated, For each unit period, any one of the assigned voltage levels is determined as a voltage level indicating the original data signal,
  • the driver circuit has a unit period in which the maximum absolute value of the voltage level assigned in the unit period in which a smaller number of voltage levels is assigned than the maximum number of voltage levels is assigned in the maximum number of voltage levels.
  • the multi-value data signal is generated so as to be smaller than the
  • the data processing circuit includes different numbers of units in any two unit periods that are temporally continuous. Assign an even number of voltage levels.
  • the multilevel signal transmitting apparatus is allocated to one unit period in any two unit periods that are temporally continuous. Generated by the driver circuit such that one of the voltage levels assigned to the other unit period is positioned between at least a pair of adjacent voltage levels. And a voltage control circuit for controlling the voltage level of the multi-value data signal.
  • the data processing circuit is predetermined for each unit period. Allocate 2 power levels of voltage levels.
  • the data processing circuit When the maximum value of the number of the voltage levels is 2 Nmax , the original data signal is divided into Nmax bit strings, Each bit string is encoded by an encoding method that guarantees DC balance, Of the encoded bit sequences, the rate of at least one bit sequence is reduced below the rate of other bit sequences, For each unit period, one of the 2 Nmax voltage levels is determined as a voltage level indicating the original data signal based on a set of bits included in each bit string.
  • the encoding scheme is an 8B / 10B code.
  • the output terminal of the driver circuit is connected to the transmission line by AC coupling. Has been.
  • the driver circuit is a differential driver circuit.
  • a multi-value signal receiving apparatus for receiving a multi-value data signal having an even number of voltage levels of 4 or more,
  • the multi-level data signal is assigned an even number of voltage levels determined in advance per unit period, In the unit period next to the unit period to which the maximum number of voltage levels are allocated, a voltage number smaller than the maximum number is allocated,
  • the multi-value data signal has any one of the assigned voltage levels for each unit period,
  • the absolute value of the absolute value of the voltage level assigned in the unit period to which the number of voltage levels less than the maximum number of voltage levels is assigned is the voltage assigned to the unit period in which the maximum number of voltage levels is assigned.
  • the multi-value signal receiving apparatus is A receiver circuit for detecting a voltage level of the multi-value data signal for each unit period; A data processing circuit for restoring the original data signal of the multi-level data signal based on the assigned voltage level and the detected voltage level for each unit period;
  • the multilevel signal receiving apparatus further includes a clock recovery circuit that recovers a clock signal based on the fluctuation of the voltage level over a plurality of unit periods of the multilevel data signal.
  • the multilevel signal receiving apparatus in the multilevel signal receiving device according to the ninth or tenth aspect, Assigned to the other unit period between at least a pair of voltage levels adjacent to each other among the voltage levels assigned to one unit period in any two continuous unit periods of the multi-value data signal. Any one of the specified voltage levels is located,
  • the multi-level signal receiving apparatus is configured to set a voltage level assigned to one unit period and a voltage level assigned to the other unit period in any two unit periods continuous in time of the multi-level data signal.
  • a threshold voltage detection circuit for detecting and holding as a threshold voltage for determination; The receiver circuit determines which of the assigned voltage levels the multi-value data signal is based on the threshold voltage.
  • the multilevel data signal is predetermined for each unit period.
  • the number of voltage levels of the power of 2 is assigned.
  • the multilevel signal receiving device in the multilevel signal receiving device according to the twelfth aspect, is divided into Nmax bits for each unit period, and Nmax bit strings each including the divided bits are generated.
  • Each bit string is encoded by an encoding method that guarantees DC balance, and the rate of at least one of the bit strings is lower than the rate of the other bit strings. Decoding each bit string by the inverse method of the encoding method, The original data signal is restored by combining the decoded bit strings.
  • the encoding scheme is an 8B / 10B code.
  • the input terminal of the receiver circuit is connected to the transmission line by AC coupling. Has been.
  • the receiver circuit is a differential receiver circuit.
  • the multilevel signal transmission apparatus according to the first aspect and the multilevel signal transmission apparatus according to the ninth aspect are provided, and transmit the multilevel data signal.
  • the multi-level signal transmitter and the multi-level signal transmitter are connected by a transmission line.
  • the data processing circuit of the multi-level signal transmission device allocates a different number of even voltage levels in any two unit periods that are temporally continuous
  • the multilevel signal receiving apparatus further includes a clock recovery circuit that recovers a clock signal based on the fluctuation of the voltage level over a plurality of unit periods of the multilevel data signal.
  • the multi-level signal transmission device is configured such that, in any two unit periods that are continuous in time, among the voltage levels assigned to one unit period, between at least a pair of adjacent voltage levels, the other unit period
  • a voltage control circuit for controlling the voltage level of the multi-value data signal generated by the driver circuit so that any one of the voltage levels assigned to
  • the multi-level signal receiving apparatus is configured to set a voltage level assigned to one unit period and a voltage level assigned to the other unit period in any two unit periods continuous in time of the multi-level data signal.
  • a threshold voltage detection circuit for detecting and holding as a threshold voltage for determination; The receiver circuit determines which of the assigned voltage levels the multi-value data signal is based on the threshold voltage.
  • the data processing circuit of the multilevel signal transmission device includes the unit period. A predetermined number of power levels of 2 is assigned to each of them.
  • the data processing circuit of the multi-level signal transmission device is: When the maximum value of the number of the voltage levels is 2 Nmax , the original data signal is divided into Nmax bit strings, Each bit string is encoded by an encoding method that guarantees DC balance, Of the encoded bit sequences, the rate of at least one bit sequence is reduced below the rate of other bit sequences, For each unit period, one of the 2 Nmax voltage levels is determined as a voltage level indicating the original data signal based on a set of bits included in each bit string, The data processing circuit of the multi-level signal receiving device is: Dividing the multilevel data signal into Nmax bits for each unit period, and generating Nmax bit strings each including the divided bits; Decoding each bit string by the inverse method of the encoding method, The original data signal is restored by combining the decoded bit strings.
  • the encoding scheme is an 8B / 10B code.
  • the output terminal of the driver circuit is connected to the transmission line by AC coupling
  • An input terminal of the receiver circuit is connected to the transmission line by AC coupling.
  • the driver circuit is a differential driver circuit
  • the receiver circuit is a differential receiver circuit.
  • a multi-level signal transmission method for transmitting a multi-level data signal having an even number of voltage levels of 4 or more from a multi-level signal transmitter to a multi-level signal receiver includes: In the multi-value signal transmitting apparatus, Determining a voltage level indicating the original data signal from the original data signal for each unit period; Generating a multi-value data signal including a plurality of unit periods each having the determined voltage level, The determining step is Assigning a predetermined number of even voltage levels for each unit period; Assigning a voltage number less than the maximum number to a unit period next to the unit period to which the maximum number of voltage levels are assigned; Determining for each unit period any one of the assigned voltage levels as a voltage level indicative of the original data signal; In the generating step, the maximum value of the absolute value of the voltage level assigned in the unit period in which the number of voltage levels less than the maximum number of voltage levels is assigned is the unit
  • the multilevel signal receiving apparatus Detecting the voltage level of the multi-value data signal for each unit period; Restoring the original data signal of the multi-level data signal based on the assigned voltage level and the detected voltage level for each unit period.
  • signal distortion can be reduced by reducing the amount of voltage level transition. Suppresses the occurrence of overshoot and undershoot.
  • the multilevel signal transmitting apparatus, multilevel signal receiving apparatus, multilevel signal transmission system, and multilevel signal transmission method according to the embodiments of the present disclosure can correctly determine the voltage level of the multilevel data signal, and Data signals can be transmitted reliably.
  • the number of voltage levels to be allocated is further changed for each unit period.
  • the clock signal can be easily and reliably reproduced.
  • the threshold voltage is further set using the multilevel data signal itself.
  • the number of powers of 2 determined in advance for each unit period By assigning these voltage levels, the original data signal can be processed in bit units according to a predetermined transition law.
  • transmission is further performed using an encoding scheme that guarantees DC balance. be able to.
  • a center of a plurality of voltage levels can be obtained by using AC coupling. Since the level can be set in a floating state and a stable ground voltage level can be used as the center level, the center level (0 V) can be determined with high accuracy and ease.
  • the reception sensitivity is further improved by transmitting the differential signal.
  • the center level becomes the ground voltage level, so that the determination of the voltage level can be performed with high accuracy and ease.
  • the multi-level signal transmission device, multi-level signal reception device, multi-level signal transmission system, and multi-level signal transmission method according to the embodiment of the present disclosure reduce the amount of voltage level transition, thereby causing signal distortion.
  • the occurrence of shoots and undershoots can be suppressed. Therefore, the present invention can be applied to high-speed data transmission and high-speed optical communication with a large overshoot due to relaxation vibration.
  • 100, 100C to 100F ... multi-value signal transmission device 101, 101C, 101D, 101E ... data processing circuit, 102, 102C, 102F ... multi-value driver circuit, 103 ... Voltage control circuit, 104 ... multiplier, 105: Data pre-processing circuit, 106: Coding circuit, 106-1 to 106-N ... encoder, 200, 200A to 200F ... multi-level signal receiver, 201, 201C, 201F ... multi-value receiver circuits 202, 202D ... data processing circuits, 203 ... an equalizer, 204, 204F... Clock recovery circuit, 205, 205E, 205F... Threshold voltage detection circuit, 206: frequency divider, 207 ... Decoding circuit, 207-1 to 207-N: Decoder, 208: Data post-processing circuit, 300, 300F ... transmission line, C1, C2 ... capacitors.

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Abstract

　多値信号送信装置（１００）は、単位期間毎に、原データ信号を示す電圧レベルを決定し、決定された電圧レベルを有する複数の単位期間を含む多値データ信号を生成する。多値信号送信装置（１００）は、単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当て、最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数の電圧レベルを割り当て、単位期間毎に、割り当てられた電圧レベルのうちのいずれか１つを、原データ信号を示す電圧レベルとして決定する。多値信号受信装置は、単位期間毎に、多値データ信号の電圧レベルを検出し、単位期間毎に、割り当てられた電圧レベル及び検出された電圧レベルに基づいて、多値データ信号の原データ信号を復元する。

Description

多値信号伝送システム
　本開示は、４つ以上の複数の電圧レベルを有する多値データ信号を伝送する多値信号送信装置、多値信号受信装置、及び多値信号伝送システムに関する。本開示はまた、そのような多値信号送信装置及び多値信号受信装置を用いた多値信号伝送方法に関する。
　近年、ディジタルコンテンツの映像の画質が向上するのに伴い、映像データのビットレート及びサイズも増大し、その結果、機器間で伝送されるデータ量も増大している。ディジタルインターフェースを介して接続された機器間で大量のデータを伝送するためには、伝送される信号の周波数を増大させる場合が多いが、周波数を増大させると伝送路において減衰が生じることなどにより信号の伝送が困難になる。この問題を回避するために、伝送される信号の周波数を増大させることなく、３つ以上の複数の電圧レベルを有する多値データ信号を伝送することによりデータを多重化する多値信号伝送方式が知られている。
　例えば、多値信号を用いた伝送システムの例として特許文献１及び２の発明が知られている。
特開平３－１０９８４２号公報 特開２００４－０８０８２７号公報
　多数の電圧レベルを有する多値データ信号を用いる場合、多値データ信号の時間的に連続する２つの単位期間（すなわち、多値データ信号が所定の電圧レベルを有する最小単位時間）にわたる電圧レベルの遷移量が大きくなる。例えば、特許文献１の多値信号伝送方式では、４個の電圧レベルを有する多値データ信号を用いているので、電圧レベル間の電位差がすべて同じであると仮定すれば、電圧レベルの遷移量の最大値は、電圧レベルの遷移量の最小値（すなわち、異なる電圧レベルを判定する分解能）の３倍になる。異なる電圧レベルを判定する分解能よりもずっと大きな電圧レベルの遷移が生じると、電圧レベルのオーバーシュート又はアンダーシュートが生じ、これにより信号波形が劣化する（例えばアイパターンがつぶれる）。従って、従来の多値信号伝送方式では、受信装置は、送信装置から受信された多値データ信号の複数の電圧レベルを正しく判定できないという課題を有していた。
　本開示の目的は、以上の課題を解決し、多値データ信号の複数の電圧レベルを正しく判定することができる多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法を提供することにある。
　本開示の１つの態様に係る多値信号送信装置によれば、
　原データ信号から４個以上の偶数個の電圧レベルを有する多値データ信号を生成する多値信号送信装置であって、上記多値信号送信装置は、
　単位期間毎に、上記原データ信号を示す電圧レベルを決定するデータ処理回路と、
　上記決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成するドライバ回路とを備え、
　上記データ処理回路は、
　上記単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当て、
　最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルを割り当て、
　上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定し、
　上記ドライバ回路は、上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、上記多値データ信号を生成する。
　本開示のもう１つの態様に係る多値信号受信装置によれば、
　４個以上の偶数個の電圧レベルを有する多値データ信号を受信する多値信号受信装置であって、
　上記多値データ信号には、単位期間毎に予め決められた個数の偶数個の電圧レベルが割り当てられ、
　最大の個数の電圧レベルが割り当てられた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルが割り当てられ、
　上記多値データ信号は、上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを有し、
　上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値は、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さく、
　上記多値信号受信装置は、
　上記単位期間毎に、上記多値データ信号の電圧レベルを検出するレシーバ回路と、
　上記単位期間毎に、上記割り当てられた電圧レベル及び上記検出された電圧レベルに基づいて、上記多値データ信号の原データ信号を復元するデータ処理回路とを備えている。
　また、本開示の他の態様によれば、上記多値信号送信装置及び上記多値信号受信装置を備えた多値信号伝送システム及び多値信号伝送方法が提供される。
　これらの概括的かつ特定の態様は、システム、方法、コンピュータプログラム、並びにシステム、方法及びコンピュータプログラムの任意の組み合わせにより実現してもよい。
　本開示の態様に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、多値データ信号の複数の電圧レベルを正しく判定することができる。
第１の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 図１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第１の例を示す表である。 図１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルの第１の例を示す表である。 図２及び図３の条件下で、図１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図２の条件下で、図１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。 図１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第２の例を示す表である。 図１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルの第２の例を示す表である。 図６及び図７の条件下で、図１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図６の条件下で、図１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。 第２の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 第３の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 図１１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第１の例を示す表である。 図３及び図１２の条件下で、図１１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図１２の条件下で、図１１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。 図１１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第２の例を示す表である。 図７及び図１５の条件下で、図１１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図１５の条件下で、図１１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。 第４の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第１の例であって、第１の単位期間２ｔに割り当てられた電圧レベルを示す表である。 図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第１の例であって、第２の単位期間２ｔ＋１に割り当てられた電圧レベルを示す表である。 図１２、図１９及び図２０の条件下で、図１８の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図１２の条件下で、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃによって生成されるビット列の例を示す表である。 図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃにおいて使用されるビット値の遷移法則の第２の例を示す表である。 図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第１及び第３の単位期間４ｔ、４ｔ＋２に割り当てられた電圧レベルを示す表である。 図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第２の単位期間４ｔ＋１に割り当てられた電圧レベルを示す表である。 図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第４の単位期間４ｔ＋３に割り当てられた電圧レベルを示す表である。 図２３～図２６の条件下で、図１８の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図２３の条件下で、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃによって生成されるビット列の例を示す表である。 第５の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄによって生成されるビット列の第１の例を示す表である。 図３、図１２及び図３０の条件下で、図２９の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄによって生成されるビット列の第２の例を示す表である。 図７、図１５及び図３１の条件下で、図２９の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。 第６の実施形態に係る多値信号伝送システムの構成を示すブロック図である。 第７の実施形態に係る多値信号伝送システムの構成を示すブロック図である。
　以下、本開示の実施形態について、図面を参照しながら説明する。各図にわたって、同様の構成要素は同じ符号により示す。
第１の実施形態．
　図１は、第１の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図１の多値信号伝送システムは、多値信号送信装置１００及び多値信号受信装置２００を備え、４以上の偶数個の電圧レベルを有する多値データ信号を、伝送路３００を介して多値信号送信装置１００から多値信号受信装置２００に伝送する。本明細書で説明する各実施形態において、多値データ信号は、単位期間毎に、２のべき乗の値（例えば４値又は８値など）を有し、Ｎビットで表されるとする。
　多値信号送信装置１００には、外部回路（図示せず）から、入力データ信号と、所定の周波数ｆ［Ｈｚ］のクロック信号とが入力される。多値信号送信装置１００は、データ処理回路１０１及び多値ドライバ回路１０２を備え、電源ＶＤＤ１及び接地ＧＮＤ１を有する。データ処理回路１０１は、クロック信号に基づいて動作し、単位期間毎に、入力データ信号を示す電圧レベルを決定し、決定された電圧レベルを示すＮビットのパラレルデータを生成して、多値ドライバ回路１０２に送る。多値ドライバ回路１０２は、単位期間毎に、入力データ信号を示すＮビットのパラレルデータから、２Ｎ個の電圧レベルのうちのいずれか１つを有する多値データ信号を生成する。
多値データ信号の電圧レベルは、詳しくは、以下のように決定される。データ処理回路１０１は、単位期間毎に予め決められた個数の２Ｎ個の電圧レベルを割り当てる。ただし、このとき、データ処理回路１０１は、最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数の電圧レベルを割り当てる。データ処理回路１０１は、単位期間毎に、割り当てられた電圧レベルのうちのいずれか１つを、入力データ信号を示す電圧レベルとして決定する。多値ドライバ回路１０２は、決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成する。このとき、多値ドライバ回路１０２は、最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、多値データ信号を生成する。
　多値ドライバ回路１０２は、多値データ信号を、伝送路３００を介して多値信号受信装置２００に送信する。
　多値信号受信装置２００には、外部回路（図示せず）から、周波数ｆ［Ｈｚ］のクロック信号が入力される。多値信号受信装置２００は、多値レシーバ回路２０１及びデータ処理回路２０２を備え、電源ＶＤＤ２及び接地ＧＮＤ２を有する。多値信号送信装置１００から受信された多値データ信号は、多値レシーバ回路２０１に入力され、多値レシーバ回路２０１は、単位期間毎に、多値データ信号の電圧レベルを検出する。多値レシーバ回路２０１は、多値データ信号の電圧レベルを判定するための予め決められた複数のしきい値電圧を保持している。多値レシーバ回路２０１は、これらのしきい値電圧に基づいて、単位期間毎に、受信された多値データ信号が２Ｎ個の電圧レベルのいずれを表すのかを判定し、多値データ信号からＮビットのパラレルデータを生成してデータ処理回路２０４に送る。データ処理回路２０４は、クロック信号に基づいて動作し、検出された電圧レベルを示すＮビットのパラレルデータから、入力データ信号に対応する出力データ信号を復元して出力する。詳しくは、データ処理回路２０４は、多値信号送信装置１００のデータ処理回路１０１が単位期間毎に複数の電圧レベルをどのように割り当てるのかについての知識を予め有し、単位期間毎に、検出された電圧レベル（すなわちＮビットのパラレルデータで表される電圧レベル）が、割り当てられた複数の電圧レベルのいずれであるのかを判定する。
　次に、図２～図５を参照して、図１の多値信号伝送システムの動作例として、多値データ信号の電圧レベルがＮ＝２ビットで表される場合について説明する。以下、説明のために、基準電圧レベルを０［Ｖ］として示す。ただし、実際の基準電圧レベルは、例えば、電源ＶＤＤ１の電圧及び接地ＧＮＤ１の電圧の間における所定の電圧レベルになる。
　図２は、図１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第１の例を示す表である。図２の例では、ｔを整数として、時間的に連続した３つの単位期間にそれぞれ対応する時間を、３ｔ、３ｔ＋１、３ｔ＋２により示す。各時間（すなわち単位期間毎）のビットｂ１及びｂ２の割り当ては、図２に示すように周期的に変化する。時間３ｔでは、ビットｂ１及びｂ２の両方が割り当てられ、時間３ｔ＋１及び３ｔ＋２では、ビットｂ２を０に固定することで、ビットｂ１のみが割り当てられる。
　図３は、図１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルの第１の例を示す表である。ビットｂ１及びｂ２の値に応じて、電圧レベルは、＋１．５、＋０．５、－０．５、－１．５［Ｖ］のいずれかの値をとる。図２の時間３ｔでは、ビットｂ１及びｂ２の両方が割り当てられるので、電圧レベルは４つの値のいずれかをとる。図２の時間３ｔ＋１及び３ｔ＋２では、ビットｂ２が常に０であるので、電圧レベルは＋０．５、－０．５［Ｖ］のいずれかの値をとる。
　図４は、図２及び図３の条件下で、図１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。データ処理回路１０１は、図２及び図３に示すように、単位期間毎に予め決められた個数の２１又は２２個の電圧レベルを割り当てる。ただし、このとき、データ処理回路１０１は、最大の個数２２の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数２１の電圧レベルを割り当てる。データ処理回路１０１は、単位期間毎に、割り当てられた電圧レベルのうちのいずれか１つを、入力データ信号を示す電圧レベルとして決定する。また、多値ドライバ回路１０２は、最大の個数２２の電圧レベルよりも少ない個数２１の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値０．５［Ｖ］が、最大の個数２２の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値１．５［Ｖ］よりも小さくなるように、多値データ信号を生成する。これにより、多値データ信号は、最大の絶対値を有する電圧レベル＋１．５、－１．５を有する単位期間が連続しないように生成される。
　図５は、図２の条件下で、図１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。多値ドライバ回路１０２が図５のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋１．５、－１．５を有する単位期間が連続することはない。
　電圧レベル＋１．５、－１．５を有する単位期間が連続する場合、電圧レベルの遷移量の最大値（３Ｖ）は、電圧レベルの遷移量の最小値（１Ｖ）の３倍になる。一方、図２～図５に示す例では、電圧レベル＋１．５、－１．５を有する単位期間が連続しないので、電圧レベルの遷移量の最大値は、｜＋１．５Ｖ－（－０．５Ｖ）｜＝｜－１．５Ｖ－（＋０．５Ｖ）｜＝２Ｖになる。従って、図１の多値信号伝送システムでは、電圧レベルの遷移量の最大値を２／３倍に削減することができる。
　次に、図６～図９を参照して、図１の多値信号伝送システムの別の動作例として、多値データ信号の電圧レベルがＮ＝３ビットで表される場合について説明する。
　図６は、図１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第２の例を示す表である。図６の例では、ｔを整数として、時間的に連続した４つの単位期間にそれぞれ対応する時間を、４ｔ、４ｔ＋１、４ｔ＋２、４ｔ＋３により示す。各時間（すなわち単位期間毎）のビットｂ１～ｂ３の割り当ては、図６に示すように周期的に変化する。時間４ｔでは、ビットｂ１～ｂ３のすべてが割り当てられ、時間４ｔ＋１～４ｔ＋３では、ビットｂ３を０に固定することで、ビットｂ１及びｂ２のみが割り当てられる。
　図７は、図１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルの第２の例を示す表である。ビットｂ１及びｂ２の値に応じて、電圧レベルは、＋３．５、＋２．５、＋１．５、＋０．５、－０．５、－１．５、－２．５、－３．５［Ｖ］のいずれかの値をとる。図６の時間４ｔでは、ビットｂ１～ｂ３のすべてが割り当てられるので、電圧レベルは８つの値のいずれかをとる。図６の時間４ｔ＋１～４ｔ＋３では、ビットｂ３が常に０であるので、電圧レベルは＋１．５、＋０．５、－０．５、－１．５［Ｖ］のいずれかの値をとる。
　図８は、図６及び図７の条件下で、図１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。データ処理回路１０１は、図６及び図７に示すように、単位期間毎に予め決められた個数の２２又は２３個の電圧レベルを割り当てる。ただし、このとき、データ処理回路１０１は、最大の個数２３の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数２２の電圧レベルを割り当てる。データ処理回路１０１は、単位期間毎に、割り当てられた電圧レベルのうちのいずれか１つを、入力データ信号を示す電圧レベルとして決定する。また、多値ドライバ回路１０２は、最大の個数２３の電圧レベルよりも少ない個数２２の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値１．５［Ｖ］が、最大の個数２３の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値３．５［Ｖ］よりも小さくなるように、多値データ信号を生成する。これにより、多値データ信号は、最大の絶対値を有する電圧レベル＋３．５、－３．５を有する単位期間が連続しないように生成される。
　図９は、図６の条件下で、図１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。多値ドライバ回路１０２が図６のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋３．５、－３．５を有する単位期間が連続することはない。
　電圧レベル＋３．５、－３．５を有する単位期間が連続する場合、電圧レベルの遷移量の最大値（７Ｖ）は、電圧レベルの遷移量の最小値（１Ｖ）の７倍になる。一方、図６～図９に示す例では、電圧レベル＋３．５、－３．５を有する単位期間が連続しないので、電圧レベルの遷移量の最大値は、｜＋３．５Ｖ－（－１．５Ｖ）｜＝｜－３．５Ｖ－（＋１．５Ｖ）｜＝５Ｖになる。従って、図１の多値信号伝送システムでは、電圧レベルの遷移量の最大値を５／７倍に削減することができる。
　以上説明したように、図１の多値信号伝送システムによれば、データ処理回路１０１は、最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数の電圧レベルを割り当て、多値ドライバ回路１０２は、最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、多値データ信号を生成する。従って、図１の多値信号伝送システムによれば、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制する。図１の多値信号伝送システムは、多値データ信号の電圧レベルを正しく判定することができ、多値データ信号を確実に伝送することができる。
　また、図１の多値信号伝送システムは、図２又は図６の遷移法則に従ってビットを割り当てることにより、入力データ信号をビット単位で処理することができる。
　また、図１の多値信号伝送システムによれば、特に、４値、８値などの多値データ信号を伝送する場合において、電圧方向にデータを多重化することによって電圧レベル間の電位差が相対的に縮小してしまうという問題を緩和するができる。
　なお、以上説明した多値信号伝送システムでは、データ処理が容易な２Ｎ個の電圧レベルを有する多値データ信号を想定したが、これに限定されることなく、４以上の偶数個の電圧レベルを有する多値データ信号を使用する任意の多値信号伝送システムを実施することができる。
第２の実施形態．
　図１０は、第２の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図１０の多値信号受信装置２００Ａは、図１の構成に加えて、多値レシーバ回路２０１の前段において、受信された多値データ信号を等化する等化器２０３を備える。等化器２０３は、多値データ信号の周波数による減衰の違いを補償するために、多値信号送信装置１００から送信される予め決められたトレーニング信号を参照し、トレーニング信号のビット誤り率などに基づいて、多値データ信号を等化する。図１０の多値信号伝送システムは、等化器２０３を備えたことにより、多値データ信号の複数の電圧レベルを高精度に判定することができる。
第３の実施形態．
　図１１は、第３の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図１１の多値信号受信装置２００Ｂは、図１の構成に加えて、クロック再生回路２０４を備え、受信された多値データ信号からクロック信号を再生する。
　多値信号送信装置１００のデータ処理回路１０１は、時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルを割り当てる。多値信号受信装置２００Ｂのクロック再生回路２０４は、多値データ信号の複数の単位期間にわたる電圧レベルの変動に基づいてクロック信号を再生する。図１１の多値信号伝送システムによれば、割り当てる電圧レベルの個数を単位期間毎に変化させることで、多値データ信号の電圧レベルが単位期間毎に変動する可能性が高くなり、クロック信号の再生が容易になる。
　次に、図１２～図１４を参照して、図１１の多値信号伝送システムの動作例として、多値データ信号の電圧レベルがＮ＝２ビットで表される場合について説明する。
　図１２は、図１１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第１の例を示す表である。図１１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルは、図３に示すものと同じであるとする。図１３は、図３及び図１２の条件下で、図１１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。図１３に示すように、単位期間毎に２つの電圧レベルと４つの電圧レベルを交互に割り当てることで、多値データ信号の電圧レベルが単位期間毎に変動する可能性が高くなり、クロック信号の再生が容易になる。
　図１４は、図１２の条件下で、図１１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。多値ドライバ回路１０２が図１４のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋１．５、－１．５を有する単位期間が連続せず、かつ、クロック信号の再生が容易になる。
　電圧レベル＋１．５、－１．５を有する単位期間が連続する場合、電圧レベルの遷移量の最大値（３Ｖ）は、電圧レベルの遷移量の最小値（１Ｖ）の３倍になる。一方、図１２～図１４に示す例では、電圧レベルの遷移量の最大値は２Ｖになる。従って、図１１の多値信号伝送システムでは、電圧レベルの遷移量の最大値を２／３倍に削減することができる。
　次に、図１５～図１７を参照して、図１１の多値信号伝送システムの別の動作例として、多値データ信号の電圧レベルがＮ＝３ビットで表される場合について説明する。
　図１５は、図１１の多値信号送信装置１００のデータ処理回路１０１において使用されるビット値の遷移法則の第２の例を示す表である。図１１の多値信号送信装置１００の多値ドライバ回路１０２によって生成される電圧レベルは、図７に示すものと同じであるとする。図１６は、図７及び図１５の条件下で、図１１の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。図１６に示すように、単位期間毎に４つの電圧レベルと８つの電圧レベルを交互に割り当てることで、多値データ信号の電圧レベルが単位期間毎に変動する可能性が高くなり、クロック信号の再生が容易になる。
　図１７は、図１５の条件下で、図１１の多値信号送信装置１００のデータ処理回路１０１によって生成されるビット列の例を示す表である。多値ドライバ回路１０２が図１７のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋３．５、－３．５を有する単位期間が連続せず、かつ、クロック信号の再生が容易になる。
　電圧レベル＋３．５、－３．５を有する単位期間が連続する場合、電圧レベルの遷移量の最大値（７Ｖ）は、電圧レベルの遷移量の最小値（１Ｖ）の７倍になる。一方、図１５～図１７に示す例では、電圧レベルの遷移量の最大値は５Ｖになる。従って、図１１の多値信号伝送システムでは、電圧レベルの遷移量の最大値を５／７倍に削減することができる。
　複数のチャネルで複数の多値データ信号を伝送する場合、すなわち、別個の伝送路を介してそれぞれ接続された複数の多値信号送信装置及び複数の多値信号受信装置がある場合、１つの多値信号受信装置のみがクロック再生回路を備え、そのクロック再生回路によって再生されたクロック信号を複数の多値信号受信装置が共用してもよい。
　以上説明したように、図１１の多値信号伝送システムによれば、クロック信号の再生を容易かつ確実に行ないつつ、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制する。図１１の多値信号伝送システムは、多値データ信号の電圧レベルを正しく判定することができ、多値データ信号を確実に伝送することができる。
第４の実施形態．
　図１８は、第４の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図１８の多値信号伝送システムは、伝送された多値データ信号の電圧レベルを判定するための複数のしきい値電圧を、多値データ信号自体を用いて多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信する。
　多値信号送信装置１００Ｃは、時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置するように、多値ドライバ回路１０２Ｃによって生成される多値データ信号の電圧レベルを制御する電圧制御回路１０３をさらに備える。データ処理回路１０１Ｃは、図１１のデータ処理回路１０１と同様に入力データ信号を示す電圧レベルを決定するとともに、単位期間毎に、割り当てた電圧レベルを電圧制御回路１０３に通知する。多値ドライバ回路１０２Ｃは、電圧制御回路１０３の制御に従って電圧レベルを変化させながら、図１１の多値ドライバ回路１０２と同様に多値データ信号を生成する。
　多値信号受信装置２００Ｃは、多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルを、他方の単位期間に割り当てられた電圧レベルを判定するためのしきい値電圧として検出して保持するしきい値電圧検出回路２０５をさらに備える。しきい値電圧検出回路２０５はさらに、所定時間にわたる多値クロック信号の電圧レベルの平均値（センターレベル）をしきい値電圧として検出して保持する。多値レシーバ回路２０１Ｃは、しきい値電圧検出回路２０５によって検出されたしきい値電圧に基づいて、受信された多値データ信号が割り当てられた電圧レベルのいずれを有するのかを判定する。
　次に、図１９～図２２を参照して、図１８の多値信号伝送システムの動作例として、多値データ信号の電圧レベルがＮ＝２ビットで表される場合について説明する。
　ここで、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃにおいて使用されるビット値の遷移法則は、図１２に示すものと同じであるとする。図１９は、図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第１の例であって、第１の単位期間２ｔに割り当てられた電圧レベルを示す表である。図２０は、図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第１の例であって、第２の単位期間２ｔ＋１に割り当てられた電圧レベルを示す表である。図２１は、図１２、図１９及び図２０の条件下で、図１８の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。単位期間２ｔ＋１に割り当てられた電圧レベルは、単位期間２ｔに割り当てられた電圧レベルのしきい値電圧であり、逆に、単位期間２ｔに割り当てられた電圧レベルは、単位期間２ｔ＋１に割り当てられた電圧レベルのしきい値電圧である。従って、単位時間毎に、図１９の電圧レベルのいずれか１つ又は図２０の電圧レベルのいずれか１つを有する多値データ信号を生成することにより、多値データ信号自体を用いてしきい値電圧を多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信することができる。多値信号受信装置２００Ｃの多値レシーバ回路２０１Ｃが用いるしきい値電圧は、図１９及び図２０に示す電圧レベルの他に０Ｖも含むが、０Ｖのしきい値電圧は、多値信号受信装置２００Ｃで受信された多値データ信号の電圧レベルの平均値を検出することによって得られる。しきい値電圧検出回路２０５は、すべての電圧レベルを取得するまで、所定時間にわたって多値データ信号を受信し続ける。しきい値電圧検出回路２０５は、取得した電圧レベルを内部のメモリ（図示せず）に保持する。
　図２２は、図１２の条件下で、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃによって生成されるビット列の例を示す表である。多値ドライバ回路１０２Ｃが図２２のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋１．５、－１．５を有する単位期間が連続せず、かつ、多値データ信号自体を用いてしきい値電圧を多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信することができる。
　次に、図２３～図２８を参照して、図１８の多値信号伝送システムの別の動作例として、多値データ信号の電圧レベルがＮ＝３ビットで表される場合について説明する。
　図２３は、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃにおいて使用されるビット値の遷移法則の第２の例を示す表である。図２４は、図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第１及び第３の単位期間４ｔ、４ｔ＋２に割り当てられた電圧レベルを示す表である。図２５は、図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第２の単位期間４ｔ＋１に割り当てられた電圧レベルを示す表である。図２６は、図１８の多値信号送信装置１００Ｃの多値ドライバ回路１０２Ｃによって生成される電圧レベルの第２の例であって、第４の単位期間４ｔ＋３に割り当てられた電圧レベルを示す表である。図２７は、図２３～図２６の条件下で、図１８の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。単位期間４ｔ＋１、４ｔ＋３に割り当てられた電圧レベルは、単位期間４ｔ、４ｔ＋２に割り当てられた電圧レベルのしきい値電圧であり、逆に、単位期間４ｔ、４ｔ＋２に割り当てられた電圧レベルは、単位期間４ｔ＋１、４ｔ＋３に割り当てられた電圧レベルのしきい値電圧である。従って、単位時間毎に、図２４の電圧レベルのいずれか１つ、図２５の電圧レベルのいずれか１つ、又は図２６の電圧レベルのいずれか１つを有する多値データ信号を生成することにより、多値データ信号自体を用いてしきい値電圧を多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信することができる。０Ｖのしきい値電圧は、多値信号受信装置２００Ｃで受信された多値データ信号の電圧レベルの平均値を検出することによって得られる。
　図２８は、図２３の条件下で、図１８の多値信号送信装置１００Ｃのデータ処理回路１０１Ｃによって生成されるビット列の例を示す表である。多値ドライバ回路１０２Ｃが図２８のビット列に従って多値データ信号を生成するとき、多値データ信号において、最大の絶対値を有する電圧レベル＋３．５、－３．５を有する単位期間が連続せず、かつ、多値データ信号自体を用いてしきい値電圧を多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信することができる。
　図１８の多値信号伝送システムによれば、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制する。さらに、図１８の多値信号伝送システムによれば、多値データ信号自体を用いてしきい値電圧を多値信号送信装置１００Ｃから多値信号受信装置２００Ｃに送信することにより、図１０の多値信号受信装置２００Ａのように等化器を設けることは不要になる。図１８の多値信号伝送システムによれば、送信装置と受信装置とでそれぞれ用いるしきい値電圧の相違、送信装置の接地電圧と受信装置の接地電圧との差の影響を受けず、さらに、温度変化、デバイスの個体ばらつき、伝送路の減衰などに起因する電圧レベルの変動に対して的確に追従することができる。従って、多値データ信号の複数の電圧レベルを高精度に判定し、多値データ信号を確実に伝送することが可能となる。
　なお、図１８のクロック再生回路２０４は省略してもよい。
第５の実施形態．
　図２９は、第５の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図２９の多値信号伝送システムは、ＤＣバランスを保証する符号化方式、例えば８Ｂ／１０Ｂ符号を用いる。
　図２９の多値信号送信装置１００Ｄは、図１１のデータ処理回路１０１に代えて、データ前処理回路１０５、符号化回路１０６、及びデータ処理回路１０１Ｄを備える。符号化回路１０６は、Ｎ個の符号化器１０６－１～１０６－Ｎを含む。多値信号送信装置１００Ｄは、クロック信号を１０倍に逓倍する逓倍器１０４をさらに備える。データ前処理回路１０５は、クロック信号に基づいて動作し、入力データ信号を、多値データ信号の電圧レベルの個数の最大値が２Ｎ個であるとき、Ｎ個のビット列に分割する。符号化器１０６－１～１０６－Ｎはそれぞれ、クロック信号に基づいて動作し、各ビット列を８Ｂ／１０Ｂ符号により符号化する。詳しくは、符号化器１０６－１～１０６－Ｎはそれぞれ、各ビット列に含まれる連続した８ビットを、予め決められた変換テーブルにより１０ビットに変換する。データ処理回路１０１Ｄは、逓倍されたクロック信号に基づいて動作し、符号化されたビット列のうち、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させ、単位期間毎に、各ビット列に含まれるビットからなる組に基づいて、２Ｎ個の電圧レベルのうちのいずれか１つを、入力データ信号を示す電圧レベルとして決定する。データ処理回路１０１Ｄにおいて、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させているので、図１の多値信号伝送システムと同様に、最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、最大の個数よりも少ない個数の電圧レベルが割り当てられる。
　図２９の多値信号受信装置２００Ｄは、図１１のデータ処理回路２０２に代えて、データ処理回路２０２Ｄ、復号化回路２０７、及びデータ後処理回路２０８を備える。復号化回路２０７は、Ｎ個の復号化器２０７－１～２０７－Ｎを含む。多値信号受信装置２００Ｄは、クロック再生回路によって再生されたクロック信号（すなわち、逓倍器１０４によって逓倍されたクロック信号）を１０分の１に分周する分周器２０６を備える。データ処理回路２０２Ｄは、逓倍されたクロック信号（すなわち、分周器２０６により分周される前のクロック信号）に基づいて動作し、多値データ信号を、単位期間毎にＮ個のビットに分割し、分割されたビットをそれぞれ含むＮ個のビット列を生成する。復号化器２０７－１～２０７－Ｎのそれぞれは、分周されたクロック信号に基づいて動作し、各ビット列を８Ｂ／１０Ｂ符号により復号化する。詳しくは、復号化器２０７－１～２０７－Ｎはそれぞれ、各ビット列に含まれる連続した１０ビットを、予め決められた変換テーブルにより８ビットに変換する。データ後処理回路２０８は、分周されたクロック信号に基づいて動作し、各復号化されたビット列を合成して、入力データ信号に対応する出力データ信号を復元する。
　次に、図３０及び図３１を参照して、図２９の多値信号伝送システムの動作例として、多値データ信号の電圧レベルがＮ＝２ビットで表される場合について説明する。
　ここで、図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄにおいて使用されるビット値の遷移法則は、図１２に示すものと同じであるとする。また、図２９の多値信号送信装置１００Ｄの多値ドライバ回路１０２Ｃによって生成される電圧レベルは、図３に示すものと同じであるとする。図３０は、図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄによって生成されるビット列の第１の例を示す表である。図３１は、図３、図１２及び図３０の条件下で、図２９の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。データ前処理回路１０５で分割された各ビット列のデータをＤ１、Ｄ２と表す。データＤ１、Ｄ２の各ビット列（それぞれビットｂ１、ｂ２を含む）は、ＤＣバランスを保証する８Ｂ／１０Ｂ符号により符号化される。データ処理回路１０１Ｄは、図３０に示すように、データＤ２のビット列のレートを、データＤ１のビット列のレートに対して半分に低下させる。
　次に、図３２及び図３３を参照して、図２９の多値信号伝送システムの別の動作例として、多値データ信号の電圧レベルがＮ＝３ビットで表される場合について説明する。
　ここで、図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄにおいて使用されるビット値の遷移法則は、図１５に示すものと同じであるとする。また、図２９の多値信号送信装置１００Ｄの多値ドライバ回路１０２Ｃによって生成される電圧レベルは、図７に示すものと同じであるとする。図３２は、図２９の多値信号送信装置１００Ｄのデータ処理回路１０１Ｄによって生成されるビット列の第２の例を示す表である。図３３は、図７、図１５及び図３１の条件下で、図２９の多値信号伝送システムにおいて伝送される多値データ信号を示す波形図である。データ前処理回路１０５で分割された各ビット列のデータをＤ１、Ｄ２、Ｄ３と表す。データＤ１、Ｄ２、Ｄ３の各ビット列（それぞれビットｂ１、ｂ２、ｂ３を含む）は、ＤＣバランスを保証する８Ｂ／１０Ｂ符号により符号化される。データ処理回路１０１Ｄは、図３２に示すように、データＤ３のビット列のレートを、データＤ１、Ｄ２のビット列のレートに対して半分に低下させる。
　図２９の多値信号伝送システムによれば、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制する。さらに、図２９の多値信号伝送システムによれば、ＤＣバランスを保証する符号化方式を用いることにより、送信装置と受信装置とでそれぞれ用いるしきい値電圧の相違、送信装置の接地電圧と受信装置の接地電圧との差の影響を受けず、さらに、温度変化、デバイスの個体ばらつき、伝送路の減衰などに起因する電圧レベルの変動に対して的確に追従することができる。従って、多値データ信号の複数の電圧レベルを高精度に判定し、多値データ信号を確実に伝送することが可能となる。
第６の実施形態．
　図３４は、第６の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図３４の多値信号送信装置１００Ｅは、図２９の構成に加えて、多値ドライバ回路１０２Ｃの出力端子を伝送路３００に接続するキャパシタＣ１を備え、図３４の多値信号受信装置２００Ｅは、図２９の構成に加えて、多値レシーバ回路２０１Ｃの入力端子を伝送路３００に接続するキャパシタＣ２を備える。キャパシタＣ１、Ｃ２により、多値ドライバ回路１０２Ｃ及び多値レシーバ回路２０１Ｃは、伝送路３００に対してＡＣ結合される。図３４の多値信号伝送システムでは、しきい値電圧検出回路２０５Ｅは、受信された多値クロック信号の電圧レベルの平均値に代えて、多値信号受信装置２００Ｅの接地ＧＮＤ２の電圧レベルをそのまま使用することができる。
　なお、キャパシタＣ１、Ｃ２は、多値信号送信装置１００Ｅ及び多値信号受信装置２００Ｅの少なくとも一方にあればよい。また、キャパシタＣ１、Ｃ２は、図２９の多値信号伝送システムに限らず、図１、図１０、図１１、又は図１８の多値信号伝送システムに設けてもよい。
　これにより、図３４の多値信号伝送システムでは、センターレベルをフローティング状態にすることができ、安定した接地ＧＮＤ１，ＧＮＤ２の電圧レベルをセンターレベルとして使用することができるので、センターレベル（０Ｖ）の判別を高精度かつ容易に行なうことが可能となる。
第７の実施形態．
　図３５は、第７の実施形態に係る多値信号伝送システムの構成を示すブロック図である。図３５の多値信号送信装置１００Ｆは、図２９のシングルエンドの多値ドライバ回路１０２Ｃに代えて、差動ドライバ回路である多値ドライバ回路１０２Ｆを備え、図３５の多値信号受信装置２００Ｆは、図２９のシングルエンドの多値レシーバ回路２０１Ｃに代えて、差動レシーバ回路である多値レシーバ回路２０１Ｆを備える。さらに、図２９の伝送路３００に代えて、差動伝送路である伝送路３００Ｆを備える。多値信号送信装置１００Ｆは、差動信号である多値データ信号をそれぞれ伝送路３００Ｆを介して多値信号受信装置２００Ｆに送信する。しきい値電圧検出回路２０５Ｆは、受信された差動信号である多値データ信号からしきい値電圧を生成する。図３５の多値信号伝送システムでは、しきい値電圧検出回路２０５Ｆは、受信された多値クロック信号の電圧レベルの平均値を検出することに代えて、受信された差動信号である多値クロック信号から、差分法の原理により基準電圧レベルを生成することができる。
　差動ドライバ回路である多値ドライバ回路１０２Ｆ及び差動レシーバ回路である多値レシーバ回路２０１Ｆは、図２９の多値信号伝送システムに限らず、図１、図１０、図１１、図１８、又は図３４の多値信号伝送システムに設けてもよい。
　これにより、図３５の多値信号伝送システムでは、受信感度の向上、高速化、低ノイズ化、高ノイズ耐性を実現することができ、かつ、基準電圧レベルが接地ＧＮＤ１，ＧＮＤ２の電圧レベルに等しくなるので、センターレベル（０Ｖ）の判別を高精度かつ容易に行なうことが可能となる。
　以上説明したように、本開示の態様に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法は、以下の構成を備える。
　第１の態様に係る多値信号送信装置によれば、
　原データ信号から４個以上の偶数個の電圧レベルを有する多値データ信号を生成する多値信号送信装置であって、上記多値信号送信装置は、
　単位期間毎に、上記原データ信号を示す電圧レベルを決定するデータ処理回路と、
　上記決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成するドライバ回路とを備え、
　上記データ処理回路は、
　上記単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当て、
　最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルを割り当て、
　上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定し、
　上記ドライバ回路は、上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、上記多値データ信号を生成する。
　第２の態様に係る多値信号送信装置によれば、第１の態様に係る多値信号送信装置において、上記データ処理回路は、時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルを割り当てる。
　第３の態様に係る多値信号送信装置によれば、第１又は第２の態様に係る多値信号送信装置は、時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置するように、上記ドライバ回路によって生成される上記多値データ信号の電圧レベルを制御する電圧制御回路をさらに備えている。
　第４の態様に係る多値信号送信装置によれば、第１～第３のいずれか１つの態様に係る多値信号送信装置において、上記データ処理回路は、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルを割り当てる。
　第５の態様に係る多値信号送信装置によれば、第４の態様に係る多値信号送信装置において、
　上記データ処理回路は、
　上記原データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、Ｎｍａｘ個のビット列に分割し、
　上記各ビット列を、ＤＣバランスを保証する符号化方式により符号化し、
　上記符号化されたビット列のうち、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させ、
　上記単位期間毎に、上記各ビット列に含まれるビットからなる組に基づいて、上記２Ｎｍａｘ個の電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定する。
　第６の態様に係る多値信号送信装置によれば、第５の態様に係る多値信号送信装置において、上記符号化方式は８Ｂ／１０Ｂ符号である。
　第７の態様に係る多値信号送信装置によれば、第１～第６のいずれか１つの態様に係る多値信号送信装置において、上記ドライバ回路の出力端子は、ＡＣ結合により伝送路に接続されている。
　第８の態様に係る多値信号送信装置によれば、第１～第７のいずれか１つの態様に係る多値信号送信装置において、上記ドライバ回路は差動ドライバ回路である。
　第９の態様に係る多値信号受信装置によれば、
　４個以上の偶数個の電圧レベルを有する多値データ信号を受信する多値信号受信装置であって、
　上記多値データ信号には、単位期間毎に予め決められた個数の偶数個の電圧レベルが割り当てられ、
　最大の個数の電圧レベルが割り当てられた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルが割り当てられ、
　上記多値データ信号は、上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを有し、
　上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値は、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さく、
　上記多値信号受信装置は、
　上記単位期間毎に、上記多値データ信号の電圧レベルを検出するレシーバ回路と、
　上記単位期間毎に、上記割り当てられた電圧レベル及び上記検出された電圧レベルに基づいて、上記多値データ信号の原データ信号を復元するデータ処理回路とを備えている。
　第１０の態様に係る多値信号受信装置によれば、第９の態様に係る多値信号受信装置において、
　上記多値データ信号の時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルが割り当てられ、
　上記多値信号受信装置は、上記多値データ信号の複数の単位期間にわたる上記電圧レベルの変動に基づいてクロック信号を再生するクロック再生回路をさらに備えている。
　第１１の態様に係る多値信号受信装置によれば、第９又は第１０の態様に係る多値信号受信装置において、
　上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置し、
　上記多値信号受信装置は、上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルを、他方の単位期間に割り当てられた電圧レベルを判定するためのしきい値電圧として検出して保持するしきい値電圧検出回路をさらに備え、
　上記レシーバ回路は、上記しきい値電圧に基づいて、上記多値データ信号が上記割り当てられた電圧レベルのいずれを有するのかを判定する。
　第１２の態様に係る多値信号受信装置によれば、第９～第１１のいずれか１つの態様に係る多値信号受信装置において、上記多値データ信号には、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルが割り当てられている。
　第１３の態様に係る多値信号受信装置によれば、第１２の態様に係る多値信号受信装置において、
　上記データ処理回路は、
　上記多値データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、上記単位期間毎にＮｍａｘ個のビットに分割し、上記分割されたビットをそれぞれ含むＮｍａｘ個のビット列を生成し、上記各ビット列は、ＤＣバランスを保証する符号化方式により符号化され、上記各ビット列のうち、少なくとも１つのビット列のレートは他のビット列のレートよりも低く、
　上記各ビット列を上記符号化方式の逆方式により復号化し、
　上記各復号化されたビット列を合成して上記原データ信号を復元する。
　第１４の態様に係る多値信号受信装置によれば、第１３の態様に係る多値信号受信装置において、上記符号化方式は８Ｂ／１０Ｂ符号である。
　第１５の態様に係る多値信号受信装置によれば、第９～第１４のいずれか１つの態様に係る多値信号受信装置において、上記レシーバ回路の入力端子は、ＡＣ結合により伝送路に接続されている。
　第１６の態様に係る多値信号受信装置によれば、第９～第１５のいずれか１つの態様に係る多値信号受信装置において、上記レシーバ回路は差動レシーバ回路である。
　第１７の態様に係る多値信号伝送システムによれば、第１の態様に係る多値信号送信装置と、第９の態様に係る多値信号送信装置とを備え、多値データ信号を伝送する伝送路により上記多値信号送信装置及び上記多値信号送信装置を接続している。
　第１８の態様に係る多値信号伝送システムによれば、第１７の態様に係る多値信号伝送システムにおいて、
　上記多値信号送信装置のデータ処理回路は、時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルを割り当て、
　上記多値信号受信装置は、上記多値データ信号の複数の単位期間にわたる上記電圧レベルの変動に基づいてクロック信号を再生するクロック再生回路をさらに備えている。
　第１９の態様に係る多値信号伝送システムによれば、第１７又は第１８の態様に係る多値信号伝送システムにおいて、
　上記多値信号送信装置は、時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置するように、上記ドライバ回路によって生成される上記多値データ信号の電圧レベルを制御する電圧制御回路をさらに備え、
　上記多値信号受信装置は、上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルを、他方の単位期間に割り当てられた電圧レベルを判定するためのしきい値電圧として検出して保持するしきい値電圧検出回路をさらに備え、
　上記レシーバ回路は、上記しきい値電圧に基づいて、上記多値データ信号が上記割り当てられた電圧レベルのいずれを有するのかを判定する。
　第２０の態様に係る多値信号伝送システムによれば、第１７～第１９のいずれか１つの態様に係る多値信号伝送システムにおいて、上記多値信号送信装置のデータ処理回路は、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルを割り当てる。
　第２１の態様に係る多値信号伝送システムによれば、第２０の態様に係る多値信号伝送システムにおいて、
　上記多値信号送信装置のデータ処理回路は、
　上記原データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、Ｎｍａｘ個のビット列に分割し、
　上記各ビット列を、ＤＣバランスを保証する符号化方式により符号化し、
　上記符号化されたビット列のうち、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させ、
　上記単位期間毎に、上記各ビット列に含まれるビットからなる組に基づいて、上記２Ｎｍａｘ個の電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定し、
　上記多値信号受信装置のデータ処理回路は、
　上記多値データ信号を、上記単位期間毎にＮｍａｘ個のビットに分割し、上記分割されたビットをそれぞれ含むＮｍａｘ個のビット列を生成し、
　上記各ビット列を上記符号化方式の逆方式により復号化し、
　上記各復号化されたビット列を合成して上記原データ信号を復元する。
　第２２の態様に係る多値信号伝送システムによれば、第２１の態様に係る多値信号伝送システムにおいて、上記符号化方式は８Ｂ／１０Ｂ符号である。
　第２３の態様に係る多値信号伝送システムによれば、第１７～第２２のいずれか１つの態様に係る多値信号伝送システムにおいて、
　上記ドライバ回路の出力端子は、ＡＣ結合により上記伝送路に接続され、
　上記レシーバ回路の入力端子は、ＡＣ結合により上記伝送路に接続されている。
　第２４の態様に係る多値信号伝送システムによれば、第１７～第２３のいずれか１つの態様に係る多値信号伝送システムにおいて、
　上記ドライバ回路は差動ドライバ回路であり、
　上記レシーバ回路は差動レシーバ回路である。
　第２５の態様に係る多値信号伝送方法によれば、
　４個以上の偶数個の電圧レベルを有する多値データ信号を多値信号送信装置から多値信号受信装置に伝送する多値信号伝送方法であって、上記多値信号伝送方法は、
　上記多値信号送信装置において、
　単位期間毎に、原データ信号から上記原データ信号を示す電圧レベルを決定するステップと、
　上記決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成するステップとを含み、
　上記決定するステップは、
　上記単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当てるステップと、
　最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルを割り当てるステップと、
　上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定するステップとを含み、
　上記生成するステップは、上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、上記多値データ信号を生成するステップを含み、
　上記多値信号受信装置において、
　上記単位期間毎に、上記多値データ信号の電圧レベルを検出するステップと、
　上記単位期間毎に、上記割り当てられた電圧レベル及び上記検出された電圧レベルに基づいて、上記多値データ信号の原データ信号を復元するステップとを含む。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制する。本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法は、多値データ信号の電圧レベルを正しく判定することができ、多値データ信号を確実に伝送することができる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、割り当てる電圧レベルの個数を単位期間毎に変化させることで、クロック信号の再生を容易かつ確実に行なうことができる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、多値データ信号自体を用いてしきい値電圧を多値信号送信装置から多値信号受信装置に送信することにより、送信装置と受信装置とでそれぞれ用いるしきい値電圧の相違、送信装置の接地電圧と受信装置の接地電圧との差の影響を受けず、さらに、温度変化、デバイスの個体ばらつき、伝送路の減衰などに起因する電圧レベルの変動に対して的確に追従することができる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、単位期間毎に予め決められた２のべき乗の個数の電圧レベルを割り当てることにより、所定の遷移法則に従って、原データ信号をビット単位で処理することが可能となる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、ＤＣバランスを保証する符号化方式を用いて伝送することができる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、ＡＣ結合を用いることにより、複数の電圧レベルのセンターレベルをフローティング状態にすることができ、安定した接地の電圧レベルをセンターレベルとして使用することができるので、センターレベル（０Ｖ）の判別を高精度かつ容易に行なうことが可能となる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法によれば、さらに、差動信号を伝送することにより、受信感度の向上、高速化、低ノイズ化、高ノイズ耐性を実現することができ、かつセンターレベルが接地の電圧レベルになるので、電圧レベルの判定を高精度かつ容易に行なうことができる。
　本開示の実施形態に係る多値信号送信装置、多値信号受信装置、多値信号伝送システム、及び多値信号伝送方法は、電圧レベルの遷移量を小さくすることで、信号の歪みをもたらすオーバーシュートやアンダーシュートの発生を抑制することができる。従って、高速データ伝送や、緩和振動などによるオーバーシュートが大きい高速光通信などに応用可能である。
１００，１００Ｃ～１００Ｆ…多値信号送信装置、
１０１，１０１Ｃ，１０１Ｄ，１０１Ｅ…データ処理回路、
１０２，１０２Ｃ，１０２Ｆ…多値ドライバ回路、
１０３…電圧制御回路、
１０４…逓倍器、
１０５…データ前処理回路、
１０６…符号化回路、
１０６－１～１０６－Ｎ…符号化器、
２００，２００Ａ～２００Ｆ…多値信号受信装置、
２０１，２０１Ｃ，２０１Ｆ…多値レシーバ回路
２０２，２０２Ｄ…データ処理回路、
２０３…等化器、
２０４，２０４Ｆ…クロック再生回路、
２０５，２０５Ｅ，２０５Ｆ…しきい値電圧検出回路、
２０６…分周器、
２０７…復号化回路、
２０７－１～２０７－Ｎ…復号化器、
２０８…データ後処理回路、
３００，３００Ｆ…伝送路、
Ｃ１，Ｃ２…キャパシタ。

Claims (25)

  1. 　原データ信号から４個以上の偶数個の電圧レベルを有する多値データ信号を生成する多値信号送信装置であって、上記多値信号送信装置は、
    　単位期間毎に、上記原データ信号を示す電圧レベルを決定するデータ処理回路と、
    　上記決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成するドライバ回路とを備え、
    　上記データ処理回路は、
    　上記単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当て、
    　最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルを割り当て、
    　上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定し、
    　上記ドライバ回路は、上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、上記多値データ信号を生成する多値信号送信装置。
  2. 　上記データ処理回路は、時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルを割り当てる請求項１記載の多値信号送信装置。
  3. 　上記多値信号送信装置は、時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置するように、上記ドライバ回路によって生成される上記多値データ信号の電圧レベルを制御する電圧制御回路をさらに備えた請求項１又は２記載の多値信号送信装置。
  4. 　上記データ処理回路は、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルを割り当てる請求項１～３のいずれか１つに記載の多値信号送信装置。
  5. 　上記データ処理回路は、
    　上記原データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、Ｎｍａｘ個のビット列に分割し、
    　上記各ビット列を、ＤＣバランスを保証する符号化方式により符号化し、
    　上記符号化されたビット列のうち、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させ、
    　上記単位期間毎に、上記各ビット列に含まれるビットからなる組に基づいて、上記２Ｎｍａｘ個の電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定する請求項４記載の多値信号送信装置。
  6. 　上記符号化方式は８Ｂ／１０Ｂ符号である請求項５記載の多値信号送信装置。
  7. 　上記ドライバ回路の出力端子は、ＡＣ結合により伝送路に接続された請求項１～６のいずれか１つに記載の多値信号送信装置。
  8. 　上記ドライバ回路は差動ドライバ回路である請求項１～７のいずれか１つに記載の多値信号送信装置。
  9. 　４個以上の偶数個の電圧レベルを有する多値データ信号を受信する多値信号受信装置であって、
    　上記多値データ信号には、単位期間毎に予め決められた個数の偶数個の電圧レベルが割り当てられ、
    　最大の個数の電圧レベルが割り当てられた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルが割り当てられ、
    　上記多値データ信号は、上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを有し、
    　上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値は、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さく、
    　上記多値信号受信装置は、
    　上記単位期間毎に、上記多値データ信号の電圧レベルを検出するレシーバ回路と、
    　上記単位期間毎に、上記割り当てられた電圧レベル及び上記検出された電圧レベルに基づいて、上記多値データ信号の原データ信号を復元するデータ処理回路とを備えた多値信号受信装置。
  10. 　上記多値データ信号の時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルが割り当てられ、
    　上記多値信号受信装置は、上記多値データ信号の複数の単位期間にわたる上記電圧レベルの変動に基づいてクロック信号を再生するクロック再生回路をさらに備えた請求項９記載の多値信号受信装置。
  11. 　上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置し、
    　上記多値信号受信装置は、上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルを、他方の単位期間に割り当てられた電圧レベルを判定するためのしきい値電圧として検出して保持するしきい値電圧検出回路をさらに備え、
    　上記レシーバ回路は、上記しきい値電圧に基づいて、上記多値データ信号が上記割り当てられた電圧レベルのいずれを有するのかを判定する請求項９又は１０記載の多値信号受信装置。
  12. 　上記多値データ信号には、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルが割り当てられた請求項９～１１のいずれか１つに記載の多値信号受信装置。
  13. 　上記データ処理回路は、
    　上記多値データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、上記単位期間毎にＮｍａｘ個のビットに分割し、上記分割されたビットをそれぞれ含むＮｍａｘ個のビット列を生成し、上記各ビット列は、ＤＣバランスを保証する符号化方式により符号化され、上記各ビット列のうち、少なくとも１つのビット列のレートは他のビット列のレートよりも低く、
    　上記各ビット列を上記符号化方式の逆方式により復号化し、
    　上記各復号化されたビット列を合成して上記原データ信号を復元する請求項１２記載の多値信号受信装置。
  14. 　上記符号化方式は８Ｂ／１０Ｂ符号である請求項１３記載の多値信号受信装置。
  15. 　上記レシーバ回路の入力端子は、ＡＣ結合により伝送路に接続された請求項９～１４のいずれか１つに記載の多値信号受信装置。
  16. 　上記レシーバ回路は差動レシーバ回路である請求項９～１５のいずれか１つに記載の多値信号受信装置。
  17. 　請求項１記載の多値信号送信装置及び請求項９記載の多値信号受信装置を備え、多値データ信号を伝送する伝送路により上記多値信号送信装置及び上記多値信号送信装置を接続した多値信号伝送システム。
  18. 　上記多値信号送信装置のデータ処理回路は、時間的に連続する任意の２つの単位期間において、異なる個数の偶数個の電圧レベルを割り当て、
    　上記多値信号受信装置は、上記多値データ信号の複数の単位期間にわたる上記電圧レベルの変動に基づいてクロック信号を再生するクロック再生回路をさらに備えた請求項１７記載の多値信号伝送システム。
  19. 　上記多値信号送信装置は、時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルのうち、互いに隣接する少なくとも一対の電圧レベルの間に、他方の単位期間に割り当てられた電圧レベルのうちのいずれか１つの電圧レベルが位置するように、上記ドライバ回路によって生成される上記多値データ信号の電圧レベルを制御する電圧制御回路をさらに備え、
    　上記多値信号受信装置は、上記多値データ信号の時間的に連続する任意の２つの単位期間において、一方の単位期間に割り当てられた電圧レベルを、他方の単位期間に割り当てられた電圧レベルを判定するためのしきい値電圧として検出して保持するしきい値電圧検出回路をさらに備え、
    　上記レシーバ回路は、上記しきい値電圧に基づいて、上記多値データ信号が上記割り当てられた電圧レベルのいずれを有するのかを判定する請求項１７又は１８記載の多値信号伝送システム。
  20. 　上記多値信号送信装置のデータ処理回路は、上記単位期間毎に予め決められた２のべき乗の個数の電圧レベルを割り当てる請求項１７～１９のいずれか１つに記載の多値信号伝送システム。
  21. 　上記多値信号送信装置のデータ処理回路は、
    　上記原データ信号を、上記電圧レベルの個数の最大値が２Ｎｍａｘ個であるとき、Ｎｍａｘ個のビット列に分割し、
    　上記各ビット列を、ＤＣバランスを保証する符号化方式により符号化し、
    　上記符号化されたビット列のうち、少なくとも１つのビット列のレートを他のビット列のレートよりも低下させ、
    　上記単位期間毎に、上記各ビット列に含まれるビットからなる組に基づいて、上記２Ｎｍａｘ個の電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定し、
    　上記多値信号受信装置のデータ処理回路は、
    　上記多値データ信号を、上記単位期間毎にＮｍａｘ個のビットに分割し、上記分割されたビットをそれぞれ含むＮｍａｘ個のビット列を生成し、
    　上記各ビット列を上記符号化方式の逆方式により復号化し、
    　上記各復号化されたビット列を合成して上記原データ信号を復元する請求項２０記載の多値信号伝送システム。
  22. 　上記符号化方式は８Ｂ／１０Ｂ符号である請求項２１記載の多値信号伝送システム。
  23. 　上記ドライバ回路の出力端子は、ＡＣ結合により上記伝送路に接続され、
    　上記レシーバ回路の入力端子は、ＡＣ結合により上記伝送路に接続された請求項１７～２２のいずれか１つに記載の多値信号伝送システム。
  24. 　上記ドライバ回路は差動ドライバ回路であり、
    　上記レシーバ回路は差動レシーバ回路である請求項１７～２３のいずれか１つに記載の多値信号伝送システム。
  25. 　４個以上の偶数個の電圧レベルを有する多値データ信号を多値信号送信装置から多値信号受信装置に伝送する多値信号伝送方法であって、上記多値信号伝送方法は、
    　上記多値信号送信装置において、
    　単位期間毎に、原データ信号から上記原データ信号を示す電圧レベルを決定するステップと、
    　上記決定された電圧レベルをそれぞれ有する複数の単位期間を含む多値データ信号を生成するステップとを含み、
    　上記決定するステップは、
    　上記単位期間毎に予め決められた個数の偶数個の電圧レベルを割り当てるステップと、
    　最大の個数の電圧レベルを割り当てた単位期間の次の単位期間には、上記最大の個数よりも少ない個数の電圧レベルを割り当てるステップと、
    　上記単位期間毎に、上記割り当てられた電圧レベルのうちのいずれか１つを、上記原データ信号を示す電圧レベルとして決定するステップとを含み、
    　上記生成するステップは、上記最大の個数の電圧レベルよりも少ない個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値が、上記最大の個数の電圧レベルを割り当てた単位期間に割り当てられた電圧レベルの絶対値の最大値よりも小さくなるように、上記多値データ信号を生成するステップを含み、
    　上記多値信号受信装置において、
    　上記単位期間毎に、上記多値データ信号の電圧レベルを検出するステップと、
    　上記単位期間毎に、上記割り当てられた電圧レベル及び上記検出された電圧レベルに基づいて、上記多値データ信号の原データ信号を復元するステップとを含む多値信号伝送方法。
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