WO2015146511A1 - 送信装置および通信システム - Google Patents

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WO2015146511A1
WO2015146511A1 PCT/JP2015/056305 JP2015056305W WO2015146511A1 WO 2015146511 A1 WO2015146511 A1 WO 2015146511A1 JP 2015056305 W JP2015056305 W JP 2015056305W WO 2015146511 A1 WO2015146511 A1 WO 2015146511A1
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貴範 佐伯
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ソニー株式会社
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    • H04W72/044Wireless resource allocation based on the type of the allocated resource
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    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
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    • H04L25/0286Provision of wave shaping within the driver
    • H04L25/0288Provision of wave shaping within the driver the shape being matched to the transmission line
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    • H04W52/04TPC
    • H04W52/38TPC being performed in particular situations
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    • H04W52/38TPC being performed in particular situations
    • H04W52/50TPC being performed in particular situations at the moment of starting communication in a multiple access environment

Definitions

  • the present disclosure relates to a transmission apparatus that transmits a signal, and a communication system including such a transmission apparatus.
  • Patent Documents 1 and 2 disclose communication systems that exchange data using three voltage levels.
  • the transmission device includes an output terminal, a driver unit, and a control unit.
  • the driver unit transitions the voltage of the output terminal between a plurality of voltages.
  • the control unit controls the driver unit so that the transition start timing in one voltage transition among the voltage transitions between a plurality of voltages is delayed from the transition start timing in the other one voltage transition. .
  • the communication system includes a transmission device and a reception device.
  • the transmission device includes an output terminal, a driver unit, and a control unit.
  • the driver unit transitions the voltage of the output terminal between a plurality of voltages.
  • the control unit controls the driver unit so that the transition start timing in one voltage transition among the voltage transitions between a plurality of voltages is delayed from the transition start timing in the other one voltage transition. .
  • the voltage of the output terminal transitions between a plurality of voltages. At that time, the transition start timing in one voltage transition is controlled to be later than the transition start timing in the other voltage transition.
  • the transition start timing in one voltage transition is set to be later than the transition start timing in the other voltage transition, so that communication quality is improved. Can do.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a driver unit illustrated in FIG. 2.
  • 3 is a table illustrating an operation example of a transmission unit illustrated in FIG. 2.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a receiving device illustrated in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an operation example of the reception device illustrated in FIG. 1.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of a transmission unit illustrated in FIG. 2.
  • FIG. 4 is an explanatory diagram illustrating an operation example of the driver unit illustrated in FIG. 3.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a driver unit illustrated in FIG. 2.
  • 3 is a table illustrating an operation example of a transmission unit illustrated in FIG. 2.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a receiving device illustrated in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an operation example of the reception device illustrated in FIG. 1.
  • FIG. 3 is
  • FIG. 4 is an explanatory diagram illustrating another example of operation of the driver unit illustrated in FIG. 3.
  • FIG. 4 is an explanatory diagram illustrating another example of operation of the driver unit illustrated in FIG. 3.
  • FIG. 3 is an explanatory diagram illustrating an operation example of a transmission unit illustrated in FIG. 2.
  • 3 is an eye diagram illustrating an operation example of a transmission unit illustrated in FIG. 2. It is a block diagram showing the example of 1 structure of the transmission part which concerns on a comparative example.
  • FIG. 12 is a timing waveform diagram illustrating an operation example of the transmission unit illustrated in FIG. 11.
  • FIG. 12 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 11.
  • 12 is an eye diagram illustrating an operation example of the transmission unit illustrated in FIG. 11.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a driver circuit illustrated in FIG. 15.
  • FIG. 16 is a timing waveform diagram illustrating an operation example of the transmission unit illustrated in FIG. 15.
  • FIG. 17 is an explanatory diagram illustrating an operation example of the driver circuit illustrated in FIG. 16.
  • FIG. 17 is an explanatory diagram illustrating another operation example of the driver circuit illustrated in FIG. 16.
  • FIG. 17 is an explanatory diagram illustrating another operation example of the driver circuit illustrated in FIG. 16.
  • FIG. 23 is a timing waveform chart illustrating an operation example of the transmission unit illustrated in FIG. 22.
  • FIG. 23 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 22.
  • FIG. 26 is a timing waveform diagram illustrating an operation example of the transmission unit illustrated in FIG. 25.
  • FIG. 28 is a timing waveform diagram illustrating an operation example of the transmission unit illustrated in FIG. 27.
  • FIG. 28 is an explanatory diagram illustrating an operation example of the driver unit illustrated in FIG. 27.
  • FIG. 28 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 27.
  • It is a block diagram showing the example of 1 structure of the transmission part which concerns on the modification of 3rd Embodiment.
  • FIG. 32 is a timing waveform chart illustrating an operation example of the transmission section illustrated in FIG. 31. It is a perspective view showing the appearance composition of a smart phone to which the transmitting device concerning an embodiment was applied.
  • It is a block diagram showing the example of 1 structure of the application processor to which the transmitter which concerns on embodiment was applied.
  • It is a block diagram showing the example of 1 structure of the image sensor to which the transmitter which concerns on embodiment was applied.
  • FIG. 1 illustrates a configuration example of a communication system to which the transmission apparatus according to the first embodiment is applied.
  • the communication system 1 performs communication using signals having three voltage levels.
  • the communication system 1 includes a transmission device 10 and a reception device 100.
  • the transmission device 10 includes transmission units 11A, 11B, and 11C.
  • the transmitter 11A generates a signal SIGA based on the control signals UPA, DNA, and MMA, and transmits the signal SIGA to the receiver 100 via the transmission line 9A.
  • the transmission unit 11B generates a signal SIGB based on the control signals UPB, DNB, and MMB, and transmits the signal SIGB to the reception device 100 via the transmission line 9B.
  • the transmission unit 11C includes the control signals UPC, DNC. , MMC to generate a signal SIGC and transmit it to the receiving device 100 via the transmission line 9C.
  • the characteristic impedance of the transmission lines 9A to 9C is 50 [ ⁇ ] in this example.
  • the transmission unit 11 is used as appropriate to represent any one of the transmission units 11A, 11B, and 11C.
  • the control signal UP is appropriately used to represent any one of the control signals UPA, UPB, UPC
  • the control signal DN is represented to represent any one of the control signals DNA, DNB, DNC.
  • the control signal MM is appropriately used to represent any one of the control signals MMA, MMB, MMC
  • the signal SIG is suitably represented to represent any one of the control signals SIGA, SIGB, SIGC. Use.
  • FIG. 2 shows a configuration example of the transmission unit 11.
  • the transmission unit 11 includes a control unit 20 and a driver unit 13.
  • the control unit 20 generates the signals UP2, DN2, UP3, DN3 based on the control signals UP, DN, MM.
  • the control unit 20 includes delay circuits 21 to 23, logic circuits 24 and 25, and AND circuits 26 to 28.
  • the delay circuit 21 delays the control signal UP by the delay amount td1 and outputs it as the signal UP1.
  • the delay circuit 22 delays the control signal DN by a delay amount td1 and outputs it as a signal DN1. That is, the delay amount of the delay circuit 21 and the delay amount of the delay circuit 22 are the same.
  • the delay circuit 23 delays the control signal MM by a delay amount td2 and outputs it as a signal MM1.
  • the delay amount td2 of the delay circuit 23 is larger than the delay amount td1 of the delay circuits 21 and 22 (td2> td1).
  • Each delay amount of the delay circuits 21 to 23 sets the start timing of each transition of the signal SIG, as will be described later.
  • the logical product circuit 26 obtains a logical product of the control signal MM and the signal MM1, and outputs it as a signal Mflag.
  • the logic circuit 24 obtains a negative logical product of the inverted signal of the signal UP1 and the signal Mflag and outputs it as the signal UP2.
  • the logic circuit 25 obtains a negative logical product of the inverted signal of the signal DN1 and the signal Mflag, and outputs it as the signal DN2.
  • the logical product circuit 27 calculates a logical product of the signal UP1 and the signal Mflag and outputs the logical product as the signal UP3.
  • the logical product circuit 28 calculates a logical product of the signal DN1 and the signal Mflag and outputs the logical product as the signal DN3.
  • the driver unit 13 generates a signal SIG based on the signals UP2, DN2, UP3, and DN3.
  • the driver unit 13 includes driver circuits 30 and 40.
  • the signal UP2 is input to the positive input terminal of the driver circuit 30, the signal DN2 is input to the negative input terminal, and the output terminal is connected to the output terminal of the driver circuit 40 and to the output terminal Tout of the transmission unit 11.
  • the signal UP3 is input to the positive input terminal of the driver circuit 40, the signal DN3 is input to the negative input terminal, and the output terminal is connected to the output terminal of the driver circuit 30 and to the output terminal Tout.
  • FIG. 3 shows one configuration example of the driver unit 13.
  • the driver circuit 30 includes transistors 32 and 33 and resistance elements 31, 34, and 35.
  • the transistors 32 and 33 are N-channel MOS (Metal Oxide Semiconductor) FET (Field Effect Transistor).
  • the gate of the transistor 32 corresponds to the positive input terminal of the driver circuit 30, is supplied with the signal UP2, the source is connected to one end of the resistance element 31, the drain is connected to the drain of the transistor 33, and the resistance element 35 is connected to one end.
  • the gate of the transistor 33 corresponds to the negative input terminal of the driver circuit 30, is supplied with the signal DN2, the source is connected to one end of the resistance element 34, the drain is connected to the drain of the transistor 32, and the resistance element 35 is connected to one end.
  • One end of the resistance element 31 is connected to the source of the transistor 32, and the voltage V1 is supplied to the other end.
  • the voltage V1 is 400 [mV], for example.
  • One end of the resistance element 34 is connected to the source of the transistor 33, and the other end is grounded.
  • One end of the resistance element 35 is connected to the drains of the transistors 32 and 33, and the other end corresponds to the output terminal of the driver circuit 30 and is connected to the output terminal Tout.
  • the sum of the resistance value of the resistance element 31, the resistance value of the on-resistance of the transistor 32, and the resistance value of the resistance element 35 is about 100 [ ⁇ ].
  • the sum of the resistance value of the on-resistance of the transistor 33 and the resistance value of the resistance element 35 is about 100 [ ⁇ ] in this example.
  • the driver circuit 40 includes transistors 42 and 43 and resistance elements 41, 44, and 45, similarly to the driver circuit 30.
  • the transistors 42 and 43 are N-channel MOS type FETs.
  • the gate of the transistor 42 corresponds to the positive input terminal of the driver circuit 40, is supplied with the signal UP3, the source is connected to one end of the resistance element 41, the drain is connected to the drain of the transistor 43, and the resistance element 45 is connected to one end.
  • the gate of the transistor 43 corresponds to the negative input terminal of the driver circuit 40, is supplied with the signal DN3, the source is connected to one end of the resistance element 44, the drain is connected to the drain of the transistor 42, and the resistance element 45 is connected to one end.
  • One end of the resistance element 41 is connected to the source of the transistor 42, and the other end is supplied with the voltage V1.
  • One end of the resistance element 44 is connected to the source of the transistor 43, and the other end is grounded.
  • One end of the resistance element 45 is connected to the drains of the transistors 42 and 43, and the other end corresponds to the output terminal of the driver circuit 40 and is connected to the output terminal Tout.
  • the sum of the resistance value of the resistance element 41, the resistance value of the on-resistance of the transistor 42, and the resistance value of the resistance element 45 is about 100 [ ⁇ ].
  • the sum of the resistance value of the on-resistance of the transistor 43 and the resistance value of the resistance element 45 is about 100 [ ⁇ ] in this example.
  • the output terminal of the driver circuit 30 and the output terminal of the driver circuit 40 are connected to each other.
  • the transmission unit 11 two of the four transistors 32, 33, 42, and 43 are turned on regardless of the voltage level of the signal SIG. Thereby, the transmission part 11 can make output impedance about 50 [(ohm)], and can make it easy to implement
  • FIG. 4 shows the input / output characteristics of the transmitter 11.
  • the control signals UP and MM are “1” and the control signal DN is “0”
  • the signal SIG becomes the high level voltage VH.
  • the control signals DN and MM are “1” and the control signal UP is “0”
  • the signal SIG becomes the low level voltage VL.
  • the control signal MM is “0”
  • the signal SIG becomes the medium level voltage VM regardless of the control signals UP and DN. That is, the control signal MM is a signal for controlling whether or not the signal SIG is set to the intermediate level voltage VM, and the transmission unit 11 changes the signal SIG to the intermediate level voltage VM when the control signal MM is “0”. Set to.
  • the transmission unit 11 sets the signal SIG to the high level voltage VH or the low level voltage VL according to the control signals UP and DN.
  • each of the transmission units 11A to 11C outputs any one of three voltage levels (a high level voltage VH, a low level voltage VL, and a medium level voltage VM).
  • the three transmission units 11A to 11C output different voltage levels. That is, the voltage levels of the signals SIGA, SIGB, and SIGC are different from each other.
  • FIG. 5 shows a configuration example of the receiving device 100.
  • the receiving apparatus 100 receives signals SIGA, SIGB, and SIGC.
  • the receiving apparatus 100 includes resistance elements 101A to 101C and amplifiers 102A to 102C.
  • the resistance elements 101A to 101C function as termination resistors in the communication system 1, and the resistance value is about 50 [ ⁇ ] in this example.
  • One end of the resistance element 101A is connected to the input terminal TinA and the like and the signal SIGA is supplied, and the other end is connected to the other ends of the resistance elements 101B and 101C.
  • One end of the resistance element 101B is connected to the input terminal TinB and the like and a signal SIGB is supplied, and the other end is connected to the other ends of the resistance elements 101A and 101C.
  • One end of the resistance element 101C is connected to the input terminal TinC and the like and a signal SIGC is supplied, and the other end is connected to the other ends of the resistance elements 101A and 101B.
  • the amplifiers 102A to 102C each output “1” or “0” according to the difference between the signal at the positive input terminal and the signal at the negative input terminal.
  • the positive input terminal of the amplifier 102A is connected to the negative input terminal of the amplifier 102C, one end of the resistance element 101A, and the input terminal TinA, and the signal SIGA is supplied.
  • the negative input terminal is the positive input terminal of the amplifier 102B, and the resistance element
  • the signal SIGB is supplied while being connected to one end of 101B and the input terminal TinB.
  • the positive input terminal of the amplifier 102B is connected to the negative input terminal of the amplifier 102A, one end of the resistance element 101B, and the input terminal TinB and is supplied with the signal SIGB.
  • the negative input terminal is the positive input terminal of the amplifier 102C and the resistance element.
  • the signal SIGC is supplied while being connected to one end of 101C and the input terminal TinC.
  • the positive input terminal of the amplifier 102C is connected to the negative input terminal of the amplifier 102B, one end of the resistance element 101C, and the input terminal TinC, and the signal SIGC is supplied.
  • the negative input terminal is the positive input terminal of the amplifier 102A, the resistance element.
  • the signal SIGA is supplied while being connected to 101A and the input terminal TinA.
  • FIG. 6 shows an operation example of the receiving device 100.
  • the signal SIGA is a high level voltage VH
  • the signal SIGB is a low level voltage VL
  • the signal SIGC is a medium level voltage VM.
  • the current Iin flows in the order of the input terminal TinA, the resistance element 101A, the resistance element 101B, and the input terminal TinB.
  • the high level voltage VH is supplied to the positive input terminal of the amplifier 102A and the low level voltage VL is supplied to the negative input terminal, and the amplifier 102A outputs “1”.
  • the low level voltage VL is supplied to the positive input terminal of the amplifier 102B and the intermediate level voltage VM is supplied to the negative input terminal, and the amplifier 102B outputs “0”.
  • the middle level voltage VM is supplied to the positive input terminal of the amplifier 102C and the high level voltage VH is supplied to the negative input terminal, so that the amplifier 102C outputs "0".
  • each of amplifiers 102A to 102C outputs “1” or “0” according to the difference between two of signals SIGA to SIGC, and the subsequent circuit is based on the output signal. Predetermined processing.
  • the transistors 32 and 42 correspond to a specific example of “first switch” in the present disclosure.
  • the transistors 33 and 43 correspond to a specific example of “second switch” in the present disclosure.
  • the transmitter 11A generates a signal SIGA based on the control signals UPA, DNA, and MMA, and transmits the signal SIGA to the receiver 100 via the transmission line 9A.
  • the transmitter 11B generates a signal SIGB based on the control signals UPB, DNB, and MMB, and transmits the signal SIGB to the receiver 100 via the transmission line 9B.
  • the transmitter 11C transmits the control signals UPC, DNC, and MMC to the control signals UPC, DNC, and MMC. Based on this, a signal SIGC is generated and transmitted to the receiving apparatus 100 via the transmission line 9C. Then, the receiving device 100 receives signals SIGA, SIGB, and SIGC.
  • each transmission unit 11 (transmission units 11A to 11C)
  • the control unit 20 In each transmission unit 11 (transmission units 11A to 11C), the control unit 20 generates signals UP2, DN2, UP3, and DN3 based on the control signals UP, DN, and MM. Then, the driver unit 13 generates a signal SIG (signals SIGA to SIGC) based on the signals UP2, DN2, UP3, and DN3.
  • SIG signals SIGA to SIGC
  • FIG. 7 illustrates an operation example of the transmission unit 11, where (A) shows the waveform of the control signal UP or control signal DN, (B) shows the waveform of the signal UP 1 or signal DN 1, and (C) Shows the waveform of the control signal MM, (D) shows the waveform of the signal MM1, (E) shows the waveform of the signal Mflag, (F) shows the waveform of the signal UP2 or the signal DN2, and (G) shows the signal The waveform of UP3 or signal DN3 is shown, and (H) shows the waveform of signal SIG.
  • the control signal UP, DN, MM whose minimum pulse width is time P is supplied to the transmitter 11.
  • the delay circuit 21 delays the control signal UP by the delay amount td1 to generate the signal UP1, and similarly, the delay circuit 22 delays the control signal DN by the delay amount td1 to generate the signal DN1 (FIG. 7 ( A), (B)).
  • the delay circuit 23 delays the control signal MM by the delay amount td2 to generate the signal MM1 (FIGS. 7C and 7D).
  • the logical product circuit 26 obtains the logical product of the control signal MM and the signal MM1, and generates the signal Mflag (FIGS. 7C to 7E).
  • the logic circuit 24 Before timing t3, since the signal Mflag is “1”, the logic circuit 24 outputs the signal UP1 as the signal UP2, and the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 7F). Similarly, the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 7G). Then, the driver unit 13 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in these signals UP2, DN2, UP3, and DN3 (FIG. 7 (H)).
  • FIG. 8A shows the operating state of the driver unit 13 when the signal SIG is set to the high level voltage VH.
  • the transistors 32, 33, 42, and 43 are depicted as switches indicating their operating states.
  • the signals UP2 and UP3 become “1”
  • the signals DN2 and DN3 become “0”, whereby the transistors 32 and 42 are turned on and the transistors 33 and 43 are turned off.
  • current I1 flows through resistor element 31, transistor 32, and resistor element 35 in this order
  • current I2 flows through resistor element 41, transistor 42, and resistor element 45 in this order.
  • the signal SIG becomes the high level voltage VH.
  • FIG. 8B shows the operating state of the driver unit 13 when the signal SIG is set to the low level voltage VL.
  • the signals UP2 and UP3 become “0” and the signals DN2 and DN3 become “1”, whereby the transistors 32 and 42 are turned off and the transistors 33 and 43 are turned on.
  • current I3 flows through resistor element 35, transistor 33, and resistor element 34 in this order
  • current I4 flows through resistor element 45, transistor 43, and resistor element 44 in this order.
  • the signal SIG becomes the low level voltage VL.
  • the driver unit 13 starts the transition of the signal SIG at the timing when the signals UP2, DN2, UP3, and DN3 change (for example, timings t1 and t2) when the signal SIG is transitioned (FIG. 7 (H)).
  • the driver unit 13 makes the transition from the low level voltage VL to the high level voltage VH by turning on the transistors 32 and 42 and causing the currents I1 and I2 to flow.
  • the transistors 33 and 43 are turned on and the currents I3 and I4 are supplied to start the transition from the high level voltage VH to the low level voltage VL. Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • the signal Mflag changes from “1” to “0” (FIG. 7E). Accordingly, the logic circuit 24 sets the signal UP2 to “1”, and the logic circuit 25 sets the signal DN2 to “1” (FIG. 7F). Similarly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” (FIG. 7G). In response to this, the driver unit 13 changes the signal SIG from the high level voltage VH or the low level voltage VL to the intermediate level voltage VM (FIG. 7H).
  • FIG. 8C shows the operating state of the driver unit 13 when the signal SIG is set to the medium level voltage VM.
  • the transistors 32 and 42 are turned on and the transistors 33 and 43 are turned off. That is, the driver unit 13 realizes a so-called Thevenin termination.
  • current I5 flows through resistor element 31 and transistor 32 in this order
  • current I6 flows through transistor 33 and resistor element 34 in this order.
  • the signal SIG becomes the medium level voltage VM.
  • the driver unit 13 starts transition of the signal SIG at timing t3 when transitioning the signal SIG (FIG. 7H). Specifically, as illustrated in FIG. 8C, the driver unit 13 turns on the transistors 32 and 33 and causes the currents I5 and I6 to flow, thereby causing the driver 13 to change from the low level voltage VL or the high level voltage VH to the medium level voltage VM. Start the transition toward. Then, after a predetermined time has elapsed since the start of the transition, the signal SIG reaches the medium level voltage VM, and the transition is completed.
  • the signal Mflag changes from “0” to “1” ((E) in FIG. 7). Accordingly, the logic circuit 24 outputs the signal UP1 as the signal UP2, and the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 7F). Similarly, the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 7G). In response to this, the driver unit 13 causes the signal SIG to transition from the medium level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 7 (H)). At that time, the driver unit 13 starts the transition of the signal SIG at the timing t5.
  • the driver unit 13 makes the transition from the intermediate level voltage VM to the high level voltage VH by turning on the transistors 32 and 42 and causing the currents I1 and I2 to flow.
  • the transistors 33 and 43 are turned on and the currents I3 and I4 are supplied to start the transition from the medium level voltage VM to the low level voltage VL. Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • the transmission unit 11 delays the control signals UP and DN by the delay amount td1, delays the control signal MM by the delay amount td2, and controls the driver unit 13 based on the delayed signal. Thereby, in the transmission part 11, the start timing of each transition in signal SIG can be shifted.
  • FIG. 9 shows each transition of the signal SIG, (A) shows each transition superimposed, and (B) shows the transition Thm from the high level voltage VH to the medium level voltage VM and the low level.
  • a transition Tlm from the voltage VL to the medium level voltage VM is shown, and (C) shows a transition Thl from the high level voltage VH to the low level voltage VL and a transition Tlh from the low level voltage VL to the high level voltage VH.
  • each transition of the signal SIG actually shows a waveform that gradually converges toward the target voltage, for example, but in FIG. 9, each transition is indicated by a straight line for convenience of explanation.
  • the start timing t11 of the transitions Thm and Tlm (FIG. 9B) is set to a timing earlier than the start timing t12 of the transitions Thl and Tlh (FIG. 9C). It is set.
  • the difference between the timing t11 and the timing t12 corresponds to the delay amount td1 of the delay circuits 21 and 22.
  • the end timing of the transitions Thm and Tlm can be made substantially coincident with the intersection timing of the transitions Thl and Tlh. That is, the slew rates of the transitions Thm and Tlm are lower than the slew rates of the transitions Thl and Tlh.
  • the end timings of the transitions Thm and Tlm and the intersection timings of the transitions Thl and Tlh can be substantially matched.
  • the transmission unit 11 sets the start timing t13 of the transitions Tmh and Tml (FIG. 9D) to a timing later than the start timing t12 of the transitions Thl and Tlh (FIG. 9C).
  • the difference between the timing t11 and the timing t13 corresponds to the delay amount td2 of the delay circuit 23.
  • the transmission unit 11 shifts the start timing of each transition so that the end timing of the transitions Thm and Tlm, the intersection timing of the transitions Thl and Tlh, and the start timing of the transitions Tmh and Tml are substantially matched. Thereby, the eye opening in the eye diagram of the signal SIG can be widened.
  • FIG. 10 shows an eye diagram of the signal SIG.
  • the signal SIG two eye openings E1, E2 are generated.
  • the eye opening E1 is generated between the high level voltage VH and the medium level voltage VM
  • the eye opening E2 is generated between the medium level voltage VM and the low level voltage VL.
  • the time width of the eye openings E1 and E2 is substantially the same as the time P.
  • the transmission unit 11 is provided with the delay circuits 21 to 23 and the start timing of each transition is shifted, the time width of the eye openings E1 and E2 is widened as compared with the case of the comparative example described later. As a result, communication quality can be improved.
  • the transmission unit 11 as shown in FIGS. 8A to 8C, two of the four transistors 32, 33, 42, and 43 are turned on regardless of the voltage level of the signal SIG. Specifically, when the voltage SIG is set to the high level voltage VH, the transmission unit 11 turns on the transistors 32 and 42 (FIG. 8A), and when the voltage SIG is set to the low level voltage VL, the transistor When the transistors 33 and 43 are turned on (FIG. 8B) and the voltage SIG is set to the medium level voltage VM, the transistors 32 and 33 are turned on (FIG. 8C). Thereby, the transmission part 11 can make an output impedance about 50 [(ohm)] irrespective of the voltage level of signal SIG, and can make it easy to implement
  • FIG. 11 illustrates a configuration example of the transmission unit 11R according to the comparative example.
  • the transmission unit 11R includes a control unit 20R.
  • the control unit 20R includes logic circuits 24 and 25 and AND circuits 27 and 28.
  • the control unit 20R is obtained by omitting the delay circuits 21 to 23 and the logical product circuit 26 from the control unit 20 according to the first embodiment. That is, the logic circuit 24 and the AND circuit 27 operate based on the control signals UP and MM, and the logic circuit 25 and the AND circuit 28 operate based on the control signals DN and MM.
  • FIG. 12 illustrates an operation example of the transmission unit 11R.
  • A illustrates the waveform of the control signal UP or the control signal DN
  • B illustrates the waveform of the control signal MM
  • C illustrates the signal.
  • the waveform of UP2 or signal DN2 is shown
  • D shows the waveform of signal UP3 or signal DN3
  • E shows the waveform of signal SIG.
  • the logic circuit 24 outputs the control signal UP as the signal UP2, and the logic circuit 25 outputs the control signal DN as the signal DN2 (FIG. 12C). .
  • the logical product circuit 27 outputs the control signal UP as the signal UP3, and the logical product circuit 28 outputs the control signal DN as the signal DN3 (FIG. 12D).
  • the driver unit 13 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in these signals UP2, DN2, UP3, and DN3 (FIG. 12E).
  • the driver unit 13 starts the transition of the signal SIG at the timing when the signals UP2, DN2, UP3, and DN3 change (for example, timings t21 and t22). Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • the control signal MM changes from “1” to “0” (FIG. 12B). Accordingly, the logic circuit 24 sets the signal UP2 to “1”, and the logic circuit 25 sets the signal DN2 to “1” (FIG. 12C). Similarly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” (FIG. 12D).
  • the driver unit 13 changes the signal SIG from the high level voltage VH or the low level voltage VL to the intermediate level voltage VM (FIG. 12E). At that time, the driver unit 13 starts the transition of the signal SIG at the timing t23. Then, after a predetermined time has elapsed since the start of the transition, the signal SIG reaches the medium level voltage VM, and the transition is completed.
  • the control signal MM changes from “0” to “1” (FIG. 12B).
  • the logic circuit 24 outputs the control signal UP as the signal UP2
  • the logic circuit 25 outputs the control signal DN as the signal DN2 (FIG. 12C).
  • the logical product circuit 27 outputs the control signal UP as the signal UP3
  • the logical product circuit 28 outputs the control signal DN as the signal DN3 (FIG. 12D).
  • the driver unit 13 causes the signal SIG to transition from the intermediate level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 12E). At that time, the driver unit 13 starts the transition of the signal SIG at the timing t24. Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • FIG. 13 shows each transition of the output signal SIG of the transmission unit 11R, (A) depicts each transition superimposed, (B) shows transition Thm and transition Tlm, (C) Indicates transition Thl and transition Tlh, and (D) indicates Tmh and transition Tml.
  • the start timing of the transitions Thm, Tlm (FIG. 13B), the start timing of the transitions Thl, Tlh (FIG. 13C), and the transitions Tmh, Tml
  • the start timing in FIG. 13D is almost the same.
  • jitter J occurs in the signal SIG.
  • FIG. 14 shows an eye diagram of the output signal SIG of the transmitter 11R.
  • the signal SIG two eye openings ER1 and ER2 are generated as in the case of the present embodiment.
  • the time width of these eye openings ER1 and ER2 is obtained by subtracting the amount of jitter J from time P. That is, the time widths of the eye openings ER1 and ER2 are narrower than the time widths of the eye openings E1 and E2 according to the present embodiment (FIG. 10).
  • delay circuits 21 to 23 are provided to shift the start timing of each transition. Specifically, as shown in FIG. 9, the start timings of the transitions Thm and Tlm (FIG. 9B) are set earlier than the start timings of the transitions Thl and Tlh (FIG. 9C). Also, the start timing of the transitions Tmh and Tml (FIG. 9D) is set to a timing later than the start timing of the transitions Thl and Tlh (FIG. 9C).
  • the transmission unit 11 is configured to shift the start timing of each transition, the time width of the eye opening in the eye diagram of the signal SIG can be widened, and as a result, the communication quality can be improved.
  • the driver section is terminated by Thevenin, so that impedance matching can be easily realized.
  • the driver unit 13 is terminated by the Thevenin when the signal SIG is set to the medium level voltage VM.
  • the present invention is not limited to this.
  • the transmission part 14 which concerns on this modification is demonstrated in detail.
  • FIG. 15 illustrates a configuration example of the transmission unit 14.
  • the transmission unit 14 includes a control unit 29 and a driver circuit 50.
  • the control unit 29 generates signals UP3 and DN3 based on the control signals UP, DN and MM.
  • the control unit 29 includes delay circuits 21 to 23 and AND circuits 26 to 28. That is, the control unit 29 is obtained by omitting the logic circuits 24 and 25 from the control unit 20 according to the first embodiment.
  • the driver circuit 50 generates a signal SIG based on the signals UP3 and DN3.
  • FIG. 16 shows a configuration example of the driver circuit 50.
  • the driver circuit 50 includes transistors 52 and 53 and resistance elements 51, 54, and 55, similarly to the driver circuits 30 and 40 according to the first embodiment.
  • the transistors 52 and 53 are N-channel MOS type FETs.
  • the gate of the transistor 52 corresponds to the positive input terminal of the driver circuit 50, is supplied with the signal UP3 from the control unit 29, the source is connected to one end of the resistance element 51, and the drain is connected to the drain of the transistor 53. And connected to one end of the resistance element 55.
  • the gate of the transistor 53 corresponds to the negative input terminal of the driver circuit 50.
  • the signal DN3 is supplied from the control unit 29, the source is connected to one end of the resistance element 54, and the drain is connected to the drain of the transistor 52. And connected to one end of the resistance element 55.
  • One end of the resistance element 51 is connected to the source of the transistor 52, and the voltage V1 is supplied to the other end.
  • One end of the resistance element 54 is connected to the source of the transistor 53, and the other end is grounded.
  • One end of the resistance element 55 is connected to the drains of the transistors 52 and 53, and the other end corresponds to the output terminal of the driver circuit 50 and is connected to the output terminal Tout.
  • the sum of the resistance value of the resistance element 51, the resistance value of the on-resistance of the transistor 52, and the resistance value of the resistance element 55 is about 50 [ ⁇ ].
  • the sum of the resistance value of the on-resistance of the transistor 53 and the resistance value of the resistance element 55 is about 50 [ ⁇ ] in this example.
  • FIG. 17 illustrates an operation example of the transmission unit 14, where (A) shows the waveform of the control signal UP or control signal DN, (B) shows the waveform of the signal UP1 or signal DN1, and (C) Shows the waveform of the control signal MM, (D) shows the waveform of the signal MM1, (E) shows the waveform of the signal Mflag, (F) shows the waveform of the signal UP3 or the signal DN3, and (G) shows the signal The waveform of SIG is shown.
  • the AND circuit 27 outputs the signal UP1 as the signal UP3, and the AND circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 17F). Then, the driver circuit 50 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in the signals UP3 and DN3 (FIG. 17G).
  • FIG. 18A shows the operating state of the driver circuit 50 when the signal SIG is set to the high level voltage VH.
  • the signal UP3 becomes “1” and the signal DN3 becomes “0”, whereby the transistor 52 is turned on and the transistor 53 is turned off.
  • the current I7 flows through the resistance element 51, the transistor 52, and the resistance element 55 in this order.
  • the signal SIG becomes the high level voltage VH.
  • FIG. 18B shows the operating state of the driver circuit 50 when the signal SIG is set to the low level voltage VL.
  • the signal UP3 becomes “0” and the signal DN3 becomes “1”, whereby the transistor 52 is turned off and the transistor 53 is turned on.
  • current I8 flows through resistor element 55, transistor 53, and resistor element 54 in this order.
  • the signal SIG becomes the low level voltage VL.
  • the driver circuit 50 starts transition of the signal SIG at the timing when the signals UP3 and DN3 change (for example, timing t41, t42, etc.) (FIG. 17G). Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • the signal Mflag changes from “1” to “0” (FIG. 17E). Accordingly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” (FIG. 17F). In response to this, the driver circuit 50 causes the signal SIG to transition from the high level voltage VH or the low level voltage VL to the medium level voltage VM (FIG. 17G).
  • FIG. 18C shows the operating state of the driver circuit 50 when the signal SIG is set to the medium level voltage VM.
  • the signals UP3 and DN3 are both “0”, the transistors 52 and 53 are both turned off. That is, the output impedance of the driver circuit 50 is high impedance.
  • the signal SIG is set to the medium level voltage VM via the resistance elements 101A to 101C of the receiving circuit 90.
  • the driver circuit 50 starts the transition of the signal SIG at the timing t43 when transitioning the signal SIG (FIG. 17G). Then, after a predetermined time has elapsed since the start of the transition, the signal SIG reaches the medium level voltage VM, and the transition is completed.
  • the signal Mflag changes from “0” to “1” (FIG. 17E). Accordingly, the AND circuit 27 outputs the signal UP1 as the signal UP3, and the AND circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 17F).
  • the driver circuit 50 changes the signal SIG from the intermediate level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 17G). At that time, the driver circuit 50 starts the transition of the signal SIG at the timing t45. Then, after a predetermined time has elapsed from the start of the transition, the signal SIG reaches the high level voltage VH or the low level voltage VL, and the transition ends.
  • the signal DN2 is supplied to the negative input terminal of the driver circuit 30 and the signal DN3 is supplied to the negative input terminal of the driver circuit 40.
  • the present invention is not limited to this.
  • the signal DN2 may be supplied to the negative input terminal of the driver circuit 40 and the signal DN3 may be supplied to the negative input terminal of the driver circuit 30 as in the transmission unit 15 illustrated in FIG.
  • the transistor 32 of the driver circuit 30 and the transistor 43 of the driver circuit 40 are turned on. Even if comprised in this way, the effect similar to the transmission part 11 which concerns on the said 1st Embodiment can be acquired.
  • the delay circuits 21 and 22 delay the input signal by the delay amount td1, and the delay circuit 23 delays the input signal by the delay amount td2.
  • the transmission unit 16 has a control unit 60.
  • the control unit 60 includes delay circuits 61 to 63 and a delay amount setting unit 64.
  • the delay circuit 61 is configured to be able to change the delay amount based on the delay control signal CTL1, and delays the control signal UP and outputs it as a signal UP1.
  • the delay circuit 62 is configured to be able to change the delay amount based on the delay control signal CTL2, and delays the control signal DN and outputs it as a signal DN1.
  • the delay circuit 63 is configured to be able to change the delay amount based on the delay control signal CTL3, and delays the control signal MM to output it as a signal MM1.
  • the delay amount setting unit 64 sets the delay amount of the delay circuits 61 to 63 via the delay control signals CTL1 to CTL3. Thereby, the transmission unit 16 can adjust the delay amount of the delay circuits 61 to 63, and as a result, the time width of the eye openings E1 and E2 can be adjusted.
  • the delay amount may be controlled based on an instruction from the receiving device.
  • the communication system 2 includes a reception device 110 and a transmission device 70.
  • the receiving device 110 includes a detection unit 111.
  • the detection unit 111 detects eye opening and jitter of the signals SIGA to SIGC and outputs the detection result as a signal DET.
  • the transmission device 70 includes transmission units 71A to 71C.
  • the transmission units 71A to 71C have the same configuration as that of the transmission unit 16 (FIG. 20), and are configured so that the delay amounts of the delay circuits 61 to 63 can be changed based on the signal DET.
  • the delay amounts of the delay circuits 61 to 63 are adjusted so that the time widths of the eye openings E1 and E2 are widened.
  • the transmission device 70 transmits signals SIGA to SIGC having a predetermined pattern for calibration.
  • the receiving device 110 detects the eye opening and jitter of the signals SIGA to SIGC, and notifies the transmitting device 70 of the detection result.
  • the transmission device 70 changes the delay amount of the delay circuits 61 to 63 based on the detection result.
  • the delay amounts of the delay circuits 61 to 63 can be adjusted so that the time width of the eye openings E1 and E2 is widened. Then, after adjusting the delay amount, the calibration mode is terminated and normal data transmission is performed. Such calibration may be performed, for example, when the power is turned on, may be performed periodically, or may be performed when the amount of data exchanged is small.
  • the present embodiment includes a transmission unit that performs pre-emphasis.
  • Other configurations are the same as those in the first embodiment (FIG. 1 and the like).
  • symbol is attached
  • the communication system 3 includes a transmission device 80.
  • the transmission device 80 includes three transmission units 81A, 81B, and 81C.
  • the transmitter 81 is used as appropriate to represent any one of the transmitters 81A, 81B, and 81C.
  • FIG. 22 shows a configuration example of the transmission unit 81.
  • the transmission unit 81 includes a control unit 90 and a driver unit 13.
  • the control unit 90 includes delay circuits 91 to 93, a logic circuit 94, and selectors 95 and 96.
  • the delay circuit 91 delays the control signal DN by a delay amount td11 and outputs it.
  • the delay circuit 92 outputs the control signal UP with a delay amount td11.
  • the delay circuit 93 delays the control signal MM by a delay amount td11 and outputs it as a signal Mflag. That is, the delay amounts of the delay circuits 91 to 93 are the same.
  • the logic circuit 94 obtains a logical product of the inverted signal of the control signal MM and the signal Mflag and outputs it as a signal MP.
  • the selector 95 outputs the output signal of the delay circuit 91 as the signal UP1 when the signal MP is “1”, and outputs the control signal UP as the signal UP1 when the signal MP is “0”. is there.
  • the selector 96 outputs the output signal of the delay circuit 92 as the signal DN1 when the signal MP is “1”, and outputs the control signal DN as the signal DN1 when the signal MP is “0”. is there.
  • FIG. 23 illustrates an operation example of the transmission unit 81, where (A) illustrates the waveform of the control signal UP or the control signal DN, (B) illustrates the waveform of the control signal MM, and (C) illustrates the signal. (D) shows the waveform of the signal MP, (E) shows the waveform of the signal UP1 or the signal DN1, (F) shows the waveform of the signal UP2 or the signal DN2, and (G) shows the signal. The waveform of UP3 or signal DN3 is shown, and (H) shows the waveform of signal SIG.
  • the delay circuit 93 generates the signal Mflag by delaying the control signal MM by the delay amount td11 (FIGS. 23B and 23C). Then, the logic circuit 94 obtains a logical product of the inverted signal of the control signal MM and the signal Mflag to generate the signal MP (FIGS. 23B to 23D).
  • the selector 95 outputs the control signal UP as the signal UP1
  • the selector 96 outputs the control signal DN as the signal DN1 (FIG. 23E).
  • the selector 95 outputs the output signal of the delay circuit 91 as the signal UP1, and outputs the output signal of the delay circuit 92 as the signal DN1.
  • the logic circuit 24 Before timing t54, since the signal Mflag is “1”, the logic circuit 24 outputs the signal UP1 as the signal UP2, and the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 23F). Similarly, the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 23G). Then, the driver unit 13 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in these signals UP2, DN2, UP3, and DN3 (FIG. 23 (H)).
  • the signals UP1 and DN1 are both inverted before and after the timing t53 when the signal MP changes from “0” to “1”. That is, since the control signal UP and the control signal DN are inverted from each other, for example, the control signal UP in the period from the timing t52 to t53 is the output signal of the delay circuit 91 in the period from the timing t53 to t54 (that is, the control signal DN). Is a signal obtained by inverting the signal. Thus, since the signals UP1 and DN1 are inverted before and after the timing t53, the signals UP2, DN2, UP3 and DN3 are also inverted before and after the timing t53.
  • the transmission unit 81 performs pre-emphasis in the period from the timing t53 to t54.
  • the signal Mflag changes from “1” to “0” (FIG. 23C). Accordingly, the logic circuit 24 sets the signal UP2 to “1”, and the logic circuit 25 sets the signal DN2 to “1” (FIG. 23F). Similarly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” (FIG. 23G). At this time, in the driver unit 13, as shown in FIG. 8C, both the transistors 33 and 34 are turned on, and the Thevenin termination is realized. Therefore, thereafter, the signal SIG maintains the intermediate level voltage VM (FIG. 23 (H)).
  • the signal Mflag changes from “0” to “1” (FIG. 23C). Accordingly, the logic circuit 24 outputs the signal UP1 as the signal UP2, and the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 23F). Similarly, the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 23G). In response to this, the driver unit 13 changes the signal SIG from the medium level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 23H).
  • the transmitter 81 performs pre-emphasis when transitioning from the high level voltage VH or the low level voltage VL to the medium level voltage VM. Thereby, the transition from the high level voltage VH or the low level voltage VL to the medium level voltage VM can be performed in a short time.
  • FIG. 24 shows each transition of the signal SIG, (A) shows each transition superimposed, and (B) shows the transition Thm from the high level voltage VH to the medium level voltage VM and the low level.
  • a transition Tlm from the voltage VL to the medium level voltage VM is shown, and (C) shows a transition Thl from the high level voltage VH to the low level voltage VL and a transition Tlh from the low level voltage VL to the high level voltage VH.
  • the slew rates of the transitions Thm and Tlm are substantially the same as the slew rates of the transitions Thl and Tlh (FIG. 24C). That is, in the transmission unit 81, for example, when the signal SIG transits from the high level voltage VH to the intermediate level voltage VM, it changes as if it transits from the high level voltage VH to the low level voltage VL due to pre-emphasis. Similarly, for example, when the signal SIG transits from the low level voltage VL to the intermediate level voltage VM, it changes as if it transits from the low level voltage VL to the high level voltage VH due to pre-emphasis. Thereby, in the transmission part 81, the end timing of transition Thm and Tlm and the crossing timing of transition Thl and Tlh can be made to correspond substantially.
  • the start timing t62 of the transitions Tmh and Tml is the transitions Thl and Tlh (FIG. 24C )) Is set to a timing later than the start timing t61.
  • the difference between the timing t61 and the timing t62 corresponds to the delay amount td11 of the delay circuits 91 to 93.
  • the transmission unit 81 performs pre-emphasis when the signal SIG transits from the high level voltage VH or the low level voltage VL to the medium level voltage VM, and the signal SIG changes from the medium level voltage VM to the high level voltage VH or The transition start timing is delayed when transitioning to the low level voltage VL.
  • the transmission unit 81 can substantially match the end timing of the transitions Thm and Tlm, the crossing timing of the transitions Thl and Tlh, and the start timing of the transitions Tmh and Tml.
  • the eye diagram of the signal SIG Can widen the eye opening and improve communication quality.
  • the driver unit 13 is terminated by the Thevenin when the signal SIG is set to the medium level voltage VM.
  • the present invention is not limited to this.
  • the transmission part 84 which concerns on this modification is demonstrated in detail.
  • FIG. 25 illustrates a configuration example of the transmission unit 84.
  • the transmission unit 84 includes a control unit 99 and a driver circuit 50.
  • the control unit 99 generates the signals UP3 and DN3 based on the control signals UP, DN and MM.
  • the control unit 99 includes delay circuits 91 to 93, a logic circuit 94, selectors 95 and 96, and AND circuits 27 and 28. That is, the control unit 99 is obtained by omitting the logic circuits 24 and 25 from the control unit 90 according to the second embodiment.
  • FIG. 26 shows an operation example of the transmission unit 84, where (A) shows the waveform of the control signal UP or control signal DN, (B) shows the waveform of the control signal MM, and (C) shows the signal. (D) shows the waveform of the signal MP, (E) shows the waveform of the signal UP1 or the signal DN1, (F) shows the waveform of the signal UP3 or the signal DN3, and (G) shows the signal.
  • the waveform of SIG is shown.
  • the AND circuit 27 outputs the signal UP1 as the signal UP3, and the AND circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 26F).
  • the driver circuit 50 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in the signals UP3 and DN3 (FIG. 26 (G)).
  • the transmission unit 84 performs pre-emphasis in the period from timing t73 to t74, as in the transmission unit 81 according to the second embodiment, and the signal SIG reaches the intermediate level voltage VM at timing t74. To do.
  • the signal Mflag changes from “1” to “0” (FIG. 26C). Accordingly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” (FIG. 26F).
  • the driver circuit 50 as shown in FIG. 18C, both the transistors 52 and 53 are turned off, and the output impedance becomes high impedance. Therefore, thereafter, the signal SIG maintains the intermediate level voltage VM (FIG. 26 (G)).
  • the signal Mflag changes from “0” to “1” (FIG. 26C). Accordingly, the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 26F). In response to this, the driver circuit 50 changes the signal SIG from the intermediate level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 26 (G)).
  • the present embodiment includes a transmission unit that performs pre-emphasis by a method different from that of the transmission unit 81 according to the second embodiment.
  • Other configurations are the same as those in the first embodiment (FIG. 1 and the like).
  • symbol is attached
  • the communication system 4 includes a transmission device 120.
  • the transmission device 120 includes three transmission units 121A, 121B, and 121C.
  • the transmission unit 121 is used as appropriate to represent any one of the transmission units 121A, 121B, and 121C.
  • FIG. 27 illustrates a configuration example of the transmission unit 121.
  • the transmission unit 121 includes a control unit 130 and a driver unit 13.
  • the control unit 130 includes delay circuits 131 to 133, a logic circuit 134, and OR circuits 135 and 136.
  • the delay circuit 131 delays the control signal UP by a delay amount td21 and outputs it as a signal UP4.
  • the delay circuit 132 delays the control signal DN by a delay amount td21 and outputs it as a signal DN4. That is, the delay amounts of the delay circuits 131 and 132 are the same.
  • the delay circuit 133 delays the control signal MM by the delay amount td22 and outputs it as the signal MM2.
  • the delay amount td22 of the delay circuit 133 is larger than the delay amount td21 of the delay circuits 131 and 132 (td22> td21).
  • the logic circuit 134 obtains a logical product of the inverted signal of the control signal MM and the signal Mflag and outputs it as a signal MP.
  • the logical sum circuit 135 calculates a logical sum of the signal UP4 and the signal MP and outputs the logical sum as the signal UP1.
  • the logical sum circuit 136 calculates a logical sum of the signal DN4 and the signal MP and outputs the logical sum as the signal DN1.
  • FIG. 28 illustrates an operation example of the transmission unit 121, where (A) illustrates the waveform of the control signal UP or the control signal DN, (B) illustrates the waveform of the signal UP4 or the signal DN4, and (C). Shows the waveform of the control signal MM, (D) shows the waveform of the signal Mflag, (E) shows the waveform of the signal MP, (F) shows the waveform of the signal UP1 or the signal DN1, and (G) shows the signal The waveform of UP2 or signal DN2 is shown, (H) shows the waveform of signal UP3 or signal DN3, and (I) shows the waveform of signal SIG.
  • the delay circuit 131 delays the control signal UP by the delay amount td21 to generate the signal UP4, and the delay circuit 132 delays the control signal DN by the delay amount td21 to generate the signal DN4 (FIG. 28A, (B)).
  • the delay circuit 133 generates the signal Mflag by delaying the control signal MM by the delay amount td22 (FIGS. 28C and 28D).
  • the logic circuit 134 obtains the logical product of the inverted signal of the control signal MM and the signal Mflag, and generates the signal MP (FIG. 28E).
  • the logical sum circuit 135 obtains the logical sum of the signal UP4 and the signal MP to generate the signal UP1, and the logical sum circuit 136 obtains the logical sum of the signal DN4 and the signal MP to generate the signal DN1 (FIG. 28F). )).
  • the logic circuit 24 outputs the signal UP1 as the signal UP2, and the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 28G).
  • the logical product circuit 27 outputs the signal UP1 as the signal UP3, and the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 28 (H)).
  • the driver unit 13 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with changes in the signals UP2, DN2, UP3, and DN3 (FIG. 28 (I)).
  • the driver unit 13 changes the signal SIG from the high level voltage VH or the low level voltage VL to the intermediate level voltage VM (FIG. 28 (I)).
  • FIG. 29 shows the operating state of the driver unit 13 when the signal SIG is set to the medium level voltage VM.
  • the transistors 32, 33, 42, and 43 are turned on. That is, the driver unit 13 realizes a so-called Thevenin termination.
  • current I5 flows through resistor element 31 and transistor 32 in this order
  • current I6 flows through transistor 33 and resistor element 34 in this order
  • current element I7 flows through resistor element 41 and transistor 42 in this order.
  • the current I8 flows through the transistor 43 and the resistance element 44 in this order.
  • the signal SIG becomes the medium level voltage VM.
  • the signal Mflag changes from “1” to “0” (FIG. 28D). Accordingly, the logic circuit 24 sets the signal UP2 to “1”, and the logic circuit 25 sets the signal DN2 to “1” (FIG. 28G). Similarly, the AND circuit 27 sets the signal UP3 to “0”, and the AND circuit 28 sets the signal DN3 to “0” ((H) in FIG. 28). At this time, in the driver unit 13, as shown in FIG. 8C, both the transistors 33 and 34 are turned on, and the Thevenin termination is realized. Therefore, thereafter, the signal SIG maintains the intermediate level voltage VM (FIG. 28 (I)).
  • the signal Mflag changes from “0” to “1” (FIG. 28D).
  • the logic circuit 24 outputs the signal UP1 as the signal UP2
  • the logic circuit 25 outputs the signal DN1 as the signal DN2 (FIG. 28G).
  • the logical product circuit 27 outputs the signal UP1 as the signal UP3
  • the logical product circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 28 (H)).
  • the driver unit 13 changes the signal SIG from the medium level voltage VM to the high level voltage VH or the low level voltage VL (FIG. 28 (I)).
  • the transmission unit 121 performs pre-emphasis by the Thevenin termination when transitioning from the high level voltage VH or the low level voltage VL to the medium level voltage VM. Thereby, the transition from the high level voltage VH or the low level voltage VL to the medium level voltage VM can be performed in a short time.
  • FIG. 30 shows each transition of the signal SIG, (A) shows each transition superimposed, and (B) shows the transition Thm from the high level voltage VH to the medium level voltage VM and the low level.
  • a transition Tlm from the voltage VL to the medium level voltage VM is shown, and (C) shows a transition Thl from the high level voltage VH to the low level voltage VL and a transition Tlh from the low level voltage VL to the high level voltage VH.
  • the start timing t91 of the transitions Thm and Tlm (FIG. 30B) is set to a timing earlier than the start timing t92 of the transitions Thl and Tlh (FIG. 30C). It is set.
  • the difference between the timing t91 and the timing t92 corresponds to the delay amount td21 of the delay circuits 131 and 132. In this way, by shifting the start timing of the transition, the end timing of the transitions Thm and Tlm can be made substantially coincident with the intersection timing of the transitions Thl and Tlh.
  • the transmission unit 121 performs pre-emphasis at the transitions Thm and Tlm by the Thevenin termination, in this example, the slew rates of the transitions Thm and Tlm are lower than the slew rates of the transitions Thl and Tlh. Therefore, in the transmission unit 11, by starting the transitions Thm and Tlm earlier than the transitions Thl and Tlh, the end timings of the transitions Thm and Tlm and the intersection timings of the transitions Thl and Tlh can be substantially matched.
  • the start timing t93 of the transitions Tmh, Tml (FIG. 30D) is set to the transitions Thl, Tlh (FIG. 30C )) Is set to a timing later than the start timing t92.
  • the difference between the timing t91 and the timing t93 corresponds to the delay amount td22 of the delay circuit 133.
  • the transmission unit 121 performs pre-emphasis by the Thevenin termination and advances the start timing of the transition.
  • the transmission unit 121 delays the start timing of the transition when the signal SIG transits from the intermediate level voltage VM to the high level voltage VH or the low level voltage VL.
  • the transmission unit 121 can substantially match the end timing of the transitions Thm and Tlm, the crossing timing of the transitions Thl and Tlh, and the start timing of the transitions Tmh and Tml.
  • the eye diagram of the signal SIG Can widen the eye opening and improve communication quality.
  • pre-emphasis is performed by the Thevenin termination, so that the signal slew rate can be increased, and the communication can be performed. Quality can be improved.
  • the transition start timing is adjusted, so in the eye diagram of the signal SIG The eye opening can be widened to improve communication quality.
  • the driver unit 13 is terminated by the Thevenin when the signal SIG is set to the medium level voltage VM.
  • the present invention is not limited to this.
  • the transmission unit 124 according to this modification will be described in detail.
  • FIG. 31 illustrates a configuration example of the transmission unit 124.
  • the transmission unit 124 includes a control unit 139 and a driver circuit 50.
  • the control unit 139 generates signals UP3 and DN3 based on the control signals UP, DN, and MM.
  • the control unit 139 includes delay circuits 131 to 133, a logic circuit 134, OR circuits 135 and 136, and AND circuits 27 and 28. That is, the control unit 139 is obtained by omitting the logic circuits 24 and 25 from the control unit 130 according to the third embodiment.
  • FIG. 32 illustrates an operation example of the transmission unit 124, where (A) illustrates the waveform of the control signal UP or the control signal DN, (B) illustrates the waveform of the signal UP4 or the signal DN4, and (C). Shows the waveform of the control signal MM, (D) shows the waveform of the signal Mflag, (E) shows the waveform of the signal MP, (F) shows the waveform of the signal UP1 or the signal DN1, and (G) shows the signal The waveform of UP3 or signal DN3 is shown, and (H) shows the waveform of signal SIG.
  • the AND circuit 27 Before timing t104, since the signal Mflag is “1”, the AND circuit 27 outputs the signal UP1 as the signal UP3, and the AND circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 32 (G)). Then, the driver circuit 50 causes the signal SIG to transition between the high level voltage VH and the low level voltage VL in accordance with the change of the signals UP3 and DN3 (FIG. 32 (H)). At that time, like the transmission unit 121 according to the third embodiment, the transmission unit 124 performs pre-emphasis by the Thevenin termination in the period from the timing t103 to t104, and the signal SIG is at the medium level at the timing t104. The voltage VM is reached.
  • the signal Mflag changes from “1” to “0” (FIG. 32D).
  • the AND circuit 27 sets the signal UP3 to “0”
  • the AND circuit 28 sets the signal DN3 to “0” (FIG. 32 (G)).
  • the driver circuit 50 as shown in FIG. 18C, both the transistors 52 and 53 are turned off, and the output impedance becomes high impedance. Therefore, thereafter, the signal SIG maintains the intermediate level voltage VM (FIG. 32 (H)).
  • the signal Mflag changes from “0” to “1” (FIG. 32D). Accordingly, the AND circuit 27 outputs the signal UP1 as the signal UP3, and the AND circuit 28 outputs the signal DN1 as the signal DN3 (FIG. 32G). In response, driver circuit 50 causes signal SIG to transition from medium level voltage VM to high level voltage VH or low level voltage VL (FIG. 32 (H)).
  • FIG. 33 shows an appearance of a smartphone 300 (multifunctional mobile phone) to which the transmission device of the above-described embodiment or the like is applied.
  • Various devices are mounted on the smartphone 300, and the transmission device according to the above-described embodiment is applied to a communication system that exchanges data between these devices.
  • FIG. 34 illustrates a configuration example of the application processor 310 used in the smartphone 300.
  • the application processor 310 includes a CPU (Central Processing Unit) 311, a memory control unit 312, a power supply control unit 313, an external interface 314, a GPU (Graphics Processing Unit) 315, a media processing unit 316, and a display control unit 317. And an MIPI (Mobile Industry Processor Interface) interface 318.
  • the CPU 311, the memory control unit 312, the power supply control unit 313, the external interface 314, the GPU 315, the media processing unit 316, and the display control unit 317 are connected to the system bus 319, and data is mutually transmitted via the system bus 319. Can be exchanged.
  • the CPU 311 processes various information handled by the smartphone 300 according to a program.
  • the memory control unit 312 controls the memory 501 used when the CPU 311 performs information processing.
  • the power supply control unit 313 controls the power supply of the smartphone 300.
  • the external interface 314 is an interface for communicating with an external device, and is connected to the wireless communication unit 502 and the image sensor 503 in this example.
  • the wireless communication unit 502 wirelessly communicates with a mobile phone base station, and includes, for example, a baseband unit, an RF (Radio Frequency) front end unit, and the like.
  • the image sensor 503 acquires an image and includes, for example, a CMOS sensor.
  • the GPU 315 performs image processing.
  • the media processing unit 316 processes information such as voice, characters, and graphics.
  • the display control unit 317 controls the display 504 via the MIPI interface 318.
  • the MIPI interface 318 transmits an image signal to the display 504.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • the transmission device of the above-described embodiment or the like is applied.
  • FIG. 35 illustrates a configuration example of the image sensor 410.
  • the image sensor 410 includes a sensor unit 411, an ISP (Image Signal Processor) 412, a JPEG (Joint Photographic Experts Group) encoder 413, a CPU 414, a RAM (Random Access Memory) 415, and a ROM (Read Only Memory) 416. , A power control unit 417, an I 2 C (Inter-Integrated Circuit) interface 418, and a MIPI interface 419.
  • ISP Image Signal Processor
  • JPEG Joint Photographic Experts Group
  • RAM Random Access Memory
  • ROM Read Only Memory
  • the sensor unit 411 acquires an image and is configured by, for example, a CMOS sensor.
  • the ISP 412 performs predetermined processing on the image acquired by the sensor unit 411.
  • the JPEG encoder 413 encodes an image processed by the ISP 412 to generate a JPEG format image.
  • the CPU 414 controls each block of the image sensor 410 according to a program.
  • the RAM 415 is a memory used when the CPU 414 performs information processing.
  • the ROM 416 stores a program executed by the CPU 414.
  • the power supply control unit 417 controls the power supply of the image sensor 410.
  • the I 2 C interface 418 receives a control signal from the application processor 310.
  • the image sensor 410 receives a clock signal in addition to a control signal from the application processor 310. Specifically, the image sensor 410 is configured to operate based on clock signals having various frequencies.
  • the MIPI interface 419 transmits an image signal to the application processor 310.
  • the image signal for example, a signal in YUV format or RGB format can be used.
  • the transmission device of the above-described embodiment is applied.
  • the transmission unit 11 is configured to be able to generate three voltage levels (a high level voltage VH, a low level voltage VL, and a medium level voltage VM).
  • a high level voltage VH a high level voltage
  • VL a low level voltage
  • a medium level voltage VM a high level voltage
  • the present invention is not limited to this. Instead, for example, four or more voltage levels may be generated.
  • the transmission apparatus 10 is provided with the three transmission units 11A to 11C.
  • the present invention is not limited to this, and instead, two or less, or four or more May be provided.
  • the plurality of voltages include a first voltage, a second voltage, and a third voltage between the first voltage and the second voltage. Transmitter device.
  • the transition start timing in the voltage transition from the third voltage to the first voltage or the second voltage is the transition start in the voltage transition between the first voltage and the second voltage.
  • the transmission apparatus according to (2) which is later than timing.
  • the transition start timing in the voltage transition between the first voltage and the second voltage is the transition start in the voltage transition from the first voltage or the second voltage to the third voltage.
  • control unit includes one or a plurality of delay circuits for setting each transition start timing.
  • the driver unit has two driver circuits, Each driver circuit A first switch having one end led to a first power supply that outputs a voltage corresponding to the first voltage and the other end led to the output terminal; The second switch according to (2) or (3), wherein one end is led to a second power source that outputs a voltage corresponding to the second voltage, and the other end is led to the output terminal. Transmitter device.
  • the control unit temporarily turns on each of the second switches and turns on the first switch for a predetermined period.
  • control unit At the time of voltage transition from the first voltage to the third voltage, the control unit temporarily turns each of the first switch and the second switch on for a predetermined period.
  • control unit includes one or more delay circuits that set a time length of the predetermined period.
  • the driver section By turning each of the first switches on and turning off each of the second switches, the voltage of the output terminal is set to the first voltage, Each of the second switches is turned on and each of the first switches is turned off to set the voltage of the output terminal to the second voltage, One of the first switches is turned on and the other is turned off, and one of the second switches is turned on and the other is turned off.
  • the transmission device according to any one of (7) to (10), wherein the voltage is set to 3.
  • the driver section A first switch having one end led to a first power supply that outputs a voltage corresponding to the first voltage and the other end led to the output terminal;
  • control unit temporarily turns on the second switch and turns off the first switch in a predetermined period. Then, the transmitting device according to (12), wherein the second switch is turned off.
  • control unit At the time of voltage transition from the first voltage to the third voltage, the control unit temporarily turns on the first switch and the second switch for a predetermined period, and then The transmission device according to (12), wherein each of the first switch and the second switch is turned off.
  • the driver section By turning on the first switch and turning off the second switch, the voltage of the output terminal is set to the first voltage, By turning on the second switch and turning off the first switch, the voltage of the output terminal is set to the second voltage, By turning off the first switch and the second switch, the voltage of the output terminal is set to the third voltage via one or a plurality of termination resistance elements. 14) The transmission apparatus according to any one of the above.
  • the transmitter is An output terminal; A driver unit that transitions the voltage of the output terminal between a plurality of voltages; A control unit that controls the driver unit such that a transition start timing in one voltage transition among the voltage transitions between the plurality of voltages is delayed from a transition start timing in the other voltage transition.
  • the reception device includes a detection unit that acquires one or a plurality of parameters based on a reception signal; The communication system according to (16), wherein the control unit sets the transition start timing based on the one or more parameters.
  • the control unit includes one or more delay circuits for setting each transition start timing, and adjusts a delay amount in the one or more delay circuits based on the one or more parameters.
  • the driver unit transmits a predetermined signal having a predetermined pattern in the calibration mode,
  • the detection unit acquires the one or more parameters based on the predetermined signal,
  • the communication unit according to (17) or (18), wherein the control unit sets the transition start timing based on the one or more parameters.

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Abstract

 本開示の送信装置は、出力端子と、出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、ドライバ部を制御する制御部とを備える。

Description

送信装置および通信システム
 本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。
 近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。
 より多くのデータのやり取りを行う方法について、様々な技術が開示されている。例えば、特許文献1,2には、3つの電圧レベルを利用してデータのやりとりを行う通信システムが開示されている。
特表2011-517159号公報 特表2010-520715号公報
 ところで、通信システムでは、一般に通信品質が高いことが望まれ、さらなる通信品質の向上が期待されている。
 したがって、通信品質を高めることができる送信装置および通信システムを提供することが望ましい。
 本開示の一実施形態における送信装置は、出力端子と、ドライバ部と、制御部とを備えている。ドライバ部は、出力端子の電圧を複数の電圧の間で遷移させるものである。制御部は、複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、ドライバ部を制御するものである。
 本開示の一実施形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、出力端子と、ドライバ部と、制御部とを有している。ドライバ部は、出力端子の電圧を複数の電圧の間で遷移させるものである。制御部は、複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、ドライバ部を制御するものである。
 本開示の一実施形態における送信装置および通信システムでは、出力端子の電圧が、複数の電圧の間で遷移する。その際、一の電圧遷移における遷移開始タイミングが、他の一の電圧遷移における遷移開始タイミングよりも遅くなるように制御される。
 本開示の一実施形態における送信装置および通信システムによれば、一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするようにしたので、通信品質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の実施の形態に係る通信システムの一構成例を表すブロック図である。 第1の実施の形態に係る送信部の一構成例を表すブロック図である。 図2に示したドライバ部の一構成例を表す回路図である。 図2に示した送信部の一動作例を表す表である。 図1に示した受信装置の一構成例を表す回路図である。 図1に示した受信装置の一動作例を表す説明図である。 図2に示した送信部の一動作例を表すタイミング波形図である。 図3に示したドライバ部の一動作例を表す説明図である。 図3に示したドライバ部の他の動作例を表す説明図である。 図3に示したドライバ部の他の動作例を表す説明図である。 図2に示した送信部の一動作例を表す説明図である。 図2に示した送信部の一動作例を表すアイダイアグラムである。 比較例に係る送信部の一構成例を表すブロック図である。 図11に示した送信部の一動作例を表すタイミング波形図である。 図11に示した送信部の一動作例を表す説明図である。 図11に示した送信部の一動作例を表すアイダイアグラムである。 第1の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図15に示したドライバ回路の一構成例を表す回路図である。 図15に示した送信部の一動作例を表すタイミング波形図である。 図16に示したドライバ回路の一動作例を表す説明図である。 図16に示したドライバ回路の他の動作例を表す説明図である。 図16に示したドライバ回路の他の動作例を表す説明図である。 第1の実施の形態の他の変形例に係る送信部の一構成例を表すブロック図である。 第1の実施の形態の他の変形例に係る送信部の一構成例を表すブロック図である。 第1の実施の形態の他の変形例に係る通信システムの一構成例を表すブロック図である。 第2の実施の形態に係る送信部の一構成例を表すブロック図である。 図22に示した送信部の一動作例を表すタイミング波形図である。 図22に示した送信部の一動作例を表す説明図である。 第2の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図25に示した送信部の一動作例を表すタイミング波形図である。 第3の実施の形態に係る送信部の一構成例を表すブロック図である。 図27に示した送信部の一動作例を表すタイミング波形図である。 図27に示したドライバ部の一動作例を表す説明図である。 図27に示した送信部の一動作例を表す説明図である。 第3の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図31に示した送信部の一動作例を表すタイミング波形図である。 実施の形態に係る送信装置が適用されたスマートフォンの外観構成を表す斜視図である。 実施の形態に係る送信装置が適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 実施の形態に係る送信装置が適用されたイメージセンサの一構成例を表すブロック図である。
 以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.第3の実施の形態
4.適用例
<1.第1の実施の形態>
[構成例]
 図1は、第1の実施の形態に係る送信装置が適用された通信システムの一構成例を表すものである。通信システム1は、3つの電圧レベルを有する信号を用いて通信を行うものである。通信システム1は、送信装置10と、受信装置100とを備えている。
 送信装置10は、送信部11A,11B,11Cを有している。送信部11Aは、制御信号UPA,DNA,MMAに基づいて信号SIGAを生成し、伝送線路9Aを介して受信装置100に送信するものである。同様に、送信部11Bは、制御信号UPB,DNB,MMBに基づいて信号SIGBを生成し、伝送線路9Bを介して受信装置100に送信するものであり、送信部11Cは、制御信号UPC,DNC,MMCに基づいて信号SIGCを生成し、伝送線路9Cを介して受信装置100に送信するものである。伝送線路9A~9Cの特性インピーダンスは、この例では、50[Ω]である。
 なお、以下では、送信部11A,11B,11Cのうちの任意の一つを表すものとして送信部11を適宜用いる。同様に、制御信号UPA,UPB,UPCのうちの任意の一つを表すものとして制御信号UPを適宜用い、制御信号DNA,DNB,DNCのうちの任意の一つを表すものとして制御信号DNを適宜用い、制御信号MMA,MMB,MMCのうちの任意の一つを表すものとして制御信号MMを適宜用い、制御信号SIGA,SIGB,SIGCのうちの任意の一つを表すものとして信号SIGを適宜用いる。
 図2は、送信部11の一構成例を表すものである。送信部11は、制御部20と、ドライバ部13とを有している。
 制御部20は、制御信号UP,DN,MMに基づいて、信号UP2,DN2,UP3,DN3を生成するものである。制御部20は、遅延回路21~23と、論理回路24,25と、論理積回路26~28とを有している。
 遅延回路21は、制御信号UPを遅延量td1だけ遅延して、信号UP1として出力するものである。遅延回路22は、制御信号DNを遅延量td1だけ遅延して、信号DN1として出力するものである。すなわち、遅延回路21の遅延量と遅延回路22の遅延量は同じである。遅延回路23は、制御信号MMを遅延量td2だけ遅延して、信号MM1として出力するものである。遅延回路23の遅延量td2は、遅延回路21,22の遅延量td1よりも大きい(td2>td1)ものである。これらの遅延回路21~23の各遅延量は、後述するように、信号SIGの各遷移の開始タイミングを設定するものである。
 論理積回路26は、制御信号MMと信号MM1との論理積を求め、信号Mflagとして出力するものである。論理回路24は、信号UP1の反転信号と信号Mflagとの否定論理積を求め、信号UP2として出力するものである。論理回路25は、信号DN1の反転信号と信号Mflagとの否定論理積を求め、信号DN2として出力するものである。論理積回路27は、信号UP1と信号Mflagとの論理積を求め、信号UP3として出力するものである。論理積回路28は、信号DN1と信号Mflagとの論理積を求め、信号DN3として出力するものである。
 ドライバ部13は、信号UP2,DN2,UP3,DN3に基づいて、信号SIGを生成するものである。ドライバ部13は、ドライバ回路30,40を有している。ドライバ回路30の正入力端子には信号UP2が入力され、負入力端子には信号DN2が入力され、出力端子は、ドライバ回路40の出力端子に接続されるとともに送信部11の出力端子Toutに接続されている。ドライバ回路40の正入力端子には信号UP3が入力され、負入力端子には信号DN3が入力され、出力端子は、ドライバ回路30の出力端子に接続されるとともに出力端子Toutに接続されている。
 図3は、ドライバ部13の一構成例を表すものである。ドライバ回路30は、トランジスタ32,33と、抵抗素子31,34,35とを有している。トランジスタ32,33は、この例では、NチャネルMOS(Metal Oxide Semiconductor)型のFET(Field Effect Transistor)である。トランジスタ32のゲートは、ドライバ回路30の正入力端子に対応するものであり、信号UP2が供給され、ソースは抵抗素子31の一端に接続され、ドレインはトランジスタ33のドレインに接続されるとともに抵抗素子35の一端に接続されている。トランジスタ33のゲートは、ドライバ回路30の負入力端子に対応するものであり、信号DN2が供給され、ソースは抵抗素子34の一端に接続され、ドレインはトランジスタ32のドレインに接続されるとともに抵抗素子35の一端に接続されている。抵抗素子31の一端はトランジスタ32のソースに接続され、他端には電圧V1が供給されている。電圧V1は、例えば400[mV]である。抵抗素子34の一端はトランジスタ33のソースに接続され、他端は接地されている。抵抗素子35の一端はトランジスタ32,33のドレインに接続され、他端は、ドライバ回路30の出力端子に対応するものであり、出力端子Toutに接続されている。この例では、抵抗素子31の抵抗値と、トランジスタ32のオン抵抗の抵抗値と、抵抗素子35の抵抗値の和は、100[Ω]程度であり、同様に、抵抗素子34の抵抗値と、トランジスタ33のオン抵抗の抵抗値と、抵抗素子35の抵抗値の和は、この例では100[Ω]程度である。
 ドライバ回路40は、ドライバ回路30と同様に、トランジスタ42,43と、抵抗素子41,44,45とを有している。トランジスタ42,43は、この例では、NチャネルMOS型のFETである。トランジスタ42のゲートは、ドライバ回路40の正入力端子に対応するものであり、信号UP3が供給され、ソースは抵抗素子41の一端に接続され、ドレインはトランジスタ43のドレインに接続されるとともに抵抗素子45の一端に接続されている。トランジスタ43のゲートは、ドライバ回路40の負入力端子に対応するものであり、信号DN3が供給され、ソースは抵抗素子44の一端に接続され、ドレインはトランジスタ42のドレインに接続されるとともに抵抗素子45の一端に接続されている。抵抗素子41の一端はトランジスタ42のソースに接続され、他端には電圧V1が供給されている。抵抗素子44の一端はトランジスタ43のソースに接続され、他端は接地されている。抵抗素子45の一端はトランジスタ42,43のドレインに接続され、他端は、ドライバ回路40の出力端子に対応するものであり、出力端子Toutに接続されている。この例では、抵抗素子41の抵抗値と、トランジスタ42のオン抵抗の抵抗値と、抵抗素子45の抵抗値の和は、100[Ω]程度であり、同様に、抵抗素子44の抵抗値と、トランジスタ43のオン抵抗の抵抗値と、抵抗素子45の抵抗値の和は、この例では100[Ω]程度である。
 このように、ドライバ回路30の出力端子と、ドライバ回路40の出力端子は互いに接続されている。そして、後述するように、送信部11では、信号SIGの電圧レベルにかかわらず、4つのトランジスタ32,33,42,43のうちの2つのトランジスタがオン状態になる。これにより、送信部11は、出力インピーダンスを50[Ω]程度にすることができ、インピーダンスマッチングを実現しやすくすることができるようになっている。
 図4は、送信部11の入出力特性を表すものである。図4に示すように、制御信号UP,MMが“1”であり、制御信号DNが“0”である場合には、信号SIGは高レベル電圧VHになる。また、制御信号DN,MMが“1”であり、制御信号UPが“0”である場合には、信号SIGは低レベル電圧VLになる。また、制御信号MMが“0”である場合には、制御信号UP,DNにかかわらず、信号SIGは中レベル電圧VMになる。すなわち、制御信号MMは、信号SIGを中レベル電圧VMにするか否かを制御する信号であり、送信部11は、制御信号MMが“0”である場合に、信号SIGを中レベル電圧VMに設定する。そして、送信部11は、制御信号MMが“1”である場合には、制御信号UP,DNに応じて信号SIGを高レベル電圧VHまたは低レベル電圧VLに設定するようになっている。
 このように、送信部11A~11Cのそれぞれは、3つの電圧レベル(高レベル電圧VH、低レベル電圧VL、および中レベル電圧VM)のうちのいずれか一つを出力する。その際、送信装置10では、3つの送信部11A~11Cが、互いに異なる電圧レベルを出力する。すなわち、信号SIGA,SIGB,SIGCの電圧レベルは、互いに異なるようになっている。
 図5は、受信装置100の一構成例を表すものである。受信装置100は、信号SIGA,SIGB,SIGCを受信するものである。受信装置100は、抵抗素子101A~101Cと、アンプ102A~102Cとを有している。
 抵抗素子101A~101Cは、通信システム1における終端抵抗として機能するものであり、抵抗値は、この例では、50[Ω]程度である。抵抗素子101Aの一端は、入力端子TinAなどに接続されるとともに信号SIGAが供給され、他端は抵抗素子101B,101Cの他端に接続されている。抵抗素子101Bの一端は、入力端子TinBなどに接続されるとともに信号SIGBが供給され、他端は抵抗素子101A,101Cの他端に接続されている。抵抗素子101Cの一端は、入力端子TinCなどに接続されるとともに信号SIGCが供給され、他端は抵抗素子101A,101Bの他端に接続されている。
 アンプ102A~102Cは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じて“1”または“0”を出力するものである。アンプ102Aの正入力端子は、アンプ102Cの負入力端子、抵抗素子101Aの一端、および入力端子TinAに接続されるとともに信号SIGAが供給され、負入力端子は、アンプ102Bの正入力端子、抵抗素子101Bの一端、および入力端子TinBに接続されるとともに信号SIGBが供給される。アンプ102Bの正入力端子は、アンプ102Aの負入力端子、抵抗素子101Bの一端、および入力端子TinBに接続されるとともに信号SIGBが供給され、負入力端子は、アンプ102Cの正入力端子、抵抗素子101Cの一端、および入力端子TinCに接続されるとともに信号SIGCが供給される。アンプ102Cの正入力端子は、アンプ102Bの負入力端子、抵抗素子101Cの一端、および入力端子TinCに接続されるとともに信号SIGCが供給され、負入力端子は、アンプ102Aの正入力端子、抵抗素子101A、および入力端子TinAに接続されるとともに信号SIGAが供給される。
 図6は、受信装置100の一動作例を表すものである。この例では、信号SIGAは高レベル電圧VHであり、信号SIGBは低レベル電圧VLであり、信号SIGCは中レベル電圧VMである。この場合には、入力端子TinA、抵抗素子101A、抵抗素子101B、入力端子TinBの順に電流Iinが流れる。そして、アンプ102Aの正入力端子には高レベル電圧VHが供給されるとともに負入力端子には低レベル電圧VLが供給され、アンプ102Aは“1”を出力する。また、アンプ102Bの正入力端子には低レベル電圧VLが供給されるとともに負入力端子には中レベル電圧VMが供給され、アンプ102Bは“0”を出力する。また、アンプ102Cの正入力端子には中レベル電圧VMが供給されるとともに負入力端子には高レベル電圧VHが供給され、アンプ102Cは“0”を出力するようになっている。
 このようにして、受信装置100では、アンプ102A~102Cのそれぞれが、信号SIGA~SIGCのうちの2つの差分に応じて“1”または“0”を出力し、後段回路がその出力信号に基づいて所定の処理を行うようになっている。
 ここで、トランジスタ32,42は、本開示における「第1のスイッチ」の一具体例に対応する。トランジスタ33,43は、本開示における「第2のスイッチ」の一具体例に対応する。
[動作および作用]
 続いて、本実施の形態の通信システム1の動作および作用について説明する。
(全体動作概要)
 まず、図1,2を参照して、通信システム1の全体動作概要を説明する。送信部11Aは、制御信号UPA,DNA,MMAに基づいて信号SIGAを生成し、伝送線路9Aを介して受信装置100に送信する。同様に、送信部11Bは、制御信号UPB,DNB,MMBに基づいて信号SIGBを生成し、伝送線路9Bを介して受信装置100に送信し、送信部11Cは、制御信号UPC,DNC,MMCに基づいて信号SIGCを生成し、伝送線路9Cを介して受信装置100に送信する。そして、受信装置100は、信号SIGA,SIGB,SIGCを受信する。
(送信部11の詳細動作)
 各送信部11(送信部11A~11C)では、制御部20が、制御信号UP,DN,MMに基づいて、信号UP2,DN2,UP3,DN3を生成する。そして、ドライバ部13が、信号UP2,DN2,UP3,DN3に基づいて信号SIG(信号SIGA~SIGC)を生成する。以下に、送信部11の詳細動作について説明する。
 図7は、送信部11の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は信号UP1または信号DN1の波形を示し、(C)は制御信号MMの波形を示し、(D)は信号MM1の波形を示し、(E)は信号Mflagの波形を示し、(F)は信号UP2または信号DN2の波形を示し、(G)は信号UP3または信号DN3の波形を示し、(H)は信号SIGの波形を示す。
 送信部11には、最小パルス幅が時間Pである制御信号UP,DN,MMが供給される。遅延回路21は、制御信号UPを遅延量td1だけ遅延して信号UP1を生成し、同様に、遅延回路22は、制御信号DNを遅延量td1だけ遅延して信号DN1を生成する(図7(A),(B))。また、遅延回路23は、制御信号MMを遅延量td2だけ遅延して信号MM1を生成する(図7(C),(D))。論理積回路26は、制御信号MMと信号MM1の論理積を求めて信号Mflagを生成する(図7(C)~(E))。
 タイミングt3以前では、信号Mflagが“1”であるため、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図7(F))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図7(G))。そして、ドライバ部13は、これらの信号UP2,DN2,UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図7(H))。
 図8Aは、信号SIGを高レベル電圧VHにする場合におけるドライバ部13の動作状態を表すものである。この図8Aでは、トランジスタ32,33,42,43を、その動作状態を示すスイッチとして描いている。この場合には、信号UP2,UP3が“1”になるとともに信号DN2,DN3が“0”になり、これにより、トランジスタ32,42がオン状態になるとともにトランジスタ33,43がオフ状態になる。その結果、抵抗素子31、トランジスタ32、および抵抗素子35にこの順で電流I1が流れるとともに、抵抗素子41、トランジスタ42、および抵抗素子45にこの順で電流I2が流れる。その結果、信号SIGが高レベル電圧VHになる。
 図8Bは、信号SIGを低レベル電圧VLにする場合におけるドライバ部13の動作状態を表すものである。この場合には、信号UP2,UP3が“0”になるとともに信号DN2,DN3が“1”になり、これにより、トランジスタ32,42がオフ状態になるとともにトランジスタ33,43がオン状態になる。その結果、抵抗素子35、トランジスタ33、および抵抗素子34にこの順で電流I3が流れるとともに、抵抗素子45、トランジスタ43、および抵抗素子44にこの順で電流I4が流れる。その結果、信号SIGが低レベル電圧VLになる。
 信号SIGの遷移には、ある程度の時間を要する。ドライバ部13は、信号SIGを遷移させる際、信号UP2,DN2,UP3,DN3が変化したタイミング(例えばタイミングt1,t2など)において、信号SIGの遷移を開始させる(図7(H))。具体的には、ドライバ部13は、図8Aに示したように、トランジスタ32,42をオン状態にして電流I1,I2を流すことにより、低レベル電圧VLから高レベル電圧VHに向かって遷移を開始させ、あるいは、図8Bに示したように、トランジスタ33,43をオン状態にして電流I3,I4を流すことにより、高レベル電圧VHから低レベル電圧VLに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 次に、タイミングt3において、信号Mflagが“1”から“0”に変化する(図7(E))。これにより、論理回路24は信号UP2を“1”にし、論理回路25は信号DN2を“1”にする(図7(F))。同様に、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図7(G))。これに応じて、ドライバ部13は、信号SIGを、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへ遷移させる(図7(H))。
 図8Cは、信号SIGを中レベル電圧VMにする場合におけるドライバ部13の動作状態を表すものである。この場合には、信号UP2,DN2が“1”になるとともに信号UP3,DN3が“0”になるため、トランジスタ32,42がオン状態になるとともにトランジスタ33,43がオフ状態になる。すなわち、ドライバ部13では、いわゆるテブナン終端が実現される。その結果、抵抗素子31およびトランジスタ32にこの順で電流I5が流れるとともに、トランジスタ33および抵抗素子34にこの順で電流I6が流れる。その結果、信号SIGが中レベル電圧VMになる。
 ドライバ部13は、信号SIGを遷移させる際、タイミングt3において、信号SIGの遷移を開始させる(図7(H))。具体的には、ドライバ部13は、図8Cに示したように、トランジスタ32,33をオン状態にして電流I5,I6を流すことにより、低レベル電圧VLまたは高レベル電圧VHから中レベル電圧VMに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは中レベル電圧VMに到達し、遷移が終了する。
 次に、タイミングt5において、信号Mflagが“0”から“1”に変化する(図7(E))。これにより、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図7(F))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図7(G))。これに応じて、ドライバ部13は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図7(H))。その際、ドライバ部13は、このタイミングt5において、信号SIGの遷移を開始させる。具体的には、ドライバ部13は、図8Aに示したように、トランジスタ32,42をオン状態にして電流I1,I2を流すことにより、中レベル電圧VMから高レベル電圧VHに向かって遷移を開始させ、あるいは、図8Bに示したように、トランジスタ33,43をオン状態にして電流I3,I4を流すことにより、中レベル電圧VMから低レベル電圧VLに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 このように、送信部11では、制御信号UP,DNを遅延量td1だけ遅延するとともに制御信号MMを遅延量td2だけ遅延し、遅延された信号に基づいてドライバ部13を制御する。これにより、送信部11では、信号SIGにおける各遷移の開始タイミングをずらすことができる。
 図9は、信号SIGの各遷移を表すものであり、(A)は各遷移を重ねて描いたものであり、(B)は高レベル電圧VHから中レベル電圧VMへの遷移Thmおよび低レベル電圧VLから中レベル電圧VMへの遷移Tlmを示し、(C)は高レベル電圧VHから低レベル電圧VLへの遷移Thlおよび低レベル電圧VLから高レベル電圧VHへの遷移Tlhを示し、(D)は中レベル電圧VMから高レベル電圧VHへの遷移Tmhおよび中レベル電圧VMから低レベル電圧VLへの遷移Tmlを示す。なお、信号SIGの各遷移は、実際には、例えば、目標電圧に向かって徐々に収束するような波形を示すが、この図9では、説明の便宜上、各遷移を直線により示している。
 図9に示したように、送信部11では、遷移Thm,Tlm(図9(B))の開始タイミングt11を、遷移Thl,Tlh(図9(C))の開始タイミングt12よりも早いタイミングに設定している。ここで、タイミングt11とタイミングt12の差は、遅延回路21,22の遅延量td1に対応するものである。このように、遷移の開始タイミングをずらすことにより、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。すなわち、遷移Thm,Tlmのスルーレートは、遷移Thl,Tlhのスルーレートよりも低い。よって、送信部11では、遷移Thm,Tlmを遷移Thl,Tlhよりも早く開始することにより、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 また、送信部11では、遷移Tmh,Tml(図9(D))の開始タイミングt13を、遷移Thl,Tlh(図9(C))の開始タイミングt12よりも遅いタイミングに設定している。ここで、タイミングt11とタイミングt13との差は、遅延回路23の遅延量td2に対応するものである。このように、遷移Tmh,Tmlの開始タイミングを遅らせることにより、遷移Tmh,Tmlの開始タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 このように、送信部11では、各遷移の開始タイミングをずらすことにより、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングと、遷移Tmh,Tmlの開始タイミングとをほぼ一致させる。これにより、信号SIGのアイダイアグラムにおけるアイ開口を広げることができる。
 図10は、信号SIGのアイダイアグラムを表すものである。信号SIGでは、2つのアイ開口E1,E2が生じる。アイ開口E1は、高レベル電圧VHと中レベル電圧VMとの間に生じ、アイ開口E2は、中レベル電圧VMと低レベル電圧VLとの間に生じる。アイ開口E1,E2の時間幅は、ほぼ時間Pと同じである。送信部11では、上述したように、遅延回路21~23を設け、各遷移の開始タイミングをずらすようにしたので、後述する比較例の場合と比べて、アイ開口E1,E2の時間幅を広げることができ、その結果、通信品質を高めることができる。
 また、送信部11では、図8A~8Cに示したように、信号SIGの電圧レベルにかかわらず、4つのトランジスタ32,33,42,43のうちの2つのトランジスタをオン状態にした。具体的には、送信部11は、電圧SIGを高レベル電圧VHにする場合には、トランジスタ32,42をオン状態にし(図8A)、電圧SIGを低レベル電圧VLにする場合には、トランジスタ33,43をオン状態にし(図8B)、電圧SIGを中レベル電圧VMにする場合には、トランジスタ32,33をオン状態にしている(図8C)。これにより、送信部11は、信号SIGの電圧レベルにかかわらず、出力インピーダンスを50[Ω]程度にすることができ、インピーダンスマッチングを実現しやすくすることができる。
(比較例)
 次に、比較例に係る送信部11Rについて説明する。
 図11は、比較例に係る送信部11Rの一構成例を表すものである。送信部11Rは、制御部20Rを有している。制御部20Rは、論理回路24,25と、論理積回路27,28を有している。制御部20Rは、上記第1の実施の形態に係る制御部20から遅延回路21~23および論理積回路26を省いたものである。すなわち、論理回路24および論理積回路27は、制御信号UP,MMに基づいて動作し、論理回路25および論理積回路28は、制御信号DN,MMに基づいて動作するようになっている。
 図12は、送信部11Rの一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は制御信号MMの波形を示し、(C)は信号UP2または信号DN2の波形を示し、(D)は信号UP3または信号DN3の波形を示し、(E)は信号SIGの波形を示す。
 タイミングt23以前では、制御信号MMが“1”であるため、論理回路24は制御信号UPを信号UP2として出力し、論理回路25は制御信号DNを信号DN2として出力する(図12(C))。同様に、論理積回路27は制御信号UPを信号UP3として出力し、論理積回路28は制御信号DNを信号DN3として出力する(図12(D))。そして、ドライバ部13は、これらの信号UP2,DN2,UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図12(E))。その際、ドライバ部13は、信号UP2,DN2,UP3,DN3が変化したタイミング(例えばタイミングt21,t22など)において、信号SIGの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 次に、タイミングt23において、制御信号MMが“1”から“0”に変化する(図12(B))。これにより、論理回路24は信号UP2を“1”にし、論理回路25は信号DN2を“1”にする(図12(C))。同様に、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図12(D))。これに応じて、ドライバ部13は、信号SIGを、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへ遷移させる(図12(E))。その際、ドライバ部13は、このタイミングt23において、信号SIGの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは中レベル電圧VMに到達し、遷移が終了する。
 次に、タイミングt24において、制御信号MMが“0”から“1”に変化する(図12(B))。これにより、論理回路24は制御信号UPを信号UP2として出力し、論理回路25は制御信号DNを信号DN2として出力する(図12(C))。同様に、論理積回路27は制御信号UPを信号UP3として出力し、論理積回路28は制御信号DNを信号DN3として出力する(図12(D))。これに応じて、ドライバ部13は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図12(E))。その際、ドライバ部13は、このタイミングt24において、信号SIGの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 図13は、送信部11Rの出力信号SIGの各遷移を表すものであり、(A)は各遷移を重ねて描いたものであり、(B)は遷移Thmおよび遷移Tlmを示し、(C)は遷移Thlおよび遷移Tlhを示し、(D)はTmhおよび遷移Tmlを示す。このように、本比較例に係る送信部11Rでは、遷移Thm,Tlm(図13(B))の開始タイミングと、遷移Thl,Tlh(図13(C))の開始タイミングと、遷移Tmh,Tml(図13(D))の開始タイミングとは、ほぼ同じである。その結果、送信部11Rでは、図13(A)に示したように、信号SIGにジッタJが生じている。
 図14は、送信部11Rの出力信号SIGのアイダイアグラムを表すものである。信号SIGでは、本実施の形態の場合と同様に2つのアイ開口ER1,ER2が生じる。これらのアイ開口ER1,ER2の時間幅は、時間PからジッタJの分を差し引いたものである。すなわち、アイ開口ER1,ER2の時間幅は、本実施の形態に係るアイ開口E1,E2の時間幅(図10)に比べて狭くなってしまう。これにより、送信部11Rでは、通信品質を低下してしまうおそれがある。
 一方、本実施の形態に係る送信部11では、遅延回路21~23を設け、各遷移の開始タイミングをずらすようにした。具体的には、図9に示したように、遷移Thm,Tlm(図9(B))の開始タイミングを、遷移Thl,Tlh(図9(C))の開始タイミングよりも早いタイミングに設定し、また、遷移Tmh,Tml(図9(D))の開始タイミングを、遷移Thl,Tlh(図9(C))の開始タイミングよりも遅いタイミングに設定した。このように、送信部11では、各遷移の開始タイミングをずらすようにしたので、信号SIGのアイダイアグラムにおけるアイ開口の時間幅を広げることができ、その結果、通信品質を高めることができる。
[効果]
以上のように本実施の形態では、各遷移の開始タイミングをずらすようにしたので、通信品質を高めることができる。
 また、本実施の形態では、信号SIGを中レベル電圧にする際、ドライバ部をテブナン終端したので、インピーダンスマッチングを実現しやすくすることができる。
[変形例1-1]
 上記実施の形態では、信号SIGを中レベル電圧VMに設定する際にドライバ部13をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部14について詳細に説明する。
 図15は、送信部14の一構成例を表すものである。送信部14は、制御部29と、ドライバ回路50とを有している。制御部29は、制御信号UP,DN,MMに基づいて、信号UP3,DN3を生成するものである。制御部29は、遅延回路21~23と、論理積回路26~28とを有している。すなわち、制御部29は、上記第1の実施の形態に係る制御部20から論理回路24,25を省いたものである。ドライバ回路50は、信号UP3,DN3に基づいて、信号SIGを生成するものである。
 図16は、ドライバ回路50の一構成例を表すものである。ドライバ回路50は、上記第1の実施の形態に係るドライバ回路30,40と同様に、トランジスタ52,53と、抵抗素子51,54,55とを有している。トランジスタ52,53は、この例では、NチャネルMOS型のFETである。トランジスタ52のゲートは、ドライバ回路50の正入力端子に対応するものであり、制御部29から信号UP3が供給され、ソースは抵抗素子51の一端に接続され、ドレインはトランジスタ53のドレインに接続されるとともに抵抗素子55の一端に接続されている。トランジスタ53のゲートは、ドライバ回路50の負入力端子に対応するものであり、制御部29から信号DN3が供給され、ソースは抵抗素子54の一端に接続され、ドレインはトランジスタ52のドレインに接続されるとともに抵抗素子55の一端に接続されている。抵抗素子51の一端はトランジスタ52のソースに接続され、他端には電圧V1が供給されている。抵抗素子54の一端はトランジスタ53のソースに接続され、他端は接地されている。抵抗素子55の一端はトランジスタ52,53のドレインに接続され、他端は、ドライバ回路50の出力端子に対応するものであり、出力端子Toutに接続されている。この例では、抵抗素子51の抵抗値と、トランジスタ52のオン抵抗の抵抗値と、抵抗素子55の抵抗値の和は、50[Ω]程度であり、同様に、抵抗素子54の抵抗値と、トランジスタ53のオン抵抗の抵抗値と、抵抗素子55の抵抗値の和は、この例では50[Ω]程度である。
 図17は、送信部14の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は信号UP1または信号DN1の波形を示し、(C)は制御信号MMの波形を示し、(D)は信号MM1の波形を示し、(E)は信号Mflagの波形を示し、(F)は信号UP3または信号DN3の波形を示し、(G)は信号SIGの波形を示す。
 タイミングt43以前では、信号Mflagが“1”であるため、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図17(F))。そして、ドライバ回路50は、これらの信号UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図17(G))。
 図18Aは、信号SIGを高レベル電圧VHにする場合におけるドライバ回路50の動作状態を表すものである。この場合には、信号UP3が“1”になるとともに信号DN3が“0”になり、これにより、トランジスタ52がオン状態になるとともにトランジスタ53がオフ状態になる。その結果、抵抗素子51、トランジスタ52、および抵抗素子55にこの順で電流I7が流れる。その結果、信号SIGが高レベル電圧VHになる。
 図18Bは、信号SIGを低レベル電圧VLにする場合におけるドライバ回路50の動作状態を表すものである。この場合には、信号UP3が“0”になるとともに信号DN3が“1”になり、これにより、トランジスタ52がオフ状態になるとともにトランジスタ53がオン状態になる。その結果、抵抗素子55、トランジスタ53、および抵抗素子54にこの順で電流I8が流れる。その結果、信号SIGが低レベル電圧VLになる。
 ドライバ回路50は、信号SIGを遷移させる際、信号UP3,DN3が変化したタイミング(例えばタイミングt41,t42など)において、信号SIGの遷移を開始させる(図17(G))。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 次に、タイミングt43において、信号Mflagが“1”から“0”に変化する(図17(E))。これにより、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図17(F))。これに応じて、ドライバ回路50は、信号SIGを、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへ遷移させる(図17(G))。
 図18Cは、信号SIGを中レベル電圧VMにする場合におけるドライバ回路50の動作状態を表すものである。この場合には、信号UP3,DN3がともに“0”になるため、トランジスタ52,53はともにオフ状態になる。すなわち、ドライバ回路50の出力インピーダンスは、ハイインピーダンスになる。これにより、信号SIGは、受信回路90の抵抗素子101A~101Cを介して、中レベル電圧VMに設定される。
 ドライバ回路50は、信号SIGを遷移させる際、タイミングt43において、信号SIGの遷移を開始させる(図17(G))。そして、遷移が開始してから所定時間経過した後に、信号SIGは中レベル電圧VMに到達し、遷移が終了する。
 次に、タイミングt45において、信号Mflagが“0”から“1”に変化する(図17(E))。これにより、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図17(F))。これに応じて、ドライバ回路50は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図17(G))。その際、ドライバ回路50は、このタイミングt45において、信号SIGの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号SIGは高レベル電圧VHまたは低レベル電圧VLに到達し、遷移が終了する。
 このように構成しても、上記第1の実施の形態に係る送信部11と同様の効果を得ることができる。
[変形例1-2]
 上記実施の形態では、信号DN2をドライバ回路30の負入力端子に供給するとともに、信号DN3をドライバ回路40の負入力端子に供給したが、これに限定されるものではない。これに代えて、例えば、図19に示す送信部15のように、信号DN2をドライバ回路40の負入力端子に供給するとともに、信号DN3をドライバ回路30の負入力端子に供給してもよい。この場合には、信号SIGを中レベル電圧VMに設定する際、ドライバ回路30のトランジスタ32と、ドライバ回路40のトランジスタ43とがオン状態になる。このように構成しても、上記第1の実施の形態に係る送信部11と同様の効果を得ることができる。
[変形例1-3]
 上記実施の形態では、遅延回路21,22は、入力信号を遅延量td1だけ遅延し、遅延回路23は、入力信号を遅延量td2だけ遅延したが、これに限定されるものではなく、これに代えて、例えば、図20に示す送信部16のように、遅延量を変更可能に構成してもよい。この送信部16は、制御部60を有している。制御部60は、遅延回路61~63と、遅延量設定部64とを有している。遅延回路61は、遅延制御信号CTL1に基づいて遅延量を変更可能に構成されたものであり、制御信号UPを遅延して信号UP1として出力するものである。遅延回路62は、遅延制御信号CTL2に基づいて遅延量を変更可能に構成されたものであり、制御信号DNを遅延して信号DN1として出力するものである。遅延回路63は、遅延制御信号CTL3に基づいて遅延量を変更可能に構成されたものであり、制御信号MMを遅延して信号MM1として出力するものである。遅延量設定部64は、遅延制御信号CTL1~CTL3を介して、遅延回路61~63の遅延量を設定するものである。これにより、送信部16では、遅延回路61~63の遅延量を調整することができ、その結果、アイ開口E1,E2の時間幅を調整することができる。
 また、例えば、図21に示す通信システム2のように、受信装置からの指示に基づいて、遅延量を制御してもよい。通信システム2は、受信装置110と、送信装置70とを備えている。受信装置110は、検出部111を有している。この検出部111は、信号SIGA~SIGCのアイ開口やジッタを検出し、その検出結果を信号DETとして出力するものである。送信装置70は、送信部71A~71Cを有している。送信部71A~71Cは、送信部16(図20)と同様の構成を有するものであり、信号DETに基づいて、遅延回路61~63の遅延量を変更可能に構成されたものである。
 この通信システム2では、例えば、キャリブレーションモードにおいて、アイ開口E1,E2の時間幅が広くなるように、遅延回路61~63の遅延量が調整される。具体的には、まず、送信装置70がキャリブレーション用の所定のパターンの信号SIGA~SIGCを送信する。そして、受信装置110は、その信号SIGA~SIGCのアイ開口やジッタを検出し、その検出結果を送信装置70に通知する。そして、送信装置70は、この検出結果に基づいて、遅延回路61~63の遅延量を変更する。このような動作を例えば複数回繰り返すことにより、アイ開口E1,E2の時間幅が広くなるように、遅延回路61~63の遅延量を調整することができる。そして、遅延量の調整後に、キャリブレーションモードを終了して、通常のデータ伝送を行う。このようなキャリブレーションは、例えば、電源投入時に実施するようにしてもよいし、定期的に実施するようにしてもよいし、やりとりされるデータ量が少ないときに実施するようにしてもよい。
<2.第2の実施の形態>
 次に、第2の実施の形態に係る通信システム3について説明する。本実施の形態は、プリエンファシスを行う送信部を備えたものである。その他の構成は、上記第1の実施の形態(図1など)と同様である。なお、上記第1の実施の形態に係る通信システム1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
 図1に示したように、通信システム3は、送信装置80を備えている。送信装置80は、3つの送信部81A,81B,81Cを有している。なお、以下では、送信部81A,81B,81Cのうちの任意の一つを表すものとして送信部81を適宜用いる。
 図22は、送信部81の一構成例を表すものである。送信部81は、制御部90と、ドライバ部13とを有している。制御部90は、遅延回路91~93と、論理回路94と、セレクタ95,96とを有している。遅延回路91は、制御信号DNを遅延量td11だけ遅延して出力するものである。遅延回路92は、制御信号UPを遅延量td11だけ遅延して出力するものである。遅延回路93は、制御信号MMを遅延量td11だけ遅延して、信号Mflagとして出力するものである。すなわち、遅延回路91~93の遅延量は同じである。論理回路94は、制御信号MMの反転信号と信号Mflagとの論理積を求め、信号MPとして出力するものである。セレクタ95は、信号MPが“1”である場合には遅延回路91の出力信号を信号UP1として出力し、信号MPが“0”である場合には制御信号UPを信号UP1として出力するものである。セレクタ96は、信号MPが“1”である場合には遅延回路92の出力信号を信号DN1として出力し、信号MPが“0”である場合には制御信号DNを信号DN1として出力するものである。
 図23は、送信部81の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は制御信号MMの波形を示し、(C)は信号Mflagの波形を示し、(D)は信号MPの波形を示し、(E)は信号UP1または信号DN1の波形を示し、(F)は信号UP2または信号DN2の波形を示し、(G)は信号UP3または信号DN3の波形を示し、(H)は信号SIGの波形を示す。
 遅延回路93は、制御信号MMを遅延量td11だけ遅延して信号Mflagを生成する(図23(B),(C))。そして、論理回路94は、制御信号MMの反転信号と信号Mflagの論理積を求めて信号MPを生成する(図23(B)~(D))。この信号MPが“0”である場合には、セレクタ95は制御信号UPを信号UP1として出力し、セレクタ96は制御信号DNを信号DN1として出力する(図23(E))。また、信号MPが“1”である場合には、セレクタ95は遅延回路91の出力信号を信号UP1として出力し、遅延回路92の出力信号を信号DN1として出力する。
 タイミングt54以前では、信号Mflagが“1”であるため、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図23(F))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図23(G))。そして、ドライバ部13は、これらの信号UP2,DN2,UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図23(H))。
 その際、信号MPが“0”から“1”に変化したタイミングt53の前後では、信号UP1,DN1はともに反転する。すなわち、制御信号UPと制御信号DNは互いに反転したものであるため、例えば、タイミングt52~t53の期間における制御信号UPは、タイミングt53~t54の期間における遅延回路91の出力信号(すなわち制御信号DNを遅延した信号)を反転した信号になる。このように、信号UP1,DN1が、タイミングt53の前後で反転するため、信号UP2,DN2,UP3,DN3もまた、タイミングt53の前後で反転する。
 よって、タイミングt53~t54において、信号SIGが低レベル電圧VLから中レベル電圧VMに遷移する場合には、ドライバ部13では、図8Aに示したように、トランジスタ32,42がともにオン状態になる。これにより、信号SIGは、あたかも低レベル電圧VLから高レベル電圧VHに遷移するかのように変化し、中レベル電圧VMに到達する。同様に、信号SIGが高レベル電圧VHから中レベル電圧VMに遷移する場合には、ドライバ部13では、図8Bに示したように、トランジスタ33,43がともにオン状態になる。これにより、信号SIGは、あたかも高レベル電圧VHから低レベル電圧VLに遷移するかのように変化し、中レベル電圧VMに到達する。このように、送信部81は、このタイミングt53~t54の期間において、プリエンファシスを行う。
 次に、タイミングt54において、信号Mflagが“1”から“0”に変化する(図23(C))。これにより、論理回路24は信号UP2を“1”にし、論理回路25は信号DN2を“1”にする(図23(F))。同様に、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図23(G))。このとき、ドライバ部13では、図8Cに示したように、トランジスタ33,34がともにオン状態になり、テブナン終端が実現される。よって、この後、信号SIGは、中レベル電圧VMを維持する(図23(H))。
 次に、タイミングt56において、信号Mflagが“0”から“1”に変化する(図23(C))。これにより、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図23(F))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図23(G))。これに応じて、ドライバ部13は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図23(H))。
 このように、送信部81では、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMに遷移する際、プリエンファシスを行う。これにより、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへの遷移を短い時間で行うことができる。
 図24は、信号SIGの各遷移を表すものであり、(A)は各遷移を重ねて描いたものであり、(B)は高レベル電圧VHから中レベル電圧VMへの遷移Thmおよび低レベル電圧VLから中レベル電圧VMへの遷移Tlmを示し、(C)は高レベル電圧VHから低レベル電圧VLへの遷移Thlおよび低レベル電圧VLから高レベル電圧VHへの遷移Tlhを示し、(D)は中レベル電圧VMから高レベル電圧VHへの遷移Tmhおよび中レベル電圧VMから低レベル電圧VLへの遷移Tmlを示す。
 図24に示したように、送信部81では、遷移Thm,Tlm(図24(B))のスルーレートは、遷移Thl,Tlh(図24(C))のスルーレートとほぼ同じにしている。すなわち、送信部81では、例えば、信号SIGが高レベル電圧VHから中レベル電圧VMに遷移する際、プリエンファシスにより、あたかも高レベル電圧VHから低レベル電圧VLに遷移するかのように変化する。同様に、例えば、信号SIGが低レベル電圧VLから中レベル電圧VMに遷移する際、プリエンファシスにより、あたかも低レベル電圧VLから高レベル電圧VHに遷移するかのように変化する。これにより、送信部81では、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 また、送信部81では、上記第1の実施の形態の場合(図9)と同様に、遷移Tmh,Tml(図24(D))の開始タイミングt62は、遷移Thl,Tlh(図24(C))の開始タイミングt61よりも遅いタイミングに設定している。ここで、タイミングt61とタイミングt62との差は、遅延回路91~93の遅延量td11に対応するものである。このように、遷移Tmh,Tmlの開始タイミングを遅らせることにより、遷移Tmh,Tmlの開始タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 このように、送信部81では、信号SIGが高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMに遷移する際にプリエンファシスを行うとともに、信号SIGが中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLに遷移する際に遷移の開始タイミングを遅らせる。これにより、送信部81では、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングと、遷移Tmh,Tmlの開始タイミングとをほぼ一致させることができ、その結果、信号SIGのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。
以上のように本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、プリエンファシスを行うようにしたので、通信品質を高めることができる。その他の効果は、上記第1の実施の形態の場合と同様である。
[変形例2-1]
 上記実施の形態では、信号SIGを中レベル電圧VMに設定する際にドライバ部13をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部84について詳細に説明する。
 図25は、送信部84の一構成例を表すものである。送信部84は、制御部99と、ドライバ回路50とを有している。制御部99は、制御信号UP,DN,MMに基づいて、信号UP3,DN3を生成するものである。制御部99は、遅延回路91~93と、論理回路94と、セレクタ95,96と、論理積回路27,28とを有している。すなわち、制御部99は、上記第2の実施の形態に係る制御部90から論理回路24,25を省いたものである。
 図26は、送信部84の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は制御信号MMの波形を示し、(C)は信号Mflagの波形を示し、(D)は信号MPの波形を示し、(E)は信号UP1または信号DN1の波形を示し、(F)は信号UP3または信号DN3の波形を示し、(G)は信号SIGの波形を示す。
 タイミングt74以前では、信号Mflagが“1”であるため、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図26(F))。そして、ドライバ回路50は、これらの信号UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図26(G))。その際、送信部84は、上記第2の実施の形態に係る送信部81と同様に、タイミングt73~t74の期間においてプリエンファシスを行い、信号SIGは、タイミングt74において、中レベル電圧VMに到達する。
 次に、タイミングt74において、信号Mflagが“1”から“0”に変化する(図26(C))。これにより、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図26(F))。このとき、ドライバ回路50では、図18Cに示したように、トランジスタ52,53がともにオフ状態になり、出力インピーダンスがハイインピーダンスになる。よって、この後、信号SIGは、中レベル電圧VMを維持する(図26(G))。
 次に、タイミングt76において、信号Mflagが“0”から“1”に変化する(図26(C))。これにより、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図26(F))。これに応じて、ドライバ回路50は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図26(G))。
 このように構成しても、上記第2の実施の形態に係る送信部81と同様の効果を得ることができる。
[その他の変形例]
 上記第2の実施の形態に係る送信部81に、上記第1の実施の形態の各変形例を適用してもよい。
<3.第3の実施の形態>
 次に、第3の実施の形態に係る通信システム4について説明する。本実施の形態は、第2の実施の形態に係る送信部81とは異なる方法でプリエンファシスを行う送信部を備えたものである。その他の構成は、上記第1の実施の形態(図1など)と同様である。なお、上記第1の実施の形態に係る通信システム1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
 図1に示したように、通信システム4は、送信装置120を備えている。送信装置120は、3つの送信部121A,121B,121Cを有している。なお、以下では、送信部121A,121B,121Cのうちの任意の一つを表すものとして送信部121を適宜用いる。
 図27は、送信部121の一構成例を表すものである。送信部121は、制御部130と、ドライバ部13とを有している。制御部130は、遅延回路131~133と、論理回路134と、論理和回路135,136とを有している。遅延回路131は、制御信号UPを遅延量td21だけ遅延して、信号UP4として出力するものである。遅延回路132は、制御信号DNを遅延量td21だけ遅延して、信号DN4として出力するものである。すなわち、遅延回路131,132の遅延量は同じである。遅延回路133は、制御信号MMを遅延量td22だけ遅延して、信号MM2として出力するものである。遅延回路133の遅延量td22は、遅延回路131,132の遅延量td21よりも大きい(td22>td21)ものである。論理回路134は、制御信号MMの反転信号と信号Mflagの論理積を求め、信号MPとして出力するものである。論理和回路135は、信号UP4と信号MPとの論理和を求め、信号UP1として出力するものである。論理和回路136は、信号DN4と信号MPとの論理和を求め、信号DN1として出力するものである。
 図28は、送信部121の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は信号UP4または信号DN4の波形を示し、(C)は制御信号MMの波形を示し、(D)は信号Mflagの波形を示し、(E)は信号MPの波形を示し、(F)は信号UP1または信号DN1の波形を示し、(G)は信号UP2または信号DN2の波形を示し、(H)は信号UP3または信号DN3の波形を示し、(I)は信号SIGの波形を示す。
 遅延回路131は、制御信号UPを遅延量td21だけ遅延して信号UP4を生成し、遅延回路132は、制御信号DNを遅延量td21だけ遅延して信号DN4を生成する(図28(A),(B))。遅延回路133は、制御信号MMを遅延量td22だけ遅延して信号Mflagを生成する(図28(C),(D))。論理回路134は、制御信号MMの反転信号と信号Mflagの論理積を求めて信号MPを生成する(図28(E))。論理和回路135は、信号UP4と信号MPの論理和を求めて信号UP1を生成し、論理和回路136は、信号DN4と信号MPの論理和を求めて信号DN1を生成する(図28(F))。
 タイミングt84以前では、信号Mflagが“1”であるため、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図28(G))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図28(H))。そして、ドライバ部13は、これらの信号UP2,DN2,UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図28(I))。
 その際、タイミングt83~t84の期間では、信号MPが“1”であるため、信号UP1,DN1もまた“1”になり、信号UP2,DN2,UP3,DN3もまた“1”になる。これに応じて、ドライバ部13は、信号SIGを、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへ遷移させる(図28(I))。
 図29は、信号SIGを中レベル電圧VMにする場合におけるドライバ部13の動作状態を表すものである。この場合には、信号UP2,DN2,UP3,DN3が“1”になるため、トランジスタ32,33,42,43がオン状態になる。すなわち、ドライバ部13では、いわゆるテブナン終端が実現される。その結果、抵抗素子31およびトランジスタ32にこの順で電流I5が流れるとともに、トランジスタ33および抵抗素子34にこの順で電流I6が流れ、同様に、抵抗素子41およびトランジスタ42にこの順で電流I7が流れるとともに、トランジスタ43および抵抗素子44にこの順で電流I8が流れる。その結果、信号SIGが中レベル電圧VMになる。
 次に、タイミングt84において、信号Mflagが“1”から“0”に変化する(図28(D))。これにより、論理回路24は信号UP2を“1”にし、論理回路25は信号DN2を“1”にする(図28(G))。同様に、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図28(H))。このとき、ドライバ部13では、図8Cに示したように、トランジスタ33,34がともにオン状態になり、テブナン終端が実現される。よって、この後、信号SIGは、中レベル電圧VMを維持する(図28(I))。
 次に、タイミングt85において、信号Mflagが“0”から“1”に変化する(図28(D))。これにより、論理回路24は信号UP1を信号UP2として出力し、論理回路25は信号DN1を信号DN2として出力する(図28(G))。同様に、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図28(H))。これに応じて、ドライバ部13は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図28(I))。
 このように、送信部121では、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMに遷移する際、テブナン終端によりプリエンファシスを行う。これにより、高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMへの遷移を短い時間で行うことができる。
 図30は、信号SIGの各遷移を表すものであり、(A)は各遷移を重ねて描いたものであり、(B)は高レベル電圧VHから中レベル電圧VMへの遷移Thmおよび低レベル電圧VLから中レベル電圧VMへの遷移Tlmを示し、(C)は高レベル電圧VHから低レベル電圧VLへの遷移Thlおよび低レベル電圧VLから高レベル電圧VHへの遷移Tlhを示し、(D)は中レベル電圧VMから高レベル電圧VHへの遷移Tmhおよび中レベル電圧VMから低レベル電圧VLへの遷移Tmlを示す。
 図30に示したように、送信部121では、遷移Thm,Tlm(図30(B))の開始タイミングt91を、遷移Thl,Tlh(図30(C))の開始タイミングt92よりも早いタイミングに設定している。ここで、タイミングt91とタイミングt92の差は、遅延回路131,132の遅延量td21に対応するものである。このように、遷移の開始タイミングをずらすことにより、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。すなわち、送信部121では、遷移Thm,Tlmにおいて、テブナン終端によりプリエンファシスを行っているものの、この例では、遷移Thm,Tlmのスルーレートは、遷移Thl,Tlhのスルーレートよりも低い。よって、送信部11では、遷移Thm,Tlmを遷移Thl,Tlhよりも早く開始することにより、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 また、送信部121では、上記第1の実施の形態の場合(図9)と同様に、遷移Tmh,Tml(図30(D))の開始タイミングt93を、遷移Thl,Tlh(図30(C))の開始タイミングt92よりも遅いタイミングに設定している。ここで、タイミングt91とタイミングt93との差は、遅延回路133の遅延量td22に対応するものである。このように、遷移Tmh,Tmlの開始タイミングを遅らせることにより、遷移Tmh,Tmlの開始タイミングと、遷移Thl,Tlhの交差タイミングとをほぼ一致させることができる。
 このように、送信部121では、信号SIGが高レベル電圧VHまたは低レベル電圧VLから中レベル電圧VMに遷移する際に、テブナン終端によりプリエンファシスを行うとともに、遷移の開始タイミングを早める。また、送信部121では、信号SIGが中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLに遷移する際に遷移の開始タイミングを遅らせる。これにより、送信部121では、遷移Thm,Tlmの終了タイミングと、遷移Thl,Tlhの交差タイミングと、遷移Tmh,Tmlの開始タイミングとをほぼ一致させることができ、その結果、信号SIGのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。
以上のように本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、テブナン終端によりプリエンファシスを行うようにしたので、信号のスルーレートを高くすることができ、通信品質を高めることができる。
また、本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、テブナン終端によりプリエンファシスに加え、遷移の開始タイミングを調節するようにしたので、信号SIGのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。
その他の効果は、上記第1の実施の形態の場合と同様である。
[変形例3-1]
 上記実施の形態では、信号SIGを中レベル電圧VMに設定する際にドライバ部13をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部124について詳細に説明する。
 図31は、送信部124の一構成例を表すものである。送信部124は、制御部139と、ドライバ回路50とを有している。制御部139は、制御信号UP,DN,MMに基づいて、信号UP3,DN3を生成するものである。制御部139は、遅延回路131~133と、論理回路134と、論理和回路135,136と、論理積回路27,28とを有している。すなわち、制御部139は、上記第3の実施の形態に係る制御部130から論理回路24,25を省いたものである。
 図32は、送信部124の一動作例を表すものであり、(A)は制御信号UPまたは制御信号DNの波形を示し、(B)は信号UP4または信号DN4の波形を示し、(C)は制御信号MMの波形を示し、(D)は信号Mflagの波形を示し、(E)は信号MPの波形を示し、(F)は信号UP1または信号DN1の波形を示し、(G)は信号UP3または信号DN3の波形を示し、(H)は信号SIGの波形を示す。
 タイミングt104以前では、信号Mflagが“1”であるため、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図32(G))。そして、ドライバ回路50は、これらの信号UP3,DN3の変化に応じて、信号SIGを、高レベル電圧VHと低レベル電圧VLとの間で遷移させる(図32(H))。その際、送信部124は、上記第3の実施の形態に係る送信部121と同様に、タイミングt103~t104の期間において、テブナン終端によるプリエンファシスを行い、信号SIGは、タイミングt104において、中レベル電圧VMに到達する。
 次に、タイミングt104において、信号Mflagが“1”から“0”に変化する(図32(D))。これにより、論理積回路27は信号UP3を“0”にし、論理積回路28は信号DN3を“0”にする(図32(G))。このとき、ドライバ回路50では、図18Cに示したように、トランジスタ52,53がともにオフ状態になり、出力インピーダンスがハイインピーダンスになる。よって、この後、信号SIGは、中レベル電圧VMを維持する(図32(H))。
 次に、タイミングt105において、信号Mflagが“0”から“1”に変化する(図32(D))。これにより、論理積回路27は信号UP1を信号UP3として出力し、論理積回路28は信号DN1を信号DN3として出力する(図32(G))。これに応じて、ドライバ回路50は、信号SIGを、中レベル電圧VMから高レベル電圧VHまたは低レベル電圧VLへ遷移させる(図32(H))。
 このように構成しても、上記第3の実施の形態に係る送信部121と同様の効果を得ることができる。
[その他の変形例]
 上記第3の実施の形態に係る送信部121に、上記第1の実施の形態の各変形例を適用してもよい。
<4.適用例>
 次に、上記実施の形態および変形例で説明した送信装置の適用例について説明する。
 図33は、上記実施の形態等の送信装置が適用されるスマートフォン300(多機能携帯電話)の外観を表すものである。このスマートフォン300には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の送信装置が適用されている。
 図34は、スマートフォン300に用いられるアプリケーションプロセッサ310の一構成例を表すものである。アプリケーションプロセッサ310は、CPU(Central Processing Unit)311と、メモリ制御部312と、電源制御部313と、外部インタフェース314と、GPU(Graphics Processing Unit)315と、メディア処理部316と、ディスプレイ制御部317と、MIPI(Mobile Industry Processor Interface)インタフェース318とを有している。CPU311、メモリ制御部312、電源制御部313、外部インタフェース314、GPU315、メディア処理部316、ディスプレイ制御部317は、この例では、システムバス319に接続され、このシステムバス319を介して、互いにデータのやり取りをすることができるようになっている。
 CPU311は、プログラムに従って、スマートフォン300で扱われる様々な情報を処理するものである。メモリ制御部312は、CPU311が情報処理を行う際に使用するメモリ501を制御するものである。電源制御部313は、スマートフォン300の電源を制御するものである。
 外部インタフェース314は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部502およびイメージセンサ503と接続されている。無線通信部502は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、RF(Radio Frequency)フロントエンド部などを含んで構成される。イメージセンサ503は、画像を取得するものであり、例えばCMOSセンサを含んで構成される。
 GPU315は、画像処理を行うものである。メディア処理部316は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部317は、MIPIインタフェース318を介して、ディスプレイ504を制御するものである。MIPIインタフェース318は画像信号をディスプレイ504に送信するものである。画像信号としては、例えば、YUV形式やRGB形式などの信号を用いることができる。このMIPIインタフェース318には、例えば、上記実施の形態等の送信装置が適用される。
 図35は、イメージセンサ410の一構成例を表すものである。イメージセンサ410は、センサ部411と、ISP(Image Signal Processor)412と、JPEG(Joint Photographic Experts Group)エンコーダ413と、CPU414と、RAM(Random Access Memory)415と、ROM(Read Only Memory)416と、電源制御部417と、IC(Inter-Integrated Circuit)インタフェース418と、MIPIインタフェース419とを有している。これらの各ブロックは、この例では、システムバス420に接続され、このシステムバス420を介して、互いにデータのやり取りをすることができるようになっている。
 センサ部411は、画像を取得するものであり、例えばCMOSセンサにより構成されるものである。ISP412は、センサ部411が取得した画像に対して所定の処理を行うものである。JPEGエンコーダ413は、ISP412が処理した画像をエンコードしてJPEG形式の画像を生成するものである。CPU414は、プログラムに従ってイメージセンサ410の各ブロックを制御するものである。RAM415は、CPU414が情報処理を行う際に使用するメモリである。ROM416は、CPU414において実行されるプログラムを記憶するものである。電源制御部417は、イメージセンサ410の電源を制御するものである。ICインタフェース418は、アプリケーションプロセッサ310から制御信号を受け取るものである。また、図示していないが、イメージセンサ410は、アプリケーションプロセッサ310から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ410は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。MIPIインタフェース419は、画像信号をアプリケーションプロセッサ310に送信するものである。画像信号としては、例えば、YUV形式やRGB形式などの信号を用いることができる。このMIPIインタフェース419には、例えば、上記実施の形態等の送信装置が適用される。
 以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
 例えば、上記の各実施の形態では、送信部11は、3つの電圧レベル(高レベル電圧VH、低レベル電圧VL、中レベル電圧VM)を生成可能に構成したが、これに限定されるものではなく、これに代えて、例えば、4つ以上の電圧レベルを生成可能に構成してもよい。
 また、例えば、上記の各実施の形態では、送信装置10に3つの送信部11A~11Cを設けたが、これに限定されるものではなく、これに代えて、2つ以下、または4つ以上の送信部を設けてもよい。
 なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
 なお、本技術は以下のような構成とすることができる。
(1)出力端子と、
 前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
 前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
 を備えた送信装置。
(2)前記複数の電圧は、第1の電圧と、第2の電圧と、前記第1の電圧と前記第2の電圧との間の第3の電圧とを含む
 前記(1)に記載の送信装置。
(3)前記第3の電圧から前記第1の電圧または前記第2の電圧への電圧遷移における遷移開始タイミングは、前記第1の電圧と前記第2の電圧との間の電圧遷移における遷移開始タイミングよりも遅い
 前記(2)に記載の送信装置。
(4)前記第1の電圧と前記第2の電圧との間の電圧遷移における遷移開始タイミングは、前記第1の電圧または前記第2の電圧から前記第3の電圧への電圧遷移における遷移開始タイミングよりも遅い
 前記(2)または(3)に記載の送信装置。
(5)前記制御部は、各遷移開始タイミングを設定する1または複数の遅延回路を有する
 前記(1)から(4)のいずれかに記載の送信装置。
(6)前記1または複数の遅延回路のうちの少なくとも1つは、遅延量が変更可能に構成されている
 前記(5)に記載の送信装置。
(7)前記ドライバ部は、2つのドライバ回路を有し、
 各ドライバ回路は、
 一端が前記第1の電圧に対応する電圧を出力する第1の電源に導かれ、他端が前記出力端子に導かれた第1のスイッチと、
 一端が前記第2の電圧に対応する電圧を出力する第2の電源に導かれ、他端が前記出力端子に導かれた第2のスイッチと
 を有する
 前記(2)または(3)に記載の送信装置。
(8)前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第2のスイッチのそれぞれを一旦オン状態にするとともに前記第1のスイッチをそれぞれ一旦オフ状態にした後に、前記第2のスイッチのうちの一方をオフ状態にするとともに前記第1のスイッチのうちの一方をオン状態にする
 前記(7)に記載の送信装置。
(9)前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第1のスイッチのそれぞれおよび第2のスイッチのそれぞれを一旦オン状態にした後に、前記第1のスイッチのうちの一方および前記第2のスイッチのうちの一方をオフ状態にする
 前記(7)に記載の送信装置。
(10)前記制御部は、前記所定期間の時間長を設定する1または複数の遅延回路を有する
 前記(8)または(9)に記載の送信装置。
(11)前記ドライバ部は、
 前記第1のスイッチのそれぞれをオン状態にするとともに前記第2のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第1の電圧に設定し、
 前記第2のスイッチのそれぞれをオン状態にするとともに前記第1のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第2の電圧に設定し、
 前記第1のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに前記第2のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記出力端子の電圧を前記第3の電圧に設定する
 前記(7)から(10)のいずれかに記載の送信装置。
(12)前記ドライバ部は、
 一端が前記第1の電圧に対応する電圧を出力する第1の電源に導かれ、他端が前記出力端子に導かれた第1のスイッチと、
 一端が前記第2の電圧に対応する電圧を出力する第2の電源に導かれ、他端が前記出力端子に導かれた第2のスイッチと
 を有する
 前記(2)または(3)に記載の送信装置。
(13)前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第2のスイッチを一旦オン状態にするとともに前記第1のスイッチをオフ状態にした後に、前記第2のスイッチをオフ状態にする
 前記(12)に記載の送信装置。
(14)前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第1のスイッチおよび第2のスイッチをそれぞれ一旦オン状態にした後に、前記第1のスイッチおよび前記第2のスイッチをそれぞれオフ状態にする
 前記(12)に記載の送信装置。
(15)前記ドライバ部は、
 前記第1のスイッチをオン状態にするとともに前記第2のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第1の電圧に設定し、
 前記第2のスイッチをオン状態にするとともに前記第1のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第2の電圧に設定し、
 前記第1のスイッチおよび前記第2のスイッチをオフ状態にすることにより、1または複数の終端抵抗素子を介して、前記出力端子の電圧を前記第3の電圧に設定する
 前記(12)から(14)のいずれかに記載の送信装置。
(16)送信装置と
 受信装置と
 を備え、
 前記送信装置は、
 出力端子と、
 前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
 前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
 を有する
 通信システム。
(17)前記受信装置は、受信信号に基づいて1または複数のパラメータを取得する検出部を有し、
 前記制御部は、前記1または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
 前記(16)に記載の通信システム。
(18)前記制御部は、各遷移開始タイミングを設定する1または複数の遅延回路を有し、前記1または複数のパラメータに基づいて、前記1または複数の遅延回路における遅延量を調整する
 前記(17)に記載の通信システム。
(19)キャリブレーションモードを有し
 前記ドライバ部は、前記キャリブレーションモードにおいて、所定パターンを有する所定の信号を送信し、
 前記検出部は、前記所定の信号に基づいて前記1または複数のパラメータを取得し、
 前記制御部は、前記1または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
 前記(17)または(18)に記載の通信システム。
 本出願は、日本国特許庁において2014年3月25日に出願された日本特許出願番号2014-062570号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
 当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

  1.  出力端子と、
     前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
     前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
     を備えた送信装置。
  2.  前記複数の電圧は、第1の電圧と、第2の電圧と、前記第1の電圧と前記第2の電圧との間の第3の電圧とを含む
     請求項1に記載の送信装置。
  3.  前記第3の電圧から前記第1の電圧または前記第2の電圧への電圧遷移における遷移開始タイミングは、前記第1の電圧と前記第2の電圧との間の電圧遷移における遷移開始タイミングよりも遅い
     請求項2に記載の送信装置。
  4.  前記第1の電圧と前記第2の電圧との間の電圧遷移における遷移開始タイミングは、前記第1の電圧または前記第2の電圧から前記第3の電圧への電圧遷移における遷移開始タイミングよりも遅い
     請求項2に記載の送信装置。
  5.  前記制御部は、各遷移開始タイミングを設定する1または複数の遅延回路を有する
     請求項1に記載の送信装置。
  6.  前記1または複数の遅延回路のうちの少なくとも1つは、遅延量が変更可能に構成されている
     請求項5に記載の送信装置。
  7.  前記ドライバ部は、2つのドライバ回路を有し、
     各ドライバ回路は、
     一端が前記第1の電圧に対応する電圧を出力する第1の電源に導かれ、他端が前記出力端子に導かれた第1のスイッチと、
     一端が前記第2の電圧に対応する電圧を出力する第2の電源に導かれ、他端が前記出力端子に導かれた第2のスイッチと
     を有する
     請求項2に記載の送信装置。
  8.  前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第2のスイッチのそれぞれを一旦オン状態にするとともに前記第1のスイッチをそれぞれ一旦オフ状態にした後に、前記第2のスイッチのうちの一方をオフ状態にするとともに前記第1のスイッチのうちの一方をオン状態にする
     請求項7に記載の送信装置。
  9.  前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第1のスイッチのそれぞれおよび第2のスイッチのそれぞれを一旦オン状態にした後に、前記第1のスイッチのうちの一方および前記第2のスイッチのうちの一方をオフ状態にする
     請求項7に記載の送信装置。
  10.  前記制御部は、前記所定期間の時間長を設定する1または複数の遅延回路を有する
     請求項8に記載の送信装置。
  11.  前記ドライバ部は、
     前記第1のスイッチのそれぞれをオン状態にするとともに前記第2のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第1の電圧に設定し、
     前記第2のスイッチのそれぞれをオン状態にするとともに前記第1のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第2の電圧に設定し、
     前記第1のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに前記第2のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記出力端子の電圧を前記第3の電圧に設定する
     請求項7に記載の送信装置。
  12.  前記ドライバ部は、
     一端が前記第1の電圧に対応する電圧を出力する第1の電源に導かれ、他端が前記出力端子に導かれた第1のスイッチと、
     一端が前記第2の電圧に対応する電圧を出力する第2の電源に導かれ、他端が前記出力端子に導かれた第2のスイッチと
     を有する
     請求項2に記載の送信装置。
  13.  前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第2のスイッチを一旦オン状態にするとともに前記第1のスイッチをオフ状態にした後に、前記第2のスイッチをオフ状態にする
     請求項12に記載の送信装置。
  14.  前記第1の電圧から前記第3の電圧への電圧遷移の際、前記制御部は、所定期間において前記第1のスイッチおよび第2のスイッチをそれぞれ一旦オン状態にした後に、前記第1のスイッチおよび前記第2のスイッチをそれぞれオフ状態にする
     請求項12に記載の送信装置。
  15.  前記ドライバ部は、
     前記第1のスイッチをオン状態にするとともに前記第2のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第1の電圧に設定し、
     前記第2のスイッチをオン状態にするとともに前記第1のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第2の電圧に設定し、
     前記第1のスイッチおよび前記第2のスイッチをオフ状態にすることにより、1または複数の終端抵抗素子を介して、前記出力端子の電圧を前記第3の電圧に設定する
     請求項12に記載の送信装置。
  16.  送信装置と
     受信装置と
     を備え、
     前記送信装置は、
     出力端子と、
     前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
     前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
     を有する
     通信システム。
  17.  前記受信装置は、受信信号に基づいて1または複数のパラメータを取得する検出部を有し、
     前記制御部は、前記1または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
     請求項16に記載の通信システム。
  18.  前記制御部は、各遷移開始タイミングを設定する1または複数の遅延回路を有し、前記1または複数のパラメータに基づいて、前記1または複数の遅延回路における遅延量を調整する
     請求項17に記載の通信システム。
  19.  キャリブレーションモードを有し
     前記ドライバ部は、前記キャリブレーションモードにおいて、所定パターンを有する所定の信号を送信し、
     前記検出部は、前記所定の信号に基づいて前記1または複数のパラメータを取得し、
     前記制御部は、前記1または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
     請求項17に記載の通信システム。
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