JP2006014327A - 電圧レベルコーディングシステム及び方法 - Google Patents

Abstract

【課題】 電圧レベルコーディングシステム及び方法を提供する。
【解決手段】 第１コードを利用してコーディングされたデータセグメントを受信するための入力と、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルのうち一つを表す第２データコードを供給するための出力とを有するレベルエンコーダを含む電圧レベルコーディングシステムである。変換部は、第２データコードを電圧レベルに変換する。制御部の出力は、電圧レベルを供給する。デジタルデータをコーディングする方法は、第１データ遷移を判断する段階と、第１データ遷移内のデータスキューを最小化するための少なくとも一つの追加レベルを含むコードを発生させる段階と、第１データ遷移をコード内の追加レベルでコーディングする段階と、を含む。
【選択図】図５

Description

本発明は、コーディングシステム及び方法に係り、特に、電圧レベルコーディングシステム及び方法に関する。

図１は、送信部１０２と受信部１０４とを含む典型的なデータ伝送システムのブロックダイアグラムである。送信部１０２は、デジタル信号ＤＡＴＡ＿ＩＮを受信して、デジタル／アナログ変換部（ＤＡＣ：Ｄｉｇｉｔａｌｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１０６を利用して、デジタル信号ＤＡＴＡ＿ＩＮを伝送可能なアナログ信号ＤＡＴＡに変換する。送信部１０２は、アナログ信号ＤＡＴＡを受信部１０４内のアナログ／デジタル変換部（ＡＤＣ：Ａｎａｌｏｇｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１０８に伝送する。ＡＤＣ １０８は、アナログデータＤＡＴＡをデジタル信号ＤＡＴＡ＿ＯＵＴに変換する。

送信部１０２と、特に、ＡＤＣ １０６とは、デジタル信号ＤＡＴＡ＿ＩＮをアナログ信号ＤＡＴＡとして受信部１０４に伝送する前に、デジタル信号ＤＡＴＡ＿ＩＮをエンコーディングできる。送信部１０２は、８Ｂ／１０Ｂコーディングの多様な伝送コードを使用して、デジタル信号ＤＡＴＡ＿ＩＮをエンコーディングできる。

８Ｂ／１０Ｂコーディングは、直流（ＤＣ：ＤｉｒｅｃｔＣｕｒｒｅｎｔ）平衡コード（balanced code）であるため、高速ローカル領域のネックワークとコンピュータリンクとにとても適しており、かつ広く使われる。ＤＣ平衡伝送コードは、ＤＣフリーであり、データパターンに関係なく、一定のＤＣレベルを有する。ＤＣ平衡伝送コードは、伝送システムを簡素化できるため、大きく注目されている。このようなシステムの簡素化は、最終的に、システムコストを減らし、信頼性を向上させる。

８Ｂ／１０Ｂコーディングは、各データオクテットを検査し、１０ビットコードを割当てる。一つの方法は、８ビット幅のデータを２個のパケットまたはニブルに分割することを含む。第１ニブルは、５ＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ）を含み、第２ニブルは、３ ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ）を含む。５ニブルは、６ビットコードにエンコードされ、３ニブルは、４ビットコードにエンコードされる。二つのエンコードされたニブルは、１０ビットコードパケットを構成し、１０ビットコードパケットは、送信部１０２から直列に伝送されて受信部１０４に伝送される。８Ｂ／１０Ｂコーディングテーブルはよく知られており、例えば、１９９５年２月７日にＧｌｅｉｃｈｅｒｔによる特許文献１に開示されている。

１０ビットコードパケットは、５個の１と５個の０とを含むか、４個の１と６個の０とを含むか、または６個の１と４個の０とを含むことができる。これは、コードパケットの間に過度に多くの連続的な１または０が発生しないことを保証する。ＤＣバランスを維持するために、ランニングディスパリティ（running disparity）と呼ばれる計算が、伝送される１の数が伝送される０の数と同じになるように維持するために使用される。

８Ｂ／１０Ｂコーディングは、多様な理由で不利である。その一つは、８Ｂ／１０Ｂコーディングは、各８ビットデータについて１０ビットを使用して、線路速度に対してデータレート速度を低下させることである。例えば、１Ｇｂｐｓのデータレートを得るために、ライン速度は、１０／８＊１＝１.２５Ｇｂｐとならねばならない。

他の不利な理由は、最高レベルと最低レベルとの間の伝送が伝送周波数特性を低下させることである。図２は、互いに重畳されている他のレベル間の多様な遷移を有する、８Ｂ／１０Ｂコードデータについての経時的な電圧振幅ダイアグラムである。図３は、８Ｂ／１０Ｂコーディングの状態遷移ダイアグラムである。図２及び図３では、１.２Ｖの電圧レベルは、００ロジック状態を示し、１.８Ｖ電圧レベルは、１０ロジック状態を示すと仮定する。図２及び図３を参照すれば、ダイアグラムは、一つの状態から他の状態への遷移、例えば、１０−１１−１０への遷移または１１−００−１１への遷移、その他の遷移によって、多様な８Ｂ／１０Ｂコードパケットの応答を示す。図３に示したように、最も長い遷移は、００状態と１０状態との遷移またはその逆の遷移で発生する。これらの長い状態遷移は、電圧遷移が大きければ大きい程、信号が適切な電圧レベル、すなわち適当なコード状態まで到達するのに長い時間がかかるため、高周波データの伝送に不利な影響を及ぼすワイドアイオープニングを作り出す。

したがって、改良されたコーディングシステム及び方法が必要である。
米国特許第５,３８７,９１１号明細書

本発明が解決しようとする課題は、短い遷移時間でデータスキューを最小化して高速動作を実現できる電圧レベルコーディングシステム及び方法を提供することである。

前記目的を達成するために、本発明の好適な実施の形態に係る電圧レベルコーディングシステム及び方法は、第１コードを利用してコーディングされたデータセグメントを受信するための入力と、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルのうち一つを示す第２データコードを供給するための出力と、を有するレベルエンコーダを含む。変換部は、第２データコードを各電圧レベルに変換する。そして、制御部の出力は、電圧レベルを供給する。

レベルエンコーダは、第１コード内のデータセグメントを受信でき、第２コード内のデータセグメントを供給できる。

第１コードは、１及び０を含み、第２コードは、１、０及びＳを含むことができる。

レベルエンコーダは、第１コード内の直列データセグメントを第１コード内の並列データセグメントに変換する直列／並列変換部を含むことができる。入力ラッチは、第１コード内の並列データセグメントをラッチする。コーディングブロックは、第１コード内の並列データセグメントを第２コード内の並列データセグメントにコーディングする。出力ラッチは、第２コード内の並列データセグメントをラッチする。そして、並列／直列変換部は、第２コード内の並列データセグメントを第２コード内の直列データセグメントに変換する。

変換部は、第２コード内のデータセグメントを受信するプリドライバと、プリドライバに対応する電圧レベルを発生させるマルチレベルドライバと、を含むことができる。

システムは、電圧レベルを第２データコードに変換する第２変換部と、第２データコードを受信するための入力と第２データコード内のデータセグメントを供給するための出力とを有するレベルデコーダを含むことができる。

アナログチャンネルへの伝送のために、デジタルデータをコーディングする方法は、第１データ遷移を判断する段階と、第１データ遷移内のデータスキューを最小化するための少なくとも一つの追加レベルを含むコードを発生させる段階と、第１データ遷移をコード内の追加レベルにコーディングする段階と、を含む。

第１データ遷移を判断する段階は、ローからハイへのデータ遷移を判断する段階でありうる。

判断する段階は、最低レベルから最高レベルへの遷移を判断する段階でありうる。

判断する段階は、００と１０との間の遷移を判断する段階でありうる。

コードを発生させる段階は、追加的なＳＳレベルを有するコードを発生させる段階でありうる。

追加的なＳＳレベルでコードを発生させる段階は、１０レベルよりは００レベルに近いＳＳレベルを発生させる段階でありうる。

データコーディング方法は、少なくとも一つのレベルを含む第１コードから第２コードまでデジタルデータをコーディングする段階を含むことができる。

デジタルデータをコーディングする段階は、コーディングされたデジタルデータをＮビットデジタル／アナログ変換部の入力に印加する段階と、変換部の出力について、２^Ｎに少なくとも一つの追加レベルを加算したレベルを発生させる段階と、を含むことができる。

メモリシステムは、制御部とメモリ装置とを含む。制御部は、データセグメントを受信するための入力と、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルのうち、各データセグメントに割当てられた一つの電圧レベルを示すデータコードを供給するための出力と、を有するレベルエンコーダを含む。第１変換部は、データコードを各電圧レベルに変換し、制御部は、電圧レベルを供給するために出力する。メモリ装置は、制御部から電圧レベルを受信する入力と、電圧レベルをデータコードに変換する第２変換部と、データコードを受信するための入力とデータコードを供給するための出力とを有するレベルデコーダと、を含む。

メモリ装置は、制御部と連結されるアナログチャンネルと、電圧レベルが印加されるメモリと、を含むことができる。

レベルエンコーダは、ローからハイへの遷移に少なくとも一つの追加電圧レベルを割当てることができる。

レベルエンコーダは、最低レベルから最高レベルへの遷移に、少なくとも一つの追加電圧レベルを割当てることができる。

少なくとも一つの追加電圧レベルは、１０レベルよりは００レベルに近い。

第１変換部は、Ｎビットデジタル／アナログ変換部であり、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルを第１変換部の出力として発生できる。

第２変換部は、Ｎビットデジタル／アナログ変換部であり、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルを第２変換部の出力として発生できる。

本発明は、短い遷移時間でデータスキューを最小化して、データ伝送システムの高速動作を実現できる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を表す。

図４は、本発明の好適な一実施形態によるコーディング伝送ダイアグラムである。図４を参照すれば、本実施形態のコーディングシステムは、既存のコーディングシステム、例えば、８Ｂ／１０Ｂコーディングについて、付加的な電圧レベルを表す付加的なＳＳコードを含む。ＳＳコードは、１０コードよりは００コードを表す電圧レベルに実質的に近い所定の電圧レベルを表すことができる。例えば、００コードが１.２Ｖを表し、１０コードが１.８Ｖを表す場合において、ＳＳコードは、１.０Ｖと同じ電圧レベルで表すことができる。

本実施形態のコーディングシステムは、望ましくない高周波動作を表すデータパターン、例えば、００−１０−００パターンをさらに望ましい高周波動作を表すパターン、例えば、００−ＳＳ−００パターンに代替することができる。言い換えれば、本発明の好適な実施の形態に係るコーディングシステムは、００と１０との間の最も長い電圧遷移を、さらに短い００−ＳＳ遷移に代替することができるが、このとき、ＳＳコードは、１０コードの電圧レベルより００コードの電圧レベルに近い電圧レベルを表す。その結果、短縮された遷移時間により、データスキューを最小化させ、高周波動作を向上させる。

図５は、本発明の好適な一実施形態によるデータ伝送システム２００のブロックダイアグラムである。図５を参照すれば、伝送システム２００は、デジタル信号ＤＡＴＡ＿ＩＮを受信し、レベルエンコーダ２０５とＤＡＣ２０６とを利用して、伝送可能なアナログ信号ＤＡＴＡに変換する送信部２０２を含む。送信部２０２は、アナログ信号ＤＡＴＡを受信部２０４のＡＤＣ ２０８とレベルデコーダ２０９とに伝送する。受信部２０４は、アナログ信号ＤＡＴＡを受信し、かつデコーディングしてデジタル信号ＤＡＴＡ＿ＯＵＴを提供する。

図６は、図５に示したレベルエンコーダ２０５の実施形態のブロックダイアグラムである。図６を参照すれば、レベルエンコーダ２０５は、デジタル信号ＤＡＴＡ＿ＩＮからデータセグメント、例えば、ＡＢ、ＣＤ、及びＥＦデータセグメントを受信し、各データセグメントを少なくとも一つの電圧レベルを表す少なくとも一つの付加的なＳＳコードを含むＵＶ、ＷＸ、及びＹＺコードでエンコーディングする。言い換えれば、入力されたデジタル信号ＤＡＴＡ＿ＩＮは、１及び０でコーディングされたデータセグメントを含み、コーディングされたデータ信号ＴＡ＿ＩＮは、１、０、及びＳでコーディングされたデータセグメントを含む。

前述したように、ＳＳコードは、データセグメントの遷移時間を短縮させることによって、データスキューを最小化できる電圧レベルを表すことができる。例えば、００コードが１.２Ｖを表し、１０コードが１.８Ｖを表す場合、ＳＳコードは、１.０Ｖでセットされることができる。本発明の好適な実施の形態に係るコーディングシステムは、００コードと１０コードとの間の１.２Ｖから１.８Ｖへの電圧スイングを要求するデータ遷移を、１.２Ｖから１.０Ｖへの電圧スイングに代替することができる。図６を参照すれば、３個のデータセグメントは、それぞれ２ビット（例えば、ＡＢ、ＣＤ、ＥＦ）で表す。しかし、当業者ならば、本発明の好適な実施の形態によれば、各データセグメントが複数のビットを有する複数のデータセグメントに広く拡張できることが分かるであろう。

図７は、図５及び図６に示したレベルエンコーダ２０５の実施形態の具体的なブロックダイアグラムである。図７を参照すれば、レベルエンコーダ２０５は、デジタル信号ＤＡＴＡ−ＩＮからの直列データセグメントＡＢ，ＣＤ，ＥＦを並列セグメント７０４（例えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦ）に変換する直列／並列変換部７０２を含む。並列セグメント７０４は、多様な伝送コード、例えば、８Ｂ／１０Ｂコーディングで１及び０を基礎とした伝送コードでコーディングされることができる。関数マッピングブロックまたは回路７０６は、並列データセグメント７０４をＮビットに付加的な電圧レベルを表す一つの付加的なコード（例えば、ＳＳコード）を加算した本発明の好適な実施の形態に係るコードによって、並列セグメント７０８に合せるか、またはコーディングする。すなわち、関数マッピングブロック７０６は、１及び０を基礎とした第１コード内の並列データセグメント７０４を、１、０及びＳを基礎とした第２コード内の並列データコード７０８にコード化する。

表１は、図３に示した４個の可能なレベル００，０１，１１，１０に変更できる６ビットデータセグメントを、図４に示した５個の可能なレベルＳＳ，００，０１，１１，１０に変更できる６ビットデータセグメントにマッピングするための例示的な表である。これは、エンコーダ２０５によって行われるマッピングである。４個のレベルのうち、遷移の全ての可能な組合わせが非コーディングされた列にリストされており、５個のレベルのうち、遷移の全ての可能な組合わせがコーディングされた列にリストされている。非コーディングされた列の影の付いた領域は、４レベルコードで最も悪い場合の遷移、すなわち、隣接した遷移が４個のレベルを横切る組み合わせを表す。言い換えれば、影の付いた領域は、隣接した遷移が００と１０との間またはその逆を有する組み合わせである。左側列に遷移の各可能な組み合わせが１−６４で番号付けられている。

コーディングされた列内の影の付いた部分は、５レベルコード内の最も悪い場合の遷移、すなわち、隣接した遷移が４または５レベルを横切る遷移の全ての組み合わせを表す。言い換えれば、これら影の付いた領域は、ＳＳと１１との間、ＳＳと１０との間、そして００と１０との間を動く隣接した遷移である。コーディングされた列の第１カラム内の数字は、非コーディングされた列の同じ数に対応する。すなわち、非コーディングされた列に各番号付けられた組み合わせは、エンコーダ２０５によってコーディングされた列内の当該数の組み合わせにマッピングされる。７５個の可能な組み合わせは、３レベルまたはそれより小さなレベルを横切る隣接した遷移を含む。単に６４レベルのみが要求される。したがって、５レベルコードは、全ての組み合わせを、多くても３個レベルの間を遷移する組み合わせにマッピングされる。一方、４レベルコードは、非コーディングされた列内の影の付いた部分で４レベルの間の若干の遷移を要求した。表１は、当業者に例示的なものと理解され、さらに多くのレベルまたはさらに少ないレベルを有する大きいデータセグメントと小さなデータセグメントとに容易に拡張させることができる。
並列／直列変換部７１０は、コーディングされた並列データセグメント７０８（例えば、Ｕ、Ｖ、Ｗ、Ｘ、Ｙ、そしてＺ）をコーディングされた直列データセグメント（例えば、ＵＶ、ＷＸ、そしてＹＺ）に変換する。

図８は、図５に示したレベルエンコーダ２０５とＤＡＣ２０６との実施形態を示すブロックダイアグラムである。並列／直列変換部７１０は、データセグメントをＡＤＣ ２０８内のプリドライバ９０２に直列に出す。実施形態で、並列／直列変換部７１０は、数字位置（digit place）ごとに２個のラインに割当てられる４本のラインでデータセグメントの対を直列に出す。１本のラインは、１または０を表し、他のラインは、Ｓを表す。Ｓラインがローであれば、残りのラインが何かに関係なく、その値は１または０である。Ｓラインがハイであれば、その値はＳである。並列／直列変換部７１０は、プリドライバ９０２の内部に示したクロックタイミングダイアグラムのように、プリドライバ９０２にその値を直列に出す。例えば、並列／直列変換部７１０は、第１クロックパルスでＵＶデータセグメントを、第２クロックパルスでＷＸデータセグメントを、そして第３クロックパルスでＹＺデータセグメントを出す。

図９は、図５に示したＤＡＣ ２０６の実施形態を示すブロックダイアグラムである。図１０は、ＳＳ〜１０レベルのそれぞれが、どのようにトランジスタＭＮ１またはＳ１〜Ｓ４のうち一つに電圧を提供し、それにより、送信部２０２から受信部２０４に送られるアナログ信号内の５個の他の電圧レベルのうち一つを発生させるかを説明するためのコーディングテーブル１０００である。図９及び図１０を参照すれば、コーディングテーブル１０００は、コーディングされたデータセグメント、例えば、１０、１１、０１、００及びＳＳコードを有するＵＶ、ＷＸ、ＹＺデータセグメントをプリドライバ９０２値Ｖ１−Ｖ５、アナログ電圧レベル（１.８Ｖ、１.６Ｖ、１.４Ｖ、１.２Ｖ及び１.０Ｖ）に関連付ける。例えば、プリドライバ９０２は、１０でコーディングされた入力データセグメントについて０のＶ１値を出力して、マルチレベルドライバ９０４が１.８Ｖと同じアナログ電圧を出力するように要求する。他の例として、プリドライバ９０２は、１１でコーディングされたデータセグメントについて１のＶ１及びＶ２値を出力して、マルチレベルドライバ９０４が１.６Ｖと同じアナログ電圧を出力するように要求する。これと同様に、プリドライバ９０４は、ＳＳでコーディングされたデータセグメントについて１のＶ１及びＶ５値を出力して、マルチレベルドライバ９０４が１.０Ｖと同じアナログ電圧を出力するように要求する。ＤＡＣ２０６は、Ｎビットに追加的なレベル容量を有することができる。当業者ならば、本発明の範囲内で、他のタイプ及びサイズのＤＡＣが使われることが分かるであろう。

図１１は、図５に示したＡＤＣの実施形態を示すブロックダイアグラムである。図１１を参照すれば、ＡＤＣ２０８は、複数の基準電圧ＶＲＥＦ１−ＶＲＥＦ４を発生させる複数の直列連結された基準抵抗Ｒ２−Ｒ６を含む。基準抵抗Ｒ２−Ｒ６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に連結される。基準抵抗Ｒ２−Ｒ６は、該当する複数の基準電圧ＶＲＥＦ１−ＶＲＥＦ４を比較器１１０４に提供する。比較器１１０４は、アナログ信号ＤＡＴＡと基準抵抗Ｒ２−Ｒ６によって提供された基準電圧ＶＲＥＦ１−ＶＲＥＦ４との比較に応答して、ＶＤ１−ＶＤ４電圧を発生させる。エンコーダ１１０６は、ＶＤ１−ＶＤ４電圧をコーディングテーブル１２００（図２）に表した１、０及びＳを基礎とした本発明の好適な実施の形態に係るコードでエンコードされるＵＶ、ＷＸ及びＹＺデータセグメントでエンコーディングする。例えば、ＶＤ１−ＶＤ４電圧が何れも１であれば、エンコーダ１１０６は、１０でコーディングされたＵＶデータセグメントを出力する。他の例として、ＶＤ１−ＶＤ４電圧が何れも０であれば、エンコーダ１１０６は、ＳＳでコーディングされたＷＸデータセグメントを出力する。

ＡＤＣ ２０８は、２^Ｎに追加的なレベル容量を有することができる。当業者ならば、本発明の範囲内で、他のタイプ及びサイズのＡＤＣが使われることが分かるであろう。

図１３は、図５に示したレベルデコーダ２０９の実施形態を示すブロックダイアグラムである。図１３を参照すれば、レベルデコーダ２０９は、少なくとも一つの電圧レベルを表す少なくとも一つの追加的なＳＳコードを含むコーディングされたＤＡＴＡ＿ＯＵＴ信号から、ＵＶ、ＷＸ及びＹＺデータセグメントをデコーディングされたデータセグメントＡＢ、ＣＤ及びＥＦにデコーディングする。言い換えれば、レベルデコーダ２０９は、入力される１、０及びＳを有するデータセグメントを、１及び０を有するデータセグメントにデコーディングする。

前述したように、ＳＳコードは、データ遷移時間を短縮することによって、データスキューを最小化させる電圧レベルを表すことができる。例えば、００コードが１.２Ｖを表し、１０コードが１.８Ｖを表す時、ＳＳコードは、１.０Ｖでセッティングできる。本発明の好適な実施の形態に係るコーディングシステムは、１.２Ｖから１.８Ｖへの電圧スイングを必要とする００コードと１０コードとの間のデータ遷移を、例えば、１.２Ｖと１.０Ｖとの間の電圧スイングに代替することができる。図１３では、２ビット（ＵＶ、ＷＸ及びＹＺ）を有する３個のデータセグメントを示したが、当業者ならば、本発明の範囲は、各データセグメントと関連されて多様なビット数を有する多様な数のデータセグメントに拡張できることが分かるであろう。

図１４は、図５及び図１３に示したレベルデコーダ２０９の実施形態を示す具体的なブロックダイアグラムである。図１４を参照すれば、レベルデコーダ２０９は、コーディングされたＤＡＴＡ＿ＯＵＴ信号から、直列データセグメント（ＵＶ、ＷＸ及びＹＺ）を並列セグメント１４０４（Ｕ、Ｖ、Ｗ、Ｘ、Ｙ及びＺ）に変換する直列／並列変換部１４０２を含む。並列データセグメント１４０４は、前述したように、１、０及びＳを基礎とした本発明の好適な実施の形態に係る伝送コードでコーディングされることができる。関数ブロックまたは回路１４０６は、並列データセグメント１４０４を、Ｎビットに追加的な電圧レベルを表す一つの追加的なコードに基づいて、並列セグメント１４０８にマッピングまたはデコーディングする。マッピングブロック１４０６は、データセグメント１４０４をデータセグメント１４０８にマッピングまたはデコーディングするために、前記表１の値を使用できる。並列／直列変換部１４１０は、デコーディングされた並列データセグメント１４０８（Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦ）をデコーディングされた直列データセグメント（ＡＢ、ＣＤ及びＥＦ）に変換する。

図１５は、８Ｂ／１０Ｂ（３ビット）コーディング状態遷移ダイアグラムである。図１５を参照すれば、コーディング状態遷移ダイアグラムは、一つの状態から他の状態へ遷移する時、例えば、１１１−１００−１１１、１００−０１０−１００など、遷移の多様な８Ｂ／１０Ｂコーディングされたパケットの反応を表す。図１５に示したように、最も長い遷移は、コーディングされたパケットが０００−１１１−０００の間へ遷移する時に生じる。これら最も長い遷移は、高速データ伝送に逆に影響を及ぼす広いアイオープニングを作り出す。それは、電圧遷移が長いほど、信号が適切な電圧信号及び結果的に適切なコード状態に到達するまで時間が延長されるためである。

図１６は、本発明の好適な実施形態による（３ビット）コーディング遷移ダイアグラムである。図１６を参照すれば、本発明の好適な実施の形態に係るコーディングシステムは、既存のコーディングシステム、例えば、８Ｂ／１０Ｂコーディングに比べて、一つまたはそれ以上の追加的な電圧レベルを表す一つまたはそれ以上の追加的なコード、例えば、ＳＳＳ及びＴＴＴを含むことができる。ＳＳＳコードは、１１１コードによって表れる電圧レベルより０００コードによって表れる電圧レベルに、実質的に近い所定の電圧レベルを表すことができる。例えば、０００コードが１.２Ｖを表し、１１１コードが１.８Ｖを表す時、ＳＳＳコードは、１.０Ｖの電圧レベルを表すことができる。これと同様に、ＴＴＴコードは、１１１コードよりは０００コードによって表れる電圧レベルに、実質的に近い所定の電圧レベルを表すことができる。例えば、０００コードが１.２Ｖを表し、１１１コードが１.８Ｖを表す時、ＴＴＴコードは、０.９Ｖを表すことができる。

本発明の好適な実施の形態に係るコーディングシステムは、望ましくない高周波動作を表すデータパターン、例えば、０００−１１１−０００データパターンを、望ましい高周波動作を表すデータパターン、例えば、０００−ＴＴＴ−０００データパターンに代替することができる。言い換えれば、本発明の好適な実施の形態に係るコーディングシステムは、０００−１１１の間の最も長い電圧遷移を０００−ＴＴＴのさらに短い電圧遷移に代替する。このとき、ＴＴＴコードは、１１１によって表れる電圧レベルより０００によって現れる電圧レベルに近い電圧レベルを表す。その結果、短い遷移時間は、データスキューを最小化させ、高周波動作を向上させる。

図１７は、本発明の好適な一実施形態によるデータ伝送システム３００の回路ダイアグラムである。図１７を参照すれば、データ伝送システム３００は、デジタル信号ＤＡＴＡ＿ＩＮを受信して、前述したエンコーダ３０４と各エンコーディングされたデジタル値をチャンネルに印加されるアナログ値に変換する伝送部３０６とを利用して、伝送可能なアナログ信号ＤＡＴＡに変換するメモリシステム２００を含む。

制御部３１２は、伝送部３０６からアナログデータチャンネルを通じてチャンネル信号を受信する。制御部３１２は、アナログ信号をエンコーディングされたデジタル値に変換する受信部３１４と、そのデジタル値をデコーディングするレベルデコーダ３１６とを含む。

図示されたデータは、制御部３１２からメモリ３０２への伝送のために、エンコーダ３２０と送信部３１８とによってアナログ信号にエンコーディングされ、かつ変換されることができる。受信部３１０とデコーダ３０８とは、共にアナログ信号を受信してエンコーディングされたデジタル値に変換し、デコーディングされたデジタル情報を提供するために、デジタル値をデコーディングする。

本発明は、図面に示した一実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。

本発明は、短い遷移時間でデータスキューを最小化して高速動作を具現するデータ伝送システムに適用可能である。

典型的なデータ伝送システム１００のブロックダイアグラムである。 ８Ｂ／１０Ｂコーディングされたデータについての経時的な電圧振幅ダイアグラムである。 ８Ｂ／１０Ｂコーディング状態遷移ダイアグラムである。 本発明の好適な一実施形態によるコーディング状態遷移ダイアグラムである。 本発明の好適な一実施形態によるデータ伝送システム２００のブロックダイアグラムである。 図５に示したレベルデコーダ２０６の実施形態を示すブロックダイアグラムである。 図５及び図６に示したレベルエンコーダ２０５の実施形態を示すブロックダイアグラムである。 図５に示したレベルエンコーダ２０５及びＤＡＣ２０６の実施形態によるブロックダイアグラムである。 図５に示したＤＡＣ ２０６の実施形態によるブロックダイアグラムである。 本発明の好適な一実施形態による伝送部２０２と関連したコーディングテーブルである。 図５に示したＡＤＣ ２０８の実施形態によるブロックダイアグラムである。 本発明の好適な実施形態による受信部２０４と関連したコーディングテーブルである。 図５に示したレベルデコーダ２０９の実施形態によるブロックダイアグラムである。 図５に示したレベルデコーダ２０９の実施形態による具体的なブロックダイアグラムである。 ８Ｂ／１０Ｂコーディング状態遷移ダイアグラムである。 本発明の好適な実施形態によるコーディング遷移ダイアグラムである。 本発明の好適な他の実施形態によるデータ伝送システム３００のブロックダイアグラムである。

符号の説明

２００ データ伝送システム
２０２ 送信部
２０４ 受信部
２０５ レベルエンコーダ
２０６ ＤＡＣ
２０８ ＡＤＣ
２０９ レベルデコーダ
ＤＡＴＡ＿ＩＮ，ＤＡＴＡ＿ＯＵＴ デジタル信号
ＤＡＴＡ アナログ信号

Claims (26)

1. アナログチャンネルへの伝送のためにデジタルデータをコーディングする方法において、
   第１データ遷移を判断する段階と、
   前記第１データ遷移内のデータスキューを最小化するための少なくとも一つの追加レベルを含むコードを発生させる段階と、
   前記第１データ遷移を前記コード内の追加レベルでコーディングする段階と、を含むことを特徴とするデータコーディング方法。
2. 前記第１データ遷移を判断する段階は、
   ローからハイへのデータ遷移を判断する段階を含むことを特徴とする請求項１に記載のデータコーディング方法。
3. 前記判断する段階は、
   最低レベルから最高レベルへの遷移を判断する段階を含むことを特徴とする請求項２に記載のデータコーディング方法。
4. 前記判断する段階は、
   ００と１０との間の遷移を判断する段階を含むことを特徴とする請求項２に記載のデータコーディング方法。
5. 前記コードを発生させる段階は、
   追加的なＳＳレベルを有するコードを発生させる段階を含むことを特徴とする請求項２に記載のデータコーディング方法。
6. 前記追加的なＳＳレベルで前記コードを発生させる段階は、
   １０レベルよりは００レベルに近い前記ＳＳレベルを発生させる段階を含むことを特徴とする請求項５に記載のデータコーディング方法。
7. 前記データコーディング方法は、
   少なくとも一つのレベルを含む第１コードから第２コードまで、前記デジタルデータをコーディングする段階を含むことを特徴とする請求項２に記載のデータコーディング方法。
8. 前記デジタルデータをコーディングする段階は、
   前記コーディングされたデジタルデータをＮビットデジタル／アナログ変換部の入力に印加する段階と、
   前記変換部の出力について、２^Ｎに少なくとも一つの追加レベルを加算したレベルを発生させる段階と、を含むことを特徴とする請求項７に記載のデータコーディング方法。
9. 第１コードを利用してコーディングされたデータセグメントを受信するための入力と、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルのうち一つを示す第２データコードを供給するための出力とを有するレベルエンコーダと、
   前記第２データコードを電圧レベルに変換する変換部と、
   前記電圧レベルを供給するために出力する制御部と、を備えることを特徴とするシステム。
10. 前記レベルエンコーダは、第１コード内のデータセグメントを受信し、前記第２コード内のデータセグメントを供給することを特徴とする請求項９に記載のシステム。
11. 前記第１コードは、１及び０を含み、
    前記第２コードは、１、０及びＳを含むことを特徴とする請求項１０に記載のシステム。
12. 前記レベルエンコーダは、
    前記第１コード内の直列データセグメントを前記第１コード内の並列データセグメントに変換する直列／並列変換部と、
    前記第１コード内の前記並列データセグメントをラッチする入力ラッチと、
    前記第１コード内の前記並列データセグメントを前記第２コード内の並列データセグメントでコーディングするコーディングブロックと、
    前記第２コード内の前記並列データセグメントをラッチする出力ラッチと、
    前記第２コード内の前記並列データセグメントを前記第２コード内の直列データセグメントに変換する並列／直列変換部と、を備えることを特徴とする請求項９に記載のシステム。
13. 前記変換部は、
    前記第２コード内のデータセグメントを受信するプリドライバと、
    前記プリドライバに対応する電圧レベルを発生させるマルチレベルドライバと、を備えることを特徴とする請求項９に記載のシステム。
14. 前記システムは、
    前記電圧レベルを第２データコードに変換する第２変換部と、
    前記第２データコードを受信するための入力と、前記第２データコード内のデータセグメントを供給するための出力とを有するレベルデコーダと、をさらに備えることを特徴とする請求項９に記載のシステム。
15. メモリシステムにおいて、
    制御部と、
    メモリ装置と、を備え、
    前記制御部は、
    データセグメントを受信するための入力と、２^Ｎに少なくとも一つの追加電圧レベルを加算した電圧レベルのうち、各データセグメントに割当てられた一つの電圧レベルを示すデータコードを供給するための出力とを有するレベルエンコーダと、
    前記データコードを各電圧レベルに変換する第１変換部と、
    前記電圧レベルを供給するために出力する制御部と、を備え、
    前記メモリ装置は、
    前記制御部から前記電圧レベルを受信する入力と、
    前記電圧レベルをデータコードに変換する第２変換部と、
    前記データコードを受信するための入力と前記データコードを供給するための出力とを有するレベルデコーダと、を備えることを特徴とするメモリシステム。
16. 前記メモリ装置は、
    前記制御部と連結されるアナログチャンネルと、
    前記電圧レベルが印加されるメモリと、を含むことを特徴とする請求項１５に記載のメモリシステム。
17. 前記レベルエンコーダは、
    ローからハイへの遷移に、前記少なくとも一つの追加電圧レベルを割当てることを特徴とする請求項１５に記載のメモリシステム。
18. 前記レベルエンコーダは、
    最低レベルから最高レベルへの遷移に、前記少なくとも一つの追加電圧レベルを割当てることを特徴とする請求項１７に記載のメモリシステム。
19. 前記少なくとも一つの追加電圧レベルは、
    １０レベルよりは００レベルに近いことを特徴とする請求項１７に記載のメモリシステム。
20. 前記第１変換部は、
    Ｎビットデジタル／アナログ変換部であり、
    ２^Ｎに前記少なくとも一つの追加電圧レベルを加算した電圧レベルを、前記第１変換部の出力として発生させることを特徴とする請求項１５に記載のメモリシステム。
21. 前記第２変換部は、
    Ｎビットデジタル／アナログ変換部であり、
    ２^Ｎに前記少なくとも一つの追加電圧レベルを加算した電圧レベルを、前記第２変換部の出力として発生させることを特徴とする請求項１５に記載のメモリシステム。
22. デジタルデータセグメントをアナログチャンネルに伝送するシステムにおいて、
    前記各データセグメントに、２^Ｎ（Ｎは、各データセグメントのビット数）に少なくとも一つの追加電圧レベルを加算した電圧レベルのうち一つに該当するコードを割当てるレベルエンコーダと、
    前記コードを各電圧レベルに変換するデジタル／アナログ変換部と、を備えることを特徴とするシステム。
23. 前記システムは、
    前記アナログチャンネルを通じた伝送後に前記電圧レベルを受信して、該当するコードに変換するアナログ／デジタル変換部と、
    前記コードを対応するデータセグメントに再び変換するレベルデコーダと、をさらに備えることを特徴とする請求項２２に記載のシステム。
24. 前記コードは、データスキューを最小化することを特徴とする請求項２３に記載のシステム。
25. 前記レベルエンコーダは、
    直列データセグメントを並列データセグメントに変換する直列／並列変換部と、
    前記並列データセグメントをラッチする入力ラッチと、
    前記コードで前記並列データセグメントをコーディングするコーディングブロックと、
    前記コーディングされた並列データセグメントをラッチする出力ラッチと、
    前記コーディングされた並列データセグメントをコーディングされた直列データセグメントに変換する並列／直列変換部と、を含むことを特徴とする請求項２２に記載のシステム。
26. 前記デジタル／アナログ変換部は、
    前記コーディングされた直列データセグメントを受信するプリドライバと、
    前記プリドライバに対応する電圧レベルを発生させるマルチレベルドライバと、を含むことを特徴とする請求項２２に記載のシステム。