WO2020203548A1 - 符号化回路および半導体装置、符号化方法、データ伝送システム、復号回路 - Google Patents

符号化回路および半導体装置、符号化方法、データ伝送システム、復号回路 Download PDF

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WO2020203548A1
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直人 神山
日出雄 山路
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ローム株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems

Definitions

  • the present invention relates to a coding circuit.
  • 8b10b encoding is widely used as an encoding method in serial data communication.
  • 8b10b encoding 8-bit data is converted into 10-bit data, and a clock is embedded in the serial data to transmit the data and the clock with the same wiring.
  • the 8-bit transmission data word is divided into upper 3 bits and lower 5 bits, the upper 3 bit data word is converted into a 4-bit symbol based on the 3b4b conversion table, and the lower 5 bit data word is converted. It is converted into a 6-bit symbol based on the 5b6b conversion table, and the converted 4-bit symbol and 6-bit symbol are combined to obtain a 10-bit encoded symbol.
  • the disparity represents the difference xy between the number x of 1s x and the number y of 0s included in the 4-bit symbol or the 6-bit symbol.
  • the disparity of the symbol can be obtained as a value obtained by adding the bits [1] to 1 and [0] to -1, for example, when the 4-bit code is [1101], the disparity is 2 and [ The disparity of 0011] is 0.
  • the disparity of a 4-bit or 6-bit symbol can take three values of -2, 0, +2. In each code, two symbols having different disparities (or one symbol having a disparity of 0) are defined.
  • the running disparity changes with a binary value of 1 or -1.
  • the immediately preceding running disparity is -1, if a symbol with a disparity of ⁇ 2 can be selected, a symbol with +2 is selected and the running disparity is updated to +1.
  • the immediately preceding running disparity is -1, if a symbol with a disparity of 0 is input, the running disparity is maintained at -1.
  • the immediately preceding running disparity is 1, if a symbol with a disparity of ⁇ 2 can be selected, the symbol of -2 is selected and the running disparity is updated to -1. If a symbol having a disparity of 0 is input when the immediately preceding running disparity is 1, the running disparity is maintained at 1.
  • 8b10b encoding has 20% overhead because 2 bits of 10 bits do not have information.
  • the present invention has been made in such a situation, and one of the exemplary purposes of the embodiment is to provide a coding method with reduced overhead.
  • One aspect of the present invention relates to a coding circuit that converts 9-bit input data into a 10-bit symbol.
  • the coding circuit is based on a conversion circuit that converts 9-bit input data into a 10-bit symbol whose disparity is 0, ⁇ 2, ⁇ 4, and a history of multiple disparities in the past.
  • a disparity controller that selects the disparity polarity of the current symbol.
  • the overhead per 10 bits per symbol can be reduced to 1 bit, and the effective transmission rate can be increased as compared with 8b10b encoding. Further, the DC balance can be maintained by monitoring the history of disparity over a plurality of times in the past.
  • the conversion circuit may include a converter capable of outputting a 10-bit symbol whose disparity is either 0, -2, -4 or 0, + 2, + 4.
  • the disparity controller may control whether the symbol is output as it is or bit inverted.
  • the conversion circuit may further include the output of the converter and a selector that receives its inverted code.
  • the disparity controller may switch the state of the selector.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the combination of the immediately preceding disparity and the previous disparity.
  • Hardware can be simplified by monitoring only two disparities.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the total value of the immediately preceding disparity and the previous disparity.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the polarity of the immediately preceding disparity.
  • the disparity controller may include a table that defines the relationship between the total value, the immediately preceding disparity, the disparity candidate of the current symbol, and the polarity of the disparity of the current symbol.
  • the coding circuit is a conversion circuit that converts m-bit input data into an n-bit symbol whose disparity is 0, ⁇ 2, ..., ⁇ 2k (k ⁇ 2), and the past k times or the like. It comprises a disparity controller that selects the disparity polarity of the current symbol based on a history of more disparity.
  • the conversion circuit may include a converter capable of outputting an n-bit symbol whose disparity is either 0, -2, ..., -2k, or 0, + 2, ..., + 2k. ..
  • the disparity controller may control whether the symbol is output as it is or bit inverted.
  • the conversion circuit may further include the output of the converter and a selector that receives its inverted code.
  • the disparity controller may switch the state of the selector.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the total value of the disparity of the past k times.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the polarity of the immediately preceding disparity.
  • the disparity controller may include a table that defines the relationship between the total value, the immediately preceding disparity, the disparity candidate of the current symbol, and the polarity of the disparity of the current symbol.
  • the semiconductor device includes a separator that cuts out 9-bit data to be transmitted, the above-mentioned coding circuit that converts 9-bit data into a 10-bit symbol, a serializer that converts the output of the coding circuit into serial data, and serial.
  • a transmitter that transmits data may be provided.
  • the semiconductor device may be an image transmission circuit.
  • the coding circuit may be integrally integrated on one semiconductor substrate. "Integrated integration" includes cases where all the components of a circuit are formed on a semiconductor substrate or cases where the main components of a circuit are integrated integrally, and some of them are used for adjusting circuit constants. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. By integrating the circuit on one chip, the circuit area can be reduced and the characteristics of the circuit element can be kept uniform.
  • coding with less overhead can be realized.
  • FIG. 5A is a diagram for explaining disparity control in 8b10b coding
  • FIG. 5B is a diagram showing a state when the polarity of disparity is inverted for each symbol in 9b10b coding. Is. It is a figure explaining the control of running disparity in 9b10b coding.
  • FIG. 1 is a block diagram of a data transmission system 2 using the coding circuit 100 according to the embodiment.
  • the data transmission system 2 includes a semiconductor device 300 on the transmitting side and a semiconductor device 400 on the receiving side.
  • the semiconductor device 300 and the semiconductor device 400 are connected via a single-ended or differential serial transmission line 4.
  • the semiconductor device 300 includes a separator 302, a serializer 304, and a transmitter 306 in addition to the coding circuit 100.
  • the separator 302 divides the data to be transmitted to the semiconductor device 400 into the number of bits suitable for the input of the coding circuit 100.
  • the coding circuit 100 inputs 9-bit data S1 and outputs 10-bit symbol S2.
  • the coding circuit 100 is referred to as a 9b10b encoder, and the coding by the coding circuit 100 is referred to as 9b10b coding.
  • the serializer 304 converts the 10-bit symbol S2, which is the output of the coding circuit 100, into serial data S3.
  • the transmitter 306 transmits the serial data S3 to the semiconductor device 400.
  • a clock is embedded in the serial data S3 by 9b10b coding.
  • the semiconductor device 400 receives the serial data S3 from the semiconductor device 300 and processes the signal.
  • the semiconductor device 400 includes a receiver 402, a deserializer 404, and a decoding circuit 200.
  • the receiver 402 receives the serial data S3 from the semiconductor device 300.
  • the receiver 402 includes a CDR (Clock Data Recovery) circuit that reproduces the clock embedded in the serial data and latches each bit of the serial data with the reproduced clock.
  • CDR Lock Data Recovery
  • the deserializer 404 converts the serial data S4 received by the receiver 402 into 10-bit parallel data S5 (that is, a symbol).
  • the decoding circuit 200 is paired with the coding circuit 100, and restores the original 9-bit data S6 from the 10-bit symbol S5.
  • the decoding circuit 200 is also referred to as a 9b10b decoder.
  • the coding circuit 100 includes a 9b10b conversion circuit 110 and a disparity controller 120.
  • the 9b10b conversion circuit 110 converts the 9-bit input data S1 into a 10-bit symbol having a disparity (difference between the number of bits having a value of 1 and the number of bits having a value of 0) of 0, ⁇ 2, ⁇ 4. Convert to S2.
  • Disparity can be calculated by adding bit 1 included in the symbol as +1 and bit 0 as -1. For example, the disparity of "0001011000” is -4, and the disparity of the bit-inverted symbol “1110100111" is +4.
  • the disparity controller 120 selects the polarity CurrentRD of the disparity of the current symbol based on the history of disparity over a plurality of times in the past. For example, the disparity controller 120 can select the polarity CurrentRD of the disparity of the current symbol based on the combination of the immediately preceding disparity di -1 and the preceding disparity di -2 .
  • FIG. 2 is a diagram showing a flow of 9b10b coding and 9b10b decoding.
  • the left side of FIG. 2 shows the coding in the semiconductor device 300 on the transmitting side, and the right side shows the decoding in the semiconductor device 400 on the receiving side.
  • a 1-bit control code (K code) is prepared.
  • the 9-bit transmission data TX [8: 0] (that is, S1) is converted into a 10-bit data symbol based on a code table for normal data.
  • the K code is 1
  • the 9-bit transmission data TX [8: 0] is converted into a 10-bit control symbol based on a code table that defines a control symbol, which is different from the normal data. Note that the control symbol and the data symbol do not have the same code.
  • the 10-bit symbol S2 (data symbol or control symbol) is stored in the shift register in the serializer 304, and is converted into serial data S3 by bit shift.
  • the receiver 402 of the semiconductor device 400 on the receiving side receives the serial data S3 and reproduces the serial data S4 by CDR.
  • the serial data S4 is stored in a 10-bit shift register and converted into parallel data S5.
  • the decoding circuit 200 determines whether the 10-bit parallel data S5 is a control symbol or a data symbol, and converts it into the original data or the control code. When it is a control symbol, the K code is set to 1, and when it is a data symbol, the K code is set to 0.
  • 8b10b the 8-bit input is divided into 3 bits and 5 bits, and these are converted into 4-bit symbols and 6-bit symbols.
  • 9b10b the 9-bit input is directly converted into a 10-bit symbol without being divided. That is, 8b10b uses two converters, whereas 9b10b has one converter.
  • the disparity of each of the 4-bit symbol and the 6-bit symbol is 0, ⁇ 2.
  • the disparity of the 10-bit symbol can be 0, ⁇ 2, ⁇ 4.
  • the disparity of each 10B code symbol
  • the disparity of the bit-inverted inverted code is 0, + 2, + 4.
  • the inversion code of the 10B code whose disparity is 0 is not used and is treated as equivalent to the 10B code.
  • the encoding class is also shown. The method of determining the 10-bit symbol is not unique and can be arbitrarily determined by the designer.
  • FIG. 4 is a diagram showing an example of a control 10-bit symbol (10B code) used for 9b10b coding.
  • the number of control codes is nine (225,232,240,450,456,464,113,120,368 in decimal notation).
  • the 10-bit code (control symbol) corresponding to the control code does not overlap with the data symbol of FIG.
  • FIG. 5A is a diagram illustrating disparity control in 8b10b encoding.
  • the disparity polarities (+,-) are alternately selected for each symbol, thereby maintaining DC balance.
  • FIG. 5B is a diagram showing a state when the polarity of disparity is inverted for each symbol in 9b10b coding.
  • the sequence of symbols is random.
  • FIG. 4 (b) when symbols having different absolute values of disparity are consecutive and the polarity is inverted for each symbol, the running disparity becomes positively biased and the DC balance is lost. It ends up.
  • Currant RD the polarity of the current disparity
  • Sum the sum of the disparity di -1 immediately before and the disparity two times before.
  • the previous disparity is +2 and the previous disparity is -4, their total value Sum is -2. Therefore, for the polarity Current RD of the current symbol, + opposite to the polarity of the total value-is selected.
  • Selecting the positive polarity means outputting the 10b code
  • selecting the negative polarity means outputting the inverted code (alternative code).
  • the next polarity Current RD may be determined in consideration of the polarity of the immediately preceding disparity (Preview RD).
  • the previous disparity di -2 is -4 and the previous disparity di -1 is +4
  • the total value Sum is 0, but since the previous polarity (Previus RD) is +, the current polarity ( The Polar RD) can be determined as-.
  • the current polarity Current RD shall maintain the previous polarity Previous RD. It should be noted that when the current disparity is 0, the original 10b code is output instead of the inverted code regardless of whether the polarity Current RD is + or-.
  • FIG. 6 is a diagram illustrating control of running disparity in 9b10b coding.
  • i represents the cycle of symbols.
  • d i ' is a candidate disparity before each symbol of the polarity is determined, d i is the disparity after polarity determination.
  • Sum is non-zero
  • the polarity opposite to that polarity becomes the next polarity Current RD.
  • the total value Sum is zero, the polarity opposite to the current polarity Previous RD becomes the next polarity Current RD.
  • the 9b10b coding differs from the 8b10b coding in that the same polarity may be continuous.
  • FIG. 7 is a table of an example of control of running disparity in 9b10b coding.
  • Sum is the sum of the immediately preceding disparity di -1 and the preceding disparity di -2 .
  • PreviousRD is the polarity of the previous disparity d i-1,
  • CurrentRD are polar disparity d i to be selected in the current symbol.
  • the coding circuit 100 can determine the polarity based on the table of FIG.
  • FIG. 8 is a block diagram showing a configuration example of the coding circuit 100.
  • the 9b10b conversion circuit 110 includes a converter 112, a selector 114, and a bit inverting device 116.
  • the converter 112 is configured to be capable of generating a 10-bit symbol having a disparity of 0, -2, or -4. From the converter 112, a 10-bit symbol S2a corresponding to the 9-bit input data TX [8: 0] is output.
  • the converter 112 may be configured to be capable of outputting a 10-bit symbol having a disparity of 0, + 2, + 4.
  • the disparity controller 120 controls whether the output S2a of the converter 112 is output as it is or is bit-inverted and output.
  • the converter 112 may be configured by a combinational circuit (logic circuit), or may include a conversion table or memory that holds a correspondence between 9-bit input data and 10-bit symbols.
  • All bits of the 10-bit symbol are inverted by the bit inverting device 116.
  • the disparity of the output S2b of the bit inverting device 116 is one of 0, + 2, and + 4. However, the output S2b of the bit inverting device 116 when the disparity is 0 is not selected.
  • the selector 114 receives the output S2a of the converter 112 and the output S2b of the bit inverting device 116, and outputs one specified by the disparity controller 120.
  • FIG. 9 is a diagram showing a configuration example of the disparity controller 120.
  • the disparity controller 120 includes an adder 122, a register 124, and a table 126.
  • the adder 122 calculates the total value Sum of the disparity di -1 and di -2 over the past two times and stores it in the register 124.
  • the register 124 also holds a bit 125 indicating the polarity Preview RD of the past disparity di -1 .
  • Table 126 selects the current polarity Current RD based on the sum value Sum and the polarity Premier RD. Bit 125 of register 124 is updated by the current polarity Current RD.
  • the configuration of the disparity controller 120 is not limited to that shown in FIG. 9, and may be configured by a state machine.
  • FIG. 10 is a block diagram of the decoding circuit 200.
  • the decoding circuit 200 includes a conversion circuit 210 and a disparity error detector 220.
  • the conversion circuit 210 includes a converter that converts the 10-bit symbol S5 into the 9-bit code S9.
  • the converter may be composed of a combinational circuit or may include a memory.
  • the decoding circuit 200 of the semiconductor device 400 includes a disparity error detector 220 that detects an error based on the relationship between the past disparity process over a plurality of times and the current disparity.
  • FIG. 11 is a table for explaining error detection by the disparity error detector 220. This table can be determined based on the table of FIG.
  • the decoding circuit 200 refers to this table and generates a disparity error.
  • the overhead per 10 bits per symbol can be reduced to 1 bit, and the effective transmission rate can be increased as compared with 8b10b coding. Further, the DC balance can be maintained by monitoring the history of disparity over a plurality of times in the past.
  • FIG. 12 is a block diagram of an image transmission system using 9b10b coding.
  • the image transmission system 6 includes a semiconductor device 500 and a semiconductor device 600.
  • the semiconductor device 500 corresponds to the above-mentioned semiconductor device 300, and transmits image data to the semiconductor device 600.
  • the semiconductor device 500 includes a timing controller, a bridge circuit, a repeater circuit, a splitter, a replicator, a selector, a switch, a hub, and the like.
  • the semiconductor device 500 is a timing controller.
  • the semiconductor device 600 corresponds to the above-mentioned semiconductor device 400 and receives image data from the semiconductor device 500.
  • the semiconductor device 600 is a source driver and drives a display panel (not shown) based on the received image data.
  • the semiconductor device 600 may be a timing controller, a bridge circuit, a repeater circuit, a splitter, a replicator, a selector, a switch, or a hub.
  • the semiconductor device 500 and the semiconductor device 600 are connected via a plurality of (4) serial transmission lines 4A to 4D.
  • each lane is similarly configured.
  • the semiconductor device 500 includes a lane distributor 502.
  • the image data includes a plurality of pixels, and each pixel can contain 8-bit data of each subpixel of R, G, and B.
  • the lane distributor 502 divides the image data into 9 bits and assigns them to each lane. Note that the 9 bits are a mixture of bits of different colors.
  • the CRC (Cyclic Redundancy Check) circuit 510 adds a 9-bit code including a bit for inspection after the image data.
  • the scrambler 520 scrambles the output data of the CRC circuit 510.
  • the coding circuit 100 converts the scrambled 9-bit code into a 10-bit symbol.
  • the 10-bit symbol is serial-serialized by the serializer 530 and transmitted to the semiconductor device 600.
  • the deserializer 610 converts the received serial data into parallel data (10-bit symbol).
  • the decoding circuit 200 converts the 10-bit symbol into the original 9-bit code.
  • the descrambler 620 descrambles a 9-bit code.
  • the CRC circuit 630 performs a cyclic redundancy check on the 9-bit code after descramble and detects an error.
  • the disparity controller 120 is configured by using a table, but the present invention is not limited to this, and a state machine may be configured, for example.
  • Modification 2 In the embodiment, the total value Sum of the two most recent disparities di -1 and di -2 is calculated, but the sum is not limited to this, and the total value of the most recent three or more times may be calculated.
  • the disparity controller 120 may cumulatively add the past disparity. That is, the polarity Current RD of the current disparity may be determined in consideration of all the past disparity. In this case, the total value may be calculated with -1 or +1 as the initial value. As a result, the total value does not become zero, so that the current polarity Current RD can be determined only by the polarity of the total value.
  • the disparity controller 120 may determine the current polarity Current RD by the combination of the past two (or three or more times) disparity di -1 and di -2 without calculating the total value. ..
  • Modification example 4 In the embodiment, 9b10b coding has been described, but it can be extended to mbnb coding having an arbitrary number of bits (input bit number m, output bit number n).
  • the conversion circuit 110 converts the m-bit input data into an n-bit symbol having a disparity of 0, ⁇ 2, ..., ⁇ 2k (k ⁇ 2).
  • the disparity controller 120 selects the polarity of the disparity of the current symbol based on the past k (or more) combinations of disparity.
  • m n + 1, which can reduce overhead.
  • the conversion circuit may include a converter capable of outputting an n-bit symbol whose disparity is either 0, -2, ..., -2k, or 0, + 2, ..., + 2k. ..
  • the disparity controller may control whether the symbol is output as it is or bit inverted.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the total value of the disparity of the past k times.
  • the disparity controller may select the polarity of the disparity of the current symbol based on the polarity of the previous disparity when the total value is zero.
  • the disparity controller may include a table that defines the relationship between the total value, the immediately preceding disparity, the disparity candidate of the current symbol, and the polarity of the disparity of the current symbol.
  • the present invention relates to a coding technique.

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Abstract

符号化回路１００は、９ビットの入力データＳ１を１０ビットのシンボルＳ２に変換する。変換回路１１０は、９ビットの入力データＳ１を、ディスパリティが０，±２，±４のいずれかである１０ビットのシンボルＳ２に変換する。ディスパリティコントローラ１２０は、過去の複数回にわたるディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性を選択する。

Description

符号化回路および半導体装置、符号化方法、データ伝送システム、復号回路
　本発明は、符号化回路に関する。
　シリアルデータ通信における符号化方式として８ｂ１０ｂエンコーディングが広く用いられる。８ｂ１０ｂ符号化は、８ビットのデータを１０ビットのデータに変換し、シリアルデータのなかにクロックを埋め込むことで、データとクロックを同じ配線で伝送する。
　８ｂ１０ｂ符号化では、８ビットの送信データワードが上位３ビットと下位５ビットに分割され、上位３ビットのデータワードが３ｂ４ｂ変換テーブルにもとづいて４ビットシンボルに変換され、下位５ビットのデータワードが５ｂ６ｂ変換テーブルにもとづいて６ビットシンボルに変換され、変換後の４ビットシンボルと６ビットシンボルが結合され、１０ビットの符号化シンボルを得る。
　ＤＣバランスを改善するために、８ｂ１０ｂ符号化では、ランニングディスパリティという概念にもとづいてシンボルが生成される。ディスパリティとは、４ビットシンボル、あるいは６ビットシンボルに含まれる１の個数ｘと０の個数ｙの差分ｘ－ｙを表す。シンボルのディスパリティは、ビットの［１］を１、［０］を－１として加算した値として得ることができ、たとえば４ビットコードが［１１０１］であるとき、ディスパリティは２であり、［００１１］のディスパリティは０である。４ビットあるいは６ビットのシンボルのディスパリティは、－２，０，＋２の３値を取り得る。各コードには、ディスパリティが異なる２個のシンボル（あるいはディスパリティが０である１個のシンボル）が定義されている。
　８ｂ１０ｂ符号化において、ランニングディスパリティは、１または－１の２値で変化する。直前のランニングディスパリティが－１であるとき、ディスパリティが±２のシンボルが選択可能である場合、＋２のシンボルが選択され、ランニングディスパリティが＋１に更新される。直前のランニングディスパリティが－１であるとき、ディスパリティが０のシンボルが入力されると、ランニングディスパリティは－１を維持する。
　直前のランニングディスパリティが１であるとき、ディスパリティが±２のシンボルが選択可能である場合、－２のシンボルが選択され、ランニングディスパリティが－１に更新される。直前のランニングディスパリティが１であるときに、ディスパリティが０のシンボルが入力されると、ランニングディスパリティは１を維持する。
　このように８ｂ１０ｂでは、ランニングディスパリティにもとづいて、１と０の個数のバランスを保っている。
　８ｂ１０ｂ符号化は、１０ビットのうち、２ビットは情報を持っておらず、２０％のオーバーヘッドがある。
　本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、オーバーヘッドを低減した符号化方式の提供にある。
　本発明のある態様は、９ビットの入力データを１０ビットのシンボルに変換する符号化回路に関する。符号化回路は、９ビットの入力データを、ディスパリティが０，±２，±４のいずれかである１０ビットのシンボルに変換する変換回路と、過去の複数回にわたるディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性を選択するディスパリティコントローラと、を備える。
　この態様によれば１シンボル１０ビットあたりのオーバーヘッドを１ビットに削減することができ、８ｂ１０ｂ符号化に比べて実効的な伝送レートを高めることができる。また、過去の複数回にわたるディスパリティの履歴を監視することにより、ＤＣバランスを保つことができる。
　変換回路は、ディスパリティが０，－２，－４のいずれかである、または０，＋２，＋４のいずれかである、１０ビットのシンボルを出力可能な変換器を含んでもよい。ディスパリティコントローラは、シンボルをそのまま出力するか、ビット反転して出力するかを制御してもよい。
　変換回路は、変換器の出力と、その反転コードを受けるセレクタをさらに含んでもよい。ディスパリティコントローラは、セレクタの状態を切り替えてもよい。
　ディスパリティコントローラは、直前のディスパリティとさらにその前のディスパリティの組み合わせにもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。２回のディスパリティのみを監視することで、ハードウェアを簡素化できる。
　ディスパリティコントローラは、直前のディスパリティとさらにその前のディスパリティの合計値にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。
　ディスパリティコントローラは、合計値がゼロであるとき、直前のディスパリティの極性にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。
　ディスパリティコントローラは、合計値と直前のディスパリティ、現在のシンボルのディスパリティの候補と、現在のシンボルのディスパリティの極性の関係を規定するテーブルを含んでもよい。
　本発明の別の態様は、ｍビットの入力データをｎビットのシンボル（ｎ＞ｍ）に変換する符号化回路に関する。符号化回路は、ｍビットの入力データを、ディスパリティが０，±２，…，±２ｋ（ｋ≧２）のいずれかであるｎビットのシンボルに変換する変換回路と、過去ｋ回またはそれより多いのディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性を選択するディスパリティコントローラと、を備える。
　変換回路は、ディスパリティが０，－２，…，－２ｋのいずれかである、または０，＋２，…，＋２ｋのいずれかである、ｎビットのシンボルを出力可能な変換器を含んでもよい。ディスパリティコントローラは、シンボルをそのまま出力するか、ビット反転して出力するかを制御してもよい。
　変換回路は、変換器の出力と、その反転コードを受けるセレクタをさらに含んでもよい。ディスパリティコントローラは、セレクタの状態を切り替えてもよい。
　ディスパリティコントローラは、過去ｋ回のディスパリティの合計値にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。
　ディスパリティコントローラは、合計値がゼロであるとき、直前のディスパリティの極性にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。
　ディスパリティコントローラは、合計値と直前のディスパリティ、現在のシンボルのディスパリティの候補と、現在のシンボルのディスパリティの極性の関係を規定するテーブルを含んでもよい。
　ｎ＝ｍ＋１であってもよい。
　本発明の別の態様は、半導体装置に関する。半導体装置は、送信すべきデータを９ビットずつ切り出すセパレータと、９ビットのデータを１０ビットのシンボルに変換する上述の符号化回路と、符号化回路の出力をシリアルデータに変換するシリアライザと、シリアルデータを送信するトランスミッタと、を備えてもよい。半導体装置は、画像伝送回路であってもよい。
　符号化回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、オーバーヘッドの少ない符号化を実現できる。
実施の形態に係る符号化回路を利用したデータ伝送システムのブロック図である。 １０ｂ符号化および９ｂ１０ｂ復号のフローを示す図である。 ９ｂ１０ｂ符号化に用いられる１０ビットのデータシンボルの一部の一例を示す図である。 ９ｂ１０ｂ符号化に用いられる制御用の１０ビットシンボルの一例を示す図である。 図５（ａ）は、８ｂ１０ｂ符号化におけるディスパリティ制御を説明する図であり、図５（ｂ）は、９ｂ１０ｂ符号化において、シンボル毎にディスパリティの極性を反転させたときの様子を示す図である。 ９ｂ１０ｂ符号化におけるランニングディスパリティの制御を説明する図である。 ９ｂ１０ｂ符号化におけるランニングディスパリティの制御の一例のテーブルである。 符号化回路の構成例を示すブロック図である。 ディスパリティコントローラの構成例を示す図である。 復号回路のブロック図である。 ディスパリティエラー検出器によるエラー検出を説明するテーブルである。 ９ｂ１０ｂ符号化を利用した画像伝送システムのブロック図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　図１は、実施の形態に係る符号化回路１００を利用したデータ伝送システム２のブロック図である。データ伝送システム２は、送信側の半導体装置３００と受信側の半導体装置４００を備える。半導体装置３００と半導体装置４００は、シングルエンドあるいは差動のシリアル伝送路４を介して接続されている。
　半導体装置３００は、符号化回路１００に加えて、セパレータ３０２、シリアライザ３０４、トランスミッタ３０６を備える。セパレータ３０２は、半導体装置４００に送信すべきデータを、符号化回路１００の入力に適したビット数ずつに切り分ける。本実施の形態では、符号化回路１００は９ビットのデータＳ１を入力とし、１０ビットのシンボルＳ２を出力する。８ｂ１０ｂ符号化に習って、この符号化回路１００を、９ｂ１０ｂエンコーダと称し、符号化回路１００による符号化を９ｂ１０ｂ符号化と称する。
　シリアライザ３０４は、符号化回路１００の出力である１０ビットのシンボルＳ２をシリアルデータＳ３に変換する。トランスミッタ３０６は、シリアルデータＳ３を半導体装置４００に送信する。このシリアルデータＳ３には、９ｂ１０ｂ符号化によってクロックが埋め込まれる。
　半導体装置４００は、半導体装置３００からのシリアルデータＳ３を受信し、信号処理する。半導体装置４００は、レシーバ４０２、デシリアライザ４０４および復号回路２００を備える。レシーバ４０２は、半導体装置３００からのシリアルデータＳ３を受信する。レシーバ４０２は、シリアルデータに埋め込まれたクロックを再生し、再生したクロックでシリアルデータの各ビットをラッチするＣＤＲ（Clock Data Recovery）回路を含む。
　デシリアライザ４０４は、レシーバ４０２が受信したシリアルデータＳ４を、１０ビットのパラレルデータＳ５（すなわちシンボル）に変換する。復号回路２００は符号化回路１００と対をなしており、１０ビットのシンボルＳ５から、元の９ビットのデータＳ６を復元する。復号回路２００を、９ｂ１０ｂデコーダとも称する。
　続いて符号化回路１００について説明する。符号化回路１００は、９ｂ１０ｂ変換回路１１０とディスパリティコントローラ１２０を備える。９ｂ１０ｂ変換回路１１０は、９ビットの入力データＳ１を、ディスパリティ（値１のビットの個数と値０のビットの個数の差）が０，±２，±４のいずれかである１０ビットのシンボルＳ２に変換する。
　ディスパリティは、シンボルに含まれるビット１を＋１、ビット０を－１として足し合わせることにより計算できる。たとえば、”０００１０１１０００”のディスパリティは－４であり、ビット反転したシンボル”１１１０１００１１１”のディスパリティは＋４である。
　ディスパリティコントローラ１２０は、過去の複数回にわたるディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性ＣｕｒｒｅｎｔＲＤを選択する。たとえばディスパリティコントローラ１２０は、直前のディスパリティｄｉ－１とその前のディスパリティｄｉ－２の組み合わせにもとづいて、現在のシンボルのディスパリティの極性ＣｕｒｒｅｎｔＲＤを選択することができる。
　図２は、９ｂ１０ｂ符号化および９ｂ１０ｂ復号のフローを示す図である。図２の左は送信側の半導体装置３００における符号化を、右側は受信側の半導体装置４００における復号を表す。本実施の形態において、１ビットの制御コード（Ｋコード）が用意される。
　符号化回路１００において、Ｋコードが０のとき、９ビットの送信データＴＸ［８：０］（すなわちＳ１）は、通常のデータ用のコード表にもとづいて１０ビットのデータシンボルに変換される。Ｋコードが１のとき、９ビットの送信データＴＸ［８：０］は、通常のデータ用とは別の、制御用シンボルを規定するコード表にもとづいて１０ビットの制御シンボルに変換される。制御シンボルとデータシンボルには、同じコードは存在しないことに留意されたい。
　１０ビットのシンボルＳ２（データシンボルあるいは制御シンボル）は、シリアライザ３０４においてシフトレジスタに格納され、ビットシフトによってシリアルデータＳ３に変換される。
　受信側の半導体装置４００のレシーバ４０２は、シリアルデータＳ３を受信し、ＣＤＲによってシリアルデータＳ４を再生する。デシリアライザ４０４において、シリアルデータＳ４は１０ビットのシフトレジスタに格納され、パラレルデータＳ５に変換される。
　復号回路２００は、１０ビットのパラレルデータＳ５が、制御シンボル、データシンボルのいずれであるかを判定し、もとのデータあるいは制御コードに変換する。制御シンボルであるとき、Ｋコードは１とされ、データシンボルであるときＫコードは０とされる。
　以上がデータ伝送システム２のデータフローである。続いて、９ｂ１０ｂ符号化について、８ｂ１０ｂ符号化との相違点に着目しながら説明する。
・ビット分割の有無
　８ｂ１０ｂでは、８ビットの入力が３ビットと５ビットに分割され、それらが４ビットシンボルと６ビットシンボルに変換される。これに対して９ｂ１０ｂでは、９ビットの入力を分割せずに、直接１０ビットシンボルに変換する。すなわち８ｂ１０ｂは、変換器が２個用いられるのに対して、９ｂ１０ｂの変換器の個数は１個である。
　・シンボルのディスパリティ
　８ｂ１０ｂでは、４ビットシンボル、６ビットシンボルそれぞれのディスパリティは、０，±２である。これに対して、９ｂ１０ｂでは、１０ビットシンボルのディスパリティは０，±２，±４を取り得る。
　図３は、９ｂ１０ｂ符号化に用いられる１０ビットのデータシンボル（１０Ｂコード）の一部の一例を示す図である。上述のようにこれらのシンボルは、Ｋ＝０のときに使用される。各１０Ｂコード（シンボル）のディスパリティは０，－２，－４のいずれかであり、ビット反転した反転コード（Alternateコード）のディスパリティは、０，＋２，＋４のいずれかである。なお、ディスパリティが０である１０Ｂコードの反転コードは使用されず、１０Ｂコードと等しいものとして取り扱う。図３には、エンコードクラスが併せて表記される。なお、１０ビットシンボルの決め方は一意ではなく、設計者が任意に決めることができる。
　図４は、９ｂ１０ｂ符号化に用いられる制御用の１０ビットシンボル（１０Ｂコード）の一例を示す図である。本実施の形態では、制御コードは９個（１０進数表記で２２５，２３２，２４０，４５０，４５６，４６４，１１３，１２０，３６８）である。制御コードに対応する１０ビットコード（制御シンボル）は、図３のデータシンボルとは重複しない。
　・ディスパリティの極性の制御
　８ｂ１０ｂ符号化では、４ビットシンボルと６ビットシンボルで、ディスパリティの極性をシンボル毎に交互に反転させる。図５（ａ）は、８ｂ１０ｂ符号化におけるディスパリティ制御を説明する図である。ディスパリティの極性（＋、－）は、シンボルごとに交互に選択され、これによりＤＣバランスが保たれる。
　図５（ｂ）は、９ｂ１０ｂ符号化において、シンボル毎にディスパリティの極性を反転させたときの様子を示す図である。シンボルの並びはランダムである。図４（ｂ）に示すように、ディスパリティの絶対値が異なるシンボルが連続する場合に、極性をシンボルごとに反転させると、ランニングディスパリティは正に偏ることになり、ＤＣバランスが失われてしまう。
　そこで９ｂ１０ｂ符号化では、過去の複数回に渡るディスパリティの経過、言い換えると少なくとも直前のディスパリティｄｉ－１と、その前のディスパリティｄｉ－２にもとづいて、現在のディスパリティｄｉの極性を選択する。具体的には直前のディスパリティｄｉ－１と前々回のディスパリティの合計値Ｓｕｍの極性にもとづいて、現在のディスパリティの極性（ＣｕｒｒｅｎｔＲＤという）が決定される。たとえば、前々回のディスパリティが＋２、前回のディスパリティが－４であるとき、それらの合計値Ｓｕｍは、－２である。したがって現在のシンボルの極性ＣｕｒｒｅｎｔＲＤは、合計値の極性－と反対の＋が選択される。＋の極性を選択することは、１０ｂコードを出力することを意味し、－の極性を選択することは、反転コード（Alternativeコード）を出力することを意味する。
　便宜的に、合計値Ｓｕｍが０であるときには、直前のディスパリティの極性（ＰｒｅｖｉｏｕｓＲＤ）を考慮して次の極性ＣｕｒｒｅｎｔＲＤを決めてもよい。前々回のディスパリティｄｉ－２が－４、前回のディスパリティｄｉ－１が＋４であるとき合計値Ｓｕｍは０であるが、前回の極性（ＰｒｅｖｉｏｕｓＲＤ）が＋であるから、現在の極性（ＣｕｒｒｅｎｔＲＤ）は－と決めることができる。
　なお合計値Ｓｕｍが０であるときに、現在のディスパリティが０の場合は、現在の極性ＣｕｒｒｅｎｔＲＤは、前回の極性ＰｒｅｖｉｏｕｓＲＤを維持するものとする。なお、現在のディスパリティが０の場合、その極性ＣｕｒｒｅｎｔＲＤが＋であっても－であっても、反転コードではなく、もとの１０ｂコードが出力されることに留意されたい。
　図６は、９ｂ１０ｂ符号化におけるランニングディスパリティの制御を説明する図である。ｉはシンボルのサイクルを表す。ｄｉ’は、極性が決定される前の各シンボルのディスパリティの候補であり、ｄｉは極性決定後のディスパリティである。合計値Ｓｕｍが非ゼロのときには、その極性と反対の極性が、次の極性ＣｕｒｒｅｎｔＲＤとなる。合計値Ｓｕｍがゼロのときには、現在の極性ＰｒｅｖｉｏｕｓＲＤと反対の極性が、次の極性ＣｕｒｒｅｎｔＲＤとなる。
　図６の２サイクル目と３サイクル目に示すように、９ｂ１０ｂ符号化では、同じ極性が連続するケースが生じうる点が、８ｂ１０ｂ符号化と異なる。
　図７は、９ｂ１０ｂ符号化におけるランニングディスパリティの制御の一例のテーブルである。Ｓｕｍは直前のディスパリティｄｉ－１とその前のディスパリティｄｉ－２の合計値である。ＰｒｅｖｉｏｕｓＲＤは、前回のディスパリティｄｉ－１の極性であり、ＣｕｒｒｅｎｔＲＤは、現在のシンボルにおいて選択すべきディスパリティｄｉの極性である。
　符号化回路１００は図７のテーブルにもとづいて、極性を決定することができる。
　図８は、符号化回路１００の構成例を示すブロック図である。９ｂ１０ｂ変換回路１１０は、変換器１１２、セレクタ１１４、ビット反転器１１６を含む。
　変換器１１２は、ディスパリティが０，－２，－４のいずれかである、１０ビットのシンボルを生成可能に構成される。変換器１１２からは、９ビットの入力データＴＸ［８：０］に応じた、１０ビットのシンボルＳ２ａが出力される。なお、変換器１１２を、ディスパリティが０，＋２，＋４のいずれかである、１０ビットシンボルを出力可能に構成してもよい。ディスパリティコントローラ１２０は、変換器１１２の出力Ｓ２ａをそのまま出力するか、ビット反転して出力するかを制御する。変換器１１２は、組み合わせ回路（ロジック回路）で構成してもよいし、９ビット入力データと１０ビットシンボルの対応関係を保持する変換テーブルすなわちメモリを含んでもよい。
　１０ビットのシンボルの全ビットはビット反転器１１６によって反転される。ビット反転器１１６の出力Ｓ２ｂのディスパリティは、０，＋２，＋４のいずれかとなる。ただし、ディスパリティが０であるときのビット反転器１１６の出力Ｓ２ｂが選択されることはない。
　セレクタ１１４は、変換器１１２の出力Ｓ２ａとビット反転器１１６の出力Ｓ２ｂを受け、ディスパリティコントローラ１２０が指定する一方を出力する。
　図９は、ディスパリティコントローラ１２０の構成例を示す図である。ディスパリティコントローラ１２０は、加算器１２２、レジスタ１２４、テーブル１２６を含む。加算器１２２は、過去の２回に渡るディスパリティｄｉ－１とｄｉ－２の合計値Ｓｕｍを計算し、レジスタ１２４に格納する。またレジスタ１２４は、過去のディスパリティｄｉ－１の極性ＰｒｅｖｉｏｕｓＲＤを示すビット１２５を保持する。テーブル１２６は、合計値Ｓｕｍと極性ＰｒｅｖｉｏｕｓＲＤにもとづいて、現在の極性ＣｕｒｒｅｎｔＲＤを選択する。レジスタ１２４のビット１２５は、現在の極性ＣｕｒｒｅｎｔＲＤによって更新される。
　ディスパリティコントローラ１２０の構成は図９のそれに限定されず、ステートマシンで構成してもよい。
　続いて復号回路２００について説明する。図１０は、復号回路２００のブロック図である。復号回路２００は、変換回路２１０と、ディスパリティエラー検出器２２０を備える。変換回路２１０は、１０ビットのシンボルＳ５を９ビットのコードＳ９に変換する変換器を含む。変換器は、組み合わせ回路で構成してもよいし、メモリを含んでもよい。
　９ｂ１０ｂ符号化では、図７のテーブルにもとづいて、ディスパリティーの極性が決定される。言い換えればこのテーブルに合致しない極性は、エラーである。そこで半導体装置４００の復号回路２００は、過去の複数回に渡るディスパリティの経過と、現在のディスパリティの関係にもとづいて、エラーを検出するディスパリティエラー検出器２２０を備える。
　図１１は、ディスパリティエラー検出器２２０によるエラー検出を説明するテーブルである。このテーブルは、図７のテーブルにもとづいて定めることができる。復号回路２００は、このテーブルを参照して、ディスパリティエラーを生成する。
　９ｂ１０ｂ符号化によれば、１シンボル１０ビットあたりのオーバーヘッドを１ビットに削減することができ、８ｂ１０ｂ符号化に比べて実効的な伝送レートを高めることができる。また、過去の複数回にわたるディスパリティの履歴を監視することにより、ＤＣバランスを保つことができる。
（用途）
　続いて符号化回路１００および復号回路２００の用途を説明する。図１２は、９ｂ１０ｂ符号化を利用した画像伝送システムのブロック図である。画像伝送システム６は、半導体装置５００および半導体装置６００を備える。半導体装置５００は上述の半導体装置３００に対応し、画像データを半導体装置６００に送信する。たとえば半導体装置５００は、タイミングコントローラやブリッジ回路、リピータ回路、スプリッタ、リプリケータ、セレクタ、スイッチ、ハブなどが例示される。この例では半導体装置５００はタイミングコントローラである。
　半導体装置６００は、上述の半導体装置４００に対応し、半導体装置５００からの画像データを受信する。たとえば半導体装置６００はソースドライバであり、受信した画像データにもとづいて図示しないディスプレイパネルを駆動する。半導体装置６００はタイミングコントローラやブリッジ回路、リピータ回路、スプリッタ、リプリケータ、セレクタ、スイッチ、ハブであってもよい。
　この例において、半導体装置５００と半導体装置６００は、複数（４本）のシリアル伝送路４Ａ～４Ｄを介して接続される。半導体装置５００および半導体装置６００は、各レーンが同様に構成される。
　半導体装置５００は、レーン分配器５０２を備える。レーン分配器５０２は、画像データは、複数のピクセルを含み、各ピクセルは、Ｒ，Ｇ，Ｂそれぞれのサブピクセルの８ビットのデータを含むことができる。レーン分配器５０２は、画像データを、９ビットずつに分割し、各レーンに割り当てる。９ビットには、異なる色のビットが混在することに留意されたい。
　ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）回路５１０は、画像データの後ろに、検査用のビットを含む９ビットコードを追加する。
　スクランブラ５２０は、ＣＲＣ回路５１０の出力データをスクランブルする。符号化回路１００は、スクランブル後の９ビットコードを、１０ビットシンボルに変換する。１０ビットシンボルは、シリアライザ５３０によってパラレルシリアル変換され、半導体装置６００に送信される。
　半導体装置６００において、デシリアライザ６１０は、受信したシリアルデータをパラレルデータ（１０ビットシンボル）に変換する。復号回路２００は、１０ビットシンボルを元の９ビットコードに変換する。デスクランブラ６２０は、９ビットコードをデスクランブルする。ＣＲＣ回路６３０は、デスクランブル後の９ビットコードに対して巡回冗長検査を行い、エラーを検出する。
　以上が９ｂ１０ｂ符号化の用途である。８ｂ１０ｂ符号化では、８ビットのサブピクセルデータＲ，Ｇ，Ｂが、１シンボルに割り当てられる。これに対して、９ｂ１０ｂ符号化では、１シンボルを構成する９ビットコードに、複数のサブピクセルＲ，Ｇ，Ｂのデータが混在することとなる。これにより、後段のスクランブル回路によるスクランブル（ノイズ拡散）の効果を高めることができ、さらに符号化回路１００におけるＤＣバランスを改善しやすくなるという利点がある。
　以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
　実施の形態ではディスパリティコントローラ１２０をテーブルを用いて構成したが、その限りでなく、たとえばステートマシンで構成してもよい。
（変形例２）
　実施の形態では、直近の２回のディスパリティｄｉ－１，ｄｉ－２の合計値Ｓｕｍを計算したがその限りでなく、直近の３回以上の合計値を計算してもよい。
　あるいは、ディスパリティコントローラ１２０は、過去のディスパリティを累積加算してもよい。すなわち過去のすべてのディスパリティを考慮して、現在のディスパリティの極性ＣｕｒｒｅｎｔＲＤを決定してもよい。この場合において、合計値は、－１あるいは＋１を初期値として計算してもよい。これにより、合計値はゼロにならないため、合計値の極性のみによって、現在の極性ＣｕｒｒｅｎｔＲＤを決定することができる。
（変形例３）
　ディスパリティコントローラ１２０は、合計値を計算せずに、過去の２回（あるいは３回以上）のディスパリティｄｉ－１，ｄｉ－２の組み合わせによって、現在の極性ＣｕｒｒｅｎｔＲＤを決定してもよい。
（変形例４）
　実施の形態では、９ｂ１０ｂ符号化を説明したが、任意のビット数（入力ビット数ｍ、出力ビット数ｎ）のｍｂｎｂ符号化に拡張することができる。この場合、変換回路１１０は、ｍビットの入力データを、ディスパリティが０，±２，…，±２ｋ（ｋ≧２）のいずれかであるｎビットのシンボルに変換する。ディスパリティコントローラ１２０は、過去ｋ回（またはそれより多い）のディスパリティの組み合わせにもとづいて、現在のシンボルのディスパリティの極性を選択する。好ましくはｍ＝ｎ＋１であり、これによりオーバーヘッドを削減できる。
　変換回路は、ディスパリティが０，－２，…，－２ｋのいずれかである、または０，＋２，…，＋２ｋのいずれかである、ｎビットのシンボルを出力可能な変換器を含んでもよい。ディスパリティコントローラは、シンボルをそのまま出力するか、ビット反転して出力するかを制御してもよい。
　ディスパリティコントローラは、過去ｋ回のディスパリティの合計値にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。ディスパリティコントローラは、合計値がゼロであるとき、直前のディスパリティの極性にもとづいて、現在のシンボルのディスパリティの極性を選択してもよい。
　ディスパリティコントローラは、合計値と直前のディスパリティ、現在のシンボルのディスパリティの候補と、現在のシンボルのディスパリティの極性の関係を規定するテーブルを含んでもよい。
　本発明は、符号化技術に関する。
　２　データ伝送システム
　４　シリアル伝送路
　６　画像伝送システム
　１００　符号化回路
　１１０　９ｂ１０ｂ変換回路
　１１２　変換器
　１１４　セレクタ
　１１６　ビット反転器
　１２０　ディスパリティコントローラ
　１２２　加算器
　１２４　レジスタ
　１２６　テーブル
　２００　復号回路
　２１０　変換回路
　２２０　ディスパリティエラー検出器
　３００　半導体装置
　３０２　セパレータ
　３０４　シリアライザ
　３０６　トランスミッタ
　４００　半導体装置
　４０２　レシーバ
　４０４　デシリアライザ
　５００，６００　半導体装置

Claims (24)

  1. 　９ビットの入力データを１０ビットのシンボルに変換する符号化回路であって、
    　前記９ビットの入力データを、ディスパリティが０，±２，±４のいずれかである前記１０ビットのシンボルに変換する変換回路と、
    　過去の複数回にわたるディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性を選択するディスパリティコントローラと、
    　を備えることを特徴とする符号化回路。
  2. 　前記変換回路は、ディスパリティが０，－２，－４のいずれかである、または０，＋２，＋４のいずれかである、前記１０ビットのシンボルを出力可能な変換器を含み、
    　前記ディスパリティコントローラは、前記シンボルをそのまま出力するか、ビット反転して出力するかを制御することを特徴とする請求項１に記載の符号化回路。
  3. 　前記変換回路は、前記変換器の出力と、その反転コードを受けるセレクタをさらに含み、
    　前記ディスパリティコントローラは、前記セレクタの状態を切り替えることを特徴とする請求項２に記載の符号化回路。
  4. 　前記ディスパリティコントローラは、直前のディスパリティとさらにその前のディスパリティの組み合わせにもとづいて、前記現在のシンボルのディスパリティの極性を選択することを特徴とする請求項１から３のいずれかに記載の符号化回路。
  5. 　前記ディスパリティコントローラは、前記直前のディスパリティと前記さらにその前のディスパリティの合計値にもとづいて、前記現在のシンボルのディスパリティの極性を選択することを特徴とする請求項４に記載の符号化回路。
  6. 　前記ディスパリティコントローラは、前記合計値がゼロであるとき、前記直前のディスパリティの極性にもとづいて、前記現在のシンボルのディスパリティの極性を選択することを特徴とする請求項５に記載の符号化回路。
  7. 　前記ディスパリティコントローラは、前記合計値と前記直前のディスパリティ、前記現在のシンボルのディスパリティの候補と、前記現在のシンボルのディスパリティの極性の関係を規定するテーブルを含むことを特徴とする請求項６に記載の符号化回路。
  8. 　ｍビットの入力データをｎビットのシンボル（ｎ＞ｍ）に変換する符号化回路であって、
    　前記ｍビットの入力データを、ディスパリティが０，±２，…，±２ｋ（ｋ≧２）のいずれかである前記ｎビットのシンボルに変換する変換回路と、
    　過去ｋ回またはそれより多いのディスパリティの履歴にもとづいて、現在のシンボルのディスパリティの極性を選択するディスパリティコントローラと、
    　を備えることを特徴とする符号化回路。
  9. 　前記変換回路は、
    　ディスパリティが０，－２，…，－２ｋのいずれかである、または０，＋２，…，＋２ｋのいずれかである、前記ｎビットのシンボルを出力可能な変換器を含み、
    　前記ディスパリティコントローラは、前記シンボルをそのまま出力するか、ビット反転して出力するかを制御することを特徴とする請求項８に記載の符号化回路。
  10. 　前記変換回路は、前記変換器の出力と、その反転コードを受けるセレクタをさらに含み、
    　前記ディスパリティコントローラは、前記セレクタの状態を切り替えることを特徴とする請求項９に記載の符号化回路。
  11. 　前記ディスパリティコントローラは、前記過去ｋ回のディスパリティの合計値にもとづいて、前記現在のシンボルのディスパリティの極性を選択することを特徴とする請求項１０に記載の符号化回路。
  12. 　前記ディスパリティコントローラは、前記合計値がゼロであるとき、直前のディスパリティの極性にもとづいて、前記現在のシンボルのディスパリティの極性を選択することを特徴とする請求項１１に記載の符号化回路。
  13. 　前記ディスパリティコントローラは、前記合計値と前記直前のディスパリティ、前記現在のシンボルのディスパリティの候補と、前記現在のシンボルのディスパリティの極性の関係を規定するテーブルを含むことを特徴とする請求項１２に記載の符号化回路。
  14. 　ｎ＝ｍ＋１であることを特徴とする請求項９から１３のいずれかに記載の符号化回路。
  15. 　送信すべきデータを９ビットずつ切り出すセパレータと、
    　前記９ビットのデータを１０ビットのシンボルに変換する請求項１から１４のいずれかに記載の符号化回路と、
    　前記符号化回路の出力をシリアルデータに変換するシリアライザと、
    　前記シリアルデータを送信するトランスミッタと、
    　を備えることを特徴とする半導体装置。
  16. 　画像伝送回路であることを特徴とする請求項１５に記載の半導体装置。
  17. 　請求項１５または１６に記載の半導体装置を備えることを特徴とするデータ伝送システム。
  18. 　１０ビットのシンボルを９ビットのデータに変換する復号回路であって、
    　前記１０ビットのシンボルは、９ビットのデータを、ディスパリティが０，±２，±４のいずれかである前記１０ビットのシンボルに変換する９ｂ１０ｂ符号化により生成されたものであり、各シンボルのディスパリティの極性は、過去の複数回にわたるディスパリティの履歴にもとづいて決定されており、
    　前記復号回路は、
    　前記１０ビットのシンボルを９ビットのデータに変換する変換回路と、
    　過去の複数回に渡るディスパリティの経過と、現在のディスパリティの関係にもとづいて、エラーを検出するディスパリティエラー検出器と、
    　を備えることを特徴とする復号回路。
  19. 　ｎビットのシンボルをｍビット（ｎ＞ｍ）のデータに変換する復号回路であって、
    　前記ｎビットのシンボルは、ｍビットのデータを、ディスパリティが０，±２，±４のいずれかである前記ｎビットのシンボルに変換する９ｂ１０ｂ符号化により生成されたものであり、各シンボルのディスパリティの極性は、過去の複数回にわたるディスパリティの履歴にもとづいて決定されており、
    　前記復号回路は、
    　前記ｎビットのシンボルをｍビットのデータに変換する変換回路と、
    　過去の複数回に渡るディスパリティの経過と、現在のディスパリティの関係にもとづいて、エラーを検出するディスパリティエラー検出器と、
    　を備えることを特徴とする復号回路。
  20. 　シリアルデータを受信するレシーバと、
    　前記レシーバが受信したシリアルデータを１０ビットのパラレルデータであるシンボルに変換するデシリアライザと、
    　前記１０ビットのシンボルを、９ビットのデータに変換する請求項１８または１９に記載の復号回路と、
    　を備えることを特徴とする半導体装置。
  21. 　請求項２０に記載の半導体装置を備えることを特徴とするデータ伝送システム。
  22. 　請求項１５または１６に記載の半導体装置と、
    　請求項２０に記載の半導体装置と、
    　を備えることを特徴とするデータ伝送システム。
  23. 　９ビットの入力データを１０ビットのシンボルに変換する符号化方法であって、
    　前記９ビットの入力データを、ディスパリティが０，２，４のいずれかであるシンボルに変換するステップと、
    　過去複数回にわたるディスパリティの履歴にもとづいて、前記シンボルを反転もしくは非反転するステップと、
    　を備えることを特徴とする符号化方法。
  24. 　ｍビットの入力データをｎビットのシンボル（ｎ＞ｍ）に変換する符号化方法であって、
    　前記ｍビットの入力データを、ディスパリティが０，２，…，２ｋ（ｋ≧２）のいずれかである前記ｎビットのシンボルに変換するステップと、
    　過去ｋ回またはそれより多いのディスパリティの履歴にもとづいて、前記シンボルを反転もしくは非反転するステップと、
    　を備えることを特徴とする符号化方法。
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