WO2024018886A1 - Ｄｃバランスエンコード方法、デコード方法、送信回路 - Google Patents

Ｄｃバランスエンコード方法、デコード方法、送信回路 Download PDF

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WO2024018886A1
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input data
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balance
input
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晋一 齋藤
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ローム株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems

Definitions

  • the present disclosure relates to a transmission technology for multi-value (N-value) PAM signals.
  • a transmitting device and a receiving device are connected by an AC-coupled transmission line.
  • the time average of the transmitted signal waveform must be kept constant, and for this purpose, DC balance encoding and decoding processes are required in each of the transmitter and receiver.
  • 8B10B encoding In conventional NRZ (Non Return to Zero) binary transmission, 8B10B encoding was widely adopted. If this 8B10B encoding is applied to multilevel transmission, there is a possibility that a multilevel state with no signal change will continue. Also, regarding the concept of running disparity, if it remains as a binary value, the DC balance will collapse. Furthermore, 8B10B encoding has low transmission efficiency because it is a code in which two conversion bits are added to the original data.
  • the present disclosure has been made in response to such a situation, and one of its illustrative purposes is to provide a DC balance encoding technique that is applicable to multilevel transmission.
  • An aspect of the present disclosure relates to a DC balance encoding method for converting original data to converted data.
  • This method consists of (i) the first step of adding conversion bits to the original data to generate input data; and (ii) the input data is a series of identical multi-valued states from the position before the center to the rear end. , the non-inverted data of the first half of the input data is used to generate one of the first half and the second half of the converted data, and the inverted data of the first half of the input data is used to generate the first half and the second half of the converted data.
  • FIG. 1 is a diagram illustrating DC balance encoding according to an embodiment.
  • FIG. 2 is a diagram explaining the first step.
  • FIG. 3 is a diagram illustrating the second step.
  • FIG. 4 is a diagram explaining the third step.
  • FIG. 5 is a diagram explaining the fourth step.
  • FIG. 6 is a diagram illustrating the fifth step.
  • FIG. 7 is a diagram showing a specific example of DC balance encoding according to the embodiment.
  • FIG. 8 is a diagram showing a specific example of DC balance encoding according to the embodiment.
  • FIG. 9 is a diagram showing an example of the special code.
  • FIG. 10 is a diagram illustrating DC balance decoding.
  • FIG. 11 is a block diagram of an N-value PAM (PAM-N) signal transmission system according to the embodiment.
  • PAM-N N-value PAM
  • a DC balance encoding method includes (i) a first step of adding conversion bits to original data to generate input data; (ii) input data extending from a position before the center to a rear end; When a series of the same multivalued states is included, use the non-inverted data of the first half of the input data to generate one of the first half and the second half of the conversion data, and use the inverted data of the first half of the input data.
  • the first half of the converted data may be the inverted data of the first half of the input data, and the second half of the converted data may be the first half of the input data.
  • the first half of the converted data is the inverted data of the second half of the input data
  • the second half of the converted data is the order of the plurality of multivalued states included in the second half of the input data. It may also be a rearranged version of .
  • the DC balanced encoding method is performed when (iv) the second step and the third step are not applicable, and the number of 1's and 0's of the odd-numbered bits of the input data is equal, and the number of 1's and 0's of the odd-numbered bits of the input data is equal;
  • the method may further include a fourth step of converting the input data as it is when the number of 1's and 0's in the th bit is equal.
  • the DC balanced encoding method includes: (v) if the second step, the third step, and the fourth step are not applicable, the input data is directly converted data based on the running disparity, or the input data
  • the method may further include a fifth step of using inverted data of as the converted data.
  • a transmitting circuit relates to a transmitting circuit that transmits a multi-level PAM signal.
  • the transmitting circuit includes an encoder that DC balance encodes the original data and generates converted data using any of the DC balance encoding methods described above, a parallel serial converter that converts the converted data from parallel to serial, and a parallel serial converter.
  • a multi-value driver that converts the output into a multi-value PAM signal.
  • a DC balance decoding method converts received data generated by any of the DC balance encoding methods described above into output data.
  • the DC balanced decoding method when the conversion bit of the received data indicates that inversion processing has been performed, and the received data is balanced, it is determined from the arrangement of the received data that the first half of the original code is Alternatively, the second half includes a step of converting into output data including a series of multivalued states.
  • the DC balanced decoding method inverts the received data and outputs it when the conversion bits of the received data indicate that an inversion process has been performed and the received data is not balanced. It may further include a step of converting into data.
  • the DC balance decoding method further comprises the step of directly outputting a portion of the received data from which the conversion bits have been removed, when the conversion bits of the received data indicate that no inversion processing has been performed. Good too.
  • the transmitting circuit may be monolithically integrated on one semiconductor substrate.
  • “Integration” includes cases where all of the circuit components are formed on a semiconductor substrate, cases where the main components of the circuit are integrated, and some of the components are integrated to adjust the circuit constants.
  • a resistor, a capacitor, etc. may be provided outside the semiconductor substrate.
  • a state in which member A is connected to member B refers to not only a case where member A and member B are physically directly connected, but also a state in which member A and member B are electrically connected. This also includes cases in which they are indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects achieved by their combination.
  • a state in which member C is connected (provided) between member A and member B refers to a state in which member A and member C or member B and member C are directly connected. In addition, it also includes cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.
  • FIG. 1 is a diagram illustrating DC balance encoding according to an embodiment.
  • the DC balance encoding according to the embodiment includes a first step S100 to a fifth step S108.
  • the order of the second step S102 to the fifth step S108 can be changed.
  • a conversion bit with a value of 1 is added to the beginning of the 11-bit input data D0, and 12-bit input data D1 is generated.
  • Any one of the second step S102, the third step S104, the fourth step S106, and the fifth step S108 is executed based on the input data D0.
  • the first half D1f of the input data D1 is used to convert the converted data D2. is generated.
  • the conversion data D2 is generated using the second half D1s of the input data D1. Ru.
  • the fourth step S106 if the input data D1 is completely DC balanced, in other words, the number of 1's and 0's included in the odd numbered bits of the input data D1 is equal, and the number of 1's and 0's included in the even numbered bits of the input data D1 is If the number of 1's and 0's included in the bits is equal, the input data D1 becomes the converted data D2 as it is.
  • the input data D1 is used as the converted data D2, or the inverted data of the input data D1 is used as the converted data D2.
  • FIG. 2 is a diagram illustrating the first step S100.
  • the values of each bit of the 11-bit original data D0 are expressed as A, B, C, D, E, F, G, H, I, J, and K in order from the left end.
  • a conversion bit (value 1 here) is added to the beginning (left end) of the original data D0 to generate input data D1.
  • the input data D1 has 12 bits, and the values of each bit are written as a, b, c, d, e, f, g, g, i, j, k, and l in order from the left end.
  • FIG. 3 is a diagram explaining the second step S102.
  • the 6 bits in the first half (left half) of the input code D1 are expressed as D1f, and the 6 bits in the latter half (right half) of the input code D1 are expressed as D1s.
  • p1 is the center of the input code D1
  • p2 is the beginning (left end) of the input code D1
  • p3 is the rear end (right end) of the input code D1.
  • the 6 bits of the first half (left half) of the converted data D2 are expressed as D2f
  • the 6 bits of the latter half (right half) of the converted data D2 are expressed as D2s.
  • the second step S102 is performed when the input data D1 includes a series of identical multi-value states X from position p4 before the center to the rear end (in the example of FIG. 3, four identical multi-value states executed).
  • each state is represented by 2 bits, and multi-value state X can take any one of 00, 01, 10, and 11.
  • one of the first half D2f and the second half D2s (in this example, the first half D2f) of the converted data D2 is generated using the inverted data of the first half D1f of the input data D1.
  • the other of the first half D2f and the second half D2s (in this example, the second half D2s) of the converted data D2 is generated using the non-inverted data of the first half D1f of the input data D1.
  • the second half D1s of the input data D1 is the same as the multi-valued state X (bits e, f) closest to the center of the first half D1f, which means that the conversion It is also included in code D2. Therefore, even if the information of the second half D1s of the input data D1 is discarded, the continuous multi-level state X in the input data D1 can be restored by referring to the appropriate bit position of the conversion code D2 in the decoding process. .
  • FIG. 4 is a diagram explaining the third step S104.
  • the third step S104 is performed when the input data D1 includes a series of the same multi-value states X from the front end p2 to the position p5 after the center (in the example of FIG. 4, five same multi-value states consecutive).
  • one of the first half D2f and the second half D2s (in this example, the first half D2f) of the converted data D2 is generated using the inverted data of the second half D1s of the input data D1.
  • the other of the first half D2f and the second half D2s (in this example, the second half D2s) of the converted data D2 is generated using the non-inverted data of the second half D1s of the input data D1.
  • the second half D2s of the converted data D2 is obtained by rearranging the order of a plurality of multivalued states included in the second half D1s of the input data D1.
  • the first (leftmost) multilevel state of the second half D2s of the converted data D2 is the last (rightmost) multilevel state of the second half D1s of the input data D1;
  • the second (center) multi-value state of D2s is the first (left end) multi-value state of the second half D1s of the input data D1, and the last (right end) multi-value state of the second half D2s of the converted data D2. is rotated like the second (center) multivalued state of the second half D1s of the input data D1.
  • the third step S104 it is guaranteed that the first half D2f and the second half D2s of the converted data D2 are in a DC-balanced state.
  • the first half D1f of the input data D1 is the same as the multi-valued state X (bits g, h) closest to the center of the second half D1s, which means that the conversion It is also included in code D2. Therefore, even if the information of the first half D1f of the input data D1 is discarded, the continuous multi-value state X in the input data D1 can be restored by referring to the appropriate bit position of the conversion code D2 in the decoding process. .
  • FIG. 5 is a diagram explaining the fourth step S106. If the execution conditions of the fourth step S106 are satisfied, it can be said that the input data D1 is completely balanced. Therefore, by directly using the input data D1 as the converted data D2, DC balance can be maintained.
  • FIG. 6 is a diagram explaining the fifth step S108.
  • the fifth step S108 is executed when none of the conditions of the second step S102, the third step S104, and the fourth step S106 are satisfied.
  • the running disparity (single RD) of one data and the integrated value (integrated RD) of the lining disparities of a plurality of temporally continuous data are calculated, and based on them, Conversion data D2 is generated.
  • a single RD is calculated for one piece of data (12 bits). Positive and negative disparity values are associated with each of the multivalued states 11, 10, 01, and 00.
  • One piece of data includes six multivalued symbols.
  • the disparity values of each of the six multilevel symbols are added to generate a single RD.
  • single RDs generated for each data are integrated to generate an integrated RD.
  • the input data D1 is used as converted data D2, or the inverted data of the input data D1 is used as converted data D2.
  • the sign of the previous integration RD without considering the current input data D1 is checked. If the sign of the previous integrated RD is different from the sign of the single RD, the input data D1 is used as the converted data D2. If the sign of the accumulated RD up to the previous time and the sign of the single RD are the same, the bits of the input data D1 are inverted and used as converted data D2.
  • the current single RD is added to the accumulated RD up to the previous time, and the accumulated RD is updated.
  • the converted data D2 is either the input data D1 as it is or data obtained by bit-inverting it.
  • FIG. 7 is a diagram showing a specific example of DC balance encoding according to the embodiment.
  • FIG. 7 shows the conversion code D2 generated in the second step S102.
  • FIG. 8 is a diagram showing a specific example of DC balance encoding according to the embodiment.
  • FIG. 8 shows the conversion code D2 generated in the third step S104.
  • FIGS. 7 and 8 only show part of the code, and do not show all combinations.
  • a special code is used to indicate the break position of the converted code and the scrambling timing when scrambling is applied.
  • a non-inverted code (+) and an inverted code (-) may be prepared, and the non-inverted code and the inverted code may be used depending on the sign of the accumulated RD so far.
  • FIG. 9 is a diagram showing an example of the special code.
  • the upper row of FIG. 9 shows the first half of two consecutive pieces of data, and the lower row shows the first half of two consecutive pieces of data.
  • FIG. 10 is a diagram explaining DC balance decoding.
  • the converted data (normal code) or special data generated by the encoding process is input to the decoder as 12-bit received data D3.
  • the received data D3 is a special code
  • decoding processing is not performed, and another processing according to the type of special code is performed (S200).
  • Whether the received data is a special code or a normal code can be determined depending on whether or not the received data includes four or more consecutive identical multi-valued states.
  • Processes S204 and S206 correspond to a case where the received data is balanced. In these cases, it is determined from the array of multi-value states included in the received data D3 whether the received data was generated in the second step or the third step, and the multi-value state is inserted in the first half or the second half of the original code. Convert to output data containing continuous data.
  • processing S204 is executed. Since this received data D3 was generated in the second step S102, the original data can be restored by performing the reverse process.
  • processing S206 is executed. Since this received data D3 was generated in the third step S104, the original data can be restored by performing the reverse process.
  • process S208 is executed. In process S208, all bits of the 12-bit received data D3 are inverted, and 11 bits excluding the beginning become decoded data D4.
  • a conversion bit is added to the original data D0, and if the data seen at the multilevel level has a series of more than half of the states in the first half or the second half, half of the original data D0 is used to convert the DC Convert to a balanced code.
  • the running disparity at the multi-value level is monitored and it is determined whether to invert the code or leave the code as is.
  • DC balance can be achieved in a shorter period, increasing the voltage margin of the received signal and eliminating the need for measures against baseline wander.
  • the conversion bit can be reduced to only 1 bit, the code transmission efficiency is higher than that of an encoding method such as 8B10B that requires 2 conversion bits.
  • FIG. 11 is a block diagram of an N-value PAM (PAM-N) signal transmission system 100 according to an embodiment.
  • the transmission system 100 includes a transmitting circuit 200 and a receiving circuit (deserializer) 300.
  • the transmitting circuit 200 and the receiving circuit 300 are connected via a transmission cable 102.
  • the transmitting circuit 200 is a serializer IC (Integrated Circuit) that receives data S1 to be transmitted to the receiving circuit 300 from an external circuit (not shown), converts it into an N-value PAM signal S2, and transmits it to the receiving circuit 300.
  • serializer IC Integrated Circuit
  • the type of parallel data S1 is not limited, examples include image data that needs to be transmitted in large amounts at high speed.
  • the receiving circuit 300 is a deserializer IC that receives the PAM-N signal S2 from the transmitting circuit 200 and outputs the received data S3 to another external circuit (not shown).
  • a differential signal or a single-ended signal is used for signal transmission between the transmitting circuit 200 and the receiving circuit 300.
  • PAM encoder 210 converts data S1a into data S1b in PAM format.
  • a clock signal is embedded in the data S1b, and DC balance encoding is performed.
  • the P/S converter 220 converts the data S1b generated by the PAM encoder 210 into serial data S1c.
  • the PAM driver 230 converts the serial data S1c into an analog PAM-N signal S2 and outputs it.
  • the receiving circuit 300 includes a waveform shaping circuit 310, an A/D converter 320, a PAM phase comparator 330, a clock recovery circuit 340, an S/P converter 350, a PAM decoder 360, and an automatic adjustment section 370.
  • the waveform of the PAM-N signal S2 is distorted.
  • a waveform shaping circuit 310 is provided to improve this waveform distortion. Examples of waveform distortion include attenuation due to transmission loss and waveform distortion due to low-pass action of the transmission cable 102.
  • the waveform shaping circuit 310 shapes the waveform of the PAM-N signal S2 so that it approaches an ideal PAM signal.
  • the functions of the waveform shaping circuit 310 are not particularly limited, but include a VGA (Variable Gain Amplification) function of amplifying the PAM-N signal S2 with a variable gain and adjusting the direct current (DC) amplitude of the PAM-N signal It is provided with one or both of the equalizing (EQ) functions for correcting the frequency characteristics of the signal S2.
  • VGA Very Gain Amplification
  • EQ equalizing
  • the A/D converter 320 quantizes the PAM-N signal S2a after waveform shaping by the waveform shaping circuit 310, and converts it into a comparison signal S2b.
  • the PAM phase comparator 330 receives the comparison signal S2b and latches the comparison signal S2b in synchronization with the clock signal CLK (data strobe signal) generated by the clock recovery circuit 340.
  • the PAM phase comparator 330 converts the comparison signal S2b latched by the clock signal CLK into a 2-bit binary code (symbol data) S2c.
  • the S/P converter 350 converts the binary code S2c into parallel data S2e.
  • the PAM decoder 360 performs inverse processing to the PAM encoder 210 of the transmitting circuit 200, decodes the DC balance encoded parallel data S2e, and outputs data S3.
  • the above is the configuration of the transmission system 100.
  • the application of the transmission system 100 is not particularly limited, it can be suitably used for serial transmission of video information from cameras, displays, scanners, etc., and data information from networks, etc.
  • Modification 1 In the embodiment, a 4-value PAM signal has been described, but the present disclosure is also applicable to 8-value, 16-value, 32-value, 64-value, etc. PAM signals.
  • 8-value data conversion from input data to conversion data is performed based on a series of 3-bit multi-value states.
  • 16 values this is performed based on a 4-bit multi-value state, in the case of 32 values, a 5-bit multi-value state, and in the case of 64 values, a series of 6-bit multi-value states.
  • Modification 2 Although bit rearrangement is used to distinguish the converted data D2 generated in the second step S102 and the converted data D2 generated in the third step S104, the present disclosure is not limited thereto.
  • the two converted data D2 may be distinguishable by giving regularity to the transition order of the multi-valued states, such as ascending order and descending order.
  • the processing in the fourth step S106 and the fifth step S108 is not limited to that described in the embodiment, but may be performed by appropriately performing bit inversion or other processing so as to maintain DC balance.
  • a DC balance encoding method for converting original data into converted data (i) a first step of adding conversion bits to the original data to generate input data; (ii) When the input data includes a series of the same multi-value states from the position before the center to the rear end, the non-inverted data of the first half of the input data is used to convert the first half of the converted data and a second step of generating one of the second half, and generating the other of the first half and the second half of the converted data using inverted data of the first half of the input data; (iii) When the input data includes a series of the same multi-value states from the beginning to the position after the center, the inverted data of the second half of the input data is used to convert the first half of the conversion data. a third step of generating the first half and the second half of the input data, and generating the other of the first half and the second half of the converted data using non-inverted data of the second half of the input data; A DC balanced en
  • the first half of the converted data is the inverted data of the first half of the input data
  • the second half of the converted data is the first half of the input data.
  • the first half of the converted data is inverted data of the second half of the input data, and the second half of the converted data is a plurality of polygons included in the second half of the input data.
  • a DC balanced decoding method The received data to be decoded is generated by the DC balance encoding method described in any one of items 1 to 5, In the case where the conversion bit of the received data indicates that inversion processing has been performed, and the received data is balanced, it is determined from the arrangement of the received data that the conversion bit is in the first half or the second half of the original code.
  • a DC balanced decoding method comprising the step of converting into output data including a series of multivalued states.
  • a transmitting circuit that transmits a multivalued PAM signal, an encoder that performs DC balance encoding on original data and generates converted data using the DC balance encoding method according to any one of items 1 to 5; a parallel-to-serial converter that converts the conversion data from parallel to serial; a multi-value driver that converts the output of the parallel-serial converter into a multi-value PAM signal;
  • a transmitting circuit comprising:
  • the present disclosure relates to a transmission technology for multi-value (N-value) PAM signals.

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  • Signal Processing (AREA)
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Abstract

第１ステップＳ１００において、元データＤ０に、１ビットの変換ビットが付加される。第２ステップＳ１０２において、入力データＤ１が、中央より前の位置から後端にわたり、同一の多値ステート（シンボル）の連続を含む場合に、入力データＤ１の前半分Ｄ１ｆを利用して変換データＤ２が生成される。第３ステップＳ１０４において、入力データＤ１が、その先頭から中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、入力データＤ１の後半分Ｄ１ｓを利用して変換データＤ２が生成される。

Description

ＤＣバランスエンコード方法、デコード方法、送信回路
　本開示は、多値（Ｎ値）ＰＡＭ信号の伝送技術に関する。
　高速シリアル伝送では、送信装置と受信装置の間は、ＡＣカップリングした伝送線路で接続される。この場合、伝送される信号波形の時間平均は一定に保たれている必要があり、そのために送信装置、受信装置それぞれにおいて、ＤＣバランスのエンコード処理、デコード処理が必要となる。
　従来のＮＲＺ（Non Return to Zero）方式の二値伝送では、８Ｂ１０Ｂエンコードが広く採用されていた。この８Ｂ１０Ｂエンコードを、多値伝送に適用しようとすると、信号変化の無い多値レベルのステートが連続する可能性がある。またランニング・ディスパリティの考え方も、２値のままでは、ＤＣバランスが崩れてしまうことになる。また、８Ｂ１０Ｂエンコードは、元データに２ビット分の変換ビットを付加したコードとするため伝送効率が低い。
　伝送効率を上げるために、エンコード処理を行わずに、スクランブル処理を適用してＤＣバランスを取るアプローチもあるが、エンコード処理に比べると完全では無く、ＤＣバランスがとれる周期も長くなるため、ベースライン・ワンダーと呼ばれるＤＣバランスがズレた状態への対応が必要となる。
米国特許４，４８６，７３９号
　本開示は係る状況に応じてなされたものであり、その例示的な目的の一つは、多値伝送に適用可能なＤＣバランスエンコード技術の提供にある。
　本開示のある態様は、元データを変換データに変換するＤＣバランスエンコード方法に関する。この方法は、（i）元データに変換ビットを付加し、入力データを生成する第１ステップと、（ii）入力データが、中央より前の位置から後端にわたり、同一の多値ステートの連続を含む場合に、入力データの前半分の非反転データを利用して変換データの前半分および後半分の一方を生成し、入力データの前半分の反転データを利用して変換データの前半分および後半分の他方を生成する第２ステップと、（iii）入力データが、その先頭から中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、入力データの後半分の反転データを利用して、変換データの前半分および後半分の一方を生成し、入力データの後半分の非反転データを利用して、変換データの前半分および後半分の他方を生成する第３ステップと、を備える。
　なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
　本開示のある態様によれば、多値伝送に利用可能なＤＣバランスエンコードを提供できる。
図１は、実施形態に係るＤＣバランスエンコーディングを説明する図である。 図２は、第１ステップを説明する図である。 図３は、第２ステップを説明する図である。 図４は、第３ステップを説明する図である。 図５は、第４ステップを説明する図である。 図６は、第５ステップを説明する図である。 図７は、実施形態に係るＤＣバランスエンコードの具体例を示す図である。 図８は、実施形態に係るＤＣバランスエンコードの具体例を示す図である。 図９は、特殊コードの一例を示す図である。 図１０は、ＤＣバランスデコーディングを説明する図である。 図１１は、実施形態に係るＮ値ＰＡＭ（ＰＡＭ－Ｎ）信号の伝送システムのブロック図である。
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態に係るＤＣバランスエンコード方法は、（i）元データに変換ビットを付加し、入力データを生成する第１ステップと、（ii）入力データが、中央より前の位置から後端にわたり、同一の多値ステートの連続を含む場合に、入力データの前半分の非反転データを利用して変換データの前半分および後半分の一方を生成し、入力データの前半分の反転データを利用して変換データの前半分および後半分の他方を生成する第２ステップと、（iii）入力データが、その先頭から中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、入力データの後半分の反転データを利用して、変換データの前半分および後半分の一方を生成し、入力データの後半分の非反転データを利用して、変換データの前半分および後半分の他方を生成する第３ステップと、を備える。
　一実施形態において、第２ステップにおいて、変換データの前半分は、入力データの前半分の反転データであり、変換データの後半分は、入力データの前半分であってもよい。
　一実施形態において、第３ステップにおいて、変換データの前半分は、入力データの後半分の反転データであり、変換データの後半分は、入力データの後半分に含まれる複数の多値ステートの順序を並び替えたものであってもよい。
　一実施形態において、ＤＣバランスエンコード方法は、（iv）第２ステップおよび第３ステップに該当しない場合であって、入力データの奇数番目のビットの１と０の個数が等しく、かつ入力データの偶数番目のビットの１と０の個数が等しい場合に、入力データをそのまま変換データとする第４ステップをさらに備えてもよい。
　一実施形態において、ＤＣバランスエンコード方法は、（v）第２ステップ、第３ステップ、第４ステップに該当しない場合、ランニングディスパリティにもとづいて、入力データをそのまま変換データとするか、または入力データの反転データを変換データとする第５ステップをさらに備えてもよい。
　一実施形態に係る送信回路は、多値ＰＡＭ信号を送信する送信回路に関する。送信回路は、上述のいずれかのＤＣバランスエンコード方法によって、元データをＤＣバランスエンコードし、変換データを生成するエンコーダと、変換データをパラレル／シリアル変換するパラレルシリアル変換器と、パラレルシリアル変換器の出力を多値ＰＡＭ信号に変換する多値ドライバと、を備える。
　一実施形態に係るＤＣバランスデコード方法は、上述のいずれかに記載のＤＣバランスエンコード方法により生成された受信データを出力データに変換する。ＤＣバランスデコード方法は、受信データの変換ビットが反転処理が行われたことを示す場合であって、受信データが平衡している場合には、受信データの並びから判別して、元コードの前半もしくは後半に多値ステートの連続を含む出力データへ変換するステップを備える。
　一実施形態において、ＤＣバランスデコード方法は、受信データの変換ビットが反転処理が行われたことを示す場合であって、受信データが平衡していない場合には、受信データを反転して、出力データへ変換するステップをさらに備えてもよい。
　一実施形態において、ＤＣバランスデコード方法は、受信データの変換ビットが反転処理が行われていないことを示す場合、受信データから変換ビットを除いた部分を、そのまま出力データとするステップをさらに備えてもよい。
　一実施形態において、送信回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施形態）
　以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
　図１は、実施形態に係るＤＣバランスエンコーディングを説明する図である。ここでは、１１ビットの元データＤ０を、１２ビットの変換データＤ２にエンコードする場合を説明する。実施形態に係るＤＣバランスエンコーディングは、第１ステップＳ１００～第５ステップＳ１０８を含む。第２ステップＳ１０２～第５ステップＳ１０８の順序は入れ替えることが可能である。
　なお、複数のビットを含むデータに関して、前（左）や後（右）は便宜的なものに過ぎず、それらは入れ替えてもよい。
　第１ステップＳ１００において、１１ビットの入力データＤ０の先頭に値１の変換ビットが追加され、１２ビットの入力データＤ１が生成される。
　第２ステップＳ１０２、第３ステップＳ１０４、第４ステップＳ１０６、第５ステップＳ１０８は、入力データＤ０にもとづいて、いずれかが実行される。
　第２ステップＳ１０２において、入力データＤ１が、中央より前の位置から後端にわたり、同一の多値ステート（シンボル）の連続を含む場合に、入力データＤ１の前半分Ｄ１ｆを利用して変換データＤ２が生成される。
　第３ステップＳ１０４において、入力データＤ１が、その先頭から中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、入力データＤ１の後半分Ｄ１ｓを利用して変換データＤ２が生成される。
　第４ステップＳ１０６において、入力データＤ１が完全にＤＣバランスがとれている場合、言い換えると、入力データＤ１の奇数番目のビットに含まれる１と０の個数が等しく、かつ入力データＤ１の偶数番目のビットに含まれる１と０の個数が等しい場合に、入力データＤ１がそのまま変換データＤ２となる。
　第５ステップＳ１０８においては、ランニングディスパリティにもとづいて、入力データＤ１がそのまま変換データＤ２とされ、または入力データＤ１の反転データが変換データＤ２とされる。
　以下、各ステップについて詳細に説明する。
　図２は、第１ステップＳ１００を説明する図である。１１ビットの元データＤ０の各ビットの値を、左端から順にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋと表記する。元データＤ０の先頭（左端）に、変換ビット（ここでは値１）が付加され、入力データＤ１が生成される。入力データＤ１は１２ビットであり、各ビットの値を、左端から順にａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｇ，ｉ，ｊ，ｋ，ｌと表記する。元データＤ０と入力データＤ１の関係は以下のように表される。
　ａ＝０　（変換ビット）
　ｂ＝Ａ
　ｃ＝Ｂ
　ｄ＝Ｃ
　ｅ＝Ｄ
　ｆ＝Ｅ
　ｇ＝Ｆ
　ｈ＝Ｇ
　ｉ＝Ｈ
　ｊ＝Ｉ
　ｋ＝Ｊ
　ｌ＝Ｋ
　図３は、第２ステップＳ１０２を説明する図である。入力コードＤ１の前半分（左半分）の６ビットを、Ｄ１ｆ、入力コードＤ１の後半分（右半分）の６ビットを、Ｄ１ｓと表記する。ｐ１は、入力コードＤ１の中央であり、ｐ２は、入力コードＤ１の先頭（左端）であり、ｐ３は、入力コードＤ１の後端（右端）である。また変換データＤ２の前半分（左半分）の６ビットを、Ｄ２ｆ、変換データＤ２の後半分（右半分）の６ビットを、Ｄ２ｓと表記する。
　第２ステップＳ１０２は、入力データＤ１が、中央より前の位置ｐ４から後端にわたり、同一の多値ステートＸの連続を含む場合（図３の例では、４つの同一多値ステートＸが連続している）に実行される。４値ＰＡＭの場合、各ステートは２ビットで表され、多値ステートＸは、００，０１，１０，１１のいずれかを取り得る。この場合、入力データＤ１の前半分Ｄ１ｆの反転データを利用して変換データＤ２の前半分Ｄ２ｆおよび後半分Ｄ２ｓの一方（この例では、前半分Ｄ２ｆ）が生成される。また、入力データＤ１の前半分Ｄ１ｆの非反転データを利用して変換データＤ２の前半分Ｄ２ｆおよび後半分Ｄ２ｓの他方（この例では、後半分Ｄ２ｓ）が生成される。
　第２ステップＳ１０２によれば、変換データＤ２の前半分Ｄ２ｆと後半分Ｄ２ｓは、ビット反転した関係がなりたつため、ＤＣバランスがとれた状態となることが保証される。
　また、第２ステップＳ１０４の実行条件が満たされる場合、入力データＤ１の後半分Ｄ１ｓは、前半分Ｄ１ｆの一番中央に近い多値ステートＸ（ビットｅ，ｆ）と同じであり、これは変換コードＤ２にも含まれている。したがって、入力データＤ１の後半分Ｄ１ｓの情報を捨てたとしても、デコード処理において、変換コードＤ２の適切なビット位置を参照することにより、入力データＤ１において連続していた多値ステートＸを復元できる。
　図４は、第３ステップＳ１０４を説明する図である。
　第３ステップＳ１０４は、入力データＤ１が、前端ｐ２から中央より後の位置ｐ５にわたり、同一の多値ステートＸの連続を含む場合（図４の例では、５個の同一多値ステートＸが連続している）に実行される。
　この場合、入力データＤ１の後半分Ｄ１ｓの反転データを利用して変換データＤ２の前半分Ｄ２ｆおよび後半分Ｄ２ｓの一方（この例では、前半分Ｄ２ｆ）が生成される。
　第３ステップＳ１０４の条件を満たすとき、入力データＤ１の左から７番目のビット位置の値ｇは、ａ（＝０）であること、つまり変換ビットであることが保証される。そのため、変換データＤ２の先頭（一番左）には、変換ビットを反転した値が含まれている。
　また、入力データＤ１の後半分Ｄ１ｓの非反転データを利用して変換データＤ２の前半分Ｄ２ｆおよび後半分Ｄ２ｓの他方（この例では、後半分Ｄ２ｓ）が生成される。この例では、変換データＤ２の後半分Ｄ２ｓは、入力データＤ１の後半分Ｄ１ｓに含まれる複数の多値ステートの順序を並び替えたものとなっている。この並び替えによって、デコード処理において、第２ステップＳ１０２によって生成された変換データと、第３ステップＳ１０４によって生成された変換データと、を区別できる。
　具体的には、変換データＤ２の後半分Ｄ２ｓの先頭（左端）の多値ステートは、入力データＤ１の後半分Ｄ１ｓの一番後（右端）の多値ステートであり、変換データＤ２の後半分Ｄ２ｓの２番目（中央）の多値ステートは、入力データＤ１の後半分Ｄ１ｓの先頭（左端）の多値ステートであり、変換データＤ２の後半分Ｄ２ｓの一番後（右端）の多値ステートは、入力データＤ１の後半分Ｄ１ｓの２番目（中央）の多値ステートのように、ローテーションしたものとなっている。
　第３ステップＳ１０４によれば、変換データＤ２の前半分Ｄ２ｆと後半分Ｄ２ｓは、ＤＣバランスがとれた状態となることが保証される。
　また、第３ステップＳ１０４の実行条件が満たされる場合、入力データＤ１の前半分Ｄ１ｆは、後半分Ｄ１ｓの一番中央に近い多値ステートＸ（ビットｇ，ｈ）と同じであり、これは変換コードＤ２にも含まれている。したがって、入力データＤ１の前半分Ｄ１ｆの情報を捨てたとしても、デコード処理において、変換コードＤ２の適切なビット位置を参照することにより、入力データＤ１において連続していた多値ステートＸを復元できる。
　続いて、第４ステップＳ１０６を説明する。
　図５は、第４ステップＳ１０６を説明する図である。第４ステップＳ１０６の実行条件が満たされる場合、入力データＤ１は、完全平衡であるといえる。したがって、入力データＤ１をそのまま変換データＤ２とすることで、ＤＣバランスが保たれる。
　続いて、第５ステップＳ１０８を説明する。
　図６は、第５ステップＳ１０８を説明する図である。第５ステップＳ１０８は、第２ステップＳ１０２、第３ステップＳ１０４、第４ステップＳ１０６のいずれの条件をも満たさない場合に実行される。
　第５ステップＳ１０８では、１つのデータのランニングディスパリティ（単一ＲＤ）と、時間的に連続する複数のデータのライニングディスパリティの積算値（積算ＲＤ）と、が計算され、それらにもとづいて、変換データＤ２が生成される。
　単一ＲＤは、１つのデータ（１２ビット）を対象として計算される。多値ステート１１，１０，０１，００それぞれに、正負のディスパリティ値が対応付けられる。
　多値ステート１１　　ディスパリティ値　＋３
　多値ステート１０　　ディスパリティ値　＋１
　多値ステート０１　　ディスパリティ値　－１
　多値ステート００　　ディスパリティ値　－３
　１つのデータには、６個の多値シンボルが含まれる。６個の多値シンボルそれぞれのディスパリティ値が加算され、単一ＲＤが生成される。また、データごとに生成される単一ＲＤが積算され、積算ＲＤが生成される。
　そして計算されたランニングディスパリティ（単一ＲＤ、積算ＲＤ）にもとづいて、入力データＤ１がそのまま変換データＤ２とされ、または入力データＤ１の反転データが変換データＤ２とされる。
　第５ステップＳ１０８の具体的な処理の例を説明する。
　入力データＤ１について、単一ＲＤを計算し、符号＋、－を調べる。なお、単一ＲＤの値が０のときは、符号はいずれとしてもよいが、前回の単一ＲＤの符号を反転させたものを用いることとする。なお、前回の単一ＲＤの符号を維持することとしてもよい。
　続いて、現在の入力データＤ１を考慮しない、前回までの積算ＲＤの符号を調べる。そして、前回までの積算ＲＤの符号と、単一ＲＤの符号が異なる場合、入力データＤ１をそのまま変換データＤ２とする。前回までの積算ＲＤの符号と、単一ＲＤの符号が同一である場合、入力データＤ１をビット反転し、変換データＤ２とする。
　そして、現在の単一ＲＤを、前回までの積算ＲＤに加算し、積算ＲＤを更新する。
　変換データＤ２は、入力データＤ１そのままであるか、それをビット反転したデータである。第５ステップＳ１０８では、前回までの積算ＲＤに、今回の変換データＤ２を加算した場合に、積算ＲＤの絶対値が小さくなるように、入力データＤ１のビット反転の有無を決定する。
　以上が、実施形態に係るＤＣバランスエンコードの処理である。
　図７は、実施形態に係るＤＣバランスエンコードの具体例を示す図である。図７には、第２ステップＳ１０２により生成される変換コードＤ２が示される。
　図８は、実施形態に係るＤＣバランスエンコードの具体例を示す図である。図８には、第３ステップＳ１０４により生成される変換コードＤ２が示される。
　なお、図７および図８には、コードの一部分のみが示されており、すべての組み合わせが示されているわけではない。
　続いて、特殊コードについて説明する。
　ＤＣバランスエンコードでは、変換コードの区切り位置や、スクランブル適用時のスクランブルタイミングを示すために、特殊コードが利用される。
　上述のエンコードにより、同一多値ステートの連続は、１つのデータ（１２ビット）中、３個までとなり、４個以上の連続は発生しない。２個の変換コードＤ２の連続を考えると、通常コードでは、同一多値ステートの連続は６個を超えることはない。そこで、２個のデータ（２４ビット）をセットとし、同一ステートが７個以上連続するように、特殊コードを発生させることで、デコード処理において、通常コードと特殊コードを区別することが可能となる。
　なお、特殊コードは、単一ＲＤを０とすることはできない。そこで、非反転コード（＋）と反転コード（－）を用意し、これまでの積算ＲＤの符号に応じて、非反転コードと反転コードを使用するようにしてもよい。
　図９は、特殊コードの一例を示す図である。図９の上段は、連続する２個のデータのうちの前半部分を、下段は、連続する２個のデータのうちの前半部分を示す。
　続いて、上述のエンコード処理に対応するデコード処理について説明する。
　図１０は、ＤＣバランスデコーディングを説明する図である。エンコード処理で生成された変換データ（通常コード）、もしくは特殊データは、１２ビットの受信データＤ３としてデコーダに入力される。
　受信データＤ３が、特殊コードである場合、デコード処理は行わず、特殊コードの種類に応じた別の処理を行う（Ｓ２００）。特殊コードであるか通常コードであるかは、受信データに、同一の多値ステートの連続が４個以上含まれるか否かに応じて判定できる。
　１２ビットの受信データＤ３の先頭のビットが０の場合、つまり、変換ビットがエンコード処理において、反転処理が行われていないことを示す場合（Ｓ２０１のＹ）、それに続く１１ビットをそのまま、出力データとする（Ｓ２０２）。
　１２ビットの受信データＤ３の先頭が１の場合（Ｓ２０１のＮ）、つまり変換ビットが、エンコード処理において、反転処理が行われたことを示す場合、処理Ｓ２０４，Ｓ２０６，Ｓ２０８のいずれかが実行される。
　処理Ｓ２０４，Ｓ２０６は、受信データが平衡している場合に対応する。
これらの場合、受信データＤ３に含まれる多値ステートの並びから、第２ステップと第３ステップのいずれにより生成された受信データであるかを判別し、元コードの前半もしくは後半に多値ステートの連続を含む出力データへ変換する。
　１２ビットの受信データＤ３の前半分Ｄ３ｆの反転と、１２ビットの受信データＤ３の後半分Ｄ３ｓが同一である場合、処理Ｓ２０４が実行される。この受信データＤ３は、第２ステップＳ１０２により生成されたものであるから、逆の処理によって、元のデータを復元できる。
　１２ビットの受信データＤ３の前半分Ｄ３ｆの反転と、１２ビットの受信データＤ３の後半分Ｄ３ｓに含まれる複数の多値ステートの並び替えたものが同一である場合、処理Ｓ２０６が実行される。この受信データＤ３は、第３ステップＳ１０４により生成されたものであるから、逆の処理によって、元のデータを復元できる。
　１２ビットの受信データＤ３の先頭が１であり、処理Ｓ２０４，Ｓ２０６の条件を満たさない場合、処理Ｓ２０８が実行される。処理Ｓ２０８では、１２ビットの受信データＤ３の全ビットが反転させ、先頭を除く１１ビットが復号データＤ４となる。
　以上が実施形態に係るＤＣバランスエンコード／デコード処理である。
　本実施形態では、元データＤ０に変換ビットを付加し、多値レベルで見たデータが、前半もしくは後半で半分以上のステートの連続がある場合には、元データＤ０の半分を利用してＤＣバランスの取れたコードへ変換を行う。
　それ以外の場合には、多値レベルでのランニング・ディスパリティを監視し、コードの反転処理を行うか、そのままのコードとするかを決定している。
　これにより、多値ステートの連続が１コード分より長い連続は発生しなくなり、ＣＤＲ（クロックデータリカバリ）でのジッタの低減や追従性が向上する。
　またスクランブル処理の適用のみに比べて、短い周期でＤＣバランスが取れるため、受信信号の電圧マージンが高まり、ベースライン・ワンダーへの対策が必要なくなる。
　さらに、変換ビットを１ビットのみにすることが出来るので、８Ｂ１０Ｂのように２ビットの変換ビットが必要なエンコード方式に比べて、コードの伝送効率が高くなる。
（用途）
　図１１は、実施形態に係るＮ値ＰＡＭ（ＰＡＭ－Ｎ）信号の伝送システム１００のブロック図である。伝送システム１００は、送信回路２００、受信回路（デシリアライザ）３００を備える。送信回路２００と受信回路３００の間は、伝送ケーブル１０２を介して接続される。
（送信回路）
　送信回路２００は、図示しない外部回路から、受信回路３００に送信すべきデータＳ１を受信し、Ｎ値のＰＡＭ信号Ｓ２に変換して受信回路３００に送信するシリアライザＩＣ（Integrated Circuit）である。パラレルデータＳ１の種類は限定されないが、たとえば大容量を高速伝送する必要がある画像データなどが例示される。
（受信回路）
　受信回路３００は、送信回路２００からＰＡＭ－Ｎ信号Ｓ２を受信し、受信したデータＳ３を、図示しない別の外部回路に出力するデシリアライザＩＣである。送信回路２００と受信回路３００の間の信号伝送は、差動信号もしくはシングルエンド信号が利用される。
　ここではＰＡＭ－Ｎ信号として、４値（Ｎ＝４）のＰＡＭ（ＰＡＭ４）を例とするが、ＰＡＭ信号の階調数は限定されず、８値や１６値、６４値にも本開示は適用可能である。
　はじめに送信回路２００の構成を説明する。ＰＡＭエンコーダ２１０は、データＳ１ａをＰＡＭ形式のデータＳ１ｂに変換する。ＰＡＭエンコーダ２１０において、データＳ１ｂにクロック信号が埋め込まれ、ＤＣバランスエンコードを行う。
　上述のＤＣバランスエンコードは、このＰＡＭエンコーダ２１０において実行され、データＳ１ａが元データＤ０であり、データＳ１ｂが、変換データＤ２に対応する。
　Ｐ／Ｓ変換器２２０は、ＰＡＭエンコーダ２１０が生成したデータＳ１ｂをシリアルデータＳ１ｃに変換する。ＰＡＭドライバ２３０は、シリアルデータＳ１ｃを、アナログのＰＡＭ－Ｎ信号Ｓ２に変換して出力する。
　続いて受信回路３００の構成を説明する。受信回路３００は、波形整形回路３１０、Ａ／Ｄコンバータ３２０、ＰＡＭ位相比較器３３０、クロックリカバリ回路３４０、Ｓ／Ｐ変換器３５０、ＰＡＭデコーダ３６０、自動調節部３７０を備える。
　ＰＡＭ－Ｎ信号Ｓ２が伝送ケーブル１０２を伝送する間に、ＰＡＭ－Ｎ信号Ｓ２の波形は歪む。この波形歪みを改善するために波形整形回路３１０が設けられる。波形歪みは、伝送ロスによる減衰や、伝送ケーブル１０２のローパス作用による波形歪みなどが例示される。波形整形回路３１０は、理想的なＰＡＭ信号に近づくように、ＰＡＭ－Ｎ信号Ｓ２を波形整形する。
　波形整形回路３１０の機能は特に限定されないが、ＰＡＭ－Ｎ信号Ｓ２を可変ゲインで増幅し、ＰＡＭ－Ｎ信号Ｓ２の直流（ＤＣ）振幅を調節するＶＧＡ（Variable Gain Amplification）機能と、ＰＡＭ－Ｎ信号Ｓ２の周波数特性を補正するイコライジング（ＥＱ）機能のいずれか一方、あるいは両方を備える。
　Ａ／Ｄコンバータ３２０は、波形整形回路３１０によって波形整形後のＰＡＭ－Ｎ信号Ｓ２ａを量子化して、比較信号Ｓ２ｂに変換する。
　ＰＡＭ位相比較器３３０は、比較信号Ｓ２ｂを受け、クロックリカバリ回路３４０が生成するクロック信号ＣＬＫ（データストローブ信号）と同期して、比較信号Ｓ２ｂをラッチする。ＰＡＭ位相比較器３３０は、クロック信号ＣＬＫでラッチした比較信号Ｓ２ｂを、２ビットのバイナリコード（シンボルデータ）Ｓ２ｃに変換する。
　Ｓ／Ｐ変換器３５０は、バイナリコードＳ２ｃを、パラレルデータＳ２ｅに変換する。
　ＰＡＭデコーダ３６０は、送信回路２００のＰＡＭエンコーダ２１０と逆処理を行い、ＤＣバランスエンコードされたパラレルデータＳ２ｅをデコードし、データＳ３を出力する。
　上述のＤＣバランスデコードは、このＰＡＭデコーダ３６０において実行される。パラレルデータＳ２ｅが受信データＤ３であり、データＳ３が、復号データＤ４に対応する。
　以上が伝送システム１００の構成である。伝送システム１００の用途は特に限定されないが、カメラ、ディスプレイ、スキャナなどの映像情報や、ネットワークなどのデータ情報のシリアル伝送に好適に利用できる。
　続いて、実施形態に係るＤＣバランスエンコードの変形例を説明する。
（変形例１）
　実施形態では、４値ＰＡＭ信号について説明したが、本開示は、８値、１６値、３２値、６４値などのＰＡＭ信号にも適用可能である。８値の場合、入力データから変換データへの変換は、３ビットの多値ステートの連続にもとづいて行われる。１６値の場合、４ビットの多値ステート、３２値の場合、５ビットの多値ステート、６４値の場合、６ビットの多値ステートの連続にもとづいて行われる。
（変形例２）
　第２ステップＳ１０２によって生成された変換データＤ２と、第３ステップＳ１０４によって生成された変換データＤ２を区別するために、ビットの並びかえを利用したが、本開示はそれに限定されない。たとえば、多値ステートの遷移順番に規則性を持たせて、昇順と降順とすることにより、２つの変換データＤ２を区別できるようにしてもよい。
（変形例３）
　第４ステップＳ１０６および第５ステップＳ１０８の処理は、実施形態で説明したそれに限定されず、ＤＣバランスが取れるように、適切にビット反転やその他の処理を行えばよい。
（付記）
　（項目１）
　元データを変換データに変換するＤＣバランスエンコード方法であって、
　（i）前記元データに変換ビットを付加し、入力データを生成する第１ステップと、
　（ii）前記入力データが、中央より前の位置から後端にわたり、同一の多値ステートの連続を含む場合に、前記入力データの前半分の非反転データを利用して変換データの前半分および後半分の一方を生成し、前記入力データの前記前半分の反転データを利用して前記変換データの前半分および後半分の他方を生成する第２ステップと、
　（iii）前記入力データが、その先頭から前記中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、前記入力データの後半分の反転データを利用して、前記変換データの前半分および後半分の前記一方を生成し、前記入力データの前記後半分の非反転データを利用して、前記変換データの前半分および後半分の前記他方を生成する第３ステップと、
　を備える、ＤＣバランスエンコード方法。
　（項目２）
　前記第２ステップにおいて、前記変換データの前記前半分は、前記入力データの前記前半分の反転データであり、前記変換データの前記後半分は、前記入力データの前記前半分である、項目１に記載のＤＣバランスエンコード方法。
　（項目３）
　前記第３ステップにおいて、前記変換データの前記前半分は、前記入力データの前記後半分の反転データであり、前記変換データの前記後半分は、前記入力データの前記後半分に含まれる複数の多値ステートの順序を並び替えたものである、項目２に記載のＤＣバランスエンコード方法。
　（項目４）
　（iv）前記第２ステップおよび前記第３ステップに該当しない場合であって、前記入力データの奇数番目のビットの１と０の個数が等しく、かつ前記入力データの偶数番目のビットの１と０の個数が等しい場合に、前記入力データをそのまま前記変換データとする第４ステップをさらに備える、項目１から３のいずれかに記載のＤＣバランスエンコード方法。
　（項目５）
　（v）前記第２ステップ、前記第３ステップ、前記第４ステップに該当しない場合、ランニングディスパリティにもとづいて、前記入力データをそのまま前記変換データとするか、または前記入力データの反転データを前記変換データとする第５ステップをさらに備える、項目４に記載のＤＣバランスエンコード方法。
　（項目６）
　ＤＣバランスデコード方法であって、
　デコード対象の受信データは、項目１から５のいずれかに記載のＤＣバランスエンコード方法により生成されたものであり、
　前記受信データの変換ビットが反転処理が行われたことを示す場合であって、前記受信データが平衡している場合には、前記受信データの並びから判別して、元コードの前半もしくは後半に多値ステートの連続を含む出力データへ変換するステップを備える、ＤＣバランスデコード方法。
　（項目７）
　前記受信データの変換ビットが反転処理が行われたことを示す場合であって、前記受信データが平衡していない場合には、前記受信データを反転して、前記出力データへ変換するステップをさらに備える、項目６に記載のＤＣバランスデコード方法。
　（項目８）
　前記受信データの変換ビットが反転処理が行われていないことを示す場合、前記受信データから前記変換ビットを除いた部分を、そのまま出力データとするステップをさらに備える、項目６または７に記載のＤＣバランスデコード方法。
　（項目９）
　多値ＰＡＭ信号を送信する送信回路であって、
　項目１から５のいずれかのＤＣバランスエンコード方法によって、元データをＤＣバランスエンコードし、変換データを生成するエンコーダと、
　前記変換データをパラレル／シリアル変換するパラレルシリアル変換器と、
　前記パラレルシリアル変換器の出力を多値ＰＡＭ信号に変換する多値ドライバと、
　を備える、送信回路。
　本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
　本開示は、多値（Ｎ値）ＰＡＭ信号の伝送技術に関する。
　Ｄ０　元データ
　Ｄ１　入力データ
　Ｄ２　変換データ
　Ｓ１００　第１ステップ
　Ｓ１０２　第２ステップ
　Ｓ１０４　第３ステップ
　Ｓ１０６　第４ステップ
　Ｓ１０８　第５ステップ
　１００　伝送システム
　１０２　伝送ケーブル
　２００　送信回路
　２１０　ＰＡＭエンコーダ
　２２０　Ｐ／Ｓ変換器
　２３０　ＰＡＭドライバ
　３００　受信回路
　３１０　波形整形回路
　３２０　Ａ／Ｄコンバータ
　３３０　ＰＡＭ位相比較器
　３４０　クロックリカバリ回路
　３５０　Ｓ／Ｐ変換器
　３６０　ＰＡＭデコーダ
　３７０　自動調節部
　Ｓ２　多値ＰＡＭ信号

Claims (9)

  1. 　元データを変換データに変換するＤＣバランスエンコード方法であって、
    　（i）前記元データに変換ビットを付加し、入力データを生成する第１ステップと、
    　（ii）前記入力データが、中央より前の位置から後端にわたり、同一の多値ステートの連続を含む場合に、前記入力データの前半分の非反転データを利用して変換データの前半分および後半分の一方を生成し、前記入力データの前記前半分の反転データを利用して前記変換データの前半分および後半分の他方を生成する第２ステップと、
    　（iii）前記入力データが、その先頭から前記中央より後ろの位置にわたり、同一の多値ステートの連続を含む場合に、前記入力データの後半分の反転データを利用して、前記変換データの前半分および後半分の前記一方を生成し、前記入力データの前記後半分の非反転データを利用して、前記変換データの前半分および後半分の前記他方を生成する第３ステップと、
    　を備える、ＤＣバランスエンコード方法。
  2. 　前記第２ステップにおいて、前記変換データの前記前半分は、前記入力データの前記前半分の反転データであり、前記変換データの前記後半分は、前記入力データの前記前半分である、請求項１に記載のＤＣバランスエンコード方法。
  3. 　前記第３ステップにおいて、前記変換データの前記前半分は、前記入力データの前記後半分の反転データであり、前記変換データの前記後半分は、前記入力データの前記後半分に含まれる複数の多値ステートの順序を並び替えたものである、請求項２に記載のＤＣバランスエンコード方法。
  4. 　（iv）前記第２ステップおよび前記第３ステップに該当しない場合であって、前記入力データの奇数番目のビットの１と０の個数が等しく、かつ前記入力データの偶数番目のビットの１と０の個数が等しい場合に、前記入力データをそのまま前記変換データとする第４ステップをさらに備える、請求項１から３のいずれかに記載のＤＣバランスエンコード方法。
  5. 　（v）前記第２ステップ、前記第３ステップ、前記第４ステップに該当しない場合、ランニングディスパリティにもとづいて、前記入力データをそのまま前記変換データとするか、または前記入力データの反転データを前記変換データとする第５ステップをさらに備える、請求項４に記載のＤＣバランスエンコード方法。
  6. 　ＤＣバランスデコード方法であって、
    　デコード対象の受信データは、請求項１から３のいずれかに記載のＤＣバランスエンコード方法により生成されたものであり、
    　前記受信データの変換ビットが反転処理が行われたことを示す場合であって、前記受信データが平衡している場合には、前記受信データの並びから判別して、元コードの前半もしくは後半に多値ステートの連続を含む出力データへ変換するステップを備える、ＤＣバランスデコード方法。
  7. 　前記受信データの変換ビットが反転処理が行われたことを示す場合であって、前記受信データが平衡していない場合には、前記受信データを反転して、前記出力データへ変換するステップをさらに備える、請求項６に記載のＤＣバランスデコード方法。
  8. 　前記受信データの変換ビットが反転処理が行われていないことを示す場合、前記受信データから前記変換ビットを除いた部分を、そのまま出力データとするステップをさらに備える、請求項６に記載のＤＣバランスデコード方法。
  9. 　多値ＰＡＭ信号を送信する送信回路であって、
    　請求項１から３のいずれかのＤＣバランスエンコード方法によって、元データをＤＣバランスエンコードし、変換データを生成するエンコーダと、
    　前記変換データをパラレル／シリアル変換するパラレルシリアル変換器と、
    　前記パラレルシリアル変換器の出力を多値ＰＡＭ信号に変換する多値ドライバと、
    　を備える、送信回路。
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