CN111510175B - 一种多路收发机结构 - Google Patents

Abstract

本发明公开了一种多路收发机结构，包括：伪随机码模块，用于生成多路伪随机码数据；差分编码模块，用于对伪随机码数据进行编码的方式得到并行差分编码数据；并串转换模块，用于将并行数据转换为串行数据；驱动器模块，用于将信号发送给信道；连续时间线性均衡模块，用于消除前标码间干扰以及减小后标码间干扰拖尾；干扰消除模块，用于消除第一级后标码间干扰；解码模块，将信号解码为二进制串行数据；串并转换模块，用于将二进制串行数据转换为并行数据。本发明能够同时均衡信号中的第一级后标码间干扰、多级后标码间干扰及前标码间干扰，还能够显著地提高数据传输速率，符合收发机速率不断提升的发展趋势。

Description

一种多路收发机结构

技术领域

本发明涉及多路收发机结构设计技术领域，更为具体来说，本发明为一种多路收发机结构。

背景技术

目前，高速收发机之间的数据传输通过信道传输。随着高速收发机的数据传输速率不断提高，带宽受限的信号会产生严重的高频信号衰减，会引起码间干扰，使得接收端的眼图完全闭合，通信质量变差。但由于现有产品结构设计存在的局限，现有多路收发机对信号的码间干扰的消除能力有限。而且，现有多路收发机往往只能传输不归零(NRZ，NonReturn Zero)信号，其每条信道上传输速率一般要低于56Gb/s。所以现有的多路收发机无法满足高传输速率的要求。

因此，如何能够有效提高多路收发机的码间干扰消除能力且明显提高多路收发机的数据传输速率，成为了本领域技术人员亟待解决的技术问题和始终研究的重点。

发明内容

为解决现有多路收发机存在的对信号的码间干扰的消除能力有限及传输速率不高等问题，本发明创新地提供了一种基于差分编码与连续时间线性均衡的多路收发机结构设计。基于本发明设计的多路收发机产品，可通过差分编码消除信号中的第一级后标码间干扰且能通过连续时间线性均衡(CTLE，Continue Time Linear Equalizer)消除信号中的前标码间干扰和后标码间干扰拖尾，而且可支持传输四电平脉冲幅度调制(PAM4)信号，在带宽相同的情况下可传输更多的数据，实现高于56Gb/s的传输速率，符合多路收发机速率不断提升的实际趋势。

为实现上述技术目的，本发明公开了一种多路收发机结构，该多路收发机结构包括发送机和接收机，所述发送机包括差分编码模块，所述接收机包括连续时间线性均衡模块和干扰消除模块；所述差分编码模块，用于在信号发出前对信号进行差分编码；所述连续时间线性均衡模块，用于对接收的信号进行连续时间线性均衡处理；所述干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理。

进一步地，所述发送机还包括伪随机码模块、并串转换模块及驱动器模块，所述接收机还包括解码模块、串并转换模块；该多路收发机结构还包括时钟模块；伪随机码模块，用于将待发送的数据生成为并行传输的多路伪随机码数据；差分编码模块，用于对所述多路伪随机码数据进行差分编码，以得到并行差分编码数据；并串转换模块，用于将所述并行差分编码数据转换为串行数据；驱动器模块，用于将所述串行数据合成为待发送的信号，并将该信号发送给相应信道；连续时间线性均衡模块，用于消除从信道上接收的信号中的前标码间干扰和减小从信道上接收的信号中的后标码间干扰拖尾，以得到均衡后的信号；干扰消除模块，用于消除均衡后的信号中的第一级后标码间干扰，以得到干扰消除后的信号；解码模块，用于将干扰消除后的信号解码为二进制串行数据；串并转换模块，用于将所述二进制串行数据转换为并行数据；时钟模块，用于分别为所述差分编码模块、所述并串转换模块、所述干扰消除模块、所述解码模块及所述串并转换模块提供时钟信号。

进一步地，该多路收发机结构还包括误码检测模块；所述误码检测模块，用于检测通过串并转换模块转换得到的并行数据是否为伪随机码数据。

进一步地，所述差分编码模块，还用于通过多个链路对将所述并行差分编码数据传输至所述并串转换模块；其中，所述链路对，用于在当前时刻传输相同数据且在下一时刻传输差分数据。

进一步地，所述差分编码模块，包括编码器和第一状态机；所述编码器，用于将多路伪随机码数据以多种码元的形式进行编码，并用于根据第一状态机的当前状态发送相应的码元，以将数据传输至所述并串转换模块；所述第一状态机，用于根据当前发送的码元更新第一状态机次态。

进一步地，所述干扰消除模块，包括差分判决器；所述差分判决器，用于通过差分判决的方式消除均衡后的信号中的第一级后标码间干扰，并用于将判决后的信号发送至解码模块。

进一步地，所述干扰消除模块，还包括第二状态机；所述差分判决器数量为多对；其中，根据所述第二状态机当前状态从多对差分判决器中选择一对差分判决器，且被选择的一对差分判决器用于消除当前连续时间线性均衡模块均衡后的信号中的第一级后标码间干扰；所述差分判决器，还用于将判决后的信号发送至所述第二状态机；所述第二状态机，用于根据判决后的信号更新第二状态机次态。

进一步地，所述并串转换模块，用于将并行差分编码数据转换为最高有效位串行数据和最低有效位串行数据。

进一步地，所述连续时间线性均衡模块具有源极电容退化结构。

进一步地，所述待发送的信号为四电平脉冲幅度调制信号。

进一步地，所述驱动器模块为电流模式逻辑驱动器模块。

本发明的有益效果为：与现有技术相比，本发明能够同时均衡信号中的第一级后标码间干扰、多级后标码间干扰及前标码间干扰，即消除信号中的第一级后标码间干扰、消除信号中的前标码间干扰以及减小信号中的后标码间干扰拖尾，通过MATLAB建模仿真可知：本发明所提供的技术方案能够显著提升多路收发机接收信号的质量。而且，本发明能够显著地提高数据传输速率，能够传输四电平脉冲幅度调制信号，可实现高于56Gb/s的数据传输速率，所以本发明符合收发机速率不断提升的实际发展趋势。

附图说明

图1为本发明一些实施例基于差分编码与连续时间线性均衡的多路收发机结构示意图。

图2为利用差分编码方式消除PAM4信号的第一级后标码间干扰的工作原理示意图。

图3为差分编码模块中的第一状态机工作时的状态转换示意图。

图4为干扰消除模块的电路结构示意图。

图5为一个差分判决器的电路结构示意图。

图6为利用连续时间线性均衡与差分编码协同均衡消除码间干扰的工作原理示意图。

图7为使用本发明一些实施例消除码间干扰后的接收眼图。

图8为使用差分编码消除码间干扰后的接收眼图。

图9为使用CTLE消除码间干扰后的接收眼图。

具体实施方式

下面结合说明书附图对本发明提供的一种多路收发机结构进行详细的解释和说明。

如图1所示，本发明一个或多个实施例中提供了一种基于差分编码与连续时间线性均衡的多路收发机结构，用于多路收发机。该多路收发机结构包括但不限于伪随机码模块、差分编码模块、并串转换模块、驱动器模块、连续时间线性均衡模块、干扰消除模块、解码模块、串并转换模块、时钟模块、误码检测模块中的一种或多种；其中，利用差分编码消除第一级后标码间干扰以及利用连续时间线性均衡模块(CTLE)消除前标码间干扰和减小多级后标码间干扰拖尾，从而实现在传输多路数据的同时能够有效地消除码间干扰，从而能够有效地解决现有多路收发机存在的问题；多路收发机结构的具体说明如下。

本发明一些实施例中，多路收发机包括发送机、接收机、时钟和四条相同的信道。其中，发送机用于通过信道向其他接收机发送信号，发送机包括但不限于伪随机码模块、差分编码模块、并串转换模块及驱动器模块；接收机用于从信道中接收其他发送机发出到信道的信号，接收机包括但不限于连续时间线性均衡模块、干扰消除模块、解码模块、串并转换模块及误码检测模块；时钟可用于为相关的模块提供时钟信号，以使相关各模块可以正常工作，进而可实现多路收发机功能。

伪随机码模块，可基于数字逻辑电路实现，用于产生伪随机码数据，本发明具体用于将待发送的数据生成为并行传输的多路伪随机码数据，并将多路伪随机码数据并行传输至与伪随机码模块连接的差分编码模块。

差分编码模块，在信号发出前用于根据差分编码原理对多路伪随机码数据进行差分编码，以得到并行差分编码数据。本发明的一些实施例中，差分编码模块用于通过多个链路对将并行差分编码数据传输至与差分编码模块连接的并串转换模块。其中，各个链路对用于在当前时刻传输相同数据且在下一时刻传输差分数据。更为具体地，本发明一些实施例的差分编码模块包括编码器和第一状态机；编码器能够用于将多路伪随机码数据以多种码元的形式进行编码，并用于根据第一状态机的当前状态发送相应的码元，以将数据传输至并串转换模块；第一状态机用于根据当前发送的码元更新第一状态机次态(下一时刻状态)。第一状态机的状态转换可如图3所示，本发明的一个或多个实施例可采用下述的方式实现差分编码模块。

以PAM4信号为例，如图1、3所示，将四信道(即四路)收发机的数据链路分别命名为a、b、c和d。本发明通过任意两条链路上前一时刻传输相同数据且后一时刻传输差分数据的方式消除第一级后标码间干扰。为避免接收端无法正确区分“3”“1”、“-3”“-1”、“-3”“1”及“3”“-1”的情况，本发明能够将多路伪随机码数据以下述的12种码元的形式进行编码，并可根据传输相同数据的链路不同，将12种码元分为G₀、G₁、G₂三个码元组，具体码元种类和分组情况如下表所示。其中，G₀码元组满足a＝b且c＝d的特点，G₁码元组满足a＝c且b＝d的特点，G₂码元组满足a＝d且b＝c的特点。

如图3所示，对照上述的表格，根据总是传输不同数据的链路对，本发明一些实施例将码元分为3个码元合集，将其与第一状态机的状态S₀、S₁、S₂一一对应。本实施例中，与S₀相对应的码元合集为{G₁，G₂}，包含的码元都满足在数据链路a和b且数据链路c和d之间是差分数据；同理与S₁相对应的码元合集为{G₀，G₂}，包含的码元都满足在数据链路a和c且数据链路b和d之间是差分数据；与S₂相对应的码元合集为{G₀，G₁}，包含的码元都满足在数据链路a和d且数据链路b和c之间是差分数据。本发明的一些实施例中，作为数据发送端的差分编码模块，其第一状态机的状态之间的转换方式为：转换为状态S_k(k＝0，1，2)的唯一方式为：发送G_k码元，所以差分编码模块的状态转换图可如图3所示。图3中，假如T_k-1时刻，第一状态机位于状态S₀，则其此时可发送的码元合集为{G₁，G₂}，发送属于G₁码元组的码元，则第一状态机次态跳转至对应的状态S₁，若发送属于G₂码元组的码元，则第一状态机次态跳转至S₂。在下一个时钟上升沿到来的时刻，则第一状态机继续根据上述规律继续发送码元。

并串转换模块，可用于将并行差分编码数据转换为串行数据，从而将低速传输的并行数据转换为高速传输的串行数据。本发明一些实施例中，并串转换模块能够用于将上述的多路并行差分编码数据转换为最高有效位(Most Significant Bit，MSB)串行数据和最低有效位(Least Significant Bit，LSB)串行数据。本发明一些实施例的并串转换模块在结构上可包括树形结构的多个并串转换基础单元，实现将多路并行低速的差分编码后的数据转换为2路高速串行数据MSB和LSB，然后将串行数据MSB和LSB发送至与并串转换模块连接的驱动器模块。

驱动器模块，用于将串行数据合成为待发送的信号，并将该信号发送给相应信道，从而完成了收发机中的发送机的功能。本发明一些实施例的驱动器模块例如可以为电流模式逻辑驱动器(CML，Current Mode Logic)模块。本发明一些实施例的待发送的信号为对带宽要求较低的四电平脉冲幅度调制信号(即PAM4，4 Pulse Amplitude Modulation)，本实施例可以通过CML驱动器合成待发送的PAM4信号，然后发送给相应信道，其中每一个PAM4数据由低位LSB数据和高位MSB数据决定。

值得一提的是，常规的多路收发机使用的NRZ信号往往只能用两种电平来传输数据，比如0和1，或-1和+1。与常规的多路收发机使用的NRZ信号可完全不同，基于本发明一个或多个实施例设计的多路收发机可以传输PAM4信号，即能够用四种电平来传输数据，比如00、01、10、11，或者+3、-3、+1、-1；由于本发明可使用的PAM4信号包含的数据量是NRZ信号的两倍，所以在数据传输速率相同的情况下，本发明能够使多路收发机需要的带宽为传统使用NRZ信号的收发机需要的带宽的一半，所以基于本发明设计的多路收发机可以提供速率高于56Gb/s的速率传输功能，具有带宽相同的情况下传输速率更高、传输速率相同的情况下带宽要求更低等突出优点。

连续时间线性均衡(CTLE)模块，用于对接收的信号进行连续时间线性均衡处理，进而用于消除从信道上接收的各信号中的前标码间干扰和减小从信道上接收的信号中的后标码间干扰拖尾，以得到均衡后的信号；其中，在信号衰减较大时，本发明能够非常有效地对信号的高频衰减进行补偿。CTLE模块，还用于将均衡后的信号发送至与CTLE模块连接的干扰消除模块，本发明一些实施例中，连续时间线性均衡模块可以基于频域均衡功能设计。在一些较佳的实施例中，CTLE模块具有源极电容退化结构，从而使本发明还具有扩宽带宽的功能。

干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理，进而用于消除均衡后的信号中的第一级后标码间干扰，以得到干扰消除后的信号，从而实现了消除从信道中获取的信号中的第一级后标码间干扰。在消除第一级后标码间干扰后，本发明的干扰消除模块还用于将干扰消除后的信号发送至与干扰消除模块连接的解码模块。本发明的一些实施例中，干扰消除模块可以包括差分判决器和第二状态机。差分判决器用于通过差分判决的方式消除均衡后的信号中的第一级后标码间干扰，并用于将判决后的信号发送至解码模块。本发明的差分判决器数量为多对；具体实施时，根据第二状态机当前状态从多对差分判决器中选择一对差分判决器，且被选择的一对差分判决器用于消除当前连续时间线性均衡模块均衡后的信号中的第一级后标码间干扰；差分判决器还用于将判决后的信号发送至第二状态机；第二状态机用于根据判决后的信号更新第二状态机次态。

对于整个多路收发机而言，本发明能够通过差分编码模块进行编码、通过干扰消除模块消除码间干扰。如图2所示，本发明一些实施例的PAM4信号的差分编码规则为：在当前时刻传输相同数据的一组链路，下一时刻必定传输差分数据。由于PAM4信号可以传输4种不同的电平“+3”“-3”“+1”“-1”，不同电平的第一级后标码间干扰导致的电平偏移是不一样的。这意味着“+3”信号的第一级后标码间干扰对下一时刻的数据产生的电平偏移是“+3α”，然而“-3”信号的第一级后标码间干扰对下一时刻的数据产生的电平偏移是“-3α”，“+1”信号的第一级后标码间干扰对下一时刻的数据产生的电平偏移是“+α”，而“-1”信号的第一级后标码间干扰对下一时刻的数据产生的电平偏移是“-α”。如图2所示，A、B信道上传输的PAM4信号满足差分编码规则，则有如下情况：通过差分编码模块使当前时刻的A、B信道传输相同电平(“+3”或“-3”或“+1”或“-1”)，那么当前数据对这两条信道上下一时刻传输的数据都有一致的电平偏移(“+3α”或“-3α”或“+α”或“-α”)。本发明能够通过差分编码模块使下一时刻的A、B信道传输任意差分数据(+X，-X)，则通过干扰消除模块进行A-B运算便可以消除相同的电平偏移分量，则得到摆幅加倍的、消除了第一级后标码间干扰的电平信号。如图2所示，A、B信道在T_K-2和T_K时刻传输相同数据，在T_K-1和T_K+1时刻通过A-B可以消除第一级后标码间干扰，得到与α无关的摆幅加倍的电平信号，并经过判决和解码后可以得到正确的接收信号。下面结合第二状态机的状态对本发明一些实施例的干扰消除模块消除第一级后标码间干扰的过程进行更详细的说明。

与第一状态机对应，第二状态机状态转换为状态S_k(k＝0，1，2)的唯一方式为接收G_k码元。比如当接收机位于状态S₀时，则说明前一时刻接收的数据属于G₀码元，即链路a和b上的码元为相同数据且c和d上的码元也为相同数据。本发明采用差分编码消除码间干扰，即当两条链路上前一时刻传输相同数据，后一时刻传输差分数据，通过在两条链路之间插入的差分判决器便可以消除第一级后标码间干扰。所以本发明作为接收端的干扰消除模块通过在链路a和链路b之间、链路c和链路d之间插入差分判决器来检测当前时刻传输的差分数据。同理，在S₁状态时，链路a和c之间、链路b和d之间的差分判决器可以接收到正确的数据；同理，在S₂状态时，链路a和d之间、链路b和c之间的差分判决器可以接收到正确数据。接收端的状态机可以根据当前状态选择正确的差分判决器对数据进行接收解码，并根据接收的码元更新状态机次态。

更为具体地，如图4所示，作为接收端的干扰消除模块根据上述状态转换图在三对差分判决器中选择一对差分判决器，被选择的这对差分判决器用于当前时刻的第一级后标码间干扰的消除和判决，并根据当前接收到的数据更新第二状态机。比如，当接收机状态位于S₀时，则选择位于链路a和b之间、链路c和d之间的差分判决器进行判决；当接收机状态位于S₁时，选择位于链路a和c之间、链路b和d之间的差分判决器进行判决；当接收机状态位于S₂时，选择位于链路a和d之间、链路b和c之间的差分判决器进行判决。差分判决器判决后的数据b₀/b₁一方面可输出给解码模块、一方面可输出给状态机用于更新状态机。第二状态机的更新规则为：若接收到的数据属于G_k(k＝0，1，2)，则转换为状态S_k。

本发明一些实施例中的各链路对之间的差分判决器的电路结构相同。本实施例以链路a和b之间的差分判决器电路结构示意图进行详细说明，如图5所示。其中，整个差分判决器可由3个结构相同的电路模块组成，其中，NMOS管M1、M5、M9的输入信号为从链路a上接收到的数据，M2、M6、M10的输入信号为从链路b上接收到的数据，M3和M4输入信号为阈值电压-V_TH，M7和M8的输入信号为阈值电压0，M11和M12的输入信号为阈值电压+V_TH。利用差分结构的共模抑制能力可有效地消除第一级后标码间干扰。其次本发明还可调节阈值电压信号(-V_TH，0，+V_TH)进行电平移位，使得PAM4信号的三个眼图的中心移动到中心电平位置，并可利用判决器对数据进行判决，从而得到输出3比特数据b₀。

解码模块，用于将干扰消除(判决)后的信号解码为二进制串行数据。本实施例中经过判决后的数据为温度计编码格式的数据，本实施例可通过解码模块将温度计编码格式的数据转换为二进制编码格式的数据。

串并转换模块，用于将二进制串行数据转换为并行数据，从而将高速传输的串行数据转换为低速传输的并行数据。本发明一些实施例中，串并转换模块在结构上可包括树形结构的串并转换单元，实现将解码后的高速串行数据转换为多路低速并行数据，并用于将并行数据传输至与其连接的误码检测模块，从而便于在误码检测模块中进行逻辑运算。

时钟模块，可通过外部锁相环等方式产生时钟信号，时钟信号可经过相位调整后得到合适的差分时钟信号，然后再将差分时钟信号经过分频后输入给各个模块。本发明提供的时钟模块可以分别为差分编码模块、并串转换模块、干扰消除模块、解码模块及串并转换模块提供时钟信号，从而使得本发明的各个模块均可以正常工作。

误码检测模块，用于检测通过串并转换模块转换得到的并行数据是否为伪随机码数据，如果不是伪随机码数据，误码检测模块还用于给出误码警告。本发明可基于数据逻辑电路实现误码检测模块，以检测上述低速的并行数据是否为伪随机码数据，以及记录被检查数据的数目和误码个数，并且用于在检测到误码时给出误码警告。

如图6(a)和6(b)所示，在信道存在较大衰减时，则前级码间干扰和多级后标码间干扰都会对当前数据的接收产生不可忽略的影响。本发明通过图6具体说明差分编码与CTLE是如何共同作用、消除多级码间干扰的。首先，驱动器模块发送经过差分编码的数据，此时的数据为理想数据、不存在码间干扰，此时的脉冲响应如图6(a)所示。由于信道的非理想性，经过信道后的数据存在码间干扰，接收端从信道上接收到的数据如图6(b)所示，其脉冲展宽严重，存在较严重的码间干扰长拖尾现象；虚线部分为后标码间干扰，其从左到右依次为第一级后标码间干扰、第二级后标码间干扰、第三级后标码间干扰和第四级后标码间干扰。本发明通过CTLE对信号的高频衰减进行补偿，从而减小前级码间干扰和改善后标码间干扰的长拖尾现象，经过本发明CTLE模块均衡后信号得到了一定程度的恢复，如图6(c)所示，本发明可将前标码间干扰以及第二级、第三级、第四级后标码间干扰减小至理想情况。本发明还能通过干扰消除模块消除残留的第一级后标码间干扰，得到干扰消除后的信号，如图6(d)所示。综上，可知本发明能够实现支持PAM4信号传输，在收发机带宽相同的情况下，本发明提供的数据传输速率是传统传输NRZ信号的收发机的一倍，而且本发明将CTLE与差分编码的有机地结合起来，能够消除前标码间干扰、后标码间干扰拖尾及第一级后标码间干扰，进而使得多路收发机整体均衡能力大大增强，适于广泛地推广和应用。

本发明利用MATLAB对基于本发明一些实施例的多路收发机进行了建模仿真，信道衰减皆为20dB。图7为使用本发明一些实施例消除码间干扰后的接收眼图，可看出眼图清晰明了，说明本发明提供的收发机方案对高衰减信道能够进行有效地均衡，接收的信号质量非常好。图8为单独使用差分编码消除码间干扰后的接收眼图，可以看出图8中的眼图已经完全闭合，说明基于差分编码的收发机不能均衡高衰减信道，接收信号质量较差。图9为单独使用CTLE消除码间干扰后的接收眼图，CTLE带宽受限，并不能有效打开接收眼图，说明基于CTLE的收发机不能均衡高衰减信道，接收信号质量较差。

在本说明书的描述中，参考术语“本实施例”、“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明实质内容上所作的任何修改、等同替换和简单改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种多路收发机结构，其特征在于，该多路收发机结构包括发送机和接收机，所述发送机包括差分编码模块，所述接收机包括连续时间线性均衡模块和干扰消除模块；

所述差分编码模块，用于在信号发出前对信号进行差分编码；

所述连续时间线性均衡模块，用于对接收的信号进行连续时间线性均衡处理；

所述干扰消除模块，用于对接收的信号进行第一级后标码间干扰消除处理；

所述发送机还包括伪随机码模块、并串转换模块及驱动器模块，所述接收机还包括解码模块、串并转换模块；该多路收发机结构还包括时钟模块；

所述伪随机码模块，用于将待发送的数据生成为并行传输的多路伪随机码数据；

所述差分编码模块，用于对所述多路伪随机码数据进行差分编码，以得到并行差分编码数据；

所述并串转换模块，用于将所述并行差分编码数据转换为串行数据；

所述驱动器模块，用于将所述串行数据合成为待发送的信号，并将该信号发送给相应信道；

所述连续时间线性均衡模块，用于消除从信道上接收的信号中的前标码间干扰和减小从信道上接收的信号中的后标码间干扰拖尾，以得到均衡后的信号；

所述干扰消除模块，用于消除均衡后的信号中的第一级后标码间干扰，以得到干扰消除后的信号；

所述解码模块，用于将干扰消除后的信号解码为二进制串行数据；

所述串并转换模块，用于将所述二进制串行数据转换为并行数据；

所述时钟模块，用于分别为所述差分编码模块、所述并串转换模块、所述干扰消除模块、所述解码模块及所述串并转换模块提供时钟信号；

所述差分编码模块，包括编码器和第一状态机；

所述编码器，用于将多路伪随机码数据以多种码元的形式进行编码，并用于根据第一状态机的当前状态发送相应的码元，以将数据传输至所述并串转换模块；

所述第一状态机，用于根据当前发送的码元更新第一状态机次态；

所述干扰消除模块，包括差分判决器；

所述差分判决器，用于通过差分判决方式消除均衡后的信号中的第一级后标码间干扰，并用于将判决后的信号发送至解码模块；

所述干扰消除模块，还包括第二状态机；

所述差分判决器数量为多对；其中，根据所述第二状态机当前状态从多对差分判决器中选择一对差分判决器，且被选择的一对差分判决器用于消除当前连续时间线性均衡模块均衡后的信号中的第一级后标码间干扰；

所述差分判决器，还用于将判决后的信号发送至所述第二状态机；

所述第二状态机，用于根据判决后的信号更新第二状态机次态。

2.根据权利要求1所述的多路收发机结构，其特征在于，该多路收发机结构还包括误码检测模块；

所述误码检测模块，用于检测通过串并转换模块转换得到的并行数据是否为伪随机码数据。

3.根据权利要求1或2所述的多路收发机结构，其特征在于，

所述差分编码模块，还用于通过多个链路对将所述并行差分编码数据传输至所述并串转换模块；其中，所述链路对，用于在当前时刻传输相同数据且在下一时刻传输差分数据。

4.根据权利要求1所述的多路收发机结构，其特征在于，

所述并串转换模块，用于将并行差分编码数据转换为最高有效位串行数据和最低有效位串行数据。

5.根据权利要求1所述的多路收发机结构，其特征在于，

所述连续时间线性均衡模块具有源极电容退化结构。

6.根据权利要求1所述的多路收发机结构，其特征在于，

所述待发送的信号为四电平脉冲幅度调制信号。

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