JP2933872B2 - データ伝送用の符号化方法および装置 - Google Patents
データ伝送用の符号化方法および装置Info
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- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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- Detection And Correction Of Errors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、伝送用のデータを
符号化するための方法および装置に関する。そして本発
明は、詳しくはショートパケット（最低長４ビットから
数百ビットまでの）から構成されたメッセージの長距離
間（例えば約１０ｍまたは２０ｍよりも長距離）の伝送
に関するが、専らこれのみに関係するものではない。
符号化するための方法および装置に関する。そして本発
明は、詳しくはショートパケット（最低長４ビットから
数百ビットまでの）から構成されたメッセージの長距離
間（例えば約１０ｍまたは２０ｍよりも長距離）の伝送
に関するが、専らこれのみに関係するものではない。
【０００２】
【従来の技術】本発明は、特にコンピュータ間のメッセ
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた符号化したデ
ータを受取り、それを復号化して、メッセージをプロセ
ッサに提供するように構成されている。
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた符号化したデ
ータを受取り、それを復号化して、メッセージをプロセ
ッサに提供するように構成されている。
【０００３】コンピュータによるメッセージ伝送用の公
知の書式は、いわゆるデータストローブフォーマット
（Ｄ−Ｓフォーマット）であって、この場合には所定の
方向に、その１つはデータ信号用、また他の１つはスト
ローブ信号用の２つの接続が行なわれる。Ｄ−Ｓフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第９１３０４７１
１．４号に記載されている。
知の書式は、いわゆるデータストローブフォーマット
（Ｄ−Ｓフォーマット）であって、この場合には所定の
方向に、その１つはデータ信号用、また他の１つはスト
ローブ信号用の２つの接続が行なわれる。Ｄ−Ｓフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第９１３０４７１
１．４号に記載されている。
【０００４】長いメッセージまたはパケットを使用する
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかしコンピュータ
システム間の通信時には、パケットは非常に短く（Ｄ−
Ｓフォーマットで単一バイト以下に）なることがあり、
また周期冗長コードは高価で且つオーバーヘッドが不十
分である。周期冗長コード等の高水準検査を個々のパケ
ットについて実施していないときには、受信したデータ
ストリームを復号化する際に迅速にエラーを検知するこ
とが重要になる。このような理由からＤ−Ｓフォーマッ
トでは、それぞれパリティビットを含むトークンを使用
しており、また受信装置での単一ビットエラーの検出を
これによって確保している。
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかしコンピュータ
システム間の通信時には、パケットは非常に短く（Ｄ−
Ｓフォーマットで単一バイト以下に）なることがあり、
また周期冗長コードは高価で且つオーバーヘッドが不十
分である。周期冗長コード等の高水準検査を個々のパケ
ットについて実施していないときには、受信したデータ
ストリームを復号化する際に迅速にエラーを検知するこ
とが重要になる。このような理由からＤ−Ｓフォーマッ
トでは、それぞれパリティビットを含むトークンを使用
しており、また受信装置での単一ビットエラーの検出を
これによって確保している。
【０００５】コンピュータが単一の光ファイバによって
所定の方向に接続されている場合には、各方向に単一の
データ経路のみを使用する別のコードが必要である。こ
のようなコード構成は、発明者らの欧州特許出願公告第
０６２９０６７号に記載されている。欧州特許出願公告
第０６２９０６７号には、４ビットデータトークンを単
純２進変調を使用した平衡６ビット記号に符号化する、
いわゆる６の３コードが説明されている。これは、斯か
るコードが光ファイバで伝送されているときには、約数
百ｍの距離に対して有効な符号体系である。このこと
は、単一ビットエラーを多重ビットエラーに復号するこ
とができる場合には、その他の符号体系と対照的であ
る。
所定の方向に接続されている場合には、各方向に単一の
データ経路のみを使用する別のコードが必要である。こ
のようなコード構成は、発明者らの欧州特許出願公告第
０６２９０６７号に記載されている。欧州特許出願公告
第０６２９０６７号には、４ビットデータトークンを単
純２進変調を使用した平衡６ビット記号に符号化する、
いわゆる６の３コードが説明されている。これは、斯か
るコードが光ファイバで伝送されているときには、約数
百ｍの距離に対して有効な符号体系である。このこと
は、単一ビットエラーを多重ビットエラーに復号するこ
とができる場合には、その他の符号体系と対照的であ
る。
【０００６】
【発明が解決しようとする課題】コンピュータを長距離
間（例えば約１００ｍの）で銅線ケーブルで接続する場
合には、６の３コードのボーレートが高いために、伝送
中のデータに減衰を生じる。ケーブルの減衰は周波数と
共に増加する。したがって、銅線ケーブルでメッセージ
を長距離間で伝送しなければならないときには、ボーレ
ートを出来るだけ小さくすることが望ましい。
間（例えば約１００ｍの）で銅線ケーブルで接続する場
合には、６の３コードのボーレートが高いために、伝送
中のデータに減衰を生じる。ケーブルの減衰は周波数と
共に増加する。したがって、銅線ケーブルでメッセージ
を長距離間で伝送しなければならないときには、ボーレ
ートを出来るだけ小さくすることが望ましい。
【０００７】いわゆるツイストペア接続はコンピュータ
の接続に使用することは公知であり、また４対のツイス
トペア線を含んでいる標準ケーブルも公知である。各ツ
イストペア線は、相互結合による妨害を減少するように
物理的に捩られた２本の単線のデータ経路を提供する。
これらのケーブルは１０ Ｂａｓｅ Ｔ Ｅｔｈｅｒｎ
ｅｔ およびツイストペアトークンリングに使用されて
いる。ボーレートを半分にするための１つの方法は、伝
送用に２本のツイストペア線を使用し、また受信用にも
２本のツイストペア線を使用することである。
の接続に使用することは公知であり、また４対のツイス
トペア線を含んでいる標準ケーブルも公知である。各ツ
イストペア線は、相互結合による妨害を減少するように
物理的に捩られた２本の単線のデータ経路を提供する。
これらのケーブルは１０ Ｂａｓｅ Ｔ Ｅｔｈｅｒｎ
ｅｔ およびツイストペアトークンリングに使用されて
いる。ボーレートを半分にするための１つの方法は、伝
送用に２本のツイストペア線を使用し、また受信用にも
２本のツイストペア線を使用することである。
【０００８】本発明の１つの目的は、ツイストペア接続
を利用することができ、またさらにボーレートを減少せ
しめることのできる符号体系を提供することにある。ボ
ーレートは、さらにデータを３水準のコードワードすな
わち３進コードワードに符号化することにより減少され
得る。
を利用することができ、またさらにボーレートを減少せ
しめることのできる符号体系を提供することにある。ボ
ーレートは、さらにデータを３水準のコードワードすな
わち３進コードワードに符号化することにより減少され
得る。
【０００９】
【課題を解決するための手段】３水準コードは、例えば
４データビットを３トリット・コードワード（４Ｂ３
Ｔ）で伝送するために、２進コードに比較してボーレー
トが低くなるＭＳ４３コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
４データビットを３トリット・コードワード（４Ｂ３
Ｔ）で伝送するために、２進コードに比較してボーレー
トが低くなるＭＳ４３コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。
【００１０】本発明の１つの側面にしたがえば、ソース
から目標に向かって伝送リンクを伝送するためのデータ
の符号化方法において、 ａ）それぞれｎ−１トリットを有し、ｎ−１トリットの
全ての可能な組み合わせから選択された多数のコードワ
ードであって、各グループの各コードワードがｎ−１ビ
ットの特定の結合と組み合わされてなる少なくとも２グ
ループをエンコーダの蓄積手段に蓄積することにより前
記エンコーダを初期化し、 ｂ）それぞれｎビットを有する第１および第２の集合の
ビットを前記ソースから前記エンコーダの入力手段に出
力し、 ｃ）前記エンコーダの前記入力手段で受けられた前記第
１および第２の集合のビットのそれぞれから予め定めら
れた値を用いて前記エンコーダの前記蓄積手段における
前記グループの一つを選択し、 ｄ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビット位置によって第１のコードを選択
し、 ｅ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第２の集合のビットに前
記他のｎ−１ビット位置によって第２のコードを選択
し、 ｆ）前記エンコーダの出力手段から前記伝送リンク上の
前記目標に向かって選択された前記第１および第２のコ
ードワードを伝送するデータの符号化方法、が提供され
る。
から目標に向かって伝送リンクを伝送するためのデータ
の符号化方法において、 ａ）それぞれｎ−１トリットを有し、ｎ−１トリットの
全ての可能な組み合わせから選択された多数のコードワ
ードであって、各グループの各コードワードがｎ−１ビ
ットの特定の結合と組み合わされてなる少なくとも２グ
ループをエンコーダの蓄積手段に蓄積することにより前
記エンコーダを初期化し、 ｂ）それぞれｎビットを有する第１および第２の集合の
ビットを前記ソースから前記エンコーダの入力手段に出
力し、 ｃ）前記エンコーダの前記入力手段で受けられた前記第
１および第２の集合のビットのそれぞれから予め定めら
れた値を用いて前記エンコーダの前記蓄積手段における
前記グループの一つを選択し、 ｄ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビット位置によって第１のコードを選択
し、 ｅ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第２の集合のビットに前
記他のｎ−１ビット位置によって第２のコードを選択
し、 ｆ）前記エンコーダの出力手段から前記伝送リンク上の
前記目標に向かって選択された前記第１および第２のコ
ードワードを伝送するデータの符号化方法、が提供され
る。
【００１１】したがって、本発明においては、ボーレー
トは、−１、０、１のそれぞれの水準を有するトリット
を使用することによりデータを３水準コードワード、す
なわち３進コードワードに符号化することによりさらに
減少される。
トは、−１、０、１のそれぞれの水準を有するトリット
を使用することによりデータを３水準コードワード、す
なわち３進コードワードに符号化することによりさらに
減少される。
【００１２】この方法は、好ましくは前記の予め選択し
たビットに応じて追加ビットを発生させ、また前記グル
ープを選択するために前記追加ビットと前記の予め選択
したビットとを使用する追加の段階を含んでいる。
たビットに応じて追加ビットを発生させ、また前記グル
ープを選択するために前記追加ビットと前記の予め選択
したビットとを使用する追加の段階を含んでいる。
【００１３】この方法は、好ましくは単一ビットエラー
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。
【００１４】好ましくは、直流平衡化コードを確保する
ためにコードの実行ディジタル和はゼロに近いかまたは
有限バウンド内に維持され、その方法がさらに各データ
経路上の逐次符号化記号の実行ディジタル和を計算する
ことと、またそれぞれの実行ディジタル和を用いて各記
号を符号化するためのグループを選択することとを含ん
でいる。
ためにコードの実行ディジタル和はゼロに近いかまたは
有限バウンド内に維持され、その方法がさらに各データ
経路上の逐次符号化記号の実行ディジタル和を計算する
ことと、またそれぞれの実行ディジタル和を用いて各記
号を符号化するためのグループを選択することとを含ん
でいる。
【００１５】好ましくは、実行ディジタル和が＋２より
も小さく−２よりも大きいときに使用するために３つの
コードワードのグループがあり、第１のグループが＋１
のディスパリティを有するコードワードを含んでおり、
第２のグループが−１のディスパリティを有するコード
ワードを含み、また第３のグループが０のディスパリテ
ィを有するコードワードを含んでいる。
も小さく−２よりも大きいときに使用するために３つの
コードワードのグループがあり、第１のグループが＋１
のディスパリティを有するコードワードを含んでおり、
第２のグループが−１のディスパリティを有するコード
ワードを含み、また第３のグループが０のディスパリテ
ィを有するコードワードを含んでいる。
【００１６】好ましくは、さらに６グループが３ペアに
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する１組のコードワードを含
み、第１のペアは＋１もしくは−１のディスパリティを
有するコードワードを含み、第２のペアは＋２もしくは
−２または０のディスパリティを有するコードワードを
含み、また第３のペアは＋３もしくは−３または０のデ
ィスパリティを有するコードワードを含んでいる。
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する１組のコードワードを含
み、第１のペアは＋１もしくは−１のディスパリティを
有するコードワードを含み、第２のペアは＋２もしくは
−２または０のディスパリティを有するコードワードを
含み、また第３のペアは＋３もしくは−３または０のデ
ィスパリティを有するコードワードを含んでいる。
【００１７】本発明の第２の側面にしたがえば、データ
伝送回路であって、 ａ）それぞれｎ個のビットを有する第１および第２の記
号を受信するための入力回路と、 ｂ）それぞれｎ−１個のトリットを有する多数のコード
ワードを持った複数のグループを蓄積する蓄積手段であ
って、前記グループはｎ−１トリットの全ての可能な組
み合わせ、および符号化すべきビットの集合の数に適合
する多数のコードワードを持つグループから選択され、
各コードワードはｎ−１ビットの特定の組み合わせであ
る蓄積手段と、 ｃ）前記第１および第２の集合のビットのために選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビットにより前記第１のコードワードを、
また前記第１および第２の集合のビットのために選択さ
れたグループにしたがい前記第１の集合のビットの前記
他のｎ−１ビットにより前記第２のワードワードを発生
する符号化回路と、 ｄ）前記第１および第２のコードワードを伝送するため
の出力回路とを含んでいる。
伝送回路であって、 ａ）それぞれｎ個のビットを有する第１および第２の記
号を受信するための入力回路と、 ｂ）それぞれｎ−１個のトリットを有する多数のコード
ワードを持った複数のグループを蓄積する蓄積手段であ
って、前記グループはｎ−１トリットの全ての可能な組
み合わせ、および符号化すべきビットの集合の数に適合
する多数のコードワードを持つグループから選択され、
各コードワードはｎ−１ビットの特定の組み合わせであ
る蓄積手段と、 ｃ）前記第１および第２の集合のビットのために選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビットにより前記第１のコードワードを、
また前記第１および第２の集合のビットのために選択さ
れたグループにしたがい前記第１の集合のビットの前記
他のｎ−１ビットにより前記第２のワードワードを発生
する符号化回路と、 ｄ）前記第１および第２のコードワードを伝送するため
の出力回路とを含んでいる。
【００１８】グループ選択器は、好ましくは前記の予め
選択したビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記の予め選択したビットと共
に使用される。
選択したビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記の予め選択したビットと共
に使用される。
【００１９】ビット発生回路は、好ましくは単一のビッ
トエラーを迅速に検出できるためのパリティビット発生
回路である。
トエラーを迅速に検出できるためのパリティビット発生
回路である。
【００２０】データ伝送回路は、好ましくは各データ経
路の逐次符号化記号の実行ディジタル和を計算するため
の実行ディジタル和計算回路を有している。実行ディジ
タル和計算回路は、好ましくは符号化回路に接続され、
それぞれの実行ディジタル和は各記号を符号化するため
のグループを選択するのに使用するように操作可能であ
り、その結果実行ディジタル和を有限バウンド（好まし
くはコードワードの境界の＋／−２）内に維持する。
路の逐次符号化記号の実行ディジタル和を計算するため
の実行ディジタル和計算回路を有している。実行ディジ
タル和計算回路は、好ましくは符号化回路に接続され、
それぞれの実行ディジタル和は各記号を符号化するため
のグループを選択するのに使用するように操作可能であ
り、その結果実行ディジタル和を有限バウンド（好まし
くはコードワードの境界の＋／−２）内に維持する。
【００２１】本発明は、別の側面においては、ｎ−１個
の３進トリットを有する第１および第２のコードワード
をそれぞれがｎ個の２進ビットを有する第１および第２
の記号に復号化するための方法を提供する。
の３進トリットを有する第１および第２のコードワード
をそれぞれがｎ個の２進ビットを有する第１および第２
の記号に復号化するための方法を提供する。
【００２２】さらに別の側面においては、本発明は符号
化の前記方法を実行するためのデータ受信回路を提供す
る。
化の前記方法を実行するためのデータ受信回路を提供す
る。
【００２３】本発明を更に良く理解するために、またそ
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。
【００２４】
【発明の実施の形態】本発明を実施するために要求され
る基本構造について、図１を参照して最初に説明する。
図１はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器２、復号器４、２台の出力３進シフトレジ
スタ６および８、２台のラインドライバ２６および２
８、２台の入力３進シフトレジスタ１０および１２、お
よび２台のラインレシーバ３４および３６とが含まれて
いる。符号器２は、符号化されるべき第１の記号を代表
する５つの並列２進ビットＳＹ１＿ＴＢ０〜４の最初の
集合１４と、符号化されるべき第２の記号を代表する５
つの並列２進ビットＳＹＭ２＿ＴＢ０〜４の第２の集合
１６とを入力として受信する。これらの記号は符号器に
接続されたプロセッサによって提供され、伝送されるべ
きメッセージまたはメッセージの１部を表わす。
る基本構造について、図１を参照して最初に説明する。
図１はデータを符号化し、また復号化するために本発明
を実施するための基本回路のブロック線図である。回路
には、符号器２、復号器４、２台の出力３進シフトレジ
スタ６および８、２台のラインドライバ２６および２
８、２台の入力３進シフトレジスタ１０および１２、お
よび２台のラインレシーバ３４および３６とが含まれて
いる。符号器２は、符号化されるべき第１の記号を代表
する５つの並列２進ビットＳＹ１＿ＴＢ０〜４の最初の
集合１４と、符号化されるべき第２の記号を代表する５
つの並列２進ビットＳＹＭ２＿ＴＢ０〜４の第２の集合
１６とを入力として受信する。これらの記号は符号器に
接続されたプロセッサによって提供され、伝送されるべ
きメッセージまたはメッセージの１部を表わす。
【００２５】この説明の目的のために、各トリットは単
一回線上を伝送されていると見做すことができ、まそれ
ぞれ負電圧、ゼロ電圧、および正電圧によって表わされ
る３つの状態−１、０、＋１を有する。
一回線上を伝送されていると見做すことができ、まそれ
ぞれ負電圧、ゼロ電圧、および正電圧によって表わされ
る３つの状態−１、０、＋１を有する。
【００２６】本発明によれば、符号器２は第１のコード
ワードを表わす４つの並列トリットＣＷ１＿ ＴＴ０
〜３の第１の集合１８と、第２のコードワードを表わす
４つの並列トリットＣＷ２＿ ＴＴ０〜３の第２の集
合２０とを出力する。出力３進シフトレジスタ６は４つ
の並列トリットＣＷ１＿ ＴＴ０〜３の第１の集合１
８を受信し、またこれらを信号ＣＷ１＿ ＴＸとし
て、直列形式で回線２２に出力する。出力３進シフトレ
ジスタ８は、４つの並列トリットＣＷ２＿ ＴＴ０〜
３の第２の集合２０を受信し、またこれらを信号ＣＷ２
＿ ＴＸとして直列形式で回線２４に出力する。ライ
ンドライバ２６は、その入力部で３進信号ＣＷ１＿
ＴＸを受信し、またそれを信号ＣＷ１として第１のツイ
ストペア接続線３０に出力する。ラインドライバ２８
は、その入力部で３進信号ＣＷ２＿ＴＸを受信し、また
それを信号ＣＷ１として第２のツイストペア接続線３２
に出力する。ラインレシーバ３４はその入力部で信号Ｃ
Ｗ１を受信し、それを信号ＣＷ１＿ ＲＸとして回線
３８に出力する。ラインレシーバ３６はその入力部で信
号ＣＷ２を受信し、それを信号ＣＷ２＿ ＲＸとして
回線４０に出力する。入力３進シフトレジスタ１０は、
その直列入力部に信号ＣＷ１＿ ＲＸを受信し、また
第１の受信コードワードを表わす４つの並列トリットＣ
Ｗ１＿ ＲＴ０〜３の集合４２を出力する。入力３進
シフトレジスタ１２は、その直列入力部に信号ＣＷ２＿
ＲＸを受信し、また第２の受信コードワードを表わ
す４つの並列トリットＣＷ２＿ ＲＴ０〜３の集合４
４を出力する。復号器４は、入力として４つの並列トリ
ットの第１の集合４２と第２の集合４４とを受信する。
本発明によれば、復号器４は第１の受信記号を表わす５
つの並列ビットＳＹＭ１＿ ＲＢ０〜４の第１の集合
４６と、第２の受信記号を表わす５つの並列ビットＳＹ
Ｍ２＿ ＲＢ０〜４の第１の集合４８とを出力する。
ワードを表わす４つの並列トリットＣＷ１＿ ＴＴ０
〜３の第１の集合１８と、第２のコードワードを表わす
４つの並列トリットＣＷ２＿ ＴＴ０〜３の第２の集
合２０とを出力する。出力３進シフトレジスタ６は４つ
の並列トリットＣＷ１＿ ＴＴ０〜３の第１の集合１
８を受信し、またこれらを信号ＣＷ１＿ ＴＸとし
て、直列形式で回線２２に出力する。出力３進シフトレ
ジスタ８は、４つの並列トリットＣＷ２＿ ＴＴ０〜
３の第２の集合２０を受信し、またこれらを信号ＣＷ２
＿ ＴＸとして直列形式で回線２４に出力する。ライ
ンドライバ２６は、その入力部で３進信号ＣＷ１＿
ＴＸを受信し、またそれを信号ＣＷ１として第１のツイ
ストペア接続線３０に出力する。ラインドライバ２８
は、その入力部で３進信号ＣＷ２＿ＴＸを受信し、また
それを信号ＣＷ１として第２のツイストペア接続線３２
に出力する。ラインレシーバ３４はその入力部で信号Ｃ
Ｗ１を受信し、それを信号ＣＷ１＿ ＲＸとして回線
３８に出力する。ラインレシーバ３６はその入力部で信
号ＣＷ２を受信し、それを信号ＣＷ２＿ ＲＸとして
回線４０に出力する。入力３進シフトレジスタ１０は、
その直列入力部に信号ＣＷ１＿ ＲＸを受信し、また
第１の受信コードワードを表わす４つの並列トリットＣ
Ｗ１＿ ＲＴ０〜３の集合４２を出力する。入力３進
シフトレジスタ１２は、その直列入力部に信号ＣＷ２＿
ＲＸを受信し、また第２の受信コードワードを表わ
す４つの並列トリットＣＷ２＿ ＲＴ０〜３の集合４
４を出力する。復号器４は、入力として４つの並列トリ
ットの第１の集合４２と第２の集合４４とを受信する。
本発明によれば、復号器４は第１の受信記号を表わす５
つの並列ビットＳＹＭ１＿ ＲＢ０〜４の第１の集合
４６と、第２の受信記号を表わす５つの並列ビットＳＹ
Ｍ２＿ ＲＢ０〜４の第１の集合４８とを出力する。
【００２７】図１では、記号の第１の集合と第２の集合
を並列に受信し、また一方向のそれぞれの並列ツイスト
ペアに符号化して送る配置が図示されているが、第１お
よび第２の記号集合は一方向に接続される単一のツイス
トペアに符号化することもできる。かかる配置において
は、第１と第２の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
を並列に受信し、また一方向のそれぞれの並列ツイスト
ペアに符号化して送る配置が図示されているが、第１お
よび第２の記号集合は一方向に接続される単一のツイス
トペアに符号化することもできる。かかる配置において
は、第１と第２の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。
【００２８】ここに説明する符号化技術によって、完全
に直流平衡化され、またＶｉｔｅｒｉ復号化に従い、ま
た有効なコードワード列間に少なくとも２のハミング距
離があるｎＢ（ｎ−１）Ｔの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも２のハミング距
離を持っている。ここに説明する好ましい実施例は、ｎ
＝５の系である。
に直流平衡化され、またＶｉｔｅｒｉ復号化に従い、ま
た有効なコードワード列間に少なくとも２のハミング距
離があるｎＢ（ｎ−１）Ｔの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも２のハミング距
離を持っている。ここに説明する好ましい実施例は、ｎ
＝５の系である。
【００２９】ここで説明したように、符号器は記号ペア
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。４トリットの３進コードワードから得ら
れる組み合わせには、８１の組み合わせが可能である。
しかし、コードワードとしては、−−−−、００００お
よび＋＋＋＋は、これらがなんら遷移を有せず、また更
にコードワード−−−−および＋＋＋＋はコードの実行
ディジタル和（ＲＤＳ）を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来伝送されている
複数の−、複数の０および複数の＋のディジタル和であ
る。直流平衡伝送を達成するために、実行ディジタル和
は低くあるべきである。残りの７８のコードワードを分
析することによって、下記の詳細が得られる。
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは、記号ペアのそれぞれの記号を
表わしている。４トリットの３進コードワードから得ら
れる組み合わせには、８１の組み合わせが可能である。
しかし、コードワードとしては、−−−−、００００お
よび＋＋＋＋は、これらがなんら遷移を有せず、また更
にコードワード−−−−および＋＋＋＋はコードの実行
ディジタル和（ＲＤＳ）を増加させるので、使用されな
い。実行ディジタル和は、伝送開始以来伝送されている
複数の−、複数の０および複数の＋のディジタル和であ
る。直流平衡伝送を達成するために、実行ディジタル和
は低くあるべきである。残りの７８のコードワードを分
析することによって、下記の詳細が得られる。
【００３０】ａ）１８のコードワードは、ゼロのコード
ワードディスパリティを持っている。
ワードディスパリティを持っている。
【００３１】ｂ）１７のコードワードは、−１のコード
ワードディスパリティを持っており、またこの１７のコ
ードワードと補数関係にある１７のコードワードは＋１
のディスパリティを有する。
ワードディスパリティを持っており、またこの１７のコ
ードワードと補数関係にある１７のコードワードは＋１
のディスパリティを有する。
【００３２】ｃ）１０コードワードは、−２のコードワ
ードディスパリティを有し、またこの１０のコードワー
ドと補数関係にある１０のコードワードは、＋２のディ
スパリティを有する。
ードディスパリティを有し、またこの１０のコードワー
ドと補数関係にある１０のコードワードは、＋２のディ
スパリティを有する。
【００３３】ｄ）４つのコードワードは、−３のコード
ワードディスパリティを有し、またこの４つのコードワ
ードと補数関係にある４つのコードワードは、＋３のデ
ィスパリティを有する。
ワードディスパリティを有し、またこの４つのコードワ
ードと補数関係にある４つのコードワードは、＋３のデ
ィスパリティを有する。
【００３４】ここで、ゼロのディスパリティを持つ１８
のコードワードがそれら自体でベアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、４８の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系は、コードワードの境界で＋／−２を
超えない実行ディジタル和を有している。以下に説明す
るように、コードワードの選択は、この制限内に実行デ
ィジタル和を維持するように制御される。
のコードワードがそれら自体でベアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、４８の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系は、コードワードの境界で＋／−２を
超えない実行ディジタル和を有している。以下に説明す
るように、コードワードの選択は、この制限内に実行デ
ィジタル和を維持するように制御される。
【００３５】ゼロのディスパリティを持つ４８のコード
ワードペアは、ゼロのディスパリティを持つ１７コード
ワードペアの３つの集合であると見做すことができ、便
利である。すなわち１つの集合は１６集合の（ｂ）ペア
を有し、１つの集合は１０集合の（ｃ）ペアと６集合の
（ａ）ペアを有し、また１つの集合は４集合の（ｄ）ペ
アと１２集合の（ａ）ペアとを有する。４つの２進ビッ
トは１６のコードワードで完全に符号化できる。したが
って、各５ビット２進記号は、３集合の１６コードワー
ドペアの１つにしたがって、５ビットの４つを符号化す
ることによって、第５ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかをき
めるために使用しながら、符号化することができる。
ワードペアは、ゼロのディスパリティを持つ１７コード
ワードペアの３つの集合であると見做すことができ、便
利である。すなわち１つの集合は１６集合の（ｂ）ペア
を有し、１つの集合は１０集合の（ｃ）ペアと６集合の
（ａ）ペアを有し、また１つの集合は４集合の（ｄ）ペ
アと１２集合の（ａ）ペアとを有する。４つの２進ビッ
トは１６のコードワードで完全に符号化できる。したが
って、各５ビット２進記号は、３集合の１６コードワー
ドペアの１つにしたがって、５ビットの４つを符号化す
ることによって、第５ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかをき
めるために使用しながら、符号化することができる。
【００３６】３集合の１６のコードワードペアがゼロの
ディスパリティを持っていると仮定すると、１集合のみ
を選択することができるよりも、むしろ３集合の１つを
選択できることのほうが望ましい。２進記号がペアで符
号化されているときは、各記号のそれぞれ第５ビット
は、４つから１つを選択するために組み合わせて使用す
ることができる。１６コードワードの各集合はアルファ
ベットで呼ばれ、またこれら３つのアルファベットは
Ａ、ＢおよびＣで呼ばれる。
ディスパリティを持っていると仮定すると、１集合のみ
を選択することができるよりも、むしろ３集合の１つを
選択できることのほうが望ましい。２進記号がペアで符
号化されているときは、各記号のそれぞれ第５ビット
は、４つから１つを選択するために組み合わせて使用す
ることができる。１６コードワードの各集合はアルファ
ベットで呼ばれ、またこれら３つのアルファベットは
Ａ、ＢおよびＣで呼ばれる。
【００３７】復号時にエラーを迅速に検出することがで
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。１つのペ
ア中の各記号のそれぞれの第５ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第５ビットと組み合わせて、コードワードセット
の８つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。１つのペ
ア中の各記号のそれぞれの第５ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第５ビットと組み合わせて、コードワードセット
の８つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。
【００３８】上で述べたように、コードの実行ディジタ
ル和はゼロに近くすることが望ましい。説明した実施の
形態においては、符号器がコードの実行ディジタル和を
計算し、その実行ディジタル和が正、負のいずれである
かによって、その実行ディジタル和をゼロまたは反対の
符号にするように、負または正のディスパリティを持つ
コードワードペアのコードワードを選択する。したがっ
て、コードは直流平衡化される。さらに異なるアルファ
ベットを選択するときに異なるコードワードディスパリ
ティがあるように、１回を超えてアルファベットの選択
が行なわれる。本発明の好ましい実施の形態では、２回
のアルファベット選択が行なわれる。すなわち１回は実
行ディジタル和が極値である場合、すなわちＲＤＳ＝±
２であるとき、また１回は実行ディジタル和が極値でな
い場合、すなわち＋２＞ＲＤＳ＞−２であるときであ
る。本発明の好ましい実施の形態にしたがうアルファベ
ット選択を表１に示す。別の実施の形態では、２回の異
なるアルファベット選択を行なうこともできる。例え
ば、１回は実行ディジタル和がゼロでない場合に使用さ
れ、また１回は実行ディジタル和がゼロの場合に使用さ
れる。
ル和はゼロに近くすることが望ましい。説明した実施の
形態においては、符号器がコードの実行ディジタル和を
計算し、その実行ディジタル和が正、負のいずれである
かによって、その実行ディジタル和をゼロまたは反対の
符号にするように、負または正のディスパリティを持つ
コードワードペアのコードワードを選択する。したがっ
て、コードは直流平衡化される。さらに異なるアルファ
ベットを選択するときに異なるコードワードディスパリ
ティがあるように、１回を超えてアルファベットの選択
が行なわれる。本発明の好ましい実施の形態では、２回
のアルファベット選択が行なわれる。すなわち１回は実
行ディジタル和が極値である場合、すなわちＲＤＳ＝±
２であるとき、また１回は実行ディジタル和が極値でな
い場合、すなわち＋２＞ＲＤＳ＞−２であるときであ
る。本発明の好ましい実施の形態にしたがうアルファベ
ット選択を表１に示す。別の実施の形態では、２回の異
なるアルファベット選択を行なうこともできる。例え
ば、１回は実行ディジタル和がゼロでない場合に使用さ
れ、また１回は実行ディジタル和がゼロの場合に使用さ
れる。
【００３９】表１の左側の部分は、実行ディジタル和が
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットＡはディスパリティが＋／−１の１６のコ
ードワードを有し、アルファベットＢはディスパリティ
が＋／−２の１０のコードワードペアと共に、ディスパ
リティが２つのーと２つの＋から成る６つのコードワー
ドを有し、またアルファベットＣはディスパリティが＋
／−３の４つのコードワードペアと共に、−が１つで＋
が１つのディスパリティがゼロである１２のコードワー
ドを有している。アルファベット選択を行なうときに
は、実行ディジタル和を特定の境界内に保持するように
コードワードが選ばれる。説明した実施例において、実
行ディジタル和の特定の境界は＋／−２である。
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットＡはディスパリティが＋／−１の１６のコ
ードワードを有し、アルファベットＢはディスパリティ
が＋／−２の１０のコードワードペアと共に、ディスパ
リティが２つのーと２つの＋から成る６つのコードワー
ドを有し、またアルファベットＣはディスパリティが＋
／−３の４つのコードワードペアと共に、−が１つで＋
が１つのディスパリティがゼロである１２のコードワー
ドを有している。アルファベット選択を行なうときに
は、実行ディジタル和を特定の境界内に保持するように
コードワードが選ばれる。説明した実施例において、実
行ディジタル和の特定の境界は＋／−２である。
【００４０】極値アルファベットＡにおいては、すべて
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も２のハミング距離がなければならない。極値アルファ
ベットＢの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも２のハミング距離があ
る。極値アルファベットＣにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが＋／−３のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも２のハミング距離のあることを意
味する。
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も２のハミング距離がなければならない。極値アルファ
ベットＢの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも２のハミング距離があ
る。極値アルファベットＣにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが＋／−３のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも２のハミング距離のあることを意
味する。
【００４１】表１の右側の部分に、実行ディジタル和が
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、＋／−３のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが＋／−２の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットＡはディスパリティが＋１の１６の
コードワードを含んでおり、アルファベットＢはディス
パリティ−１の１６のコードワードを有し、またアルフ
ァベットＣはディスパリティゼロの１６のコードワード
を含んでいる。
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、＋／−３のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが＋／−２の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットＡはディスパリティが＋１の１６の
コードワードを含んでおり、アルファベットＢはディス
パリティ−１の１６のコードワードを有し、またアルフ
ァベットＣはディスパリティゼロの１６のコードワード
を含んでいる。
【００４２】表１に示したように、記号を符号化するた
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。
【００４３】再び図１について説明する。伝送クロック
（説明を明瞭にするために図１には示されていない）の
制御下で、信号ＳＹＭ１＿ＴＢ０〜４およびＳＹＭ２＿
ＴＢ０〜４として表わされた符号化されるべき２つの２
進記号が並列形式で符号器２に入力される。以下に詳細
に説明する方法で、符号器２は２つの記号を符号化し
て、伝送すべき２つの並列３進コードワードＣＷ１＿Ｔ
Ｔ０〜３およびＣＷ２＿ＴＴ０〜３を出力する。伝送す
べき２つの並列コードワードは、各出力３進シフトレジ
スタ６および８に並列にロードされる。コードワードは
次いで３進シフトレジスタから直列形式で各ラインドラ
イバ２６および２８に出力され、ラインドライバは回線
２２および２４のトリットを、ツイストペア３０および
３２で伝送するために、適当な３水準信号に変換する。
ラインレシーバ３４および３６は、ツイストペア上の３
水準信号を検出して、適当な信号水準に変換し、入力３
進シフトレジスタ１０および１２で受信したトリットは
直列に記憶される。それぞれの受信されたコードワード
は、次いで並列形式で３進シフトレジスタから符号器４
に出力される。信号ＣＷ１＿ＲＴ０〜３およびＣＷ２ー
ＲＴ０〜３によって表わされる受信コードワードは次い
で、以下に詳細に説明するように、信号ＳＹＭ１＿ＲＢ
０〜４およびＳＹＭ２＿ＲＢ０〜４によってそれぞれ表
わされる２つの受信記号に復号化される。
（説明を明瞭にするために図１には示されていない）の
制御下で、信号ＳＹＭ１＿ＴＢ０〜４およびＳＹＭ２＿
ＴＢ０〜４として表わされた符号化されるべき２つの２
進記号が並列形式で符号器２に入力される。以下に詳細
に説明する方法で、符号器２は２つの記号を符号化し
て、伝送すべき２つの並列３進コードワードＣＷ１＿Ｔ
Ｔ０〜３およびＣＷ２＿ＴＴ０〜３を出力する。伝送す
べき２つの並列コードワードは、各出力３進シフトレジ
スタ６および８に並列にロードされる。コードワードは
次いで３進シフトレジスタから直列形式で各ラインドラ
イバ２６および２８に出力され、ラインドライバは回線
２２および２４のトリットを、ツイストペア３０および
３２で伝送するために、適当な３水準信号に変換する。
ラインレシーバ３４および３６は、ツイストペア上の３
水準信号を検出して、適当な信号水準に変換し、入力３
進シフトレジスタ１０および１２で受信したトリットは
直列に記憶される。それぞれの受信されたコードワード
は、次いで並列形式で３進シフトレジスタから符号器４
に出力される。信号ＣＷ１＿ＲＴ０〜３およびＣＷ２ー
ＲＴ０〜３によって表わされる受信コードワードは次い
で、以下に詳細に説明するように、信号ＳＹＭ１＿ＲＢ
０〜４およびＳＹＭ２＿ＲＢ０〜４によってそれぞれ表
わされる２つの受信記号に復号化される。
【００４４】図２は、図１の符号器２を実現するために
使用することのできる回路のブロック線図である。図２
にはまた、図１の出力３進シフトレジスタ６および８が
含まれている。符号器２は、パリティ発生器５０、アル
ファベット選択器５２、第１のアルファベットコーダ５
４、第２のアルファベットコーダ５６、第１の実行ディ
ジタル和計算器５８、および第２の実行ディジタル和計
算器６０とを有している。パリティ発生器５０は、入力
として５つの並列２進ビットの第１集合１４の回線１４
ａのビットＳＹＭ１＿ＴＢ０と、５つの並列２進ビット
の第２集合１６の回線１６ａのビットＳＹＭ２＿ＴＢ０
とを受信し、また出力信号ＴＸ＿ＰＡＲを回線６２に発
生する。アルファベット選択器５２は、入力としてビッ
トＳＹＭ１＿ＴＢ０、ビットＳＹＭ２＿ＴＢ０および信
号ＴＸ＿ＰＡＲを受信し、また出力信号ＳＹＭ１＿ＡＬ
Ａ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬＣをそれぞ
れ回線６４ａ、６４ｂおよび６４ｃ上に発生し、出力信
号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２
＿ＡＬＣをそれぞれ回線６６ａ、６６ｂおよび６６ｃ上
に発生する。第１のアルファベットコーダ５４は、入力
として５つの並列２進ビットの第１の集合の回線１４ｂ
〜１４ｅ上のビットＳＹＭ１＿ＴＢ１〜４と、信号ＳＹ
Ｍ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬ
Ｃと、回線６８ａ上の信号ＳＹＭ１＿ＬＳＢと、回線６
８ｂ上の信号ＳＹＭ１＿ＭＳＢと、回線６８ｃ上の信号
ＳＹＭ１＿ＳＩＧＮとを受信する。第２のアルファベッ
トコーダ５４は、出力として４つの並列３進ビットの第
１の集合１８の回線１８ａ〜１８ｄ上に信号ＣＷ１＿Ｔ
Ｔ０〜３を発生する。第２のアルファベットコーダ５６
は、入力として５つの並列２進ビットの第２集合１６の
回線１６ｂ〜１６ｅ上のビットＳＹＭ２＿ＴＢ１〜４
と、信号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳ
ＹＭ２＿ＡＬＣと、回線７０ａ上の信号ＳＹＭ２＿ＬＳ
Ｂと、回線７０ｂ上の信号ＳＹＭ２＿ＭＳＢと、回線７
０ｃ上の信号ＳＹＭ２＿ＳＩＧＮとを受信する。第２の
アルファベットコーダ５４は、出力として４つの並列３
進ビットの第２の集合２０の回線２０ａ〜２０ｄ上に信
号ＣＷ１＿ＴＴ０〜３を発生する。第１の実行ディジタ
ル和計算器５８は、入力として信号ＣＷ１＿ＴＴ０〜３
を受信し、また出力として信号ＳＹＭ１＿ＬＳＢ、ＳＹ
Ｍ１＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮを出力する。
第２の実行ディジタル和計算器６０は、入力として信号
ＣＷ２＿ＴＴ０〜３を受信し、また出力として信号ＳＹ
Ｍ２＿ＬＳＢ、ＳＹＭ２＿ＭＳＢ、およびＳＹＭ２＿Ｓ
ＩＧＮを出力する。パリティ発生器５０、第１のアルフ
ァベットコーダ５４、第２のアルファベットコーダ５
６、第１の実行ディジタル和計算器５８および第２の実
行ディジタル和計算器６０はそれぞれ回線７２で通過ク
ロック信号ＴＸＣＬＫを受信する。出力３進シフトレジ
スタ６および８は回線７４でクロック信号ＴＸＣＬＫＤ
２を受信し、また回線７３でクロック信号ＳＥＲＴＸＣ
ＬＫを受信する。
使用することのできる回路のブロック線図である。図２
にはまた、図１の出力３進シフトレジスタ６および８が
含まれている。符号器２は、パリティ発生器５０、アル
ファベット選択器５２、第１のアルファベットコーダ５
４、第２のアルファベットコーダ５６、第１の実行ディ
ジタル和計算器５８、および第２の実行ディジタル和計
算器６０とを有している。パリティ発生器５０は、入力
として５つの並列２進ビットの第１集合１４の回線１４
ａのビットＳＹＭ１＿ＴＢ０と、５つの並列２進ビット
の第２集合１６の回線１６ａのビットＳＹＭ２＿ＴＢ０
とを受信し、また出力信号ＴＸ＿ＰＡＲを回線６２に発
生する。アルファベット選択器５２は、入力としてビッ
トＳＹＭ１＿ＴＢ０、ビットＳＹＭ２＿ＴＢ０および信
号ＴＸ＿ＰＡＲを受信し、また出力信号ＳＹＭ１＿ＡＬ
Ａ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬＣをそれぞ
れ回線６４ａ、６４ｂおよび６４ｃ上に発生し、出力信
号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２
＿ＡＬＣをそれぞれ回線６６ａ、６６ｂおよび６６ｃ上
に発生する。第１のアルファベットコーダ５４は、入力
として５つの並列２進ビットの第１の集合の回線１４ｂ
〜１４ｅ上のビットＳＹＭ１＿ＴＢ１〜４と、信号ＳＹ
Ｍ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬ
Ｃと、回線６８ａ上の信号ＳＹＭ１＿ＬＳＢと、回線６
８ｂ上の信号ＳＹＭ１＿ＭＳＢと、回線６８ｃ上の信号
ＳＹＭ１＿ＳＩＧＮとを受信する。第２のアルファベッ
トコーダ５４は、出力として４つの並列３進ビットの第
１の集合１８の回線１８ａ〜１８ｄ上に信号ＣＷ１＿Ｔ
Ｔ０〜３を発生する。第２のアルファベットコーダ５６
は、入力として５つの並列２進ビットの第２集合１６の
回線１６ｂ〜１６ｅ上のビットＳＹＭ２＿ＴＢ１〜４
と、信号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳ
ＹＭ２＿ＡＬＣと、回線７０ａ上の信号ＳＹＭ２＿ＬＳ
Ｂと、回線７０ｂ上の信号ＳＹＭ２＿ＭＳＢと、回線７
０ｃ上の信号ＳＹＭ２＿ＳＩＧＮとを受信する。第２の
アルファベットコーダ５４は、出力として４つの並列３
進ビットの第２の集合２０の回線２０ａ〜２０ｄ上に信
号ＣＷ１＿ＴＴ０〜３を発生する。第１の実行ディジタ
ル和計算器５８は、入力として信号ＣＷ１＿ＴＴ０〜３
を受信し、また出力として信号ＳＹＭ１＿ＬＳＢ、ＳＹ
Ｍ１＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮを出力する。
第２の実行ディジタル和計算器６０は、入力として信号
ＣＷ２＿ＴＴ０〜３を受信し、また出力として信号ＳＹ
Ｍ２＿ＬＳＢ、ＳＹＭ２＿ＭＳＢ、およびＳＹＭ２＿Ｓ
ＩＧＮを出力する。パリティ発生器５０、第１のアルフ
ァベットコーダ５４、第２のアルファベットコーダ５
６、第１の実行ディジタル和計算器５８および第２の実
行ディジタル和計算器６０はそれぞれ回線７２で通過ク
ロック信号ＴＸＣＬＫを受信する。出力３進シフトレジ
スタ６および８は回線７４でクロック信号ＴＸＣＬＫＤ
２を受信し、また回線７３でクロック信号ＳＥＲＴＸＣ
ＬＫを受信する。
【００４５】ここで、図２の符号器２の操作について、
図３ないし図６を参照して説明する。
図３ないし図６を参照して説明する。
【００４６】図３に本発明の好ましい実施の形態にした
がうパリティ発生器の構成を示す。パリティ発生器５０
は、ラッチＳｎ−２ ８０、ラッチＳｎ−１ ８２、ラ
ッチＳｍ ８４、および２つのモジュロ−２加算器８６
と８８とを有している。モジュロ−２加算器８６と８６
はそれぞれ２つの入力と１つの出力を備えている。モジ
ュロ−２加算器８６は、１つの入力としてラッチＳｎ−
２ ８０の出力を受信し、また別の入力として回線１６
ａのビットＳＹＭ２＿ＴＢ０を受信する。モジュロ−２
加算器８６の出力はモジュロ−２入力の和であって、ラ
ッチＳｎ−１８２への出力を形成する。モジュロ−２加
算器８８は、１つの入力としてラッチＳｎ−１ ８２を
受信し、またもう１つの別の入力として回線１４ａのＳ
ＹＭ１＿ＴＢ０を受信する。モジュロ−２加算器８８の
出力は、ぞの入力の和であるが、ラッチＳｎ８４への入
力を形成する。ラッチＳｎ８４の出力は回線６２の信号
ＴＸ＿ＰＡＲおよびラッチＳｎ−２への出力を形成す
る。ラッチ機構はすべて回線７２のクロック信号ＴＸＣ
ＬＫによって保持される。
がうパリティ発生器の構成を示す。パリティ発生器５０
は、ラッチＳｎ−２ ８０、ラッチＳｎ−１ ８２、ラ
ッチＳｍ ８４、および２つのモジュロ−２加算器８６
と８８とを有している。モジュロ−２加算器８６と８６
はそれぞれ２つの入力と１つの出力を備えている。モジ
ュロ−２加算器８６は、１つの入力としてラッチＳｎ−
２ ８０の出力を受信し、また別の入力として回線１６
ａのビットＳＹＭ２＿ＴＢ０を受信する。モジュロ−２
加算器８６の出力はモジュロ−２入力の和であって、ラ
ッチＳｎ−１８２への出力を形成する。モジュロ−２加
算器８８は、１つの入力としてラッチＳｎ−１ ８２を
受信し、またもう１つの別の入力として回線１４ａのＳ
ＹＭ１＿ＴＢ０を受信する。モジュロ−２加算器８８の
出力は、ぞの入力の和であるが、ラッチＳｎ８４への入
力を形成する。ラッチＳｎ８４の出力は回線６２の信号
ＴＸ＿ＰＡＲおよびラッチＳｎ−２への出力を形成す
る。ラッチ機構はすべて回線７２のクロック信号ＴＸＣ
ＬＫによって保持される。
【００４７】パリティ発生器５０は、重畳コーダであっ
て、ビットＳＹＭ２＿ＴＢ０、ＳＹＭ１＿ＴＢ０、およ
びＴＸーＰＡＲの過去および現在の価によってパリティ
ビットＴＸ＿ＰＡＲを発生する。パリティビットＴＸー
ＰＡＲは、クロックＴＸＣＬＫの各周期ごとに更新され
る。クロックＴＸＣＬＫの各周期ごとに、符号器２の入
力の５つの並列２進ビットの第１および第２の集合１
４、１６が更新される。その結果、パリティビットＴＸ
＿ＰＡＲは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表ＩＩ
に、また対応する格子図を図４に示す。この格子図は、
表ＩＩの状態遷移の別の表現である。
て、ビットＳＹＭ２＿ＴＢ０、ＳＹＭ１＿ＴＢ０、およ
びＴＸーＰＡＲの過去および現在の価によってパリティ
ビットＴＸ＿ＰＡＲを発生する。パリティビットＴＸー
ＰＡＲは、クロックＴＸＣＬＫの各周期ごとに更新され
る。クロックＴＸＣＬＫの各周期ごとに、符号器２の入
力の５つの並列２進ビットの第１および第２の集合１
４、１６が更新される。その結果、パリティビットＴＸ
＿ＰＡＲは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表ＩＩ
に、また対応する格子図を図４に示す。この格子図は、
表ＩＩの状態遷移の別の表現である。
【００４８】この好ましい実施の形態中で使用する重畳
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットＳＹＭ１＿ＴＢ０およびＳＹ
Ｍ２＿ＴＢ０は直接使用され、またパリティビットＴＸ
＿ＰＡＲはこれら２つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはＩＥ
ＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｍａｇａｚｉｎ
ｅ、１９８７年２月、Ｖｏｌ．２５、Ｎｏ．２、１４頁
の図３ａに開示されている。これによって、以下に復号
器４の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットＳＹＭ１＿ＴＢ０およびＳＹ
Ｍ２＿ＴＢ０は直接使用され、またパリティビットＴＸ
＿ＰＡＲはこれら２つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはＩＥ
ＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｍａｇａｚｉｎ
ｅ、１９８７年２月、Ｖｏｌ．２５、Ｎｏ．２、１４頁
の図３ａに開示されている。これによって、以下に復号
器４の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。
【００４９】したがって、記号の新しいペアが符号器２
の入力に与えられた時には、パリティビットＴＸ＿ＰＡ
Ｒの更新値が伝送クロック信号ＴＸＣＬＫのエッジの後
に発生する。
の入力に与えられた時には、パリティビットＴＸ＿ＰＡ
Ｒの更新値が伝送クロック信号ＴＸＣＬＫのエッジの後
に発生する。
【００５０】図２のアルファベット選択器５２は、この
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する１つの論理ブロックであ
る。アルファベット選択器は、信号ＳＹＭ１＿ＴＢ０、
ＳＹＭ２＿ＴＢ０およびＴＸ＿ＰＡＲの価に応じて第１
および第２のペアの符号化アルファベットを選択する。
アルファベットの選択を表ＩＩＩに示したが、これは実
施例としてのみ示したものである。表ＩＩＩの詳細か
ら、このアルファベットの割り当ては単に集合み合わせ
論理を用いて達成することができる。したがって、記号
の新しいペアが符号器２の入力に与えられた後に、アル
ファベット選択器５２の出力がクロック信号のエッジの
新しい信号ＴＸ＿ＰＡＲに応じて更新される。したがっ
て、信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳ
ＹＭ１＿ＡＬＣが、そのアルファベットにしたがって第
１の記号が符号化されるように設定され、また信号ＳＹ
Ｍ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２＿ＡＬ
Ｃが、そのアルファベットにしたがって第２の記号が符
号化されるように設定される。
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する１つの論理ブロックであ
る。アルファベット選択器は、信号ＳＹＭ１＿ＴＢ０、
ＳＹＭ２＿ＴＢ０およびＴＸ＿ＰＡＲの価に応じて第１
および第２のペアの符号化アルファベットを選択する。
アルファベットの選択を表ＩＩＩに示したが、これは実
施例としてのみ示したものである。表ＩＩＩの詳細か
ら、このアルファベットの割り当ては単に集合み合わせ
論理を用いて達成することができる。したがって、記号
の新しいペアが符号器２の入力に与えられた後に、アル
ファベット選択器５２の出力がクロック信号のエッジの
新しい信号ＴＸ＿ＰＡＲに応じて更新される。したがっ
て、信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳ
ＹＭ１＿ＡＬＣが、そのアルファベットにしたがって第
１の記号が符号化されるように設定され、また信号ＳＹ
Ｍ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２＿ＡＬ
Ｃが、そのアルファベットにしたがって第２の記号が符
号化されるように設定される。
【００５１】ＳＹＭ１＿ＴＢ０、ＳＹＭ２＿ＴＢ０およ
びＴＸ＿ＰＡＲの所定の価に対する表ＩＩＩに於けるア
ルファベットの割り当ては、多数ある割り当ての１例に
過ぎず、選ぶことができる。
びＴＸ＿ＰＡＲの所定の価に対する表ＩＩＩに於けるア
ルファベットの割り当ては、多数ある割り当ての１例に
過ぎず、選ぶことができる。
【００５２】図５は、本発明の好ましい実施の形態にし
たがう第１のアルファベットコーダ５４の構成の説明図
である。第１のアルファベットコーダ５４は、アルファ
ベット集合選択器１００、極値アルファベット選択器１
０２、非極値アルファベット選択器１０４、Ａディスパ
リティ選択器１０６、Ｂディスパリティ選択器１０８、
Ｃディスパリティ選択器１１０、コードワード選択器１
１２、アルファベットメモリ１１４、およびＡＮＤゲー
ト１１６を有している。コードワード選択器１１２は、
入力として回線１４ｂ〜１４ｅの信号ＳＹＭ１＿ＴＢ１
〜４および回線７２のクロック信号ＴＸＣＬＫを受信す
る。コードワード選択器１１２は、アルファベットメモ
リ１１４への入力を形成する回線１２０に１６の信号を
出力する。ＡＮＤゲート１１６は、反転入力部で回線６
８ａの信号ＳＹＭ１＿ＬＳＢを受信し、また非反転入力
部で回線６８ｂの信号ＳＹＭ＿ＭＳＢを受信し、またそ
の回線１２２の出力部で信号ＥＸＴＲＥＭＥを発生す
る。Ａディスパリティ選択器１０６、Ｂ選択器１０８、
およびＣディスパリティ選択器１１０は、それぞれの選
択入力部で回線６８ｃの信号ＳＹＭ１＿ＳＩＧＮを受信
し、またそれぞれのクロック入力部で回線１５１のクロ
ック信号ＴＸＣＬＫＤ１を受信する。Ａディスパリティ
選択器１０６は、また入力としてアルファベットメモリ
１１４からの回線１２４で４つのトリットＥＸＴＡＭ０
〜３を受信し、またアルファベットメモリ１１４からの
回線１２６で４つのトリットＥＸＴＡＰ０〜３を受信
し、回線１３６に出力信号ＥＸＴＡ０〜３を発生する。
Ｂディスパリティ選択器１０８もまた、入力としてアル
ファベットメモリ１１４からの回線１２８で４つのトリ
ットＥＸＴＢＭ０〜３を受信し、またアルファベットメ
モリ１１４からの回線１３０で４つのトリットＥＸＴＢ
Ｐ０〜３を受信し、回線１３８に出力信号ＥＸＴＢ１〜
３を発生する。極値アルファベットＣ選択器１１０もま
た、入力としてアルファベットメモリからの回線１３０
で４つのトリットＥＸＴＣＭ０〜３を受信し、またこの
アルファベットメモリからの回線１３２で４つのトリッ
トＥＸＴＣＰ０〜３を受信し、回線１４０に出力信号Ｅ
ＸＴＣ０〜３を発生する。極値アルファベット選択器１
０２および非極値アルファベット選択器１０４はそれぞ
れの選択入力部で回線６４ａ、６４ｂおよび６４ｃの信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号ＴＸＣＬＫＤ１を受信する。極値ア
ルファベット選択器１０２はさらに入力として、信号Ｅ
ＸＴＡ０〜３、ＥＸＴＢ０〜３およびＥＸＴＣ０〜３を
受信し、また回線１４８に４つの出力信号ＥＴＸＢ０〜
３を発生する。非極値アルファベット選択器１０４はさ
らにアルファベットメモリ１１４からの回線１４２で信
号ＮＥＸＴＡ０〜３を、アルファベットメモリ１１４か
らの回線１４４で信号を受信しＮＥＸＴＢ０〜３を、ま
たアルファベットメモリ１１４からの回線１４６で信号
を受信しＮＥＸＴＣ０〜３を受信し、回線１５０に出力
信号ＮＥＸＴ０〜３を発生する。アルファベット集合選
択器１００は、選択入力部の信号ＥＸＴＲＥＭＥと、信
号ＥＸＴ０〜３および信号ＮＥＸＴ０〜３と、クロック
入力部のクロック信号ＴＸＣＬＫＤ１とを受信し、出力
回線１８ａ〜１８ｄに信号ＣＷ１＿ＴＴ０〜３を発生す
る。
たがう第１のアルファベットコーダ５４の構成の説明図
である。第１のアルファベットコーダ５４は、アルファ
ベット集合選択器１００、極値アルファベット選択器１
０２、非極値アルファベット選択器１０４、Ａディスパ
リティ選択器１０６、Ｂディスパリティ選択器１０８、
Ｃディスパリティ選択器１１０、コードワード選択器１
１２、アルファベットメモリ１１４、およびＡＮＤゲー
ト１１６を有している。コードワード選択器１１２は、
入力として回線１４ｂ〜１４ｅの信号ＳＹＭ１＿ＴＢ１
〜４および回線７２のクロック信号ＴＸＣＬＫを受信す
る。コードワード選択器１１２は、アルファベットメモ
リ１１４への入力を形成する回線１２０に１６の信号を
出力する。ＡＮＤゲート１１６は、反転入力部で回線６
８ａの信号ＳＹＭ１＿ＬＳＢを受信し、また非反転入力
部で回線６８ｂの信号ＳＹＭ＿ＭＳＢを受信し、またそ
の回線１２２の出力部で信号ＥＸＴＲＥＭＥを発生す
る。Ａディスパリティ選択器１０６、Ｂ選択器１０８、
およびＣディスパリティ選択器１１０は、それぞれの選
択入力部で回線６８ｃの信号ＳＹＭ１＿ＳＩＧＮを受信
し、またそれぞれのクロック入力部で回線１５１のクロ
ック信号ＴＸＣＬＫＤ１を受信する。Ａディスパリティ
選択器１０６は、また入力としてアルファベットメモリ
１１４からの回線１２４で４つのトリットＥＸＴＡＭ０
〜３を受信し、またアルファベットメモリ１１４からの
回線１２６で４つのトリットＥＸＴＡＰ０〜３を受信
し、回線１３６に出力信号ＥＸＴＡ０〜３を発生する。
Ｂディスパリティ選択器１０８もまた、入力としてアル
ファベットメモリ１１４からの回線１２８で４つのトリ
ットＥＸＴＢＭ０〜３を受信し、またアルファベットメ
モリ１１４からの回線１３０で４つのトリットＥＸＴＢ
Ｐ０〜３を受信し、回線１３８に出力信号ＥＸＴＢ１〜
３を発生する。極値アルファベットＣ選択器１１０もま
た、入力としてアルファベットメモリからの回線１３０
で４つのトリットＥＸＴＣＭ０〜３を受信し、またこの
アルファベットメモリからの回線１３２で４つのトリッ
トＥＸＴＣＰ０〜３を受信し、回線１４０に出力信号Ｅ
ＸＴＣ０〜３を発生する。極値アルファベット選択器１
０２および非極値アルファベット選択器１０４はそれぞ
れの選択入力部で回線６４ａ、６４ｂおよび６４ｃの信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号ＴＸＣＬＫＤ１を受信する。極値ア
ルファベット選択器１０２はさらに入力として、信号Ｅ
ＸＴＡ０〜３、ＥＸＴＢ０〜３およびＥＸＴＣ０〜３を
受信し、また回線１４８に４つの出力信号ＥＴＸＢ０〜
３を発生する。非極値アルファベット選択器１０４はさ
らにアルファベットメモリ１１４からの回線１４２で信
号ＮＥＸＴＡ０〜３を、アルファベットメモリ１１４か
らの回線１４４で信号を受信しＮＥＸＴＢ０〜３を、ま
たアルファベットメモリ１１４からの回線１４６で信号
を受信しＮＥＸＴＣ０〜３を受信し、回線１５０に出力
信号ＮＥＸＴ０〜３を発生する。アルファベット集合選
択器１００は、選択入力部の信号ＥＸＴＲＥＭＥと、信
号ＥＸＴ０〜３および信号ＮＥＸＴ０〜３と、クロック
入力部のクロック信号ＴＸＣＬＫＤ１とを受信し、出力
回線１８ａ〜１８ｄに信号ＣＷ１＿ＴＴ０〜３を発生す
る。
【００５３】アルファベットメモリ１１４は実際上はル
ックアップテーブルであって、また上に説明したように
表１の内容を含んでいる。その入力部で符号化されるべ
き１つの記号の４つのビットＳＹＭ１＿ＴＢ１〜４に応
じて、コードワード選択器１１２はその１６の出力回線
１２０の１つを起動し、その結果コードワードを選択す
る表Ｉの列を選択する。コードワード選択器１１２の出
力１２０は符号化すべきすべての新しい記号に対するク
ロック信号ＴＸＣＬＫの各周期ごとに更新される。１６
の回線１２０の１つのみが１度に起動されることは理解
されるところであろう。
ックアップテーブルであって、また上に説明したように
表１の内容を含んでいる。その入力部で符号化されるべ
き１つの記号の４つのビットＳＹＭ１＿ＴＢ１〜４に応
じて、コードワード選択器１１２はその１６の出力回線
１２０の１つを起動し、その結果コードワードを選択す
る表Ｉの列を選択する。コードワード選択器１１２の出
力１２０は符号化すべきすべての新しい記号に対するク
ロック信号ＴＸＣＬＫの各周期ごとに更新される。１６
の回線１２０の１つのみが１度に起動されることは理解
されるところであろう。
【００５４】信号ＳＹＭ１＿ＬＳＢおよびＳＹＭ１＿Ｍ
ＳＢは、第１のアルファベットコーダから、最後の伝送
コードワードすなわち第１のアルファベットコーダ５４
から出力される最後のコードワードのコードワード境界
までの、伝送コードワードの実行ディジタル和を表わし
ている。実行デジタル和の計算については、図６を参照
して以下に詳細に説明する。コードワード境界での実行
ディジタル和の価は２を超えるべきではないということ
は、本コードの既に説明した好ましい実施の形態の性質
である。第１のペアルファベットコーダ５４には、実行
ディジタル和の価が２を超えるときにはエラーのフラグ
を立て、伝送を中断する回路を含めることもできる。斯
かる回路は図５には示されていないが、しかし斯かる回
路を構成することは、当業者の範疇内にある。
ＳＢは、第１のアルファベットコーダから、最後の伝送
コードワードすなわち第１のアルファベットコーダ５４
から出力される最後のコードワードのコードワード境界
までの、伝送コードワードの実行ディジタル和を表わし
ている。実行デジタル和の計算については、図６を参照
して以下に詳細に説明する。コードワード境界での実行
ディジタル和の価は２を超えるべきではないということ
は、本コードの既に説明した好ましい実施の形態の性質
である。第１のペアルファベットコーダ５４には、実行
ディジタル和の価が２を超えるときにはエラーのフラグ
を立て、伝送を中断する回路を含めることもできる。斯
かる回路は図５には示されていないが、しかし斯かる回
路を構成することは、当業者の範疇内にある。
【００５５】ＡＮＤゲート１１６は、表１の極値アルフ
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ（ＳＹＭ１＿ＬＳＢ＝ＳＹＭ１＿ＭＳＢ
＝０）または１（ＳＹＭ１＿ＬＳＢ＝１、ＳＹＭ１＿Ｍ
ＳＢ＝０）であるときは、信号ＥＸＴＲＥＭＥはゼロで
ある。実行ディジタル和の価が２（ＳＹＭ１＿ＬＳＢ＝
０、ＳＹＭ１＿ＭＳＢ＝１）または１であるときは、信
号ＥＸＴＲＥＭＥは高水準にある。
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ（ＳＹＭ１＿ＬＳＢ＝ＳＹＭ１＿ＭＳＢ
＝０）または１（ＳＹＭ１＿ＬＳＢ＝１、ＳＹＭ１＿Ｍ
ＳＢ＝０）であるときは、信号ＥＸＴＲＥＭＥはゼロで
ある。実行ディジタル和の価が２（ＳＹＭ１＿ＬＳＢ＝
０、ＳＹＭ１＿ＭＳＢ＝１）または１であるときは、信
号ＥＸＴＲＥＭＥは高水準にある。
【００５６】信号ＳＹＭ１＿ＳＩＧＮは、実行ディジタ
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Ａディスパリティ選択器１０
６、Ｂディスパリティ選択器１０８、およびＣディスパ
リティ選択器１１０は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Ａディスパリティ選択器１０６、Ｂディスパリティ
選択器１０８、およびＣディスパリティ選択器１１０は
負のディスパリティをもつコードワードを選択する。
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Ａディスパリティ選択器１０
６、Ｂディスパリティ選択器１０８、およびＣディスパ
リティ選択器１１０は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Ａディスパリティ選択器１０６、Ｂディスパリティ
選択器１０８、およびＣディスパリティ選択器１１０は
負のディスパリティをもつコードワードを選択する。
【００５７】図５および表Ｉについて説明する。Ａディ
スパリティ選択器１０６は、信号ＳＹＭ１＿ＳＩＧＮに
応じて信号ＥＸＴＡ０〜３を形成するように、信号ＥＸ
ＴＡＭ０〜３またはＥＸＴＡＰ０〜３のいずれかを接続
する。信号ＥＸＴＡＭ０〜３は、ディスパリティ −１
（マイナス１）を持つ極値アルファベットＡ中のコード
ワードのトリット位置を表わしており、信号ＥＸＴＡＰ
０〜３は、ディスパリティ ＋１（プラス１）を持つ極
値アルファベットＡ中のコードワードのトリット位置を
表わしている。Ｂディスパリティ選択器１０８は、信号
ＳＹＭ１＿ＳＩＧＮに応じて信号ＥＸＴＢ０〜３を形成
するように、信号ＥＸＴＢＭ０〜３またはＥＸＴＢＰ０
〜３のいずれかを接続する。信号ＥＸＴＢＭ０〜３は、
ディスパリティ −２（またはゼロ）を持つ極値アルフ
ァベットＢ中のコードワードのトリット位置を表わして
おり、信号ＥＸＴＢＰ０〜３は、ディスパリティ ＋２
（またはゼロ）を持つ極値アルファベットＢ中のコード
ワードのトリット位置を表わしている。Ｃディスパリテ
ィ選択器１１０は、信号ＳＹＭ１＿ＳＩＧＮに応じて信
号ＥＸＴＣ０〜３を形成するように、信号ＥＸＴＣＭ０
〜３またはＥＸＴＣＰ０〜３のいずれかを接続する。信
号ＥＸＴＣＭ０〜３は、ディスパリティ −３（または
ゼロ）を持つ極値アルファベットＣ中のコードワードの
トリット位置を表わしており、信号ＥＸＴＣＰ０〜３
は、ディスパリティ ＋３（またはゼロ）を持つ極値ア
ルファベットＣ中のコードワードのトリット位置を表わ
している。
スパリティ選択器１０６は、信号ＳＹＭ１＿ＳＩＧＮに
応じて信号ＥＸＴＡ０〜３を形成するように、信号ＥＸ
ＴＡＭ０〜３またはＥＸＴＡＰ０〜３のいずれかを接続
する。信号ＥＸＴＡＭ０〜３は、ディスパリティ −１
（マイナス１）を持つ極値アルファベットＡ中のコード
ワードのトリット位置を表わしており、信号ＥＸＴＡＰ
０〜３は、ディスパリティ ＋１（プラス１）を持つ極
値アルファベットＡ中のコードワードのトリット位置を
表わしている。Ｂディスパリティ選択器１０８は、信号
ＳＹＭ１＿ＳＩＧＮに応じて信号ＥＸＴＢ０〜３を形成
するように、信号ＥＸＴＢＭ０〜３またはＥＸＴＢＰ０
〜３のいずれかを接続する。信号ＥＸＴＢＭ０〜３は、
ディスパリティ −２（またはゼロ）を持つ極値アルフ
ァベットＢ中のコードワードのトリット位置を表わして
おり、信号ＥＸＴＢＰ０〜３は、ディスパリティ ＋２
（またはゼロ）を持つ極値アルファベットＢ中のコード
ワードのトリット位置を表わしている。Ｃディスパリテ
ィ選択器１１０は、信号ＳＹＭ１＿ＳＩＧＮに応じて信
号ＥＸＴＣ０〜３を形成するように、信号ＥＸＴＣＭ０
〜３またはＥＸＴＣＰ０〜３のいずれかを接続する。信
号ＥＸＴＣＭ０〜３は、ディスパリティ −３（または
ゼロ）を持つ極値アルファベットＣ中のコードワードの
トリット位置を表わしており、信号ＥＸＴＣＰ０〜３
は、ディスパリティ ＋３（またはゼロ）を持つ極値ア
ルファベットＣ中のコードワードのトリット位置を表わ
している。
【００５８】信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢ
およびＳＹＭ１＿ＡＬは、コードワードがどのアルファ
ベットからとられるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器１０２は、信号ＥＸＴＡ０〜３、Ｅ
ＸＴＢ０〜３またはＥＸＴＣ０〜３の３つの集合の１つ
が、信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳ
ＹＭ１＿ＡＬＣによって選択されたアルファベットに応
じて信号ＥＸＴ０〜３を形成する。
およびＳＹＭ１＿ＡＬは、コードワードがどのアルファ
ベットからとられるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器１０２は、信号ＥＸＴＡ０〜３、Ｅ
ＸＴＢ０〜３またはＥＸＴＣ０〜３の３つの集合の１つ
が、信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳ
ＹＭ１＿ＡＬＣによって選択されたアルファベットに応
じて信号ＥＸＴ０〜３を形成する。
【００５９】実行ディジタル和が非極値であるときに
は、非極値アルファベット選択器１０４が利用されて、
信号ＮＥＸＴＡ０〜３、ＮＥＸＴＢ０〜３またはＮＥＸ
ＴＣ０〜３の３つの集合の１つがアルファベット選択信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣに応じて出力信号ＮＥＸＴ１〜３を形成するよ
うに接続される。表１によれば、信号ＮＥＸＴＡ０〜３
は非極値アルファベットＢのコードワードのトリット位
置を表わしており、また信号ＮＥＸＴＣ０〜３は非極値
アルファベットＣのコードワードのトリット位置を表わ
している。
は、非極値アルファベット選択器１０４が利用されて、
信号ＮＥＸＴＡ０〜３、ＮＥＸＴＢ０〜３またはＮＥＸ
ＴＣ０〜３の３つの集合の１つがアルファベット選択信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣに応じて出力信号ＮＥＸＴ１〜３を形成するよ
うに接続される。表１によれば、信号ＮＥＸＴＡ０〜３
は非極値アルファベットＢのコードワードのトリット位
置を表わしており、また信号ＮＥＸＴＣ０〜３は非極値
アルファベットＣのコードワードのトリット位置を表わ
している。
【００６０】アルファベット集合選択器１００は、信号
ＥＸＴＲＥＭＥによって制御されて、信号ＥＸＴ０〜３
またはＮＥＸＴ０〜３のいずれかを接続して出力信号Ｃ
Ｗ１＿ＴＴ０〜３を形成する。したがってアルファベッ
ト集合選択器１００は、表Ｉの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
ＥＸＴＲＥＭＥによって制御されて、信号ＥＸＴ０〜３
またはＮＥＸＴ０〜３のいずれかを接続して出力信号Ｃ
Ｗ１＿ＴＴ０〜３を形成する。したがってアルファベッ
ト集合選択器１００は、表Ｉの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。
【００６１】コードワード選択器１１２への入力はクロ
ック信号ＴＸＣＬＫによってラッチされ、またＡディス
パリティ選択器１０６、Ｂディスパリティ選択器１０
８、Ｃディスパリティ選択器１１０、極値アルファベッ
ト選択器１０２、非極値アルファベット選択器１０４お
よびアルファベット集合選択器１００においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号ＴＸＣＬＫＤ１によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号ＴＸＣＬＫおよびＴＸＣＬＫＤ１の各周期毎に更新
される。コードワード選択器１１２は、パリティ発生器
５０のクロック動作を行なうのと同じクロック信号ＴＸ
ＣＬＫによってクロック動作を開始する。しかし、図５
に示すように第１のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号ＳＹＭ１
ＡＬＡ、ＳＹＭ１＿ＡＬＢ、およびＳＹＭ１＿ＡＬＣ
が符号化すべき新しい記号に応じて、それぞれの新しい
値に定着するための時間を持つことができるように、ク
ロック信号ＴＸＣＬＫよりも遅延しなければならない。
したがって、クロック信号ＴＸＣＬＫＤ１は、わずかに
遅延したクロック信号ＴＸＣＬＫにすぎない。
ック信号ＴＸＣＬＫによってラッチされ、またＡディス
パリティ選択器１０６、Ｂディスパリティ選択器１０
８、Ｃディスパリティ選択器１１０、極値アルファベッ
ト選択器１０２、非極値アルファベット選択器１０４お
よびアルファベット集合選択器１００においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号ＴＸＣＬＫＤ１によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号ＴＸＣＬＫおよびＴＸＣＬＫＤ１の各周期毎に更新
される。コードワード選択器１１２は、パリティ発生器
５０のクロック動作を行なうのと同じクロック信号ＴＸ
ＣＬＫによってクロック動作を開始する。しかし、図５
に示すように第１のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号ＳＹＭ１
ＡＬＡ、ＳＹＭ１＿ＡＬＢ、およびＳＹＭ１＿ＡＬＣ
が符号化すべき新しい記号に応じて、それぞれの新しい
値に定着するための時間を持つことができるように、ク
ロック信号ＴＸＣＬＫよりも遅延しなければならない。
したがって、クロック信号ＴＸＣＬＫＤ１は、わずかに
遅延したクロック信号ＴＸＣＬＫにすぎない。
【００６２】さらに図２に戻って説明する。３進出力シ
フトレジスタ６を並列にロードする回線７４上のクロッ
ク信号ＴＸＣＬＫＤ２は、信号ＣＷ２＿ＴＴ０〜３が出
力３進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号ＴＸＣＬＫＤ１に比例して遅延す
ることが重要である。トリットはクロック信号ＴＸＣＬ
Ｋの４倍の周波数を持ち、クロック信号ＴＸＣＬＫＤ２
に比例して遅延するクロックＳＥＲＴＸＣＬＫによって
連続して出力シフトレジスタからクロック動作される。
フトレジスタ６を並列にロードする回線７４上のクロッ
ク信号ＴＸＣＬＫＤ２は、信号ＣＷ２＿ＴＴ０〜３が出
力３進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号ＴＸＣＬＫＤ１に比例して遅延す
ることが重要である。トリットはクロック信号ＴＸＣＬ
Ｋの４倍の周波数を持ち、クロック信号ＴＸＣＬＫＤ２
に比例して遅延するクロックＳＥＲＴＸＣＬＫによって
連続して出力シフトレジスタからクロック動作される。
【００６３】したがって、クロック信号ＴＸＣＬＫのエ
ッジには、符号器２への入力部に与えられた新しい記号
ペアに応じて、そのペアの第１の記号の４ビットＳＹＭ
１＿ＴＢ１〜４がコードワード選択器１１２中にラッチ
され、１列のアルファベットメモリ１１４が回線１２０
の１つによって選択される。クロック信号ＴＸＣＬＫＤ
１のエッジは次に第１のアルファベットコーダ５４の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号ＣＷ１＿ＴＴ０〜３として出力３
進シフトレジスタ６に出力される。次いでクロック信号
ＴＸＣＬＫＤ２のエッジは、３進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号ＴＸＣＬＫＤ２の制御の下にシフトされ
る。
ッジには、符号器２への入力部に与えられた新しい記号
ペアに応じて、そのペアの第１の記号の４ビットＳＹＭ
１＿ＴＢ１〜４がコードワード選択器１１２中にラッチ
され、１列のアルファベットメモリ１１４が回線１２０
の１つによって選択される。クロック信号ＴＸＣＬＫＤ
１のエッジは次に第１のアルファベットコーダ５４の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号ＣＷ１＿ＴＴ０〜３として出力３
進シフトレジスタ６に出力される。次いでクロック信号
ＴＸＣＬＫＤ２のエッジは、３進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号ＴＸＣＬＫＤ２の制御の下にシフトされ
る。
【００６４】第２のアルファベットコーダ５６と出力３
進シフトレジスタ８の動作は、信号を適切に変更させた
場合には、第１のアルファベットコーダ５４と出力３進
シフトレジスタ６の動作と同じである。第１と第２のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号ＴＸＣＬＫの周期に応じて、コードワードＣＷ１
＿ＴＴ０〜３とＣＷ２＿ＴＴ０〜３のペアが記号ＳＹＭ
１＿ＴＢ０〜４とＳＹＭ２＿ＴＢ０〜４のペアから発生
する。
進シフトレジスタ８の動作は、信号を適切に変更させた
場合には、第１のアルファベットコーダ５４と出力３進
シフトレジスタ６の動作と同じである。第１と第２のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号ＴＸＣＬＫの周期に応じて、コードワードＣＷ１
＿ＴＴ０〜３とＣＷ２＿ＴＴ０〜３のペアが記号ＳＹＭ
１＿ＴＢ０〜４とＳＹＭ２＿ＴＢ０〜４のペアから発生
する。
【００６５】図６に、本発明の好ましい実施の形態にし
たがう第１の実行ディジタル和計算器５８の構成を示
す。第１の実行ディジタル和計算器は、４つの３進から
２進への変換器１７０〜１７６、マグニチュード符号計
算器１７８、２進加算器１８０、および３ビットレジス
タ１８２を有している。各３進から２進への変換器１７
０〜１７６は、入力として回線１８ａ〜１８ｄのそれぞ
れの３進ビットＣＷ１＿ＴＴ０〜３を受信し、回線１８
４ａ〜１８４ｄの入力トリットの値を表わすそれぞれの
信号ＭＡＧ０〜ＭＡＧ３を発生し、また回線１８６ａ〜
１８６ｄの入力トリットの符号を表わすそれぞれの信号
Ｓ０〜Ｓ３を発生し、回線７２のクロック信号ＴＸＣＬ
Ｋを受信する。マグニチュード符号計算器１７８は入力
として信号ＭＡＧ０〜３およびＳ０〜３を受信し、回線
１８８ａ、１８８ｂ、および１８８ｃの信号ＣＷＬＳ
Ｂ、ＣＷＭＳＢ、およびＣＷＳをそれぞれ出力する。２
進加算器１８０は、回線１９０ａ、１９０ｂ、および１
９０ｃの信号ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、および
ＰＲＥＶＳと共に、入力として信号ＣＷＬＳＢ、ＣＷＭ
ＳＢ、およびＣＷＳをそれぞれ受信し、回線６８ａ、６
８ｂ、および６８ｃの信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１
＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮをそれぞれ発生す
る。３ビットレジスタ１８２は、３ビット入力として信
号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ０、およびＳＹ
Ｍ１＿ＳＩＧＮを受信し、それぞれの３ビット出力とし
て信号ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥ
ＶＳを発生し、クロック信号ＴＸＣＬＫによってクロッ
ク動作される。
たがう第１の実行ディジタル和計算器５８の構成を示
す。第１の実行ディジタル和計算器は、４つの３進から
２進への変換器１７０〜１７６、マグニチュード符号計
算器１７８、２進加算器１８０、および３ビットレジス
タ１８２を有している。各３進から２進への変換器１７
０〜１７６は、入力として回線１８ａ〜１８ｄのそれぞ
れの３進ビットＣＷ１＿ＴＴ０〜３を受信し、回線１８
４ａ〜１８４ｄの入力トリットの値を表わすそれぞれの
信号ＭＡＧ０〜ＭＡＧ３を発生し、また回線１８６ａ〜
１８６ｄの入力トリットの符号を表わすそれぞれの信号
Ｓ０〜Ｓ３を発生し、回線７２のクロック信号ＴＸＣＬ
Ｋを受信する。マグニチュード符号計算器１７８は入力
として信号ＭＡＧ０〜３およびＳ０〜３を受信し、回線
１８８ａ、１８８ｂ、および１８８ｃの信号ＣＷＬＳ
Ｂ、ＣＷＭＳＢ、およびＣＷＳをそれぞれ出力する。２
進加算器１８０は、回線１９０ａ、１９０ｂ、および１
９０ｃの信号ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、および
ＰＲＥＶＳと共に、入力として信号ＣＷＬＳＢ、ＣＷＭ
ＳＢ、およびＣＷＳをそれぞれ受信し、回線６８ａ、６
８ｂ、および６８ｃの信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１
＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮをそれぞれ発生す
る。３ビットレジスタ１８２は、３ビット入力として信
号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ０、およびＳＹ
Ｍ１＿ＳＩＧＮを受信し、それぞれの３ビット出力とし
て信号ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥ
ＶＳを発生し、クロック信号ＴＸＣＬＫによってクロッ
ク動作される。
【００６６】符号化すべき新しい記号がクロック信号Ｔ
ＸＣＬＫの制御によって符号器２に与えられると、送信
されたばかりのコードワードのトリットが３進から２進
への変換器１７０〜１７６にラッチされ、これらのトリ
ットの２進等価値がマグニチュード符号計算器１７８内
に合計される。マグニチュード符号計算器１７８は、送
信されたばかりのコードワードのディスパリティを表わ
すこれらのビットの和を、信号ＣＷＬＳＢ、ＣＷＭＳ
Ｂ、およびＣＷＳとして与える。信号ＣＷＬＳＢは、送
信されたばかりのコードワードのディスパリティの最下
位ビットを表わし、信号ＣＷＭＳＢは、送信されたばか
りのコードワードのディスパリティの最上位ビットを表
わし、また信号ＣＷＳは、送信されたばかりのコードワ
ードのディスパリティの符号を表わす。クロック信号Ｔ
ＸＣＬＫの制御の下に、レジスタ１８２もまた、３進か
ら２進への変換器１７０〜１７６にラッチされ、そのデ
ィスパリティが現在信号ＣＷＬＳＢ、ＣＷＭＳＢ、およ
びＣＷＳと表わされるコードワードが送信されるのに先
だって、最下位ビット、最上位ビット、およびコードの
実行ディジタル和計算器の符号を表わす更新された信号
ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥＶＳを
２進加算器１８０の入力部に与える。２進加算器１８０
は、信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ、および
ＳＹＭ１＿ＳＩＧＮによって表わされる更新された実行
ディジタル和を提供するために、送信されたばかりのコ
ードワードのディスパリティを実行ディジタル和計算器
に加える。ＳＹＭ１＿ＬＳＢは現在の実行ディジタル和
計算器の最下位のビットを表わし、ＳＹＭ１＿ＭＳＢは
現在の実行ディジタル和計算器の最上位のビットを表わ
し、またＳＹＭ１＿ＳＩＧＮは現在の実行ディジタル和
計算器の符号を表わす。信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ
１＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮは次に、図５を
参照して上記で述べたとおり、イネーブルを更新し、遅
延クロック信号ＴＸＣＬＫＤ１の次のエッジの第１のア
ルファベットコーダ５４の選択回路の入力を選択する。
ＸＣＬＫの制御によって符号器２に与えられると、送信
されたばかりのコードワードのトリットが３進から２進
への変換器１７０〜１７６にラッチされ、これらのトリ
ットの２進等価値がマグニチュード符号計算器１７８内
に合計される。マグニチュード符号計算器１７８は、送
信されたばかりのコードワードのディスパリティを表わ
すこれらのビットの和を、信号ＣＷＬＳＢ、ＣＷＭＳ
Ｂ、およびＣＷＳとして与える。信号ＣＷＬＳＢは、送
信されたばかりのコードワードのディスパリティの最下
位ビットを表わし、信号ＣＷＭＳＢは、送信されたばか
りのコードワードのディスパリティの最上位ビットを表
わし、また信号ＣＷＳは、送信されたばかりのコードワ
ードのディスパリティの符号を表わす。クロック信号Ｔ
ＸＣＬＫの制御の下に、レジスタ１８２もまた、３進か
ら２進への変換器１７０〜１７６にラッチされ、そのデ
ィスパリティが現在信号ＣＷＬＳＢ、ＣＷＭＳＢ、およ
びＣＷＳと表わされるコードワードが送信されるのに先
だって、最下位ビット、最上位ビット、およびコードの
実行ディジタル和計算器の符号を表わす更新された信号
ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥＶＳを
２進加算器１８０の入力部に与える。２進加算器１８０
は、信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ、および
ＳＹＭ１＿ＳＩＧＮによって表わされる更新された実行
ディジタル和を提供するために、送信されたばかりのコ
ードワードのディスパリティを実行ディジタル和計算器
に加える。ＳＹＭ１＿ＬＳＢは現在の実行ディジタル和
計算器の最下位のビットを表わし、ＳＹＭ１＿ＭＳＢは
現在の実行ディジタル和計算器の最上位のビットを表わ
し、またＳＹＭ１＿ＳＩＧＮは現在の実行ディジタル和
計算器の符号を表わす。信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ
１＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮは次に、図５を
参照して上記で述べたとおり、イネーブルを更新し、遅
延クロック信号ＴＸＣＬＫＤ１の次のエッジの第１のア
ルファベットコーダ５４の選択回路の入力を選択する。
【００６７】第２の実行ディジタル和計算器６０は、第
１の実行ディジタル和計算器５８と同じで、コードワー
ド・ペアの第２のコードワードの対応するビットについ
て同時に演算を行なう。
１の実行ディジタル和計算器５８と同じで、コードワー
ド・ペアの第２のコードワードの対応するビットについ
て同時に演算を行なう。
【００６８】図７は、図１の復号器４の構成を示すブロ
ック線図である。図７にはまた、図１の入力３進レジス
タ１０および１２が含まれる。復号器４は、第１の復号
化メモリ２００、第２の復号化メモリ２０２、第１のア
ルファベット復号化回路２０４、第２の復号化メモリ２
０６、ビット回復回路２０８、パリティ検査器２１０、
およびＯＲゲート２１２を有する。
ック線図である。図７にはまた、図１の入力３進レジス
タ１０および１２が含まれる。復号器４は、第１の復号
化メモリ２００、第２の復号化メモリ２０２、第１のア
ルファベット復号化回路２０４、第２の復号化メモリ２
０６、ビット回復回路２０８、パリティ検査器２１０、
およびＯＲゲート２１２を有する。
【００６９】第１の復号化メモリ２００は、回線４２の
信号ＣＷ１＿ＲＴ０〜３を受信し、回線４６の信号ＳＹ
Ｍ１＿ＲＢ１〜４、回線２１４ａ、２１４ｂ、および２
１４ｃのそれぞれの信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、Ｓ
ＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷ
Ｓ、ならびに回線２１８の信号ＣＷ１＿ＲＸＥＲＲＯＲ
を出力する。第２の復号化メモリ２０２は回線４４の信
号ＣＷ２ ＲＴ０〜３を受信し、回線４６の信号ＳＹＭ
２＿ＲＢ１〜４、回線２１６ａ、２１６ｂ、および２１
６ｃのそれぞれの信号ＳＹＭ２＿ＲＸＣＷＭＳＢ、ＳＹ
Ｍ２＿ＲＸＣＷＬＳＢ、およびＳＹＭ２＿ＲＸＣＷＳ、
ならびに回線２２０の信号ＣＷ２＿ＲＸＥＲＲＯＲを出
力する。第１のアルファベット復号化回路２０４は入力
として信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、ＳＹＭ１＿ＲＸ
ＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷＳを受信し、回
線２２４ａ、２２４ｂ、２２４ｃのそれぞれの出力ＳＹ
Ｍ１＿ＲＡＬＡ、ＳＹＭ１＿ＲＡＬＢ、およびＳＹＭ１
＿ＲＡＬＣ、ならびに回線２１５の信号ＳＹＭ１＿ＥＲ
ＲＯＲを発生する。第２のペアアルファベット復号化回
路２０６は、入力として信号ＳＹＭ１＿ＲＸＣＷＭＳ
Ｂ、ＳＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸ
ＣＷＳを受信し、回線２２６ａ、２２６ｂ、２２６ｃの
それぞれの出力ＳＹＭ２＿ＲＡＬＡ、ＳＹＭ２＿ＲＡＬ
Ｂ、およびＳＹＭ２＿ＲＡＬＣ、ならびに回線２１７の
信号ＳＹＭ２＿ＥＲＲＯＲを発生する。ビット回復回路
２０８は、入力として信号ＳＹＭ１＿ＲＡＬＡ、ＳＹＭ
１＿ＲＡＬＢ、ＳＹＭ１＿ＲＡＬＣ、ＳＹＭ２＿ＲＡＬ
Ａ、ＳＹＭ２＿ＲＡＬＢ、およびＳＹＭ２＿ＲＡＬＣを
入力し、回線２２８の信号ＲＸ＿ＰＡＲと共に、出力と
して回線４６ａの信号ＳＹＭ１＿ＲＢ０、および回線４
８ａの信号ＳＹＭ２＿ＲＢ０を発生する。パリティ検査
器２１０は、入力として信号ＣＷ１＿ＲＢ０、ＣＷ２＿
ＲＢ０、およびＲＸ＿ＰＡＲを入力し、回線２３０の信
号ＰＡＲ＿ＥＲＲＯＲを発生する。ＯＲゲート２１２
は、信号ＣＷ１＿ＥＲＲＯＲ、ＣＷ２＿ＥＲＲＯＲ、Ｐ
ＡＲ＿ＥＲＲＯＲ、ＳＹＭ１＿ＥＲＲＯＲ、およびＳＹ
Ｍ２＿ＥＲＲＯＲをそれぞれ受信する５つの入力部を有
しており、回線２３２の出力ＲＸ＿ＥＲＲＯＲを発生す
る。第１と第２の復号化メモリは、回線２２２のクロッ
ク信号ＲＸＣＬＫＤ１を受信し、第１と第２のアルファ
ベット復号化回路は、クロック信号ＲＸＣＬＫばかりで
なく回線２２３のクロック信号ＲＸＣＬＫＤ２をそれぞ
れ受信し、またパリティ検査器は回線２２９のクロック
信号ＲＸＣＬＫＤ３を受信する。入力３進シフトレジス
タ１０および１２は、回線２３４のクロック信号ＲＸＳ
ＥＲＣＬＫおよび回線２２１のクロック信号ＲＸＣＬＫ
を受信する。
信号ＣＷ１＿ＲＴ０〜３を受信し、回線４６の信号ＳＹ
Ｍ１＿ＲＢ１〜４、回線２１４ａ、２１４ｂ、および２
１４ｃのそれぞれの信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、Ｓ
ＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷ
Ｓ、ならびに回線２１８の信号ＣＷ１＿ＲＸＥＲＲＯＲ
を出力する。第２の復号化メモリ２０２は回線４４の信
号ＣＷ２ ＲＴ０〜３を受信し、回線４６の信号ＳＹＭ
２＿ＲＢ１〜４、回線２１６ａ、２１６ｂ、および２１
６ｃのそれぞれの信号ＳＹＭ２＿ＲＸＣＷＭＳＢ、ＳＹ
Ｍ２＿ＲＸＣＷＬＳＢ、およびＳＹＭ２＿ＲＸＣＷＳ、
ならびに回線２２０の信号ＣＷ２＿ＲＸＥＲＲＯＲを出
力する。第１のアルファベット復号化回路２０４は入力
として信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、ＳＹＭ１＿ＲＸ
ＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷＳを受信し、回
線２２４ａ、２２４ｂ、２２４ｃのそれぞれの出力ＳＹ
Ｍ１＿ＲＡＬＡ、ＳＹＭ１＿ＲＡＬＢ、およびＳＹＭ１
＿ＲＡＬＣ、ならびに回線２１５の信号ＳＹＭ１＿ＥＲ
ＲＯＲを発生する。第２のペアアルファベット復号化回
路２０６は、入力として信号ＳＹＭ１＿ＲＸＣＷＭＳ
Ｂ、ＳＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸ
ＣＷＳを受信し、回線２２６ａ、２２６ｂ、２２６ｃの
それぞれの出力ＳＹＭ２＿ＲＡＬＡ、ＳＹＭ２＿ＲＡＬ
Ｂ、およびＳＹＭ２＿ＲＡＬＣ、ならびに回線２１７の
信号ＳＹＭ２＿ＥＲＲＯＲを発生する。ビット回復回路
２０８は、入力として信号ＳＹＭ１＿ＲＡＬＡ、ＳＹＭ
１＿ＲＡＬＢ、ＳＹＭ１＿ＲＡＬＣ、ＳＹＭ２＿ＲＡＬ
Ａ、ＳＹＭ２＿ＲＡＬＢ、およびＳＹＭ２＿ＲＡＬＣを
入力し、回線２２８の信号ＲＸ＿ＰＡＲと共に、出力と
して回線４６ａの信号ＳＹＭ１＿ＲＢ０、および回線４
８ａの信号ＳＹＭ２＿ＲＢ０を発生する。パリティ検査
器２１０は、入力として信号ＣＷ１＿ＲＢ０、ＣＷ２＿
ＲＢ０、およびＲＸ＿ＰＡＲを入力し、回線２３０の信
号ＰＡＲ＿ＥＲＲＯＲを発生する。ＯＲゲート２１２
は、信号ＣＷ１＿ＥＲＲＯＲ、ＣＷ２＿ＥＲＲＯＲ、Ｐ
ＡＲ＿ＥＲＲＯＲ、ＳＹＭ１＿ＥＲＲＯＲ、およびＳＹ
Ｍ２＿ＥＲＲＯＲをそれぞれ受信する５つの入力部を有
しており、回線２３２の出力ＲＸ＿ＥＲＲＯＲを発生す
る。第１と第２の復号化メモリは、回線２２２のクロッ
ク信号ＲＸＣＬＫＤ１を受信し、第１と第２のアルファ
ベット復号化回路は、クロック信号ＲＸＣＬＫばかりで
なく回線２２３のクロック信号ＲＸＣＬＫＤ２をそれぞ
れ受信し、またパリティ検査器は回線２２９のクロック
信号ＲＸＣＬＫＤ３を受信する。入力３進シフトレジス
タ１０および１２は、回線２３４のクロック信号ＲＸＳ
ＥＲＣＬＫおよび回線２２１のクロック信号ＲＸＣＬＫ
を受信する。
【００７０】作動中、回線２３４上のクロック信号ＲＸ
ＳＥＲＣＬＫの制御下において、入力３進シフトレジス
タ１０は、逐次的に１連の第１の４つのトリット・コー
ドワードを回線３８上の信号ＣＷ１ ＲＸとして受信
し、また入力３進シフトレジスタ１２は、逐次的に１連
の第２の４つのトリット・コードワードを回線４０上の
信号ＣＷ２ ＲＸとして受信する。同時に受信された第
１および第２のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号Ｒ
ＸＳＥＲＣＬＫの１／４の周波数を有するクロック信号
ＲＸＣＬＫの制御下において並列に入力３進シフトレジ
スタから出力される。したがって、第１のツイストペア
接続３０上に伝送された逐次コードワードは、回線４２
ａから４０ｄ上の信号ＣＷ１ ＲＴ０−３として並列形
式で現われ、また第２のツイストペア接続３２上に伝送
された逐次コードワードは、回線４４ａから４４ｄ上の
信号ＣＷ２ ＲＴＯ−３として並列形式で現われる。コ
ードワードは、したがって、第１の復号化メモリ２００
および第２の復号化メモリ２０２の各１つずつに対して
の並列形式で提示される。
ＳＥＲＣＬＫの制御下において、入力３進シフトレジス
タ１０は、逐次的に１連の第１の４つのトリット・コー
ドワードを回線３８上の信号ＣＷ１ ＲＸとして受信
し、また入力３進シフトレジスタ１２は、逐次的に１連
の第２の４つのトリット・コードワードを回線４０上の
信号ＣＷ２ ＲＸとして受信する。同時に受信された第
１および第２のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号Ｒ
ＸＳＥＲＣＬＫの１／４の周波数を有するクロック信号
ＲＸＣＬＫの制御下において並列に入力３進シフトレジ
スタから出力される。したがって、第１のツイストペア
接続３０上に伝送された逐次コードワードは、回線４２
ａから４０ｄ上の信号ＣＷ１ ＲＴ０−３として並列形
式で現われ、また第２のツイストペア接続３２上に伝送
された逐次コードワードは、回線４４ａから４４ｄ上の
信号ＣＷ２ ＲＴＯ−３として並列形式で現われる。コ
ードワードは、したがって、第１の復号化メモリ２００
および第２の復号化メモリ２０２の各１つずつに対して
の並列形式で提示される。
【００７１】第１および第２の復号化メモリは、クロッ
ク信号ＲＸＣＬＫＤ１によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号ＲＸＣＬＫＤ１は、遅延クロック信号ＲＸＣＬＫであ
る。したがって、入力３進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第１および第２の復号化メモリは、両方とも表ＩＶ
のような簡単なルックアップテーブルを含んでいる。
ク信号ＲＸＣＬＫＤ１によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号ＲＸＣＬＫＤ１は、遅延クロック信号ＲＸＣＬＫであ
る。したがって、入力３進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第１および第２の復号化メモリは、両方とも表ＩＶ
のような簡単なルックアップテーブルを含んでいる。
【００７２】表ＩＶは表Ｉを反転させたもので、これら
の表はラッチした３進コードワードに対しては４ビット
２進復号化とコードワード・ディスパリティを示してい
ることが分かる。それぞれのルックアップテーブル内の
各コードワードのディスパリティを記憶するというより
も、それぞれのルックアップテーブルから出力された各
コードワードのコードワード・ディスパリティを計算す
る回路が提供されることになる。かかる回路は、図６に
関して上記に述べたように、４つの３進−２進変換器、
マグニチュード符号計算器を使用して構成することがで
きる。
の表はラッチした３進コードワードに対しては４ビット
２進復号化とコードワード・ディスパリティを示してい
ることが分かる。それぞれのルックアップテーブル内の
各コードワードのディスパリティを記憶するというより
も、それぞれのルックアップテーブルから出力された各
コードワードのコードワード・ディスパリティを計算す
る回路が提供されることになる。かかる回路は、図６に
関して上記に述べたように、４つの３進−２進変換器、
マグニチュード符号計算器を使用して構成することがで
きる。
【００７３】したがって、入力信号ＣＷ１ ＲＴ０−３
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の４
ビット２進記号が信号ＳＹＭ１ ＲＢ０−４として出力
され、また入力コードワードのディスパリティが信号Ｓ
ＹＭ１ ＲＸＣＷＭＳＢ、ＳＹＭ１ ＲＸＣＷＬＳＢお
よびＳＹＭ１ ＲＸＣＷＳ信号として出力される。ＳＹ
Ｍ１ ＲＸＣＷＭＳＢは第１のコードワード・ディスパ
リティの最上位のビットであり、信号ＳＹＭ１ＲＸＣＷ
ＬＳＢは第１のコードワード・ディスパリティの最下位
のビットであり、また信号ＳＹＭ１ ＲＸＣＷＳはコー
ドワード・ディスパリティの符号を表す。第１のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の４
ビット２進記号が信号ＳＹＭ１ ＲＢ０−４として出力
され、また入力コードワードのディスパリティが信号Ｓ
ＹＭ１ ＲＸＣＷＭＳＢ、ＳＹＭ１ ＲＸＣＷＬＳＢお
よびＳＹＭ１ ＲＸＣＷＳ信号として出力される。ＳＹ
Ｍ１ ＲＸＣＷＭＳＢは第１のコードワード・ディスパ
リティの最上位のビットであり、信号ＳＹＭ１ＲＸＣＷ
ＬＳＢは第１のコードワード・ディスパリティの最下位
のビットであり、また信号ＳＹＭ１ ＲＸＣＷＳはコー
ドワード・ディスパリティの符号を表す。第１のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。
【００７４】受信したコードワードのディスパリティが
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを２つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号ＳＹＭ１ ＲＸＣＷＳはコードワー
ドがゼロを２つ含んでいるかゼロを含んでいないかを指
示するために使用される。
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを２つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号ＳＹＭ１ ＲＸＣＷＳはコードワー
ドがゼロを２つ含んでいるかゼロを含んでいないかを指
示するために使用される。
【００７５】第２の復号化メモリの動作は、第１の復号
化メモリの動作と同じであり、適切な異なる信号を伴っ
ている。第２のコードワードのディスパリティは、回線
２１６ａから２１６ｃ上に２進形式で出力される。信号
ＳＹＭ２ ＲＸＣＷＭＳＢは第２のコードワード・ディ
スパリティの最上位のビットであり、信号ＳＹＭ２ＲＸ
ＣＷＬＳＢは第２のコードワード・ディスパリティの最
下位のビットであり、また信号ＳＹＭ２ ＲＸＣＷＳは
第２のコードワード・ディスパリティの符号を表す。第
２のコードワードのディスパリティは、同様に第２のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
化メモリの動作と同じであり、適切な異なる信号を伴っ
ている。第２のコードワードのディスパリティは、回線
２１６ａから２１６ｃ上に２進形式で出力される。信号
ＳＹＭ２ ＲＸＣＷＭＳＢは第２のコードワード・ディ
スパリティの最上位のビットであり、信号ＳＹＭ２ＲＸ
ＣＷＬＳＢは第２のコードワード・ディスパリティの最
下位のビットであり、また信号ＳＹＭ２ ＲＸＣＷＳは
第２のコードワード・ディスパリティの符号を表す。第
２のコードワードのディスパリティは、同様に第２のコ
ードワードを符号化したアルファベットを確定するため
に使用される。
【００７６】コードワード −−−−、００００、およ
び＋＋＋＋は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号ＣＷ１ ＥＲＲＯＲおよび
ＣＷ２ ＥＲＲＯＲを出力する。
び＋＋＋＋は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号ＣＷ１ ＥＲＲＯＲおよび
ＣＷ２ ＥＲＲＯＲを出力する。
【００７７】第１および第２のコードワードのディスパ
リティを表すビットは、第１のアルファベット復号化２
０４および第２のアルファベット復号化２０６のそれぞ
れへの入力を形成する。第１のアルファベット復号化２
０４の動作をここで図８に関連して下記に記述する。
リティを表すビットは、第１のアルファベット復号化２
０４および第２のアルファベット復号化２０６のそれぞ
れへの入力を形成する。第１のアルファベット復号化２
０４の動作をここで図８に関連して下記に記述する。
【００７８】図８に関して、第１のアルファベット復号
化回路は、２進加算器２４０、３ビットラッチ２４２お
よびアルファベット復号化メモリ２４４を含んでいる。
２進加算器は、信号ＳＹＭ１ ＲＸＣＷＭＳＢ、ＳＹＭ
１ ＲＸＣＷＬＳＢおよびＳＹＭ１ ＲＸＣＷＳを第１
の入力集合として受信し、またそれぞれの回線２４６
ａ、２４６ｂおよび２４６ｃ上のＳＹＭ１ ＲＸＳＵＭ
ＭＳＢ、ＳＹＭ１ ＲＸＳＵＭＬＳＢおよびＳＹＭ１
ＲＸＳＵＭＳを受信する。２進加算器はそれぞれの回線
２４８ａ、２４８ｂおよび２４８ｃ上にＳＹＭ１ ＲＸ
ＭＳＢ、ＳＹＭ１ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳを
出力する。ラッチ２４２は信号ＳＹＭ１ＲＸＭＳＢ、Ｓ
ＹＭ１ ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳを受信し、
クロック信号ＲＸＣＬＫの制御下において信号ＳＹＭ１
ＲＸＳＵＭＭＳＢ、ＳＹＭ１ＲＸＳＵＭＬＳＢおよび
ＳＹＭ１ ＲＸＳＵＭＳを出力する。アルファベット復
号化メモリは、第１の入力集合として、信号ＳＹＭ１
ＲＸＣＷＭＳＢ、ＳＹＭ１ ＲＸＣＷＬＳＢおよびＳＹ
Ｍ１ ＲＸＣＷＳを受信し、第２の入力集合として、信
号ＳＹＭ１ ＲＸＭＳＢ、ＳＹＭ１ ＲＸＬＳＢおよび
ＳＹＭ１ ＲＸＳを受信し、また回線２２４ａ、２２４
ｂおよび２２４ｃ上に信号ＳＹＭ１ ＲＡＬＡ、ＳＹＭ
１ ＲＡＬＢおよびＳＹＭ１ ＲＡＬＣを出力し、また
クロック信号ＲＸＣＬＫＤ２の制御下において信号ＳＹ
Ｍ１ ＥＲＲＯＲを出力する。
化回路は、２進加算器２４０、３ビットラッチ２４２お
よびアルファベット復号化メモリ２４４を含んでいる。
２進加算器は、信号ＳＹＭ１ ＲＸＣＷＭＳＢ、ＳＹＭ
１ ＲＸＣＷＬＳＢおよびＳＹＭ１ ＲＸＣＷＳを第１
の入力集合として受信し、またそれぞれの回線２４６
ａ、２４６ｂおよび２４６ｃ上のＳＹＭ１ ＲＸＳＵＭ
ＭＳＢ、ＳＹＭ１ ＲＸＳＵＭＬＳＢおよびＳＹＭ１
ＲＸＳＵＭＳを受信する。２進加算器はそれぞれの回線
２４８ａ、２４８ｂおよび２４８ｃ上にＳＹＭ１ ＲＸ
ＭＳＢ、ＳＹＭ１ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳを
出力する。ラッチ２４２は信号ＳＹＭ１ＲＸＭＳＢ、Ｓ
ＹＭ１ ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳを受信し、
クロック信号ＲＸＣＬＫの制御下において信号ＳＹＭ１
ＲＸＳＵＭＭＳＢ、ＳＹＭ１ＲＸＳＵＭＬＳＢおよび
ＳＹＭ１ ＲＸＳＵＭＳを出力する。アルファベット復
号化メモリは、第１の入力集合として、信号ＳＹＭ１
ＲＸＣＷＭＳＢ、ＳＹＭ１ ＲＸＣＷＬＳＢおよびＳＹ
Ｍ１ ＲＸＣＷＳを受信し、第２の入力集合として、信
号ＳＹＭ１ ＲＸＭＳＢ、ＳＹＭ１ ＲＸＬＳＢおよび
ＳＹＭ１ ＲＸＳを受信し、また回線２２４ａ、２２４
ｂおよび２２４ｃ上に信号ＳＹＭ１ ＲＡＬＡ、ＳＹＭ
１ ＲＡＬＢおよびＳＹＭ１ ＲＡＬＣを出力し、また
クロック信号ＲＸＣＬＫＤ２の制御下において信号ＳＹ
Ｍ１ ＥＲＲＯＲを出力する。
【００７９】ラッチ２４２の出力上の信号ＳＹＭ１ Ｒ
ＸＳＵＭＭＳＢ、ＳＹＭ１ ＲＸＳＵＭＬＳＢおよびＳ
ＹＭ１ ＲＸＳＵＭＳは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号ＳＹＭ１ＲＸＣＷＭＳＢ、ＳＹＭ１
ＲＸＣＷＬＳＢおよびＳＹＭ１ ＲＸＣＷＳとして現
在表されているコードワードの直前に受信したコードワ
ードである。信号ＳＹＭ１ ＲＸＳＵＭＭＳＢは実行デ
ィジタル和の最上位のビットを表し、信号ＳＹＭ１ Ｒ
ＸＳＵＭＬＳＢは実行ディジタル和の最下位のビットを
表し、また信号ＳＹＭ１ ＲＸＳＵＭＳは実行ディジタ
ル和の符号を表す。２進加算器は、現コードワード・デ
ィスパリティを前の実行ディジタル和に加えて、現在受
信しているコードワードのディスパリティを含んでい
る、新しい実行ディジタル和を信号ＳＹＭ１ ＲＸＭＳ
Ｂ、ＳＹＭ１ ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳとし
て発生させる。信号ＳＹＭ１ ＲＸＭＳＢは新しい実行
ディジタル和の最上位のビットを表し、信号ＳＹＭ１
ＲＸＬＳＢは新しい実行ディジタル和の最下位のビット
を表し、また信号ＳＹＭ１ ＲＸＳは新しい実行ディジ
タル和の符号を表す。
ＸＳＵＭＭＳＢ、ＳＹＭ１ ＲＸＳＵＭＬＳＢおよびＳ
ＹＭ１ ＲＸＳＵＭＳは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号ＳＹＭ１ＲＸＣＷＭＳＢ、ＳＹＭ１
ＲＸＣＷＬＳＢおよびＳＹＭ１ ＲＸＣＷＳとして現
在表されているコードワードの直前に受信したコードワ
ードである。信号ＳＹＭ１ ＲＸＳＵＭＭＳＢは実行デ
ィジタル和の最上位のビットを表し、信号ＳＹＭ１ Ｒ
ＸＳＵＭＬＳＢは実行ディジタル和の最下位のビットを
表し、また信号ＳＹＭ１ ＲＸＳＵＭＳは実行ディジタ
ル和の符号を表す。２進加算器は、現コードワード・デ
ィスパリティを前の実行ディジタル和に加えて、現在受
信しているコードワードのディスパリティを含んでい
る、新しい実行ディジタル和を信号ＳＹＭ１ ＲＸＭＳ
Ｂ、ＳＹＭ１ ＲＸＬＳＢおよびＳＹＭ１ ＲＸＳとし
て発生させる。信号ＳＹＭ１ ＲＸＭＳＢは新しい実行
ディジタル和の最上位のビットを表し、信号ＳＹＭ１
ＲＸＬＳＢは新しい実行ディジタル和の最下位のビット
を表し、また信号ＳＹＭ１ ＲＸＳは新しい実行ディジ
タル和の符号を表す。
【００８０】したがってアルファベット復号化メモリ２
４４への２つの入力集合は、受信したコードワードのデ
ィスパリティおよび新しいコードワードが受信された後
のコードの新しい実行ディジタル和を表す。これらの２
つの値は、クロック信号ＲＸＣＬＫＤ２の制御下におい
て、アルファベット復号化メモリ内にラッチされる。ア
ルファベット復号化メモリは、ルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Ｖに示す。
４４への２つの入力集合は、受信したコードワードのデ
ィスパリティおよび新しいコードワードが受信された後
のコードの新しい実行ディジタル和を表す。これらの２
つの値は、クロック信号ＲＸＣＬＫＤ２の制御下におい
て、アルファベット復号化メモリ内にラッチされる。ア
ルファベット復号化メモリは、ルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Ｖに示す。
【００８１】表Ｖに関して、受信したコードワード・デ
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の１つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを２つ有するかゼロを有し
ていないのかを指示する。よって、信号ＳＹＭ１ ＲＡ
ＬＡ、ＳＹＭ１ ＲＡＬＢまたはＳＹＭ１ ＲＡＬＣの
１つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号ＳＹＭ１ ＥＲＲＯＲが設定され
ることを注意すべきである。
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の１つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを２つ有するかゼロを有し
ていないのかを指示する。よって、信号ＳＹＭ１ ＲＡ
ＬＡ、ＳＹＭ１ ＲＡＬＢまたはＳＹＭ１ ＲＡＬＣの
１つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号ＳＹＭ１ ＥＲＲＯＲが設定され
ることを注意すべきである。
【００８２】アルファベット復号化メモリ２４４はクロ
ック信号ＲＸＣＬＫＤ２によりクロック動作を開始し、
これは遅延クロック信号ＲＸＣＬＫＤ１であるため、ア
ルファベット復号化メモリへの入力は、ラッチ２進加算
器の出力が第１の復号化メモリ２００の最新化された出
力に応答して最新化された後に整定する時間を有する。
ック信号ＲＸＣＬＫＤ２によりクロック動作を開始し、
これは遅延クロック信号ＲＸＣＬＫＤ１であるため、ア
ルファベット復号化メモリへの入力は、ラッチ２進加算
器の出力が第１の復号化メモリ２００の最新化された出
力に応答して最新化された後に整定する時間を有する。
【００８３】第２のアルファベット復号化メモリ２０６
は、アルファベットでそこから第２のコードワードが符
号化されたアルファベットを確定するために第１の対ア
ルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号ＳＹＭ２ＲＡＬＡ、ＳＹＭ２ ＲＡ
ＬＢまたはＳＹＭ２ ＲＡＬＣまたはＳＹＭ２ ＥＲＲ
ＯＲの１つを設定する。
は、アルファベットでそこから第２のコードワードが符
号化されたアルファベットを確定するために第１の対ア
ルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号ＳＹＭ２ＲＡＬＡ、ＳＹＭ２ ＲＡ
ＬＢまたはＳＹＭ２ ＲＡＬＣまたはＳＹＭ２ ＥＲＲ
ＯＲの１つを設定する。
【００８４】個々のアルファベットでそこから各コード
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第５のビットを確定するために、ビット回
復回路２０８によって使用される。ビット回復回路は、
信号ＳＹＭ１ ＲＡＬＡ、ＳＹＭ１ ＲＡＬＢ、ＳＹＭ
１ ＲＡＬＣ、ＳＹＭ２ ＲＡＬＡ、ＳＹＭ２ ＲＡＬ
ＢおよびＳＹＭ２ ＲＡＬＣの現在の状態に依存して出
力ＳＹＭ１ ＲＢ０、ＳＹＭ２ ＲＢ０およびＲＸ Ｐ
ＡＲを設定する組合せ論理を含んでいる。組合せ論理
は、表ＶＩにしたがって出力を設定する。表ＶＩは、表
ＩＩＩを反転したものである。
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第５のビットを確定するために、ビット回
復回路２０８によって使用される。ビット回復回路は、
信号ＳＹＭ１ ＲＡＬＡ、ＳＹＭ１ ＲＡＬＢ、ＳＹＭ
１ ＲＡＬＣ、ＳＹＭ２ ＲＡＬＡ、ＳＹＭ２ ＲＡＬ
ＢおよびＳＹＭ２ ＲＡＬＣの現在の状態に依存して出
力ＳＹＭ１ ＲＢ０、ＳＹＭ２ ＲＢ０およびＲＸ Ｐ
ＡＲを設定する組合せ論理を含んでいる。組合せ論理
は、表ＶＩにしたがって出力を設定する。表ＶＩは、表
ＩＩＩを反転したものである。
【００８５】各記号のために第５ビットＳＹＭ１ ＲＢ
０およびＳＹＭ２ ＲＢ０を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合４６および４８として、記号対の２つの記号
が並列に与えられる。
０およびＳＹＭ２ ＲＢ０を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合４６および４８として、記号対の２つの記号
が並列に与えられる。
【００８６】好ましい実施の形態は、パリティ検査器２
１０の形式でエラー検出回路もまた提供し、これは単一
ビットエラーを迅速に検出する。パリティ検査器２１０
の動作は図９に関連して説明する。
１０の形式でエラー検出回路もまた提供し、これは単一
ビットエラーを迅速に検出する。パリティ検査器２１０
の動作は図９に関連して説明する。
【００８７】図９に関連して、パリティ検査器２１０
は、ラッチＳｎ−２ ２６０、ラッチＳｎ−１ ２６
２、およびラッチＳｎ ２６４、２つのモジュロ−２加
算器２６６および２６８、および排他的ＯＲゲート２７
０を含んでいる。ラッチは全てクロック信号ＲＸＣＬＫ
Ｄ３であって、ビット回復回路２０８の出力がパリティ
検査器内にラッチされる前に、第１および第２のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるように、クロック信号ＲＸＣＬＫＤ２
関連して遅延せしめられるクロック信号ＲＸＣＬＫＤ３
によりクロック動作を開始する。
は、ラッチＳｎ−２ ２６０、ラッチＳｎ−１ ２６
２、およびラッチＳｎ ２６４、２つのモジュロ−２加
算器２６６および２６８、および排他的ＯＲゲート２７
０を含んでいる。ラッチは全てクロック信号ＲＸＣＬＫ
Ｄ３であって、ビット回復回路２０８の出力がパリティ
検査器内にラッチされる前に、第１および第２のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるように、クロック信号ＲＸＣＬＫＤ２
関連して遅延せしめられるクロック信号ＲＸＣＬＫＤ３
によりクロック動作を開始する。
【００８８】モジュロ−２加算器２６６および２６８
は、それぞれ２つの入力および１つの出力を有する。モ
ジュロ−２加算器２６６は、１つの入力としてラッチＳ
ｎ−２２６０の出力を受信し、またもう１つの入力とし
て回線４８ａ上にビットＳＹＭ２ ＲＢ０を受信する。
モジュロ−２加算器２６６の出力は、その入力のモジュ
ロ−２の和であり、ラッチＳｎ−１ ２６２への入力を
形成する。モジュロ−２加算器２６８は、１つの入力と
して回線４６ａ上にビットＳＹＭ１ ＲＢ０を受信し、
もう１つの入力としてラッチＳｎ−１ ２６２の出力を
受信する。モジュロ−２加算器２６８の出力は、その入
力のモジュロ−２の和であり、ラッチＳｎ−２６４への
入力を形成する。ラッチＳｎ−２６４の出力は、回線２
７２上に信号ＭＡＴＣＨＰＡＲＩＴＹを形成し、またＳ
ｎ−ラッチ２６０への入力を形成する。排他的ＯＲは２
つの入力を受信し：回線２２８上に信号ＲＸ−ＰＡＲお
よび回線２７２上に信号ＭＡＴＣＨＰＡＲＩＴＹ、また
出力回路２７１上に信号ＰＡＲ ＥＲＲＯＲを発生させ
る。
は、それぞれ２つの入力および１つの出力を有する。モ
ジュロ−２加算器２６６は、１つの入力としてラッチＳ
ｎ−２２６０の出力を受信し、またもう１つの入力とし
て回線４８ａ上にビットＳＹＭ２ ＲＢ０を受信する。
モジュロ−２加算器２６６の出力は、その入力のモジュ
ロ−２の和であり、ラッチＳｎ−１ ２６２への入力を
形成する。モジュロ−２加算器２６８は、１つの入力と
して回線４６ａ上にビットＳＹＭ１ ＲＢ０を受信し、
もう１つの入力としてラッチＳｎ−１ ２６２の出力を
受信する。モジュロ−２加算器２６８の出力は、その入
力のモジュロ−２の和であり、ラッチＳｎ−２６４への
入力を形成する。ラッチＳｎ−２６４の出力は、回線２
７２上に信号ＭＡＴＣＨＰＡＲＩＴＹを形成し、またＳ
ｎ−ラッチ２６０への入力を形成する。排他的ＯＲは２
つの入力を受信し：回線２２８上に信号ＲＸ−ＰＡＲお
よび回線２７２上に信号ＭＡＴＣＨＰＡＲＩＴＹ、また
出力回路２７１上に信号ＰＡＲ ＥＲＲＯＲを発生させ
る。
【００８９】パリティ検査器２１０は、排他的ＯＲゲー
ト２７０を除き、符号器のパリティ発生器５０と全く同
じである。信号ＭＡＴＣＨＰＡＲＩＴＹは、パリティ発
生器５０内に信号ＴＸ ＰＡＲを発生させるために使わ
れたように、対応する記号対の回復ビットを使用してパ
リティ検査器内に発生する。したがって、信号ＭＡＴＣ
ＨＰＡＲＩＴＹが回復パリティビットＲＸ ＰＡＲと同
一でないときには、エラーが生じていることになり、信
号ＰＡＲ ＥＲＲＯＲが設定される。
ト２７０を除き、符号器のパリティ発生器５０と全く同
じである。信号ＭＡＴＣＨＰＡＲＩＴＹは、パリティ発
生器５０内に信号ＴＸ ＰＡＲを発生させるために使わ
れたように、対応する記号対の回復ビットを使用してパ
リティ検査器内に発生する。したがって、信号ＭＡＴＣ
ＨＰＡＲＩＴＹが回復パリティビットＲＸ ＰＡＲと同
一でないときには、エラーが生じていることになり、信
号ＰＡＲ ＥＲＲＯＲが設定される。
【００９０】全てのエラー信号ＰＡＲ ＥＲＲＯＲ、Ｃ
Ｗ１ ＥＲＲＯＲ、ＳＹＭ１ ＥＲＲＯＲ、ＣＷ２ Ｅ
ＲＲＯＲ、ＳＹＭ２ ＥＲＲＯＲは復号器４のＯＲゲー
ト２１２に入力され、ＯＲゲートの出力は復号器４を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号ＲＸ ＥＲＲＯＲを形成する。
Ｗ１ ＥＲＲＯＲ、ＳＹＭ１ ＥＲＲＯＲ、ＣＷ２ Ｅ
ＲＲＯＲ、ＳＹＭ２ ＥＲＲＯＲは復号器４のＯＲゲー
ト２１２に入力され、ＯＲゲートの出力は復号器４を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号ＲＸ ＥＲＲＯＲを形成する。
【００９１】クロック信号ＲＸＣＬＫ、ＲＸＣＬＫＤ
１、ＲＸＣＬＫＤ２、ＲＸＣＬＫＤ３およびＲＸＳＥＲ
ＣＬＫのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号ＲＸＣＬＫＤ１、ＲＸＣＬＫＤ
２、ＲＸＣＬＫＤ３およびＲＸＳＥＲＣＬＫは、クロッ
クＲＸＣＬＫから誘導することもできる。クロックＲＸ
ＣＬＫはクロック信号ＴＸＣＬＫから誘導し、またクロ
ック信号ＴＸＣＬＫに同期させることもできる。別の方
法として、クロック信号ＲＸＣＬＫは、オーバーサンプ
リングなどの技術を使用して復号器の所で入コードワー
ドをから回復することもできる。
１、ＲＸＣＬＫＤ２、ＲＸＣＬＫＤ３およびＲＸＳＥＲ
ＣＬＫのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号ＲＸＣＬＫＤ１、ＲＸＣＬＫＤ
２、ＲＸＣＬＫＤ３およびＲＸＳＥＲＣＬＫは、クロッ
クＲＸＣＬＫから誘導することもできる。クロックＲＸ
ＣＬＫはクロック信号ＴＸＣＬＫから誘導し、またクロ
ック信号ＴＸＣＬＫに同期させることもできる。別の方
法として、クロック信号ＲＸＣＬＫは、オーバーサンプ
リングなどの技術を使用して復号器の所で入コードワー
ドをから回復することもできる。
【００９２】上記の好ましい実施の形態において、記号
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラｍを使用して選択できることを説明した。これ
らのグループを選択するために実行ディジタル和を使用
することにより、コードワードの実行ディジタル和は有
限バウンド内に維持されることになる。しかし、他の異
なる公知の技術を使用してアルファベットグループを選
択することも可能である。かかる技術の１つに、符号化
データをスクランブルし、このスクランブルしたデータ
を使用してコードワードを選択するためのアルファベッ
トグループを無作為に選択するものも含まれる。このよ
うな技術によれば、コードが有限バウンド内に留まる確
率が高いために統計的に直流平衡化されるコードが達成
される。
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラｍを使用して選択できることを説明した。これ
らのグループを選択するために実行ディジタル和を使用
することにより、コードワードの実行ディジタル和は有
限バウンド内に維持されることになる。しかし、他の異
なる公知の技術を使用してアルファベットグループを選
択することも可能である。かかる技術の１つに、符号化
データをスクランブルし、このスクランブルしたデータ
を使用してコードワードを選択するためのアルファベッ
トグループを無作為に選択するものも含まれる。このよ
うな技術によれば、コードが有限バウンド内に留まる確
率が高いために統計的に直流平衡化されるコードが達成
される。
【００９３】
【表１】
【００９４】
【表２】
【００９５】
【表３】
【００９６】
【表４】
【００９７】
【表５】
【００９８】
【表６】
【００９９】
【表７】
【０１００】
【表８】
【図１】本発明を実施するための伝送回路および受信回
路のブロック線図。
路のブロック線図。
【図２】図１の伝送回路で使用することのできる符号器
のブロック線図。
のブロック線図。
【図３】本発明の好ましい実施の形態にしたがうパリテ
ィ発生器の構成の説明図。
ィ発生器の構成の説明図。
【図４】図３のパリティ発生器の状態変換を示す格子
図。
図。
【図５】本発明の好ましい実施の形態にしたがうアルフ
ァベット符号器の構成の説明図。
ァベット符号器の構成の説明図。
【図６】本発明の好ましい実施の形態にしたがう実行デ
ィジタル和を計算するための回路の説明図。
ィジタル和を計算するための回路の説明図。
【図７】図１の受信回路で使用することのできる復号器
のブロック線図。
のブロック線図。
【図８】本発明の好ましい実施の形態にしたがうアルフ
ァベット復号器の構成の説明図。
ァベット復号器の構成の説明図。
【図９】本発明の好ましい実施の形態にしたがうパリテ
ィ検査器の構成の説明図。
ィ検査器の構成の説明図。
２ 符号器 ４ 復号器 ６ 出力３進シフトレジスタ １０ 入力３進シフトレジスタ ５０ パリティ発生器 ５２ アルファベット選択器 ５４ 第１のアルファベットコーダ ５８ 第１の実行ディジタル和計算器 １００ アルファベット集合選択器 １０２ 極値アルファベット選択器 １０４ 非極値アルファベット選択器 １０６ Ａディスパリティ選択器 １７０ ３進−２進変換器 １７８ マグニチュード符号計算器 １８０ ２進加算器 １８２ ３ビットレジスタ ２００ 第１の復号化メモリ ２０４ 第１のアルファベット復号化回路 ２０８ ビット回復回路 ２１０ パリティ検査器 ２１２ 理論和ゲート ２４０ ２進加算器 ２４２ ラッチ ２４４ アルファベット復号化メモリ ２６６ モジュロ２加算器 ２７０ 排他的ＯＲゲート
フロントページの続き (56)参考文献 特開 昭53−94112（ＪＰ，Ａ) 特開 昭57−9152（ＪＰ，Ａ) 特開 昭57−45755（ＪＰ，Ａ) 特開 昭57−99066（ＪＰ，Ａ) 特開 昭58−84557（ＪＰ，Ａ) 特開 昭58−125939（ＪＰ，Ａ) 特開 昭59−61340（ＪＰ，Ａ) 特開 昭59−183559（ＪＰ，Ａ) 特開 昭48−14210（ＪＰ，Ａ) 米国特許4003041（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 7/14 H04L 25/49
Claims (28)
- 【請求項１】ソースから目標に向かって伝送リンクを伝
送するためのデータの符号化方法において、 ａ）それぞれｎ−１トリットを有し、ｎ−１トリットの
全ての可能な組み合わせから選択された多数のコードワ
ードであって、各グループの各コードワードがｎ−１ビ
ットの特定の結合と組み合わされてなる少なくとも２グ
ループをエンコーダの蓄積手段に蓄積することにより前
記エンコーダを初期化し、 ｂ）それぞれｎビットを有する第１および第２の集合の
ビットを前記ソースから前記エンコーダの入力手段に出
力し、 ｃ）前記エンコーダの前記入力手段で受けられた前記第
１および第２の集合のビットのそれぞれから予め定めら
れた値を用いて前記エンコーダの前記蓄積手段における
前記グループの一つを選択し、 ｄ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビット位置によって第１のコードを選択
し、 ｅ）前記第１および第２の集合のビットに対して選択さ
れたグループにしたがって前記第２の集合のビットに前
記他のｎ−１ビット位置によって第２のコードを選択
し、 ｆ）前記エンコーダの出力手段から前記伝送リンク上の
前記目標に向かって選択された前記第１および第２のコ
ードワードを伝送するデータの符号化方法。 - 【請求項２】請求項１に記載の方法において、 前記蓄積手段における前記グループの一つを選択するス
テップは、 前記予め選択されたビットの値によって追加ビットを発
生し、 前記グループを選択するにつき前記予め定められたビッ
トを持つ前記追加ビットを用いる方法。 - 【請求項３】請求項２に記載の方法において、 前記追加ビットが、パリティビットであることを特徴と
する方法。 - 【請求項４】請求項３記載の方法において、 追加ビットを発生する前記ステップが、畳み込み関数を
使用することを特徴とする方法。 - 【請求項５】前記請求項１ないし４の何れかに記載の方
法において、 前記第１および第２の集合のビットは、一連の逐次の集
合のビットを搬送する平行データ経路上に設けられてい
る方法。 - 【請求項６】請求項５に記載の方法において、 前記第１および第２のコードワードを各並列データ経路
上に発生し、各データ経路により一連の逐次コードワー
ドを搬送することを特徴とする方法。 - 【請求項７】請求項５記載の方法において、 前記蓄積手段における前記グループの一つを選択するス
テップは、 各データ経路上の逐次コードワードの実行デジタル和を
計算し、且つそれぞれの実行ディジタル和を用いて各集
合のビットを符号化するためのグループを選択する方
法。 - 【請求項８】請求項７に記載の方法において、 前記蓄積手段における前記グループの一つを選択するス
テップは、 前記エンコーダに前記蓄積手段は、前記実行ディジタル
和が＋２よりも小さくまた−２よりも大きいときに使用
するための３グループのコードワードを蓄積し、 第１のグループが＋１のディスパリティを有するコード
ワードを含んでおり、第２のグループが−１のディスパ
リティを有するコードワードを含み、また第３のグルー
プがゼロのディスパリティを有するコードワードを含ん
でいる方法。 - 【請求項９】請求項８記載の方法において、 前記エンコーダの前記蓄積手段は、３つのペアに配列さ
れたさらに６つのグループを蓄積し、各ペアが各記号に
対して適合したディスパリティまたは反対のディスパリ
ティを有する１ペアのコードワードを含んでいて、前記
第１のペアが＋１または−１のディスパリティを有する
コードワードを含んでおり、前記第２のペアが＋２また
は−２のディスパリティを有するコードワードを含み、
また前記第３のペアが＋３または−３のディスパリティ
を有するコードワードを含んでいる方法。 - 【請求項１０】請求項９に記載の方法において、 前記蓄積手段に蓄積された各グループが同一数のコード
ワードを含んでおり、さらに前記第２のペアがゼロのデ
ィスパリティを有するがゼロを含まないコードワードを
含んでおり、また前記第３のペアがゼロのディスパリテ
ィと２つのゼロを含んでおり、ゼロのディスパリティを
持つコードワードがそれら自体でペアを構成することを
特徴とする方法。 - 【請求項１１】上記請求項１ないし１０の何れかに記載
の方法において、 ｎ＝５であることを特徴とする方法。 - 【請求項１２】請求項１１に記載の方法において、 各グループが１６のコードワードを含むことを特徴とす
る方法。 - 【請求項１３】データ伝送回路であって、 ａ）それぞれｎ個のビットを有する第１および第２の記
号を受信するための入力回路と、 ｂ）それぞれｎ−１個のトリットを有する多数のコード
ワードを持った複数のグループを蓄積する蓄積手段であ
って、前記グループはｎ−１トリットの全ての可能な組
み合わせ、および符号化すべきビットの集合の数に適合
する多数のコードワードを持つグループから選択され、
各コードワードはｎ−１ビットの特定の組み合わせであ
る蓄積手段と、 ｃ）前記第１および第２の集合のビットのために選択さ
れたグループにしたがって前記第１の集合のビットの前
記他のｎ−１ビットにより前記第１のコードワードを、
また前記第１および第２の集合のビットのために選択さ
れたグループにしたがい前記第１の集合のビットの前記
他のｎ−１ビットにより前記第２のワードワードを発生
する符号化回路と、 ｄ）前記第１および第２のコードワードを伝送するため
の出力回路とを含むデータ伝送回路。 - 【請求項１４】請求項１３に記載のデータ伝送回路にお
いて、 前記グループ選択器が、追加のビットを前記予め選択さ
れたビットに応じて発生するためのビット発生回路を含
んでおり、前記追加ビットが前記予め選択したビットと
共に前記グループを選択するために用いられるデータ伝
送回路。 - 【請求項１５】請求項１４記載の伝送回路において、 前記ビット発生回路が、パリティビット発生回路である
データ伝送回路。 - 【請求項１６】請求項１３ないし１５の何れかに記載の
データ伝送回路において、 前記入力回路および前記出力回路が、前記第１と第２の
集合のビット、および第１と第２のコードワードをそれ
ぞれ搬送するためのペアのデータ経路を有しており、各
データ経路は−連の逐次符号化された集合のビットまた
はコードワードを搬送するデータ伝送回路。 - 【請求項１７】前記請求項１３ないし１６の何れかに記
載のデータ伝送回路であって、 各データ経路上の逐次コードワードの実行ディジタル和
を計算するための実行ディジタル和計算回路を含むデー
タ伝送回路。 - 【請求項１８】請求項１７に記載のデータ伝送回路にお
いて、 前記実行ディジタル和計算回路が符号化回路に接続され
ており、またそれぞれの実行ディジタル和を使用して各
集合のビットを符号化するためにグループを選択するデ
ータ伝送回路。 - 【請求項１９】ソースからの第１および第２のコードワ
ードであって目標で伝送リンクに受けられたものを復号
化する方法であって、それぞれｎ−１個のトリットを有
する第１および第２のコードワードを、それぞれｎ個の
ビットを有するそれぞれの第１および第２の集合のビッ
トに復号化する方法において、 ａ）それぞれｎ−１トリットを有し、ｎ−１トリットの
全ての可能な組み合わせから選択された多数のコードワ
ードであって、各グループの各コードワードがｎ−１ビ
ットの特定の結合と組み合わされてなる少なくとも２グ
ループをデコーダの蓄積手段に蓄積することにより前記
デコーダを初期化し、 ｂ）それぞれｎビットを有する第１および第２の集合の
ビットを前記ソースから前記デコーダの入力手段に出力
し、 ｃ）前記入力手段で受けられた前記第１の集合のｎ−１
トリットによりｎ−１ビットを発生し、且つ前記入力手
段で受けられた前記第２のｎ−１トリットコードワード
を発生し、 ｄ）それぞれ受けられたｎ−１トリットコードワードか
ら前記第１および第２の集合のビットが符号化された前
記蓄積手段に蓄積された１グループのコードワードを決
定し、 ｅ）前記決定されたグループにしたがって前記第１の集
合のｎ−１ビット用の各ｎ番目のビットを発生して前記
第１の集合のビットを発生し、 ｆ）前記決定されたグループにしたがって前記第２の集
合のｎ−１ビット用の各ｎ番目のビットを発生して前記
第２の集合のビットを発生し、 ｇ）前記デコーダの出力手段における目標に前記第１お
よび第２の集合のビットを出力するコードワードを復号
化する方法。 - 【請求項２０】請求項１９に記載の方法において、 さらに前記決定されたグループにしたがって第１のパリ
ティビットを発生し、 それぞれの前記ｎ番目のビットに応じて第２のパリティ
ビットを発生し、 前記第１および第２のパリティビットを比較し、 前記ビットの差がエラーである方法。 - 【請求項２１】請求項２０に記載の方法において、 第２のパリティビットを発生するステップにおいて、畳
み込み関数を使用する方法。 - 【請求項２２】請求項１９から２１の何れかに記載の方
法において、 第１および第２のコードワードの各々のディスパリティ
を決定し、 コードワードのそれぞれの逐次シーケンスの各実行ディ
ジタル和を計算し、 前記のそれぞれのディスパリティと実行ディジタル和と
を用いて、前記の各集合に対するｎ番目のビットを発生
する方法。 - 【請求項２３】請求項１９から２２までの何れかに記載
の方法において、 ｎ＝５であることを特徴とする方法。 - 【請求項２４】請求項２３に記載の方法において、 各グループが１６のコードワードを含む方法。
- 【請求項２５】データ受信回路であって、 ａ）それぞれｎ−１個のトリットを有する第１および第
２のコードワードを受信するための入力回路と、 ｂ）第１のコードワードをｎ−１個のビットの第１の集
合に変換し、第２のコードワードを第２の集合のｎ−１
ビットに変換する変換回路と、 ｃ）第１および第２の集合のビットが符号化された複数
のグループのコードワードを蓄積する蓄積手段であっ
て、各グループは符号化される多数の集合のビットと適
合する多数のコードワードを有する蓄積手段と、 ｄ）前記蓄積手段に蓄積され、前記第１および第２の悔
いのｎ−１ビット用に決定された各グループにしたがっ
て前記第１および第２の集合のビットを各々用のｎ番目
の２進信号を発生するビット発生回路と、 ｅ）前記第１の集合のｎ−１ビットおよび前記ビット発
生回路により発生されたｎ番目のビットを有する第１の
集合のビットを発生し、且つ第２の集合のｎ−１ビット
および前記ビット発生回路により発生されたｎ番目のビ
ットを有する第２の集合のビットを発生する出力回路と
をそなえたデータ受信回路。 - 【請求項２６】請求項２５に記載のデータ受信回路であ
って、 前記決定されたグループにしたがって第１のパリティビ
ットを発生するための第１のパリティビット発生器と、 前記のそれぞれのｎ番目のビットに応じて第２のパリテ
ィビットを発生するための第２のパリティビット発生器
と、 前記第１および第２のパリティビットを比較するための
比較回路とを有するエラーチェック回路とを含み、 前記ビットの差がエラーを示すデータ受信回路。 - 【請求項２７】請求項２５または２６に記載のデータ受
信回路であって、 さらに第１および第２のコードワードの各々のディスパ
リティを決定するための回路を有するデータ受信回路。 - 【請求項２８】請求項２７に記載のデータ受信回路であ
って、 さらにコードワードの逐次シーケンスのそれぞれの実行
ディジタル和を計算するための回路を有しており、前記
それぞれのディスパリティと実行ディジタル和とを使用
して各集合に対する前記の各ｎ番目のビットを発生する
データ受信回路。
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