JP3204672B2 - 遷移制御されたデジタルエンコード及び信号伝送システム - Google Patents
遷移制御されたデジタルエンコード及び信号伝送システムInfo
- Publication number
- JP3204672B2 JP3204672B2 JP51435397A JP51435397A JP3204672B2 JP 3204672 B2 JP3204672 B2 JP 3204672B2 JP 51435397 A JP51435397 A JP 51435397A JP 51435397 A JP51435397 A JP 51435397A JP 3204672 B2 JP3204672 B2 JP 3204672B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- character
- logical
- bit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007704 transition Effects 0.000 title claims description 149
- 230000008054 signal transmission Effects 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 46
- 230000005540 biological transmission Effects 0.000 claims description 38
- 230000000295 complement effect Effects 0.000 claims description 28
- 230000001186 cumulative effect Effects 0.000 claims description 17
- 238000004891 communication Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims 1
- 230000008569 process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000013507 mapping Methods 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 244000309464 bull Species 0.000 description 4
- 101100001670 Emericella variicolor andE gene Proteins 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 240000005020 Acaciella glauca Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UOZODPSAJZTQNH-UHFFFAOYSA-N Paromomycin II Natural products NC1C(O)C(O)C(CN)OC1OC1C(O)C(OC2C(C(N)CC(N)C2O)OC2C(C(O)C(O)C(CO)O2)N)OC1CO UOZODPSAJZTQNH-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- ALEXXDVDDISNDU-JZYPGELDSA-N cortisol 21-acetate Chemical compound C1CC2=CC(=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(=O)COC(=O)C)(O)[C@@]1(C)C[C@@H]2O ALEXXDVDDISNDU-JZYPGELDSA-N 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000003499 redwood Nutrition 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
- H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/083—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical and the horizontal blanking interval, e.g. MAC data signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L2007/045—Fill bit or bits, idle words
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
- H04N21/23602—Multiplexing isochronously with the video sync, e.g. according to bit-parallel or bit-serial interface formats, as SDI
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
- H04N21/4342—Demultiplexing isochronously with video sync, e.g. according to bit-parallel or bit-serial interface formats, as SDI
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Power Engineering (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 発明の背景 I.発明の分野 本発明は、デジタル伝送システムのためのコード体系
に関する。より特定的には、本発明は、高速バイト同期
化がデコーディングの迅速な開始を可能にする、直流平
衡され、遷移制御されたコーティングシステムに関する
ものである。
に関する。より特定的には、本発明は、高速バイト同期
化がデコーディングの迅速な開始を可能にする、直流平
衡され、遷移制御されたコーティングシステムに関する
ものである。
II.関連技術の記述 電子技術及びコンピュータ技術が発展し続けるにつれ
て、手近に位置していようと或いは遠くにあろうと、異
なる装置の間で情報を通信することの重要性はますます
重要になっている、例えば今や、回路基板上の異なるチ
ップの間、システム中の異なる回路基板の間、そして異
なるシステム相互の間での、高速通信に対して備えるこ
とは、これまでにも増して望ましいことである。また特
に、グラフィック又はビデオ情報、多重の入出力チャン
ネル、ローカルエリアネットワーク、及びこれらに類す
るものを用いた、集約的データ消費システムにおいて
は、データ通信のために大量のデータが必要とされるこ
とを考慮すれば、こうした通信を非常な高速で行うこと
も、ますます望ましくなっている。
て、手近に位置していようと或いは遠くにあろうと、異
なる装置の間で情報を通信することの重要性はますます
重要になっている、例えば今や、回路基板上の異なるチ
ップの間、システム中の異なる回路基板の間、そして異
なるシステム相互の間での、高速通信に対して備えるこ
とは、これまでにも増して望ましいことである。また特
に、グラフィック又はビデオ情報、多重の入出力チャン
ネル、ローカルエリアネットワーク、及びこれらに類す
るものを用いた、集約的データ消費システムにおいて
は、データ通信のために大量のデータが必要とされるこ
とを考慮すれば、こうした通信を非常な高速で行うこと
も、ますます望ましくなっている。
特に望ましいのは、個々のパーソナルコンピュータ、
ワークステーション、或いはその他の計算機装置といっ
た、通常はデータがパラレルデータバスを用いて内部転
送されるものが、比較的単純な伝送ラインを介して相互
に通信できるようにすることである。現在一般的に入手
可能な計算機システムの内部の、64ビット及びより幅広
いデータ経路とは対照的に、こうした伝送ラインは典型
的には、一つ又は二つだけの導体を含んでなる。コンピ
ュータディスプレイへのビデオデータの転送の場合、並
びにデジタルカメラからコンピュータシステムへの高速
ビデオ入力の場合にも、既存の相互接続インタフェース
は通常、かかるパラレルデータ経路を用いている。最
近、ディスプレイの解像度が向上した結果として、この
ような相互接続システムの所要帯域幅は増大した。この
ことは、電磁妨害雑音（EMI）並びに伝送路ノイズを増
大させ、それによって安全性と信頼性に関する懸念を生
じさせている。加えて、液晶ディスプレイパネルの進化
によって必要とされる、多数の信号及びデータライン
が、相互干渉の可能性を増大させている。
ワークステーション、或いはその他の計算機装置といっ
た、通常はデータがパラレルデータバスを用いて内部転
送されるものが、比較的単純な伝送ラインを介して相互
に通信できるようにすることである。現在一般的に入手
可能な計算機システムの内部の、64ビット及びより幅広
いデータ経路とは対照的に、こうした伝送ラインは典型
的には、一つ又は二つだけの導体を含んでなる。コンピ
ュータディスプレイへのビデオデータの転送の場合、並
びにデジタルカメラからコンピュータシステムへの高速
ビデオ入力の場合にも、既存の相互接続インタフェース
は通常、かかるパラレルデータ経路を用いている。最
近、ディスプレイの解像度が向上した結果として、この
ような相互接続システムの所要帯域幅は増大した。この
ことは、電磁妨害雑音（EMI）並びに伝送路ノイズを増
大させ、それによって安全性と信頼性に関する懸念を生
じさせている。加えて、液晶ディスプレイパネルの進化
によって必要とされる、多数の信号及びデータライン
が、相互干渉の可能性を増大させている。
パラレルデータをシリアル形式に高速変換し、シリア
ルリンクを介して伝送するのに備えようとする、多数の
製品が市販されている。こうした製品の一つに、ヒュー
レット・パッカード社製のＧ−リンクチップセットがあ
る。このチップセットは送信セットを含み、21ビット幅
のパラレルデータを扱うことができる。しかしながら、
必要とされる速度を得るために、このチップセットはバ
イポーラプロセスを用いて製造されており、また受信機
と送信機に別々のチップを必要とする。こうした解決策
は、非常に電力消費型であり、高価につく。
ルリンクを介して伝送するのに備えようとする、多数の
製品が市販されている。こうした製品の一つに、ヒュー
レット・パッカード社製のＧ−リンクチップセットがあ
る。このチップセットは送信セットを含み、21ビット幅
のパラレルデータを扱うことができる。しかしながら、
必要とされる速度を得るために、このチップセットはバ
イポーラプロセスを用いて製造されており、また受信機
と送信機に別々のチップを必要とする。こうした解決策
は、非常に電力消費型であり、高価につく。
別の商業的な解決策が、フランスのブル社により提供
されている。このブル社の技術は、パラレルからシリア
ルへのデータ変換のために、周波数逓倍器を採用してい
る。こうしたデバイスは通常、シリコン基板に対してノ
イズを導入し、チップ上の他の逓倍器に干渉する。加え
て、このブル社の技術は、パラレルからシリアルへの変
換のために、排他的ORツリーを使用する。排他的ORツリ
ーの使用は周知であり、かかるデバイスの全ての経路を
介しての遅延を等化することが困難であることも、よく
知られている。加えて、このブル社の技術は、論理の完
全な振れを有する出力信号を用いている。このことは、
より遅い性能に帰着する。
されている。このブル社の技術は、パラレルからシリア
ルへのデータ変換のために、周波数逓倍器を採用してい
る。こうしたデバイスは通常、シリコン基板に対してノ
イズを導入し、チップ上の他の逓倍器に干渉する。加え
て、このブル社の技術は、パラレルからシリアルへの変
換のために、排他的ORツリーを使用する。排他的ORツリ
ーの使用は周知であり、かかるデバイスの全ての経路を
介しての遅延を等化することが困難であることも、よく
知られている。加えて、このブル社の技術は、論理の完
全な振れを有する出力信号を用いている。このことは、
より遅い性能に帰着する。
シリアルリンクを介しての伝送特性を改良するため
の、種々の技術が存在している。例えば、クロックの回
復を促進し、交流結合を可能にすべく、伝送されるシリ
アルデータの周波数スペクトルを変えるために、伝送コ
ードを採用することができる。伝送コードの各々はまた
通常、文字同期、フレーム区切り、及び恐らくは診断目
的で使用される、データアルファベット中には含まれて
いない特殊文字をも提供する。コーディングはまた、伝
送媒体を通じての伝播中に生ずる信号歪みを制限する手
段として、伝送帯域幅を低減するためにも用いられ得
る。ワイヤリンクの場合には、ドライバ及び受信回路を
伝送ラインから分離することを可能にし、またライン上
での信号歪みを低減させるために、直流成分を含まず、
また低周波数成分が殆どないコードを用いることが望ま
しい。効率的なコーディングシステムはまた、デコーデ
ィングに際してクロック情報を取り出すことができるよ
うな仕方でもって、エンコードされたデータでクロック
情報をエンコードする性質のものであるべきである。こ
のことは、専用クロックラインを介して別個のクロック
信号を提供する必要性を回避させる。というのは、デコ
ーディングに際して回復されるクロック情報を代わり
に、受信回路により用いることができるからである。
の、種々の技術が存在している。例えば、クロックの回
復を促進し、交流結合を可能にすべく、伝送されるシリ
アルデータの周波数スペクトルを変えるために、伝送コ
ードを採用することができる。伝送コードの各々はまた
通常、文字同期、フレーム区切り、及び恐らくは診断目
的で使用される、データアルファベット中には含まれて
いない特殊文字をも提供する。コーディングはまた、伝
送媒体を通じての伝播中に生ずる信号歪みを制限する手
段として、伝送帯域幅を低減するためにも用いられ得
る。ワイヤリンクの場合には、ドライバ及び受信回路を
伝送ラインから分離することを可能にし、またライン上
での信号歪みを低減させるために、直流成分を含まず、
また低周波数成分が殆どないコードを用いることが望ま
しい。効率的なコーディングシステムはまた、デコーデ
ィングに際してクロック情報を取り出すことができるよ
うな仕方でもって、エンコードされたデータでクロック
情報をエンコードする性質のものであるべきである。こ
のことは、専用クロックラインを介して別個のクロック
信号を提供する必要性を回避させる。というのは、デコ
ーディングに際して回復されるクロック情報を代わり
に、受信回路により用いることができるからである。
ローカルエリアネットワーク（LAN）の内部では、伝
送コード体系は、種々の長さのワードをより長い文字
（キャラクタ）に変換するために存在する。例えば、３
ビットのワードは４ビットの文字に変換することができ
（3B/4B）、４ビットのワードは５ビットの文字に変換
できる（4B/5B）といった具合である。典型的には、コ
ーディングとデコーディングは、「キー」を用いて達成
され、そこにおいて各ワードは対応する文字にマッピン
グされる。残念なことに、この型式のマッピング体系は
複雑であり、それによって一般に、ランダム論理の使用
が排除され、またルックアップテーブルその他を包含す
る具現化形態がしばしば必要とされる。ROMを用いて実
現されるルックアップテーブルはかなりのチップ面積を
消費し、しかも回路動作を遅くする傾向があることか
ら、このことは不具合である。
送コード体系は、種々の長さのワードをより長い文字
（キャラクタ）に変換するために存在する。例えば、３
ビットのワードは４ビットの文字に変換することができ
（3B/4B）、４ビットのワードは５ビットの文字に変換
できる（4B/5B）といった具合である。典型的には、コ
ーディングとデコーディングは、「キー」を用いて達成
され、そこにおいて各ワードは対応する文字にマッピン
グされる。残念なことに、この型式のマッピング体系は
複雑であり、それによって一般に、ランダム論理の使用
が排除され、またルックアップテーブルその他を包含す
る具現化形態がしばしば必要とされる。ROMを用いて実
現されるルックアップテーブルはかなりのチップ面積を
消費し、しかも回路動作を遅くする傾向があることか
ら、このことは不具合である。
米国特許第4,486,739号には、特別な8B/10Bコード体
系が記載されている。具体的には、２進直流平衡コード
とこれに関連するエンコーダ回路が、８ビットバイトの
情報を伝送用に10個の２進数に翻訳するよう動作可能で
あるとして記載されている。この8B/10Bコーダは、5B/6
B足す3B/4Bのコーダに区分されている。このシステム
は、表向きは直流平衡コーディングを容易にするもの
の、相対的に長い符号化及び復号化間隔を必要とする傾
向がある。
系が記載されている。具体的には、２進直流平衡コード
とこれに関連するエンコーダ回路が、８ビットバイトの
情報を伝送用に10個の２進数に翻訳するよう動作可能で
あるとして記載されている。この8B/10Bコーダは、5B/6
B足す3B/4Bのコーダに区分されている。このシステム
は、表向きは直流平衡コーディングを容易にするもの
の、相対的に長い符号化及び復号化間隔を必要とする傾
向がある。
シリアルデータ伝送を容易にするように用いられる、
コーディング技術の開発は進歩を遂げているが、非常に
高速なシリアルデータ伝送を効率的に支援することので
きるコード体系に対するニーズが残存している。こうし
たコード体系はまた、交流結合とクロック回復を容易に
するために、直流平衡されていなければならない。加え
て、デコーディングの際の高速同期を可能にすることに
より、リアルタイムデータ伝送を容易にすることが可能
なコード体系を提供することも望ましい。
コーディング技術の開発は進歩を遂げているが、非常に
高速なシリアルデータ伝送を効率的に支援することので
きるコード体系に対するニーズが残存している。こうし
たコード体系はまた、交流結合とクロック回復を容易に
するために、直流平衡されていなければならない。加え
て、デコーディングの際の高速同期を可能にすることに
より、リアルタイムデータ伝送を容易にすることが可能
なコード体系を提供することも望ましい。
発明の概要 本発明の一つの側面において、データバイトの入力シ
ーケンスから、遷移制御された直流平衡文字シーケンス
を生成するための方法及び装置を指向している。各々の
データバイト内のビットは、各データバイトにおける論
理遷移の数に従って選択的に補数を取られ、かくして選
択的に補数の取られたデータブロックが生成される。次
いで、先に文字へとエンコードされた、選択的に補数の
取られたデータブロックの論理値の中に含まれる、異な
る種類の論理値の間における、累積的ディスパリティが
決定される。加えて、選択的に補数の取られたデータブ
ロックの現在エンコードされつつあるブロックと関連す
る、候補文字における現在のディスパリティも決定され
る。現在のディスパリティが、累積的ディスパリティの
第一の極性と反対の極性である場合、候補文字は、選択
的に補数の取られたデータブロックの現在のブロックに
割り当てられる。或いは、現在のディスパリティが第一
の極性である場合は、この候補文字の補数が、選択的に
補数の取られたデータブロックの現在のブロックに割り
当てられる。
ーケンスから、遷移制御された直流平衡文字シーケンス
を生成するための方法及び装置を指向している。各々の
データバイト内のビットは、各データバイトにおける論
理遷移の数に従って選択的に補数を取られ、かくして選
択的に補数の取られたデータブロックが生成される。次
いで、先に文字へとエンコードされた、選択的に補数の
取られたデータブロックの論理値の中に含まれる、異な
る種類の論理値の間における、累積的ディスパリティが
決定される。加えて、選択的に補数の取られたデータブ
ロックの現在エンコードされつつあるブロックと関連す
る、候補文字における現在のディスパリティも決定され
る。現在のディスパリティが、累積的ディスパリティの
第一の極性と反対の極性である場合、候補文字は、選択
的に補数の取られたデータブロックの現在のブロックに
割り当てられる。或いは、現在のディスパリティが第一
の極性である場合は、この候補文字の補数が、選択的に
補数の取られたデータブロックの現在のブロックに割り
当てられる。
高遷移動作モードにおいては、最小数未満の論理遷移
を含むデータブロック内のビットは選択的に補数を取ら
れて、かかる選択的に補数の取られたデータブロックの
各々が、最大数を越える論理遷移を含むようにされる。
低遷移動作モードにおいては、事前定義数を越える論理
遷移を有するデータブロック内のビットは選択的に補数
を取られて、かかる選択的に補数の取られたデータブロ
ックの各々が、最大数未満の論理遷移を含むようにされ
る。高遷移動作モード及び低遷移動作モードの何れにお
ける、かかる選択的に補数の取られたデータブロックの
各々の符号化文字へのエンコードに際しても、事前定義
ビットがセットされて、選択的な補数化が実行されたこ
とが示される。
を含むデータブロック内のビットは選択的に補数を取ら
れて、かかる選択的に補数の取られたデータブロックの
各々が、最大数を越える論理遷移を含むようにされる。
低遷移動作モードにおいては、事前定義数を越える論理
遷移を有するデータブロック内のビットは選択的に補数
を取られて、かかる選択的に補数の取られたデータブロ
ックの各々が、最大数未満の論理遷移を含むようにされ
る。高遷移動作モード及び低遷移動作モードの何れにお
ける、かかる選択的に補数の取られたデータブロックの
各々の符号化文字へのエンコードに際しても、事前定義
ビットがセットされて、選択的な補数化が実行されたこ
とが示される。
別の側面において、本発明は、高速デジタル信号伝送
システムからなる。このシステムは、デジタル入力デー
タをデータ文字にエンコードし、また制御データを制御
文字にエンコードするエンコーダを含む。データ文字の
各々は、第一の範囲内に第一の複数の論理遷移を有し、
制御文字の各々は、第一の範囲とは異なる第二の範囲内
において、第二の複数の論理遷移を有する。データ文字
及び制御文字はシリアルデータストリームに変換され、
通信リンクを介して伝送される。
システムからなる。このシステムは、デジタル入力デー
タをデータ文字にエンコードし、また制御データを制御
文字にエンコードするエンコーダを含む。データ文字の
各々は、第一の範囲内に第一の複数の論理遷移を有し、
制御文字の各々は、第一の範囲とは異なる第二の範囲内
において、第二の複数の論理遷移を有する。データ文字
及び制御文字はシリアルデータストリームに変換され、
通信リンクを介して伝送される。
この高速デジタル信号伝送システムはさらに、通信リ
ンクからシリアルデータストリームを受信し、受信した
データ文字と制御文字をそこから回復するための、非直
列化器を含んでいる。受信した制御文字は、その内部で
検出される論理遷移の数に基づいて、受信したデータ文
字と識別される。非直列化器と結合されるデコーダが、
受信したデータ文字及び受信した制御文字をデコードす
るように動作する。
ンクからシリアルデータストリームを受信し、受信した
データ文字と制御文字をそこから回復するための、非直
列化器を含んでいる。受信した制御文字は、その内部で
検出される論理遷移の数に基づいて、受信したデータ文
字と識別される。非直列化器と結合されるデコーダが、
受信したデータ文字及び受信した制御文字をデコードす
るように動作する。
図面の簡単な説明 本発明の付加的な目的及び特徴は、添付図面に関連し
て参酌した場合に、以下の詳細な説明及び添付の請求の
範囲から、より容易に明らかとなるものである。
て参酌した場合に、以下の詳細な説明及び添付の請求の
範囲から、より容易に明らかとなるものである。
図１は、高速デジタル伝送システム内に具現化され
た、本発明の直流平衡エンコードシステムを示すブロッ
ク図である。
た、本発明の直流平衡エンコードシステムを示すブロッ
ク図である。
図２は、データのフローチャートの形における、本発
明の直流平衡エンコーダの全体的な機能的編成を示す。
明の直流平衡エンコーダの全体的な機能的編成を示す。
図３は、図１の伝送システム内部に含まれるデコーダ
のブロック図表示を提供している。
のブロック図表示を提供している。
図４は、図３のデコーダの、交互バイト反転デコーダ
モジュールのランダム論理実施形態を示す。
モジュールのランダム論理実施形態を示す。
図５は、図３のデコーダと関連して動作する、デコー
ダ同期モジュールにより実行される同期化プロセスを示
すフローチャートである。
ダ同期モジュールにより実行される同期化プロセスを示
すフローチャートである。
図６は、高遷移モード動作に際して、デコーダ同期モ
ジュールにより実行される同期化プロセスを示すフロー
チャートである。
ジュールにより実行される同期化プロセスを示すフロー
チャートである。
図7A及び図7Bは、エンコーダの例示的な実施形態の概
略表示を提供している。
略表示を提供している。
図8A及び図8Bは、デコーダ同期モジュールの好ましい
実施形態の概略表示を提供している。
実施形態の概略表示を提供している。
好ましい実施例の説明 I.システムの概観 図１は、高速デジタル伝送システム10内に具現化され
た、本発明の遷移制御された直流平衡エンコードシステ
ムを示すブロック図である。図１のシステム10において
は、８ビットバイトのパラレルデータ14が、本発明に従
って遷移制御された直流平衡8B/10Bコーディングを実行
するよう動作する、直流平衡エンコーダ18に供給されて
いる。結果として生じる10B符号化文字22は、10ビット
の文字をシリアルデータストリームに変換して、シリア
ルデータリンク30（例えば光ファイバケーブル又はツイ
ストペア銅線）を介して伝送するよう配置された、直列
化器26に供給される。本明細書で記載されるところで
は、エンコーダ18によって実行される符号化アルゴリズ
ムの比較的簡単な数学的特性により、ランダム論理での
経済的な高速実施形態が可能となる。
た、本発明の遷移制御された直流平衡エンコードシステ
ムを示すブロック図である。図１のシステム10において
は、８ビットバイトのパラレルデータ14が、本発明に従
って遷移制御された直流平衡8B/10Bコーディングを実行
するよう動作する、直流平衡エンコーダ18に供給されて
いる。結果として生じる10B符号化文字22は、10ビット
の文字をシリアルデータストリームに変換して、シリア
ルデータリンク30（例えば光ファイバケーブル又はツイ
ストペア銅線）を介して伝送するよう配置された、直列
化器26に供給される。本明細書で記載されるところで
は、エンコーダ18によって実行される符号化アルゴリズ
ムの比較的簡単な数学的特性により、ランダム論理での
経済的な高速実施形態が可能となる。
シリアルデータストリームは、シリアルデータリンク
30から非直列化器34によって受信され、10ビットの文字
データ38に変換される。この10ビットの文字データ38は
次いで、デコーダ44によって８ビットのデータバイト42
へとデコードされる。後述するように、エンコーダ18と
デコーダ44は両方とも、リアルタイムのデータ処理が可
能な、単純なデジタル論理回路を用いて、経済的に実現
することができる。
30から非直列化器34によって受信され、10ビットの文字
データ38に変換される。この10ビットの文字データ38は
次いで、デコーダ44によって８ビットのデータバイト42
へとデコードされる。後述するように、エンコーダ18と
デコーダ44は両方とも、リアルタイムのデータ処理が可
能な、単純なデジタル論理回路を用いて、経済的に実現
することができる。
II.直流平衡遷移制御符号化及び復号化システム 以下では、エンコーダ18の内部で実行される、8B/10B
の遷移制御コード体系について、詳細な説明を行う。こ
こで開示される遷移制御コードは、「帯域内」コード文
字の高遷移セット又は低遷移セットの何れかを使用する
ことを考慮している。高遷移帯域内コード文字の各々
は、入力データバイトから導かれ、この入力データバイ
トにおいては、その８つのビットの間に４以上の論理遷
移が存在している。同様にして、低遷移帯域内コード文
字の各々は、入力データバイトから導かれ、この入力デ
ータバイトにおいては、その８つのビットの間に４未満
の論理遷移が存在している。この体系は、258個の８ビ
ットASC IIコードの128個が４以上の論理遷移を含んで
おり、また残りの128個のASC IIコードが４未満の論理
遷移を含んでいるという事実を利用するものである。
の遷移制御コード体系について、詳細な説明を行う。こ
こで開示される遷移制御コードは、「帯域内」コード文
字の高遷移セット又は低遷移セットの何れかを使用する
ことを考慮している。高遷移帯域内コード文字の各々
は、入力データバイトから導かれ、この入力データバイ
トにおいては、その８つのビットの間に４以上の論理遷
移が存在している。同様にして、低遷移帯域内コード文
字の各々は、入力データバイトから導かれ、この入力デ
ータバイトにおいては、その８つのビットの間に４未満
の論理遷移が存在している。この体系は、258個の８ビ
ットASC IIコードの128個が４以上の論理遷移を含んで
おり、また残りの128個のASC IIコードが４未満の論理
遷移を含んでいるという事実を利用するものである。
４未満の論理遷移を含んでいる128個の８ビットコー
ドの各々は、４以上の論理遷移を含んでいる対応する８
ビットコードにマッピング可能であり、また逆も同じで
あることが見出された。本明細書で記載するように、こ
のマッピングは、マッピングされる８ビットコードの各
々において、事前定義されたビットの補数を取ることに
よって達成できる。高遷移モードの符号化に際しては、
４未満の論理遷移を有する入力バイト内のビットが選択
的に補数を取られ、それによって４以上の論理遷移を有
するバイトにマッピングされる。代わって、低遷移モー
ドの符号化に際しては、４以上の論理遷移を有する入力
バイト内のビットもまた選択的に補数を取られ、それに
よって４未満の論理遷移を有するバイトにマッピングさ
れる。何れの符号化モードに際しても、対応する10ビッ
トの符号化文字の生成に先立って、中間の９ビット符号
化記号を生成するために、選択的に補数の取られたバイ
トに対して、事前定義された値のビットが追加される。
入力バイトが、現在の符号化モード（即ち高遷移モード
又は低遷移モード）により指示された数の論理遷移を含
む場合には、９ビットの中間記号のどれが選択的に補数
を取られたバイトを含むかを識別するために、追加ビッ
トは事前定義された値の補数にセットされる。これによ
り結局、低遷移モードと高遷移モードの動作の両方にお
いて、10ビットの文字に符号化するために、256個の８
ビットコードの全部のセットが利用可能となる。
ドの各々は、４以上の論理遷移を含んでいる対応する８
ビットコードにマッピング可能であり、また逆も同じで
あることが見出された。本明細書で記載するように、こ
のマッピングは、マッピングされる８ビットコードの各
々において、事前定義されたビットの補数を取ることに
よって達成できる。高遷移モードの符号化に際しては、
４未満の論理遷移を有する入力バイト内のビットが選択
的に補数を取られ、それによって４以上の論理遷移を有
するバイトにマッピングされる。代わって、低遷移モー
ドの符号化に際しては、４以上の論理遷移を有する入力
バイト内のビットもまた選択的に補数を取られ、それに
よって４未満の論理遷移を有するバイトにマッピングさ
れる。何れの符号化モードに際しても、対応する10ビッ
トの符号化文字の生成に先立って、中間の９ビット符号
化記号を生成するために、選択的に補数の取られたバイ
トに対して、事前定義された値のビットが追加される。
入力バイトが、現在の符号化モード（即ち高遷移モード
又は低遷移モード）により指示された数の論理遷移を含
む場合には、９ビットの中間記号のどれが選択的に補数
を取られたバイトを含むかを識別するために、追加ビッ
トは事前定義された値の補数にセットされる。これによ
り結局、低遷移モードと高遷移モードの動作の両方にお
いて、10ビットの文字に符号化するために、256個の８
ビットコードの全部のセットが利用可能となる。
従って次のことが理解されよう。即ち高遷移モードで
の動作中に10ビットの符号化文字へと変換された８ビッ
トコードの各々は、４以上の論理遷移を含むものであ
る。同様に、低遷移モードでの動作中に10ビットの符号
化文字へと変換された８ビットコードの各々は、４未満
の論理遷移を含むものである。高遷移モード及び低遷移
モードでの動作の間に生成可能な、これらの10ビット符
号化文字のセットは、それぞれ、「帯域内」符号化文字
の高遷移セット、及び帯域内符号化文字の低遷移セット
として特徴付けられる。高遷移セット内部の256個の帯
域内文字と、低遷移セット内部の256個の帯域内文字を
越えたところには、帯域外の256個の10ビット文字の高
遷移セットと、10ビット文字の低遷移セットとが存在す
る。本発明の別の側面によれば、帯域外文字の高遷移セ
ットと低遷移セットを用いて、種々の同期及びその他の
特殊文字が定義される。高遷移セットに関連するこれら
の「帯域外」文字の一つに対応する文字の各々は、４未
満の論理遷移を含み、コード文字の低遷移セットに関連
する帯域外文字の各々は、４以上の論理遷移を含む。帯
域内文字と帯域外文字の間での遷移数の差は、選択され
た帯域外文字が制御文字として役立つことを許容し、ま
た伝送されたデータストリーム内の帯域内文字から容易
に識別可能なものとする。
の動作中に10ビットの符号化文字へと変換された８ビッ
トコードの各々は、４以上の論理遷移を含むものであ
る。同様に、低遷移モードでの動作中に10ビットの符号
化文字へと変換された８ビットコードの各々は、４未満
の論理遷移を含むものである。高遷移モード及び低遷移
モードでの動作の間に生成可能な、これらの10ビット符
号化文字のセットは、それぞれ、「帯域内」符号化文字
の高遷移セット、及び帯域内符号化文字の低遷移セット
として特徴付けられる。高遷移セット内部の256個の帯
域内文字と、低遷移セット内部の256個の帯域内文字を
越えたところには、帯域外の256個の10ビット文字の高
遷移セットと、10ビット文字の低遷移セットとが存在す
る。本発明の別の側面によれば、帯域外文字の高遷移セ
ットと低遷移セットを用いて、種々の同期及びその他の
特殊文字が定義される。高遷移セットに関連するこれら
の「帯域外」文字の一つに対応する文字の各々は、４未
満の論理遷移を含み、コード文字の低遷移セットに関連
する帯域外文字の各々は、４以上の論理遷移を含む。帯
域内文字と帯域外文字の間での遷移数の差は、選択され
た帯域外文字が制御文字として役立つことを許容し、ま
た伝送されたデータストリーム内の帯域内文字から容易
に識別可能なものとする。
高遷移セットの帯域内文字の各々の中の遷移数が比較
的高いことを考慮すると、文字の高遷移セットは、タイ
ミング回復を促進するために有利に用いることができ
る。他方、低遷移セットのコード文字内の低い数の遷移
は、この文字セットを、電力消費及び／又は電磁妨害雑
音（EMI）を最小限にすることが望ましい用途に用いる
について、最適なものとする。
的高いことを考慮すると、文字の高遷移セットは、タイ
ミング回復を促進するために有利に用いることができ
る。他方、低遷移セットのコード文字内の低い数の遷移
は、この文字セットを、電力消費及び／又は電磁妨害雑
音（EMI）を最小限にすることが望ましい用途に用いる
について、最適なものとする。
本発明の一つの側面によれば、コード文字の低遷移セ
ット及び高遷移セットの両者に関連する同期文字は、デ
ータ回復に際しての迅速な同期を容易にするために選択
される。コード文字の低遷移セットが用いられている場
合、同期に際しては特殊な帯域外文字のグループが用い
られる。各々の特殊同期文字は、２進文字値の間の４よ
り多い事前定義された数（例えば７）の論理遷移と、ま
た文字値の間の事前定義された数（例えば２）の「非遷
移」とを含む。以下で述べるように、特殊同期文字は、
低遷移セットの帯域内文字から特殊同期文字の各々を識
別するために、ランダム論理を使用することができるよ
うに選択される。次のものは、コード文字の低遷移セッ
トと共に用いるための、帯域外同期文字の例示的なセッ
トを構成する。
ット及び高遷移セットの両者に関連する同期文字は、デ
ータ回復に際しての迅速な同期を容易にするために選択
される。コード文字の低遷移セットが用いられている場
合、同期に際しては特殊な帯域外文字のグループが用い
られる。各々の特殊同期文字は、２進文字値の間の４よ
り多い事前定義された数（例えば７）の論理遷移と、ま
た文字値の間の事前定義された数（例えば２）の「非遷
移」とを含む。以下で述べるように、特殊同期文字は、
低遷移セットの帯域内文字から特殊同期文字の各々を識
別するために、ランダム論理を使用することができるよ
うに選択される。次のものは、コード文字の低遷移セッ
トと共に用いるための、帯域外同期文字の例示的なセッ
トを構成する。
1100101010 1101001010 1101010010 1101010100 上記した帯域外同期文字の一つがプリアンブル期間内
に３回又はより多くの連続回数にわたって伝送された場
合でも、関連するデータ回復プロセスの間に同期文字が
確実に検出されるということが、本発明の一つの特徴で
ある。これに関して、「プリアンブル」シーケンスは、
符号化文字の伝送の各々に先行するプリアンブル期間の
間に送られるものである。プリアンブルシーケンスの伝
送は、システムの初期化の一部としてのみではなく、符
号化プロセスと復号化プロセスの間で同期が維持される
のを確実にするために、種々の他の時点においても生ず
るものである。
に３回又はより多くの連続回数にわたって伝送された場
合でも、関連するデータ回復プロセスの間に同期文字が
確実に検出されるということが、本発明の一つの特徴で
ある。これに関して、「プリアンブル」シーケンスは、
符号化文字の伝送の各々に先行するプリアンブル期間の
間に送られるものである。プリアンブルシーケンスの伝
送は、システムの初期化の一部としてのみではなく、符
号化プロセスと復号化プロセスの間で同期が維持される
のを確実にするために、種々の他の時点においても生ず
るものである。
本発明のコード体系は、256個の異なる８ビット２進
コード値に特有の性質に基づくものである。表１を参照
すると、256個の異なる８ビット２進コードは８つのグ
ループG0−G7に分割されており、そこにおいて各々のグ
ループG0−G7内にある２進コードは、同じ数の遷移を含
んでいる。グループG0内部の２進コードの各々は、グル
ープG0のコード内の一つ置きのビットを反転させること
により、グループG7内の対応する２進コードに変換可能
であることが観察される。同様にして、グループG1,G2
及びG3内の２進コードの各々は、一つ置きのビットを反
転させることを通じて、グループG6,G5及びG4のそれぞ
れの中の２進コードの一つへと変換することができる。
本明細書で記載するように、10ビット文字の高遷移セッ
トは、グループG0−G3の８ビット２進コードを符号化す
ることによって得られ、低遷移セットはグループG4−G7
を符号化することによって得られる。
コード値に特有の性質に基づくものである。表１を参照
すると、256個の異なる８ビット２進コードは８つのグ
ループG0−G7に分割されており、そこにおいて各々のグ
ループG0−G7内にある２進コードは、同じ数の遷移を含
んでいる。グループG0内部の２進コードの各々は、グル
ープG0のコード内の一つ置きのビットを反転させること
により、グループG7内の対応する２進コードに変換可能
であることが観察される。同様にして、グループG1,G2
及びG3内の２進コードの各々は、一つ置きのビットを反
転させることを通じて、グループG6,G5及びG4のそれぞ
れの中の２進コードの一つへと変換することができる。
本明細書で記載するように、10ビット文字の高遷移セッ
トは、グループG0−G3の８ビット２進コードを符号化す
ることによって得られ、低遷移セットはグループG4−G7
を符号化することによって得られる。
高遷移符号化モードにおけるエンコーダ18の動作の間
に、それに対して供給されるバイトグループG0−G3内の
８ビット２進コードの各々は、一つ置きのビットを反転
させることを通じて、バイトグループG4−G7内の対応す
る２進コードに変換される。逆に、低遷移符号化モード
における動作に際しては、エンコーダ18に対して提供さ
れるグループG4−G7内の８ビット２進コードの各々は、
グループG0−G3内の対応する２進コードにマッピングさ
れる。ここでの例示的な実施例では、一つ置きのビット
の反転は、８ビット２進コードの偶数ビットを反転させ
ることを通じて行われる。所与の８ビットコードの一つ
置きのビットがこのようにして反転されたならば、この
所与の８ビットコードから結果的に導かれた10ビットの
符号化文字内の事前定義されたビットがセットされて、
バイトグループの間でマッピングが行われたことが示さ
れる。
に、それに対して供給されるバイトグループG0−G3内の
８ビット２進コードの各々は、一つ置きのビットを反転
させることを通じて、バイトグループG4−G7内の対応す
る２進コードに変換される。逆に、低遷移符号化モード
における動作に際しては、エンコーダ18に対して提供さ
れるグループG4−G7内の８ビット２進コードの各々は、
グループG0−G3内の対応する２進コードにマッピングさ
れる。ここでの例示的な実施例では、一つ置きのビット
の反転は、８ビット２進コードの偶数ビットを反転させ
ることを通じて行われる。所与の８ビットコードの一つ
置きのビットがこのようにして反転されたならば、この
所与の８ビットコードから結果的に導かれた10ビットの
符号化文字内の事前定義されたビットがセットされて、
バイトグループの間でマッピングが行われたことが示さ
れる。
さて図２を参照すると、本発明の遷移制御直流平衡エ
ンコーダ18の全体的な機能的編成が、データフローチャ
ートの形で示されている。図２において、エンコードす
べき８ビットのパラレルデータ14は、例えば８つのＤフ
リップフロップからなる入力ラッチ70にラッチされる。
ラッチ70内のパラレルデータ14の各バイトの隣接するビ
ットの間での論理値の遷移（Ｔ）の数をカウントするた
めに、遷移カウンタ74が動作可能である。D7,D6,...D0
（即ちＤ［7:0］）が、入力ラッチ70内にラッチされた
データの８つのビットからなるとすれば、遷移カウンタ
74は次のようにしてＴを求めることができる。
ンコーダ18の全体的な機能的編成が、データフローチャ
ートの形で示されている。図２において、エンコードす
べき８ビットのパラレルデータ14は、例えば８つのＤフ
リップフロップからなる入力ラッチ70にラッチされる。
ラッチ70内のパラレルデータ14の各バイトの隣接するビ
ットの間での論理値の遷移（Ｔ）の数をカウントするた
めに、遷移カウンタ74が動作可能である。D7,D6,...D0
（即ちＤ［7:0］）が、入力ラッチ70内にラッチされた
データの８つのビットからなるとすれば、遷移カウンタ
74は次のようにしてＴを求めることができる。
T:=(D７xorD６)+(D６xorD５)+(D５xorD４)+(D４xorD
３) +(D３xorD２)+(D２xorD１)+(D１xorD０) ラッチされたバイトのビット間に、４以上の論理遷移
がカウントされたならば（Ｔ＞３）、カウンタ74によっ
てCOUNTライン78は事前定義された論理値にセットさ
れ、そうでない場合には（Ｔ≦３）この事前定義値の補
数にセットされる。以下では、カウンタ74によって４以
上の論理遷移がカウントされたならば（Ｔ＞３）COUNT
＝０であり、他の場合には（Ｔ≦３）COUNT＝１である
とする。
３) +(D３xorD２)+(D２xorD１)+(D１xorD０) ラッチされたバイトのビット間に、４以上の論理遷移
がカウントされたならば（Ｔ＞３）、カウンタ74によっ
てCOUNTライン78は事前定義された論理値にセットさ
れ、そうでない場合には（Ｔ≦３）この事前定義値の補
数にセットされる。以下では、カウンタ74によって４以
上の論理遷移がカウントされたならば（Ｔ＞３）COUNT
＝０であり、他の場合には（Ｔ≦３）COUNT＝１である
とする。
図２に示されているように、遷移カウンタ82はCOUNT
ライン78とモード選択ライン86に応答する。モード選択
ライン86は、コード文字の高遷移セット又は低遷移セッ
トの何れを用いて符号化を実行するかを決定する。高遷
移符号化が有効であることがモード選択ライン86によっ
て示され、またラッチ70内に格納されているバイト内に
４未満の論理遷移が存在することがCOUNTライン78によ
って記録されたならば、遷移コントローラ82は条件付き
交互ビット反転（CABI）ロジック90に命令して、ラッチ
70内に格納されたバイトの偶数ビットを反転させる。結
果的に生ずる条件付き反転バイトは、４以上の論理遷移
を有し、中間ラッチ94内に格納される。反対に、高遷移
符号化が有効であり、入力ラッチ70に格納されたバイト
内でカウントされる論理遷移が４以上である場合には、
遷移コントローラ82はCABIロジック90に、そのバイトを
ラッチ70から（ビット反転なしに）中間ラッチ94へと単
に転送させる。従って高遷移符号化モードに際しては、 Ｔ＜４ならば、 Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1 ０であり、 そうではなくＴ≧ならば、 Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0である。
ライン78とモード選択ライン86に応答する。モード選択
ライン86は、コード文字の高遷移セット又は低遷移セッ
トの何れを用いて符号化を実行するかを決定する。高遷
移符号化が有効であることがモード選択ライン86によっ
て示され、またラッチ70内に格納されているバイト内に
４未満の論理遷移が存在することがCOUNTライン78によ
って記録されたならば、遷移コントローラ82は条件付き
交互ビット反転（CABI）ロジック90に命令して、ラッチ
70内に格納されたバイトの偶数ビットを反転させる。結
果的に生ずる条件付き反転バイトは、４以上の論理遷移
を有し、中間ラッチ94内に格納される。反対に、高遷移
符号化が有効であり、入力ラッチ70に格納されたバイト
内でカウントされる論理遷移が４以上である場合には、
遷移コントローラ82はCABIロジック90に、そのバイトを
ラッチ70から（ビット反転なしに）中間ラッチ94へと単
に転送させる。従って高遷移符号化モードに際しては、 Ｔ＜４ならば、 Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1 ０であり、 そうではなくＴ≧ならば、 Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0である。
ここで、Ｅ［7:0］は中間ラッチ94内に格納された８つ
のビットからなり、Ｅ［８］はCOUNTラッチ95内に格納
されたCOUNTの値からなる。
のビットからなり、Ｅ［８］はCOUNTラッチ95内に格納
されたCOUNTの値からなる。
低遷移符号化が選択されていることがモード選択ライ
ン86によって示され、またラッチ70内に格納されている
バイト内に４以上の論理遷移が存在することがCOUNTラ
イン78によって記録されたならば、遷移コントローラ82
は条件付き交互ビット反転（CABI）ロジック90に命令し
て、ラッチ70内に格納されたバイトの偶数ビットを反転
させる。他の場合、つまり低遷移符号化が実行されてお
り、入力ラッチ70に格納されたバイト内でカウントされ
る論理遷移が４以上である場合には、格納されたバイト
はビット反転なしに、中間ラッチ94へと単に転送され
る。従って低遷移符号化モードに際しては、 Ｔ＞３ならば、Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1
０であり、 そうでなければ、Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0
である。
ン86によって示され、またラッチ70内に格納されている
バイト内に４以上の論理遷移が存在することがCOUNTラ
イン78によって記録されたならば、遷移コントローラ82
は条件付き交互ビット反転（CABI）ロジック90に命令し
て、ラッチ70内に格納されたバイトの偶数ビットを反転
させる。他の場合、つまり低遷移符号化が実行されてお
り、入力ラッチ70に格納されたバイト内でカウントされ
る論理遷移が４以上である場合には、格納されたバイト
はビット反転なしに、中間ラッチ94へと単に転送され
る。従って低遷移符号化モードに際しては、 Ｔ＞３ならば、Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1
０であり、 そうでなければ、Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0
である。
CABIロジック90がラッチ94に対して、適切な範囲内に
幾つかの論理遷移を有するバイトを提供した後に、直流
平衡プロセスが実行される。このプロセスでは、10ビッ
トの符号化文字ストリーム内部の相補的論理値の間にお
ける累積的ディスパリティが、エンコーダ18によって生
成される。本明細書で使用する「累積的ディスパリテ
ィ」（Dcum）という用語は、以下に述べるような仕方で
デコーダ44により達成される同期化に続いて、エンコー
ダ18によって生成される、０ビットに対する１ビットの
過剰さを示すものである。「現在のディスパリティ」
（Dcur）という用語は、ラッチ94内に現在格納されてい
るバイト内部における、０ビットに対する１ビットの過
剰さを参照するものであり、ディスパリティチェッカー
96によって決定される。直流平衡モジュール98は、現在
のディスパリティをラッチ99内に格納された累積的ディ
スパリティに対して比較するよう動作する。この比較結
果は次いで、ラッチ94内に格納されたバイトを、出力レ
ジスタ104への伝送の間に、条件付きバイト反転（CTB
I）ロジック100により反転するか否かを決定するために
使用される。このようにしてCTBIロジック100は、エン
コーダ18により生成されるシリアルストリームに関連す
る累積的ディスパリティを最小限にするように働く。以
下に示すものは、エンコーダにより生成される直流平衡
文字ストリームにおける10ビット文字Ｔ［9:0］の各々
が、中間ラッチ94内に格納されたバイトＥ［7:0］とCOU
NTラッチ95内のビットＥ［８］から導かれる仕方につい
ての論理の記述である。
幾つかの論理遷移を有するバイトを提供した後に、直流
平衡プロセスが実行される。このプロセスでは、10ビッ
トの符号化文字ストリーム内部の相補的論理値の間にお
ける累積的ディスパリティが、エンコーダ18によって生
成される。本明細書で使用する「累積的ディスパリテ
ィ」（Dcum）という用語は、以下に述べるような仕方で
デコーダ44により達成される同期化に続いて、エンコー
ダ18によって生成される、０ビットに対する１ビットの
過剰さを示すものである。「現在のディスパリティ」
（Dcur）という用語は、ラッチ94内に現在格納されてい
るバイト内部における、０ビットに対する１ビットの過
剰さを参照するものであり、ディスパリティチェッカー
96によって決定される。直流平衡モジュール98は、現在
のディスパリティをラッチ99内に格納された累積的ディ
スパリティに対して比較するよう動作する。この比較結
果は次いで、ラッチ94内に格納されたバイトを、出力レ
ジスタ104への伝送の間に、条件付きバイト反転（CTB
I）ロジック100により反転するか否かを決定するために
使用される。このようにしてCTBIロジック100は、エン
コーダ18により生成されるシリアルストリームに関連す
る累積的ディスパリティを最小限にするように働く。以
下に示すものは、エンコーダにより生成される直流平衡
文字ストリームにおける10ビット文字Ｔ［9:0］の各々
が、中間ラッチ94内に格納されたバイトＥ［7:0］とCOU
NTラッチ95内のビットＥ［８］から導かれる仕方につい
ての論理の記述である。
現在のディスパリティ（Dcur）は、ディスパリティチ
ェッカー96によって次のようにして計算される。
ェッカー96によって次のようにして計算される。
Dcur:={(E７andE６)+(E５andE４)+(E３andE２)+(E１a
ndE０)} -{(E７norE６)+(E５norE４)+(E３norE２)+(E１norE
０)} 高遷移モードにおける動作中には、−２≦Dcum≦２で
あり、これに対して低遷移モードでの動作中には、−４
≦DP≦４であることが注目される。直流平衡モジュール
98の内部では、Dcur＝０又はDcum＝０であると判定され
たならば、そのとき E8＝‘0'ならば、 T[9:0]=‘1'E８ ７ ６ ５ ４ ３ ２ １ ０、
そして Ｄ′cum＝Dcum−Dcurであり、 そうではなくE8がゼロに等しくなければ、 Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして Ｄ′cum＝Dcum＋Dcurである。
ndE０)} -{(E７norE６)+(E５norE４)+(E３norE２)+(E１norE
０)} 高遷移モードにおける動作中には、−２≦Dcum≦２で
あり、これに対して低遷移モードでの動作中には、−４
≦DP≦４であることが注目される。直流平衡モジュール
98の内部では、Dcur＝０又はDcum＝０であると判定され
たならば、そのとき E8＝‘0'ならば、 T[9:0]=‘1'E８ ７ ６ ５ ４ ３ ２ １ ０、
そして Ｄ′cum＝Dcum−Dcurであり、 そうではなくE8がゼロに等しくなければ、 Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして Ｄ′cum＝Dcum＋Dcurである。
ここでＤ′cumは、ディスパリティ更新器108によって計
算され、それによってラッチ99に格納された、更新され
た累積的ディスパリティである。
算され、それによってラッチ99に格納された、更新され
た累積的ディスパリティである。
代わりに、Dcurの最上位ビット（MSB）とDcumのMSBが
等しくないことが、直流平衡モジュールによって判定さ
れたならば、そのとき Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして Ｄ′cum＝Dcum＋Dcur−E8である。
等しくないことが、直流平衡モジュールによって判定さ
れたならば、そのとき Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして Ｄ′cum＝Dcum＋Dcur−E8である。
最後に、他の全ての場合について、DcurのMSBとDcum
のMSBが等しいのであれば、そのとき、 T[9:0]=‘1'E８ ７ ６ ５ ４ ３ ２ １ ０、
そして Ｄ′cum＝Dcum−Dcur＋E8である。
のMSBが等しいのであれば、そのとき、 T[9:0]=‘1'E８ ７ ６ ５ ４ ３ ２ １ ０、
そして Ｄ′cum＝Dcum−Dcur＋E8である。
このようにして、出力ラッチ104をＴ［7:0］として充
填する過程において、CBIロジック100によりバイトＥ
［7:0］を選択的に反転させることを通じて、累積的デ
ィスパリティは低減され、直流平衡が達成される。Ｔ
［８］の論理値は、入力ラッチ70で受け取ったバイトＤ
［7:0］の偶数ビットが、バイトＥ［8:0］の生成に際し
て補数を取られているか否かを示すものであることが看
取される。同様に、Ｔ［９］の論理値は、バイトＥ［7:
0］がラッチ104への伝送の間に反転されたか否かを示す
ものである。
填する過程において、CBIロジック100によりバイトＥ
［7:0］を選択的に反転させることを通じて、累積的デ
ィスパリティは低減され、直流平衡が達成される。Ｔ
［８］の論理値は、入力ラッチ70で受け取ったバイトＤ
［7:0］の偶数ビットが、バイトＥ［8:0］の生成に際し
て補数を取られているか否かを示すものであることが看
取される。同様に、Ｔ［９］の論理値は、バイトＥ［7:
0］がラッチ104への伝送の間に反転されたか否かを示す
ものである。
III.復号化 図１を参照すると、非直列化器34はエンコーダにより
生成された10ビット文字Ｔ［9:0］を受信し、ビットラ
インRX9,RX8,...,RX0（即ちRX［9:0］）上に、10ビット
のパラレル受信データを生成する。この10ビットのパラ
レル受信データはビットラインRX［9:0］を介してデコ
ーダ44へ、またデコーダ同期化モジュール114へと提供
される。後にセクションIVで記述するように、この同期
化モジュール114は、伝送データのフレーム境界（即ち
Ｔ［9:0］）に対応して、10ビットのパラレル受信デー
タ内に境界を確定するように動作する。具体的には、同
期化モジュール114は、非直列化器34がどのビットライ
ンRX［9:0］に対して、伝送バイトＴ［9:0］の各々の最
初のビットＴ［０］に対応する受信ビットを提供してい
るのかを判定する。この判定を行った後に、同期化モジ
ュール114はデコーダ44に対しフレーム境界ポインタ118
を提供して、伝送された10ビット文字Ｔ［9:0］の最初
のビットＴ［０］に対応するビットラインRX［9:0］の
一つを識別する。この同期情報を受信したならば、デコ
ーダ44は以下のようにして受信データRX［9:0］をデコ
ードするように作用する。
生成された10ビット文字Ｔ［9:0］を受信し、ビットラ
インRX9,RX8,...,RX0（即ちRX［9:0］）上に、10ビット
のパラレル受信データを生成する。この10ビットのパラ
レル受信データはビットラインRX［9:0］を介してデコ
ーダ44へ、またデコーダ同期化モジュール114へと提供
される。後にセクションIVで記述するように、この同期
化モジュール114は、伝送データのフレーム境界（即ち
Ｔ［9:0］）に対応して、10ビットのパラレル受信デー
タ内に境界を確定するように動作する。具体的には、同
期化モジュール114は、非直列化器34がどのビットライ
ンRX［9:0］に対して、伝送バイトＴ［9:0］の各々の最
初のビットＴ［０］に対応する受信ビットを提供してい
るのかを判定する。この判定を行った後に、同期化モジ
ュール114はデコーダ44に対しフレーム境界ポインタ118
を提供して、伝送された10ビット文字Ｔ［9:0］の最初
のビットＴ［０］に対応するビットラインRX［9:0］の
一つを識別する。この同期情報を受信したならば、デコ
ーダ44は以下のようにして受信データRX［9:0］をデコ
ードするように作用する。
図３は、デコーダ44のブロック図による表示を提供し
ている。非直列化器によって生成される10ビットのパラ
レルデータが、ビットラインRX［9:0］を介してデコー
ダスイッチ150により受信されることが看取される。こ
のデコーダスイッチ150は、ビットラインRX［9:0］を介
して受信した10ビットのデータを、同期化モジュール11
4により提供されるフレーム境界ポインタ118の値に従っ
て、交換ビットラインＳ［9:0］に切り替えるように作
用する。具体的には、最初の伝送ビットＴ［０］に対応
する受信ビットRX［9:0］の一つがビットラインＳ
［０］に切り替えられ、二番目の伝送ビットＴ［１］に
対応する受信ビットRX［9:0］の一つがビットラインＳ
［１］に切り替えられる、といった具合である。伝送デ
ータバイトＴ［7:0］に対応して、ビットラインＳ［7:
0］上に印加された交換データは、８ビットのラッチ154
内に格納される。同様に、伝送ビットＴ［８］に対応す
る交換データビットＳ［８］は、１ビットラッチ158に
提供される。ビットラインＳ［８］の論理値は、Ｔ
［８］の論理値に追従するものであるから、ビットライ
ンＳ［８］は交互ビット反転（ABI）デコーダ160に対し
て、入力データＤ［7:0］の偶数ビットが符号化プロセ
スの間に、CABIロジック90（図２）によって補数を取ら
れたか否かを通知することになる。同様にビットライン
Ｓ［９］（Ｔ［９］の論理値に追従する）は、符号化プ
ロセスの直流平衡段階において、ラッチ104内に格納さ
れたバイトがCTBIロジック100により補数を取られたか
否かを、ABIデコーダ160に対して通知する。このように
してデコーダ160は、符号化プロセスの間に８ビットラ
ッチ154内に格納されたバイトＳ［7:0］に対して行われ
た論理演算について通知され、それによってランダム論
理を用いた簡単な復号化が促進される。
ている。非直列化器によって生成される10ビットのパラ
レルデータが、ビットラインRX［9:0］を介してデコー
ダスイッチ150により受信されることが看取される。こ
のデコーダスイッチ150は、ビットラインRX［9:0］を介
して受信した10ビットのデータを、同期化モジュール11
4により提供されるフレーム境界ポインタ118の値に従っ
て、交換ビットラインＳ［9:0］に切り替えるように作
用する。具体的には、最初の伝送ビットＴ［０］に対応
する受信ビットRX［9:0］の一つがビットラインＳ
［０］に切り替えられ、二番目の伝送ビットＴ［１］に
対応する受信ビットRX［9:0］の一つがビットラインＳ
［１］に切り替えられる、といった具合である。伝送デ
ータバイトＴ［7:0］に対応して、ビットラインＳ［7:
0］上に印加された交換データは、８ビットのラッチ154
内に格納される。同様に、伝送ビットＴ［８］に対応す
る交換データビットＳ［８］は、１ビットラッチ158に
提供される。ビットラインＳ［８］の論理値は、Ｔ
［８］の論理値に追従するものであるから、ビットライ
ンＳ［８］は交互ビット反転（ABI）デコーダ160に対し
て、入力データＤ［7:0］の偶数ビットが符号化プロセ
スの間に、CABIロジック90（図２）によって補数を取ら
れたか否かを通知することになる。同様にビットライン
Ｓ［９］（Ｔ［９］の論理値に追従する）は、符号化プ
ロセスの直流平衡段階において、ラッチ104内に格納さ
れたバイトがCTBIロジック100により補数を取られたか
否かを、ABIデコーダ160に対して通知する。このように
してデコーダ160は、符号化プロセスの間に８ビットラ
ッチ154内に格納されたバイトＳ［7:0］に対して行われ
た論理演算について通知され、それによってランダム論
理を用いた簡単な復号化が促進される。
さて図４に移ると、そこにはランダム論理によるABI
デコーダ160の実施例が示されている。このABIデコーダ
は、８ビットの復号バイトDE［7:0］を生成すべく、10
ビットのフレーム整列データＳ［9:0］を復号化するた
めの、９個の排他的論理和（XOR）ゲートN1−N9のセッ
トを含んでいる。図４の実施形態では、これらのXORゲ
ートN1−N9は、次のようにして復号バイトDE［7:0］を
生成する。
デコーダ160の実施例が示されている。このABIデコーダ
は、８ビットの復号バイトDE［7:0］を生成すべく、10
ビットのフレーム整列データＳ［9:0］を復号化するた
めの、９個の排他的論理和（XOR）ゲートN1−N9のセッ
トを含んでいる。図４の実施形態では、これらのXORゲ
ートN1−N9は、次のようにして復号バイトDE［7:0］を
生成する。
DE［７］：＝Ｓ［７］xorS［９］ DE［６］：＝Ｓ［６］xorβ DE［５］：＝Ｓ［５］xorS［９］ DE［４］：＝Ｓ［４］xorβ DE［３］：＝Ｓ［３］xorS［９］ DE［２］：＝Ｓ［２］xorβ DE［１］：＝Ｓ［１］xorS［９］ DE［０］：＝Ｓ［０］xorβ ここで、β：＝Ｓ［９］xorS［８］である。
IV.同期化 上述したように、デコーダ同期化モジュール114はデ
コーダ44に対し、伝送された10ビット文字Ｔ［9:0］の
各々フレーム境界についての指示をもたらす。デコーダ
モジュール114はデコーダスイッチ150（図３）と共に、
バレルシフタとして効果的に機能し、非直列化器からの
パラレルデータRX［9:0］を、フレーム整列データＳ
［9:0］へとシャッフルする。本発明によれば、同期化
モジュール114によるフレーム境界の検出を容易にする
ために、プリアンブルシーケンスがエンコーダ18によっ
て、種々の時点（例えばシステムのパワーアップ時）で
生成される。例示的な実施形態においては、このプリア
ンブルシーケンスは、帯域内文字から容易に識別可能
な、選択された帯域外文字の数回の繰り返しを含む。こ
の場合にも、高遷移モード動作に際しては、帯域外文字
の各々は４未満の論理遷移を含み、低遷移モード動作に
際しては、帯域外文字の各々は４以上の論理遷移を含
む。以上で論ずるように、各モードでの動作の間、デコ
ーダ同期化モジュール114内での迅速なフレーム境界の
識別を確保するための手段として、プリアンプル期間の
間にエンコーダ18によって、特別に選択された帯域外文
字の数回の繰り返しが生成される。プリアンプル期間の
終結時には、モジュール114は、ビットラインRX［9:0］
のどれが10ビットの伝送文字の最初のビットＴ［０］に
対応するかを「知って」おり、フレーム境界ポインタ11
8を介してデコーダに対する通知を行う。
コーダ44に対し、伝送された10ビット文字Ｔ［9:0］の
各々フレーム境界についての指示をもたらす。デコーダ
モジュール114はデコーダスイッチ150（図３）と共に、
バレルシフタとして効果的に機能し、非直列化器からの
パラレルデータRX［9:0］を、フレーム整列データＳ
［9:0］へとシャッフルする。本発明によれば、同期化
モジュール114によるフレーム境界の検出を容易にする
ために、プリアンブルシーケンスがエンコーダ18によっ
て、種々の時点（例えばシステムのパワーアップ時）で
生成される。例示的な実施形態においては、このプリア
ンブルシーケンスは、帯域内文字から容易に識別可能
な、選択された帯域外文字の数回の繰り返しを含む。こ
の場合にも、高遷移モード動作に際しては、帯域外文字
の各々は４未満の論理遷移を含み、低遷移モード動作に
際しては、帯域外文字の各々は４以上の論理遷移を含
む。以上で論ずるように、各モードでの動作の間、デコ
ーダ同期化モジュール114内での迅速なフレーム境界の
識別を確保するための手段として、プリアンプル期間の
間にエンコーダ18によって、特別に選択された帯域外文
字の数回の繰り返しが生成される。プリアンプル期間の
終結時には、モジュール114は、ビットラインRX［9:0］
のどれが10ビットの伝送文字の最初のビットＴ［０］に
対応するかを「知って」おり、フレーム境界ポインタ11
8を介してデコーダに対する通知を行う。
プリアンブル期間の間に伝送するための帯域外文字の
適切なサブセットを選択することにより、同期化の達成
のために必要とされる最悪の場合の時間を、在来の同期
化体系により必要とされる時間に対して、短縮すること
ができる。特に、低遷移モード動作の間は、以下の帯域
外文字が「同期文字」として用いられる。
適切なサブセットを選択することにより、同期化の達成
のために必要とされる最悪の場合の時間を、在来の同期
化体系により必要とされる時間に対して、短縮すること
ができる。特に、低遷移モード動作の間は、以下の帯域
外文字が「同期文字」として用いられる。
1100101010 1101001010 1101010010 1101010100 高遷移モード動作の間は、以下の帯域外文字が同期文
字として用いられる。
字として用いられる。
1000001111 1000011111 1000111111 1001111111 1011111111 各プリアンブル期間の間、同じ同期文字の３回の繰り
返しが、エンコーダ18によって生成される。本明細書で
記述するように、エンコーダ18によって最も新しく生成
された21ビットを処理することにより、同期化モジュー
ル114は、所与のプリアンブル期間の間に伝送された同
期文字の３回の繰り返しの内の、少なくとも１回を検出
することができる。このことは、比較的短いプリアンブ
ル期間の間に、同期化を達成することを可能にする利点
を有する。
返しが、エンコーダ18によって生成される。本明細書で
記述するように、エンコーダ18によって最も新しく生成
された21ビットを処理することにより、同期化モジュー
ル114は、所与のプリアンブル期間の間に伝送された同
期文字の３回の繰り返しの内の、少なくとも１回を検出
することができる。このことは、比較的短いプリアンブ
ル期間の間に、同期化を達成することを可能にする利点
を有する。
今度は図５に転ずると、低遷移モード動作の間のデコ
ーダ同期化モジュール114によって実行される、同期化
プロセスのフローチャートが提示されている。モジュー
ル114の各クロックサイクルの間に、10ビットのブロッ
クが非直列化器34から、第一の10ビットラッチ150にロ
ードされる。またやはり各クロックサイクルの間に、10
ビットのブロックが第一の10ビットラッチ150から、第
二の10ビットラッチ154へと転送される。同様に、この
第二の10ビットラッチ154内に現在格納されている10ビ
ットのブロックは、各クロックサイクルの間に第三の10
ビットラッチ158へと転送される。
ーダ同期化モジュール114によって実行される、同期化
プロセスのフローチャートが提示されている。モジュー
ル114の各クロックサイクルの間に、10ビットのブロッ
クが非直列化器34から、第一の10ビットラッチ150にロ
ードされる。またやはり各クロックサイクルの間に、10
ビットのブロックが第一の10ビットラッチ150から、第
二の10ビットラッチ154へと転送される。同様に、この
第二の10ビットラッチ154内に現在格納されている10ビ
ットのブロックは、各クロックサイクルの間に第三の10
ビットラッチ158へと転送される。
図５により示されているように、排他的否定論理和
（XNOR）演算（ステップ162）が、ラッチ150,154,158に
より保持されたデータの21ビット「ウィンドウ」の中に
含まれる、隣接するビットの間で実行される。具体的に
は、この21ビットのウィンドウは、第三のラッチ158か
らの10ビットのブロックL3［9:0］と、第二のラッチ154
からの10ビットのブロックL2［9:0］と、第一のラッチ1
50からのビットL1［９］とを含んでいる。この点につ
き、ビットL1［９］は、第二のラッチ154に転送された
際に、ビットL2［９］となるビットである。低遷移モー
ドの間の動作の例として、以下のパラレルビットシーケ
ンスからなる21ビットのウィンドウ（即ちL3［9:0］,L2
［9:0］,L1［９］）を考える。
（XNOR）演算（ステップ162）が、ラッチ150,154,158に
より保持されたデータの21ビット「ウィンドウ」の中に
含まれる、隣接するビットの間で実行される。具体的に
は、この21ビットのウィンドウは、第三のラッチ158か
らの10ビットのブロックL3［9:0］と、第二のラッチ154
からの10ビットのブロックL2［9:0］と、第一のラッチ1
50からのビットL1［９］とを含んでいる。この点につ
き、ビットL1［９］は、第二のラッチ154に転送された
際に、ビットL2［９］となるビットである。低遷移モー
ドの間の動作の例として、以下のパラレルビットシーケ
ンスからなる21ビットのウィンドウ（即ちL3［9:0］,L2
［9:0］,L1［９］）を考える。
101101001010110100101 隣接するビットの各対の間でXNOR演算が実行されたな
らば、次の結果が得られる。
らば、次の結果が得られる。
00100010000010001000 図５により示されているように、このXNOR演算（ステ
ップ160）の結果物である20ビットは、４つの５ビット
グループに分割される（即ちグループA,グループB,グル
ープC,グループＤ）。現在の例では、これら４つの５ビ
ットグループは、次のように定義される。
ップ160）の結果物である20ビットは、４つの５ビット
グループに分割される（即ちグループA,グループB,グル
ープC,グループＤ）。現在の例では、これら４つの５ビ
ットグループは、次のように定義される。
上に列挙した高遷移モード及び低遷移モードの両方に
ついての同期文字は、プリアンブル期間の間にグループ
A,B,C及びＤの間に特別な関係が生ずるように選択され
ている。即ち、プリアンブルの間にエンコーダ18によっ
て生成された、同じ同期文字の３回の連続的生成が非直
列化器34によって受信された場合に、同期化モジュール
114に10ビットのパラレルデータとして提供するもので
ある。
ついての同期文字は、プリアンブル期間の間にグループ
A,B,C及びＤの間に特別な関係が生ずるように選択され
ている。即ち、プリアンブルの間にエンコーダ18によっ
て生成された、同じ同期文字の３回の連続的生成が非直
列化器34によって受信された場合に、同期化モジュール
114に10ビットのパラレルデータとして提供するもので
ある。
例示的な実施形態では、プリアンブル期間の間には、
以下の二つの関係（条件Ｉ及び条件II）が、グループA,
B,C及びＤの間に生じてくる。
以下の二つの関係（条件Ｉ及び条件II）が、グループA,
B,C及びＤの間に生じてくる。
条件Ｉ グループA,B,C及びＤに集合的に存在している
論理“1"の数がちょうど４であり、以下の三つの事例の
内の一つに相当する。
論理“1"の数がちょうど４であり、以下の三つの事例の
内の一つに相当する。
図５により示されているように、グループA,B,C及び
Ｄの各々における１の数は、“1"カウンタモジュール17
2,174,176及び178のそれぞれによって判定される。各グ
ループA,B,C及びＤの中の“1"の数は、21ビットウィン
ドウ（ステップ160）における隣接ビットの間でのXNOR
演算の結果により決定されるのであるから、各グループ
内の“1"の数は、グループA,B,C及びＤに関連する21ビ
ットウィンドウの４つのセグメントの各々における、隣
接するビット間での論理値の「非遷移」の数を示すこと
になる。現在の例では、グループA,B,C及びＤの各々
が、ただ一つの“1"を含んでいることが看取される。従
って、現在の例は、事例＃１に相当する。
Ｄの各々における１の数は、“1"カウンタモジュール17
2,174,176及び178のそれぞれによって判定される。各グ
ループA,B,C及びＤの中の“1"の数は、21ビットウィン
ドウ（ステップ160）における隣接ビットの間でのXNOR
演算の結果により決定されるのであるから、各グループ
内の“1"の数は、グループA,B,C及びＤに関連する21ビ
ットウィンドウの４つのセグメントの各々における、隣
接するビット間での論理値の「非遷移」の数を示すこと
になる。現在の例では、グループA,B,C及びＤの各々
が、ただ一つの“1"を含んでいることが看取される。従
って、現在の例は、事例＃１に相当する。
条件II グループＡを構成しているビットのシーケンス
はグループＣのビットシーケンスに等しく、グループＢ
を構成しているビットのシーケンスはグループＤのビッ
トシーケンスに等しい。即ち、グループＡ＝グループ
Ｃ、そしてグループＢ＝グループＤである。
はグループＣのビットシーケンスに等しく、グループＢ
を構成しているビットのシーケンスはグループＤのビッ
トシーケンスに等しい。即ち、グループＡ＝グループ
Ｃ、そしてグループＢ＝グループＤである。
本発明によれば、第一、第二、及び第三のラッチ150,
154及び158の中に同じ同期文字が格納されている場合
に、そしてその場合にのみ、条件Ｉと条件IIが両方とも
満足される。即ち条件Ｉと条件IIの両者は、エンコーダ
18により同じ同期文字が３回繰り返して発生された場合
に、プリアンブル期間の間においてのみ満足される。本
発明のこの側面については、低遷移モード動作に関して
以下で説明する。
154及び158の中に同じ同期文字が格納されている場合
に、そしてその場合にのみ、条件Ｉと条件IIが両方とも
満足される。即ち条件Ｉと条件IIの両者は、エンコーダ
18により同じ同期文字が３回繰り返して発生された場合
に、プリアンブル期間の間においてのみ満足される。本
発明のこの側面については、低遷移モード動作に関して
以下で説明する。
上記したように、ラッチ150,154及び158により提供さ
れた21ビットウィンドウの内部の隣接するビットは、ス
テップ160（図５）の間に排他的否定論理和を取られ
る。エンコーダ18によって生成される帯域内文字又は帯
域外文字の各々は、長さがちょうど10ビットであるか
ら、21ビットウィンドウには、一番目、二番目、及び三
番目の10ビット文字の全部又は一部が含まれることにな
る。21ビットのウィンドウが、これらの一番目、二番
目、及び三番目の10ビット文字からのビットを含む種々
の形を以下に示す。
れた21ビットウィンドウの内部の隣接するビットは、ス
テップ160（図５）の間に排他的否定論理和を取られ
る。エンコーダ18によって生成される帯域内文字又は帯
域外文字の各々は、長さがちょうど10ビットであるか
ら、21ビットウィンドウには、一番目、二番目、及び三
番目の10ビット文字の全部又は一部が含まれることにな
る。21ビットのウィンドウが、これらの一番目、二番
目、及び三番目の10ビット文字からのビットを含む種々
の形を以下に示す。
ビットの数一番目の文字 二番目の文字 三番目の文字 １ 10 10 ２ 10 ９ ３ 10 ８ ４ 10 ７ ５ 10 ６ ６ 10 ５ ７ 10 ４ ８ 10 ３ ９ 10 ２ 10 10 １ 各々の文字は帯域内（例えばDATA）文字、又は帯域外
コマンド又は同期（即ちSYNC）文字の何れかであるか
ら、以下のものは、21ビットウィンドウに寄与する一番
目、二番目、及び三番目の10ビット文字の間における、
DATAとSYNCの可能な組み合わせを示すものである。
コマンド又は同期（即ちSYNC）文字の何れかであるか
ら、以下のものは、21ビットウィンドウに寄与する一番
目、二番目、及び三番目の10ビット文字の間における、
DATAとSYNCの可能な組み合わせを示すものである。
例えば、21ビットのウィンドウは、一番目のSYNC文字
の２ビットと、二番目のDATA文字の10ビットと、そして
三番目のDATA文字の９ビットからなることができる（即
ち組み合わせＣ）。
の２ビットと、二番目のDATA文字の10ビットと、そして
三番目のDATA文字の９ビットからなることができる（即
ち組み合わせＣ）。
低遷移モード動作の間、全ての帯域内（例えばDATA）
文字は、帯域内文字の隣接する10ビットの間の論理値
に、最大で３つの論理遷移、或いは同義として、４以上
の「非遷移」を含む。従って、低遷移モード動作に際し
て、二番目の文字がDATA文字である場合には、それは４
以上の論理非遷移を含むことになる。条件Ｉの示すとこ
ろによれば、21ビットのウィンドウ全体の中での論理非
遷移の数は、その中に３つの同じSYNC文字が存在してい
る場合、ちょうど４であるから、二番目の文字がDATA文
字である場合には条件Ｉは満たされない。なぜなら、そ
れは４以上の論理非遷移を含むからである。従って、条
件Ｉが満たされるとするならば、そのとき21ビットウィ
ンドウは組み合わせC,D及びＥ（即ち二番目の文字がDAT
A文字である）によって特定される文字の組からなるこ
とはできない。
文字は、帯域内文字の隣接する10ビットの間の論理値
に、最大で３つの論理遷移、或いは同義として、４以上
の「非遷移」を含む。従って、低遷移モード動作に際し
て、二番目の文字がDATA文字である場合には、それは４
以上の論理非遷移を含むことになる。条件Ｉの示すとこ
ろによれば、21ビットのウィンドウ全体の中での論理非
遷移の数は、その中に３つの同じSYNC文字が存在してい
る場合、ちょうど４であるから、二番目の文字がDATA文
字である場合には条件Ｉは満たされない。なぜなら、そ
れは４以上の論理非遷移を含むからである。従って、条
件Ｉが満たされるとするならば、そのとき21ビットウィ
ンドウは組み合わせC,D及びＥ（即ち二番目の文字がDAT
A文字である）によって特定される文字の組からなるこ
とはできない。
本発明によれば、上に列挙した同期文字は、何れかの
プリアンブル期間の間に伝送された一番目と三番目の文
字が同一である場合に、条件IIが満たされるように選ば
れている。従って組み合わせＢとＦは、条件IIを満足し
ない。それゆえ、組み合わせＡ（即ち３つの連続するSY
NC文字）のみが、条件ＩとIIの両者を満足することにな
る。
プリアンブル期間の間に伝送された一番目と三番目の文
字が同一である場合に、条件IIが満たされるように選ば
れている。従って組み合わせＢとＦは、条件IIを満足し
ない。それゆえ、組み合わせＡ（即ち３つの連続するSY
NC文字）のみが、条件ＩとIIの両者を満足することにな
る。
図５を参照すると、条件Ｉと条件IIの両方が満足され
た場合（ステップ190）には、21ビットウィンドウ内で
検出されたSYNC文字のフレーム境界を識別するために、
以下に記載するようにして、グループＡとＢの内部の選
択された隣接ビットが論理積を取られる（ステップ19
6）。21ビットウィンドウ内のSYNC文字の各々は、非直
列化器34によってラッチ150にロードされるものである
から、各々のSYNC文字のフレーム境界は、かかるSYNC文
字の各々の最初のビットが印加される、非直列化器34か
らのビットラインＲ［9:0］の一つに関して識別するこ
とができる。この識別が達成されたなら、フレーム境界
ポインタ118によって、デコーダに対してこのビットラ
インＲ［9:0］の識別が通知される。
た場合（ステップ190）には、21ビットウィンドウ内で
検出されたSYNC文字のフレーム境界を識別するために、
以下に記載するようにして、グループＡとＢの内部の選
択された隣接ビットが論理積を取られる（ステップ19
6）。21ビットウィンドウ内のSYNC文字の各々は、非直
列化器34によってラッチ150にロードされるものである
から、各々のSYNC文字のフレーム境界は、かかるSYNC文
字の各々の最初のビットが印加される、非直列化器34か
らのビットラインＲ［9:0］の一つに関して識別するこ
とができる。この識別が達成されたなら、フレーム境界
ポインタ118によって、デコーダに対してこのビットラ
インＲ［9:0］の識別が通知される。
ステップ196の論理積演算は、第三のラッチ158（即ち
L3［9:0］）にある全ての隣接ビットの間、及びL3
［０］とL2［９］の間でも実行される。ステップ190の
結果、条件Ｉと条件IIの両者が満たされたことが示され
たならば、ステップ196の論理積演算の結果は、フレー
ム境界ポインタ118の値を示す、ただ一つの論理１のみ
を生成する。現在の例では、L3［9:0］：＝｛101101001
0｝及びL2［９］：＝［１］であり、従ってステップ196
の論理積演算の結果は、｛0010000000｝である。即ち、
21ビットウィンドウの三番目の位置が、同期文字の第一
のビットに対応している。従って現在の例では、フレー
ム境界ポインタ118は、非直列化器34により生成される
各10ビット文字の最初のビットを運ぶものとして、10ビ
ットラインRX［9:0］の三番目（RX［７］）を識別する
ようにセットされる。
L3［9:0］）にある全ての隣接ビットの間、及びL3
［０］とL2［９］の間でも実行される。ステップ190の
結果、条件Ｉと条件IIの両者が満たされたことが示され
たならば、ステップ196の論理積演算の結果は、フレー
ム境界ポインタ118の値を示す、ただ一つの論理１のみ
を生成する。現在の例では、L3［9:0］：＝｛101101001
0｝及びL2［９］：＝［１］であり、従ってステップ196
の論理積演算の結果は、｛0010000000｝である。即ち、
21ビットウィンドウの三番目の位置が、同期文字の第一
のビットに対応している。従って現在の例では、フレー
ム境界ポインタ118は、非直列化器34により生成される
各10ビット文字の最初のビットを運ぶものとして、10ビ
ットラインRX［9:0］の三番目（RX［７］）を識別する
ようにセットされる。
ここでの例示的な実施例では、プリアンブルシーケン
ス（即ち同じ帯域外SYNC文字の３回の繰り返し）は、シ
ステムのパワーアップに際して、及びシリアルリンク30
を介してのデータ伝送の隔たりの間にも送るれる。この
ことは、エンコーダ18とデコーダ44の間でのタイミング
同期を、長期にわたってデータ伝送がない場合であって
も、維持できるようにする。
ス（即ち同じ帯域外SYNC文字の３回の繰り返し）は、シ
ステムのパワーアップに際して、及びシリアルリンク30
を介してのデータ伝送の隔たりの間にも送るれる。この
ことは、エンコーダ18とデコーダ44の間でのタイミング
同期を、長期にわたってデータ伝送がない場合であって
も、維持できるようにする。
図６は、高遷移モード動作に際してデコーダ同期化モ
ジュール114によって実行される、同期化プロセスを示
すフローチャートである。図６によって示されている如
く、高遷移モードの同期化プロセスは、低遷移モード動
作（図５）の間に実行されるものと実質的に似通ってい
る。特に、高遷移モードの同期化プロセスは、低遷移モ
ードの同期化プロセスと、基本的には次の点で異なって
いる。
ジュール114によって実行される、同期化プロセスを示
すフローチャートである。図６によって示されている如
く、高遷移モードの同期化プロセスは、低遷移モード動
作（図５）の間に実行されるものと実質的に似通ってい
る。特に、高遷移モードの同期化プロセスは、低遷移モ
ードの同期化プロセスと、基本的には次の点で異なって
いる。
（ｉ） ステップ160′において、ラッチ150′,154′及
び158′内の隣接するビットに対して、排他的否定論理
和（XNOR）演算ではなく、排他的論理和（XOR）が実行
される。
び158′内の隣接するビットに対して、排他的否定論理
和（XNOR）演算ではなく、排他的論理和（XOR）が実行
される。
（ii） ステップ196′において、各ビットとそのビッ
トの直ぐ右側のビットの補数の間に、論理積演算が実行
される このようにして、このANDゲートは論理“1"を生成し、
“10"又はフレーム境界に対応する「立ち下がりエッ
ジ」を識別する。
トの直ぐ右側のビットの補数の間に、論理積演算が実行
される このようにして、このANDゲートは論理“1"を生成し、
“10"又はフレーム境界に対応する「立ち下がりエッ
ジ」を識別する。
V.エンコーダ及びデコーダ同期化モジュールのハードウ
ェア実施形態 この項においては、エンコーダ18の具体的なハードウ
ェア実施形態と、低遷移モード動作に際して使用するの
に適したデコーダ同期化モジュール114の実施形態につ
いての説明が提示される。ランダム論理でのデコーダ44
の例示的なハードウェア実現形態の説明は、先に項III
において行った。
ェア実施形態 この項においては、エンコーダ18の具体的なハードウ
ェア実施形態と、低遷移モード動作に際して使用するの
に適したデコーダ同期化モジュール114の実施形態につ
いての説明が提示される。ランダム論理でのデコーダ44
の例示的なハードウェア実現形態の説明は、先に項III
において行った。
図7A及び7Bは、エンコーダ18の例示的な実施形態の概
略表示を提供している。ラッチ70からのエンコードされ
る８ビットパラレルデータＤ［7:0］が、遷移カウンタ7
4の７個の排他的ORゲート240に提供されることが看取さ
れる。排他的ORゲート240の出力は、全加算器242,244,2
46及び248の組に提供される。全加算器248のキャリー出
力（Ｃ）は、COUNTライン78に対応し、データＤ［7:0］
のビットの間に４未満の論理遷移が存在したか否かを示
す。ラッチ70から帯域外コマンドを受信している場合に
は、NORゲート260に繋がるコマンドライン（TX_CMD）が
立ち上げられて、COUNTライン78によってCABIロジック9
0の内部でＤ［7:0］の偶数ビットが反転されるのを阻止
するようになっている。そうでない場合には、ラッチか
らのデータＤ［7:0］が本発明に従ってエンコードされ
ているときに、NORゲート260の出力78′は、COUNTライ
ン78の論理値に追従する。
略表示を提供している。ラッチ70からのエンコードされ
る８ビットパラレルデータＤ［7:0］が、遷移カウンタ7
4の７個の排他的ORゲート240に提供されることが看取さ
れる。排他的ORゲート240の出力は、全加算器242,244,2
46及び248の組に提供される。全加算器248のキャリー出
力（Ｃ）は、COUNTライン78に対応し、データＤ［7:0］
のビットの間に４未満の論理遷移が存在したか否かを示
す。ラッチ70から帯域外コマンドを受信している場合に
は、NORゲート260に繋がるコマンドライン（TX_CMD）が
立ち上げられて、COUNTライン78によってCABIロジック9
0の内部でＤ［7:0］の偶数ビットが反転されるのを阻止
するようになっている。そうでない場合には、ラッチか
らのデータＤ［7:0］が本発明に従ってエンコードされ
ているときに、NORゲート260の出力78′は、COUNTライ
ン78の論理値に追従する。
図7Aに示されているように、この例示的な実施例にお
いては、CABIロジック90は、複数のNORゲート270からな
っている。各々のNORゲート270は、COUNTライン78′に
結合された一つの入力と、Ｄ［7:0］の偶数ビットの一
つに接続された別の入力とを含む。CABIロジック90の出
力は、ディスパリティチェッカー96（図7B）の入力に結
合された、中間ラッチ94に提供される。
いては、CABIロジック90は、複数のNORゲート270からな
っている。各々のNORゲート270は、COUNTライン78′に
結合された一つの入力と、Ｄ［7:0］の偶数ビットの一
つに接続された別の入力とを含む。CABIロジック90の出
力は、ディスパリティチェッカー96（図7B）の入力に結
合された、中間ラッチ94に提供される。
図7Bに転じると、ディスパリティチェッカー96は、条
件によりビット反転されたバイトＥ［7:0］の中におけ
る“11"の出現を判定するための、４個のANDゲート290
−293を含んでいる。同様に、Ｅ［7:0］内部での“00"
の出現を検出するために、４個のNORゲート296−299が
備えられている。Ｅ［7:0］内部での“01"及び“10"の
パターンは、１と０を等しい数含んでいるという意味に
おいて、既に「直流平衡」されているから、図7Bの回路
により実行される直流平衡プロセスに際して、こうした
パターンを検出する必要性は存在しない。ANDゲート290
−293により検出された“11"の出現をカウントするため
に、第一の全加算器302と第一の半加算器306が配置され
ている。同様の仕方で、NORゲート296−299により検出
された“00"の出現をカウントするために、第二の全加
算器308と第二の半加算器312が配置されている。全加算
器316と318の第一の対は、カウントされた“11"と“00"
の出現回数の差を判定する。
件によりビット反転されたバイトＥ［7:0］の中におけ
る“11"の出現を判定するための、４個のANDゲート290
−293を含んでいる。同様に、Ｅ［7:0］内部での“00"
の出現を検出するために、４個のNORゲート296−299が
備えられている。Ｅ［7:0］内部での“01"及び“10"の
パターンは、１と０を等しい数含んでいるという意味に
おいて、既に「直流平衡」されているから、図7Bの回路
により実行される直流平衡プロセスに際して、こうした
パターンを検出する必要性は存在しない。ANDゲート290
−293により検出された“11"の出現をカウントするため
に、第一の全加算器302と第一の半加算器306が配置され
ている。同様の仕方で、NORゲート296−299により検出
された“00"の出現をカウントするために、第二の全加
算器308と第二の半加算器312が配置されている。全加算
器316と318の第一の対は、カウントされた“11"と“00"
の出現回数の差を判定する。
直流平衡モジュール98は、３個の入力NORゲート330
と、第一の排他的ORゲート332と、ラッチ336と、第二の
排他的ORゲート338とを含んでいる。全加算器316と318
によって、“11"と“00"の出現回数が等しいと判定され
た場合、Ｅ［８］の補数がＴ［９］の値を決定し、従っ
てバイトＥ［7:0］がCTBIロジック100により反転された
か否かを決定する。カウントされた“00"と“11"の出現
回数が等しくない場合には、Ｔ［９］の値はXORゲート3
32の出力からなる。この点について、XORゲート332の第
一の入力342は全加算器316及び318の対によって生成さ
れた最上位ビット（MSB）からなり、これは現在のディ
スパリティDcur（即ちＥ［7:0］における“1"と“0"の
数の差）のMSBに等しい。XORゲート332に対する第二の
入力344は、累積的ディスパリティDcumのMSBに対応す
る。図7Bにより示されているように、累積的ディスパリ
ティを格納するためのラッチ99は、３個のレジスタ350
−352からなっている。累積的ディスパリティは、全加
算器356と358の逆向きの連鎖、３個の排他的ORゲート36
0−362の組、及び対応する３個の全加算器365−367の組
からなる、ディスパリティ更新器108によって更新され
る。最後に、CTBIロジック100が、８個の排他的ORゲー
ト374の組を含んでいる。
と、第一の排他的ORゲート332と、ラッチ336と、第二の
排他的ORゲート338とを含んでいる。全加算器316と318
によって、“11"と“00"の出現回数が等しいと判定され
た場合、Ｅ［８］の補数がＴ［９］の値を決定し、従っ
てバイトＥ［7:0］がCTBIロジック100により反転された
か否かを決定する。カウントされた“00"と“11"の出現
回数が等しくない場合には、Ｔ［９］の値はXORゲート3
32の出力からなる。この点について、XORゲート332の第
一の入力342は全加算器316及び318の対によって生成さ
れた最上位ビット（MSB）からなり、これは現在のディ
スパリティDcur（即ちＥ［7:0］における“1"と“0"の
数の差）のMSBに等しい。XORゲート332に対する第二の
入力344は、累積的ディスパリティDcumのMSBに対応す
る。図7Bにより示されているように、累積的ディスパリ
ティを格納するためのラッチ99は、３個のレジスタ350
−352からなっている。累積的ディスパリティは、全加
算器356と358の逆向きの連鎖、３個の排他的ORゲート36
0−362の組、及び対応する３個の全加算器365−367の組
からなる、ディスパリティ更新器108によって更新され
る。最後に、CTBIロジック100が、８個の排他的ORゲー
ト374の組を含んでいる。
図8A及び8Bは、デコーダ同期化モジュール114の好ま
しい実施形態の概略的な表示を提供している。図8Aにお
いて、L3［9:0］,L2［9:0］及びL1［9:0］のそれぞれを
格納するための、10ビットのラッチ150,154及び158の各
々は、10個のＤフリップフロップのアレイを用いて実現
することができる。L3［9:0］,L2［9:0］及びL1［９］
に対応する21ビットのウィンドウの中に含まれる隣接ビ
ットの排他的否定論理和を取るために、複数のXNORゲー
ト402が備えられている。次にXNORゲート402のグループ
Ａ、グループＢ、グループＣ、及びグループＤの出力は
それぞれ、“1"カウンタ172,174,176及び178に提供され
ている。図8Aに示されているように、条件Ｉの存在は、
４個のNANDゲート410−413からなるランダム論理190aに
よって検出される。
しい実施形態の概略的な表示を提供している。図8Aにお
いて、L3［9:0］,L2［9:0］及びL1［9:0］のそれぞれを
格納するための、10ビットのラッチ150,154及び158の各
々は、10個のＤフリップフロップのアレイを用いて実現
することができる。L3［9:0］,L2［9:0］及びL1［９］
に対応する21ビットのウィンドウの中に含まれる隣接ビ
ットの排他的否定論理和を取るために、複数のXNORゲー
ト402が備えられている。次にXNORゲート402のグループ
Ａ、グループＢ、グループＣ、及びグループＤの出力は
それぞれ、“1"カウンタ172,174,176及び178に提供され
ている。図8Aに示されているように、条件Ｉの存在は、
４個のNANDゲート410−413からなるランダム論理190aに
よって検出される。
次に図8Bに転じると、条件IIの存在が、参照番号190b
により識別されたランダム論理構成によって識別され
る。ランダム論理190bは、10個のXORゲート422の組を含
み、これらの出力は図示のように、NANDゲート426及び4
28に提供される。NANDゲート426及び428の出力は、NOR
ゲート430の入力に結合され、その出力は条件IIが満た
される場合に論理“1"に駆動される。最後に、ANDゲー
ト440の出力（SYNC_SIG）の論理状態が、条件Ｉ及び条
件IIが満足されたか否か（即ち同期が達成されたかどう
か）を示すことになる。そうであれば、L3［9:0］とL2
［９］の中の隣接するビットが、ANDゲート450の組によ
って論理積を取られる（図５のステップ196）。その出
力PTR［9:0］はフレーム境界ポインタ118からなり、こ
れはデコーダ44に対し、伝送された10ビット文字Ｔ［9:
0］の各々の最初のビットＴ［０］に対して、ビットラ
インRX［9:0］のどれが対応するのかを通知する。
により識別されたランダム論理構成によって識別され
る。ランダム論理190bは、10個のXORゲート422の組を含
み、これらの出力は図示のように、NANDゲート426及び4
28に提供される。NANDゲート426及び428の出力は、NOR
ゲート430の入力に結合され、その出力は条件IIが満た
される場合に論理“1"に駆動される。最後に、ANDゲー
ト440の出力（SYNC_SIG）の論理状態が、条件Ｉ及び条
件IIが満足されたか否か（即ち同期が達成されたかどう
か）を示すことになる。そうであれば、L3［9:0］とL2
［９］の中の隣接するビットが、ANDゲート450の組によ
って論理積を取られる（図５のステップ196）。その出
力PTR［9:0］はフレーム境界ポインタ118からなり、こ
れはデコーダ44に対し、伝送された10ビット文字Ｔ［9:
0］の各々の最初のビットＴ［０］に対して、ビットラ
インRX［9:0］のどれが対応するのかを通知する。
好ましい実施例についての以上の説明は、当業者が本
発明の製造又は使用をすることができるように提示され
たものである。当業者には、これらの実施例の種々の変
形が容易に想起可能であり、本明細書に定義した一般的
な原理は、発明力を用いることなしに、他の実施形態に
適用することができる。従って本発明はここに示した実
施例に限定されることを意図するものではなく、本明細
書に開示した原理及び新規な特徴と矛盾しない、最も広
い範囲を与えられるべきものである。
発明の製造又は使用をすることができるように提示され
たものである。当業者には、これらの実施例の種々の変
形が容易に想起可能であり、本明細書に定義した一般的
な原理は、発明力を用いることなしに、他の実施形態に
適用することができる。従って本発明はここに示した実
施例に限定されることを意図するものではなく、本明細
書に開示した原理及び新規な特徴と矛盾しない、最も広
い範囲を与えられるべきものである。
フロントページの続き (72)発明者 キム，ソンヨン 大韓民国ソウル，セオチョ−グ，セオチ ョ−ドン，ムジガエオ・アパートメン ト・５−1107 (72)発明者 リー，デイビッド，ディー アメリカ合衆国カリフォルニア州94306, パロ・アルト，レッドウッド・サーク ル・3715 (56)参考文献 特開 昭59−169253（ＪＰ，Ａ) 特開 昭64−5229（ＪＰ，Ａ) 特開 昭64−27827（ＪＰ，Ａ) 特開 平２−94922（ＪＰ，Ａ) 特開 平２−276315（ＪＰ，Ａ) 国際公開92／22160（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14
Claims (39)
- 【請求項１】８ビットのデータブロックの入力シーケン
スから、文字の直流平衡シーケンスを生成するための方
法であって、 前記８ビットのデータブロックの各々における論理遷移
の数に応じて前記８ビットのデータブロックのビットの
補数を選択的に取り、選択的に補数の取られたデータブ
ロックを生成するステップと、 先に前記文字の論理値へとエンコードされた、前記選択
的に補数の取られたデータブロックの論理値の中に含ま
れる、異なる種類の論理値の数における、累積的ディス
パリティを決定するステップと、 エンコードされつつある前記選択的に補数の取られたデ
ータブロックの現在のブロックと関連する、候補文字に
おける現在のディスパリティを決定するステップと、及
び 前記現在のディスパリティが前記累積的ディスパリティ
の第一の極性と反対の極性である場合に、前記候補文字
を前記選択的に補数の取られたデータブロックの前記現
在のブロックに割り当て、前記現在のディスパリティが
前記第一の極性である場合に、前記候補文字の補数を前
記選択的に補数の取られたデータブロックの前記現在の
ブロックに割り当てるステップとからなる方法。 - 【請求項２】補数を選択的に取る前記ステップが、前記
論理遷移を所定数未満有する前記８ビットのデータブロ
ックの前記ビットの所定ビットの補数を選択的に取るス
テップを含む、請求項１の方法。 - 【請求項３】補数を選択的に取る前記ステップが、前記
論理遷移を所定数以上有する前記８ビットのデータブロ
ックの前記ビットの所定ビットの補数を選択的に取るス
テップを含む、請求項１の方法。 - 【請求項４】前記候補文字に関連する現在の８ビットの
データブロックが所定数未満の遷移を有する場合に、前
記候補文字の所定ビットを第一の論理値にセットし、他
の場合に前記所定ビットを前記第一の論理値の補数にセ
ットするステップをさらに含む、請求項１の方法。 - 【請求項５】前記候補文字に関連する現在の８ビットの
データブロックが所定数以上の遷移を有する場合に、前
記候補文字の所定ビットを第一の論理値にセットし、他
の場合に前記所定ビットを前記第一の論理値の補数にセ
ットするステップをさらに含む、請求項１の方法。 - 【請求項６】前記選択的に補数の取られたデータブロッ
クの一つに割り当てられた文字の各々における所定のビ
ットの論理値が、前記選択的に補数の取られたデータブ
ロックに対して候補文字又はその補数が割り当てられた
か否かを示す、請求項１の方法。 - 【請求項７】候補文字における現在のディスパリティを
決定する前記ステップが、前記候補文字のビットに対し
て論理分析を実行するステップを含む、請求項１の方
法。 - 【請求項８】前記８ビットのデータブロックのうち所定
数未満の論理遷移を有する特定のデータブロックに特殊
文字の表示を割り当てるステップをさらに含み、前記特
殊文字が前記特殊文字のデータブロックに対応しない前
記８ビットのデータブロックのデータブロックと別個に
符号化される、請求項１の方法。 - 【請求項９】８ビットのデータブロックの入力シーケン
スから、文字の直流平衡シーケンスを生成するための２
進データ符号化装置であって、 前記８ビットのデータブロックの各々における論理遷移
の数に応じて前記８ビットのデータブロックのビットの
補数を選択的に取り、選択的に補数の取られたデータブ
ロックを生成する手段と、 先に前記文字の論理値へとエンコードされた、前記選択
的に補数の取られたデータブロックの論理値の中に含ま
れる、異なる種類の論理値の数における、累積的ディス
パリティを決定する手段と、 エンコードされつつある前記選択的に補数の取られたデ
ータブロックの現在のブロックと関連する、候補文字に
おける現在のディスパリティを決定する手段と、及び 前記現在のディスパリティが前記累積的ディスパリティ
の第一の極性と反対の極性である場合に、前記候補文字
を前記選択的に補数の取られたデータブロックの前記現
在のブロックに割り当て、前記現在のディスパリティが
前記第一の極性である場合に、前記候補文字の補数を前
記選択的に補数の取られたデータブロックの前記現在の
ブロックに割り当てる手段とからなる、２進データ符号
化装置。 - 【請求項１０】補数を選択的に取る前記手段が、前記論
理遷移と所定数未満有する前記８ビットのデータブロッ
クの前記ビットの所定ビットの補数を選択的に取る手段
を含む、請求項９の２進データ符号化装置。 - 【請求項１１】補数を選択的に取る前記手段が、前記論
理遷移を所定数以上有する前記８ビットのデータブロッ
クの前記ビットの所定ビットの補数を選択的に取る手段
を含む、請求項９の２進データ符号化装置。 - 【請求項１２】前記現在の８ビットのデータブロックが
所定数未満の遷移を有する場合に、前記候補文字の所定
ビットを第一の論理値にセットする手段と、他の場合に
前記所定ビットを前記第一の論理値の補数にセットする
手段をさらに含む、請求項９の２進データ符号化装置。 - 【請求項１３】前記現在の８ビットのデータブロックが
所定数以上の遷移を有する場合に、前記候補文字の所定
ビットを第一の論理値にセットする手段と、他の場合に
前記所定ビットを前記第一の論理値の補数にセットする
手段をさらに含む、請求項９の２進データ符号化装置。 - 【請求項１４】前記選択的に補数の取られたデータブロ
ックの一つに割り当てられた文字の各々における所定の
ビットの論理値が、前記選択的に補数の取られたデータ
ブロックに対して候補文字又はその補数が割り当てられ
たか否かを示す、請求項９の２進データ符号化装置。 - 【請求項１５】候補文字における現在のディスパリティ
を決定する前記手段が、前記候補文字のビットに対して
論理分析を実行する手段を含む、請求項９の２進データ
符号化装置。 - 【請求項１６】前記８ビットのデータブロックのうち所
定数未満の論理遷移を有する特定のデータブロックに特
殊文字の表示を割り当て、前記特殊文字のデータブロッ
クに対応しない前記８ビットのデータブロックのデータ
ブロックと別個に前記特殊文字を符号化する手段をさら
に含む、請求項９の２進データ符号化装置。 - 【請求項１７】デジタル入力データをデータ文字にエン
コードし、制御データを制御文字にエンコードする手段
と、前記データ文字の各々が第一の範囲内において第一
の複数の論理遷移を有し、前記制御文字の各々が前記第
一の範囲と異なる第二の範囲内において第二の複数の論
理遷移を有することと、 前記データ文字及び前記制御文字をシリアルデータスト
リームに変換し、前記シリアルデータストリームを通信
リンクを介して伝送する手段と、 前記通信リンクから前記シリアルデータストリームを受
信し、受信したデータ文字及び制御文字をそこから回復
する手段と、及び 前記受信した制御文字及び前記受信したデータ文字にお
いて検出された論理遷移の数に基づいて、前記受信した
制御文字を前記受信したデータ文字から分離し、前記受
信したデータ文字と前記受信した制御文字を復号するた
めの手段、とからなる高速デジタル信号伝送システム。 - 【請求項１８】前記エンコードする手段がさらに、前記
入力データ内の８ビットデータブロックのビットについ
て、前記８ビットデータブロックの各々における論理遷
移の数に基づいて選択的に補数を取り、それにより選択
的に補数の取られたデータブロックを生成する手段を含
む、請求項17の高速デジタル信号伝送システム。 - 【請求項１９】前記エンコードする手段がさらに、 先に前記文字の論理値へとエンコードされた、前記選択
的に補数の取られたデータブロックの論理値の中に含ま
れる、異なる種類の論理値の数における、累積的ディス
パリティを決定する手段と、 エンコードされつつある前記選択的に補数の取られたデ
ータブロックの現在のブロックと関連する、候補文字に
おける現在のディスパリティを決定する手段と、及び 前記現在のディスパリティが前記累積的ディスパリティ
の第一の極性と反対の極性である場合に、前記候補文字
を前記選択的に補数の取られたデータブロックの前記現
在のブロックに割り当て、前記現在のディスパリティが
前記第一の極性である場合に、前記候補文字の補数を前
記選択的に補数の取られたデータブロックの前記現在の
ブロックに割り当てる手段とを含む、請求項17の高速デ
ジタル信号伝送システム。 - 【請求項２０】前記伝送する手段が同期文字の少なくと
も３回の繰り返しを伝送する手段を含み、前記同期文字
が前記第二の範囲内で選択された数の論理遷移を有し、
前記分離する手段が前記通信リンクから受信した前記同
期文字の前記少なくとも３回の繰り返しの一つの境界を
検出する手段を含む、請求項17の高速デジタル信号伝送
システム。 - 【請求項２１】前記境界を検出する手段が、 前記通信リンクからのビットの入力セットをレジスタに
結合する手段と、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化する手段と、及び 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定する手段とを含む、請求項20の高速デジタル
伝送システム。 - 【請求項２２】前記境界を検出する手段がさらに、前記
ビットの入力セットに対する第二の組の論理演算の実行
結果に基づいて、前記同期文字の前記境界を識別する検
出論理手段を含む、請求項21の高速デジタル伝送システ
ム。 - 【請求項２３】前記比較する手段が、前記グループの第
一と第三を比較し、前記グループの第二と第四を比較す
る手段を含み、前記グループの第一と前記グループの第
三が等しく、前記グループの第二と前記グループの第四
が等しい場合に、前記ビットの入力セットが前記同期文
字の前記少なくとも３回の繰り返しに相当する、請求項
21の高速デジタル伝送システム。 - 【請求項２４】前記第二の組の論理演算が、前記ビット
の入力セットの第二のサブセットの隣接するビットに対
して実行される論理AND演算に相当する、請求項21のシ
ステム。 - 【請求項２５】前記同期文字の前記繰り返しの各々が10
ビットを含み、前記グループ化する手段が前記ビットの
入力セットの前記第一のサブセットから前記グループを
４つ形成する手段を含み、前記第一のサブセットが22ビ
ット未満からなる、請求項21のシステム。 - 【請求項２６】８ビットデータワードの第一のシーケン
スをデータ文字にエンコードし、制御データを制御文字
にエンコードする第一のエンコーダ手段と、前記データ
文字の各々が第一の範囲内において第一の複数の論理遷
移を有し、前記制御文字の各々が前記第一の範囲と異な
る第二の範囲内において第二の複数の論理遷移を有する
ことと、 前記データ文字及び前記制御文字に応答する直列化器
と、前記直列化器の出力に結合され、前記データ文字及
び前記制御文字を通信リンクを介して伝送するためのリ
ンク送信機と、及び 前記データ文字及び前記制御文字の受信したものにおけ
る論理遷移の数に基づいて、前記通信リンクから受信し
た、前記データ文字及び前記制御文字の受信したものを
分離する手段、 とからなる高速デジタルビデオ信号伝送システム。 - 【請求項２７】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するためのシステムであって、前
記同期文字が所定範囲内に幾つかの論理遷移を有するも
のにおいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合する手段と、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化する手段と、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定する手段と、及び 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
る検出論理手段を含むシステム。 - 【請求項２８】前記比較する手段が、前記グループの第
一と第三を比較し、前記グループの第二と第四を比較す
る手段を含み、前記グループの第一と前記グループの第
三が等しく、前記グループの第二と前記グループの第四
が等しい場合に、前記ビットの入力セットが前記同期文
字の前記少なくとも３回の繰り返しに相当する、請求項
27の高速デジタル伝送システム。 - 【請求項２９】前記第二の組の論理演算が、前記ビット
の入力セットの第二のサブセットの隣接するビットに対
して実行される論理AND演算に相当する、請求項27のシ
ステム。 - 【請求項３０】前記同期文字の前記繰り返しの各々が10
ビットを含み、前記グループ化する手段が前記ビットの
入力セットの前記第一のサブセットから前記グループを
４つ形成する手段を含み、前記第一のサブセットが22ビ
ット未満からなる、請求項27のシステム。 - 【請求項３１】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するための方法であって、前記同
期文字が所定範囲内に幾つかの論理遷移を有するものに
おいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合するステップと、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化するステップと、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定するステップと、及び 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
るステップと含む方法。 - 【請求項３２】前記比較するステップが、前記グループ
の第一と第三を比較し、前記グループの第二と第四を比
較するステップを含み、前記グループの第一と前記グル
ープの第三が等しく、前記グループの第二と前記グルー
プの第四が等しい場合に、前記ビットの入力セットが前
記同期文字の前記少なくとも３回の繰り返しに相当す
る、請求項31の方法。 - 【請求項３３】前記第二の組の論理演算が、前記ビット
の入力セットの第二のサブセットの隣接するビットに対
して実行される論理AND演算に相当する。請求項31の方
法。 - 【請求項３４】前記同期文字の前記繰り返しの各々が10
ビットを含み、前記グループ化するステップが前記ビッ
トの入力セットの前記第一のサブセットから前記グルー
プを４つ形成するステップを含み、前記第一のサブセッ
トが22ビット未満からなる、請求項31の方法。 - 【請求項３５】デジタルデータの高速伝送方法であっ
て、 （ｉ）８ビットのデータブロックの各々における論理遷
移の数に応じて前記８ビットのデータブロックの入力シ
ーケンスのビットの補数を選択的に取り、選択的に補数
の取られたデータブロックを生成し、（ii）先に前記文
字の論理値へとエンコードされた、前記選択的に補数の
取られたデータブロックの論理値に関連する論理値にお
ける、累積的ディスパリティを決定し、（iii）エンコ
ードされつつある前記選択的に補数の取られたデータブ
ロックの現在のブロックと関連する、候補文字における
現在のディスパリティを決定し、及び（iv）前記現在の
ディスパリティが前記累積的ディスパリティの第一の極
性と反対の極性である場合に、前記候補文字を前記選択
的に補数の取られたデータブロックの前記現在のブロッ
クに割り当て、前記現在のディスパリティが前記第一の
極性である場合に、前記候補文字の補数を前記選択的に
補数の取られたデータブロックの前記現在のブロックに
割り当てることにより、８ビットのデータブロックの入
力シーケンスを文字のシーケンスにエンコードするステ
ップと、 各々の文字をシリアルデータストリングに変換するステ
ップと、及び 前記シリアルデータストリングの各々を通信リンクを介
して伝送するステップとからなる方法。 - 【請求項３６】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するためのシステムであって、前
記同期文字が所定範囲内に幾つかの論理遷移を有するも
のにおいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合する手段と、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化する手段と、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定する手段と、 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
る検出論理手段とを含み、 前記比較する手段が、前記グループの第一と第三を比較
し、前記グループの第二と第四を比較する手段を含み、
前記グループの第一と前記グループの第三が等しく、前
記グループの第二と前記グループの第四が等しい場合
に、前記ビットの入力セットが前記同期文字の前記少な
くとも３回の繰り返しに相当する、システム。 - 【請求項３７】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するためのシステムであって、前
記同期文字が所定範囲内に幾つかの論理遷移を有するも
のにおいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合する手段と、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化する手段と、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定する手段と、 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
る検出論理手段とを含み、 前記同期文字の前記繰り返しの各々が10ビットを含み、
前記グループ化する手段が前記ビットの入力セットの前
記第一のサブセットから前記グループを４つ形成する手
段を含み、前記第一のサブセットが22ビット未満からな
る、システム。 - 【請求項３８】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するための方法であって、前記同
期文字が所定範囲内に幾つかの論理遷移を有するものに
おいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合するステップと、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化するステップと、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定するステップと、 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
るステップとを含み、 前記比較するステップが、前記グループの第一と第三を
比較し、前記グループの第二と第四を比較するステップ
を含み、前記グループの第一と前記グループの第三が等
しく、前記グループの第二と前記グループの第四が等し
い場合に、前記ビットの入力セットが前記同期文字の前
記少なくとも３回の繰り返しに相当する、方法。 - 【請求項３９】同期文字の境界を、前記同期文字の少な
くとも３回の繰り返しを含む符号化されたシリアルデー
タストリーム内で検出するための方法であって、前記同
期文字が所定範囲内に幾つかの論理遷移を有するものに
おいて、 前記符号化されたシリアルデータストリームからのビッ
トの入力セットをレジスタに結合するステップと、 前記ビットの入力セットの少なくとも第一のサブセット
の隣接するビットに対して第一の組の論理演算を実行
し、前記事前定義された論理演算の結果をグループの組
にグループ化するステップと、 前記グループを比較して前記ビットの入力セットが前記
同期文字の前記少なくとも３回の繰り返しに対応するか
否かを判定するステップと、 前記ビットの入力セットに対する第二の組の論理演算の
実行結果に基づいて、前記同期文字の前記境界を識別す
るステップとを含み、 前記同期文字の前記繰り返しの各々が10ビットを含み、
前記グループ化するステップが前記ビットの入力セット
の前記第一のサブセットから前記グループを４つ形成す
るステップを含み、前記第一のサブセットが22ビット未
満からなる、方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US539,816 | 1995-10-05 | ||
| US08/539,816 US5999571A (en) | 1995-10-05 | 1995-10-05 | Transition-controlled digital encoding and signal transmission system |
| US08/539,816 | 1995-10-05 | ||
| PCT/US1996/015661 WO1997013347A2 (en) | 1995-10-05 | 1996-09-30 | Transition-controlled digital encoding and signal transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11500887A JPH11500887A (ja) | 1999-01-19 |
| JP3204672B2 true JP3204672B2 (ja) | 2001-09-04 |
Family
ID=24152770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51435397A Expired - Lifetime JP3204672B2 (ja) | 1995-10-05 | 1996-09-30 | 遷移制御されたデジタルエンコード及び信号伝送システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5999571A (ja) |
| EP (1) | EP0883950B1 (ja) |
| JP (1) | JP3204672B2 (ja) |
| KR (3) | KR100318031B1 (ja) |
| AU (1) | AU7202496A (ja) |
| CA (1) | CA2233906C (ja) |
| DE (1) | DE69619560T2 (ja) |
| WO (1) | WO1997013347A2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738417B1 (en) | 1998-09-10 | 2004-05-18 | Silicon Image, Inc. | Method and apparatus for bidirectional data transfer between a digital display and a computer |
| KR100296787B1 (ko) | 1998-11-06 | 2001-10-26 | 구본준, 론 위라하디락사 | 액정표시장치용러쉬커런트방지회로 |
| KR100313243B1 (ko) | 1998-12-31 | 2002-06-20 | 구본준, 론 위라하디락사 | 데이터 전송 장치 및 그 방법 |
| US6870930B1 (en) | 1999-05-28 | 2005-03-22 | Silicon Image, Inc. | Methods and systems for TMDS encryption |
| KR100669095B1 (ko) | 1999-12-28 | 2007-01-16 | 엘지.필립스 엘시디 주식회사 | 데이터 송/수신 방법 및 장치와 이를 이용한 액정표시장치와 그 구동방법 |
| KR100708078B1 (ko) * | 2000-05-04 | 2007-04-16 | 삼성전자주식회사 | 디지털 비디오 데이터 전송방법, 수신방법, 전송장치,그리고 수신장치 |
| JP3712631B2 (ja) | 2000-06-19 | 2005-11-02 | シャープ株式会社 | 伝送方法および伝送システム並びに通信装置 |
| US7257129B2 (en) * | 2000-11-22 | 2007-08-14 | Silicon Image | Memory architecture with multiple serial communications ports |
| US6909385B2 (en) | 2001-07-09 | 2005-06-21 | Seagate Technology Llc | Method and apparatus for suppressing low frequency content in digital data |
| DE10145722A1 (de) | 2001-09-17 | 2003-04-24 | Infineon Technologies Ag | Konzept zur sicheren Datenkommunikation zwischen elektronischen Bausteinen |
| US7142612B2 (en) * | 2001-11-16 | 2006-11-28 | Rambus, Inc. | Method and apparatus for multi-level signaling |
| WO2003058946A2 (en) | 2001-12-24 | 2003-07-17 | Silicon Image, Inc. | Method and system for video and auxiliary data transmission over a serial link |
| US20030152154A1 (en) * | 2002-02-14 | 2003-08-14 | Johnson Ryan C. | Coding and decoding system and method for high-speed data transmission |
| US7190738B2 (en) * | 2002-03-07 | 2007-03-13 | Stmicroelectronics, Inc. | Data assisted serial link decoder using oversampling |
| US7296211B2 (en) * | 2002-06-25 | 2007-11-13 | Lockheed Martin Corporation | System and method for transferring data on a data link |
| JP4034172B2 (ja) * | 2002-11-20 | 2008-01-16 | Ｎｅｃエレクトロニクス株式会社 | エンコーダ、デコーダおよびデータ転送装置 |
| US7366268B2 (en) * | 2002-12-02 | 2008-04-29 | Matsushita Electric Industrial Co., Ltd. | Selective data inversion in ultra-wide band communications to eliminate line frequencies |
| US7113550B2 (en) * | 2002-12-10 | 2006-09-26 | Rambus Inc. | Technique for improving the quality of digital signals in a multi-level signaling system |
| US7965837B2 (en) * | 2003-04-30 | 2011-06-21 | Sony Corporation | Method and system for wireless digital video presentation |
| US7562379B2 (en) * | 2003-12-22 | 2009-07-14 | Sony Corporation | Method and system for wireless digital multimedia presentation |
| US7302631B2 (en) * | 2004-07-16 | 2007-11-27 | Rambus Inc. | Low overhead coding techniques |
| US20060126751A1 (en) * | 2004-12-10 | 2006-06-15 | Anthony Bessios | Technique for disparity bounding coding in a multi-level signaling system |
| US7656321B2 (en) * | 2005-06-02 | 2010-02-02 | Rambus Inc. | Signaling system |
| US7627044B2 (en) * | 2005-10-31 | 2009-12-01 | Silicon Image, Inc. | Clock-edge modulated serial link with DC-balance control |
| EP1962448A1 (de) * | 2007-02-23 | 2008-08-27 | INOVA Semiconductors GmbH | Verfahren und Vorrichtung zum Übertragen eines seriellen Datenrahmens |
| US7477169B2 (en) * | 2007-02-26 | 2009-01-13 | Ati Technologies Ulc | Robust control/delineation in serial streams |
| JP5485736B2 (ja) * | 2009-02-10 | 2014-05-07 | パナソニック株式会社 | 送信装置 |
| US9665527B2 (en) | 2014-12-09 | 2017-05-30 | Intel Corporation | Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines |
| KR20220054591A (ko) | 2019-08-30 | 2022-05-03 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 부호화 장치, 부호화 방법, 복호 장치, 복호 방법 및 프로그램 |
| US11996937B2 (en) | 2019-08-30 | 2024-05-28 | Sony Semiconductor Solutions Corporation | Encoding device, encoding method, decoding device, decoding method, and program |
| KR20230029628A (ko) * | 2020-06-30 | 2023-03-03 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 부호화 장치, 부호화 방법, 복호 장치, 복호 방법 및 프로그램 |
| US12081376B2 (en) | 2021-11-05 | 2024-09-03 | Samsung Display Co., Ltd. | DC balanced transition encoding |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216426A (en) * | 1979-03-02 | 1980-08-05 | Burroughs Corporation | Self-clocked data transmission system having automatic signal reversing means |
| US4463342A (en) * | 1979-06-14 | 1984-07-31 | International Business Machines Corporation | Method and means for carry-over control in the high order to low order pairwise combining of digits of a decodable set of relatively shifted finite number strings |
| JPS57170652A (en) * | 1981-04-15 | 1982-10-20 | Nec Corp | Transmitting system for burst signal |
| US4408189A (en) * | 1981-05-18 | 1983-10-04 | Northern Telecom Limited | Method and apparatus for code conversion of binary to multilevel signals |
| US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
| US4528550A (en) * | 1983-10-31 | 1985-07-09 | Northern Telecom Limited | Method and apparatus for code conversion of binary of multilevel signals |
| US4584695A (en) * | 1983-11-09 | 1986-04-22 | National Semiconductor Corporation | Digital PLL decoder |
| FR2570905B1 (fr) * | 1984-05-23 | 1987-01-09 | Cit Alcatel | Procede de transmission synchrone de donnees et dispositif pour sa mise en oeuvre |
| US4709170A (en) * | 1984-08-20 | 1987-11-24 | National Semiconductor Corp. | Subnanosecond programmable phase shifter for a high frequency digital PLL |
| JPH0721942B2 (ja) * | 1984-10-11 | 1995-03-08 | ソニー株式会社 | チヤンネル符号化方法 |
| US4864303A (en) * | 1987-02-13 | 1989-09-05 | Board Of Trustees Of The University Of Illinois | Encoder/decoder system and methodology utilizing conservative coding with block delimiters, for serial communication |
| US4744081A (en) * | 1987-05-18 | 1988-05-10 | Northern Telecom Limited | Frame find circuit and method |
| US4975916A (en) * | 1988-07-26 | 1990-12-04 | International Business Machines Corporation | Character snychronization |
| US5438621A (en) * | 1988-11-02 | 1995-08-01 | Hewlett-Packard Company | DC-free line code and bit and frame synchronization for arbitrary data transmission |
| US5022051A (en) * | 1988-11-02 | 1991-06-04 | Hewlett-Packard Company | DC-free line code for arbitrary data transmission |
| US4926447A (en) * | 1988-11-18 | 1990-05-15 | Hewlett-Packard Company | Phase locked loop for clock extraction in gigabit rate data communication links |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| FR2664770A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Procede et systeme de transmission numerique de donnees en serie. |
| US5132633A (en) * | 1991-05-21 | 1992-07-21 | National Semiconductor Corporation | PLL using a multi-phase frequency correction circuit in place of a VCO |
| US5200979A (en) * | 1991-06-06 | 1993-04-06 | Northern Telecom Limited | High speed telecommunication system using a novel line code |
| US5239561A (en) * | 1991-07-15 | 1993-08-24 | National Semiconductor Corporation | Phase error processor |
| EP0523885A1 (en) * | 1991-07-15 | 1993-01-20 | National Semiconductor Corporation | Phase detector for very high frequency clock and data recovery circuits |
| US5295079A (en) * | 1991-07-18 | 1994-03-15 | National Semiconductor Corporation | Digital testing techniques for very high frequency phase-locked loops |
| US5410600A (en) * | 1991-11-18 | 1995-04-25 | Broadband Communications Products, Inc. | Pre-scramble encoding method and apparatus for digital communication |
| US5387911A (en) * | 1992-02-21 | 1995-02-07 | Gleichert; Marc C. | Method and apparatus for transmitting and receiving both 8B/10B code and 10B/12B code in a switchable 8B/10B transmitter and receiver |
| US5420545A (en) * | 1993-03-10 | 1995-05-30 | National Semiconductor Corporation | Phase lock loop with selectable frequency switching time |
| US5359301A (en) * | 1993-03-26 | 1994-10-25 | National Semiconductor Corporation | Process-, temperature-, and voltage-compensation for ECL delay cells |
| US5339050A (en) * | 1993-04-27 | 1994-08-16 | National Semiconductor Corp. | Frequency synthesizing phase lock loop with unvarying loop parameters |
| US5329251A (en) * | 1993-04-28 | 1994-07-12 | National Semiconductor Corporation | Multiple biasing phase-lock-loops controlling center frequency of phase-lock-loop clock recovery circuit |
| US5304952A (en) * | 1993-05-10 | 1994-04-19 | National Semiconductor Corporation | Lock sensor circuit and method for phase lock loop circuits |
-
1995
- 1995-10-05 US US08/539,816 patent/US5999571A/en not_active Expired - Lifetime
-
1996
- 1996-09-30 DE DE69619560T patent/DE69619560T2/de not_active Expired - Lifetime
- 1996-09-30 WO PCT/US1996/015661 patent/WO1997013347A2/en active IP Right Grant
- 1996-09-30 KR KR1020017001012A patent/KR100318031B1/ko not_active IP Right Cessation
- 1996-09-30 AU AU72024/96A patent/AU7202496A/en not_active Abandoned
- 1996-09-30 JP JP51435397A patent/JP3204672B2/ja not_active Expired - Lifetime
- 1996-09-30 CA CA002233906A patent/CA2233906C/en not_active Expired - Fee Related
- 1996-09-30 KR KR1019980702532A patent/KR100319129B1/ko not_active IP Right Cessation
- 1996-09-30 KR KR1020017001011A patent/KR100337467B1/ko not_active IP Right Cessation
- 1996-09-30 EP EP96933200A patent/EP0883950B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100319129B1 (ko) | 2002-02-19 |
| KR19990064053A (ko) | 1999-07-26 |
| US5999571A (en) | 1999-12-07 |
| WO1997013347A3 (en) | 1997-07-31 |
| KR100337467B1 (ko) | 2002-05-30 |
| DE69619560T2 (de) | 2002-10-24 |
| EP0883950A2 (en) | 1998-12-16 |
| KR100318031B1 (ko) | 2001-12-22 |
| AU7202496A (en) | 1997-04-28 |
| CA2233906C (en) | 2005-09-20 |
| EP0883950B1 (en) | 2002-02-27 |
| JPH11500887A (ja) | 1999-01-19 |
| DE69619560D1 (de) | 2002-04-04 |
| WO1997013347A2 (en) | 1997-04-10 |
| CA2233906A1 (en) | 1997-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3204672B2 (ja) | 遷移制御されたデジタルエンコード及び信号伝送システム | |
| JP3542809B2 (ja) | 遷移制御された平衡エンコード体系 | |
| JP3341845B2 (ja) | デジタルビデオ伝送のためのブロックコーディング | |
| EP0824817B1 (en) | Apparatus and method for communicating data word blocks together with control words | |
| US6694024B2 (en) | Transmitting data words | |
| US6430230B1 (en) | Methods of encoding payload bits for transmission | |
| WO1996007132A1 (en) | Method and apparatus for synchronized transmission of data between a network adaptor and multiple transmission channels | |
| JPH0666053B2 (ja) | エラー検出および同時スイッチングノイズ減少装置および方法 | |
| US5734341A (en) | Encoding digital data | |
| US6111528A (en) | Communications arrangements for network digital data processing system | |
| US5805087A (en) | Encoding scheme | |
| US5742135A (en) | System for maintaining polarity synchronization during AMI data transfer | |
| US7302631B2 (en) | Low overhead coding techniques | |
| US7991096B1 (en) | Data sampling method and apparatus using through-transition counts to reject worst sampling position | |
| CA2411385C (en) | Transition controlled balanced encoding scheme | |
| KR20100064442A (ko) | 버스 신호의 인코딩, 디코딩 방법 및 장치 | |
| Hukare et al. | Design and Simulation of Physical Layer of Peripheral Component Interconnect Express (PCIe) Protocol | |
| US7460563B1 (en) | Determination of interleaving channels in a serial interleaver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080629 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |