JP3341845B2 - デジタルビデオ伝送のためのブロックコーディング - Google Patents
デジタルビデオ伝送のためのブロックコーディングInfo
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Description
【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、デジタル伝送システムのためのコード体系
に関する。より特定的には、本発明は、高速バイト同期
化がデコーディングの迅速な開始を可能にする、直流平
衡され、遷移制御されたコーディングシステムに関する
ものである。
に関する。より特定的には、本発明は、高速バイト同期
化がデコーディングの迅速な開始を可能にする、直流平
衡され、遷移制御されたコーディングシステムに関する
ものである。
2.関連技術の記述 電子技術及びコンピュータ技術が発展し続けるにつれ
て、手近に位置していようと或いは遠くにあろうと、異
なる装置の間で情報を通信することの重要性はますます
重要になっている。例えば今や、回路基板上の異なるチ
ップの間、システム中の異なる回路基板の間、そして異
なるシステム相互の間での、高速通信に対して備えるこ
とは、これまでにも増して望ましいことである。また特
に、グラフィック又はビデオ情報、多重の入出力チャン
ネル、ローカルエリアネットワーク、及びこれらに類す
るものを用いた、集約的データ消費システムにおいて
は、データ通信のために大量のデータが必要とされるこ
とを考慮すれば、こうした通信を非常に高速で行うこと
も、ますます望ましくなっている。
て、手近に位置していようと或いは遠くにあろうと、異
なる装置の間で情報を通信することの重要性はますます
重要になっている。例えば今や、回路基板上の異なるチ
ップの間、システム中の異なる回路基板の間、そして異
なるシステム相互の間での、高速通信に対して備えるこ
とは、これまでにも増して望ましいことである。また特
に、グラフィック又はビデオ情報、多重の入出力チャン
ネル、ローカルエリアネットワーク、及びこれらに類す
るものを用いた、集約的データ消費システムにおいて
は、データ通信のために大量のデータが必要とされるこ
とを考慮すれば、こうした通信を非常に高速で行うこと
も、ますます望ましくなっている。
特に望ましいのは、個々のパーソナルコンピュータ、
ワークステーション、或いはその他の計算機装置といっ
た、通常はデータがパラレルデータバスを用いて内部転
送されるものが、比較的単純な伝送ラインを介して相互
に通信できるようにすることである。現在一般的に入手
可能な計算機システムの内部の、64ビット及びより幅広
いデータ経路とは対照的に、こうした伝送ラインは典型
的には、一つ又は二つだけの導体を含んでなる。コンピ
ュータディスプレイへのビデオデータの転送の場合、並
びにデジタルカメラからコンピュータシステムへの高速
ビデオ入力の場合にも、既存の相互接続インタフェース
は通常、かかるパラレルデータ経路を用いている。最
近、ディスプレイの解像度が向上した結果として、この
ような相互接続システムの所要帯域幅は増大した。この
ことは、電磁妨害雑音（EMI）並びに伝送路ノイズを増
大させ、それによって安全性と信頼性に関する懸念を生
じさせている。加えて、液晶ディスプレイパネルの進化
によって必要とされる、多数の信号及びデータライン
が、相互干渉の可能性を増大させている。
ワークステーション、或いはその他の計算機装置といっ
た、通常はデータがパラレルデータバスを用いて内部転
送されるものが、比較的単純な伝送ラインを介して相互
に通信できるようにすることである。現在一般的に入手
可能な計算機システムの内部の、64ビット及びより幅広
いデータ経路とは対照的に、こうした伝送ラインは典型
的には、一つ又は二つだけの導体を含んでなる。コンピ
ュータディスプレイへのビデオデータの転送の場合、並
びにデジタルカメラからコンピュータシステムへの高速
ビデオ入力の場合にも、既存の相互接続インタフェース
は通常、かかるパラレルデータ経路を用いている。最
近、ディスプレイの解像度が向上した結果として、この
ような相互接続システムの所要帯域幅は増大した。この
ことは、電磁妨害雑音（EMI）並びに伝送路ノイズを増
大させ、それによって安全性と信頼性に関する懸念を生
じさせている。加えて、液晶ディスプレイパネルの進化
によって必要とされる、多数の信号及びデータライン
が、相互干渉の可能性を増大させている。
パラレルデータをシリアル形式に高速変換し、シリア
ルリンクを介して伝送するのに備えようとする、多数の
製品が市販されている。こうした製品の一つに、ヒュー
レット・パッカード社製のＧ−リンクチップセットがあ
る。このチップセットは送信セットを含み、21ビット幅
のパラレルデータを扱うことができる。しかしながら、
必要とされる速度を得るために、このチップセットはバ
イポーラプロセスを用いて製造されており、また受信機
と送信機に別々のチップを必要とする。こうした解決策
は、非常に電力消費型であり、高価につく。
ルリンクを介して伝送するのに備えようとする、多数の
製品が市販されている。こうした製品の一つに、ヒュー
レット・パッカード社製のＧ−リンクチップセットがあ
る。このチップセットは送信セットを含み、21ビット幅
のパラレルデータを扱うことができる。しかしながら、
必要とされる速度を得るために、このチップセットはバ
イポーラプロセスを用いて製造されており、また受信機
と送信機に別々のチップを必要とする。こうした解決策
は、非常に電力消費型であり、高価につく。
別の商業的な解決策が、フランスのブル社により提供
されている。このブル社の技術は、パラレルからシリア
ルへのデータ変換のために、周波数逓倍器を採用してい
る。こうしたデバイスは通常、シリコン基板に対してノ
イズを導入し、チップ上の他の逓倍器に干渉する。加え
て、このブル社の技術は、パラレルからシリアルへの変
換のために、排他的ORツリーを使用する。排他的ORツリ
ーの使用は周知であり、かかるデバイスの全ての経路を
介しての遅延を等化することが困難であることも、よく
知られている。加えて、このブル社の技術は、論理の完
全な振れを有する出力信号を用いている。このことは、
より遅い性能に帰着する。
されている。このブル社の技術は、パラレルからシリア
ルへのデータ変換のために、周波数逓倍器を採用してい
る。こうしたデバイスは通常、シリコン基板に対してノ
イズを導入し、チップ上の他の逓倍器に干渉する。加え
て、このブル社の技術は、パラレルからシリアルへの変
換のために、排他的ORツリーを使用する。排他的ORツリ
ーの使用は周知であり、かかるデバイスの全ての経路を
介しての遅延を等化することが困難であることも、よく
知られている。加えて、このブル社の技術は、論理の完
全な振れを有する出力信号を用いている。このことは、
より遅い性能に帰着する。
シリアルリンクを介しての伝送特性を改良するため
の、種々の技術が存在している。例えば、クロックの回
復を促進し、交流結合を可能にすべく、伝送されるシリ
アルデータの周波数スペクトルを変えるために、伝送コ
ードを採用することができる。伝送コードの各々はまた
通常、文字同期、フレーム区切り、及び恐らくは診断目
的で使用される、データアルファベット中には含まれて
いない特殊文字をも提供する。コーディングはまた、伝
送媒体を通じての伝播中に生ずる信号歪みを制限する手
段として、伝送帯域幅を低減するためにも用いられ得
る。ワイヤリンクの場合には、ドライバ及び受信回路を
伝送ラインから分離することを可能にし、またライン上
での信号歪みを低減させるために、直流成分を含まず、
また低周波数成分が殆どないコードを用いることが望ま
しい。効率的なコーディングシステムはまた、デコーデ
ィングに際してクロック情報を取り出すことができるよ
うな仕方でもって、エンコードされたデータでクロック
情報をエンコードする性質のものであるべきである。こ
のことは、専用クロックラインを介して別個のクロック
信号を提供する必要性を回避させる。というのは、デコ
ーディングに際して回復されるクロック情報を代わり
に、受信回路により用いることができるからである。
の、種々の技術が存在している。例えば、クロックの回
復を促進し、交流結合を可能にすべく、伝送されるシリ
アルデータの周波数スペクトルを変えるために、伝送コ
ードを採用することができる。伝送コードの各々はまた
通常、文字同期、フレーム区切り、及び恐らくは診断目
的で使用される、データアルファベット中には含まれて
いない特殊文字をも提供する。コーディングはまた、伝
送媒体を通じての伝播中に生ずる信号歪みを制限する手
段として、伝送帯域幅を低減するためにも用いられ得
る。ワイヤリンクの場合には、ドライバ及び受信回路を
伝送ラインから分離することを可能にし、またライン上
での信号歪みを低減させるために、直流成分を含まず、
また低周波数成分が殆どないコードを用いることが望ま
しい。効率的なコーディングシステムはまた、デコーデ
ィングに際してクロック情報を取り出すことができるよ
うな仕方でもって、エンコードされたデータでクロック
情報をエンコードする性質のものであるべきである。こ
のことは、専用クロックラインを介して別個のクロック
信号を提供する必要性を回避させる。というのは、デコ
ーディングに際して回復されるクロック情報を代わり
に、受信回路により用いることができるからである。
ローカルエリアネットワーク（LAN）の内部では、伝
送コード体系は、種々の長さのワードをより長い文字に
変換するために存在する。例えば、３ビットのワードは
４ビットの文字に変換することができ（3B/4B）、４ビ
ットのワードは５ビットの文字に変換できる（4B/5B）
といった具合である。典型的には、コーディングとデコ
ーディングは、「キー」を用いて達成され、そこにおい
て各ワードは対応する文字にマッピングされる。残念な
ことに、この型式のマッピング体系は複雑であり、それ
によって一般に、ランダム論理の使用が排除され、また
ルックアップテーブルその他を包含する具現化形態がし
ばしば必要とされる。ROMを用いて実現されるルックア
ップテーブルはかなりのチップ面積を消費し、しかも回
路動作を遅くする傾向があることから、このことは不具
合である。
送コード体系は、種々の長さのワードをより長い文字に
変換するために存在する。例えば、３ビットのワードは
４ビットの文字に変換することができ（3B/4B）、４ビ
ットのワードは５ビットの文字に変換できる（4B/5B）
といった具合である。典型的には、コーディングとデコ
ーディングは、「キー」を用いて達成され、そこにおい
て各ワードは対応する文字にマッピングされる。残念な
ことに、この型式のマッピング体系は複雑であり、それ
によって一般に、ランダム論理の使用が排除され、また
ルックアップテーブルその他を包含する具現化形態がし
ばしば必要とされる。ROMを用いて実現されるルックア
ップテーブルはかなりのチップ面積を消費し、しかも回
路動作を遅くする傾向があることから、このことは不具
合である。
米国特許第4,486,739号には、特別な8B/10Bコード体
系が記載されている。具体的には、２進直流平衡コード
とそれに関連するエンコーダ回路が、８ビットバイトの
情報を伝送用に10個の２進数に翻訳するよう動作可能で
あるとして記載されている。この8B/10Bコーダは、5B/6
B足す3B/4Bのコーダに区分されている。このシステム
は、表向きは直流平衡コーディングを容易にするもの
の、相対的に長い符号化及び復号化間隔を必要とする傾
向がある。
系が記載されている。具体的には、２進直流平衡コード
とそれに関連するエンコーダ回路が、８ビットバイトの
情報を伝送用に10個の２進数に翻訳するよう動作可能で
あるとして記載されている。この8B/10Bコーダは、5B/6
B足す3B/4Bのコーダに区分されている。このシステム
は、表向きは直流平衡コーディングを容易にするもの
の、相対的に長い符号化及び復号化間隔を必要とする傾
向がある。
シリアルデータ伝送を容易にするように用いられる、
コーディング技術の開発は進歩を遂げているが、非常に
高速なシリアルデータ伝送を効率的に支援することので
きるコード体系に対するニーズが残存している。こうし
たコード体系はまた、交流結合とクロック回復を容易に
するために、直流平衡されていなければならない。加え
て、デコーディングの際の高速同期を可能にすることに
より、リアルタイムデータ伝送を容易にすることが可能
なコード体系を提供することも望ましい。
コーディング技術の開発は進歩を遂げているが、非常に
高速なシリアルデータ伝送を効率的に支援することので
きるコード体系に対するニーズが残存している。こうし
たコード体系はまた、交流結合とクロック回復を容易に
するために、直流平衡されていなければならない。加え
て、デコーディングの際の高速同期を可能にすることに
より、リアルタイムデータ伝送を容易にすることが可能
なコード体系を提供することも望ましい。
発明の概要 本発明は、パラレルビデオデータストリームと、ビデ
オディスプレイタイミング信号及び制御信号を、３つの
高速シリアルデータチャンネルへと、高解像度ディスプ
レイ（800×600のカラーピクセル及びそれ以上）及びデ
ジタルビテオ入力／出力のソース／宛先をサポートする
ことのできる速度でもって変換することのできる、高速
ビデオデータ伝送システムを提供する。種々のビデオI/
Oデバイスをサポートする高速での、信頼性があり安全
な（低いEMI）データ伝送を可能にするにも拘わらず、
本発明は低コストのCMOS技術を用いて、比較的低廉に製
造することができる。加えて、ここで用いられる技術は
消費電力要求を低下させ、また必要とされるシリコン面
積の合計を小さくし、メガセルとしてASICに集積化する
ことができる。
オディスプレイタイミング信号及び制御信号を、３つの
高速シリアルデータチャンネルへと、高解像度ディスプ
レイ（800×600のカラーピクセル及びそれ以上）及びデ
ジタルビテオ入力／出力のソース／宛先をサポートする
ことのできる速度でもって変換することのできる、高速
ビデオデータ伝送システムを提供する。種々のビデオI/
Oデバイスをサポートする高速での、信頼性があり安全
な（低いEMI）データ伝送を可能にするにも拘わらず、
本発明は低コストのCMOS技術を用いて、比較的低廉に製
造することができる。加えて、ここで用いられる技術は
消費電力要求を低下させ、また必要とされるシリコン面
積の合計を小さくし、メガセルとしてASICに集積化する
ことができる。
ここで提案されるインタフェースはまた、効率的な具
現化と低電力動作のために新規な直流平衡コード体系を
も用いており、またタイミング信号とビデオ制御信号を
データストリーム中に埋め込む方法をも用いていて、必
要とされる配線数をさらに減少させる。本発明で記述さ
れる相互接続システムは、LCDその他のデジタルインタ
フェースを用いるフラットパネルディスプレイと、ノー
トブックコンピュータ用のビルトインされたデジタルCC
Dカメラとの間をインタフェースするについて、信頼性
のある安全なビデオ伝送のために適用することができ、
或いはディスプレイとホストシステムの間の距離が比較
的長いリモートディスプレイアプリケーションについて
適用することができる。後者の場合、伝送媒体は光ファ
イバであることができ、これはCRTで用いられるアナロ
グビデオ信号ではなく、本発明で提案するようにシリア
ルデジタル信号を用いる。
現化と低電力動作のために新規な直流平衡コード体系を
も用いており、またタイミング信号とビデオ制御信号を
データストリーム中に埋め込む方法をも用いていて、必
要とされる配線数をさらに減少させる。本発明で記述さ
れる相互接続システムは、LCDその他のデジタルインタ
フェースを用いるフラットパネルディスプレイと、ノー
トブックコンピュータ用のビルトインされたデジタルCC
Dカメラとの間をインタフェースするについて、信頼性
のある安全なビデオ伝送のために適用することができ、
或いはディスプレイとホストシステムの間の距離が比較
的長いリモートディスプレイアプリケーションについて
適用することができる。後者の場合、伝送媒体は光ファ
イバであることができ、これはCRTで用いられるアナロ
グビデオ信号ではなく、本発明で提案するようにシリア
ルデジタル信号を用いる。
上述したように、本発明の高速伝送システムは、デー
タバイトの入力シーケンスからの、遷移制御された直流
平衡文字シーケンスを用いる。各々のデータバイト内の
ビットは、各データバイトにおける論理遷移の数に従っ
て選択的に補数を取られ、かくして選択的に補数の取ら
れたデータブロックが生成される。次いで、以前に文字
へとエンコードされた、選択的に補数の取られたデータ
ブロックの論理値の中に含まれる、異なる種類の論理値
の間における、累積的ディスパリティが決定される。加
えて、選択的に補数の取られたデータブロックの現在エ
ンコードされつつあるブロックと関連する、候補文字に
おける現在のディスパリティも決定される。現在のディ
スパリティが、累積的ディスパリティの第一の極性と反
対の極性である場合、候補文字は、選択的に補数の取ら
れたデータブロックの現在のブロックに割り当てられ
る。或いは、現在のディスパリティが第一の極性である
場合は、この候補文字の補数が、選択的に補数の取られ
たデータブロックの現在のブロックに割り当てられる。
タバイトの入力シーケンスからの、遷移制御された直流
平衡文字シーケンスを用いる。各々のデータバイト内の
ビットは、各データバイトにおける論理遷移の数に従っ
て選択的に補数を取られ、かくして選択的に補数の取ら
れたデータブロックが生成される。次いで、以前に文字
へとエンコードされた、選択的に補数の取られたデータ
ブロックの論理値の中に含まれる、異なる種類の論理値
の間における、累積的ディスパリティが決定される。加
えて、選択的に補数の取られたデータブロックの現在エ
ンコードされつつあるブロックと関連する、候補文字に
おける現在のディスパリティも決定される。現在のディ
スパリティが、累積的ディスパリティの第一の極性と反
対の極性である場合、候補文字は、選択的に補数の取ら
れたデータブロックの現在のブロックに割り当てられ
る。或いは、現在のディスパリティが第一の極性である
場合は、この候補文字の補数が、選択的に補数の取られ
たデータブロックの現在のブロックに割り当てられる。
高遷移動作モードにおいては、最小数未満の論理遷移
を含むデータブロック内のビットは選択的に補数を取ら
れて、かかる選択的に補数の取られたデータブロックの
各々が、最大数を越える論理遷移を含むようにされる。
低遷移動作モードにおいては、事前定義数を越える論理
遷移を有するデータブロック内のビットは選択的に補数
を取られて、かかる選択的に補数の取られたデータブロ
ックの各々が、最大数未満の論理遷移を含むようにされ
る。高遷移動作モード及び低遷移動作モードの何れにお
ける、かかる選択的に補数の取られたデータブロックの
各々の符号化文字へのエンコードに際しても、事前定義
ビットがセットされて、選択的な補数化が実行されたこ
とが示される。
を含むデータブロック内のビットは選択的に補数を取ら
れて、かかる選択的に補数の取られたデータブロックの
各々が、最大数を越える論理遷移を含むようにされる。
低遷移動作モードにおいては、事前定義数を越える論理
遷移を有するデータブロック内のビットは選択的に補数
を取られて、かかる選択的に補数の取られたデータブロ
ックの各々が、最大数未満の論理遷移を含むようにされ
る。高遷移動作モード及び低遷移動作モードの何れにお
ける、かかる選択的に補数の取られたデータブロックの
各々の符号化文字へのエンコードに際しても、事前定義
ビットがセットされて、選択的な補数化が実行されたこ
とが示される。
別の側面において、本発明は、高速デジタル信号伝送
システムからなる。このシステムは、デジタル入力デー
タをデータ文字にエンコードし、また制御データを制御
文字にエンコードするエンコーダを含む。データ文字の
各々は、第一の範囲内に第一の複数の論理遷移を有し、
制御文字の各々は、第一の範囲とは異なる第二の範囲内
において、第二の複数の論理遷移を有する。データ文字
及び制御文字はシリアルデータストリームに変換され、
通信リンクを介して伝送される。
システムからなる。このシステムは、デジタル入力デー
タをデータ文字にエンコードし、また制御データを制御
文字にエンコードするエンコーダを含む。データ文字の
各々は、第一の範囲内に第一の複数の論理遷移を有し、
制御文字の各々は、第一の範囲とは異なる第二の範囲内
において、第二の複数の論理遷移を有する。データ文字
及び制御文字はシリアルデータストリームに変換され、
通信リンクを介して伝送される。
この高速デジタル信号伝送システムはさらに、通信リ
ンクからシリアルデータストリームを受信し、受信した
データ文字と制御文字をそこから回復するための、非直
列化器を含んでいる。受信した制御文字は、その内部で
検出される論理遷移の数に基づいて、受信したデータ文
字と識別される。非直列化器と結合されるデコーダが、
受信したデータ文字及び受信した制御文字をデコードす
るように動作する。
ンクからシリアルデータストリームを受信し、受信した
データ文字と制御文字をそこから回復するための、非直
列化器を含んでいる。受信した制御文字は、その内部で
検出される論理遷移の数に基づいて、受信したデータ文
字と識別される。非直列化器と結合されるデコーダが、
受信したデータ文字及び受信した制御文字をデコードす
るように動作する。
図面の簡単な説明 本発明の付加的な目的及び特徴は、添付図面に関連し
て参酌した場合に、以下の詳細な説明及び添付の請求の
範囲から、より容易に明らかとなるものである。
て参酌した場合に、以下の詳細な説明及び添付の請求の
範囲から、より容易に明らかとなるものである。
図１は、ホストコンピュータシステムとシステムのデ
ィスプレイとの間で高速ビデオ伝送が実行される、高速
デジタルビデオ信号伝送システムの高レベルのブロック
図を示す。
ィスプレイとの間で高速ビデオ伝送が実行される、高速
デジタルビデオ信号伝送システムの高レベルのブロック
図を示す。
図２は、ホストコンピュータシステムと、システムの
ディスプレイと、デジタルビデオカメラとの間での、高
速双方向ビデオ信号伝送の例示的な実施形態を示す。
ディスプレイと、デジタルビデオカメラとの間での、高
速双方向ビデオ信号伝送の例示的な実施形態を示す。
図３は、本発明のビデオリンク送信機の好ましい実施
形態の機能ブロック図を示す。
形態の機能ブロック図を示す。
図４は、本発明によるビデオ受信機の機能ブロック図
を示す。
を示す。
図５は、ビデオ受信機内のデータ回復ロジックのブロ
ック図表現を提供している。
ック図表現を提供している。
図６は、高速デジタル伝送システム内に具現化され
た、本発明の直流平衡エンコードシステムを示すブロッ
ク図である。
た、本発明の直流平衡エンコードシステムを示すブロッ
ク図である。
図７は、データのフローチャートの形における、本発
明の直流平衡エンコーダの全体的な機能的編成を示す。
明の直流平衡エンコーダの全体的な機能的編成を示す。
図８は、図６の伝送システム内部に含まれるデコーダ
のブロック図表示を提供している。
のブロック図表示を提供している。
図９は、図８のデコーダの、交互バイト反転デコーダ
モジュールのランダム論理実施形態を示す。
モジュールのランダム論理実施形態を示す。
図10は、図８のデコーダと関連して動作する、デコー
ダ同期モジュールにより実行される同期化プロセスを示
すフローチャートである。
ダ同期モジュールにより実行される同期化プロセスを示
すフローチャートである。
図11は、高遷移モード動作に際して、デコーダ同期モ
ジュールにより実行される同期化プロセスを示すフロー
チャートである。
ジュールにより実行される同期化プロセスを示すフロー
チャートである。
図12A及び図12Bは、エンコーダの例示的な実施形態の
概略表示を提供している。
概略表示を提供している。
図13A及び図13Bは、デコーダ同期モジュールの好まし
い実施形態の概略表示を提供している。
い実施形態の概略表示を提供している。
好ましい実施例の説明 I. 高速デジタルビデオ信号伝送システム 図１は、高速デジタルビデオ信号伝送システムの高レ
ベルブロック図を示しており、そこでは高速ビデオ伝送
が、ホストコンピュータシステムとシステムのディスプ
レイとの間で実行されている。この高速デジタルビデオ
信号伝送システムは、コンピュータシステムのディスプ
レイ／グラフィックコントローラと、ディスプレイ装置
の両者に対して、パラレルインタフェースを提供してい
る。このことは、本発明により企図される高速デジタル
送信機モジュールと受信機モジュールに関するものを除
いては、既存のシステムに対する変更の必要性を回避さ
せる。
ベルブロック図を示しており、そこでは高速ビデオ伝送
が、ホストコンピュータシステムとシステムのディスプ
レイとの間で実行されている。この高速デジタルビデオ
信号伝送システムは、コンピュータシステムのディスプ
レイ／グラフィックコントローラと、ディスプレイ装置
の両者に対して、パラレルインタフェースを提供してい
る。このことは、本発明により企図される高速デジタル
送信機モジュールと受信機モジュールに関するものを除
いては、既存のシステムに対する変更の必要性を回避さ
せる。
図２は、ホストコンピュータシステムと、システムの
ディスプレイと、デジタルビデオカメラとの間での、高
速双方向ビデオ信号伝送の例示的な実施形態を示す。こ
のシステムは、コンピュータシステムのディスプレイ／
グラフィックコントローラと、ディスプレイ装置と、デ
ジタルカメラの三者に対して、パラレルインタフェース
を提供している。図１のビデオ相互接続システムに加え
て、この相互接続システムは、デジタルビデオ入力装置
のための、ビデオ送信機とビデオ受信機を付加してい
る。スキューに不感な、遅延調節体系を採用した結果と
して、単一の伝送クロックライン（ホストコントローラ
からの）しか設ける必要性がない。本発明の遅延調節体
系は、一般にホストコンピュータとディスプレイに対し
て同期して動作する、在来のビデオ取得（キャプチャ）
技術を改良させる。そこでは、キャプチャされたビデオ
をホストコンピュータのグラフィックディスプレイサブ
システム中に取り入れることは、キャプチャされたビデ
オを現在表示されているデータに対して同期させるため
に、かなりのバッファリングを必要とする。
ディスプレイと、デジタルビデオカメラとの間での、高
速双方向ビデオ信号伝送の例示的な実施形態を示す。こ
のシステムは、コンピュータシステムのディスプレイ／
グラフィックコントローラと、ディスプレイ装置と、デ
ジタルカメラの三者に対して、パラレルインタフェース
を提供している。図１のビデオ相互接続システムに加え
て、この相互接続システムは、デジタルビデオ入力装置
のための、ビデオ送信機とビデオ受信機を付加してい
る。スキューに不感な、遅延調節体系を採用した結果と
して、単一の伝送クロックライン（ホストコントローラ
からの）しか設ける必要性がない。本発明の遅延調節体
系は、一般にホストコンピュータとディスプレイに対し
て同期して動作する、在来のビデオ取得（キャプチャ）
技術を改良させる。そこでは、キャプチャされたビデオ
をホストコンピュータのグラフィックディスプレイサブ
システム中に取り入れることは、キャプチャされたビデ
オを現在表示されているデータに対して同期させるため
に、かなりのバッファリングを必要とする。
対照的に、図２に示す本発明の実施形態は、ディスプ
レイ装置とビデオキャプチャ装置（例えばビデオカメ
ラ）の両者に対して、共通のクロックを提供する。ビデ
オキャプチャ装置とディスプレイ装置は何れも同じクロ
ックの下で動作するから、両者の動作は同期させること
ができ、かくしてキャプチャされたビデオはディスプレ
イへと、バッファリングなしに送ることができる。即
ち、ビデオキャプチャ装置は、ビデオディスプレイシス
テムと同期して動作する必要がない。何らかのビデオ処
理が必要とされ、ビデオキャプチャの時点とその後の表
示時点との間に時間遅れが生成される場合には、タイミ
ングを調節して、経路に対して意図的な遅れを挿入する
ことができる。多くの場合、キャプチャされたビデオデ
ータは、ビデオ／グラフィックコントローラ（例えばVG
Aチップ）へとルーティングされて処理され、現在進行
中のグラフィック表示と混合される。こうしたコントロ
ーラは、ここに提示された体系を用いて、ビデオキャプ
チャ動作と表示動作を、容易に同期して実行することが
できる。このことは、ビデオキャプチャと表示の間の非
同期インタフェースにより生ずる可能性のある望ましく
ない副作用を排除するばかりでなく、キャプチャされた
ビデオのバッファリングと同期化のための複雑性（従っ
てコスト）をも低減させることができる。
レイ装置とビデオキャプチャ装置（例えばビデオカメ
ラ）の両者に対して、共通のクロックを提供する。ビデ
オキャプチャ装置とディスプレイ装置は何れも同じクロ
ックの下で動作するから、両者の動作は同期させること
ができ、かくしてキャプチャされたビデオはディスプレ
イへと、バッファリングなしに送ることができる。即
ち、ビデオキャプチャ装置は、ビデオディスプレイシス
テムと同期して動作する必要がない。何らかのビデオ処
理が必要とされ、ビデオキャプチャの時点とその後の表
示時点との間に時間遅れが生成される場合には、タイミ
ングを調節して、経路に対して意図的な遅れを挿入する
ことができる。多くの場合、キャプチャされたビデオデ
ータは、ビデオ／グラフィックコントローラ（例えばVG
Aチップ）へとルーティングされて処理され、現在進行
中のグラフィック表示と混合される。こうしたコントロ
ーラは、ここに提示された体系を用いて、ビデオキャプ
チャ動作と表示動作を、容易に同期して実行することが
できる。このことは、ビデオキャプチャと表示の間の非
同期インタフェースにより生ずる可能性のある望ましく
ない副作用を排除するばかりでなく、キャプチャされた
ビデオのバッファリングと同期化のための複雑性（従っ
てコスト）をも低減させることができる。
図３は、本発明のビデオリンク送信機の好ましい実施
形態の機能ブロック図を示している。図３のビデオリン
ク送信機は集積回路として実施するのに適しており、デ
ータキャプチャ論理ブロックと、３つのデータエンコー
ダと、３つの直列化器と、３つの高速チャンネルドライ
バとからなっている。クロックはまた、データチャンネ
ルと共に余分のチャンネルで伝送されている。データエ
ンコーダは８ビットのデータを、10ビットの遷移制御さ
れた、直流平衡データに変換する。
形態の機能ブロック図を示している。図３のビデオリン
ク送信機は集積回路として実施するのに適しており、デ
ータキャプチャ論理ブロックと、３つのデータエンコー
ダと、３つの直列化器と、３つの高速チャンネルドライ
バとからなっている。クロックはまた、データチャンネ
ルと共に余分のチャンネルで伝送されている。データエ
ンコーダは８ビットのデータを、10ビットの遷移制御さ
れた、直流平衡データに変換する。
図４は、本発明によるビデオ受信機の機能ブロック図
を示している。このビデオリンク受信機チップは、３つ
の差動受信回路と、３つのデータ回復モジュールと、３
つのデコーダと、そしてパネルインタフェースロジック
とからなる。図４において、CKSELピンは、この受信機
チップ用のクロック源を選択する。CKSELがローの場
合、受信機チップのクロックは、RXC＋及びRXC−ピンに
入る伝送されたクロックから導かれる。CKSELがハイの
場合は、受信機チップのクロックは、RXCLKピンから導
かれる。通常のアプリケーションでは、ホストグラフィ
ックコントローラは異なるモードについて異なるクロッ
ク周波数を用いることができ、従って受信機のクロック
は、送信機チップにより伝送されRXC＋及びRXC−ピンに
入るクロックから導かれねばならない。しかしながら、
データが常に所定のクロック周波数で伝送されるという
状況／アプリケーションが存在しうる。この場合には、
クロックは伝送される必要はなく、送信機のクロック周
波数に整合する周波数でもって、RXCLKピンにクロック
を入力することができる。
を示している。このビデオリンク受信機チップは、３つ
の差動受信回路と、３つのデータ回復モジュールと、３
つのデコーダと、そしてパネルインタフェースロジック
とからなる。図４において、CKSELピンは、この受信機
チップ用のクロック源を選択する。CKSELがローの場
合、受信機チップのクロックは、RXC＋及びRXC−ピンに
入る伝送されたクロックから導かれる。CKSELがハイの
場合は、受信機チップのクロックは、RXCLKピンから導
かれる。通常のアプリケーションでは、ホストグラフィ
ックコントローラは異なるモードについて異なるクロッ
ク周波数を用いることができ、従って受信機のクロック
は、送信機チップにより伝送されRXC＋及びRXC−ピンに
入るクロックから導かれねばならない。しかしながら、
データが常に所定のクロック周波数で伝送されるという
状況／アプリケーションが存在しうる。この場合には、
クロックは伝送される必要はなく、送信機のクロック周
波数に整合する周波数でもって、RXCLKピンにクロック
を入力することができる。
図５は、ビデオ受信機内のデータ回復ロジックのブロ
ック図表示を提供している。このデータ回復ロジック
は、受信回路からデータを、PLLから多位相クロックを
取り、オーバサンプリングされたデータを生成して、そ
の後に10ビットの直流平衡出力（Data Out）、データ有
効（Valid）信号、及びデータ回復クロック（RCLK）を
選択する。リセット入力は、テスト目的のためにだけ使
用すべきものである。通常の動作中、この受信機チップ
に対するリセットはない。
ック図表示を提供している。このデータ回復ロジック
は、受信回路からデータを、PLLから多位相クロックを
取り、オーバサンプリングされたデータを生成して、そ
の後に10ビットの直流平衡出力（Data Out）、データ有
効（Valid）信号、及びデータ回復クロック（RCLK）を
選択する。リセット入力は、テスト目的のためにだけ使
用すべきものである。通常の動作中、この受信機チップ
に対するリセットはない。
データ有効（Valid）信号は、出力データ（Data Ou
t）が有効であることを示す。データ有効信号は、デー
タ伝送以前と、受信データがまだデータ回復ロジックに
よって認識されていない、伝送の初期段階においてはロ
ーレベルにある。データ有効信号がローである場合は、
出力データ（Data Out）は有効でなく、違法コードを含
みうるものであるから、出力データは無視しなければな
らない。
t）が有効であることを示す。データ有効信号は、デー
タ伝送以前と、受信データがまだデータ回復ロジックに
よって認識されていない、伝送の初期段階においてはロ
ーレベルにある。データ有効信号がローである場合は、
出力データ（Data Out）は有効でなく、違法コードを含
みうるものであるから、出力データは無視しなければな
らない。
出力データ（Data Out）はデータ回復クロック（RCL
K）に対して同期していなければならず、データ回復ロ
ジックに追従するデコーダロジックにおいて、RCLKの立
ち上がりエッジでラッチされねばならない。
K）に対して同期していなければならず、データ回復ロ
ジックに追従するデコーダロジックにおいて、RCLKの立
ち上がりエッジでラッチされねばならない。
本発明の高速デジタル信号伝送技術は、ギガボーでの
シリアル通信に対して、数多くの実用的な利点をもたら
す。この技術は、マッピング機能を用いる在来のコーダ
と比べて、単純で、十分に特徴のあるコーディングアル
ゴリズムによって、データ変換の速度を向上させること
ができる。送信側は、バイトが属するグループに従って
情報を二つの信号帯域に、データ又はコマンドにエンコ
ードするが、受信側はこの信号帯域を、伝送された記号
中の遷移の発生頻度に基づいて識別する。さらにまたこ
の技術は、同期（sync.）位置をDPLLのバイト同期（syn
c.）ポインタにロードすることにより、プリアンブル時
間を短縮させる。またこの技術は、プリアンブルパター
ンとリンクアイドルパターンを等化させることにより、
対応物相互の間でのクロック同期化に対し、堅固なロッ
ク機構をもたらす。
シリアル通信に対して、数多くの実用的な利点をもたら
す。この技術は、マッピング機能を用いる在来のコーダ
と比べて、単純で、十分に特徴のあるコーディングアル
ゴリズムによって、データ変換の速度を向上させること
ができる。送信側は、バイトが属するグループに従って
情報を二つの信号帯域に、データ又はコマンドにエンコ
ードするが、受信側はこの信号帯域を、伝送された記号
中の遷移の発生頻度に基づいて識別する。さらにまたこ
の技術は、同期（sync.）位置をDPLLのバイト同期（syn
c.）ポインタにロードすることにより、プリアンブル時
間を短縮させる。またこの技術は、プリアンブルパター
ンとリンクアイドルパターンを等化させることにより、
対応物相互の間でのクロック同期化に対し、堅固なロッ
ク機構をもたらす。
図３に示されているように、各々のエンコーダユニッ
トは、８ビットのデータと、データイネーブル（DE）
と、２ビットの制御信号とを、先の項で説明したエンコ
ーダを用いてエンコードする。全てのデータと制御信号
を伝送するために、３つの機能的に同一のエンコーダが
用いられる。このエンコーダは、10ビットの直流平衡コ
ードを生成する。制御信号は、空白時間（DEがロー／非
アクティブの場合）にのみ変化するものとされており、
従って制御信号のレベルは、DEがハイであるアクティブ
データ領域に際しては一定であると仮定される。
トは、８ビットのデータと、データイネーブル（DE）
と、２ビットの制御信号とを、先の項で説明したエンコ
ーダを用いてエンコードする。全てのデータと制御信号
を伝送するために、３つの機能的に同一のエンコーダが
用いられる。このエンコーダは、10ビットの直流平衡コ
ードを生成する。制御信号は、空白時間（DEがロー／非
アクティブの場合）にのみ変化するものとされており、
従って制御信号のレベルは、DEがハイであるアクティブ
データ領域に際しては一定であると仮定される。
DEがローである場合に、制御信号の符号化を行う二つ
の方法がある。第一の方法は、制御信号の遷移（立ち上
がり／立ち下がり）を符号化するものであり、第二の方
法は、制御信号のレベル（ハイ／ロー）を符号化するも
のである。制御信号の遷移がエンコードされる場合に
は、受信機のチップは制御信号用にセットリセットフリ
ップフロップを用い、それらのフリップフロップ用のセ
ット及びリセットパルスを発生するために、遷移コード
が用いられる。
の方法がある。第一の方法は、制御信号の遷移（立ち上
がり／立ち下がり）を符号化するものであり、第二の方
法は、制御信号のレベル（ハイ／ロー）を符号化するも
のである。制御信号の遷移がエンコードされる場合に
は、受信機のチップは制御信号用にセットリセットフリ
ップフロップを用い、それらのフリップフロップ用のセ
ット及びリセットパルスを発生するために、遷移コード
が用いられる。
制御信号の遷移をエンコードするのであれば、以下の
表に示すように、各々のエンコーダ用に合計で265個の
直流平衡コードが必要となる。
表に示すように、各々のエンコーダ用に合計で265個の
直流平衡コードが必要となる。
制御信号の遷移をエンコードすることの主たる利点
は、空白時間（DEがローのとき）の間にC257が非常に頻
繁に発生され、従って受信機のチップによって、「周期
的同期化コード」として用いることができるという事実
にある。しかしながら、制御信号の遷移をエンコードす
る場合には、実際に制御信号の遷移がない場合でも、DE
がローに下がったときに制御信号の状態を伝送するため
に、制御信号「遷移」コードを送る必要がある。制御信
号が如何なる遷移も行わない場合に、受信機のチップの
制御信号セットリセットフリップフロップを周期的に初
期化するためには、このことは重要である。従って例え
ば、DEがローに下がり、制御１がハイレベルにあり、制
御０がローレベルにある場合には、エンコーダはC263コ
ードを出力しなければならない。
は、空白時間（DEがローのとき）の間にC257が非常に頻
繁に発生され、従って受信機のチップによって、「周期
的同期化コード」として用いることができるという事実
にある。しかしながら、制御信号の遷移をエンコードす
る場合には、実際に制御信号の遷移がない場合でも、DE
がローに下がったときに制御信号の状態を伝送するため
に、制御信号「遷移」コードを送る必要がある。制御信
号が如何なる遷移も行わない場合に、受信機のチップの
制御信号セットリセットフリップフロップを周期的に初
期化するためには、このことは重要である。従って例え
ば、DEがローに下がり、制御１がハイレベルにあり、制
御０がローレベルにある場合には、エンコーダはC263コ
ードを出力しなければならない。
制御信号のレベルをエンコードする場合には、以下の
表に示すように、各々のエンコーダについて、全部で26
0個の10ビットの直流平衡コードが必要とされる。
表に示すように、各々のエンコーダについて、全部で26
0個の10ビットの直流平衡コードが必要とされる。
制御信号のレベルをエンコードする利点は、それが必
要とするコード数がより少ないという事実にあるが、し
かし空白時間の間は、４つの余分のコード（C257,C258,
C259,C260）の何れかが他よりも多く発生するという保
証はない。従って「周期的同期化コード」が望ましい場
合には、これら４つの余分のコードの全てを同期化のた
めに用いることが可能であることが重要である。制御信
号のレベルをエンコードする方法は、制御信号の遷移を
エンコードする方法よりもずっと好ましいが、これは、
それによって受信機チップ上での制御信号出力の初期化
をより良好に行うことができるからである（グラフィッ
クチップの初期化前にDE信号と制御信号に何の遷移もな
い可能性があり、その場合には制御信号セットリセット
フリップフロップがある程度の時間にわたって誤った状
態に初期化され、従ってパネルに対して潜在的なダメー
ジを与え得る）。
要とするコード数がより少ないという事実にあるが、し
かし空白時間の間は、４つの余分のコード（C257,C258,
C259,C260）の何れかが他よりも多く発生するという保
証はない。従って「周期的同期化コード」が望ましい場
合には、これら４つの余分のコードの全てを同期化のた
めに用いることが可能であることが重要である。制御信
号のレベルをエンコードする方法は、制御信号の遷移を
エンコードする方法よりもずっと好ましいが、これは、
それによって受信機チップ上での制御信号出力の初期化
をより良好に行うことができるからである（グラフィッ
クチップの初期化前にDE信号と制御信号に何の遷移もな
い可能性があり、その場合には制御信号セットリセット
フリップフロップがある程度の時間にわたって誤った状
態に初期化され、従ってパネルに対して潜在的なダメー
ジを与え得る）。
低電力高速データ伝送のためのビデオリンク回路技術の
例示的な実施形態 デジタルビデオリンクは、３つのデータラインと関連
するクロックラインからなり、変圧器又はコンデンサに
結合するために直流平衡コーディングを備え、低減され
た差動ロジック振れ（スイング）を備える。信号伝送媒
体は、twinaxケーブルのような終端された銅ワイヤ又は
ツイストペア若しくは光ファイバケーブルの何れであっ
てもよく、光ファイバの場合にはレーザダイオードとPI
Nダイオードのそれぞれのためのドライバと増幅器は、
ビデオリンクのための信号ロード及びソースである。銅
ワイヤ上での電圧の振れは調節可能であるが、500mVが
通常推奨される電圧である。電圧の振れは銅ワイヤ上で
は差動的であるから、ワイヤ上の全信号は、シングルエ
ンド信号の場合よりも二倍大きな振れを有する。1Vの差
動振れは受信機を駆動するのに十分に大きなものである
から、ワイヤの品質と長さに応じて、性能を犠牲にする
ことなしに、電圧の振れを低減させることができる。事
実、ケーブル上の電圧は送信機により供給される電流に
よって発現されるものであるから、振れが低減されれ
ば、電力の散逸も低減することができる。またケーブル
の特性インピーダンスが大きいと、同じ電圧でも電流の
量が低減され、さらに電力が小さくなる。従って、最大
電流低減のために標準的なレベルを用いない場合には、
送信機が外部調節可能な電流レベルを有するようにする
ことが非常に重要である。振れの小さな信号は４つの終
端されたラインでしか用いないから、完全なパラレルワ
イヤが多量のEMIを放射し終端されいないラインが多く
のアンテナとして作用するのに対して、電磁妨害雑音
（EMI）はかなり低減されることになる。
例示的な実施形態 デジタルビデオリンクは、３つのデータラインと関連
するクロックラインからなり、変圧器又はコンデンサに
結合するために直流平衡コーディングを備え、低減され
た差動ロジック振れ（スイング）を備える。信号伝送媒
体は、twinaxケーブルのような終端された銅ワイヤ又は
ツイストペア若しくは光ファイバケーブルの何れであっ
てもよく、光ファイバの場合にはレーザダイオードとPI
Nダイオードのそれぞれのためのドライバと増幅器は、
ビデオリンクのための信号ロード及びソースである。銅
ワイヤ上での電圧の振れは調節可能であるが、500mVが
通常推奨される電圧である。電圧の振れは銅ワイヤ上で
は差動的であるから、ワイヤ上の全信号は、シングルエ
ンド信号の場合よりも二倍大きな振れを有する。1Vの差
動振れは受信機を駆動するのに十分に大きなものである
から、ワイヤの品質と長さに応じて、性能を犠牲にする
ことなしに、電圧の振れを低減させることができる。事
実、ケーブル上の電圧は送信機により供給される電流に
よって発現されるものであるから、振れが低減されれ
ば、電力の散逸も低減することができる。またケーブル
の特性インピーダンスが大きいと、同じ電圧でも電流の
量が低減され、さらに電力が小さくなる。従って、最大
電流低減のために標準的なレベルを用いない場合には、
送信機が外部調節可能な電流レベルを有するようにする
ことが非常に重要である。振れの小さな信号は４つの終
端されたラインでしか用いないから、完全なパラレルワ
イヤが多量のEMIを放射し終端されいないラインが多く
のアンテナとして作用するのに対して、電磁妨害雑音
（EMI）はかなり低減されることになる。
ビデオ信号は複合された３つの別個の信号、典型的に
はRGBからなり、HSYNC及びVSYNCと呼ばれる二つの同期
信号を伴う。余分のラインを有する代わりに、これら二
つのSYNC信号はコーダにおいてRGBデータと混合され、
それによってデータワイヤの数を３つに限定する。
はRGBからなり、HSYNC及びVSYNCと呼ばれる二つの同期
信号を伴う。余分のラインを有する代わりに、これら二
つのSYNC信号はコーダにおいてRGBデータと混合され、
それによってデータワイヤの数を３つに限定する。
通常のPC又はワークステーション環境では、ビデオ伝
送は単方向、即ちコンピュータからモニターへである。
しかしながら、ビデオ会議が広く行われるマルチメディ
ア環境においては、モニタに取着されたカメラからのビ
デオ信号は、ビデオデータを逆方向に送り戻さねばなら
ない。こうした場合、別個のチャンネルを割り当てる必
要がある。本発明では、完全に別個のチャンネルを付加
する代わりに、双方向についてクロックを共有して、ワ
イヤの数を低減させている。このことが可能なのは、本
発明のスキューに不感なデータ回復体系によるものであ
り、そこでは完全なデータ回復の前に、データに対して
盲目的なオーバサンプリングが実行される。
送は単方向、即ちコンピュータからモニターへである。
しかしながら、ビデオ会議が広く行われるマルチメディ
ア環境においては、モニタに取着されたカメラからのビ
デオ信号は、ビデオデータを逆方向に送り戻さねばなら
ない。こうした場合、別個のチャンネルを割り当てる必
要がある。本発明では、完全に別個のチャンネルを付加
する代わりに、双方向についてクロックを共有して、ワ
イヤの数を低減させている。このことが可能なのは、本
発明のスキューに不感なデータ回復体系によるものであ
り、そこでは完全なデータ回復の前に、データに対して
盲目的なオーバサンプリングが実行される。
送信機 送信機は基本的に、クロックを共有して同じチップ上
に並べて接続された、データ転送速度の速いパラレルリ
ンクである。これは３つのパラレルデータストリームを
受け入れ、それらを３つのシリアルストリームに変換す
る。クロックラインは、伝送ワイヤ上において、データ
転送速度と同じ周波数を持たない。代わりに、所要のク
ロックの僅かに10分の１のパラレルデータの周波数が伝
達される。この体系の利点の一つは、電力の低減であ
る。データ転送速度に必要とされるサンプリングクロッ
クは、オンチップの位相ロックループ（PLL）によって
発生される。
に並べて接続された、データ転送速度の速いパラレルリ
ンクである。これは３つのパラレルデータストリームを
受け入れ、それらを３つのシリアルストリームに変換す
る。クロックラインは、伝送ワイヤ上において、データ
転送速度と同じ周波数を持たない。代わりに、所要のク
ロックの僅かに10分の１のパラレルデータの周波数が伝
達される。この体系の利点の一つは、電力の低減であ
る。データ転送速度に必要とされるサンプリングクロッ
クは、オンチップの位相ロックループ（PLL）によって
発生される。
受信機 受信機は、３つのシリアルデータストリームと共に供
給される、低周波数のクロックを用いて、送信機からの
データストリームを回復する。クロックと３つのデータ
ラインの間には、関連タイミングについて何の仮定もな
いから、受信機はデータを多位相ロックと盲目的にオー
バサンプリングし、デジタルロジックが後の段階で、デ
ジタル領域においてデータを抽出する。多位相クロック
は、データラインと共に持ち込まれる基準クロックか
ら、PLLにおいて発生される。３つのサンプリングされ
たデータからは、一つのデータのみが出力として選択さ
れるから、正確なタイミングが判定された後は、ただ一
つのサンプラだけがアクティブにされる。残りの二つ
は、次ぎにタイミング調節が必要となるまでは、非アク
ティブ状態にとどまり、結果として電力が節約される。
３つのチャンネルは異なるライン長さを有するであろう
から、正確なサンプリング時間はチャンネルごとに異な
りうる。正確なサンプリング時間は個別に獲得され、３
つのデータからは正しいワードがアセンブルされて、間
欠的な同期パターンの情報から、パラレルデータが形成
される。
給される、低周波数のクロックを用いて、送信機からの
データストリームを回復する。クロックと３つのデータ
ラインの間には、関連タイミングについて何の仮定もな
いから、受信機はデータを多位相ロックと盲目的にオー
バサンプリングし、デジタルロジックが後の段階で、デ
ジタル領域においてデータを抽出する。多位相クロック
は、データラインと共に持ち込まれる基準クロックか
ら、PLLにおいて発生される。３つのサンプリングされ
たデータからは、一つのデータのみが出力として選択さ
れるから、正確なタイミングが判定された後は、ただ一
つのサンプラだけがアクティブにされる。残りの二つ
は、次ぎにタイミング調節が必要となるまでは、非アク
ティブ状態にとどまり、結果として電力が節約される。
３つのチャンネルは異なるライン長さを有するであろう
から、正確なサンプリング時間はチャンネルごとに異な
りうる。正確なサンプリング時間は個別に獲得され、３
つのデータからは正しいワードがアセンブルされて、間
欠的な同期パターンの情報から、パラレルデータが形成
される。
以下に述べるところでは、図６−13Bを参照して、本
発明の高速デジタルビデオ信号伝送システム内に取り入
れるのに適した、遷移制御されたエンコード体系につい
て説明する。
発明の高速デジタルビデオ信号伝送システム内に取り入
れるのに適した、遷移制御されたエンコード体系につい
て説明する。
II. エンコードシステムの概観 図６は、高速デジタル伝送システム10内に具現化可能
な、本発明の遷移制御された直流平衡エンコードシステ
ムを示すブロック図である。図６のシステム10において
は、８ビットバイトのパラレルデータ14が、本発明に従
って遷移制御された直流平衡8B/10Bコーディングを実行
するよう動作する、直流平衡エンコーダ18に供給されて
いる。結果として生じる10B符号化文字22は、10ビット
の文字をシリアルデータストリームに変換して、シリア
ルデータリンク30（例えば光ファイバケーブル又はツイ
ストペア銅線）を介して伝送するよう配置された、直列
化器26に供給される。本明細書で記載されるところで
は、エンコーダ18によって実行される符号化アルゴリズ
ムの比較的簡単な数学的特性により、ランダム論理での
経済的な高速実施形態が可能となる。
な、本発明の遷移制御された直流平衡エンコードシステ
ムを示すブロック図である。図６のシステム10において
は、８ビットバイトのパラレルデータ14が、本発明に従
って遷移制御された直流平衡8B/10Bコーディングを実行
するよう動作する、直流平衡エンコーダ18に供給されて
いる。結果として生じる10B符号化文字22は、10ビット
の文字をシリアルデータストリームに変換して、シリア
ルデータリンク30（例えば光ファイバケーブル又はツイ
ストペア銅線）を介して伝送するよう配置された、直列
化器26に供給される。本明細書で記載されるところで
は、エンコーダ18によって実行される符号化アルゴリズ
ムの比較的簡単な数学的特性により、ランダム論理での
経済的な高速実施形態が可能となる。
シリアルデータストリームは、シリアルデータリンク
30から非直列化器34によって受信され、10ビットの文字
データ38に変換される。この10ビットの文字データ38は
次いで、デコーダ44によって８ビットのデータバイト42
へとデコードされる。後述するように、エンコーダ18と
デコーダ44は両方とも、リアルタイムでのデータ処理が
可能な、単純なデジタル論理回路を用いて、経済的に実
現することができる。
30から非直列化器34によって受信され、10ビットの文字
データ38に変換される。この10ビットの文字データ38は
次いで、デコーダ44によって８ビットのデータバイト42
へとデコードされる。後述するように、エンコーダ18と
デコーダ44は両方とも、リアルタイムでのデータ処理が
可能な、単純なデジタル論理回路を用いて、経済的に実
現することができる。
III. 直流平衡遷移制御符号化及び復号化システム 以下では、エンコーダ18の内部で実行される、8B/10B
の遷移制御コード体系について、詳細な説明を行う。こ
こで開示される遷移制御コードは、「帯域内」コード文
字の高遷移セット又は低遷移セットの何れかを使用する
ことを考慮している。高遷移帯域内コード文字の各々
は、入力データバイトから導かれ、この入力データバイ
トにおいては、その８つのビットの間に４以上の論理遷
移が存在している。同様にして、低遷移帯域内コード文
字の各々は、入力データバイトから導かれ、この入力デ
ータバイトにおいては、その８つのビットの間に４未満
の論理遷移が存在している。この体系は、258個の８ビ
ットASC IIコードの128個が４以上の論理遷移を含んで
おり、また残りの128個のASC IIコードが４未満の論理
遷移を含んでいるという事実を利用するものである。
の遷移制御コード体系について、詳細な説明を行う。こ
こで開示される遷移制御コードは、「帯域内」コード文
字の高遷移セット又は低遷移セットの何れかを使用する
ことを考慮している。高遷移帯域内コード文字の各々
は、入力データバイトから導かれ、この入力データバイ
トにおいては、その８つのビットの間に４以上の論理遷
移が存在している。同様にして、低遷移帯域内コード文
字の各々は、入力データバイトから導かれ、この入力デ
ータバイトにおいては、その８つのビットの間に４未満
の論理遷移が存在している。この体系は、258個の８ビ
ットASC IIコードの128個が４以上の論理遷移を含んで
おり、また残りの128個のASC IIコードが４未満の論理
遷移を含んでいるという事実を利用するものである。
４未満の論理遷移を含んでいる128個の８ビットコー
ドの各々は、４以上の論理遷移を含んでいる対応する８
ビットコードにマッピング可能であり、また逆も同じで
あることが見出された。本明細書で記載するように、こ
のマッピングは、マッピングされる８ビットコードの各
々において、事前定義されたビットの補数を取ることに
よって達成できる。高遷移モードの符号化に際しては、
４未満の論理遷移を有する入力バイト内のビットが選択
的に補数を取られ、それによって４以上の論理遷移を有
するバイトにマッピングされる。代わって、低遷移モー
ドの符号化に際しては、４以上の論理遷移を有する入力
バイト内のビットもまた選択的に補数を取られ、それに
よって４未満の論理遷移を有するバイトにマッピングさ
れる。何れの符号化モードに際しても、対応する10ビッ
トの符号化文字の生成に先立って、中間の９ビット符号
化記号を生成するために、選択的に補数の取られたバイ
トに対して、事前定義された値のビットが追加される。
入力バイトが、現在の符号化モード（即ち高遷移モード
又は低遷移モード）により指示された数の論理遷移を含
む場合には、９ビットの中間記号のどれが選択的に補数
を取られたバイトを含むかを識別するために、追加ビッ
トは事前定義された値の補数にセットされる。これによ
り結局、低遷移モードと高遷移モードの動作の両方にお
いて、10ビットの文字に符号化するために、256個の８
ビットコードの全部のセットが利用可能となる。
ドの各々は、４以上の論理遷移を含んでいる対応する８
ビットコードにマッピング可能であり、また逆も同じで
あることが見出された。本明細書で記載するように、こ
のマッピングは、マッピングされる８ビットコードの各
々において、事前定義されたビットの補数を取ることに
よって達成できる。高遷移モードの符号化に際しては、
４未満の論理遷移を有する入力バイト内のビットが選択
的に補数を取られ、それによって４以上の論理遷移を有
するバイトにマッピングされる。代わって、低遷移モー
ドの符号化に際しては、４以上の論理遷移を有する入力
バイト内のビットもまた選択的に補数を取られ、それに
よって４未満の論理遷移を有するバイトにマッピングさ
れる。何れの符号化モードに際しても、対応する10ビッ
トの符号化文字の生成に先立って、中間の９ビット符号
化記号を生成するために、選択的に補数の取られたバイ
トに対して、事前定義された値のビットが追加される。
入力バイトが、現在の符号化モード（即ち高遷移モード
又は低遷移モード）により指示された数の論理遷移を含
む場合には、９ビットの中間記号のどれが選択的に補数
を取られたバイトを含むかを識別するために、追加ビッ
トは事前定義された値の補数にセットされる。これによ
り結局、低遷移モードと高遷移モードの動作の両方にお
いて、10ビットの文字に符号化するために、256個の８
ビットコードの全部のセットが利用可能となる。
従って次のことが理解されよう。即ち高遷移モードで
の動作中に10ビットの符号化文字へと変換された８ビッ
トコードの各々は、４以上の論理遷移を含むものであ
る。同様に、低遷移モードでの動作中に10ビットの符号
化文字へと変換された８ビットコードの各々は、４未満
の論理遷移を含むものである。高遷移モード及び低遷移
モードでの動作の間に生成可能な、これらの10ビット符
号化文字のセットは、それぞれ、「帯域内」符号化文字
の高遷移セット、及び帯域内符号化文字の低遷移セット
として特徴付けられる。高遷移セット内部の256個の帯
域内文字と、低遷移セット内部の256個の帯域内文字を
越えたところには、帯域外の256個の10ビット文字の高
遷移セットと、10ビット文字の低遷移セットとが存在す
る。本発明の別の側面によれば、帯域外文字の高遷移セ
ットと低遷移セットを用いて、種々の同期及びその他の
特殊文字が定義される。高遷移セットに関連するこれら
の「帯域外」文字の一つに対応する文字の各々は、４未
満の論理遷移を含み、コード文字の低遷移セットに関連
する帯域外文字の各々は、４以上の論理遷移を含む。帯
域内文字と帯域外文字の間での遷移数の差は、選択され
た帯域外文字が制御文字として役立つことを許容し、ま
た伝送されたデータストリーム内の帯域内文字から容易
に識別可能なものとする。
の動作中に10ビットの符号化文字へと変換された８ビッ
トコードの各々は、４以上の論理遷移を含むものであ
る。同様に、低遷移モードでの動作中に10ビットの符号
化文字へと変換された８ビットコードの各々は、４未満
の論理遷移を含むものである。高遷移モード及び低遷移
モードでの動作の間に生成可能な、これらの10ビット符
号化文字のセットは、それぞれ、「帯域内」符号化文字
の高遷移セット、及び帯域内符号化文字の低遷移セット
として特徴付けられる。高遷移セット内部の256個の帯
域内文字と、低遷移セット内部の256個の帯域内文字を
越えたところには、帯域外の256個の10ビット文字の高
遷移セットと、10ビット文字の低遷移セットとが存在す
る。本発明の別の側面によれば、帯域外文字の高遷移セ
ットと低遷移セットを用いて、種々の同期及びその他の
特殊文字が定義される。高遷移セットに関連するこれら
の「帯域外」文字の一つに対応する文字の各々は、４未
満の論理遷移を含み、コード文字の低遷移セットに関連
する帯域外文字の各々は、４以上の論理遷移を含む。帯
域内文字と帯域外文字の間での遷移数の差は、選択され
た帯域外文字が制御文字として役立つことを許容し、ま
た伝送されたデータストリーム内の帯域内文字から容易
に識別可能なものとする。
高遷移セットの帯域内文字の各々の中の遷移数が比較
的高いことを考慮すると、文字の高遷移セットは、タイ
ミング回復を促進するために有利に用いることができ
る。他方、低遷移セットのコード文字内の低い数の遷移
は、この文字セットを、電力消費及び／又は電磁妨害雑
音（EMI）を最小限にすることが望ましい用途に用いる
について、最適なものとする。
的高いことを考慮すると、文字の高遷移セットは、タイ
ミング回復を促進するために有利に用いることができ
る。他方、低遷移セットのコード文字内の低い数の遷移
は、この文字セットを、電力消費及び／又は電磁妨害雑
音（EMI）を最小限にすることが望ましい用途に用いる
について、最適なものとする。
本発明の一つの側面によれば、コード文字の低遷移セ
ット及び高遷移セットの両者に関連する同期文字は、デ
ータ回復に際しての迅速な同期を容易にするために選択
される。コード文字の低遷移セットが用いられている場
合、同期に際しては特殊な帯域外文字のグループが用い
られる。各々の特殊同期文字は、２進文字値の間の４よ
り多い事前定義された数（例えば７）の論理遷移と、ま
た文字値の間の事前定義された数（例えば２）の「非遷
移」とを含む。以下で述べるように、特殊同期文字は、
低遷移セットの帯域内文字から特殊同期文字の各々を識
別するために、ランダム論理を使用することができるよ
うに選択される。次のものは、コード文字の低遷移セッ
トと共に用いるための、帯域外同期文字の例示的なセッ
トを構成する。
ット及び高遷移セットの両者に関連する同期文字は、デ
ータ回復に際しての迅速な同期を容易にするために選択
される。コード文字の低遷移セットが用いられている場
合、同期に際しては特殊な帯域外文字のグループが用い
られる。各々の特殊同期文字は、２進文字値の間の４よ
り多い事前定義された数（例えば７）の論理遷移と、ま
た文字値の間の事前定義された数（例えば２）の「非遷
移」とを含む。以下で述べるように、特殊同期文字は、
低遷移セットの帯域内文字から特殊同期文字の各々を識
別するために、ランダム論理を使用することができるよ
うに選択される。次のものは、コード文字の低遷移セッ
トと共に用いるための、帯域外同期文字の例示的なセッ
トを構成する。
1100101010 1101001010 1101010010 1101010100 上記した帯域外同期文字の一つがプリアンブル期間内
に３回又はより多くの連続回数にわたって伝送された場
合でも、関連するデータ回復プロセスの間に同期文字が
確実に検出されるということが、本発明の一つの特徴で
ある。これに関して、「プリアンブル」シーケンスは、
符号化文字の伝送の各々に先行するプリアンブル期間の
間に送られるものである。プリアンブルシーケンスの伝
送は、システムの初期化の一部としてのみではなく、符
号化プロセスと復号化プロセスの間で同期が維持される
のを確実にするために、種々の他の時点においても生ず
るものである。
に３回又はより多くの連続回数にわたって伝送された場
合でも、関連するデータ回復プロセスの間に同期文字が
確実に検出されるということが、本発明の一つの特徴で
ある。これに関して、「プリアンブル」シーケンスは、
符号化文字の伝送の各々に先行するプリアンブル期間の
間に送られるものである。プリアンブルシーケンスの伝
送は、システムの初期化の一部としてのみではなく、符
号化プロセスと復号化プロセスの間で同期が維持される
のを確実にするために、種々の他の時点においても生ず
るものである。
本発明のコード体系は、256個の異なる８ビット２進
コード値に特有の性質に基づくものである。表１を参照
すると、256個の異なる８ビット２進コードは８つのグ
ループG0−G7に分割されており、そこにおいて各々のグ
ループG0−G7内にある２進コードは、同じ数の遷移を含
んでいる。グループG0内部の２進コードの各々は、グル
ープG0のコード内の一つ置きのビットを反転させること
により、グループG7内の対応する２進コードに変換可能
であることが観察される。同様にして、グループG1,G2
及びG3内の２進コードの各々は、一つ置きのビットを反
転させることを通じて、グループG6,G5及びG4のそれぞ
れの中の２進コードの一つへと変換することができる。
本明細書で記載するように、10ビット文字の高遷移セッ
トは、グループG0−G3の８ビット２進コードを符号化す
ることによって得られ、低遷移セットはグループG4−G7
を符号化することによって得られる。
コード値に特有の性質に基づくものである。表１を参照
すると、256個の異なる８ビット２進コードは８つのグ
ループG0−G7に分割されており、そこにおいて各々のグ
ループG0−G7内にある２進コードは、同じ数の遷移を含
んでいる。グループG0内部の２進コードの各々は、グル
ープG0のコード内の一つ置きのビットを反転させること
により、グループG7内の対応する２進コードに変換可能
であることが観察される。同様にして、グループG1,G2
及びG3内の２進コードの各々は、一つ置きのビットを反
転させることを通じて、グループG6,G5及びG4のそれぞ
れの中の２進コードの一つへと変換することができる。
本明細書で記載するように、10ビット文字の高遷移セッ
トは、グループG0−G3の８ビット２進コードを符号化す
ることによって得られ、低遷移セットはグループG4−G7
を符号化することによって得られる。
高遷移符号化モードにおけるエンコーダ18の動作の間
に、それに対して供給されるバイトグループG0−G3内の
８ビット２進コードの各々は、一つ置きのビットを反転
させることを通じて、バイトグループG4−G7内の対応す
る２進コードに変換される。逆に、低遷移符号化モード
における動作に際しては、エンコーダ18に対して提供さ
れるグループG4−G7内の８ビット２進コードの各々は、
グループG0−G3内の対応する２進コードにマッピングさ
れる。ここでの例示的な実施例では、一つ置きのビット
の反転は、８ビット２進コードの偶数ビットを反転させ
ることを通じて行われる。所与の８ビットコードの一つ
置きのビットがこのようにして反転されたならば、この
所与の８ビットコードから結果的に導かれた10ビットの
符号化文字内の事前定義されたビットがセットされて、
バイトグループの間でマッピングが行われたことが示さ
れる。
に、それに対して供給されるバイトグループG0−G3内の
８ビット２進コードの各々は、一つ置きのビットを反転
させることを通じて、バイトグループG4−G7内の対応す
る２進コードに変換される。逆に、低遷移符号化モード
における動作に際しては、エンコーダ18に対して提供さ
れるグループG4−G7内の８ビット２進コードの各々は、
グループG0−G3内の対応する２進コードにマッピングさ
れる。ここでの例示的な実施例では、一つ置きのビット
の反転は、８ビット２進コードの偶数ビットを反転させ
ることを通じて行われる。所与の８ビットコードの一つ
置きのビットがこのようにして反転されたならば、この
所与の８ビットコードから結果的に導かれた10ビットの
符号化文字内の事前定義されたビットがセットされて、
バイトグループの間でマッピングが行われたことが示さ
れる。
さて図７を参照すると、本発明の遷移制御直流平衡エ
ンコーダ18の全体的な機能的編成が、データフローチャ
ートの形で示されている。図７において、エンコードす
べき８ビットのパラレルデータ14は、例えば８つのＤフ
リップフロップからなる入力ラッチ70にラッチされる。
ラッチ70内のパラレルデータ14の各バイトの隣接するビ
ットの間での論理値の遷移（Ｔ）の数をカウントするた
めに、遷移カウンタ74が動作可能である。D7,D6,...D0
（即ちＤ［7:0］）が、入力ラッチ70内にラッチされた
データの８つのビットからなるとすれば、遷移カウンタ
74は次のようにしてＴを求めることができる。
ンコーダ18の全体的な機能的編成が、データフローチャ
ートの形で示されている。図７において、エンコードす
べき８ビットのパラレルデータ14は、例えば８つのＤフ
リップフロップからなる入力ラッチ70にラッチされる。
ラッチ70内のパラレルデータ14の各バイトの隣接するビ
ットの間での論理値の遷移（Ｔ）の数をカウントするた
めに、遷移カウンタ74が動作可能である。D7,D6,...D0
（即ちＤ［7:0］）が、入力ラッチ70内にラッチされた
データの８つのビットからなるとすれば、遷移カウンタ
74は次のようにしてＴを求めることができる。
T:＝（D7xorD6）＋（D6xorD5）＋（D5xorD4）＋（D4xorD3） ＋（D3xorD2）＋（D2xorD1）＋（D1xorD0） ラッチされたバイトのビット間に、４以上の論理遷移
がカウントされたならば（Ｔ＞３）、カウンタ74によっ
てCOUNTライン78は事前定義された論理値にセットさ
れ、そうでない場合には（Ｔ≦３）この事前定義値の補
数にセットされる。以下では、カウンタ74によって４以
上の論理遷移がカウントされたならば（Ｔ＞３）COUNT
＝０であり、他の場合には（Ｔ≦３）COUNT＝１である
とする。
がカウントされたならば（Ｔ＞３）、カウンタ74によっ
てCOUNTライン78は事前定義された論理値にセットさ
れ、そうでない場合には（Ｔ≦３）この事前定義値の補
数にセットされる。以下では、カウンタ74によって４以
上の論理遷移がカウントされたならば（Ｔ＞３）COUNT
＝０であり、他の場合には（Ｔ≦３）COUNT＝１である
とする。
図７に示されているように、遷移コントローラ82はCO
UNTライン78とモード選択ライン86に応答する。モード
選択ライン86は、コード文字の高遷移セット又は低遷移
セットの何れを用いて符号化を実行するかを決定する。
高遷移符号化が有効であることがモード選択ライン86に
よって示され、またラッチ70内に格納されているバイト
内に４未満の論理遷移が存在することがCOUNTライン78
によって記録されたならば、遷移コントローラ82は条件
付き交互ビット反転（CABI）ロジック90に命令して、ラ
ッチ70内に格納されたバイトの偶数ビットを反転させ
る。結果的に生ずる条件付き反転バイトは、４以上の論
理遷移を有し、中間ラッチ94内に格納される。反対に、
高遷移符号化が有効であり、入力ラッチ70に格納された
バイト内でカウントされる論理遷移が４以上である場合
には、遷移コントローラ82はCABIロジック90に、そのバ
イトをラッチ70から（ビット反転なしに）中間ラッチ94
へと単に転送させる。従って高遷移符号化モードに際し
ては、 Ｔ＜４ならば、 Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1 ０であり、 そうではなくＴ≧ならば、 Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0である。
UNTライン78とモード選択ライン86に応答する。モード
選択ライン86は、コード文字の高遷移セット又は低遷移
セットの何れを用いて符号化を実行するかを決定する。
高遷移符号化が有効であることがモード選択ライン86に
よって示され、またラッチ70内に格納されているバイト
内に４未満の論理遷移が存在することがCOUNTライン78
によって記録されたならば、遷移コントローラ82は条件
付き交互ビット反転（CABI）ロジック90に命令して、ラ
ッチ70内に格納されたバイトの偶数ビットを反転させ
る。結果的に生ずる条件付き反転バイトは、４以上の論
理遷移を有し、中間ラッチ94内に格納される。反対に、
高遷移符号化が有効であり、入力ラッチ70に格納された
バイト内でカウントされる論理遷移が４以上である場合
には、遷移コントローラ82はCABIロジック90に、そのバ
イトをラッチ70から（ビット反転なしに）中間ラッチ94
へと単に転送させる。従って高遷移符号化モードに際し
ては、 Ｔ＜４ならば、 Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1 ０であり、 そうではなくＴ≧ならば、 Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0である。
ここで、Ｅ［7:0］は中間ラッチ94内に格納された８つ
のビットからなり、Ｅ［８］はCOUNTラッチ95内に格納
されたCOUNTの値からなる。
のビットからなり、Ｅ［８］はCOUNTラッチ95内に格納
されたCOUNTの値からなる。
低遷移符号化が選択されていることがモード選択ライ
ン86によって示され、またラッチ70内に格納されている
バイト内に４以上の論理遷移が存在することがCOUNTラ
イン78によって記録されたならば、遷移コントローラ82
は条件付き交互ビット反転（CABI）ロジック90に命令し
て、ラッチ70内に格納されたバイトの偶数ビットを反転
させる。他の場合、つまり低遷移符号化が実行されてお
り、入力ラッチ70に格納されたバイト内でカウントされ
る論理遷移が４以上である場合には、格納されたバイト
はビット反転なしに、中間ラッチ94へと単に転送され
る。従って低遷移符号化モードに際しては、 Ｔ＞３ならば、Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1
０であり、 そうでなければ、Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0
である。
ン86によって示され、またラッチ70内に格納されている
バイト内に４以上の論理遷移が存在することがCOUNTラ
イン78によって記録されたならば、遷移コントローラ82
は条件付き交互ビット反転（CABI）ロジック90に命令し
て、ラッチ70内に格納されたバイトの偶数ビットを反転
させる。他の場合、つまり低遷移符号化が実行されてお
り、入力ラッチ70に格納されたバイト内でカウントされ
る論理遷移が４以上である場合には、格納されたバイト
はビット反転なしに、中間ラッチ94へと単に転送され
る。従って低遷移符号化モードに際しては、 Ｔ＞３ならば、Ｅ［8:0］＝‘1'D7 6D5 4D3 2D1
０であり、 そうでなければ、Ｅ［8:0］＝‘0'D7D6D5D4D3D2D1D0
である。
CABIロジック90がラッチ94に対して、適切な範囲内に
幾つかの論理遷移を有するバイトを提供した後に、直流
平衡プロセスが実行される。このプロセスでは、10ビッ
トの符号化文字ストリーム内部の相補的論理値の間にお
ける累積的ディスパリティが、エンコーダ18によって生
成される。本明細書で使用する「累積的ディスパリテ
ィ」（Dcum）という用語は、以下に述べるような仕方で
デコーダ44により達成される同期化に続いて、エンコー
ダ18によって生成される、０ビットに対する１ビットの
過剰さを示すものである。「現在のディスパリティ」
（Dcur）という用語は、ラッチ94内に現在格納されてい
るバイト内部における、０ビットに対する１ビットの過
剰さを参照するものであり、ディスパリティチェッカー
96によって決定される。直流平衡モジュール98は、現在
のディスパリティをラッチ99内に格納された累積的ディ
スパリティに対して比較するよう動作する。この比較結
果は次いで、ラッチ94内に格納されたバイトを、出力レ
ジスタ104への伝送の間に、条件付きバイト反転（CTB
I）ロジック100により反転するか否かを決定するために
使用される。このようにしてCTBIロジック100は、エン
コーダ18により生成されるシリアルストリームに関連す
る累積的ディスパリティを最小限にするように働く。以
下に示すものは、エンコーダにより生成される直流平衡
文字ストリームにおける10ビット文字Ｔ［9:0］の各々
が、中間ラッチ94内に格納されたバイトＥ［7:0］とCOU
NTラッチ95内のビットＥ［８］から導かれる仕方につい
ての論理の記述である。
幾つかの論理遷移を有するバイトを提供した後に、直流
平衡プロセスが実行される。このプロセスでは、10ビッ
トの符号化文字ストリーム内部の相補的論理値の間にお
ける累積的ディスパリティが、エンコーダ18によって生
成される。本明細書で使用する「累積的ディスパリテ
ィ」（Dcum）という用語は、以下に述べるような仕方で
デコーダ44により達成される同期化に続いて、エンコー
ダ18によって生成される、０ビットに対する１ビットの
過剰さを示すものである。「現在のディスパリティ」
（Dcur）という用語は、ラッチ94内に現在格納されてい
るバイト内部における、０ビットに対する１ビットの過
剰さを参照するものであり、ディスパリティチェッカー
96によって決定される。直流平衡モジュール98は、現在
のディスパリティをラッチ99内に格納された累積的ディ
スパリティに対して比較するよう動作する。この比較結
果は次いで、ラッチ94内に格納されたバイトを、出力レ
ジスタ104への伝送の間に、条件付きバイト反転（CTB
I）ロジック100により反転するか否かを決定するために
使用される。このようにしてCTBIロジック100は、エン
コーダ18により生成されるシリアルストリームに関連す
る累積的ディスパリティを最小限にするように働く。以
下に示すものは、エンコーダにより生成される直流平衡
文字ストリームにおける10ビット文字Ｔ［9:0］の各々
が、中間ラッチ94内に格納されたバイトＥ［7:0］とCOU
NTラッチ95内のビットＥ［８］から導かれる仕方につい
ての論理の記述である。
現在のディスパリティ（Dcur）は、ディスパリティチ
ェッカー96によって次のようにして計算される。
ェッカー96によって次のようにして計算される。
Dcur:＝｛（E7andE6）＋（E5andE4）＋（E3andE2）＋（E1andE0）｝ −｛（E7norE6）＋（E5norE4）＋（E3norE2）＋（E1norE0）｝ 高遷移モードにおける動作中には、−２≦Dcum≦２で
あり、これに対して低遷移モードでの動作中には、−４
≦DP≦４であることが注目される。直流平衡モジュール
98の内部では、Dcur＝０又はDcum＝０であると判定され
たならば、そのとき E8＝‘0'ならば、 Ｔ［9:0］＝‘1'E8 ７ ６ ５ ４ ３ ２ １
０、そして D'cum＝Dcum−Dcurであり、 そうではなくE8がゼロに等しくなければ、 Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして D'cum＝Dcum＋Dcurである。
あり、これに対して低遷移モードでの動作中には、−４
≦DP≦４であることが注目される。直流平衡モジュール
98の内部では、Dcur＝０又はDcum＝０であると判定され
たならば、そのとき E8＝‘0'ならば、 Ｔ［9:0］＝‘1'E8 ７ ６ ５ ４ ３ ２ １
０、そして D'cum＝Dcum−Dcurであり、 そうではなくE8がゼロに等しくなければ、 Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして D'cum＝Dcum＋Dcurである。
ここでD'cumは、ディスパリティ更新器108によって計算
され、それによってラッチ99に格納された、更新された
累積的ディスパリティである。
され、それによってラッチ99に格納された、更新された
累積的ディスパリティである。
代わりに、Dcurの最上位ビット（MSB）とDcumのMSBが
等しくないことが、直流平衡モジュールによって判定さ
れたならば、そのとき Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして D'cum＝Dcum＋Dcur−E8である。
等しくないことが、直流平衡モジュールによって判定さ
れたならば、そのとき Ｔ［9:0］＝‘0'E8E7E6E5E4E3E2E1E0、そして D'cum＝Dcum＋Dcur−E8である。
最後に、他の全ての場合について、DcurのMSBとDcum
のMSBが等しいのであれば、そのとき、 Ｔ［9:0］＝‘1'E8 ７ ６ ５ ４ ３ ２ １
０、そして D'cum＝Dcum−Dcur＋E8である。
のMSBが等しいのであれば、そのとき、 Ｔ［9:0］＝‘1'E8 ７ ６ ５ ４ ３ ２ １
０、そして D'cum＝Dcum−Dcur＋E8である。
このようにして、出力ラッチ104をＴ［7:0］として充
填する過程において、CBIロジック100によりバイトＥ
［7:0］を選択的に反転させることを通じて、累積的デ
ィスパリティは低減され、直流平衡が達成される。Ｔ
［８］の論理値は、入力ラッチ70で受け取ったバイトＤ
［7:0］の偶数ビットが、バイトＥ［8:0］の生成に際し
て補数を取られているか否かを示すものであることが看
取される。同様に、Ｔ［９］の論理値は、バイトＥ［7:
0］がラッチ104への伝送の間に反転されたか否かを示す
ものである。
填する過程において、CBIロジック100によりバイトＥ
［7:0］を選択的に反転させることを通じて、累積的デ
ィスパリティは低減され、直流平衡が達成される。Ｔ
［８］の論理値は、入力ラッチ70で受け取ったバイトＤ
［7:0］の偶数ビットが、バイトＥ［8:0］の生成に際し
て補数を取られているか否かを示すものであることが看
取される。同様に、Ｔ［９］の論理値は、バイトＥ［7:
0］がラッチ104への伝送の間に反転されたか否かを示す
ものである。
IV.復号化 図６を参照すると、非直列化器34はエンコーダにより
生成された10ビット文字Ｔ［9:0］を受信し、ビットラ
インRX9,RX8,...,RX0（即ちRX［9:0］）上に、10ビット
のパラレル受信データを生成する。この10ビットのパラ
レル受信データはビットラインRX［9:0］を介してデコ
ーダ44へ、またデコーダ同期化モジュール114へと提供
される。後にセクションＶで記述するように、この同期
化モジュール114は、伝送データのフレーム境界（即ち
Ｔ［9:0］）に対応して、10ビットのパラレル受信デー
タ内に境界を確定するように動作する。具体的には、同
期化モジュール114は、非直列化器34がどのビットライ
ンRX［9:0］に対して、伝送バイトＴ［9:0］の各々の最
初のビットＴ［０］に対応する受信ビットを提供してい
るのかを判定する。この判定を行った後に、同期化モジ
ュール114はデコーダ44に対しフレーム境界ポインタ118
を提供して、伝送された10ビット文字Ｔ［9:0］の最初
のビットＴ［０］に対応するビットラインRX［9:0］の
一つを識別する。この同期情報を受信したならば、デコ
ーダ44は以下のようにして受信データRX［9:0］をデコ
ードするように作用する。
生成された10ビット文字Ｔ［9:0］を受信し、ビットラ
インRX9,RX8,...,RX0（即ちRX［9:0］）上に、10ビット
のパラレル受信データを生成する。この10ビットのパラ
レル受信データはビットラインRX［9:0］を介してデコ
ーダ44へ、またデコーダ同期化モジュール114へと提供
される。後にセクションＶで記述するように、この同期
化モジュール114は、伝送データのフレーム境界（即ち
Ｔ［9:0］）に対応して、10ビットのパラレル受信デー
タ内に境界を確定するように動作する。具体的には、同
期化モジュール114は、非直列化器34がどのビットライ
ンRX［9:0］に対して、伝送バイトＴ［9:0］の各々の最
初のビットＴ［０］に対応する受信ビットを提供してい
るのかを判定する。この判定を行った後に、同期化モジ
ュール114はデコーダ44に対しフレーム境界ポインタ118
を提供して、伝送された10ビット文字Ｔ［9:0］の最初
のビットＴ［０］に対応するビットラインRX［9:0］の
一つを識別する。この同期情報を受信したならば、デコ
ーダ44は以下のようにして受信データRX［9:0］をデコ
ードするように作用する。
図８は、デコーダ44のブロック図による表示を提供し
ている。非直列化器によって生成される10ビットのパラ
レルデータが、ビットラインRX［9:0］を介してデコー
ダスイッチ150により受信されることが看取される。こ
のデコーダスイッチ150は、ビットラインRX［9:0］を介
して受信した10ビットのデータを、同期化モジュール11
4により提供されるフレーム境界ポインタ118の値に従っ
て、交換ビットラインＳ［9:0］に切り替えるように作
用する。具体的には、最初の伝送ビットＴ［０］に対応
する受信ビットRX［9:0］の一つがビットラインＳ
［０］に切り替えられ、二番目の伝送ビットＴ［１］に
対応する受信ビットRX［9:0］の一つがビットラインＳ
［１］に切り替えられる、といった具合である。伝送デ
ータバイトＴ［7:0］に対応して、ビットラインＳ［7:
0］上に印加された交換データは、８ビットのラッチ154
内に格納される。同様に、伝送ビットＴ［８］に対応す
る交換データビットＳ［８］は、１ビットラッチ158に
提供される。ビットラインＳ［８］の論理値は、Ｔ
［８］の論理値に追従するものであるから、ビットライ
ンＳ［８］は交互ビット反転（ABI）デコーダ160に対し
て、入力データＤ［7:0］の偶数ビットが符号化プロセ
スの間に、CABIロジック90（図７）によって補数を取ら
れたか否かを通知することになる。同様にビットライン
Ｓ［９］（Ｔ［９］の論理値に追従する）は、符号化プ
ロセスの直流平衡段階において、ラッチ104内に格納さ
れたバイトがCTBIロジック100により補数を取られたか
否かを、ABIデコータ160に対して通知する。このように
してデコーダ160は、符号化プロセスの間に８ビットラ
ッチ154内に格納されたバイトＳ［7:0］に対して行われ
た論理演算について通知され、それによってランダム論
理を用いた簡単な復号化が促進される。
ている。非直列化器によって生成される10ビットのパラ
レルデータが、ビットラインRX［9:0］を介してデコー
ダスイッチ150により受信されることが看取される。こ
のデコーダスイッチ150は、ビットラインRX［9:0］を介
して受信した10ビットのデータを、同期化モジュール11
4により提供されるフレーム境界ポインタ118の値に従っ
て、交換ビットラインＳ［9:0］に切り替えるように作
用する。具体的には、最初の伝送ビットＴ［０］に対応
する受信ビットRX［9:0］の一つがビットラインＳ
［０］に切り替えられ、二番目の伝送ビットＴ［１］に
対応する受信ビットRX［9:0］の一つがビットラインＳ
［１］に切り替えられる、といった具合である。伝送デ
ータバイトＴ［7:0］に対応して、ビットラインＳ［7:
0］上に印加された交換データは、８ビットのラッチ154
内に格納される。同様に、伝送ビットＴ［８］に対応す
る交換データビットＳ［８］は、１ビットラッチ158に
提供される。ビットラインＳ［８］の論理値は、Ｔ
［８］の論理値に追従するものであるから、ビットライ
ンＳ［８］は交互ビット反転（ABI）デコーダ160に対し
て、入力データＤ［7:0］の偶数ビットが符号化プロセ
スの間に、CABIロジック90（図７）によって補数を取ら
れたか否かを通知することになる。同様にビットライン
Ｓ［９］（Ｔ［９］の論理値に追従する）は、符号化プ
ロセスの直流平衡段階において、ラッチ104内に格納さ
れたバイトがCTBIロジック100により補数を取られたか
否かを、ABIデコータ160に対して通知する。このように
してデコーダ160は、符号化プロセスの間に８ビットラ
ッチ154内に格納されたバイトＳ［7:0］に対して行われ
た論理演算について通知され、それによってランダム論
理を用いた簡単な復号化が促進される。
さて図９に移ると、そこにはランダム論理によるABI
デコーダ160の実施例が示されている。このABIデコーダ
は、８ビットの復号バイトDE［7:0］を生成すべく、10
ビットのフレーム整列データＳ［9:0］を復号化するた
めの、９個の排他的論理和（XOR）ゲートN1−N9のセッ
トを含んでいる。図９の実施形態では、これらのXORゲ
ートN1−N9は、次のようにして復号バイトDE［7:0］を
生成する。
デコーダ160の実施例が示されている。このABIデコーダ
は、８ビットの復号バイトDE［7:0］を生成すべく、10
ビットのフレーム整列データＳ［9:0］を復号化するた
めの、９個の排他的論理和（XOR）ゲートN1−N9のセッ
トを含んでいる。図９の実施形態では、これらのXORゲ
ートN1−N9は、次のようにして復号バイトDE［7:0］を
生成する。
DE［７］：＝Ｓ［７］xorS［９］ DE［６］：＝Ｓ［６］xorβ DE［５］：＝Ｓ［５］xorS［９］ DE［４］：＝Ｓ［４］xorβ DE［３］：＝Ｓ［３］xorS［９］ DE［２］：＝Ｓ［２］xorβ DE［１］：＝Ｓ［１］xorS［９］ DE［０］：＝Ｓ［０］xorβ ここで、β：＝Ｓ［９］xorS［８］である。
V. 同期化 上述したように、デコーダ同期化モジュール114はデ
コーダ44に対し、伝送された10ビット文字Ｔ［9:0］の
各々のフレーム境界についての指示をもたらす。デコー
ダモジュール114はデコーダスイッチ150（図８）と共
に、バレルシフタとして効果的に機能し、非直列化器か
らのパラレルデータRX［9:0］を、フレーム整列データ
Ｓ［9:0］へとシャッフルする。本発明によれば、同期
化モジュール114によるフレーム境界の検出を容易にす
るために、プリアンブルシーケンスがエンコーダ18によ
って、種々の時点（例えばシステムのパワーアップ時）
で生成される。例示的な実施形態においては、このプリ
アンブルシーケンスは、帯域内文字から容易に識別可能
な、選択された帯域外文字の数回の繰り返しを含む。こ
の場合にも、高遷移モード動作に際しては、帯域外文字
の各々は４未満の論理遷移を含み、低遷移モード動作に
際しては、帯域外文字の各々は４以上の論理遷移を含
む。以下で論ずるように、各モードでの動作の間、デコ
ーダ同期化モジュール114内での迅速なフレーム境界の
識別を確保するための手段として、プリアンブル期間の
間にエンコーダ18によって、特別に選択された帯域外文
字の数回の繰り返しが生成される。プリアンブル期間の
終結時には、モジュール114は、ビットラインRX［9:0］
のどれが10ビットの伝送文字の最初のビットＴ［０］に
対応するかを［知って］おり、フレーム境界ポインタ11
8を介してデコーダに対する通知を行う。
コーダ44に対し、伝送された10ビット文字Ｔ［9:0］の
各々のフレーム境界についての指示をもたらす。デコー
ダモジュール114はデコーダスイッチ150（図８）と共
に、バレルシフタとして効果的に機能し、非直列化器か
らのパラレルデータRX［9:0］を、フレーム整列データ
Ｓ［9:0］へとシャッフルする。本発明によれば、同期
化モジュール114によるフレーム境界の検出を容易にす
るために、プリアンブルシーケンスがエンコーダ18によ
って、種々の時点（例えばシステムのパワーアップ時）
で生成される。例示的な実施形態においては、このプリ
アンブルシーケンスは、帯域内文字から容易に識別可能
な、選択された帯域外文字の数回の繰り返しを含む。こ
の場合にも、高遷移モード動作に際しては、帯域外文字
の各々は４未満の論理遷移を含み、低遷移モード動作に
際しては、帯域外文字の各々は４以上の論理遷移を含
む。以下で論ずるように、各モードでの動作の間、デコ
ーダ同期化モジュール114内での迅速なフレーム境界の
識別を確保するための手段として、プリアンブル期間の
間にエンコーダ18によって、特別に選択された帯域外文
字の数回の繰り返しが生成される。プリアンブル期間の
終結時には、モジュール114は、ビットラインRX［9:0］
のどれが10ビットの伝送文字の最初のビットＴ［０］に
対応するかを［知って］おり、フレーム境界ポインタ11
8を介してデコーダに対する通知を行う。
プリアンブル期間の間に伝送するための帯域外文字の
適切なサブセットを選択することにより、同期化の達成
のために必要とされる最悪の場合の時間を、在来の同期
化体系により必要とされる時間に対して、短縮すること
ができる。特に、低遷移モード動作の間は、以下の帯域
外文字が「同期文字」として用いられる。
適切なサブセットを選択することにより、同期化の達成
のために必要とされる最悪の場合の時間を、在来の同期
化体系により必要とされる時間に対して、短縮すること
ができる。特に、低遷移モード動作の間は、以下の帯域
外文字が「同期文字」として用いられる。
1100101010 1101001010 1101010010 1101010100 高遷移モード動作の間は、以下の帯域外文字が同期文
字として用いられる。
字として用いられる。
1000001111 1000011111 1000111111 1001111111 1011111111 各プリアンブル期間の間、同じ同期文字の３回の繰り
返しが、エンコーダ18によって生成される。本明細書で
記述するように、エンコーダ18によって最も新しく生成
された21ビットを処理することにより、同期化モジュー
ル114は、所与のプリアンブル期間の間に伝送された同
期文字の３回の繰り返しの内の、少なくとも１回を検出
することができる。このことは、比較的短いプリアンブ
ル期間の間に、同期化を達成することを可能にする利点
を有する。
返しが、エンコーダ18によって生成される。本明細書で
記述するように、エンコーダ18によって最も新しく生成
された21ビットを処理することにより、同期化モジュー
ル114は、所与のプリアンブル期間の間に伝送された同
期文字の３回の繰り返しの内の、少なくとも１回を検出
することができる。このことは、比較的短いプリアンブ
ル期間の間に、同期化を達成することを可能にする利点
を有する。
今度は図10に転ずると、低遷移モード動作の間にデコ
ーダ同期化モジュール114によって実行される、同期化
プロセスのフローチャートが提示されている。モジュー
ル114の各クロックサイクルの間に、10ビットのブロッ
クが非直列化器34から、第一の10ビットラッチ150にロ
ードされる。またやはり各クロックサイクルの間に、10
ビットのブロックが第一の10ビットラッチ150から、第
二の10ビットラッチ154へと転送される。同様に、この
第二の10ビットラッチ154内に現在格納されている10ビ
ットのブロックは、各クロックサイクルの間に第三の10
ビットラッチ158へと転送される。
ーダ同期化モジュール114によって実行される、同期化
プロセスのフローチャートが提示されている。モジュー
ル114の各クロックサイクルの間に、10ビットのブロッ
クが非直列化器34から、第一の10ビットラッチ150にロ
ードされる。またやはり各クロックサイクルの間に、10
ビットのブロックが第一の10ビットラッチ150から、第
二の10ビットラッチ154へと転送される。同様に、この
第二の10ビットラッチ154内に現在格納されている10ビ
ットのブロックは、各クロックサイクルの間に第三の10
ビットラッチ158へと転送される。
図10により示されているように、排他的否定論理和
（XNOR）演算（ステップ162）が、ラッチ150,154,158に
より保持されたデータの21ビット「ウィンドウ」の中に
含まれる、隣接するビットの間で実行される。具体的に
は、この21ビットのウィンドウは、第三のラッチ158か
らの10ビットのブロックL3［9:0］と、第二のラッチ154
からの10ビットのブロックL2［9:0］と、第一のラッチ1
50からのビットL1［９］とを含んでいる。この点につ
き、ビットL1［９］は、第二のラッチ154に転送された
際に、ビットL2［９］となるビットである。低遷移モー
ドの間の動作の例として、以下のパラレルビットシーケ
ンスからなる21ビットのウィンドウ（即ちL3［9:0］,L2
［9:0］,L1［9:0］）を考える。
（XNOR）演算（ステップ162）が、ラッチ150,154,158に
より保持されたデータの21ビット「ウィンドウ」の中に
含まれる、隣接するビットの間で実行される。具体的に
は、この21ビットのウィンドウは、第三のラッチ158か
らの10ビットのブロックL3［9:0］と、第二のラッチ154
からの10ビットのブロックL2［9:0］と、第一のラッチ1
50からのビットL1［９］とを含んでいる。この点につ
き、ビットL1［９］は、第二のラッチ154に転送された
際に、ビットL2［９］となるビットである。低遷移モー
ドの間の動作の例として、以下のパラレルビットシーケ
ンスからなる21ビットのウィンドウ（即ちL3［9:0］,L2
［9:0］,L1［9:0］）を考える。
101101001010110100101 隣接するビットの各対の間でXNOR演算が実行されたな
らば、次の結果が得られる。
らば、次の結果が得られる。
00100010000010001000 図10により示されているように、このXNOR演算（ステ
ップ160）の結果物である20ビットは、４つの５ビット
グループに分割される（即ちグループA,グループB,グル
ープC,グループＤ）。現在の例では、これら４つの５ビ
ットグループは、次のように定義される。
ップ160）の結果物である20ビットは、４つの５ビット
グループに分割される（即ちグループA,グループB,グル
ープC,グループＤ）。現在の例では、これら４つの５ビ
ットグループは、次のように定義される。
上に列挙した高遷移モード及び低遷移モードの両方に
ついての同期文字は、プリアンブル期間の間にグループ
A,B,C及びＤの間に特別な関係が生ずるように選択され
ている。即ち、プリアンブルの間にエンコーダ18によっ
て生成された、同じ同期文字の３回の連続的生成が非直
列化器34によって受信された場合に、同期化モジュール
114に10ビットのパラレルデータとして提供するもので
ある。
ついての同期文字は、プリアンブル期間の間にグループ
A,B,C及びＤの間に特別な関係が生ずるように選択され
ている。即ち、プリアンブルの間にエンコーダ18によっ
て生成された、同じ同期文字の３回の連続的生成が非直
列化器34によって受信された場合に、同期化モジュール
114に10ビットのパラレルデータとして提供するもので
ある。
例示的な実施形態では、プリアンブル期間の間には、
以下の二つの関係（条件Ｉ及び条件II）が、グループA,
B,C及びＤの間に生じてくる。
以下の二つの関係（条件Ｉ及び条件II）が、グループA,
B,C及びＤの間に生じてくる。
条件I. グループA,B,C及びＤに集合的に存在している
論理“1"の数がちょうど４であり、以下の三つの事例の
内の一つに相当する。
論理“1"の数がちょうど４であり、以下の三つの事例の
内の一つに相当する。
論理１の数事例 グループＡ グループＢ グループＣ グループＤ ＃１ １ １ １ １ ＃２ ２ ０ ２ ０ ＃３ ０ ２ ０ ２ 図10により示されているように、グループA,B,C及び
Ｄの各々における１の数は、“1"カウンタモジュール17
2,174,176及び178のそれぞれによって判定される。各グ
ループA,B,C及びＤの中の“1"の数は、21ビットウィン
ドウ（ステップ160）における隣接ビットの間でのXNOR
演算の結果により決定されるのであるから、各グループ
内の“1"の数は、グループA,B,C及びＤに関連する21ビ
ットウィンドウの４つのセグメントの各々における、隣
接するビット間での論理値の「非遷移」の数を示すこと
になる。現在の例では、グループA,B,C及びＤの各々
が、ただ一つの“1"を含んでいることが看取される。従
って、現在の例は、事例＃１に相当する。
Ｄの各々における１の数は、“1"カウンタモジュール17
2,174,176及び178のそれぞれによって判定される。各グ
ループA,B,C及びＤの中の“1"の数は、21ビットウィン
ドウ（ステップ160）における隣接ビットの間でのXNOR
演算の結果により決定されるのであるから、各グループ
内の“1"の数は、グループA,B,C及びＤに関連する21ビ
ットウィンドウの４つのセグメントの各々における、隣
接するビット間での論理値の「非遷移」の数を示すこと
になる。現在の例では、グループA,B,C及びＤの各々
が、ただ一つの“1"を含んでいることが看取される。従
って、現在の例は、事例＃１に相当する。
条件II. グループＡを構成しているビットのシーケン
スはグループＣのビットシーケンスに等しく、グループ
Ｂを構成しているビットのシーケンスはグループＤのビ
ットシーケンスに等しい。即ち、グループＡ＝グループ
Ｃ、そしてグループＢ＝グループＤである。
スはグループＣのビットシーケンスに等しく、グループ
Ｂを構成しているビットのシーケンスはグループＤのビ
ットシーケンスに等しい。即ち、グループＡ＝グループ
Ｃ、そしてグループＢ＝グループＤである。
本発明によれば、第一、第二、及び第三のラッチ150,
154及び158の中に同じ同期文字が格納されている場合
に、そしてその場合にのみ、条件Ｉと条件IIが両方とも
満足される。即ち条件Ｉと条件IIの両者は、エンコーダ
18により同じ同期文字が３回繰り返して発生された場合
に、プリアンブル期間の間においてのみ満足される。本
発明のこの側面については、低遷移モード動作に関して
以下で説明する。
154及び158の中に同じ同期文字が格納されている場合
に、そしてその場合にのみ、条件Ｉと条件IIが両方とも
満足される。即ち条件Ｉと条件IIの両者は、エンコーダ
18により同じ同期文字が３回繰り返して発生された場合
に、プリアンブル期間の間においてのみ満足される。本
発明のこの側面については、低遷移モード動作に関して
以下で説明する。
上記したように、ラッチ150,154及び158により提供さ
れた21ビットウィンドウの内部の隣接するビットは、ス
テップ160（図10）の間に排他的否定論理和を取られ
る。エンコーダ18によって生成される帯域内文字又は帯
域外文字の各々は、長さがちょうど10ビットであるか
ら、21ビットウィンドウには、一番目、二番目、及び三
番目の10ビット文字の全部又は一部が含まれることにな
る。21ビットのウィンドウが、これらの一番目、二番
目、及び三番目の10ビット文字からのビットを含む種々
の形を以下に示す。
れた21ビットウィンドウの内部の隣接するビットは、ス
テップ160（図10）の間に排他的否定論理和を取られ
る。エンコーダ18によって生成される帯域内文字又は帯
域外文字の各々は、長さがちょうど10ビットであるか
ら、21ビットウィンドウには、一番目、二番目、及び三
番目の10ビット文字の全部又は一部が含まれることにな
る。21ビットのウィンドウが、これらの一番目、二番
目、及び三番目の10ビット文字からのビットを含む種々
の形を以下に示す。
ビットの数一番目の文字 二番目の文字 三番目の文字 １ 10 10 ２ 10 ９ ３ 10 ８ ４ 10 ７ ５ 10 ６ ６ 10 ５ ７ 10 ４ ８ 10 ３ ９ 10 ２ 10 10 １ 各々の文字は帯域内（例えばDATA）文字、又は帯域外
コマンド又は同期（即ちSYNC）文字の何れかであるか
ら、以下のものは、21ビットウィンドウに寄与する一番
目、二番目、及び三番目の10ビット文字の間における、
DATAとSYNCの可能な組み合わせを示すものである。組み合わせ 一番目の文字 二番目の文字 三番目の文字 Ａ SYNC SYNC SYNC Ｂ SYNC SYNC DATA Ｃ SYNC DATA DATA Ｄ DATA DATA DATA Ｅ DATA DATA SYNC Ｆ DATA SYNC SYNC 例えば、21ビットのウィンドウは、一番目のSYNC文字
の２ビットと、二番目のDATA文字の10ビットと、そして
三番目のDATA文字の９ビットからなることができる（即
ち組み合わせＣ）。
コマンド又は同期（即ちSYNC）文字の何れかであるか
ら、以下のものは、21ビットウィンドウに寄与する一番
目、二番目、及び三番目の10ビット文字の間における、
DATAとSYNCの可能な組み合わせを示すものである。組み合わせ 一番目の文字 二番目の文字 三番目の文字 Ａ SYNC SYNC SYNC Ｂ SYNC SYNC DATA Ｃ SYNC DATA DATA Ｄ DATA DATA DATA Ｅ DATA DATA SYNC Ｆ DATA SYNC SYNC 例えば、21ビットのウィンドウは、一番目のSYNC文字
の２ビットと、二番目のDATA文字の10ビットと、そして
三番目のDATA文字の９ビットからなることができる（即
ち組み合わせＣ）。
低遷移モード動作の間、全ての帯域内（例えばDATA）
文字は、帯域内文字の隣接する10ビットの間の論理値
に、最大で３つの論理遷移、或いは同義として、４以上
の「非遷移」を含む。従って、低遷移モード動作に際し
て、二番目の文字がDATA文字である場合には、それは４
以上の論理非遷移を含むことになる。条件Ｉの示すとこ
ろによれば、21ビットのウィンドウ全体の中での論理非
遷移の数は、その中に３つの同じSYNC文字が存在してい
る場合、ちょうど４であるから、二番目の文字がDATA文
字である場合には条件Ｉに満たされない。なぜなら、そ
れは４以上の論理非遷移を含むからである。従って、条
件Ｉが満たされるとするならば、そのとき21ビットウィ
ンドウは組み合わせC,D及びＥ（即ち二番目の文字がDAT
A文字である）によって特定される文字の組からなるこ
とはできない。
文字は、帯域内文字の隣接する10ビットの間の論理値
に、最大で３つの論理遷移、或いは同義として、４以上
の「非遷移」を含む。従って、低遷移モード動作に際し
て、二番目の文字がDATA文字である場合には、それは４
以上の論理非遷移を含むことになる。条件Ｉの示すとこ
ろによれば、21ビットのウィンドウ全体の中での論理非
遷移の数は、その中に３つの同じSYNC文字が存在してい
る場合、ちょうど４であるから、二番目の文字がDATA文
字である場合には条件Ｉに満たされない。なぜなら、そ
れは４以上の論理非遷移を含むからである。従って、条
件Ｉが満たされるとするならば、そのとき21ビットウィ
ンドウは組み合わせC,D及びＥ（即ち二番目の文字がDAT
A文字である）によって特定される文字の組からなるこ
とはできない。
本発明によれば、上に列挙した同期文字は、何れかの
プリアンブル期間の間に伝送された一番目と三番目の文
字が同一である場合に、条件IIが満たされるように選ば
れている。従って組み合わせＢとＦは、条件IIを満足し
ない。それゆえ、組み合わせＡ（即ち３つの連続するSY
NC文字）のみが、条件ＩとIIの両者を満足することにな
る。
プリアンブル期間の間に伝送された一番目と三番目の文
字が同一である場合に、条件IIが満たされるように選ば
れている。従って組み合わせＢとＦは、条件IIを満足し
ない。それゆえ、組み合わせＡ（即ち３つの連続するSY
NC文字）のみが、条件ＩとIIの両者を満足することにな
る。
図10を参照すると、条件Ｉと条件IIの両方が満足され
た場合（ステップ190）には、21ビットウィンドウ内で
検出されたSYNC文字のフレーム境界を識別するために、
以下に記載するようにして、グループＡとＢの内部の選
択された隣接ビットが論理積を取られる（ステップ19
6）。21ビットウィンドウ内のSYNC文字の各々は、非直
列化器34によってラッチ150にロードされるものである
から、各々のSYNC文字のフレーム境界は、かかるSYNC文
字の各々の最初のビットが印加される、非直列化器34か
らのビットラインＲ［9:0］の一つに関して識別するこ
とができる。この識別が達成されたなら、フレーム境界
ポインタ118によって、デコーダに対してこのビットラ
インＲ［9:0］の識別が通知される。
た場合（ステップ190）には、21ビットウィンドウ内で
検出されたSYNC文字のフレーム境界を識別するために、
以下に記載するようにして、グループＡとＢの内部の選
択された隣接ビットが論理積を取られる（ステップ19
6）。21ビットウィンドウ内のSYNC文字の各々は、非直
列化器34によってラッチ150にロードされるものである
から、各々のSYNC文字のフレーム境界は、かかるSYNC文
字の各々の最初のビットが印加される、非直列化器34か
らのビットラインＲ［9:0］の一つに関して識別するこ
とができる。この識別が達成されたなら、フレーム境界
ポインタ118によって、デコーダに対してこのビットラ
インＲ［9:0］の識別が通知される。
ステップ196の論理積演算は、第三のラッチ158（即ち
L3［9:0］）にある全ての隣接ビットの間、及びL3
［０］とL2［９］の間でも実行される。ステップ190の
結果、条件Ｉと条件IIの両者が満たされたことが示され
たならば、ステップ196の論理積演算の結果は、フレー
ム境界ポインタ118の値を示す、ただ一つの論理１のみ
を生成する。現在の例では、L3［9:0］：＝｛101101001
0｝及びL2［９］：＝［１］であり、従ってステップ196
の論理積演算の結果は、｛0010000000｝である。即ち、
21ビットウィンドウの三番目の位置が、同期文字の第一
のビットに対応している。従って現在の例では、フレー
ム境界ポインタ118は、非直列化器34により生成される
各10ビット文字の最初のビットを運ぶものとして、10ビ
ットラインRX［9:0］の三番目（RX［７］）を識別する
ようにセットされる。
L3［9:0］）にある全ての隣接ビットの間、及びL3
［０］とL2［９］の間でも実行される。ステップ190の
結果、条件Ｉと条件IIの両者が満たされたことが示され
たならば、ステップ196の論理積演算の結果は、フレー
ム境界ポインタ118の値を示す、ただ一つの論理１のみ
を生成する。現在の例では、L3［9:0］：＝｛101101001
0｝及びL2［９］：＝［１］であり、従ってステップ196
の論理積演算の結果は、｛0010000000｝である。即ち、
21ビットウィンドウの三番目の位置が、同期文字の第一
のビットに対応している。従って現在の例では、フレー
ム境界ポインタ118は、非直列化器34により生成される
各10ビット文字の最初のビットを運ぶものとして、10ビ
ットラインRX［9:0］の三番目（RX［７］）を識別する
ようにセットされる。
ここでの例示的な実施例では、プリアンブルシーケン
ス（即ち同じ帯域外SYNC文字の３回の繰り返し）は、シ
ステムのパワーアップに際して、及びシリアルリンク30
を介してのデータ伝送の隔たりの間にも送られる。この
ことは、エンコーダ18とデコーダ44の間でのタイミング
同期を、長期にわたってデータ伝送がない場合であって
も、維持できるようにする。
ス（即ち同じ帯域外SYNC文字の３回の繰り返し）は、シ
ステムのパワーアップに際して、及びシリアルリンク30
を介してのデータ伝送の隔たりの間にも送られる。この
ことは、エンコーダ18とデコーダ44の間でのタイミング
同期を、長期にわたってデータ伝送がない場合であって
も、維持できるようにする。
図11は、高遷移モード動作に際してデコーダ同期化モ
ジュール114によって実行される、同期化プロセスを示
すフローチャートである。図11によって示されている如
く、高遷移モードの同期化プロセスは、低遷移モード動
作（図10）の間に実行されるものと実質的に似通ってい
る。特に、高遷移モードの同期化プロセスは、低遷移モ
ードの同期化プロセスと、基本的には次の点で異なって
いる。
ジュール114によって実行される、同期化プロセスを示
すフローチャートである。図11によって示されている如
く、高遷移モードの同期化プロセスは、低遷移モード動
作（図10）の間に実行されるものと実質的に似通ってい
る。特に、高遷移モードの同期化プロセスは、低遷移モ
ードの同期化プロセスと、基本的には次の点で異なって
いる。
（ｉ） ステップ160'において、ラッチ150',154'及び1
58'内の隣接するビットに対して、排他的否定論理和（X
NOR）演算ではなく、排他的論理和（XOR）が実行され
る。
58'内の隣接するビットに対して、排他的否定論理和（X
NOR）演算ではなく、排他的論理和（XOR）が実行され
る。
（ii） ステップ196'において、各ビットとそのビット
の直ぐ右側のビットの補数の間に、論理積演算が実行さ
れる（例えばL3［９］AND といった具合）。このようにして、このANDゲートは論
理“1"を生成し、“10"又はフレーム境界に対応する
「立ち下がりエッジ」を識別する。
の直ぐ右側のビットの補数の間に、論理積演算が実行さ
れる（例えばL3［９］AND といった具合）。このようにして、このANDゲートは論
理“1"を生成し、“10"又はフレーム境界に対応する
「立ち下がりエッジ」を識別する。
VI. エンコーダ及びデコーダ同期化モジュールのハー
ドウェア実施形態 この項においては、エンコーダ18の具体的なハードウ
ェア実施形態と、低遷移モード動作に際して使用するの
に適したデコーダ同期化モジュール114の実施形態につ
いての説明が提示される。ランダム論理でのデコーダ44
の例示的なハードウェア実現形態の説明は、先に項III
において行った。
ドウェア実施形態 この項においては、エンコーダ18の具体的なハードウ
ェア実施形態と、低遷移モード動作に際して使用するの
に適したデコーダ同期化モジュール114の実施形態につ
いての説明が提示される。ランダム論理でのデコーダ44
の例示的なハードウェア実現形態の説明は、先に項III
において行った。
図12A及び12Bは、エンコーダ18の例示的な実施形態の
概略表示を提供している。ラッチ70からのエンコードさ
れる８ビットパラレルデータＤ［7:0］が、遷移カウン
タ74の７個の排他的ORゲート240に提供されることが看
取される。排他的ORゲート240の出力は、全加算器242,2
44,246及び248の組に提供される。全加算器248のキャリ
ー出力（Ｃ）は、COUNTライン78に対応し、データＤ
［7:0］のビットの間に４未満の論理遷移が存在したか
否かを示す。ラッチ70から帯域外コマンドを受信してい
る場合には、NORゲート260に繋がるコマンドライン（TX
_CMD）が立ち上げられて、COUNTライン78によってCABI
ロジック90の内部でＤ［7:0］の偶数ビットが反転され
るのを阻止するようになっている。そうでない場合に
は、ラッチからのデータＤ［7:0］が本発明に従ってエ
ンコードされているときに、NORゲート260の出力78'
は、COUNTライン78の論理値に追従する。
概略表示を提供している。ラッチ70からのエンコードさ
れる８ビットパラレルデータＤ［7:0］が、遷移カウン
タ74の７個の排他的ORゲート240に提供されることが看
取される。排他的ORゲート240の出力は、全加算器242,2
44,246及び248の組に提供される。全加算器248のキャリ
ー出力（Ｃ）は、COUNTライン78に対応し、データＤ
［7:0］のビットの間に４未満の論理遷移が存在したか
否かを示す。ラッチ70から帯域外コマンドを受信してい
る場合には、NORゲート260に繋がるコマンドライン（TX
_CMD）が立ち上げられて、COUNTライン78によってCABI
ロジック90の内部でＤ［7:0］の偶数ビットが反転され
るのを阻止するようになっている。そうでない場合に
は、ラッチからのデータＤ［7:0］が本発明に従ってエ
ンコードされているときに、NORゲート260の出力78'
は、COUNTライン78の論理値に追従する。
図12Aに示されているように、この例示的な実施例に
おいては、CABIロジック90は、複数のNORゲート270から
なっている。各々のNORゲート270は、COUNTライン78'に
結合された一つの入力と、Ｄ［7:0］の偶数ビットの一
つに接続された別の入力とを含む。CABIロジック90の出
力は、ディスパリティチェッカー96（図12B）の入力に
結合された、中間ラッチ94に提供される。
おいては、CABIロジック90は、複数のNORゲート270から
なっている。各々のNORゲート270は、COUNTライン78'に
結合された一つの入力と、Ｄ［7:0］の偶数ビットの一
つに接続された別の入力とを含む。CABIロジック90の出
力は、ディスパリティチェッカー96（図12B）の入力に
結合された、中間ラッチ94に提供される。
図12Bに転じると、ディスパリティチェッカー96は、
条件によりビット反転されたバイトＥ［7:0］の中にお
ける“11"の出現を判定するための、４個のANDゲート29
0−293を含んでいる。同様に、Ｅ［7:0］内部での“00"
の出現を検出するために、４個のNORゲート296−299が
備えられている。Ｅ［7:0］内部での“01"及び“10"の
パターンは、１と０を等しい数含んでいるという意味に
おいて、既に「直流平衡」されているから、図12Bの回
路により実行される直流平衡プロセスに際して、こうし
たパターンを検出する必要性は存在しない。ANDゲート2
90−293により検出された“11"の出現をカウントするた
めに、第一の全加算器302と第一の半加算器306が配置さ
れている。同様の仕方で、NORゲート296−299により検
出された“00"の出現をカウントするために、第二の全
加算器308と第二の半加算器312が配置されている。全加
算器316と318の第一の対は、カウントされた“11"と“0
0"の出現回数の差を判定する。
条件によりビット反転されたバイトＥ［7:0］の中にお
ける“11"の出現を判定するための、４個のANDゲート29
0−293を含んでいる。同様に、Ｅ［7:0］内部での“00"
の出現を検出するために、４個のNORゲート296−299が
備えられている。Ｅ［7:0］内部での“01"及び“10"の
パターンは、１と０を等しい数含んでいるという意味に
おいて、既に「直流平衡」されているから、図12Bの回
路により実行される直流平衡プロセスに際して、こうし
たパターンを検出する必要性は存在しない。ANDゲート2
90−293により検出された“11"の出現をカウントするた
めに、第一の全加算器302と第一の半加算器306が配置さ
れている。同様の仕方で、NORゲート296−299により検
出された“00"の出現をカウントするために、第二の全
加算器308と第二の半加算器312が配置されている。全加
算器316と318の第一の対は、カウントされた“11"と“0
0"の出現回数の差を判定する。
直流平衡モジュール98は、３個の入力NORゲート330
と、第一の排他的ORゲート332と、ラッチ336と、第二の
排他的ORゲート338とを含んでいる。全加算器316と318
によって、“11"と“00"の出現回数が等しいと判定され
た場合、Ｅ［８］の補数がＴ［９］の値を決定し、従っ
てバイトＥ［7:0］がCTBIロジック100により反転された
か否かを決定する。カウントされた“00"と“11"の出現
回数が等しくない場合には、Ｔ［９］の値はXORゲート3
32の出力からなる。この点について、XORゲート332の第
一の入力342は全加算器316及び318の対によって生成さ
れた最上位ビット（MSB）からなり、これは現在のディ
スパリティDcur（即ちＥ［7:0］における“1"と“0"の
数の差）のMSBに等しい。XORゲート332に対する第二の
入力344は、累積的ディスパリティDcumのMSBに対応す
る。図12Bにより示されているように、累積的ディスパ
リティを格納するためのラッチ99は、３個のレジスタ35
0−352からなっている。累積的ディスパリティは、全加
算器356と358の逆向きの連鎖、３個の排他的ORゲート36
0−362の組、及び対応する３個の全加算器365−367の組
からなる、ディスパリティ更新器108によって更新され
る。最後に、CTBIロジック100が、８個の排他的ORゲー
ト374の組を含んでいる。
と、第一の排他的ORゲート332と、ラッチ336と、第二の
排他的ORゲート338とを含んでいる。全加算器316と318
によって、“11"と“00"の出現回数が等しいと判定され
た場合、Ｅ［８］の補数がＴ［９］の値を決定し、従っ
てバイトＥ［7:0］がCTBIロジック100により反転された
か否かを決定する。カウントされた“00"と“11"の出現
回数が等しくない場合には、Ｔ［９］の値はXORゲート3
32の出力からなる。この点について、XORゲート332の第
一の入力342は全加算器316及び318の対によって生成さ
れた最上位ビット（MSB）からなり、これは現在のディ
スパリティDcur（即ちＥ［7:0］における“1"と“0"の
数の差）のMSBに等しい。XORゲート332に対する第二の
入力344は、累積的ディスパリティDcumのMSBに対応す
る。図12Bにより示されているように、累積的ディスパ
リティを格納するためのラッチ99は、３個のレジスタ35
0−352からなっている。累積的ディスパリティは、全加
算器356と358の逆向きの連鎖、３個の排他的ORゲート36
0−362の組、及び対応する３個の全加算器365−367の組
からなる、ディスパリティ更新器108によって更新され
る。最後に、CTBIロジック100が、８個の排他的ORゲー
ト374の組を含んでいる。
図13A及び13Bは、デコーダ同期化モジュール114の好
ましい実施形態の概略的な表示を提供している。図13A
において、L3［9:0］,L2［9:0］及びL1［9:0］のそれぞ
れを格納するための、10ビットのラッチ150,154及び158
の各々は、10個のＤフリップフロップのアレイを用いて
実現することができる。L3［9:0］,L2［9:0］及びL1
［９］に対応する21ビットのウィンドウの中に含まれる
隣接ビットの排他的否定論理和を取るために、複数のXN
ORゲート402が備えられている。次にXNORゲート402のグ
ループＡ、グループＢ、グループＣ、及びグループＤの
出力はそれぞれ、“1"カウンタ172,174,176及び178に提
供されている。図13Aに示されているように、条件Ｉの
存在は、４個のNANDゲート410−413からなるランダム論
理190aによって検出される。
ましい実施形態の概略的な表示を提供している。図13A
において、L3［9:0］,L2［9:0］及びL1［9:0］のそれぞ
れを格納するための、10ビットのラッチ150,154及び158
の各々は、10個のＤフリップフロップのアレイを用いて
実現することができる。L3［9:0］,L2［9:0］及びL1
［９］に対応する21ビットのウィンドウの中に含まれる
隣接ビットの排他的否定論理和を取るために、複数のXN
ORゲート402が備えられている。次にXNORゲート402のグ
ループＡ、グループＢ、グループＣ、及びグループＤの
出力はそれぞれ、“1"カウンタ172,174,176及び178に提
供されている。図13Aに示されているように、条件Ｉの
存在は、４個のNANDゲート410−413からなるランダム論
理190aによって検出される。
次に図13Bに転じると、条件IIの存在が、参照番号190
bにより識別されたランダム論理構成によって識別され
る。ランダム論理190bは、10個のXORゲート422の組を含
み、これらの出力は図示のように、NANDゲート426及び4
28に提供される。NANDゲート426及び428の出力は、NOR
ゲート430の入力に結合され、その出力は条件IIが満た
される場合に論理“1"に駆動される。最後に、ANDゲー
ト440の出力（SYNC_SIG）の論理状態が、条件Ｉ及び条
件IIが満足されたか否か（即ち同期が達成されたかどう
か）を示すことになる。そうであれば、L3［9:0］とL2
［９］の中の隣接するビットが、ANDゲート450の組によ
って論理積を取られる（図10のステップ196）。その出
力PTR［9:0］はフレーム境界ポインタ118からなり、こ
れはデコーダ44に対し、伝送された10ビット文字Ｔ［9:
0］の各々の最初のビットＴ［０］に対して、ビットラ
インRX［9:0］のどれが対応するのかを通知する。
bにより識別されたランダム論理構成によって識別され
る。ランダム論理190bは、10個のXORゲート422の組を含
み、これらの出力は図示のように、NANDゲート426及び4
28に提供される。NANDゲート426及び428の出力は、NOR
ゲート430の入力に結合され、その出力は条件IIが満た
される場合に論理“1"に駆動される。最後に、ANDゲー
ト440の出力（SYNC_SIG）の論理状態が、条件Ｉ及び条
件IIが満足されたか否か（即ち同期が達成されたかどう
か）を示すことになる。そうであれば、L3［9:0］とL2
［９］の中の隣接するビットが、ANDゲート450の組によ
って論理積を取られる（図10のステップ196）。その出
力PTR［9:0］はフレーム境界ポインタ118からなり、こ
れはデコーダ44に対し、伝送された10ビット文字Ｔ［9:
0］の各々の最初のビットＴ［０］に対して、ビットラ
インRX［9:0］のどれが対応するのかを通知する。
好ましい実施例についての以上の説明は、当業者が本
発明の製造又は使用をすることができるように提示され
たものである。当業者には、これらの実施例の種々の変
形が容易に想起可能であり、本明細書に定義した一般的
な原理は、発明力を用いることなしに、他の実施形態に
適用することができる。従って本発明はここに示した実
施例に限定されることを意図するものではなく、本明細
書に開示した原理及び新規な特徴と矛盾しない、最も広
い範囲を与えられるべきものである。
発明の製造又は使用をすることができるように提示され
たものである。当業者には、これらの実施例の種々の変
形が容易に想起可能であり、本明細書に定義した一般的
な原理は、発明力を用いることなしに、他の実施形態に
適用することができる。従って本発明はここに示した実
施例に限定されることを意図するものではなく、本明細
書に開示した原理及び新規な特徴と矛盾しない、最も広
い範囲を与えられるべきものである。
フロントページの続き (72)発明者 キム，ソンヨン 大韓民国ソウル，セオチョ−グ，セオチ ョ−ドン，ムジガエオ・アパートメン ト・５−1107 (72)発明者 リー，デイビッド，ディー アメリカ合衆国カリフォルニア州94306, パロ・アルト，レッドウッド・サーク ル・3715 (56)参考文献 特開 平５−284180（ＪＰ，Ａ) 特開 平３−171826（ＪＰ，Ａ) 特開 平３−42914（ＪＰ，Ａ) 特開 昭59−10056（ＪＰ，Ａ) 特表 平２−502148（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/00 - 7/088 H04N 7/24 - 7/68 H04L 25/00 - 25/66 H03M 3/00 - 11/00
Claims (6)
- 【請求項１】高速デジタルビデオ信号伝送方法であっ
て、 １つ以上のデータワードをデータ文字にエンコードし、
制御データを制御文字にエンコードするステップであっ
て、前記データ文字の各々が複数の論理遷移数からなる
第一の範囲内に含まれ、前記制御文字の各々が、前記第
一の範囲と異なり、且つ複数の論理遷移数からなる第二
の範囲内に含まれるように、前記１つ以上のデータワー
ドは、論理遷移数が第一の範囲でない場合に前記データ
ワードにおけるビットを選択的に反転し、反転したか否
かの情報を付すことによりデータ文字にエンコードし、
また、前記制御データは、論理遷移数が第二の範囲でな
い場合に前記制御データにおけるビットを選択的に反転
し、反転したか否かの情報を付すことにより制御文字に
エンコードする、ステップと、 前記データ文字及び制御文字に応じてシリアルデータス
トリームを発生するステップと、 前記シリアルデータストリームを、通信リンクを介して
伝送するステップと、及び 前記通信リンクから受信したデータ文字及び制御文字
を、前記受信したデータ文字及び制御文字における論理
遷移の数に基づいて分離するステップとからなる方法。 - 【請求項２】デジタルビデオ信号伝送システムにおける
高速データ伝送方法であって、 データワードをデータ文字にエンコードし、制御データ
を制御文字にエンコードするステップであって、前記デ
ータ文字の各々が複数の論理遷移数からなる第一の範囲
内に含まれ、前記制御文字の各々が、前記第一の範囲と
異なり、且つ複数の論理遷移数からなる第二の範囲内に
含まれるように、前記データワードは、論理遷移数が第
一の範囲でない場合に前記データワードにおけるビット
を選択的に反転し、反転したか否かの情報を付すことに
よりデータ文字にエンコードし、また、前記制御データ
は、論理遷移数が第二の範囲でない場合に前記制御デー
タにおけるビットを選択的に反転し、反転したか否かの
情報を付すことにより制御文字にエンコードする、ステ
ップと、 前記データ文字及び制御文字に応じてシリアルデータス
トリームを発生するステップと、及び 前記シリアルデータストリームを、通信リンクを介して
伝送するステップとからなる方法。 - 【請求項３】前記データワードをデータ文字にエンコー
ドすることがさらに、 前記選択的に反転されたデータワードのそれぞれの中に
含まれる、一方の論理値の数、及び他方の論理値の数に
基づいて、累積的ディスパリティを決定するステップ
と、 エンコードされつつある前記選択的に反転されたデータ
ワードの現在のデータワードに関連するデータ文字にお
ける現在のディスパリティを決定するステップと、及び 前記現在のディスパリティが前記累積的ディスパリティ
の第一の符号と反対の符号である場合に、前記データ文
字を前記選択的に反転されたデータワードの前記現在の
データワードに割り当て、前記現在のディスパリティが
前記第一の符号である場合に、前記データ文字の反転を
前記選択的に反転されたデータワードの前記現在のデー
タワードに割り当てるステップとからなる、請求項１又
は２の方法。 - 【請求項４】高速デジタルビデオ信号伝送システムであ
って、 データワードをデータ文字にエンコードし、制御データ
を制御文字にエンコードするエンコーダ手段であって、
前記データ文字の各々が複数の論理遷移数からなる第一
の範囲内に含まれ、前記制御文字の各々が、前記第一の
範囲と異なり、且つ複数の論理遷移数からなる第二の範
囲内に含まれるように、前記データワードは、論理遷移
数が第一の範囲でない場合に前記データワードにおける
ビットを選択的に反転し、反転したか否かの情報を付す
ことによりデータ文字にエンコードし、また、前記制御
データは、論理遷移数が第二の範囲でない場合に前記制
御データにおけるビットを選択的に反転し、反転したか
否かの情報を付すことにより制御文字にエンコードす
る、エンコーダ手段と、 通信リンクの第一の端部に結合され、前記データ文字及
び制御文字に応じてシリアルデータストリームを、前記
通信リンクを介して伝送するシリアル伝送手段と、及び 前記通信リンクの第二の端部に結合され、受信したデー
タ文字を受信した制御文字から、前記受信したデータ文
字及び制御文字における論理遷移の数に基づいて識別す
る手段とからなるシステム。 - 【請求項５】高速デジタルビデオ信号伝送システムであ
って、 第一の端部と第二の端部を有する通信リンクと、 データワードをデータ文字にエンコードし、制御データ
を制御文字にエンコードするエンコーダであって、前記
データ文字の各々が複数の論理遷移数からなる第一の範
囲内に含まれ、前記制御文字の各々が、前記第一の範囲
と異なり、且つ複数の論理遷移数からなる第二の範囲内
に含まれるように、前記データワードは、論理遷移数が
第一の範囲でない場合に前記データワードにおけるビッ
トを選択的に反転し、反転したか否かの情報を付すこと
によりデータ文字にエンコードし、また、前記制御デー
タは、論理遷移数が第二の範囲でない場合に前記制御デ
ータにおけるビットを選択的に反転し、反転したか否か
の情報を付すことにより制御文字にエンコードする、エ
ンコーダと、 前記通信リンクの第一の端部に結合されたビデオ送信機
と、 前記通信リンクの第二の端部に結合されたビデオ受信機
であって、前記ビデオ受信機が前記通信リンクを介して
受信したデータ文字を、前記通信リンクを介して受信し
た制御文字から、前記データ文字及び制御文字のビット
間の論理遷移の数に基づいて識別する手段を含むビデオ
受信機とからなるシステム。 - 【請求項６】キャプチャされたビデオ情報を前記ビデオ
送信機に提供するビデオキャプチャ手段と、及び 前記ビデオキャプチャ手段と前記ビデオ送信機の間のタ
イミングを同期させる手段とをさらに含む、請求項５の
システム。
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