KR20010005496A - 병렬 데이터 채널에서의 전자기 방해 억제를 위한 대역 확산 위상 변조 - Google Patents

병렬 데이터 채널에서의 전자기 방해 억제를 위한 대역 확산 위상 변조 Download PDF

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KR20010005496A
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Abstract

데이터와 클록 신호 모두에 대해 새로운 대역 확산 위상 변조(SSPM) 기술이 적용될 수 있다. 이 SSPM 기술은 기존의 다이렉트 시퀀스 대역 확산(DSSS) 기술에 비하여 보드 레벨 설계에 보다 적합하다. 게다가, SSPM은 제어 에지 레이트 시그널링과 결합될 수 있어서 DSSS에 비하여 성능이 우수하다.

Description

병렬 데이터 채널에서의 전자기 방해 억제를 위한 대역 확산 위상 변조{SPREAD SPECTRUM PHASE MODULATION FOR SUPPRESSION OF ELECTROMAGNETIC INTERFERENCE IN PARALLEL DATA CHANNELS}
전자 및 컴퓨터 기술이 발전을 거듭함에 따라서, 근거리에 위치하거나 또는 원거리에 위치하는 서로 다른 디바이스들 간의 데이터 통신의 중요성이 점점 커지고 있다. 또한, 그러한 데이터 통신을 매우 고속으로 제공하는 것이 더욱 요망되고 있는데, 그래픽 또는 비디오 정보, 다중 입출력 채널, 근거리 통신망 등을 이용하는 집약적 데이터 소비 시스템들에서의 데이터 통신에 많은 양의 데이터가 요구된다는 점을 고려할 때 특히 그러하다. 그러므로, 회로 보드 상의 서로 다른 칩들, 한 시스템 내에서의 서로 다른 회로 보드들, 그리고 서로 다른 시스템들 상호간에 고속 데이터 통신을 제공하는 것이 그 어느 때보다 요망되고 있다.
그러한 데이터 통신에 있어서 중요성이 커지고 있는 문제는 종종 허용 레벨을 초과하는 상당한 전자기 방해(EMI) 방사이다. 데이터 라인의 수 및 데이터 구동 및 전송률이 증가함에 따라서, 방사되는 EMI도 증가하게 된다.
EMI 방사를 감소시키는 초기 종래의 방법은 물리적 차폐(physical shielding)를 필요로 한다. 물리적 차폐는 EMI 방사를 감소시킬 수는 있지만, 성가시고 비용이 많이 들며, 관련 주파수에 따라서는 EMI 방사를 충분히 감소시킬 수 있을 정도로 효과적이지 않을 수도 있다.
전자기 방해는 전자 장비의 동작에 악영향을 끼칠 수 있다. 따라서, 산업용 및 소비자용 전자 장비 모두에 적용되는 전자기 방사에 대한 엄격한 규제가 있다. 최근에는, 그러한 장비로부터의 EMI를 감소시키려는 압력이 증가하는 추세이다.
도 1의 예에서 알 수 있는 바와 같이 온보드 병렬 클록 및 데이터 채널이 일부 시스템들에 있어서 EMI의 주된 소스이다. 이하의 분석에서는, 간명성을 위하여 그리고 EMI 문제에 보다 적합하다는 이유로 듀얼 에지 클로킹 방식(dual edge clocking scheme)을 가정하겠다. 원거리 장(far-field)에서는, 각각의 금속 와이어가 단일점으로 생각될 수 있고, 그 와이어에 의해 방사되는 EMI 전력은, f가 신호 주파수이고 I(f)가 와이어를 통해 흐르는 전류라고 할 때, P(f) ∝ I2(f)·f2로 계산된다. 예를 들면, 8 비트 데이터 와이어들이 동일한 교번하는 01 시퀀스를 62.5 메가헤르츠(㎒)로 나르고 상승 및 하강 시간이 1 나노초(㎱)라고 가정할 때, EMI 피크는 도 2의 (c)에 도시된 바와 같이 812.5 ㎒에서 발생한다. 도 2의 (a)에 도시된 전압 파형보다는 도 2의 (b)에 도시된 전류 파형만이 EMI와 관련되는 것에 주목하자.
피크 EMI를 감소시키기 위해서는, EMI의 전력 스펙트럼이 넓은 주파수 범위에 걸쳐서 고르게 확산되어야 하거나 또는 고주파 전류 성분들이 감소되어야 한다.
종래 기술의 하나로 다이렉트 시퀀스 대역 확산(DSSS) 기술이 있는데, 이 기술에서는 각 데이터가 의사 난수 시퀀스와 배타적 논리합(XOR) 연산되고 그런 다음 동일 시퀀스와 배타적 논리합 연산되어 수신기에서 데이터가 복원된다. 이 기술은 도 3의 예에서 알 수 있는 바와 같이 전송 전에 데이터를 주파수 확산시키고 수신기에서 그것을 "역확산"(despread)시킨다.
그러나, DSSS 기술은 상당한 단점 및 문제점이 있다. 하나의 단점은 DSSS 기술이 데이터 신호에는 적용될 수 있지만, 클록 신호에는 적용될 수 없다는 점이다. 그 이유는 클록 신호는 오류 펄스(glitch) 및 지터(jitter)가 없어야 하기 때문이다. 도 3에 도시된 예에서는, EMI 감소는 812.5 ㎒에서 단지 -19.1 ㏈(데시벨)에 불과하고, 나머지 피크는 주로 확산되지 않은 클록 라인으로부터 발생한다. [1 ㏈ = 10 log10(P2/P1), 여기서 P1과 P2는 두 신호의 전력을 나타낸다.] 문제점 중 하나는 DSSS 기술은 송신기와 수신기간의 동기화 및 스크램블링/디스크램블링을 위하여 송신기와 수신기 모두에서 의사 난수(PN) 코드 생성기를 필요로 한다는 점이다.
〈발명의 개요〉
상술한 문제점 및 단점들은 본 발명에 의해 극복된다. 본 발명은 데이터와 클록 신호 모두에 대해 적용될 수 있는 새로운 대역 확산 위상 변조(SSPM : Spread Spectrum Phase Modulation) 기술에 관한 것이다. 이 SSPM 기술은 다이렉트 시퀀스 대역 확산(DSSS : Direct-Sequence Spread Spectrum) 기술에 비하여 보드 레벨 설계에 보다 적합하다. 게다가, SSPM은 제어 에지 레이트 시그널링(controlled edge rate signaling)과 결합될 수 있어서 DSSS보다 성능이 우수하다.
본 발명은 일반적으로 병렬 클록 및 데이터 전송을 위한 전자 회로에 관한 것이다. 보다 구체적으로는, 본 발명은 그러한 전송 중의 전자기 방해(EMI)를 감소시키는 것에 관한 것이다.
도 1은 송신기, 수신기, 및 클록 라인 및 8 비트 데이터 라인을 포함하는 채널을 포함하는 전형적인 구성을 도시하는 개략도.
도 2의 (a)는 송신기의 패드에 의해 채널의 와이어로 출력되는 전압 파형을 도시하는 그래프.
도 2의 (b)는 송신기의 패드에 의해 채널의 와이어로 출력되는 전류 파형을 도시하는 그래프.
도 2의 (c)는 도 2의 (b)의 전류 파형에 따른 전력 스펙트럼을 도시하는 그래프.
도 3의 (a)는 송신기 및 수신기 내의 의사 난수 생성기를 포함하는, 다이렉트 시퀀스 대역 확산 통신 시스템을 도시하는 개략도.
도 3의 (b)는 다이렉트 시퀀스 대역 확산 기술에 의한 데이터 신호의 확산 및 클록 신호의 비확산(non-spreading)을 도시하는 그래프.
도 3의 (c)는 다이렉트 시퀀스 대역 확산 기술이 적용되는 경우 전력 스펙트럼에서의 피크값 감소를 도시하는 그래프.
도 4의 (a)는 본 발명의 바람직한 실시예에 따른 신호의 위상 변조를 도시하는 그래프.
도 4의 (b)는 본 발명의 바람직한 실시예에 따른 의사 난수 코드에 의해 디더링(dithering)된 신호의 위상을 도시하는 그래프.
도 5의 (a)는 본 발명의 바람직한 실시예에 따른 대역 확산 위상 변조 통신 시스템을 도시하는 개략도.
도 5의 (b)는 본 발명의 바람직한 실시예에 따라 대역 확산 위상 변조 기술이 적용되는 경우 전력 스펙트럼에서의 피크값 감소가 개선된 것을 도시하는 그래프.
도 6의 (a)는 본 발명의 바람직한 실시예에 따라 천이 시간이 증가된 출력 전압 파형을 도시하는 그래프.
도 6의 (b)는 본 발명의 바람직한 실시예에 따라 천이 시간이 증가된 출력 전류 파형을 도시하는 그래프.
도 6의 (c)는 본 발명의 바람직한 실시예에 따라 천이 시간이 증가되고 대역 확산 위상 변조 기술이 적용되는 경우 전력 스펙트럼에서의 피크값 감소가 더욱 개선된 것을 도시하는 그래프.
도 7은 본 발명의 바람직한 실시예에 따른 SSPM 송신기 회로를 도시하는 개략도.
도 8의 (a)는 본 발명의 바람직한 실시예에 따른 T/2 위상 검출기의 회로를 도시하는 개략도.
도 8의 (b)는 본 발명의 바람직한 실시예에 따른 클록 및 위상 검출 신호를 도시하는 그래프.
도 8의 (c)는 본 발명의 바람직한 실시예에 따른 위상차 대 제어 전압 변화에 관한 그래프.
〈대역 확산 위상 변조 및 EMI 감소〉
도 4의 (a)는 위상 변조시의 신호 파형을 도시하고 있다. 최초의 변조되지 않은 신호(402)는 도 4의 (a)의 상단 제1 라인에 도시되어 있다. 위상 변조된, 즉 디더링된 신호(404) 및 그 위상(406)은 도 4의 (a)의 제2 및 제3 라인에 도시되어 있다.
도시된 바와 같이, 위상(406)은 0°(EARLY 상태)와 -180°(LATE 상태) 사이에서 연속적으로 변화한다. 2개의 연속하는 위상 값(EARLY 상태 및 LATE 상태) 사이의 과도한 위상 변화를 방지하기 위하여, SLOW 상태(EARLY에서 LATE로의 천이) 및 FAST 상태(LATE에서 EARLY로의 천이)가 EARLY와 LATE간의 천이 과정에 삽입된다. 본 발명의 바람직한 실시예에 따르면, SLOW 및 FAST 상태들은 적어도 16 사이클을 차지하고, 2개의 연속하는 사이클간의 위상 변화는 12°로 제한된다. 물론, 본 발명의 범위 내에서, 차지되는 사이클 수 및 2개의 연속하는 사이클간의 위상 변화는 상기 특정 값들과 다를 수 있다.
도 4의 (b)는 본 발명의 바람직한 실시예에 따른 의사 난수 코드(PN 시퀀스)(410)에 의해 디더링된 신호의 위상(408)을 도시하는 그래프이다. 설명을 위하여, 도시된 의사 난수 시퀀스(410)는 011010 시퀀스로 시작한다. 그러한 의사 난수 시퀀스를 생성하기 위한 기술은 당 기술 분야의 통상의 지식을 가진 자에게 공지되어 있다.
도 4의 (b)에 도시된 것과 같은 PN 시퀀스(410)에 의해 위상 변조가 제어되는 경우, 그에 따른 전력 스펙트럼은 도 5의 (b)의 전력 스펙트럼과 같이 확산될 것이다. 도 5의 (b)의 전력 스펙트럼은 1 ㎓에서 -14.6 ㏈의 최대 전력을 갖는 피크들을 갖는다. 따라서, 이런 방식으로 신호에 대역 확산 위상 변조를 적용하면 피크 EMI의 감소 크기가 14.6 ㏈이 된다.
비록 이 SSPM의 실행에서의 14.6 ㏈ 감소가 상당하기는 하지만, 도 3의 (c)에 도시된 DSSS의 실행에서의 19.1 ㏈보다는 적다. 그럼에도 불구하고, 이 SSPM의 실행이 DSSS에 비하여 유리한데, 그 이유는 SSPM은 DSSS와 달리 수신기에서 의사 난수 코드 생성기를 필요로 하지 않으므로 도 3의 (a)에 도시된 DSSS의 회로와 비교하여 보다 간단한 회로를 필요로 하기 때문이다.
도 5의 (a)에는 클록 신호 및 다중 데이터 신호의 병렬 전송 및 이들 클록 및 데이터 신호의 위상 변조를 위한 SSPM 송신기 회로(502)가 도시되어 있다. 이 회로(502)는, 클록 신호(CLK)를 생성하기 위한 클록 신호원(504); 다중 데이터 신호(D0, D1, D2, ..., D7)를 생성하기 위한 복수개의 데이터 신호원(506); 제어 전압(Vctrl1)을 생성하기 위한 제어 전압원(508); 상기 클록 신호원(504)에 결합되어 상기 클록 신호를 수신하고 상기 제어 전압원(508)에 결합되어 상기 제어 전압을 수신하는 제1 전압 제어 지연 라인(510) -상기 제1 전압 제어 지연 라인은 상기 제어 전압에 따라 상기 클록 신호를 지연시킴- ; 및 상기 복수개의 데이터 신호원(506)에 결합되어 다중 데이터 신호를 수신하고 상기 제어 전압원(508)에 결합되어 상기 제어 전압을 수신하는 복수개의 전압 제어 지연 라인(512) -상기 복수개의 전압 제어 지연 라인은 상기 제어 전압에 따라 상기 다중 데이터 신호를 지연시킴- 을 포함한다. 도 5의 (a)에는 회로(502)의 출력도 도시되어 있다. 제1 전압 제어 지연 라인(510)은 디더링된 클록(디더링된 CLK) 신호(514)를 출력한다. 복수개의 전압 제어 지연 라인(512)은 디더링된 데이터 신호들(510)을 출력한다.
따라서, 대역 확산 위상 변조(SSPM) 기술은 도 5의 (a)에 도시된 바와 같이 데이터와 클록간에 스큐 에러(skew errors) 없이 클록 및 데이터 모두에 적용될 수 있다. 스큐 에러의 제거는 동일 제어 신호에 의해 지연이 제어되는 전압 제어 지연 라인들[VCDL들(510, 512)]을 통하여 클록 및 데이터를 위상 변조함으로써 달성된다. VCDL들에 의해 적용되는 최대 지연과 최소 지연간의 위상차는 180°인 것이 바람직하다. 그 이유는 시뮬레이션에 따르면 최대 지연과 최소 지연간의 위상차가 180°에서 벗어날수록, EMI 감소가 작아지기 때문이다.
〈데이터 출력의 천이 시간 증가(ITT : Increased Transition Time)의 효과〉
고주파 전류 성분을 감소시키기 위해서는, 천이 시간(ts)을 증가시키는 것이 바람직하다. 그러나, 클록 신호에는 저속 에지 레이트가 적용될 수 없으므로, 클록 신호에 대한 EMI 감소가 기대되지 않는다.
DSSS의 경우에 812.5 ㎒에서 -19.1 ㏈은 주로 클록 신호에 기인하기 때문에, DSSS의 경우에 천이 시간(ts)을 증가시킴으로써 피크 감소가 더 이루어지지는 않을 것이다. 이와 대조적으로, SSPM의 경우에 1 ㎓에서 -14.6 ㏈은 주로 클록 신호에 기인하지 않기 때문에, SSPM의 경우에 천이 시간(ts)을 증가시킴으로써 피크가 상당히 감소될 것이다.
도 6의 (a)는 본 발명의 바람직한 실시예에 따라 천이 시간(ts)이 증가된 출력 전압 파형을 도시하는 그래프이다. 증가된 천이 시간(ts)은 대응하는 출력 전류 파형을 도시하는 도 6의 (b)에 보다 뚜렷하게 도시되어 있다. 도 6의 (a) 및 도 6의 (b)에 도시된 파형에서의 천이 시간(ts)은 5 나노초(㎱)이다. 그와 비교하여, 도 2의 (a) 및 도 2의 (b)에 도시된 파형에서의 천이 시간(ts)은 1 나노초(㎱)이다.
도 6의 (c)는 천이 시간(ts)이 5 ㎱로 증가되고, 본 발명의 바람직한 실시예에 따라 대역 확산 위상 변조 기술이 적용되는 경우 전력 스펙트럼에서의 피크값 감소가 더욱 향상된 것을 도시하는 그래프이다. 도 6의 (c)에 도시된 바와 같이, 1 ㎓에서의 피크는 -31.3 ㏈로 더욱 감소된다.
도 7은 본 발명의 바람직한 실시예에 따른 SSPM 송신기 회로(700)를 도시하는 개략도이다. 송신기 회로(700)는 위상 선택 회로(PSC)(508) 및 지연 로크 루프(DLL)(702)를 포함한다. PSC(508) 및 DLL(702) 양자 모두는 전압 제어 지연 라인(VCDL)(510)에 제어 전압을 공급한다. 이와 동일하거나 또는 유사한 회로가 다른 제어 전압 지연 라인들(512)에 제어 전압을 공급하는 데 이용될 것이다.
전송된 신호(도 7에서는 CLK 신호)는 VCDL(510)에 의해 변조된다. VCDL(510)에 의해 적용되는 지연은 2개의 제어 전압, 즉 Vctrl1 및 Vctrl2에 의해 제어된다.
PSC(508)에 의한 Vctrl1의 생성은 스위칭 알고리즘에 의해 제어되며, Vctrl1은 VCDL(510)에 의해 적용된 지연을 보간(interpolate)하는 데 이용된다. 예를 들면, VCDL(510)은 Vctrl1이 V15로 스위칭될 때 최소 지연(0)을 생성한다. 본 발명의 바람직한 실시예에 따르면, Vctrl1은 V15에서 V14, V13, ..., V0으로, 다시 V1, V2, V3, ..., V15로 연속적으로 스위칭된다.
DLL(702)은 반주기(T/2) 지연차에 대응하는 Vctrl2를 생성한다. DLL(702)은 CLK0 및 CLK1 입력 신호와, UP 및 DOWN 출력 신호를 갖는 T/2 위상 검출기(704)를 포함한다. DLL(702)은 CLK0 신호의 상승 에지와 CLK1 신호의 하강 에지가 정렬될 때까지 Vctrl2를 조정한다.
의사 난수(PN) 시퀀스(410)에 따른 스위칭 알고리즘에 따라 Vctrl1이 V15와 V0사이에서 연속적으로 스위칭됨에 따라, VCDL(510)에 의해 적용되는 지연은 0과 T/2 사이에서 변화한다. 또한, Vctrl1의 생성에 로우 패스 필터(706)가 이용되기 때문에, 위상 및 지연이 매끄럽게 변화한다.
도 8의 (a)는 본 발명의 바람직한 실시예에 따른 T/2 위상 검출기(704)의 회로를 도시하는 개략도이다. T/2 위상 검출기(704)는 2개의 입력 신호 CLK0 및 CLK1과, 2개의 출력 신호 UP 및 DOWN을 갖는 다이내믹 위상 검출기이다.
UP 신호 출력을 생성하기 위하여, CLK1 신호는 제1 인버터(802)에 입력되고 제1 PMOS 트랜지스터(804) 및 제1 NMOS 트랜지스터(806)의 게이트들도 입력된다. 제1 PMOS 트랜지스터(804)의 소스는 전원 전압에 결합되고, 제1 PMOS 트랜지스터(804)의 드레인은 제2 PMOS 트랜지스터(808)의 소스에 결합된다. 제1 NMOS 트랜지스터(806)의 소스는 제2 PMOS 트랜지스터(808)의 드레인에 결합되고, 제1 NMOS 트랜지스터(806)의 드레인은 접지에 결합된다. CLK0 신호는 제2 인버터(810)에 결합된다.
또한, 제1 인버터(802)의 출력은 제3 PMOS 트랜지스터(812)의 게이트에 결합된다. 제2 인버터(810)의 출력 및 제2 PMOS 트랜지스터(808)의 게이트는 제2 NMOS 트랜지스터(814)의 게이트에 결합된다. 제2 PMOS 트랜지스터(808)의 드레인과 제1 NMOS 트랜지스터(806)의 소스간의 노드는 제3 NMOS 트랜지스터(816)의 게이트에 결합된다.
또한, 제3 PMOS 트랜지스터(812)의 소스는 전원 전압에 결합되고, 제3 PMOS 트랜지스터(812)의 드레인은 제3 인버터(818)의 입력에 결합된다. 제2 NMOS 트랜지스터(814)의 소스는 제3 인버터(818)의 입력에 결합되고, 제2 NMOS 트랜지스터(814)의 드레인은 제3 NMOS 트랜지스터(816)의 소스에 결합된다. 제3 NMOS 트랜지스터(816)의 드레인은 접지에 결합된다. 마지막으로, 제3 인버터(818)의 출력은 UP 출력 신호가 된다.
DOWN 신호 출력을 생성하기 위한 회로는 UP 신호를 생성하기 위한 회로 구성과 동일한데, 다만 도 8의 (a)의 하반부에 도시된 바와 같이 CLK0와 CLK1 입력 신호들이 반전되어 있는 차이가 있다.
도 8의 (a)에 도시된 회로는 종래의 다이내믹 위상 검출기보다 트랜지스터 수가 적고 정밀도가 높은 다이내믹 위상 검출기를 포함한다. T/2 위상 검출기(704)는 그 다이내믹 논리 동작의 고정밀도 때문에 위상 오프셋이 전혀 없이 동작할 수 있다.
도 8의 (b)는 본 발명의 바람직한 실시예에 따른 클록 및 위상 검출 신호들을 도시하는 그래프이다. 도 8의 (b)에 도시된 바와 같이, UP 및 DOWN 펄스의 폭은 입력 CLK0 및 CLK1의 위상차에 비례한다. 또한, 로크 상태의 위상이 전혀 없다.
도 8의 (c)는 본 발명의 바람직한 실시예에 따른 위상차 대 제어 전압 변화에 관한 그래프이다.

Claims (6)

  1. 클록 신호 및 병렬 데이터 채널을 전자기 방해를 감소시켜 전송하기 위한 시스템에 있어서,
    상기 클록 신호를 전송하기 위한 클록 라인;
    상기 병렬 데이터 채널을 전송하기 위한 복수개의 데이터 라인;
    상기 클록 라인에 상기 클록 신호를 출력하고 상기 데이터 라인에 상기 병렬 데이터 채널을 출력하기 위한 송신기; 및
    상기 클록 라인으로부터 상기 클록 신호를 수신하고 상기 데이터 라인으로부터 상기 병렬 데이터 채널을 수신하기 위한 수신기를 포함하며,
    상기 송신기에 의해 상기 클록 신호 및 상기 병렬 데이터 채널에 대역 확산 위상 변조(spread spectrum phase modulation)가 적용되는
    것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 송신기는 의사 난수 시퀀스(pseudo-random sequence)에 따라서 상기 클록 신호 및 상기 병렬 데이터 신호를 디더링(dithering)함으로써 대역 확산 위상 변조를 적용하는 것을 특징으로 하는 시스템.
  3. 클록 신호 및 다중 데이터 신호를 대역 확산 위상 변조하고 병렬 전송하기 위한 송신기에 있어서,
    상기 클록 신호를 생성하기 위한 클록 신호원;
    상기 다중 데이터 신호를 생성하기 위한 복수개의 데이터 신호원;
    제1 제어 전압을 생성하기 위한 제어 전압원;
    상기 클록 신호원에 결합되어 상기 클록 신호를 수신하고 상기 제어 전압원에 결합되어 상기 제1 제어 전압을 수신하는 제1 전압 제어 지연 라인 -상기 제1 전압 제어 지연 라인은 상기 제1 제어 전압에 따라 상기 클록 신호를 지연시킴- ; 및
    상기 복수개의 데이터 신호원에 결합되어 상기 다중 데이터 신호를 수신하고 상기 제어 전압원에 결합되어 상기 제1 제어 전압을 수신하는 복수개의 전압 제어 지연 라인 -상기 복수개의 전압 제어 지연 라인은 상기 제1 제어 전압에 따라 상기 다중 데이터 신호를 지연시킴-
    을 포함하는 것을 특징으로 하는 송신기.
  4. 제3항에 있어서, 상기 제어 전압원은 의사 난수 시퀀스를 이용한 스위칭 알고리즘을 적용하는 것을 특징으로 하는 송신기.
  5. 제3항에 있어서,
    제2 제어 전압을 생성하기 위한 지연 로크 루프(delay-locked loop)를 더 포함하며,
    상기 제1 전압 제어 지연 라인은 상기 지연 로크 루프에 또한 결합되어 상기 제2 제어 전압을 수신하고, 상기 제2 제어 전압은 최대 지연차에 대응하는 것을 특징으로 하는 송신기.
  6. 제5항에 있어서, 상기 지연 로크 루프는,
    상기 제2 제어 전압을 조정하기 위한 다이내믹 위상 검출기를 포함하는 것을 특징으로 하는 송신기.
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