JPS5961340A - 積分値符号変換回路 - Google Patents
積分値符号変換回路Info
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- JPS5961340A JPS5961340A JP17200182A JP17200182A JPS5961340A JP S5961340 A JPS5961340 A JP S5961340A JP 17200182 A JP17200182 A JP 17200182A JP 17200182 A JP17200182 A JP 17200182A JP S5961340 A JPS5961340 A JP S5961340A
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- Japan
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- conversion circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速ディジタル通信で使用される積分値制御
符号の符号化を行なうための、積分値符号変換回路に関
するものである。
符号の符号化を行なうための、積分値符号変換回路に関
するものである。
積分値制御符号は、既に符号化された符号の極性和（積
分値）によって、次に符号化するモードを制御する符号
である。積分値制御符号においては、積分価が（−）の
とき使用されるモードには、極性和か（＋）であるよう
な符号語を割υあて、積分値が（＋）のときには、極性
和か（−）であるような符号語を割りあてる。このよう
にして、符号系列の積分値がある値以上にならないよう
に制御を行なう。
分値）によって、次に符号化するモードを制御する符号
である。積分値制御符号においては、積分価が（−）の
とき使用されるモードには、極性和か（＋）であるよう
な符号語を割υあて、積分値が（＋）のときには、極性
和か（−）であるような符号語を割りあてる。このよう
にして、符号系列の積分値がある値以上にならないよう
に制御を行なう。
ＭＳ ４３符号は、このような積分値制御符号の１つで
あって、４ビツトの２進符号を６デイジツトの６値打号
（符号語）に変換するものである。
あって、４ビツトの２進符号を６デイジツトの６値打号
（符号語）に変換するものである。
Ｍ ５４３符号においては、既に符号化された符号系列
の積分価によって、３つのモードＩ、ＩＩ、Ｉ［ｌのい
ずれかを選択して、それに対応する符号語に変換するこ
とによって、符号系列の積分値が分散することを防止し
ている。第１表は入力２進語と出力６値語との変換則を
示す＃Ｓ４３符号変換表である。
の積分価によって、３つのモードＩ、ＩＩ、Ｉ［ｌのい
ずれかを選択して、それに対応する符号語に変換するこ
とによって、符号系列の積分値が分散することを防止し
ている。第１表は入力２進語と出力６値語との変換則を
示す＃Ｓ４３符号変換表である。
同表において、モードＩは積分値０に対して、モード■
は積分値１および２に対して、モード■は積分値３に対
してそれぞれ用いられるものである。
は積分値１および２に対して、モード■は積分値３に対
してそれぞれ用いられるものである。
第１表
ＭＳ４５符号は、次のような各種の特長を有し、高速デ
ィジタル通信において広く用いられる可能性のあるもの
である。
ィジタル通信において広く用いられる可能性のあるもの
である。
（１） スペクトルの帯域が狭く、通常用いられてい
るＡＭ ｉ符号に比べて帯域が７４になる。
るＡＭ ｉ符号に比べて帯域が７４になる。
（２） スペクトルが低域成分を持たない。
（３） 同符号の連続が少なく、タイミング信号の再
生のためのタイミング情報が豊富である。
生のためのタイミング情報が豊富である。
第１図は積分値制御符号の符号化を行なうだめの、従来
の積分値符号変換回路の構成を示すブロック図であって
、前述のＭＳ８符号に対する場合を示している。同図に
おいて１は直並列変換回路（、ゾＰ）、２は符号変換回
路、３は並直列変換回路（、Ｐ／Ｓ ）、ｉ；ｌ：２値
６イ１ｆｆｌ＆換回路、５（ハ）積分値回路である。
の積分値符号変換回路の構成を示すブロック図であって
、前述のＭＳ８符号に対する場合を示している。同図に
おいて１は直並列変換回路（、ゾＰ）、２は符号変換回
路、３は並直列変換回路（、Ｐ／Ｓ ）、ｉ；ｌ：２値
６イ１ｆｆｌ＆換回路、５（ハ）積分値回路である。
第１図において、情報源で発生した２進入カの連続する
４ビツトは、直並列変換回路１で並列信号に変換されて
、符号変換回路２に入力される。
４ビツトは、直並列変換回路１で並列信号に変換されて
、符号変換回路２に入力される。
符号変換回路２においては、積分値回路５がらの積分値
の信号によって定められるモードで、入力された並列４
ビツトの２進データを、６ビツトで構成される６値語に
変換する。例えば、積分値が３で、入力２進語が’１０
１１”のときは、第１表に従って３値語″０＋ノに変換
されるが、これは（＋） １１１１１における”０１０
’および（−）側における１０旧”′の６ビツトとして
出力される。
の信号によって定められるモードで、入力された並列４
ビツトの２進データを、６ビツトで構成される６値語に
変換する。例えば、積分値が３で、入力２進語が’１０
１１”のときは、第１表に従って３値語″０＋ノに変換
されるが、これは（＋） １１１１１における”０１０
’および（−）側における１０旧”′の６ビツトとして
出力される。
並直列変換回路乙においては、符号変換回路２から出力
される（＋）側および（→（１１１１の６ビツトの並列
信号を、それぞれ直列信号に変換して、２値５値変換回
路４に入力する。２値５値変換回路４においては、（＋
）側の信号と（−）側の信号とを加ａして、６値信号を
発生し出力する。
される（＋）側および（→（１１１１の６ビツトの並列
信号を、それぞれ直列信号に変換して、２値５値変換回
路４に入力する。２値５値変換回路４においては、（＋
）側の信号と（−）側の信号とを加ａして、６値信号を
発生し出力する。
一方、Ｉｔ分値回路５は、前述のように符号変換回路に
おいて行なうべき符号化のモードを定めるため、積分値
の信号を出力するが、この積分値Ｉ。′は、前回の出力
データの符号化時における積分値Ｉｏと、その出力デー
タの極性相Ｄｉとの和として定められるものである。
おいて行なうべき符号化のモードを定めるため、積分値
の信号を出力するが、この積分値Ｉ。′は、前回の出力
データの符号化時における積分値Ｉｏと、その出力デー
タの極性相Ｄｉとの和として定められるものである。
１６’ ＝１６＋ Ｄ＊ ｆ
ｌｌ符号変換回路２においては、このようにして定めら
れた積分値Ｉ。′にょって、変換則に従って出刃６値 値 しかしながら、このような従来の積分イ１合符号変換回
路においてｔ」５、次に行なうべき符号化における出力
６値語のモードは、上述のように既に符号化された符号
系列の積分値によって選択されるため、回路内に１つの
ループが形成された形となる。
ｌｌ符号変換回路２においては、このようにして定めら
れた積分値Ｉ。′にょって、変換則に従って出刃６値 値 しかしながら、このような従来の積分イ１合符号変換回
路においてｔ」５、次に行なうべき符号化における出力
６値語のモードは、上述のように既に符号化された符号
系列の積分値によって選択されるため、回路内に１つの
ループが形成された形となる。
そしてこのループにおける遅延は、次に行なわれるべき
符号化に影響を与えないために、１タイムスロット以内
でなければならない。第１図の場合、このようなループ
遅延は符号化回路における遅延り，と、積分値回路５に
おける遅延り，との和（Ｄｖ＋Ｉｈ）によって定まる。
符号化に影響を与えないために、１タイムスロット以内
でなければならない。第１図の場合、このようなループ
遅延は符号化回路における遅延り，と、積分値回路５に
おける遅延り，との和（Ｄｖ＋Ｉｈ）によって定まる。
従って高速ディジタル伝送を行なう場合、このようなル
ープ遅延を極力小さくしなりれけならず、回路栴成上の
制約を生じる１つの原因になっていた。
ープ遅延を極力小さくしなりれけならず、回路栴成上の
制約を生じる１つの原因になっていた。
不発り］は、このような従来技術の欠点を除去しようと
するものであって、その目的は、上述のごとき積分値決
定のための遅延時間を短くして、積分値符号変換におけ
る符号変換速度を向上させることができ、従って高速デ
ィジタル通信にも適した変換回路を提供することにある
。この目的を達成するため、本発明の積分値符号変換回
路においては、ハチ定の変換則によって複数のモードで
入力２通信号を積分値制御符号に変換する回路において
、入力２進信号と前回までの符号化における積分値とに
よって定まる積分値信号を発生ずる手段と、該積分値信
号によって定まるモードによって入力２進信号を６値信
号に変換する手段とを具えたことを特徴としている。
するものであって、その目的は、上述のごとき積分値決
定のための遅延時間を短くして、積分値符号変換におけ
る符号変換速度を向上させることができ、従って高速デ
ィジタル通信にも適した変換回路を提供することにある
。この目的を達成するため、本発明の積分値符号変換回
路においては、ハチ定の変換則によって複数のモードで
入力２通信号を積分値制御符号に変換する回路において
、入力２進信号と前回までの符号化における積分値とに
よって定まる積分値信号を発生ずる手段と、該積分値信
号によって定まるモードによって入力２進信号を６値信
号に変換する手段とを具えたことを特徴としている。
以下、実７ｆｒ２例についてｎ９．明する。
第２図は本発明の積分値符号変換回路の一実施例の構成
を示すブロック図である。同図において第１図におりる
と同一部分は同一番号で示されておυ、それらの動作も
また第１図の場合と回持・であるので、以下においてそ
の詳細な説明を省略する。６は積分値回路である。
を示すブロック図である。同図において第１図におりる
と同一部分は同一番号で示されておυ、それらの動作も
また第１図の場合と回持・であるので、以下においてそ
の詳細な説明を省略する。６は積分値回路である。
第２図において、積分値回路６は、直並列変換回路１に
おいて並列信号に変換された４ビツトの２進データを入
力されて、それが５値語に変換された後における積分値
、すなわちそれまでの積分値Ｉ。と、変換されて生じた
６仙語における極性相り、との和Ｉ。′（＝Ｉｏ＋Ｄ、
）を２進テータから直接演Ｈ，Ｌ、これを符号変換回路
２に入力する。
おいて並列信号に変換された４ビツトの２進データを入
力されて、それが５値語に変換された後における積分値
、すなわちそれまでの積分値Ｉ。と、変換されて生じた
６仙語における極性相り、との和Ｉ。′（＝Ｉｏ＋Ｄ、
）を２進テータから直接演Ｈ，Ｌ、これを符号変換回路
２に入力する。
符号変換回路２は、積分値Ｉ。′によって定められるモ
ードによって入力２進語と出力５値語との符号変換を行
ない、これによって並直列変換回路３゜２４Ｔｈ： ３
値変換回路４を経て、第１図の場合と同様に３個信号を
発生し出力する仁とができる。
ードによって入力２進語と出力５値語との符号変換を行
ない、これによって並直列変換回路３゜２４Ｔｈ： ３
値変換回路４を経て、第１図の場合と同様に３個信号を
発生し出力する仁とができる。
第２図の場合、符号変換回路２における符号変換に必要
な積夕〕値決定のだめのループ遅延は、積分値回路６に
おける遅延り、のみであって、符号変換回路２におりる
遅延り、は加封されない。積分値回路６における遅延Ｄ
６ｄ、、その動作から明らかなように、符号変換回路２
における遅延Ｄ２とほぼ回本゛度の遅延用−になるよう
に、１１ケ成することができる。従って第２図の積分値
符号変換回路におりるループ遅延は従来の回路に比べて
大幅に減少し、積分値符号変換における符号化速度を大
幅に向上させることが可能となる。なおこのような積分
値回路は、ゲート回路等の組合わせによる論理回路によ
って従来技術の範囲内において容易に実現することが可
能である。
な積夕〕値決定のだめのループ遅延は、積分値回路６に
おける遅延り、のみであって、符号変換回路２におりる
遅延り、は加封されない。積分値回路６における遅延Ｄ
６ｄ、、その動作から明らかなように、符号変換回路２
における遅延Ｄ２とほぼ回本゛度の遅延用−になるよう
に、１１ケ成することができる。従って第２図の積分値
符号変換回路におりるループ遅延は従来の回路に比べて
大幅に減少し、積分値符号変換における符号化速度を大
幅に向上させることが可能となる。なおこのような積分
値回路は、ゲート回路等の組合わせによる論理回路によ
って従来技術の範囲内において容易に実現することが可
能である。
第３図は本発明の積分値符号変換回路の他の実施例の構
成を示すブロック図である。同図において第２図におけ
ると同一部分は同一番号で示されておシ、それらの動作
もまだ第２図の場合と同様である。８は変換回路である
。
成を示すブロック図である。同図において第２図におけ
ると同一部分は同一番号で示されておシ、それらの動作
もまだ第２図の場合と同様である。８は変換回路である
。
第３図において、変換回路７は第２図の回路における符
号変換回路２と積分値回路６とを含み、読出し専用メモ
’） （ＲＯＭ）で構成されている。変換回路７は直並
列変換回路１において並列信号に変換された４ビツトの
２進データに対応する第２図の回路における積分値回路
６の出力積分値Ｉ。′を積分値Ｉ。に応じて記憶してお
シ、４ビツトの２進デて、２進データと積分値の信号が
与えられたときこれをアドレスとして対応する５値語が
読み出される。変換回路７の６値語出カは並直列変換回
路６．２値３値変換回路４を経て第２図の場合と同様に
３値信号を発生し出力される。
号変換回路２と積分値回路６とを含み、読出し専用メモ
’） （ＲＯＭ）で構成されている。変換回路７は直並
列変換回路１において並列信号に変換された４ビツトの
２進データに対応する第２図の回路における積分値回路
６の出力積分値Ｉ。′を積分値Ｉ。に応じて記憶してお
シ、４ビツトの２進デて、２進データと積分値の信号が
与えられたときこれをアドレスとして対応する５値語が
読み出される。変換回路７の６値語出カは並直列変換回
路６．２値３値変換回路４を経て第２図の場合と同様に
３値信号を発生し出力される。
変換回路８における積分値信号は、１テ一タ分のタイム
スロットに一致するように遅延調形されており、従って
第２図の回路と同様に、ループ遅延が小さく、従って積
分値符号変換における符号化速度を大幅に向上させるこ
とができる。第３図の積分値符号変換回路の場合、＠２
図の回路と比べて、回路構成も著しく簡易となシ、回路
却、模も大幅に縮小される。
スロットに一致するように遅延調形されており、従って
第２図の回路と同様に、ループ遅延が小さく、従って積
分値符号変換における符号化速度を大幅に向上させるこ
とができる。第３図の積分値符号変換回路の場合、＠２
図の回路と比べて、回路構成も著しく簡易となシ、回路
却、模も大幅に縮小される。
以上散、明したように本発明の積分値符号変換回路によ
れば、積分値符号変換における積分値決定のための遅延
時間を短縮することができ、従って符号変換速度が向上
するので、高速ディジタル通（８ｈＪにおいＣ極めて有
用なものである。
れば、積分値符号変換における積分値決定のための遅延
時間を短縮することができ、従って符号変換速度が向上
するので、高速ディジタル通（８ｈＪにおいＣ極めて有
用なものである。
第１図は従来の積分値符号変換回路の構成を示すブロッ
ク図、第２図および第３図ｔ」、それぞれ本発明の積分
値符号変換回路の一実施例の構成を示すブロック図であ
る。 １・・・直並列変換回路（Ｓ／Ｐ ）、２・・・符号変
換回路１．６・・・並直列変換回路（Ｐ／Ｓ）、４・・
・２値３値変換回路、５，６・・・積分値回路、７・・
・変換回路。
ク図、第２図および第３図ｔ」、それぞれ本発明の積分
値符号変換回路の一実施例の構成を示すブロック図であ
る。 １・・・直並列変換回路（Ｓ／Ｐ ）、２・・・符号変
換回路１．６・・・並直列変換回路（Ｐ／Ｓ）、４・・
・２値３値変換回路、５，６・・・積分値回路、７・・
・変換回路。
Claims (1)
- 所定の変換則によって複数のモードで入力２進信号を積
分値制御符号に変換する回路において、入力２進信号と
前回までの符号化におりる積分価とによって定まる積分
値信号を発生する手段と、該積分値信号によって定まる
モードによって入力２進信号を６値信号に変換する手段
とを其えたことを特徴とする積分値符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200182A JPS5961340A (ja) | 1982-09-30 | 1982-09-30 | 積分値符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200182A JPS5961340A (ja) | 1982-09-30 | 1982-09-30 | 積分値符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961340A true JPS5961340A (ja) | 1984-04-07 |
Family
ID=15933677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17200182A Pending JPS5961340A (ja) | 1982-09-30 | 1982-09-30 | 積分値符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892466A (en) * | 1995-03-29 | 1999-04-06 | Sgs-Thomson Microelectronics Limited | Coding scheme for transmitting data |
| JP2016136669A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社デンソー | 電流ドライバ回路 |
-
1982
- 1982-09-30 JP JP17200182A patent/JPS5961340A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892466A (en) * | 1995-03-29 | 1999-04-06 | Sgs-Thomson Microelectronics Limited | Coding scheme for transmitting data |
| JP2016136669A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社デンソー | 電流ドライバ回路 |
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