JP2809989B2 - メッセージ伝送方式 - Google Patents
メッセージ伝送方式Info
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- JP2809989B2 JP2809989B2 JP6154132A JP15413294A JP2809989B2 JP 2809989 B2 JP2809989 B2 JP 2809989B2 JP 6154132 A JP6154132 A JP 6154132A JP 15413294 A JP15413294 A JP 15413294A JP 2809989 B2 JP2809989 B2 JP 2809989B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
Description
【０００１】
【産業上の利用分野】本発明はメッセージの伝送に関
し、詳細には光ファイバまたは交流結合銅線リンクを含
めてメッセージの伝送に関する。本発明はチェックデー
タの効率的な伝送方法に関する。
し、詳細には光ファイバまたは交流結合銅線リンクを含
めてメッセージの伝送に関する。本発明はチェックデー
タの効率的な伝送方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】本出願
は特にコンピュータ間でのメッセージの伝送に関し、各
コンピュータは他方のコンピュータからのメッセージを
受け、そしてそれらを遠方のコンピュータに関連したリ
ンクインターフェースへ伝送するためにデコードするリ
ンクインターフェースを有する。コンピュータによりメ
ッセージを作るための一つの周知のフォーマットはいわ
ゆるデータ／ストローブフォーマット（ＤＳフォーマッ
ト）であって、ここでは２本のワイヤがデータ信号用お
よびストローブ信号用として設けられる。このメッセー
ジフォーマットはヨーロッパ特許出願第９１３０４７１
１．４号に示されている。各メッセージは複数のパケッ
トを含む。各パケットは見出し部またはアドレス部、デ
ータ部（通常これがあるが必ずしもあるわけではない）
およびパケットエンドインジケータとしての終止符を含
んでいる。パケットが一つのメッセージ内の最後のパケ
ットである場合には、パケットエンドインジケータは終
止符としてのメッセージエンドインジケータと置き換え
られる。データ部分はデータトークンで作られる。夫々
のデータトークンはフラグビット、パリティビットおよ
び伝送されるべきデータを表わす８個のビット（ここで
はデータビット）を含む。終止トークンはフラグビッ
ト、パリティビットおよびその終止トークンの形式を識
別する２個の制御ビットを含む。夫々の場合、フラグビ
ットはそのトークンがデータトークンであるか終止トー
クンであるかを識別する。
は特にコンピュータ間でのメッセージの伝送に関し、各
コンピュータは他方のコンピュータからのメッセージを
受け、そしてそれらを遠方のコンピュータに関連したリ
ンクインターフェースへ伝送するためにデコードするリ
ンクインターフェースを有する。コンピュータによりメ
ッセージを作るための一つの周知のフォーマットはいわ
ゆるデータ／ストローブフォーマット（ＤＳフォーマッ
ト）であって、ここでは２本のワイヤがデータ信号用お
よびストローブ信号用として設けられる。このメッセー
ジフォーマットはヨーロッパ特許出願第９１３０４７１
１．４号に示されている。各メッセージは複数のパケッ
トを含む。各パケットは見出し部またはアドレス部、デ
ータ部（通常これがあるが必ずしもあるわけではない）
およびパケットエンドインジケータとしての終止符を含
んでいる。パケットが一つのメッセージ内の最後のパケ
ットである場合には、パケットエンドインジケータは終
止符としてのメッセージエンドインジケータと置き換え
られる。データ部分はデータトークンで作られる。夫々
のデータトークンはフラグビット、パリティビットおよ
び伝送されるべきデータを表わす８個のビット（ここで
はデータビット）を含む。終止トークンはフラグビッ
ト、パリティビットおよびその終止トークンの形式を識
別する２個の制御ビットを含む。夫々の場合、フラグビ
ットはそのトークンがデータトークンであるか終止トー
クンであるかを識別する。
【０００３】この形式のメッセージをエンコードする従
来のコーディング法は、送信コンピュータから遠隔のコ
ンピュータにより受信されたデータ内の１ビットのエラ
ーがデコードされるとき複数ビットのエラーを発生でき
るという効果を有する。これを避けるために現在のデコ
ード法は夫々送信されるパケットについて一群のチェッ
クビットをそのパケットのエンドで送信することを含む
巡回冗長検査（ＣＲＣ）を用いる。長いパケットについ
てはこれは比較的効率的であり、例えば一つのパケット
についての４バイトのチェックデータの長さは４キロバ
イトである。しかしながら小さいパケットにっいてはそ
の効率は著しく小さく、場合によっては一つのパケット
の長さの２倍である。本発明は短いパケットの伝送に関
する。
来のコーディング法は、送信コンピュータから遠隔のコ
ンピュータにより受信されたデータ内の１ビットのエラ
ーがデコードされるとき複数ビットのエラーを発生でき
るという効果を有する。これを避けるために現在のデコ
ード法は夫々送信されるパケットについて一群のチェッ
クビットをそのパケットのエンドで送信することを含む
巡回冗長検査（ＣＲＣ）を用いる。長いパケットについ
てはこれは比較的効率的であり、例えば一つのパケット
についての４バイトのチェックデータの長さは４キロバ
イトである。しかしながら小さいパケットにっいてはそ
の効率は著しく小さく、場合によっては一つのパケット
の長さの２倍である。本発明は短いパケットの伝送に関
する。
【０００４】本発明は直流バランスコーティングシステ
ムを利用するのであり、コンピュータからその関連する
リンクインタフェースに送られた夫々４個のデータビッ
トからなる群から３個の１と３個の０を有する６ビット
記号に変換される。各データバイトはこのようにして２
個の６ビット記号にエンコードされる。データビットを
エンコードするための記号はデータを表わす目的で予約
された１６個のバランスした記号からなる群から選ばれ
るバランスした６ビット記号の２０通りの組合せ以外の
残りの４個の記号については、少くとも１個の記号が制
御目的で予約される。この形式のエンコードシステムは
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、Vol.22, No.8b,１９９０年１月、ペ
ージ３５４７−３５５０に示されている。更に本出願人
による特許出願は本発明のエンコード法の他の観点によ
るものを示している。
ムを利用するのであり、コンピュータからその関連する
リンクインタフェースに送られた夫々４個のデータビッ
トからなる群から３個の１と３個の０を有する６ビット
記号に変換される。各データバイトはこのようにして２
個の６ビット記号にエンコードされる。データビットを
エンコードするための記号はデータを表わす目的で予約
された１６個のバランスした記号からなる群から選ばれ
るバランスした６ビット記号の２０通りの組合せ以外の
残りの４個の記号については、少くとも１個の記号が制
御目的で予約される。この形式のエンコードシステムは
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、Vol.22, No.8b,１９９０年１月、ペ
ージ３５４７−３５５０に示されている。更に本出願人
による特許出願は本発明のエンコード法の他の観点によ
るものを示している。
【０００５】本発明の目的はこの形式のエンコードシス
テムにおいてチェックデータの効率のよい伝送を提供す
ることである。
テムにおいてチェックデータの効率のよい伝送を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明によれば下記段階
を含む、少くとも伝送されるべきデータを限定する複数
の４ビット値を含むデータ部分と終止符を含むメッセー
ジパケットをエンコードする方法が提供される：２０個
の使用可能な、３個の０と３個の１を有する６ビット記
号から１６個のデータ記号と少くとも１個の制御記号を
選択する段階；上記４ビット値の夫々を上記６ビットデ
ータ記号の夫々に変換する段階；上記４ビット値から上
記メッセージパケット用の４個のチェックビットを発生
する段階；上記４個のチェックビットを上記１６個のデ
ータ記号から選ばれた６ビットデータ記号に変換する段
階；および上記４個のチヤックビットを表わす上記６ビ
ット記号と上記制御記号とを含む終止トークンを発生す
る段階。
を含む、少くとも伝送されるべきデータを限定する複数
の４ビット値を含むデータ部分と終止符を含むメッセー
ジパケットをエンコードする方法が提供される：２０個
の使用可能な、３個の０と３個の１を有する６ビット記
号から１６個のデータ記号と少くとも１個の制御記号を
選択する段階；上記４ビット値の夫々を上記６ビットデ
ータ記号の夫々に変換する段階；上記４ビット値から上
記メッセージパケット用の４個のチェックビットを発生
する段階；上記４個のチェックビットを上記１６個のデ
ータ記号から選ばれた６ビットデータ記号に変換する段
階；および上記４個のチヤックビットを表わす上記６ビ
ット記号と上記制御記号とを含む終止トークンを発生す
る段階。
【０００７】好適には上記４個のチェックビットは上記
データ部分の水平パリティを取ることにより、すなわち
４個のビット値内の最下位ビットの論理和を取り、最下
位チェックビットを発生し、４個のビット値の夫々にお
ける次の桁のビットの論理和をとり、次の桁のチェック
ビットを発生し、以下同様にして発生される。このよう
にして発生されるこれら４個のチェックビットはここで
は検査合計と呼び、そして各ビットは検査合計ビット、
そしてそれからエンコードされた６ビット記号は検査合
計記号である。
データ部分の水平パリティを取ることにより、すなわち
４個のビット値内の最下位ビットの論理和を取り、最下
位チェックビットを発生し、４個のビット値の夫々にお
ける次の桁のビットの論理和をとり、次の桁のチェック
ビットを発生し、以下同様にして発生される。このよう
にして発生されるこれら４個のチェックビットはここで
は検査合計と呼び、そして各ビットは検査合計ビット、
そしてそれからエンコードされた６ビット記号は検査合
計記号である。
【０００８】メッセージパケットも複数の４ビット値を
含むアドレス部分を含むことができる。この場合、水平
パリティチェックはこのアドレス部分とデータ部分の４
ビット値にわたり取ることができる。
含むアドレス部分を含むことができる。この場合、水平
パリティチェックはこのアドレス部分とデータ部分の４
ビット値にわたり取ることができる。
【０００９】好適には制御記号は本出願人による特許出
願に示すように０１０１０１または１０１０１０であ
る。
願に示すように０１０１０１または１０１０１０であ
る。
【００１０】一つのメッセージが複数のパケットを含む
場合には、そのメッセージ内の最後のパケットのパケッ
トエンドインジケータはメッセージエンドインジケータ
の形をとる。通常のパケットエンドトークンが制御記号
とそれに続く検査合計記号を含む場合には、メッセージ
エンドトークンは検査合計記号とそれに続く制御記号を
含む。
場合には、そのメッセージ内の最後のパケットのパケッ
トエンドインジケータはメッセージエンドインジケータ
の形をとる。通常のパケットエンドトークンが制御記号
とそれに続く検査合計記号を含む場合には、メッセージ
エンドトークンは検査合計記号とそれに続く制御記号を
含む。
【００１１】各データバイトが２個の６ビット記号（１
２ビット）に変換されたとき、他のトークンを１２ビッ
ト単位に伝送するとよい。本発明は、１２ビット長であ
りチェックデータを含むパケットエンドおよびメッセー
ジエンドトークンを与える方法を提供する。またこれは
チェック用にのみ余分なトークンを送る必要をなくして
いる。
２ビット）に変換されたとき、他のトークンを１２ビッ
ト単位に伝送するとよい。本発明は、１２ビット長であ
りチェックデータを含むパケットエンドおよびメッセー
ジエンドトークンを与える方法を提供する。またこれは
チェック用にのみ余分なトークンを送る必要をなくして
いる。
【００１２】また本発明は下記要件を含む、終止符と、
送信されるべきデータを限定する複数の４ビット値を含
むデータ部分とを含むメッセージパケットをエンコード
する装置を提供する。
送信されるべきデータを限定する複数の４ビット値を含
むデータ部分とを含むメッセージパケットをエンコード
する装置を提供する。
【００１３】上記４ビット値の夫々を、夫々３個の１と
３個の０を有する２０個の使用可能な６ビット記号の内
から予定の１６個のビット記号の集合から選ばれた６ビ
ットデータ記号に変換するための論理回路；上記４ビッ
ト値からそのメッセージパケットについての４個のチェ
ックビットを発生するチェックビット発生回路；上記４
個のチェックビットを上記１６個のデータ記号から選ば
れた１個の６ビットデータ記号に変換するように動作可
能な上記論理回路；および上記４個のチェックビットを
表わす上記６ビット記号と、３個の１と３個の０を有す
る４個の残りの使用可能な６ビット記号から選ばれる制
御記号とを含む終止トークンを発生するためのトークン
発生回路。
３個の０を有する２０個の使用可能な６ビット記号の内
から予定の１６個のビット記号の集合から選ばれた６ビ
ットデータ記号に変換するための論理回路；上記４ビッ
ト値からそのメッセージパケットについての４個のチェ
ックビットを発生するチェックビット発生回路；上記４
個のチェックビットを上記１６個のデータ記号から選ば
れた１個の６ビットデータ記号に変換するように動作可
能な上記論理回路；および上記４個のチェックビットを
表わす上記６ビット記号と、３個の１と３個の０を有す
る４個の残りの使用可能な６ビット記号から選ばれる制
御記号とを含む終止トークンを発生するためのトークン
発生回路。
【００１４】このチェックビット発生回路は一群の検査
合計ビットを発生するために上記４ビット値の夫々内で
同一桁位置を有するビットの論理和をとるための加算回
路を含む。これはここでは水平パリティ発生回路と呼
ぶ。
合計ビットを発生するために上記４ビット値の夫々内で
同一桁位置を有するビットの論理和をとるための加算回
路を含む。これはここでは水平パリティ発生回路と呼
ぶ。
【００１５】好適にはこのトークン発生回路は上記制御
記号として記号０１０１０１または１０１０１０を発生
するように構成される。
記号として記号０１０１０１または１０１０１０を発生
するように構成される。
【００１６】好適にはこの装置はパケットエンドインジ
ケータとメッセージエンドインジケータを区別するため
の回路を含む。このトークン発生回路はこのときパケッ
トエンドトークンとして制御記号とそれに続くチェック
ビットを表わす記号およびメッセージエンドトークンと
して上記チェックビットを表わす記号とそれに続く制御
記号を発生するように動作可能である。
ケータとメッセージエンドインジケータを区別するため
の回路を含む。このトークン発生回路はこのときパケッ
トエンドトークンとして制御記号とそれに続くチェック
ビットを表わす記号およびメッセージエンドトークンと
して上記チェックビットを表わす記号とそれに続く制御
記号を発生するように動作可能である。
【００１７】また本発明は下記要件を含むデコード回路
を提供する：メッセージパケットを表わす６ビット記号
シーケンスを受けるように構成された入力回路；各６ビ
ット記号を１個の４ビット値に変換するように構成され
る論理回路；パケットエンドトークンの部分を形成する
制御記号を認識することによりそのパケットエンドトー
クンを識別するように動作可能であると共に、制御記号
とそれに続くチェックビットを表わす６ビット記号を含
むパケットエンドとチェックビットを表わす６ビット記
号とそれに続く制御記号を含むメッセージエンドトーク
ンとを区別することのできるパケットエンドトークン識
別回路；およびパケットエンドおよびメッセージエンド
トークン内で伝送されるチェックビットをチェックして
伝送におけるエラーを識別するように構成されるチェッ
ク回路。
を提供する：メッセージパケットを表わす６ビット記号
シーケンスを受けるように構成された入力回路；各６ビ
ット記号を１個の４ビット値に変換するように構成され
る論理回路；パケットエンドトークンの部分を形成する
制御記号を認識することによりそのパケットエンドトー
クンを識別するように動作可能であると共に、制御記号
とそれに続くチェックビットを表わす６ビット記号を含
むパケットエンドとチェックビットを表わす６ビット記
号とそれに続く制御記号を含むメッセージエンドトーク
ンとを区別することのできるパケットエンドトークン識
別回路；およびパケットエンドおよびメッセージエンド
トークン内で伝送されるチェックビットをチェックして
伝送におけるエラーを識別するように構成されるチェッ
ク回路。
【００１８】
【実施例】図１はメッセージをエンコードしそしてデコ
ードすべく本発明を実施するための基本的回路装置のブ
ロック図である。参照数字２と４は夫々、データ信号パ
スと並列ストローブ信号パスを形成する第１の単方向性
並列ワイヤ対を示す。６と８はそれとは逆の方向のデー
タ信号パスとストローブ信号パスを夫々形成する第２の
単方向性並列ワイヤ対を示す。これら並列ワイヤ対は本
出願人による特許出願に示すようにデータおよびストロ
ーブ情報を運ぶものである。上記出願の内容は本発明に
関係しており、ストローブ信号が各ビット境界毎にトラ
ンジションを有しそのためデータ信号にトランジション
がなく、そしてデータ信号にトランジションのある場合
には各ビット境界毎のトランジションがないようになっ
ている。１０はエンコーダ／デコーダを示しており、こ
れは１本のワイヤ１２による伝送に適したフォーマット
にデータ−ストローブ信号をエンコードし１本のワイヤ
１４上でそのフォーマットからデータ−ストローブ信号
にもどすようにデコードするように作用する。１６は光
電トランシーバであって、これはエンコードされたフォ
ーマット１２を出口リンク１８ａを有する光ファイバで
伝送するための光信号に変換する。この光電トランシー
バ１６はまたリンク１８ｂ上の入来コード化フォーマッ
トを運ぶ光信号をエンコーダ／デコーダ１０への入力に
適したワイヤ１４上の電気的フォーマットに変換する。
上記の回路装置は光ファイバリンクの一端に配置されて
データの受信と送信を行う。図１の右手側は光リンク１
８ａ，１８ｂの他方の端部にある同じ構造の受信／送信
回路装置を示している。
ードすべく本発明を実施するための基本的回路装置のブ
ロック図である。参照数字２と４は夫々、データ信号パ
スと並列ストローブ信号パスを形成する第１の単方向性
並列ワイヤ対を示す。６と８はそれとは逆の方向のデー
タ信号パスとストローブ信号パスを夫々形成する第２の
単方向性並列ワイヤ対を示す。これら並列ワイヤ対は本
出願人による特許出願に示すようにデータおよびストロ
ーブ情報を運ぶものである。上記出願の内容は本発明に
関係しており、ストローブ信号が各ビット境界毎にトラ
ンジションを有しそのためデータ信号にトランジション
がなく、そしてデータ信号にトランジションのある場合
には各ビット境界毎のトランジションがないようになっ
ている。１０はエンコーダ／デコーダを示しており、こ
れは１本のワイヤ１２による伝送に適したフォーマット
にデータ−ストローブ信号をエンコードし１本のワイヤ
１４上でそのフォーマットからデータ−ストローブ信号
にもどすようにデコードするように作用する。１６は光
電トランシーバであって、これはエンコードされたフォ
ーマット１２を出口リンク１８ａを有する光ファイバで
伝送するための光信号に変換する。この光電トランシー
バ１６はまたリンク１８ｂ上の入来コード化フォーマッ
トを運ぶ光信号をエンコーダ／デコーダ１０への入力に
適したワイヤ１４上の電気的フォーマットに変換する。
上記の回路装置は光ファイバリンクの一端に配置されて
データの受信と送信を行う。図１の右手側は光リンク１
８ａ，１８ｂの他方の端部にある同じ構造の受信／送信
回路装置を示している。
【００１９】データストローブフォーマットにおいて基
本的情報が、データトークンあるいは制御トークンであ
るトークン形式で送られる。１個のパケットは少くとも
２個のトークンを含み、そして数個のトークンを含んで
もよい。１つのメッセージは少くとも１個のパケットを
含み、数パケットを含んでもよい。図２に示すようにデ
ータトークンの夫々は８ビットのデータＴＤ０−ＴＤ７
と、それがデータトークンであることを示すための１個
のフラグビットＴＤＦと、１個のパリティビットＴＤＰ
を含む。
本的情報が、データトークンあるいは制御トークンであ
るトークン形式で送られる。１個のパケットは少くとも
２個のトークンを含み、そして数個のトークンを含んで
もよい。１つのメッセージは少くとも１個のパケットを
含み、数パケットを含んでもよい。図２に示すようにデ
ータトークンの夫々は８ビットのデータＴＤ０−ＴＤ７
と、それがデータトークンであることを示すための１個
のフラグビットＴＤＦと、１個のパリティビットＴＤＰ
を含む。
【００２０】図３に示すように、制御トークンの夫々は
それが制御トークンであることを示すための１個のフラ
グビットＴＣＦと、１個のパリティビットＴＣＰと、そ
の制御トークンの形式を示すための２個の制御ビッＴＣ
１，ＴＣ０を含む。１個の特定の制御トークンはエスケ
ープ（ＥＳＣ）トークンを示す。ＥＳＣトークンには他
の１個の制御トークンが続き、複合トークンを与えて使
用可能な制御トークンの数を増加させる（図４参照）。
それ故、データストローブフォーマットでは異るトーク
ンの長さは１０ビット、４ビットまたは８ビットであ
る。制御トークンの二つの基本的形式がある。すなわ
ち、パケットエンドまたはメッセージエンドを示すもの
であってここで終止トークンと呼ぶもの、およびデータ
の伝送を制御するものである。終止トークンはエンコー
ドされるが残りの制御トークンはエンコードされない。
それが制御トークンであることを示すための１個のフラ
グビットＴＣＦと、１個のパリティビットＴＣＰと、そ
の制御トークンの形式を示すための２個の制御ビッＴＣ
１，ＴＣ０を含む。１個の特定の制御トークンはエスケ
ープ（ＥＳＣ）トークンを示す。ＥＳＣトークンには他
の１個の制御トークンが続き、複合トークンを与えて使
用可能な制御トークンの数を増加させる（図４参照）。
それ故、データストローブフォーマットでは異るトーク
ンの長さは１０ビット、４ビットまたは８ビットであ
る。制御トークンの二つの基本的形式がある。すなわ
ち、パケットエンドまたはメッセージエンドを示すもの
であってここで終止トークンと呼ぶもの、およびデータ
の伝送を制御するものである。終止トークンはエンコー
ドされるが残りの制御トークンはエンコードされない。
【００２１】ここにおける伝送フォーマットはいわゆる
３−of−６コードであり、トークンは６ビット記号でつ
くられ、その内の３ビットが１で他の３ビットは０であ
る。このように、このコードは直流的にバランスしてお
り、そしてそれ故信号の帯域幅は最小となる。信号の帯
域幅が狭いと信号の伝送と増幅において改善がみられる
という利点がある。このエンコードシステムは各データ
ストローブトークン（データまたは終止符）を２個の３
−of−６記号（１２ビットデータまたは終止トークンを
形成するため）にエンコードする。このように３−of−
６コードでは１個のトークンの長さは変化せず、常に１
２ビットである。後述する特定の場合にはいくつかの２
４ビットトークンがあるが、それらは２個の１２ビット
トークンの特定の組合せと考えることが出来る。図５お
よび図６は送信可能な種々の３−of−６エンコードトー
クンを示す。図５および図６において、“データ”は３
−of−６データ記号を示し、“制御”は３−of−６制御
記号を示す。次に述べるようにこれらは容易に区別しう
る。
３−of−６コードであり、トークンは６ビット記号でつ
くられ、その内の３ビットが１で他の３ビットは０であ
る。このように、このコードは直流的にバランスしてお
り、そしてそれ故信号の帯域幅は最小となる。信号の帯
域幅が狭いと信号の伝送と増幅において改善がみられる
という利点がある。このエンコードシステムは各データ
ストローブトークン（データまたは終止符）を２個の３
−of−６記号（１２ビットデータまたは終止トークンを
形成するため）にエンコードする。このように３−of−
６コードでは１個のトークンの長さは変化せず、常に１
２ビットである。後述する特定の場合にはいくつかの２
４ビットトークンがあるが、それらは２個の１２ビット
トークンの特定の組合せと考えることが出来る。図５お
よび図６は送信可能な種々の３−of−６エンコードトー
クンを示す。図５および図６において、“データ”は３
−of−６データ記号を示し、“制御”は３−of−６制御
記号を示す。次に述べるようにこれらは容易に区別しう
る。
【００２２】図５（ａ）はデータトークンを示し、これ
は３−of−６データ記号とそれに続く他の３−of−６デ
ータ記号からなる。
は３−of−６データ記号とそれに続く他の３−of−６デ
ータ記号からなる。
【００２３】図５（ｂ）はパケットエンド（ＥＯＰ）制
御トークンを示し、これは制御記号とそれに続くデータ
記号からなる。
御トークンを示し、これは制御記号とそれに続くデータ
記号からなる。
【００２４】図５（ｃ）はメッセージエンド（ＥＯＭ）
制御トークンであって、これはデータ記号とそれに続く
制御記号からなる。ＥＯＰおよびＥＯＭトークンは終止
トークンである。
制御トークンであって、これはデータ記号とそれに続く
制御記号からなる。ＥＯＰおよびＥＯＭトークンは終止
トークンである。
【００２５】図５（ｄ）はフロー制御（ＦＣＴ）トーク
ンであって、これは制御記号とそれに続く他の制御記号
からなる。
ンであって、これは制御記号とそれに続く他の制御記号
からなる。
【００２６】図６（ｅ）は遊びトークンであって、これ
は制御記号とそれに続く制御＊記号からなる。制御記号
と制御＊記号の相異は後に述べる。
は制御記号とそれに続く制御＊記号からなる。制御記号
と制御＊記号の相異は後に述べる。
【００２７】図６（ｆ）は２４ビットの初期化トークン
であり、これは１個の制御記号とそれに続く３個の制御
＊記号からなる。
であり、これは１個の制御記号とそれに続く３個の制御
＊記号からなる。
【００２８】図６（ｇ）は２４ビットの予約トークンで
あり、これは１個の制御記号とそれに続く２個の制御＊
記号および１個のデータ記号からなる。
あり、これは１個の制御記号とそれに続く２個の制御＊
記号および１個のデータ記号からなる。
【００２９】データ記号の選択 本発明のエンコーディング法は一つの観点において特定
のデータ−ストローブ（Ｄ−Ｓ）データと制御情報をエ
ンコードするための特定の３−of−６記号の選択に関す
る。等しい数の１と０を有する６ビットには２０通りの
組合せがある。記号０００１１１と１１１０００は、コ
ードのランレングスおよび総合不一致カウントまたはデ
ィジタルサム変化（ＤＳＶ）を増大させるために使用さ
れない。ＤＳＶは送信の開始から送信された０の数より
多い１の数またはその逆のカウントである。４個以上の
１または４個以上の０を有する任意の記号は違法という
のがバランスした３−of−６コードの固有の性質であ
る。更に、伝送において不一致カウントが２を越えるか
あるいはランレングスが４を越えるとすれば、そのよう
な不一致またはランレングスは違法とされてエラーフラ
グが立てられる。４に等しいランレングスは２個の記号
間の境界にまたがり対称的に生じるのであれば適法であ
る。
のデータ−ストローブ（Ｄ−Ｓ）データと制御情報をエ
ンコードするための特定の３−of−６記号の選択に関す
る。等しい数の１と０を有する６ビットには２０通りの
組合せがある。記号０００１１１と１１１０００は、コ
ードのランレングスおよび総合不一致カウントまたはデ
ィジタルサム変化（ＤＳＶ）を増大させるために使用さ
れない。ＤＳＶは送信の開始から送信された０の数より
多い１の数またはその逆のカウントである。４個以上の
１または４個以上の０を有する任意の記号は違法という
のがバランスした３−of−６コードの固有の性質であ
る。更に、伝送において不一致カウントが２を越えるか
あるいはランレングスが４を越えるとすれば、そのよう
な不一致またはランレングスは違法とされてエラーフラ
グが立てられる。４に等しいランレングスは２個の記号
間の境界にまたがり対称的に生じるのであれば適法であ
る。
【００３０】残りの１８個の記号については記号１０１
０１０と０１０１０１が選ばれて制御記号として用いら
れる。次の表１は１６個のデータ記号をどのようにして
１６進値０−Ｆについて選択するかを示している。
０１０と０１０１０１が選ばれて制御記号として用いら
れる。次の表１は１６個のデータ記号をどのようにして
１６進値０−Ｆについて選択するかを示している。
【００３１】
【表１】 左側の欄は１６進（Ｈｅｘ）値、次の欄はその４ビット
表記であって、ｐが最下位ビット、ｓが最上位ビットで
ある。右側の欄はその値についての３−of−６データ記
号であり、左から右へと読取る。ここでｔは最下位ビッ
ト、ｚは最上位ビットを示す。この特定の記号の選択は
いくつかの目安を満足する。まず、違法な記号（０００
１１１，１１１０００）と制御記号（０１０１０１，１
０１０１０）は使用されない。第二に、各記号は他とは
別個のものである。第三に、このコーディング法は極め
てシステマチックである。すなわち、１６進値の０と１
６進値のＦを除く値のすべについて、３−of−６コード
（ｔｕｖｗ）における４ビットはその１６進値の２進表
記の４個のビット（ｐｑｒｓ）と同じである。これは次
の式（１）に示すように表示しうるエンコードおよびデ
コードに必要なロジックを著しく簡略化する。
表記であって、ｐが最下位ビット、ｓが最上位ビットで
ある。右側の欄はその値についての３−of−６データ記
号であり、左から右へと読取る。ここでｔは最下位ビッ
ト、ｚは最上位ビットを示す。この特定の記号の選択は
いくつかの目安を満足する。まず、違法な記号（０００
１１１，１１１０００）と制御記号（０１０１０１，１
０１０１０）は使用されない。第二に、各記号は他とは
別個のものである。第三に、このコーディング法は極め
てシステマチックである。すなわち、１６進値の０と１
６進値のＦを除く値のすべについて、３−of−６コード
（ｔｕｖｗ）における４ビットはその１６進値の２進表
記の４個のビット（ｐｑｒｓ）と同じである。これは次
の式（１）に示すように表示しうるエンコードおよびデ
コードに必要なロジックを著しく簡略化する。
【００３２】
【数１】 これはｙとｚの発生を含んでおり、これらは違法な記号
を避けそしてそれらをデータ−ストローブフォーマット
にもどすときに１個のパリティビットを発生するために
使用しうるようにするために記号のバランス要件（すな
わち３個の１と３個の０）を満足するべく発生される。
１個のパリティビットは各トークンにおける２個の記号
について発生されたビットｙとｚについて行われる排他
的論理和関数の結果として発生することが出来る。次に
これをより詳細に説明する。このパリティビットはデー
タ−ストローブパリティビットを発生するために変更し
うる。パリティビットが各記号から発生出来るから余分
なパリティビットを送らなくてもよい。このように、４
ビット値を３−of−６記号にエンコードするこの特定の
フォーマットはいくつかの利点を有する。
を避けそしてそれらをデータ−ストローブフォーマット
にもどすときに１個のパリティビットを発生するために
使用しうるようにするために記号のバランス要件（すな
わち３個の１と３個の０）を満足するべく発生される。
１個のパリティビットは各トークンにおける２個の記号
について発生されたビットｙとｚについて行われる排他
的論理和関数の結果として発生することが出来る。次に
これをより詳細に説明する。このパリティビットはデー
タ−ストローブパリティビットを発生するために変更し
うる。パリティビットが各記号から発生出来るから余分
なパリティビットを送らなくてもよい。このように、４
ビット値を３−of−６記号にエンコードするこの特定の
フォーマットはいくつかの利点を有する。
【００３３】制御信号の使用上記のように２個の３−of
−６記号が制御記号０１０１０１および１０１０１０と
して予約される。これら記号の使用を図５、６、７につ
いて説明する。図５、６において、いくつかの記号を
“制御”で表わし、またいくつかを“制御＊”で示して
いる。これら表記は前の記号の最終ビットとは無関係に
任意の特定ケースで使用される制御記号のビットシーケ
ンスを支配する。その規則を次に述べそして図７に示
す。
−６記号が制御記号０１０１０１および１０１０１０と
して予約される。これら記号の使用を図５、６、７につ
いて説明する。図５、６において、いくつかの記号を
“制御”で表わし、またいくつかを“制御＊”で示して
いる。これら表記は前の記号の最終ビットとは無関係に
任意の特定ケースで使用される制御記号のビットシーケ
ンスを支配する。その規則を次に述べそして図７に示
す。
【００３４】前の記号の最終ビットが０であったなら、
その制御記号の第１ビットも０である（図７（ａ））；
前の記号の最終ビットが１であったなら、その制御記号
の第１ビットも１である（図７（ｂ））。これらのケー
スについてはトークンの記号間にトランジションはな
い。
その制御記号の第１ビットも０である（図７（ａ））；
前の記号の最終ビットが１であったなら、その制御記号
の第１ビットも１である（図７（ｂ））。これらのケー
スについてはトークンの記号間にトランジションはな
い。
【００３５】前の記号の最終ビットが１であったなら、
その制御＊記号の第１ビットは０である（図７
（ｃ））；前の記号の最終ビットが０であったなら、制
御＊記号の第１ビットは１である（図７（ｄ））。これ
らのケースについてはトークンの記号間にトランジショ
ンが生じる。
その制御＊記号の第１ビットは０である（図７
（ｃ））；前の記号の最終ビットが０であったなら、制
御＊記号の第１ビットは１である（図７（ｄ））。これ
らのケースについてはトークンの記号間にトランジショ
ンが生じる。
【００３６】これらの規則はデータトークンと制御トー
クン間の境界を識別しうるようにして適正な同期化が後
述するように送信および受信において達成出来るように
する。この規則の図５、６に示す記号への適用を表２に
示す。
クン間の境界を識別しうるようにして適正な同期化が後
述するように送信および受信において達成出来るように
する。この規則の図５、６に示す記号への適用を表２に
示す。
【００３７】
【表２】 表２中の“検査合計（データ）”は当面、表１内のデー
タ記号の内の任意のものとのみ考えるとよい。
タ記号の内の任意のものとのみ考えるとよい。
【００３８】制御記号は前の記号の終りと次の記号の始
めとの間にトランジションがなく、一つのデータ記号内
に許されるトランジションの数を越えるトランジション
シーケンスがそれに続くことで容易に識別出来る。トラ
ンジションの有無はＦＣＴとＩＤＬＥトークンとの区別
にも使用出来る（ＦＣＴ記号はその第１および第２記号
間にトランジションを有せず、ＩＤＬＥトークンはその
第１および第２記号間にトランジションを有する）。初
期化トークンと予約トークンは個々のトークン間にトラ
ンジションがないように発生された交番するビットの拡
張されたシーケンスである。トランジションの無いこと
は後に詳述するように初期化シーケンスの部分を形成す
る。初期化トークンは２４個の交番するビットを有す
る。２８個を越える交番ビットシーケンスは違法であ
る。２８個の交番ビットは、初期化トークンの次に１６
進値１またはＥを表わす記号が続く場合に生じる。
めとの間にトランジションがなく、一つのデータ記号内
に許されるトランジションの数を越えるトランジション
シーケンスがそれに続くことで容易に識別出来る。トラ
ンジションの有無はＦＣＴとＩＤＬＥトークンとの区別
にも使用出来る（ＦＣＴ記号はその第１および第２記号
間にトランジションを有せず、ＩＤＬＥトークンはその
第１および第２記号間にトランジションを有する）。初
期化トークンと予約トークンは個々のトークン間にトラ
ンジションがないように発生された交番するビットの拡
張されたシーケンスである。トランジションの無いこと
は後に詳述するように初期化シーケンスの部分を形成す
る。初期化トークンは２４個の交番するビットを有す
る。２８個を越える交番ビットシーケンスは違法であ
る。２８個の交番ビットは、初期化トークンの次に１６
進値１またはＥを表わす記号が続く場合に生じる。
【００３９】データの検査 図５ｂおよび５ｃにおいて、パケットエンド（ＥＯＰ）
およびメッセージエンド（ＥＯＭ）トークンの夫々は検
査合計としてマークされるデータ記号を含む。この検査
合計はデータ−ストローブフォーマットのパケットから
導出された４個の水平パリティビットに対応する３−of
−６データ記号である。図８はデータ−ストローブフォ
ーマットのパケットの構成を示す。かくして、このパケ
ットはそのパケットのチャンネル宛先を識別するための
チャンネル情報を含む見出し部と、図２について述べた
形式の複数のデータトークンと、パケットエンドトーク
ンとを含む。図２に関連して述べたように、各データト
ークンはビットｐ，ｑ，ｒ，ｓを有する、４ビット１６
進値を２個含む。
およびメッセージエンド（ＥＯＭ）トークンの夫々は検
査合計としてマークされるデータ記号を含む。この検査
合計はデータ−ストローブフォーマットのパケットから
導出された４個の水平パリティビットに対応する３−of
−６データ記号である。図８はデータ−ストローブフォ
ーマットのパケットの構成を示す。かくして、このパケ
ットはそのパケットのチャンネル宛先を識別するための
チャンネル情報を含む見出し部と、図２について述べた
形式の複数のデータトークンと、パケットエンドトーク
ンとを含む。図２に関連して述べたように、各データト
ークンはビットｐ，ｑ，ｒ，ｓを有する、４ビット１６
進値を２個含む。
【００４０】水平パリティビットεｐ，εｑ，εｒおよ
びεｓの夫々は見出し部を限定する１６進値を含む、そ
のパケット内の１６進値の夫々のビットｐ，ｑ，ｒおよ
びｓの夫々についての論理和である。水平パリティビッ
トの発生の一例を下に示す。このパケットのデータはバ
イト（従来の１６進では最上位部分を左とする）のシー
ケンスＥＤ０Ｃ６Ｆ０３（１６進値）である。
びεｓの夫々は見出し部を限定する１６進値を含む、そ
のパケット内の１６進値の夫々のビットｐ，ｑ，ｒおよ
びｓの夫々についての論理和である。水平パリティビッ
トの発生の一例を下に示す。このパケットのデータはバ
イト（従来の１６進では最上位部分を左とする）のシー
ケンスＥＤ０Ｃ６Ｆ０３（１６進値）である。
【００４１】
【００４２】４個の水平パリティビット１０１０は表１
に従って３−of−６記号（１０１１００）にエンコード
されそしてこの記号が検査合計記号である。このエンコ
ードフォーマットでは検査合計は上述のようにパケット
エンドまたはメッセージエンドトークンの部分として送
られる。これは検査用として通常必要な余分の伝送ビッ
トの必要性を低減しそして、すべてのトークンが同一の
長さであるという本発明の一つの重要な特徴の利点を利
用する。この検査合計は受信したパケットのパリティの
検査に使用出来る。データトークンのすべてのｐビット
の論理和と検査合計のεｐビットとの和は水平パリティ
の検査を検査合計を用いて行うとき０であり、ビット
ｑ，ｒおよびｓについても同様である。上記の例につい
てはこの検査は次に示すようにして行われる。
に従って３−of−６記号（１０１１００）にエンコード
されそしてこの記号が検査合計記号である。このエンコ
ードフォーマットでは検査合計は上述のようにパケット
エンドまたはメッセージエンドトークンの部分として送
られる。これは検査用として通常必要な余分の伝送ビッ
トの必要性を低減しそして、すべてのトークンが同一の
長さであるという本発明の一つの重要な特徴の利点を利
用する。この検査合計は受信したパケットのパリティの
検査に使用出来る。データトークンのすべてのｐビット
の論理和と検査合計のεｐビットとの和は水平パリティ
の検査を検査合計を用いて行うとき０であり、ビット
ｑ，ｒおよびｓについても同様である。上記の例につい
てはこの検査は次に示すようにして行われる。
【００４３】
【００４４】１ビットのエラーは１個の記号内のビット
を３個の０と３個の１以外のものにするから、違法な３
−of−６コード記号を発生することで１ビットエラーを
検出する。このように、上記の水平パリティチェックの
主目的はコード自体では検出しえない２ビットエラーを
検出することである。
を３個の０と３個の１以外のものにするから、違法な３
−of−６コード記号を発生することで１ビットエラーを
検出する。このように、上記の水平パリティチェックの
主目的はコード自体では検出しえない２ビットエラーを
検出することである。
【００４５】図９、１０、１１は図１に示すエンコーダ
／デコーダ１０のブロック回路図である。ライン２と４
上の直列データおよびストローブ信号ＤとＳはデータ−
ストローブリンクインターフェース２９により入力とし
て受信される。インターフェース２９は例えば図２に示
すようにＤ−Ｓトークン内のデータを表わすビット群を
並列フォーマットで出力しそして有効送信並列トークン
の存在を示すＴＸ ＴＯＫ ＶＡＬＩＤ信号を出力す
る。送信並列トークンなる用語はここでは入来Ｄ−Ｓト
ークンからエンコード用にとり出されたトークンを表わ
す。このようにしてバス３６上の８個のデータビットＴ
Ｄ０−７と、ライン３８上の１個のフラグビットＴＤＦ
（またはＴＣＦ）とライン３７上の１個のパリティビッ
トＴＤＰが並列に出力される。このフラグビットは、８
個のデータビットＴＤ０−７が終止トークンの部分であ
るかデータトークンの部分であるかを示す。フラグビッ
トＴＤＦがデータトークンであることを示せば、８個の
ビットすべてが使用される。また、フラグビットＴＣＦ
が終止トークンであることを示せば、２個の最下位ビッ
トＴＣ０，ＴＣ１のみが使用される。ライン３７上のパ
リティビットはＤ−Ｓフォーマットのパリティビットと
同じではなく、当業者には容易である方法でそれからと
り出されるものである。信号ＴＤ０−７，ＴＤＰおよび
ＴＤＦはライン３４上のＴＸ ＴＯＫ ＶＡＬＩＤ信号
と共に出力ＦＩＦＯ２０に加えられる。出力ＦＩＦＯ２
０がＴＸ ＴＯＫ ＶＡＬＩＤ信号を受けそしてスペー
スがあれば、ビットＴＤ０−７，ＴＤＰおよびＴＤＦが
出力ＦＩＦＯに読込まれそして出力ＦＩＦＯがライン３
５に信号ＴＸ ＴＯＫ ＡＣＫを発生する。信号ＴＸ
ＴＯＫ ＡＣＫはインターフェース２９により、出力Ｆ
ＩＦＯ２０がライン３６，３７，３８上のインターフェ
ース２９の現在の出力ビットを読込んだことおよびイン
ターフェース２９がその次の送信並列トークンを出力出
来ることを示すために用いられる。出力ＦＩＦＯ２０が
インターフェース２９からの有効な送信並列トークンを
入力していれば、出力ＦＩＦＯはライン３９に出力信号
ＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤを発生しそして出力ラ
イン４１，４２，４３にビットＴＤ０−７，ＴＤＰおよ
びＴＤＦを与える。
／デコーダ１０のブロック回路図である。ライン２と４
上の直列データおよびストローブ信号ＤとＳはデータ−
ストローブリンクインターフェース２９により入力とし
て受信される。インターフェース２９は例えば図２に示
すようにＤ−Ｓトークン内のデータを表わすビット群を
並列フォーマットで出力しそして有効送信並列トークン
の存在を示すＴＸ ＴＯＫ ＶＡＬＩＤ信号を出力す
る。送信並列トークンなる用語はここでは入来Ｄ−Ｓト
ークンからエンコード用にとり出されたトークンを表わ
す。このようにしてバス３６上の８個のデータビットＴ
Ｄ０−７と、ライン３８上の１個のフラグビットＴＤＦ
（またはＴＣＦ）とライン３７上の１個のパリティビッ
トＴＤＰが並列に出力される。このフラグビットは、８
個のデータビットＴＤ０−７が終止トークンの部分であ
るかデータトークンの部分であるかを示す。フラグビッ
トＴＤＦがデータトークンであることを示せば、８個の
ビットすべてが使用される。また、フラグビットＴＣＦ
が終止トークンであることを示せば、２個の最下位ビッ
トＴＣ０，ＴＣ１のみが使用される。ライン３７上のパ
リティビットはＤ−Ｓフォーマットのパリティビットと
同じではなく、当業者には容易である方法でそれからと
り出されるものである。信号ＴＤ０−７，ＴＤＰおよび
ＴＤＦはライン３４上のＴＸ ＴＯＫ ＶＡＬＩＤ信号
と共に出力ＦＩＦＯ２０に加えられる。出力ＦＩＦＯ２
０がＴＸ ＴＯＫ ＶＡＬＩＤ信号を受けそしてスペー
スがあれば、ビットＴＤ０−７，ＴＤＰおよびＴＤＦが
出力ＦＩＦＯに読込まれそして出力ＦＩＦＯがライン３
５に信号ＴＸ ＴＯＫ ＡＣＫを発生する。信号ＴＸ
ＴＯＫ ＡＣＫはインターフェース２９により、出力Ｆ
ＩＦＯ２０がライン３６，３７，３８上のインターフェ
ース２９の現在の出力ビットを読込んだことおよびイン
ターフェース２９がその次の送信並列トークンを出力出
来ることを示すために用いられる。出力ＦＩＦＯ２０が
インターフェース２９からの有効な送信並列トークンを
入力していれば、出力ＦＩＦＯはライン３９に出力信号
ＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤを発生しそして出力ラ
イン４１，４２，４３にビットＴＤ０−７，ＴＤＰおよ
びＴＤＦを与える。
【００４６】エンコーダ２１はライン４１，４２，４３
からビットＴＤ０−７，ＴＤＰおよびＴＤＦを受ける。
エンコーダ２１はまたマスタ制御回路２６からのライン
４４と４５上のＴＸ ＩＮＩＴ信号およびＴＸ ＩＤＬ
Ｅ信号も受ける。この制御回路２６の動作は後述する。
またエンコーダ２１は出力フロー制御回路２７からのラ
イン４７上の信号ＩＮＨＩＢＩＴ ＤＡＴＡ／ＴＥＲＭ
および入力フロー制御回路２８からのライン４９上の信
号ＴＸ ＦＣＴを受ける。これら入力および出力フロー
制御回路２７，２８の動作は後述する。またエンコーダ
２１はクロツクデバイダ１５９からのライン５０上の送
信トークンクロック信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫ
を受ける。この送信トークンクロック信号はトークン毎
すなわち１２個の記号ビット毎に１個のクロックエッジ
を発生するように図１８について後述するごとくに発生
される。
からビットＴＤ０−７，ＴＤＰおよびＴＤＦを受ける。
エンコーダ２１はまたマスタ制御回路２６からのライン
４４と４５上のＴＸ ＩＮＩＴ信号およびＴＸ ＩＤＬ
Ｅ信号も受ける。この制御回路２６の動作は後述する。
またエンコーダ２１は出力フロー制御回路２７からのラ
イン４７上の信号ＩＮＨＩＢＩＴ ＤＡＴＡ／ＴＥＲＭ
および入力フロー制御回路２８からのライン４９上の信
号ＴＸ ＦＣＴを受ける。これら入力および出力フロー
制御回路２７，２８の動作は後述する。またエンコーダ
２１はクロツクデバイダ１５９からのライン５０上の送
信トークンクロック信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫ
を受ける。この送信トークンクロック信号はトークン毎
すなわち１２個の記号ビット毎に１個のクロックエッジ
を発生するように図１８について後述するごとくに発生
される。
【００４７】エンコーダ２１はバス５３および５２上の
一対の記号ＴＳ０−５とＴＳ６−１１からなる３−of−
６トークンを発生する。また、エンコーダ２１はマスタ
制御回路２６へのライン５１にエラー信号ＴＸ ＦＲＲ
ＯＲを、そして出力フロー制御回路２７へのライン４０
に、データまたは終止トークンが送られたことを示す信
号ＤＡＴＡ ＴＥＲＭ ＳＥＮＴを発生する。またエン
コーダ２１は、入力フロー制御回路に対し、１個のフロ
ー制御トークンが送られたことを示すための信号ＦＣＴ
ＳＥＮＴをライン４８に発生する。バス５２と５３上
の記号ビットＴＳ０−１１は次に並列−直列変換器２２
に送られて、ライン５４上の高速クロック信号ＴＸ Ｃ
ＬＯＣＫの制御にもとづき伝送に適した直列フォーマッ
トに変換され、そして光電トランシーバ１６の部分を形
成するＬＥＤ（発光ダイオード）３０にライン１２を介
して出力される。この光電トランシーバにおいてそれは
光ファイバリンク１８での伝送に適した形に変換され
る。
一対の記号ＴＳ０−５とＴＳ６−１１からなる３−of−
６トークンを発生する。また、エンコーダ２１はマスタ
制御回路２６へのライン５１にエラー信号ＴＸ ＦＲＲ
ＯＲを、そして出力フロー制御回路２７へのライン４０
に、データまたは終止トークンが送られたことを示す信
号ＤＡＴＡ ＴＥＲＭ ＳＥＮＴを発生する。またエン
コーダ２１は、入力フロー制御回路に対し、１個のフロ
ー制御トークンが送られたことを示すための信号ＦＣＴ
ＳＥＮＴをライン４８に発生する。バス５２と５３上
の記号ビットＴＳ０−１１は次に並列−直列変換器２２
に送られて、ライン５４上の高速クロック信号ＴＸ Ｃ
ＬＯＣＫの制御にもとづき伝送に適した直列フォーマッ
トに変換され、そして光電トランシーバ１６の部分を形
成するＬＥＤ（発光ダイオード）３０にライン１２を介
して出力される。この光電トランシーバにおいてそれは
光ファイバリンク１８での伝送に適した形に変換され
る。
【００４８】光ファイバリンク１８ｂ上の、３−of−６
記号の形の入来直列データは光電トランシーバ回路１６
の部分を形成するフォトダイオード及び増幅器３１に送
られて処理に適した信号レベルの、ライン１４上の電気
的直列信号ＲＸ ＤＡＴＡに変換される。ライン１４上
のこの直列データは、図１９について詳述する直列−並
列変換器及びクロック復元回路２３に送られる。
記号の形の入来直列データは光電トランシーバ回路１６
の部分を形成するフォトダイオード及び増幅器３１に送
られて処理に適した信号レベルの、ライン１４上の電気
的直列信号ＲＸ ＤＡＴＡに変換される。ライン１４上
のこの直列データは、図１９について詳述する直列−並
列変換器及びクロック復元回路２３に送られる。
【００４９】この直列−並列変換器及びクロック復元回
路２３はバス５９と６０上の３−of−６トークンＲＳ０
−１１の１２個のビットを並列に、そしてライン６１上
のトークン同期化エラー信号ＳＹＮＣ ＥＲＲＯＲ及び
ライン６２上の受信トークンクロック信号ＲＸ ＴＯＫ
ＥＮ ＣＬＯＣＫを発生する。この受信トークンクロッ
ク信号ＲＸ ＴＯＫＥＮ ＣＬＯＣＫは後述するように
してデコーダ２４と入力ＦＩＦＯ２５により使用され
る。また、デコーダ２４はライン６１上のトークン同期
化エラー信号ＳＹＮＣ ＥＲＲＯＲとバス５９と６０上
の並列３−of−６トークンＲＳ０−１１を受ける。
路２３はバス５９と６０上の３−of−６トークンＲＳ０
−１１の１２個のビットを並列に、そしてライン６１上
のトークン同期化エラー信号ＳＹＮＣ ＥＲＲＯＲ及び
ライン６２上の受信トークンクロック信号ＲＸ ＴＯＫ
ＥＮ ＣＬＯＣＫを発生する。この受信トークンクロッ
ク信号ＲＸ ＴＯＫＥＮ ＣＬＯＣＫは後述するように
してデコーダ２４と入力ＦＩＦＯ２５により使用され
る。また、デコーダ２４はライン６１上のトークン同期
化エラー信号ＳＹＮＣ ＥＲＲＯＲとバス５９と６０上
の並列３−of−６トークンＲＳ０−１１を受ける。
【００５０】デコーダ２４はビットＲＳ０−１１により
表わされる３−of−６トークンを、出力バス６５上のビ
ットＲＤ０−７、ライン６４上のパリティビットＲＤＰ
およびライン６３上のフラグビットＲＤＦにより表わさ
れる受信並列トークンにデコードする。
表わされる３−of−６トークンを、出力バス６５上のビ
ットＲＤ０−７、ライン６４上のパリティビットＲＤＰ
およびライン６３上のフラグビットＲＤＦにより表わさ
れる受信並列トークンにデコードする。
【００５１】受信した並列トークンがその出力に与えら
れるとデコーダ２４もライン７６に、受信した並列トー
クンのデータビットＲＤ０−７、フラグビットＲＤＦお
よびパリティビットＲＤＰが入力ＦＩＦＯ２５への書込
み可能であることを入力ＦＩＦＯ２５に示すトークン有
効信号ＴＯＫＥＮ ＶＡＬＩＤを出す。フロー制御トー
クンの受信により、デコーダ２４は出力フロー制御回路
２７へのライン６８に信号ＲＸ ＦＣＴを出す。同様
に、デコーダ２４は、遊びトークンを受けるとライン６
６にマスタ制御回路２６への信号ＲＸ ＩＤＬＥを出
し、そして初期化トークンを受けるとライン６７にマス
タ制御回路２６への信号ＲＸ ＩＮＴを出す。またこの
デコーダはエラーの受信を示す信号ＲＸ ＥＲＲＯＲを
マスター制御回路へのライン７５に出す。
れるとデコーダ２４もライン７６に、受信した並列トー
クンのデータビットＲＤ０−７、フラグビットＲＤＦお
よびパリティビットＲＤＰが入力ＦＩＦＯ２５への書込
み可能であることを入力ＦＩＦＯ２５に示すトークン有
効信号ＴＯＫＥＮ ＶＡＬＩＤを出す。フロー制御トー
クンの受信により、デコーダ２４は出力フロー制御回路
２７へのライン６８に信号ＲＸ ＦＣＴを出す。同様
に、デコーダ２４は、遊びトークンを受けるとライン６
６にマスタ制御回路２６への信号ＲＸ ＩＤＬＥを出
し、そして初期化トークンを受けるとライン６７にマス
タ制御回路２６への信号ＲＸ ＩＮＴを出す。またこの
デコーダはエラーの受信を示す信号ＲＸ ＥＲＲＯＲを
マスター制御回路へのライン７５に出す。
【００５２】入力ＦＩＦＯ２５が有効受信並列トークン
を記憶していれば、入力ＦＩＦＯ２５はバス７２にデー
タビットＲＤ０−７を、ライン７４にフラグＲＤＦをそ
してライン７３にパリティビットＲＤＰを出して、受信
並列トークン有効信号７１ＲＸ ＴＯＫ ＶＡＬＩＤと
共にデータ−ストローブインターフェース２９に与え
る。このデータ−ストローブインターフェースが入力Ｆ
ＩＦＯ２５により与えられた受信並列トークンを読取れ
ば、そのインターフェースはライン７０を介して入力Ｆ
ＩＦＯ２５にそして、ライン６９を介して入力フロー制
御回路２８に肯定応答信号ＲＸ ＴＯＫ ＡＣＫを送る
ことでそれを確認する。
を記憶していれば、入力ＦＩＦＯ２５はバス７２にデー
タビットＲＤ０−７を、ライン７４にフラグＲＤＦをそ
してライン７３にパリティビットＲＤＰを出して、受信
並列トークン有効信号７１ＲＸ ＴＯＫ ＶＡＬＩＤと
共にデータ−ストローブインターフェース２９に与え
る。このデータ−ストローブインターフェースが入力Ｆ
ＩＦＯ２５により与えられた受信並列トークンを読取れ
ば、そのインターフェースはライン７０を介して入力Ｆ
ＩＦＯ２５にそして、ライン６９を介して入力フロー制
御回路２８に肯定応答信号ＲＸ ＴＯＫ ＡＣＫを送る
ことでそれを確認する。
【００５３】エンコーダ２１の動作を図１２について詳
述する。図１２に示すように、エンコーダ２１はアービ
タ８２、水平パリティ発生器８０およびデータ／制御ト
ークン記号発生器８１から成る。アービタ８２はその入
力に入る要求信号に優先順位をつける回路を含んでい
る。これら要求信号はＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤ
（データまたは終止トークンを送る要求）、ＴＸ ＦＣ
Ｔ（フロー制御トークンを送る要求）、ＴＸ ＩＤＬＥ
（遊びトークンを送る要求）およびＴＸ ＩＮＩＴ（初
期化トークンを送る要求）である。アービタ８２はＴＸ
ＩＮＩＴ，ＴＸＦＣＴ，ＤＡＴＡ／ＴＥＲＭ ＶＡＬ
ＩＤ，ＴＸ ＩＤＬＥの順にこれら要求に優先度を与え
る。これによりエンコーダ２１は２以上の要求が同時に
なされても衝突を生じさせることなく動作を続行出来
る。また、アービタ８２は出力ＦＩＦＯ２０からのライ
ン４３上のフラグビットＴＤＦ，出力フロー制御回路２
７からのライン４７上の信号ＩＮＨＩＢＩＴ ＤＡＴＡ
／ＴＥＲＭおよびライン５０上の送信トークンクロック
信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫを入力とする。アー
ビタ８２はどの要求が入ったかによりきまる５個の出力
を与える。ＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤ信号がセッ
トされそしてフラグビットＴＤＦがデータトークンの送
られるべきことを示す場合にはライン８４に出力ＤＡＴ
Ａ ＳＥＮＴがセットされる。ＤＡＴＡ／ＴＥＲＭ Ｖ
ＡＬＩＤ信号がセットされそしてフラグビットＴＤＦが
終止トークンの送られるべきことを示す場合にはライン
８５に出力ＴＥＲＭ ＳＥＮＴがセットされる。信号Ｔ
Ｘ ＦＣＴ，ＴＸ ＩＤＬＥ，ＴＸ ＩＮＩＴが夫々送
られるべき場合にはライン４８，８６，８７に信号ＦＣ
ＴＳＥＮＴ，ＩＤＬＥ ＳＥＮＴ，ＩＮＩＴ ＳＥＮＴ
が夫々セットされる。アービタ８２からのこれら５個の
出力はデータ制御トークン記号発生器８１に入力として
与えられる。アービタ８２へのＩＮＨＩＢＩＴ ＤＡＴ
Ａ／ＴＥＲＭ入力４７はＤＡＴＡ ＳＥＮＴ信号とＴＥ
ＲＭ ＳＥＮＴ信号の設定を禁止するために用いられる
ものであり、その発生と使用については後述する。
述する。図１２に示すように、エンコーダ２１はアービ
タ８２、水平パリティ発生器８０およびデータ／制御ト
ークン記号発生器８１から成る。アービタ８２はその入
力に入る要求信号に優先順位をつける回路を含んでい
る。これら要求信号はＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤ
（データまたは終止トークンを送る要求）、ＴＸ ＦＣ
Ｔ（フロー制御トークンを送る要求）、ＴＸ ＩＤＬＥ
（遊びトークンを送る要求）およびＴＸ ＩＮＩＴ（初
期化トークンを送る要求）である。アービタ８２はＴＸ
ＩＮＩＴ，ＴＸＦＣＴ，ＤＡＴＡ／ＴＥＲＭ ＶＡＬ
ＩＤ，ＴＸ ＩＤＬＥの順にこれら要求に優先度を与え
る。これによりエンコーダ２１は２以上の要求が同時に
なされても衝突を生じさせることなく動作を続行出来
る。また、アービタ８２は出力ＦＩＦＯ２０からのライ
ン４３上のフラグビットＴＤＦ，出力フロー制御回路２
７からのライン４７上の信号ＩＮＨＩＢＩＴ ＤＡＴＡ
／ＴＥＲＭおよびライン５０上の送信トークンクロック
信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫを入力とする。アー
ビタ８２はどの要求が入ったかによりきまる５個の出力
を与える。ＤＡＴＡ／ＴＥＲＭ ＶＡＬＩＤ信号がセッ
トされそしてフラグビットＴＤＦがデータトークンの送
られるべきことを示す場合にはライン８４に出力ＤＡＴ
Ａ ＳＥＮＴがセットされる。ＤＡＴＡ／ＴＥＲＭ Ｖ
ＡＬＩＤ信号がセットされそしてフラグビットＴＤＦが
終止トークンの送られるべきことを示す場合にはライン
８５に出力ＴＥＲＭ ＳＥＮＴがセットされる。信号Ｔ
Ｘ ＦＣＴ，ＴＸ ＩＤＬＥ，ＴＸ ＩＮＩＴが夫々送
られるべき場合にはライン４８，８６，８７に信号ＦＣ
ＴＳＥＮＴ，ＩＤＬＥ ＳＥＮＴ，ＩＮＩＴ ＳＥＮＴ
が夫々セットされる。アービタ８２からのこれら５個の
出力はデータ制御トークン記号発生器８１に入力として
与えられる。アービタ８２へのＩＮＨＩＢＩＴ ＤＡＴ
Ａ／ＴＥＲＭ入力４７はＤＡＴＡ ＳＥＮＴ信号とＴＥ
ＲＭ ＳＥＮＴ信号の設定を禁止するために用いられる
ものであり、その発生と使用については後述する。
【００５４】水平パリティ発生器８０はライン４１上の
出力ＦＩＦＯ２０からのデータビットＴＤ０−７，アー
ビタ８２からのライン８５上の信号ＴＥＲＭ ＳＥＮＴ
およびライン５０上の送信トークンクロック信号ＴＸ
ＴＯＫＥＮ ＣＬＯＣＫを入力とする。水平パリティ発
生器８０を図１７により説明する。この水平パリティ発
生器は前述のようにライン８８−９１に４個の水平パリ
ティビットＣＨ０−３を発生し、これらパリティビット
がデータ／制御トークン記号発生器８１に入力される。
アービタ８２からの５個の出力および検査合計ビットＣ
Ｈ０−３に加えて、データ／制御トークン記号発生器８
１はバス４１についてのデータトークンビットＴＤ０−
７と送信トークンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋを受ける。このデータ／制御記号発生器は次にバス５
２上のビットＴＳ０−５で構成される記号とバス５３上
のビットＴＳ６−１１で構成される記号という２個の記
号の形の並列トークンを出力する。またこのデータ／制
御記号発生器はマスター制御回路２６に対してライン５
１にエラー信号ＴＸ ＥＲＲＯＲを出力する。夫々終止
トークンまたはデータトークンの送信中であることを示
す信号ＴＥＲＭ ＳＥＮＴとＤＡＴＡ ＳＥＮＴもアー
ビタ８２からライン８５と８４を介して論理ＯＲゲート
８３に出力され、その出力の内のライン４０上のＤＡＴ
Ａ／ＴＥＲＭＳＥＮＴは出力フロー制御回路に対しデー
タまたは終止トークンが送信中であることを示す。フロ
ー制御トークンが送信中であることを示すために送られ
る信号ＦＣＴもアービタ８２からライン４８を介して入
力フロー制御回路２８に出力される。
出力ＦＩＦＯ２０からのデータビットＴＤ０−７，アー
ビタ８２からのライン８５上の信号ＴＥＲＭ ＳＥＮＴ
およびライン５０上の送信トークンクロック信号ＴＸ
ＴＯＫＥＮ ＣＬＯＣＫを入力とする。水平パリティ発
生器８０を図１７により説明する。この水平パリティ発
生器は前述のようにライン８８−９１に４個の水平パリ
ティビットＣＨ０−３を発生し、これらパリティビット
がデータ／制御トークン記号発生器８１に入力される。
アービタ８２からの５個の出力および検査合計ビットＣ
Ｈ０−３に加えて、データ／制御トークン記号発生器８
１はバス４１についてのデータトークンビットＴＤ０−
７と送信トークンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋを受ける。このデータ／制御記号発生器は次にバス５
２上のビットＴＳ０−５で構成される記号とバス５３上
のビットＴＳ６−１１で構成される記号という２個の記
号の形の並列トークンを出力する。またこのデータ／制
御記号発生器はマスター制御回路２６に対してライン５
１にエラー信号ＴＸ ＥＲＲＯＲを出力する。夫々終止
トークンまたはデータトークンの送信中であることを示
す信号ＴＥＲＭ ＳＥＮＴとＤＡＴＡ ＳＥＮＴもアー
ビタ８２からライン８５と８４を介して論理ＯＲゲート
８３に出力され、その出力の内のライン４０上のＤＡＴ
Ａ／ＴＥＲＭＳＥＮＴは出力フロー制御回路に対しデー
タまたは終止トークンが送信中であることを示す。フロ
ー制御トークンが送信中であることを示すために送られ
る信号ＦＣＴもアービタ８２からライン４８を介して入
力フロー制御回路２８に出力される。
【００５５】図１７は、水平パリティ発生器８０がフリ
ップフロップ３７０、４個の排他的論理和ゲート１５０
−１５３およびこれら排他的論理和ゲートの出力に夫々
接続する４個のラッチ１５４−１５７を含むことを示し
ている。ゲート１５０はデータビットＴＤ０とＴＤ４を
受け、ゲート１５１はデータビットＴＤ１とＴＤ５を受
け、ゲート１５２はデータビットＴＤ２とＴＤ６を、そ
してゲート１５３はデータビットＴＤ３とＴＤ７を受け
る。ゲート１５０−１５３はそれらに関連したラッチ１
５４−１５７の出力である第３入力を夫々受ける。夫々
のゲートの第３入力は、従ってラッチを介してクロック
されたその出力である。前述したようにライン５０上の
送信トークンクロック信号ＴＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋはライン４０上の信号ＤＡＴＡ／ＴＥＲＭ ＳＥＮＴ
により新しいデータトークンが出力ＦＩＦＯ２０から読
出される毎に１つのクロックエッジを有する。従って、
ライン８８−９１上のラッチ１５４−１５７の出力は前
述したように出力ＦＩＦＯ２０からのパケット内の連続
するトークンの夫々のビットの和である。検査合計はこ
のようにして各ライン８８−９１上の和を表わすビット
群ＣＨ０−３である。ライン８８−９１上の検査合計ビ
ットはデータ／制御トークン記号発生器８１へと出力さ
れる。フリップフロップ３７０はラッチ１５４−１５７
の動作の制御に用いられる。
ップフロップ３７０、４個の排他的論理和ゲート１５０
−１５３およびこれら排他的論理和ゲートの出力に夫々
接続する４個のラッチ１５４−１５７を含むことを示し
ている。ゲート１５０はデータビットＴＤ０とＴＤ４を
受け、ゲート１５１はデータビットＴＤ１とＴＤ５を受
け、ゲート１５２はデータビットＴＤ２とＴＤ６を、そ
してゲート１５３はデータビットＴＤ３とＴＤ７を受け
る。ゲート１５０−１５３はそれらに関連したラッチ１
５４−１５７の出力である第３入力を夫々受ける。夫々
のゲートの第３入力は、従ってラッチを介してクロック
されたその出力である。前述したようにライン５０上の
送信トークンクロック信号ＴＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋはライン４０上の信号ＤＡＴＡ／ＴＥＲＭ ＳＥＮＴ
により新しいデータトークンが出力ＦＩＦＯ２０から読
出される毎に１つのクロックエッジを有する。従って、
ライン８８−９１上のラッチ１５４−１５７の出力は前
述したように出力ＦＩＦＯ２０からのパケット内の連続
するトークンの夫々のビットの和である。検査合計はこ
のようにして各ライン８８−９１上の和を表わすビット
群ＣＨ０−３である。ライン８８−９１上の検査合計ビ
ットはデータ／制御トークン記号発生器８１へと出力さ
れる。フリップフロップ３７０はラッチ１５４−１５７
の動作の制御に用いられる。
【００５６】データが送信中であって、ライン８４上の
信号ＤＡＴＡ ＳＥＮＴがハイ、ライン８５上の信号Ｔ
ＥＲＭ ＳＥＮＴがローとなるような水平パリティ発生
器８０の動作中、ライン３７２上のフリップフロップ３
７０の出力ＲＥＳＥＴ ＬＡＴＣＨはローであり、前述
のようにラッチは検査合計値を累積することが出来る。
ライン８５上の信号ＴＥＲＭ ＳＥＮＴがハイとなって
終止符が送信中であることを示すとき、ライン３７２上
のフリップフロップ３７０のＲＥＳＥＴ ＬＡＴＣＨ出
力はトグルしてハイになりラッチ１５４−１５７をリセ
ットさせる。フリップフロップ３７０はハイとなったラ
イン８５上のＴＥＲＭ ＳＥＮＴとそれに続くライン３
７２上のＲＥＳＥＴ ＬＡＴＣＨとの間に遅れを生じさ
せる。この送れによりライン８８−９１上の検査合計値
ＣＨ０−３は後述するようにリセットされる前にデータ
／制御トークン記号発生器８１にラッチされうる。続い
て、ライン８４上の信号ＤＡＴＡ ＳＥＮＴがハイとな
ってデータトークンが送信中であることを示すとき、こ
のフリップフロップの出力であるライン３７２上の信号
ＲＥＳＥＴ ＬＡＴＣＨがトグルしてローとなり、ラッ
チ１５４−１５７が新しい検査合計の累積を開始しうる
ようにする。このようにこれらラッチはパケットのエン
ドで常にリセットされそして新しいパケットの伝送が開
始するまでそれに保持される。
信号ＤＡＴＡ ＳＥＮＴがハイ、ライン８５上の信号Ｔ
ＥＲＭ ＳＥＮＴがローとなるような水平パリティ発生
器８０の動作中、ライン３７２上のフリップフロップ３
７０の出力ＲＥＳＥＴ ＬＡＴＣＨはローであり、前述
のようにラッチは検査合計値を累積することが出来る。
ライン８５上の信号ＴＥＲＭ ＳＥＮＴがハイとなって
終止符が送信中であることを示すとき、ライン３７２上
のフリップフロップ３７０のＲＥＳＥＴ ＬＡＴＣＨ出
力はトグルしてハイになりラッチ１５４−１５７をリセ
ットさせる。フリップフロップ３７０はハイとなったラ
イン８５上のＴＥＲＭ ＳＥＮＴとそれに続くライン３
７２上のＲＥＳＥＴ ＬＡＴＣＨとの間に遅れを生じさ
せる。この送れによりライン８８−９１上の検査合計値
ＣＨ０−３は後述するようにリセットされる前にデータ
／制御トークン記号発生器８１にラッチされうる。続い
て、ライン８４上の信号ＤＡＴＡ ＳＥＮＴがハイとな
ってデータトークンが送信中であることを示すとき、こ
のフリップフロップの出力であるライン３７２上の信号
ＲＥＳＥＴ ＬＡＴＣＨがトグルしてローとなり、ラッ
チ１５４−１５７が新しい検査合計の累積を開始しうる
ようにする。このようにこれらラッチはパケットのエン
ドで常にリセットされそして新しいパケットの伝送が開
始するまでそれに保持される。
【００５７】データ／制御トークン記号発生器８１の一
実施例を図１３乃至１６について詳述する。図１３乃至
１６に示すように、データ／制御トークン記号発生器８
１は６個のバッファ１０３−１０８、３個の３−of−６
エンコーダ１００−１０２、セレクタ１０９、ラッチ１
２５、クロックセレクタ１１６、最終ビットセレクタ１
１２、パリティチェック回路１１０および後述する複数
のロジック回路から成る。バッファ１０３−１０８はす
べて３ステート装置であり、それらの出力は三つの状態
の内の一つ、すなわちロー、ハイまたは高インピーダン
ス、である。高インピーダンス状態はバッファを使用禁
止にすることにより達成される。このように、バッファ
１０３，１０６，１０７のすべてについて、バス５２に
共通に出力を出し、そしてバッファ１０４，１０５，１
０８のすべてについてバス５３に共通に出力を出させる
ことが出来る。バッファ１０３，１０６，１０７の内の
１個のみが一時に動作可能とされ、そしてバッファ１０
４，１０５，１０８の内の１個のみが一時に動作可能と
される。このデータ／制御トークン記号発生器はセレク
タ１０９を動作可能とするゲート１２０、バッファ１０
５を動作可能とするゲート１２１、バッファ１０６を動
作可能とするゲート１２２、終止トークンをデコードす
るためのゲート１１８と１１９を有する。データ／制御
トークン記号発生器８１はバス４１を介して出力ＦＩＦ
Ｏ２０からデータビットＴＤ０−７を、ライン８８−９
１を介して水平パリティ発生器８０から検査合計ビット
ＣＨ０−３を、そしてアービタ８２からライン８４，８
５，４８，８６，８７を介して夫々入力ＤＡＴＡ ＳＥ
ＮＴ，ＴＥＲＭ ＳＥＮＴ，ＦＣＴ ＳＥＮＴ，ＩＤＬ
Ｅ ＳＥＮＴ，ＩＮＩＴ ＳＥＮＴを受ける。またデー
タ／制御トークン記号発生器８１はデバイダ１５９から
の送信トークンクロック信号ＴＸ ＴＯＫＥＮＣＬＯＣ
Ｋを受ける。データ／制御トークン記号発生器８１の動
作を種々の形式のトークンの送信例により説明する。
実施例を図１３乃至１６について詳述する。図１３乃至
１６に示すように、データ／制御トークン記号発生器８
１は６個のバッファ１０３−１０８、３個の３−of−６
エンコーダ１００−１０２、セレクタ１０９、ラッチ１
２５、クロックセレクタ１１６、最終ビットセレクタ１
１２、パリティチェック回路１１０および後述する複数
のロジック回路から成る。バッファ１０３−１０８はす
べて３ステート装置であり、それらの出力は三つの状態
の内の一つ、すなわちロー、ハイまたは高インピーダン
ス、である。高インピーダンス状態はバッファを使用禁
止にすることにより達成される。このように、バッファ
１０３，１０６，１０７のすべてについて、バス５２に
共通に出力を出し、そしてバッファ１０４，１０５，１
０８のすべてについてバス５３に共通に出力を出させる
ことが出来る。バッファ１０３，１０６，１０７の内の
１個のみが一時に動作可能とされ、そしてバッファ１０
４，１０５，１０８の内の１個のみが一時に動作可能と
される。このデータ／制御トークン記号発生器はセレク
タ１０９を動作可能とするゲート１２０、バッファ１０
５を動作可能とするゲート１２１、バッファ１０６を動
作可能とするゲート１２２、終止トークンをデコードす
るためのゲート１１８と１１９を有する。データ／制御
トークン記号発生器８１はバス４１を介して出力ＦＩＦ
Ｏ２０からデータビットＴＤ０−７を、ライン８８−９
１を介して水平パリティ発生器８０から検査合計ビット
ＣＨ０−３を、そしてアービタ８２からライン８４，８
５，４８，８６，８７を介して夫々入力ＤＡＴＡ ＳＥ
ＮＴ，ＴＥＲＭ ＳＥＮＴ，ＦＣＴ ＳＥＮＴ，ＩＤＬ
Ｅ ＳＥＮＴ，ＩＮＩＴ ＳＥＮＴを受ける。またデー
タ／制御トークン記号発生器８１はデバイダ１５９から
の送信トークンクロック信号ＴＸ ＴＯＫＥＮＣＬＯＣ
Ｋを受ける。データ／制御トークン記号発生器８１の動
作を種々の形式のトークンの送信例により説明する。
【００５８】まずデータトークンが送信中である例を考
える。この例ではライン８４上の信号ＤＡＴＡ ＳＥＮ
Ｔが活性でありアービタ８２からの他のすべての信号は
不活性である。ライン４１上の８個のデータビットＴＤ
０−７のすべては有効である。最下位ビットＴＤ０−３
は３−of−６エンコーダ１０１に入力されそこで表１に
従って６ビット記号に変換される。６ビット記号Ｓ０−
５はバス１４１に出力される。同様に４個の最上位ビッ
トＴＤ４−７は３−of−６エンコーダ１０２に入力され
てそこで表１に従って６ビット記号に変換される。６ビ
ット記号Ｓ６−１１はバス１４２に出力される。データ
ビットＴＤ０−３とＴＤ４−７が３−of−６エンコーダ
１０１と１０２に夫々入力される間に、ライン８８−９
１上の累積検査合計ビットＣＨ０−３はライン８５上の
信号ＴＥＲＭ ＳＥＮＴによりクロックされるラッチ１
２５に入力される。従って、データトークンが送られて
いる限り、ライン１３９上の検査合計ビットＣＨＳＵＭ
０−５はラッチ１２５に対しクロックされない。データ
トークンの送信中、信号ＤＡＴＡ ＳＥＮＴはバッファ
１０７と１０８を動作可能としバッファ１０３−１０６
は動作不能とされる。従って、ライン５２上の出力ＴＳ
０−５は３−of−６データトークンの最下位ビットを形
成する記号であり、ライン５３上の出力ＴＳ６−１１は
３−of−６データトークンの最上位ビットを形成する記
号である。これら２個の記号は後述するようにクロック
信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫにより並列−直列変
換器２２に入れられる。
える。この例ではライン８４上の信号ＤＡＴＡ ＳＥＮ
Ｔが活性でありアービタ８２からの他のすべての信号は
不活性である。ライン４１上の８個のデータビットＴＤ
０−７のすべては有効である。最下位ビットＴＤ０−３
は３−of−６エンコーダ１０１に入力されそこで表１に
従って６ビット記号に変換される。６ビット記号Ｓ０−
５はバス１４１に出力される。同様に４個の最上位ビッ
トＴＤ４−７は３−of−６エンコーダ１０２に入力され
てそこで表１に従って６ビット記号に変換される。６ビ
ット記号Ｓ６−１１はバス１４２に出力される。データ
ビットＴＤ０−３とＴＤ４−７が３−of−６エンコーダ
１０１と１０２に夫々入力される間に、ライン８８−９
１上の累積検査合計ビットＣＨ０−３はライン８５上の
信号ＴＥＲＭ ＳＥＮＴによりクロックされるラッチ１
２５に入力される。従って、データトークンが送られて
いる限り、ライン１３９上の検査合計ビットＣＨＳＵＭ
０−５はラッチ１２５に対しクロックされない。データ
トークンの送信中、信号ＤＡＴＡ ＳＥＮＴはバッファ
１０７と１０８を動作可能としバッファ１０３−１０６
は動作不能とされる。従って、ライン５２上の出力ＴＳ
０−５は３−of−６データトークンの最下位ビットを形
成する記号であり、ライン５３上の出力ＴＳ６−１１は
３−of−６データトークンの最上位ビットを形成する記
号である。これら２個の記号は後述するようにクロック
信号ＴＸ ＴＯＫＥＮ ＣＬＯＣＫにより並列−直列変
換器２２に入れられる。
【００５９】さて、パケットエンド（ＥＯＰ）終止トー
クンを送信する（例えば図５におけるように）場合の例
を考える。この場合、ライン８５上の入力ＴＥＲＭ Ｓ
ＥＮＴは活性である。ライン８５が活性となることによ
り検査合計ラッチ１２５はライン８８−９１上の累積し
た検査合計ＣＨ０−３の値にラッチする。検査合計値Ｃ
Ｈ０−３はラッチ１２５の出力に接続し、３−of−６エ
ンコーダ１００への入力となるライン１３９に生じる。
この３−of−６エンコーダはビットＣＨ０−３を３−of
−６検査合計記号ＣＨＳＵＭ０−５に変換してライン１
４０に出す。信号ＴＥＲＭ ＳＥＮＴは２個の終止符デ
コードＡＮＤゲートに加えられる。制御トークンが送信
中のとき、データビットＴＤ０−７の内の２個の最下位
ビット、図３ではＴＣ０とＴＣ１、のみが用いられる。
ゲート１１８と１１９の夫々は更に２個の入力を有す
る。ゲート１１８は入力ライン４１からビットＴＣ１を
そして入力ライン４１からビットＴＣ０の反転したもの
を受ける。ゲート１１９は入力ライン４１からのビット
ＴＣ０と入力ライン４１からのビットＴＣ１の反転した
ものを受ける。
クンを送信する（例えば図５におけるように）場合の例
を考える。この場合、ライン８５上の入力ＴＥＲＭ Ｓ
ＥＮＴは活性である。ライン８５が活性となることによ
り検査合計ラッチ１２５はライン８８−９１上の累積し
た検査合計ＣＨ０−３の値にラッチする。検査合計値Ｃ
Ｈ０−３はラッチ１２５の出力に接続し、３−of−６エ
ンコーダ１００への入力となるライン１３９に生じる。
この３−of−６エンコーダはビットＣＨ０−３を３−of
−６検査合計記号ＣＨＳＵＭ０−５に変換してライン１
４０に出す。信号ＴＥＲＭ ＳＥＮＴは２個の終止符デ
コードＡＮＤゲートに加えられる。制御トークンが送信
中のとき、データビットＴＤ０−７の内の２個の最下位
ビット、図３ではＴＣ０とＴＣ１、のみが用いられる。
ゲート１１８と１１９の夫々は更に２個の入力を有す
る。ゲート１１８は入力ライン４１からビットＴＣ１を
そして入力ライン４１からビットＴＣ０の反転したもの
を受ける。ゲート１１９は入力ライン４１からのビット
ＴＣ０と入力ライン４１からのビットＴＣ１の反転した
ものを受ける。
【００６０】従って、ゲート１１８と１１９は、送信中
の終止トークンがパケットエンド（ＥＯＰ）トークンで
あるかメッセージエンド（ＥＯＭ）トークンであるかを
決定するために２個の最下位ビットをデコードすべく使
用される。ＥＯＰが送信中であればゲート１１８の出力
ライン１３１が活性となり、ＥＯＭが送信中であればゲ
ート１１９の出力ライン１３２が活性となる。
の終止トークンがパケットエンド（ＥＯＰ）トークンで
あるかメッセージエンド（ＥＯＭ）トークンであるかを
決定するために２個の最下位ビットをデコードすべく使
用される。ＥＯＰが送信中であればゲート１１８の出力
ライン１３１が活性となり、ＥＯＭが送信中であればゲ
ート１１９の出力ライン１３２が活性となる。
【００６１】従って、ＥＯＰトークンについてはライン
８５上の活性となるＴＥＲＭ ＳＥＮＴによりライン１
３１上のＥＯＰは活性となりバッファ１０４を動作可能
にする。また、ＴＥＲＭ ＳＥＮＴはＯＲゲート１２０
に入力されてゲート１２０の出力２６をハイにする。Ｏ
Ｒゲート１２０の出力はセレクタ１０９に接続してお
り、このセレクタはＴＥＲＭ ＳＥＮＴが活性のとき動
作可能となる。またゲート１１８の出力１３１はＯＲゲ
ート１２２の入力に接続しており、このＯＲゲート１２
２の出力は、ＥＯＰが活性となってバッファ１０６が動
作可能となるとき活性になる。バッファ１０３，１０
５，１０７，１０８は動作不能となる。
８５上の活性となるＴＥＲＭ ＳＥＮＴによりライン１
３１上のＥＯＰは活性となりバッファ１０４を動作可能
にする。また、ＴＥＲＭ ＳＥＮＴはＯＲゲート１２０
に入力されてゲート１２０の出力２６をハイにする。Ｏ
Ｒゲート１２０の出力はセレクタ１０９に接続してお
り、このセレクタはＴＥＲＭ ＳＥＮＴが活性のとき動
作可能となる。またゲート１１８の出力１３１はＯＲゲ
ート１２２の入力に接続しており、このＯＲゲート１２
２の出力は、ＥＯＰが活性となってバッファ１０６が動
作可能となるとき活性になる。バッファ１０３，１０
５，１０７，１０８は動作不能となる。
【００６２】最終ビットセレクタ１１２は最終の直列に
送信されたビットの論理値（０または１）を決定するた
めに用いられる。ＥＯＭトークン以外の制御トークンが
送信されているとき、制御記号の前に直列に送信された
最後のビットは最後のデータトークンの最上位ビット、
すなわちライン１３３上のビットＴＳ１１である。しか
しながら、ＥＯＭトークンの場合には直列に送信された
最後のビットは検査合計の最上位ビット、すなわちライ
ン１３５上のビットＣＨＳＵＭ５である。従って、最終
ビットセレクタ１１２は検査合計ＣＨＳＵＭ５の最上位
ビット、データトークンＴＳ１１の最上位ビット、ライ
ン１３２上のＥＯＭ信号、およびクロックセレクタ１１
６からのライン１１４上のセレクタクロック信号ＳＥＬ
ＣＬＯＣＫを入力とする。最終ビットセレクタ１１２
は１個の１ビットメモリセルを有し、このメモリセルは
セレクトクロック入力ＳＥＬ ＣＬＯＣＫに、送られる
べき制御トークンがＥＯＭであるかどうかに従って制御
記号の前に送られる最終ビットを記憶する。
送信されたビットの論理値（０または１）を決定するた
めに用いられる。ＥＯＭトークン以外の制御トークンが
送信されているとき、制御記号の前に直列に送信された
最後のビットは最後のデータトークンの最上位ビット、
すなわちライン１３３上のビットＴＳ１１である。しか
しながら、ＥＯＭトークンの場合には直列に送信された
最後のビットは検査合計の最上位ビット、すなわちライ
ン１３５上のビットＣＨＳＵＭ５である。従って、最終
ビットセレクタ１１２は検査合計ＣＨＳＵＭ５の最上位
ビット、データトークンＴＳ１１の最上位ビット、ライ
ン１３２上のＥＯＭ信号、およびクロックセレクタ１１
６からのライン１１４上のセレクタクロック信号ＳＥＬ
ＣＬＯＣＫを入力とする。最終ビットセレクタ１１２
は１個の１ビットメモリセルを有し、このメモリセルは
セレクトクロック入力ＳＥＬ ＣＬＯＣＫに、送られる
べき制御トークンがＥＯＭであるかどうかに従って制御
記号の前に送られる最終ビットを記憶する。
【００６３】クロックセレクタ１１６はライン８７上の
初期化トークンが送られているかどうかを示す信号ＩＮ
ＩＴ ＳＥＮＴとライン５０上の送信トークンクロック
ＴＸＴＯＫＥＮ ＣＬＯＣＫを入力とする。初期化トー
クンを除くすべての送られたトークンの形式について、
クロックセレクタ１１６はライン１１４上のセレクトク
ロックＳＥＬ ＣＬＯＣＫとして送信トークンクロック
ＴＸ ＴＯＫＥＮＣＬＯＣＫを出力し、そして送信され
るべき最後のビットが送信されたトークン毎に、すなわ
ち送信された１２ビット毎に最終ビットセレタク１１２
内のメモリに入れられる。しかしながら、初期化トーク
ンの長さは２４ビットであり従って初期化トークンの送
信中クロックセレクタ１１６はライン１１４に送信トー
クンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの周波数の
半分の、すなわち２４ビット毎に立上りエッジを有する
セレクトクロック信号ＳＥＬ ＣＬＯＣＫを出力するこ
とは前述した。
初期化トークンが送られているかどうかを示す信号ＩＮ
ＩＴ ＳＥＮＴとライン５０上の送信トークンクロック
ＴＸＴＯＫＥＮ ＣＬＯＣＫを入力とする。初期化トー
クンを除くすべての送られたトークンの形式について、
クロックセレクタ１１６はライン１１４上のセレクトク
ロックＳＥＬ ＣＬＯＣＫとして送信トークンクロック
ＴＸ ＴＯＫＥＮＣＬＯＣＫを出力し、そして送信され
るべき最後のビットが送信されたトークン毎に、すなわ
ち送信された１２ビット毎に最終ビットセレタク１１２
内のメモリに入れられる。しかしながら、初期化トーク
ンの長さは２４ビットであり従って初期化トークンの送
信中クロックセレクタ１１６はライン１１４に送信トー
クンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの周波数の
半分の、すなわち２４ビット毎に立上りエッジを有する
セレクトクロック信号ＳＥＬ ＣＬＯＣＫを出力するこ
とは前述した。
【００６４】セレクタ１０９がライン１２６で動作可能
とされると、ライン１３８の値が図７（ａ）および７
（ｂ）に従って、出力に生じているのが２個の制御記号
の内のどちらであるかを決定する。ライン１３８の値が
０であれば、ライン１４４上のビットＣＯＮＴＯ−５の
値は０１０１０１であり、ライン１３８の値が１であれ
ばライン１４４上のビットＣＯＮＴＯ−５の値は１０１
０１０である。これを達成する一つの方法はセレクタ１
０９が２つの制御記号の内のいずれか一方すなわち０１
０１０１または１０１０１０を発生しうるようにセレク
タ１０９の入力１４５を電位Ｖｃｃと接地電源に接続す
ることである。従って、ライン１３８上の入力信号は、
第１ビットの前にトランジションがあるかどうかについ
て図７（ａ）と７（ｂ）に示す目安を満足するように制
御記号を選びうるようにする。
とされると、ライン１３８の値が図７（ａ）および７
（ｂ）に従って、出力に生じているのが２個の制御記号
の内のどちらであるかを決定する。ライン１３８の値が
０であれば、ライン１４４上のビットＣＯＮＴＯ−５の
値は０１０１０１であり、ライン１３８の値が１であれ
ばライン１４４上のビットＣＯＮＴＯ−５の値は１０１
０１０である。これを達成する一つの方法はセレクタ１
０９が２つの制御記号の内のいずれか一方すなわち０１
０１０１または１０１０１０を発生しうるようにセレク
タ１０９の入力１４５を電位Ｖｃｃと接地電源に接続す
ることである。従って、ライン１３８上の入力信号は、
第１ビットの前にトランジションがあるかどうかについ
て図７（ａ）と７（ｂ）に示す目安を満足するように制
御記号を選びうるようにする。
【００６５】制御記号または制御＊記号のシーケンスの
第１記号は常に制御記号であって図５、６に示すように
制御＊記号ではない。それ故、セレクタ１０９にとって
は、制御＊記号が前の制御記号または制御＊記号の単な
るくり返しであるから制御記号を発生すればよい。同様
に、第１制御記号に続く第２制御記号は同一のビットパ
ターンであるがすべてのビットが反転したものである。
従って、制御記号と制御＊記号のすべての組合せはセレ
クタ１０９で制御記号を選択しそしてその眞値または補
数値をバッファ１０５と１０６の一方を通り出力バス５
２または５３に入り夫々トークン記号ビットＴＳ０−５
とＴＳ６−１１を表わすようにすることで発生出来る。
第１記号は常に制御記号であって図５、６に示すように
制御＊記号ではない。それ故、セレクタ１０９にとって
は、制御＊記号が前の制御記号または制御＊記号の単な
るくり返しであるから制御記号を発生すればよい。同様
に、第１制御記号に続く第２制御記号は同一のビットパ
ターンであるがすべてのビットが反転したものである。
従って、制御記号と制御＊記号のすべての組合せはセレ
クタ１０９で制御記号を選択しそしてその眞値または補
数値をバッファ１０５と１０６の一方を通り出力バス５
２または５３に入り夫々トークン記号ビットＴＳ０−５
とＴＳ６−１１を表わすようにすることで発生出来る。
【００６６】図５（ｂ）に示すようにＥＯＰは制御記号
とそれに続くデータ（検査合計）記号であり、従って前
の記号対のビットＴＳ１１で決定されるパターンを有す
る制御記号は第１記号のビットＴＳ０−５としてバッフ
ァ１０６とバス５２を通り出力されそして検査合計は第
２記号のビットＴＳ６−１１としてバッファ１０４から
バス５３に出力される。
とそれに続くデータ（検査合計）記号であり、従って前
の記号対のビットＴＳ１１で決定されるパターンを有す
る制御記号は第１記号のビットＴＳ０−５としてバッフ
ァ１０６とバス５２を通り出力されそして検査合計は第
２記号のビットＴＳ６−１１としてバッファ１０４から
バス５３に出力される。
【００６７】さて、メッセージエンド（ＥＯＭ）終止ト
ークンを送る場合を考えてみる。終止符号が送信されて
いることを示すライン８５上の信号ＴＥＲＭ ＳＥＮＴ
は活性となってゲート１１８と１１９を動作可能にし、
これがＡＮＤゲート１１９の出力ライン１３２のＥＯＭ
が活性となるようにライン１２９と１３０上のビットＴ
Ｄ０とＴＤ１をデコードする。ライン１３２上のＥＯＭ
により、ゲート１２１の出力は活性となってバッファ１
０５を動作可能にし、そしてまたＥＯＭによりバッファ
１０３が動作可能とされる。バッファ１０４，１０６，
１０７，１０８はすべて動作不能とされる。またＳＥＮ
Ｄ ＴＥＲＭ終止符信号によりゲート１２０の出力が活
性となってセレクタ１０９を動作可能にする。前と同様
に、ＳＥＮＤ ＴＥＲＭによりライン８８〜９１上の検
査合計の値はラッチ１２５にラッチされる。図５（ｃ）
に示すように、ＥＯＭトークンはデータ（検査合計）記
号とそれに続く制御記号により表わされる。従って、Ｅ
ＯＭトークンにより、セレクタ１０９は検査合計のライ
ン１３５上の最上位ビットＣＨＳＵＭ５を知る必要があ
る。すなわち、これは直列伝送において制御記号に先行
するビットであるからである。従って、ＥＯＭがハイと
なると、ＣＨＳＵＭ５は、ビットＣＨ０−３がＴＥＲＭ
ＳＥＮＴによりラッチ１２５にラッチされると同時に
信号ＥＯＭにより最終ビットセレクタ１１２のビットメ
モリに入れられる。また、ＥＯＭが活性のとき、このセ
レクタは検査合計の最終ビットに従って選ばれる。従っ
て、ＥＯＭの伝送中、バス１４０上の検査合計ＣＨＳＵ
Ｍ０−５はバッファ１０３からバス５２へ３−ｏｆ−６
トークンの第１記号のビットＴＳ０−５として与えら
れ、そして制御記号はバッファ１０５からバス５３へ３
−ｏｆ−６トークンの第２記号のビットＴＳ６−１１と
して与えられる。
ークンを送る場合を考えてみる。終止符号が送信されて
いることを示すライン８５上の信号ＴＥＲＭ ＳＥＮＴ
は活性となってゲート１１８と１１９を動作可能にし、
これがＡＮＤゲート１１９の出力ライン１３２のＥＯＭ
が活性となるようにライン１２９と１３０上のビットＴ
Ｄ０とＴＤ１をデコードする。ライン１３２上のＥＯＭ
により、ゲート１２１の出力は活性となってバッファ１
０５を動作可能にし、そしてまたＥＯＭによりバッファ
１０３が動作可能とされる。バッファ１０４，１０６，
１０７，１０８はすべて動作不能とされる。またＳＥＮ
Ｄ ＴＥＲＭ終止符信号によりゲート１２０の出力が活
性となってセレクタ１０９を動作可能にする。前と同様
に、ＳＥＮＤ ＴＥＲＭによりライン８８〜９１上の検
査合計の値はラッチ１２５にラッチされる。図５（ｃ）
に示すように、ＥＯＭトークンはデータ（検査合計）記
号とそれに続く制御記号により表わされる。従って、Ｅ
ＯＭトークンにより、セレクタ１０９は検査合計のライ
ン１３５上の最上位ビットＣＨＳＵＭ５を知る必要があ
る。すなわち、これは直列伝送において制御記号に先行
するビットであるからである。従って、ＥＯＭがハイと
なると、ＣＨＳＵＭ５は、ビットＣＨ０−３がＴＥＲＭ
ＳＥＮＴによりラッチ１２５にラッチされると同時に
信号ＥＯＭにより最終ビットセレクタ１１２のビットメ
モリに入れられる。また、ＥＯＭが活性のとき、このセ
レクタは検査合計の最終ビットに従って選ばれる。従っ
て、ＥＯＭの伝送中、バス１４０上の検査合計ＣＨＳＵ
Ｍ０−５はバッファ１０３からバス５２へ３−ｏｆ−６
トークンの第１記号のビットＴＳ０−５として与えら
れ、そして制御記号はバッファ１０５からバス５３へ３
−ｏｆ−６トークンの第２記号のビットＴＳ６−１１と
して与えられる。
【００６８】フロー制御トークンが要求されているとき
ＦＣＴ ＳＥＮＴはライン４８上で活性である。これに
より、ゲート１２０，１２１，１２２の出力はすべて活
性となって夫々セレクタ１０９、バッファ１０５，１０
６を動作可能にする。バッファ１０３，１０４，１０
７，１０８は動作不能となる。図５（ｄ）に示すよう
に、フロー制御トークンは制御記号とそれに続く制御記
号からなる。従って、第１の記号が０１０１０１であれ
ば第２の記号１０１０１０であり、あるいはまたその逆
になる。通常通りに送信トークンクロックＴＸ ＴＯＫ
ＥＮ ＣＬＯＣＫは最終ビットセレクタ１１２のビット
メモリに最終記号の最上位ビットＴＳ１１を入れる。こ
のビットはライン１３８を介してセレクタ１０９に与え
られる。従ってこのセレクタはバス５２上のビットＴＳ
０−６としてバッファ１０６に入る制御記号を選択す
る。このパターンはバッファ１０５には与えられるが、
バッファ１０５の補／眞入力はそのバッファがその入力
の補数値をその出力に通過させるようにＦＣＴ ＳＥＮ
Ｔの反転に接続する。従って、セレクタ１０９により出
力されるこれらビットの夫々は反転されそしてバス５３
上のビットＴＳ６−１１として送信されるべく、そのバ
ッファに出力される。従って、ライン５２と５３の記号
対は図５（ｄ）に限定されるフロー制御トークンの目安
に合致する。
ＦＣＴ ＳＥＮＴはライン４８上で活性である。これに
より、ゲート１２０，１２１，１２２の出力はすべて活
性となって夫々セレクタ１０９、バッファ１０５，１０
６を動作可能にする。バッファ１０３，１０４，１０
７，１０８は動作不能となる。図５（ｄ）に示すよう
に、フロー制御トークンは制御記号とそれに続く制御記
号からなる。従って、第１の記号が０１０１０１であれ
ば第２の記号１０１０１０であり、あるいはまたその逆
になる。通常通りに送信トークンクロックＴＸ ＴＯＫ
ＥＮ ＣＬＯＣＫは最終ビットセレクタ１１２のビット
メモリに最終記号の最上位ビットＴＳ１１を入れる。こ
のビットはライン１３８を介してセレクタ１０９に与え
られる。従ってこのセレクタはバス５２上のビットＴＳ
０−６としてバッファ１０６に入る制御記号を選択す
る。このパターンはバッファ１０５には与えられるが、
バッファ１０５の補／眞入力はそのバッファがその入力
の補数値をその出力に通過させるようにＦＣＴ ＳＥＮ
Ｔの反転に接続する。従って、セレクタ１０９により出
力されるこれらビットの夫々は反転されそしてバス５３
上のビットＴＳ６−１１として送信されるべく、そのバ
ッファに出力される。従って、ライン５２と５３の記号
対は図５（ｄ）に限定されるフロー制御トークンの目安
に合致する。
【００６９】遊びトークンが要求されたときライン８６
上のＩＤＬＥ ＳＥＮＴが活性となる。これにより、ゲ
ート１２０，１２１，１２２の出力が活性になりセレク
タ１０９、バッファ１０５，１０６を夫々動作可能にす
る。バッファ１０３，１０４，１０７，１０８は動作不
能とされる。図６（ｅ）に示すように遊びトークンは制
御記号とそれに続く制御＊記号からなる。従ってこの第
２の記号は第１の記号のコピーである。前述したように
送信トークンクロック信号ＴＸ ＴＯＫＥＮＣＬＯＣＫ
は最後の記号の最上位ビットＴＳ１１を最終ビットセレ
クタ１１２のビットメモリに入れそしてこのビットがラ
イン１３８を介してセレクタ１０９に送られる。従っ
て、このセレクタはバス５２上のビットＴＳ０−６とし
てバッファ１０６から出力されるべき制御記号を選択す
る。遊びトークンの場合にはこのパターンはバッファ１
０５の入力にも与えられるのであり、そしてフロー制御
トークンが送られていないのでバッファ１０５の出力は
眞入力値に続くことになる。従って、バッファ１０５を
通りバス５３上のビットＴＳ６−１１の記号値はバス５
２上のそれと同じである。従って、バス５２と５３上の
記号対は図６（ｅ）に限定される遊びトークンの目安に
合致する。この実施例において送信しうる最後のトーク
ン形式は初期化トークンである。初期化トークンが送ら
れるべきときにはライン８７上の信号ＩＮＩＴ ＳＥＮ
Ｔが活性となる。他の形式の制御トークンの場合と同様
に、これによりゲート１２０，１２１，１２２の出力が
活性となりそれによりセレクタ１０９、バッファ１０
５，１０６が夫々動作可能となる。更に、ライン８７が
ハイとなることによりクロックセレクタ１１６は、送信
トークンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの周波
数の半分の周波数を有するセレクトクロック信号ＳＥＬ
ＣＬＯＣＫを出力する。従って、最終ビットセレクタ
１１２のメモリビットは送信された記号の２個毎ではな
く送信された記号の４個毎に１回クロックされる。その
理由は図６（ｆ）に示すような初期化トークンのフォー
マットを考慮して説明出来る。そのようなトークンは４
個の記号、すなわち制御記号とそれに続く３個の制御＊
記号からなる。前述したように、初期化シーケンスにつ
いてはそのトークンの長さは２ではなく４個の記号であ
り、従って送信トークンクロックの速度は半分となる。
従って、それら４個の記号の第１のものである制御記号
のビットパターンを決定するように初期化シーケンスの
スタート時に最後の直列に送られたビツトの値を最終ビ
ットセレクタ１１２のビットメモリに入れる必要があ
る。その後、３個の制御＊記号は、３個の次の記号のビ
ットパターンが第１のそれと同一でなくてはならないこ
とを意味する。それ故、最後の直列伝送されたビットが
初期化トークンの１２個のビット後にクロックされない
ようにライン１３３上のフリップフロップ１２４のクロ
ックの刻時を禁止してそれにより遊びシーケンスのごと
きシーケンスを発生させる必要がある。従って、分周さ
れたクロック信号を用いることにより、伝送された最後
の直列ビットは初期化シーケンス中２４個のビット毎に
クロックされて図６（ｆ）に示すトークンビットシーケ
ンスを達成する。従って、初期化トークン伝送中、セレ
クタ１０９の出力はバッファ１０５と１０６を介して夫
々バス５２と５３に出力され、そしてこれらビットＴＳ
０−１１は値ＴＳ０−１１が変化する前に送信トークン
クロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの２個の連続す
るクロックエッジで並列−直列変換器２２に入れられ
る。
上のＩＤＬＥ ＳＥＮＴが活性となる。これにより、ゲ
ート１２０，１２１，１２２の出力が活性になりセレク
タ１０９、バッファ１０５，１０６を夫々動作可能にす
る。バッファ１０３，１０４，１０７，１０８は動作不
能とされる。図６（ｅ）に示すように遊びトークンは制
御記号とそれに続く制御＊記号からなる。従ってこの第
２の記号は第１の記号のコピーである。前述したように
送信トークンクロック信号ＴＸ ＴＯＫＥＮＣＬＯＣＫ
は最後の記号の最上位ビットＴＳ１１を最終ビットセレ
クタ１１２のビットメモリに入れそしてこのビットがラ
イン１３８を介してセレクタ１０９に送られる。従っ
て、このセレクタはバス５２上のビットＴＳ０−６とし
てバッファ１０６から出力されるべき制御記号を選択す
る。遊びトークンの場合にはこのパターンはバッファ１
０５の入力にも与えられるのであり、そしてフロー制御
トークンが送られていないのでバッファ１０５の出力は
眞入力値に続くことになる。従って、バッファ１０５を
通りバス５３上のビットＴＳ６−１１の記号値はバス５
２上のそれと同じである。従って、バス５２と５３上の
記号対は図６（ｅ）に限定される遊びトークンの目安に
合致する。この実施例において送信しうる最後のトーク
ン形式は初期化トークンである。初期化トークンが送ら
れるべきときにはライン８７上の信号ＩＮＩＴ ＳＥＮ
Ｔが活性となる。他の形式の制御トークンの場合と同様
に、これによりゲート１２０，１２１，１２２の出力が
活性となりそれによりセレクタ１０９、バッファ１０
５，１０６が夫々動作可能となる。更に、ライン８７が
ハイとなることによりクロックセレクタ１１６は、送信
トークンクロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの周波
数の半分の周波数を有するセレクトクロック信号ＳＥＬ
ＣＬＯＣＫを出力する。従って、最終ビットセレクタ
１１２のメモリビットは送信された記号の２個毎ではな
く送信された記号の４個毎に１回クロックされる。その
理由は図６（ｆ）に示すような初期化トークンのフォー
マットを考慮して説明出来る。そのようなトークンは４
個の記号、すなわち制御記号とそれに続く３個の制御＊
記号からなる。前述したように、初期化シーケンスにつ
いてはそのトークンの長さは２ではなく４個の記号であ
り、従って送信トークンクロックの速度は半分となる。
従って、それら４個の記号の第１のものである制御記号
のビットパターンを決定するように初期化シーケンスの
スタート時に最後の直列に送られたビツトの値を最終ビ
ットセレクタ１１２のビットメモリに入れる必要があ
る。その後、３個の制御＊記号は、３個の次の記号のビ
ットパターンが第１のそれと同一でなくてはならないこ
とを意味する。それ故、最後の直列伝送されたビットが
初期化トークンの１２個のビット後にクロックされない
ようにライン１３３上のフリップフロップ１２４のクロ
ックの刻時を禁止してそれにより遊びシーケンスのごと
きシーケンスを発生させる必要がある。従って、分周さ
れたクロック信号を用いることにより、伝送された最後
の直列ビットは初期化シーケンス中２４個のビット毎に
クロックされて図６（ｆ）に示すトークンビットシーケ
ンスを達成する。従って、初期化トークン伝送中、セレ
クタ１０９の出力はバッファ１０５と１０６を介して夫
々バス５２と５３に出力され、そしてこれらビットＴＳ
０−１１は値ＴＳ０−１１が変化する前に送信トークン
クロックＴＸ ＴＯＫＥＮ ＣＬＯＣＫの２個の連続す
るクロックエッジで並列−直列変換器２２に入れられ
る。
【００７０】並列−３−ｏｆ ６エンコーダ２１の他の
特徴はパリティチェック回路１１０である。この回路は
それに入力されたライン４１上のデータＴＤ０−７に対
応するライン４２上のパリティビットＴＤＰを受ける。
またこの回路１１０はライン５０上の送信トークンクロ
ックＴＸ ＴＯＫＥＮ ＣＬＯＣＫ、ライン８４上のＤ
ＡＴＡ ＳＥＮＴ信号およびライン８５上のＴＥＲＭ
ＳＥＮＴ信号を受ける。この回路１１０は３−ｏｆ−６
フォーマットにエンコードされる前に送信並列トークン
の８個のデータビットＴＤ０−７についてパリティチェ
ックを与えるべく組込むことが出来る。パリティチェッ
クの詳細な説明は、そのようなチェックが当業者には明
らかな方法で容易に実施出来るのであるからここでは省
略する。無効チェックの場合にはこのパリティチェック
回路１１０はライン５１に信号ＴＸ ＥＲＲＯＲを出力
し、それがマスタ制御回路２６に送られる。
特徴はパリティチェック回路１１０である。この回路は
それに入力されたライン４１上のデータＴＤ０−７に対
応するライン４２上のパリティビットＴＤＰを受ける。
またこの回路１１０はライン５０上の送信トークンクロ
ックＴＸ ＴＯＫＥＮ ＣＬＯＣＫ、ライン８４上のＤ
ＡＴＡ ＳＥＮＴ信号およびライン８５上のＴＥＲＭ
ＳＥＮＴ信号を受ける。この回路１１０は３−ｏｆ−６
フォーマットにエンコードされる前に送信並列トークン
の８個のデータビットＴＤ０−７についてパリティチェ
ックを与えるべく組込むことが出来る。パリティチェッ
クの詳細な説明は、そのようなチェックが当業者には明
らかな方法で容易に実施出来るのであるからここでは省
略する。無効チェックの場合にはこのパリティチェック
回路１１０はライン５１に信号ＴＸ ＥＲＲＯＲを出力
し、それがマスタ制御回路２６に送られる。
【００７１】３−ｏｆ−６エンコーダ１００，１０１，
１０２の夫々は式（１）に示す論理式を演算するための
一連の論理ゲートを含む。６個の記号出力ビットは表１
に従って４個のデーターストローブ入力ビットを論理的
に扱うことにより発生される。
１０２の夫々は式（１）に示す論理式を演算するための
一連の論理ゲートを含む。６個の記号出力ビットは表１
に従って４個のデーターストローブ入力ビットを論理的
に扱うことにより発生される。
【００７２】エンコーダ２１の並列出力である３−ｏｆ
−６記号ビットＴＳ０−１１を直列伝送に適したフォー
マットに変換するために用いられる並列−直列変換器２
２を図１８に示す。この並列−直列変換はマイナーな事
である。並列−直列変換器２２はこの実施例では直列伝
送に必要なものと整合した周波数で動作する外部ソース
から発生された高速クロック信号５４ＴＸ−ＣＬＯＣＫ
を受ける。
−６記号ビットＴＳ０−１１を直列伝送に適したフォー
マットに変換するために用いられる並列−直列変換器２
２を図１８に示す。この並列−直列変換はマイナーな事
である。並列−直列変換器２２はこの実施例では直列伝
送に必要なものと整合した周波数で動作する外部ソース
から発生された高速クロック信号５４ＴＸ−ＣＬＯＣＫ
を受ける。
【００７３】このクロック信号ＴＸ ＣＬＯＣＫは、前
記のように用いられる送信トークンクロックＴＸ ＴＯ
ＫＥＮ ＣＬＯＣＫ５０を発生するための１２分周ユニ
ットであるデバイダ１５９に送られる。この送信トーク
ンクロックＴＸ ＴＯＫＥＮＣＬＯＣＫはエンコーダ２
１からのライン５２と５３上の並列データ記号ビットＴ
Ｓ０−１１をシフトレジスタ１５８に並列に入れる。こ
れらは次にライン５４上の高速クロックＴＸ ＣＬＯＣ
Ｋの制御のもとで直列に読出される。ライン１２上の出
力直列データＴＸ ＤＡＴＡは光電トランシーバ１６に
入り、その後リンク１８ａに光ファイバリンクの伝送に
適した形で現われる。
記のように用いられる送信トークンクロックＴＸ ＴＯ
ＫＥＮ ＣＬＯＣＫ５０を発生するための１２分周ユニ
ットであるデバイダ１５９に送られる。この送信トーク
ンクロックＴＸ ＴＯＫＥＮＣＬＯＣＫはエンコーダ２
１からのライン５２と５３上の並列データ記号ビットＴ
Ｓ０−１１をシフトレジスタ１５８に並列に入れる。こ
れらは次にライン５４上の高速クロックＴＸ ＣＬＯＣ
Ｋの制御のもとで直列に読出される。ライン１２上の出
力直列データＴＸ ＤＡＴＡは光電トランシーバ１６に
入り、その後リンク１８ａに光ファイバリンクの伝送に
適した形で現われる。
【００７４】変換器及びクロック受信ユニット２３を図
１９により説明する。ライン１４上の入来直列ビットＲ
Ｘ ＤＡＴＡは順次にフリップフロップ１７０と位相固
定ループ（ＰＬＬ）１７１の入力として送られる。ＰＬ
Ｌ１７１はライン１４上の入力を用いてライン１７９上
のビットクロックＢＣＬＯＣＫを再構成する。このビッ
トクロックの周波数は入来データのビットサイクル時間
のそれの２倍でありそして各ビット位置に１個の立上り
エッジを有する。このＰＬＬにより発生されたビットク
ロックはこのフリップフロップをクロックするために用
いられる。このフリップフロップはビットクロックの立
上りエッジ毎にライン１４上の次の入力ビットをクロッ
クする。直列伝送からクロックを回復するように動作す
る位相固定ループは周知であるからここでは詳述しな
い。ビットクロックでクロックされるフリップフロップ
１７０は受信直列データのビット同期化を行う。またこ
のビットクロックは２個のカウンタ、すなわち１２ビッ
トカウンタ１７４と２３ビットカウンタ１７３、および
１２分周ユニット１７２をクロックするために用いられ
る。カウンタ１７３，１７４はフリップフロップ１７０
の出力１７７を入力として受ける。２３ビットカウンタ
１７３はライン１７７上のデータビットストリーム内の
次々に生じるトランジション（すなわち論理０と論理１
の間の変化）を計数する。２３を計数すると、ライン１
７８上のその出力はハイとなる。前述したように３−ｏ
ｆ−６エンコードされたフォーマットでの受信ビットス
トリーム１７７の２３個の連続したトランジションは、
図６（ｆ）に示すような初期化シーケンスが受信中であ
るときにのみ生じる。カウンタ１７３と１７４へのビッ
トクロック入力はそれがカウンタにより、次のビットが
生じるところを示すため、そしてそれ故それらビットと
同期した計数の制御を行うために用いられる。ビット間
にトランジションがなければ、これらカウンタは自動的
にリセットする。従って初期化トークンは制御記号では
じまるから、初期化トークンのはじめにはトランジショ
ンはなくそしてこれらカウンタはリセットする。
１９により説明する。ライン１４上の入来直列ビットＲ
Ｘ ＤＡＴＡは順次にフリップフロップ１７０と位相固
定ループ（ＰＬＬ）１７１の入力として送られる。ＰＬ
Ｌ１７１はライン１４上の入力を用いてライン１７９上
のビットクロックＢＣＬＯＣＫを再構成する。このビッ
トクロックの周波数は入来データのビットサイクル時間
のそれの２倍でありそして各ビット位置に１個の立上り
エッジを有する。このＰＬＬにより発生されたビットク
ロックはこのフリップフロップをクロックするために用
いられる。このフリップフロップはビットクロックの立
上りエッジ毎にライン１４上の次の入力ビットをクロッ
クする。直列伝送からクロックを回復するように動作す
る位相固定ループは周知であるからここでは詳述しな
い。ビットクロックでクロックされるフリップフロップ
１７０は受信直列データのビット同期化を行う。またこ
のビットクロックは２個のカウンタ、すなわち１２ビッ
トカウンタ１７４と２３ビットカウンタ１７３、および
１２分周ユニット１７２をクロックするために用いられ
る。カウンタ１７３，１７４はフリップフロップ１７０
の出力１７７を入力として受ける。２３ビットカウンタ
１７３はライン１７７上のデータビットストリーム内の
次々に生じるトランジション（すなわち論理０と論理１
の間の変化）を計数する。２３を計数すると、ライン１
７８上のその出力はハイとなる。前述したように３−ｏ
ｆ−６エンコードされたフォーマットでの受信ビットス
トリーム１７７の２３個の連続したトランジションは、
図６（ｆ）に示すような初期化シーケンスが受信中であ
るときにのみ生じる。カウンタ１７３と１７４へのビッ
トクロック入力はそれがカウンタにより、次のビットが
生じるところを示すため、そしてそれ故それらビットと
同期した計数の制御を行うために用いられる。ビット間
にトランジションがなければ、これらカウンタは自動的
にリセットする。従って初期化トークンは制御記号では
じまるから、初期化トークンのはじめにはトランジショ
ンはなくそしてこれらカウンタはリセットする。
【００７５】２３回のトランジションの終結は初期化ト
ークンの終りをマークするものであり、それ故これはト
ークンクロックを発生する１２分周回路１７２をスター
トさせる正しい位置である。夫々の初期化トークンはト
ークンクロックをリセットし、それ故初期化トークンシ
ーケンスが完了した後にのみ実際にスタートする。カウ
ンタ１７８は次々に２３を計数したとき、その出力をハ
イとしそれによりカウンタ１７４と１２分周ユニット１
７２並びにそれ自体をリセットすることにより初期化ト
ークンの受信の肯定応答をなす。１２分周ユニット１７
２はＰＬＬ１７１からのビットクロックを分周して、２
記号毎の境界に立上りエッジ、すなわち受信トークン毎
に１個の立上りエッジを有する受信トークンクロック信
号ＲＸＴＯＫＥＮ ＣＬＯＣＫをライン６２に発生す
る。
ークンの終りをマークするものであり、それ故これはト
ークンクロックを発生する１２分周回路１７２をスター
トさせる正しい位置である。夫々の初期化トークンはト
ークンクロックをリセットし、それ故初期化トークンシ
ーケンスが完了した後にのみ実際にスタートする。カウ
ンタ１７８は次々に２３を計数したとき、その出力をハ
イとしそれによりカウンタ１７４と１２分周ユニット１
７２並びにそれ自体をリセットすることにより初期化ト
ークンの受信の肯定応答をなす。１２分周ユニット１７
２はＰＬＬ１７１からのビットクロックを分周して、２
記号毎の境界に立上りエッジ、すなわち受信トークン毎
に１個の立上りエッジを有する受信トークンクロック信
号ＲＸＴＯＫＥＮ ＣＬＯＣＫをライン６２に発生す
る。
【００７６】カウンタ１７４は遊びトークンを検出する
ことによりトークン同期化をチェックするために用いら
れる。２３カウントカウンタ１７３からの信号１７８を
受けると、１２カウントカウンタ１７４はトランジショ
ンの計数をスタートする。カウンタ１７４は初期化が生
じたことを示すカウンタ１７３からの信号を受けるまで
はその計数をスタートしない。１２カウントカウンタ１
７４が８個の連続したトランジションを受けると、８個
以上のトランジションを含むデータ記号シーケンスは違
法であるため制御記号を受けたものと決定する。それ
故、それは１２までの計数を続行し、そして１２となる
とライン１８０上のその出力をハイとし遊びトークンが
入ったことを示す。
ことによりトークン同期化をチェックするために用いら
れる。２３カウントカウンタ１７３からの信号１７８を
受けると、１２カウントカウンタ１７４はトランジショ
ンの計数をスタートする。カウンタ１７４は初期化が生
じたことを示すカウンタ１７３からの信号を受けるまで
はその計数をスタートしない。１２カウントカウンタ１
７４が８個の連続したトランジションを受けると、８個
以上のトランジションを含むデータ記号シーケンスは違
法であるため制御記号を受けたものと決定する。それ
故、それは１２までの計数を続行し、そして１２となる
とライン１８０上のその出力をハイとし遊びトークンが
入ったことを示す。
【００７７】ライン１８０上の出力は位相検出器１７５
の一方の入力となる。２３カウントカウンタ１７３の出
力が２３となると、同じく１２分周ユニット１７２をリ
セットさせる。１２分周ユニット１７２の出力は位相検
出器１７５の第２入力としてライン６２に送られる。位
相検出器１７５の目的は入力直列データ１７７とライン
６２上の受信トークンクロックＲＸ ＴＯＫＥＮ ＣＬ
ＯＣＫとの間のトークン同期のずれを検出することであ
る。この同期化は初期化トークンの終端でデバイダ１７
２をリセットするカウンタ１７３により達成される。
の一方の入力となる。２３カウントカウンタ１７３の出
力が２３となると、同じく１２分周ユニット１７２をリ
セットさせる。１２分周ユニット１７２の出力は位相検
出器１７５の第２入力としてライン６２に送られる。位
相検出器１７５の目的は入力直列データ１７７とライン
６２上の受信トークンクロックＲＸ ＴＯＫＥＮ ＣＬ
ＯＣＫとの間のトークン同期のずれを検出することであ
る。この同期化は初期化トークンの終端でデバイダ１７
２をリセットするカウンタ１７３により達成される。
【００７８】この位相検出器が制御トークンの連続した
１２回のトランジションを示すライン１８０から入る立
上りエッジをその入力で検出するとき、この検出器はラ
イン６２からの入力について同時トランジションをチェ
ックする。このトランジションが同時に生じないのであ
れば位相検出器１７５はトークン同期が失われたことを
示すエラー信号ＳＹＮＣ ＥＲＲＯＲをライン６１に出
力する。この同期法はすべてのトークンが同一長さであ
るという利点を利用する。トークンが可変長であれば、
正規のトークンクロックはトークン境界を正しくマーク
しないことになる。制御トークンはトランジションが生
じるそして生じない位置が正確に特定されるように選ば
れる。
１２回のトランジションを示すライン１８０から入る立
上りエッジをその入力で検出するとき、この検出器はラ
イン６２からの入力について同時トランジションをチェ
ックする。このトランジションが同時に生じないのであ
れば位相検出器１７５はトークン同期が失われたことを
示すエラー信号ＳＹＮＣ ＥＲＲＯＲをライン６１に出
力する。この同期法はすべてのトークンが同一長さであ
るという利点を利用する。トークンが可変長であれば、
正規のトークンクロックはトークン境界を正しくマーク
しないことになる。制御トークンはトランジションが生
じるそして生じない位置が正確に特定されるように選ば
れる。
【００７９】このようにビット同期化とトークン同期化
の両方が達成される。記号またはトークンの同期化の損
失からの回復は別途行われる。最も簡単なものは再初期
化を行うことである。場合によっては入来データストリ
ムとの同期化を再び達成しそして同期を失ったことによ
り影響を受けるパケットのみを捨てることが出来る。
の両方が達成される。記号またはトークンの同期化の損
失からの回復は別途行われる。最も簡単なものは再初期
化を行うことである。場合によっては入来データストリ
ムとの同期化を再び達成しそして同期を失ったことによ
り影響を受けるパケットのみを捨てることが出来る。
【００８０】直列−並列変換器１７６はライン１７９上
のビットクロックＢＣＬＯＣＫによりライン１７７上で
直列フォーマットでクロックインされるデータを有しそ
してデータはライン６２上のより低速の受信トークンク
ロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫによりバス５９と
６０に並列に２個の３−ｏｆ−６記号ＲＳ０−５，ＲＳ
６−１１の形でクロックアウトされる。
のビットクロックＢＣＬＯＣＫによりライン１７７上で
直列フォーマットでクロックインされるデータを有しそ
してデータはライン６２上のより低速の受信トークンク
ロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫによりバス５９と
６０に並列に２個の３−ｏｆ−６記号ＲＳ０−５，ＲＳ
６−１１の形でクロックアウトされる。
【００８１】デコーダ２４を図２０、２１により詳細に
説明する。デコーダ２４はその入力ラッチ１９２にバス
５９と６０上の記号データビットＲＳ０−１１を受け
る。この入力ラッチの動作を図２２により説明する。入
力ビットＲＳ０−５とＲＳ６−１１は夫々ラッチ２３０
と２３１に与えられる。制御記号と制御＊記号を正しく
デコードするためには記号デコーダにデコードされるべ
き記号の６個のビットのみならず前に受信した記号の最
終ビットをも与える必要がある。一対の記号ＲＳ０−５
とＲＳ６−１１が並列に与えられるとき、最上位記号Ｒ
Ｓ６−１１について受信した最終ビットは第２ラッチ２
３０への入力として第１記号の最上位ビットＲＳ（ｉ）
５を与えるだけで呼び戻され、そしてこのようにライン
２００に記号ビットＲＳ（ｉ）６−１１と共に第２ラッ
チ２３１の出力として与えられる。記号ビットＲＳ
（ｉ）０−５は、前の受信トークンクロックＲＸ ＴＯ
ＫＥＮＣＬＯＣＫサイクルでラッチ２３１に与えられた
記号ＲＳ（ｉ−１）０−１１の最上位ビットＳ（ｉ−
１）１１と共にその出力１９９から送り出す必要があ
る。これはフリップフロップ２３２をクロックするため
に、ラッチ２３０，２３１のクロックに用いられるクロ
ック信号と同じクロック信号を用いることにより達成さ
れる。
説明する。デコーダ２４はその入力ラッチ１９２にバス
５９と６０上の記号データビットＲＳ０−１１を受け
る。この入力ラッチの動作を図２２により説明する。入
力ビットＲＳ０−５とＲＳ６−１１は夫々ラッチ２３０
と２３１に与えられる。制御記号と制御＊記号を正しく
デコードするためには記号デコーダにデコードされるべ
き記号の６個のビットのみならず前に受信した記号の最
終ビットをも与える必要がある。一対の記号ＲＳ０−５
とＲＳ６−１１が並列に与えられるとき、最上位記号Ｒ
Ｓ６−１１について受信した最終ビットは第２ラッチ２
３０への入力として第１記号の最上位ビットＲＳ（ｉ）
５を与えるだけで呼び戻され、そしてこのようにライン
２００に記号ビットＲＳ（ｉ）６−１１と共に第２ラッ
チ２３１の出力として与えられる。記号ビットＲＳ
（ｉ）０−５は、前の受信トークンクロックＲＸ ＴＯ
ＫＥＮＣＬＯＣＫサイクルでラッチ２３１に与えられた
記号ＲＳ（ｉ−１）０−１１の最上位ビットＳ（ｉ−
１）１１と共にその出力１９９から送り出す必要があ
る。これはフリップフロップ２３２をクロックするため
に、ラッチ２３０，２３１のクロックに用いられるクロ
ック信号と同じクロック信号を用いることにより達成さ
れる。
【００８２】それ故、ラッチ２３０に入力として与えら
れる、ライン２３３上のフリップフロップの出力値はラ
イン１９９上の記号ビットＲＳＯ−５とともに出力ライ
ン１９８上でラッチされる。
れる、ライン２３３上のフリップフロップの出力値はラ
イン１９９上の記号ビットＲＳＯ−５とともに出力ライ
ン１９８上でラッチされる。
【００８３】ライン１９９上の第１記号ビットＲＳ０−
５はＲＸ ＴＯＫＥＮ ＣＬＯＣＫクロックエッジでラ
イン１９８上の前の直列伝送されたビットＲＳ（ｉ−
１）１１の値と共に第１の３−ｏｆ−６デコーダ１９０
に与えられる。同様に、ライン２０１上の第２記号ＲＳ
（ｉ）６−１１のビットはＲＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋクロックエッジで前に直列伝送されたビットＲＳ
（ｉ）５の値と共に第２の３−ｏｆ−６デコーダ１９１
に与えられる。図２３について説明するが、同一構成の
３−ｏｆ−６デコーダ１９０と１９１は共に多数の出力
を発生する。
５はＲＸ ＴＯＫＥＮ ＣＬＯＣＫクロックエッジでラ
イン１９８上の前の直列伝送されたビットＲＳ（ｉ−
１）１１の値と共に第１の３−ｏｆ−６デコーダ１９０
に与えられる。同様に、ライン２０１上の第２記号ＲＳ
（ｉ）６−１１のビットはＲＸ ＴＯＫＥＮ ＣＬＯＣ
Ｋクロックエッジで前に直列伝送されたビットＲＳ
（ｉ）５の値と共に第２の３−ｏｆ−６デコーダ１９１
に与えられる。図２３について説明するが、同一構成の
３−ｏｆ−６デコーダ１９０と１９１は共に多数の出力
を発生する。
【００８４】図２３は３−ｏｆ−６デコーダ１９０，１
９１を示す。ライン１９９上の６個の入力記号ビットＲ
Ｓ（ｉ）０−５は論理ゲート３００，３０１，３０３−
３０５によりデコードされて表１を実施するために与え
られる論理式に従ってライン２１９上の４個の出力並列
トークンビットＲＤ０−ＲＤ３を発生する。ビツトＲＳ
２とＲＳ５は更に排他的論理和ゲート３０２を通されて
パリティビットＳＯＰＡＲＩＴＹを発生する。論理ゲー
ト３０６−３１１はビットＲＳ０，２．４およびライン
１９８上のビットＲＳ（ｉ−１）１１（これは現在のＲ
Ｓ（ｉ）０の前に受信された最終ビットを表わす）を用
いて制御記号または制御＊記号を検出する。これら記号
の存在は夫々ライン２０３と２０２に示される。
９１を示す。ライン１９９上の６個の入力記号ビットＲ
Ｓ（ｉ）０−５は論理ゲート３００，３０１，３０３−
３０５によりデコードされて表１を実施するために与え
られる論理式に従ってライン２１９上の４個の出力並列
トークンビットＲＤ０−ＲＤ３を発生する。ビツトＲＳ
２とＲＳ５は更に排他的論理和ゲート３０２を通されて
パリティビットＳＯＰＡＲＩＴＹを発生する。論理ゲー
ト３０６−３１１はビットＲＳ０，２．４およびライン
１９８上のビットＲＳ（ｉ−１）１１（これは現在のＲ
Ｓ（ｉ）０の前に受信された最終ビットを表わす）を用
いて制御記号または制御＊記号を検出する。これら記号
の存在は夫々ライン２０３と２０２に示される。
【００８５】図２０、２１をみるに、３−ｏｆ−６デコ
ーダ１９０，１９１はバス２１９上に並列ビットＲＤ０
−３を、バス２１４上にＲＤ４−７を発生する。バス２
１４と２１９上のビットＲＤ０−７は水平パリティチェ
ック回路１９３とデータ／制御トークンセレクタ１９６
に与えられる。
ーダ１９０，１９１はバス２１９上に並列ビットＲＤ０
−３を、バス２１４上にＲＤ４−７を発生する。バス２
１４と２１９上のビットＲＤ０−７は水平パリティチェ
ック回路１９３とデータ／制御トークンセレクタ１９６
に与えられる。
【００８６】水平パリティチェック回路１９３は更に制
御記号シーケンス検出回路１９４からライン２０７と２
０６を介して入力ＲＸ ＥＯＭおよびＲＸ ＥＯＰを受
ける。この制御記号シーケンス検出回路の動作を図２５
により詳述する。水平パリティチェック回路１９３の動
作は図１８について述べた水平パリティチェック回路８
０とほぼ同一であるが図２４によりここに説明する。排
他的論理和ゲート２４０−２４３およびラッチ２４４−
２４７はそれらの出力２４８−２４９に入るビットの走
行和を与えるように結びついており、新しい和は受信ト
ークンクロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫサイクル
毎に計算される。信号ＲＸ ＥＯＭとＲＸ ＥＯＰはＯ
Ｒゲート２５３に入力され、その出力２５２はラッチ２
５４をラッチするために用いられる。従って、終止トー
クンが入ればラッチ２５４の入力は出力ライン２１２に
ラッチされる。ラッチ２５４の入力はＯＲゲート２５５
の出力であり、その４個の入力はラッチ２４４−２４７
に接続する。終止符の受け入れによりこれらラッチにラ
ッチされた最後の値はその終止符がＥＯＭであるかＥＯ
Ｐであるかにより一方または他方の入力ライン上の検査
合計、すなわちライン２１９上のＲＤ０−３またはライ
ン２１４上のＲＤ４−７である。制御記号もデータライ
ン２１４と２１９上のすべて０へとデコードされそして
それ故検査合計には寄与しない。前述のように、伝送中
にエラーが生じなかったときには検査合計が累積データ
の和に加えられると、ラット２４０−２４３の夫々の出
力は０となる。従って、ラッチ２５４の出力がＯＲゲー
ト２５５の入力の内の１個がハイであるためにハイとな
ると、ライン２１２上の信号ＬＯＮＧ ＥＲＲがハイと
なり水平エラーを示す。ライン２１２上のこの信号はエ
ラー検出器及びパリティ発生回路１９５の入力となる。
この回路の動作は後述する。
御記号シーケンス検出回路１９４からライン２０７と２
０６を介して入力ＲＸ ＥＯＭおよびＲＸ ＥＯＰを受
ける。この制御記号シーケンス検出回路の動作を図２５
により詳述する。水平パリティチェック回路１９３の動
作は図１８について述べた水平パリティチェック回路８
０とほぼ同一であるが図２４によりここに説明する。排
他的論理和ゲート２４０−２４３およびラッチ２４４−
２４７はそれらの出力２４８−２４９に入るビットの走
行和を与えるように結びついており、新しい和は受信ト
ークンクロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫサイクル
毎に計算される。信号ＲＸ ＥＯＭとＲＸ ＥＯＰはＯ
Ｒゲート２５３に入力され、その出力２５２はラッチ２
５４をラッチするために用いられる。従って、終止トー
クンが入ればラッチ２５４の入力は出力ライン２１２に
ラッチされる。ラッチ２５４の入力はＯＲゲート２５５
の出力であり、その４個の入力はラッチ２４４−２４７
に接続する。終止符の受け入れによりこれらラッチにラ
ッチされた最後の値はその終止符がＥＯＭであるかＥＯ
Ｐであるかにより一方または他方の入力ライン上の検査
合計、すなわちライン２１９上のＲＤ０−３またはライ
ン２１４上のＲＤ４−７である。制御記号もデータライ
ン２１４と２１９上のすべて０へとデコードされそして
それ故検査合計には寄与しない。前述のように、伝送中
にエラーが生じなかったときには検査合計が累積データ
の和に加えられると、ラット２４０−２４３の夫々の出
力は０となる。従って、ラッチ２５４の出力がＯＲゲー
ト２５５の入力の内の１個がハイであるためにハイとな
ると、ライン２１２上の信号ＬＯＮＧ ＥＲＲがハイと
なり水平エラーを示す。ライン２１２上のこの信号はエ
ラー検出器及びパリティ発生回路１９５の入力となる。
この回路の動作は後述する。
【００８７】図２０、２１において、３−ｏｆ−６デコ
ーダ１９０，１９１はライン２０３，２０２上に信号Ｓ
０ ＣＯＮＴＲＯＬ，Ｓ０ ＣＯＮＴＲＯＬ＊をそして
ライン２０４，２０５上に信号Ｓ１ ＣＯＮＴＲＯＬ，
Ｓ１ ＣＯＮＴＲＯＬ＊を夫々発生する。これらの信号
は夫々、対応する制御記号または制御＊記号が３−ｏｆ
−６デコーダ１９０，１９１により検出されるとハイに
セットされる。ライン２０２−２０５上のこれら信号は
制御記号シーケンス検出器１９４の入力に供給される。
この検出器１９４を図２５により説明する。制御記号シ
ーケンス検出器１９４は使用可能な制御記号に対応する
複数の出力信号ＲＸ ＩＤＬＥ，ＲＸＩＮＩＴ，ＲＸ
ＦＣＴ，ＴＸ ＤＡＴＡ，ＲＸ ＥＯＰ，ＲＸ ＥＯＭ
を発生する。さらに、これはライン２１３に信号ＲＸ
ＳＥＱ ＥＲＲＯＲを発生する。この信号は違法な制御
シーケンスが生じたときエラー検出器及びパリティ発生
回路１９５に与えられる。ＡＮＤゲート３３０−３３２
はデコーダ１９０と１９１に同時に入るＳ０ ＣＯＮＴ
ＲＯＬ，Ｓ０ ＣＯＮＴＲＯＬ＊，Ｓ１ ＣＯＮＴＲＯ
Ｌ，Ｓ１ ＣＯＮＴＲＯＬ＊の組合せをデコードして信
号ＲＸ ＦＣＴ，ＲＸ ＥＯＰ，ＲＸ ＥＯＭおよびＲ
Ｘ ＤＡＴＡを発生する。信号ＲＸ ＩＤＬＥは他のＡ
ＮＤゲート３３３によりデコードされる。ゲート３３３
の出力はフリップフロップ３３４へとクロックされそし
てＡＮＤゲート３３５に送られる。図６（ｆ）から初期
化トークンは遊びトークンとそれに続く２個の制御＊ト
ークンからなることがわかる。従って、このフリップフ
ロップは、初期化トークンが入ったかどうかを知るため
に現在のトークンデコードと比較されるべき前のトーク
ンデコードの結果を記憶するために用いられる。ゲート
３３６−３３８は制御シーケンスエラーを検出するため
に用いられ、それにより信号ＲＸ ＳＥＱ ＥＲＲＯＲ
がライン２１３上で活性となる。
ーダ１９０，１９１はライン２０３，２０２上に信号Ｓ
０ ＣＯＮＴＲＯＬ，Ｓ０ ＣＯＮＴＲＯＬ＊をそして
ライン２０４，２０５上に信号Ｓ１ ＣＯＮＴＲＯＬ，
Ｓ１ ＣＯＮＴＲＯＬ＊を夫々発生する。これらの信号
は夫々、対応する制御記号または制御＊記号が３−ｏｆ
−６デコーダ１９０，１９１により検出されるとハイに
セットされる。ライン２０２−２０５上のこれら信号は
制御記号シーケンス検出器１９４の入力に供給される。
この検出器１９４を図２５により説明する。制御記号シ
ーケンス検出器１９４は使用可能な制御記号に対応する
複数の出力信号ＲＸ ＩＤＬＥ，ＲＸＩＮＩＴ，ＲＸ
ＦＣＴ，ＴＸ ＤＡＴＡ，ＲＸ ＥＯＰ，ＲＸ ＥＯＭ
を発生する。さらに、これはライン２１３に信号ＲＸ
ＳＥＱ ＥＲＲＯＲを発生する。この信号は違法な制御
シーケンスが生じたときエラー検出器及びパリティ発生
回路１９５に与えられる。ＡＮＤゲート３３０−３３２
はデコーダ１９０と１９１に同時に入るＳ０ ＣＯＮＴ
ＲＯＬ，Ｓ０ ＣＯＮＴＲＯＬ＊，Ｓ１ ＣＯＮＴＲＯ
Ｌ，Ｓ１ ＣＯＮＴＲＯＬ＊の組合せをデコードして信
号ＲＸ ＦＣＴ，ＲＸ ＥＯＰ，ＲＸ ＥＯＭおよびＲ
Ｘ ＤＡＴＡを発生する。信号ＲＸ ＩＤＬＥは他のＡ
ＮＤゲート３３３によりデコードされる。ゲート３３３
の出力はフリップフロップ３３４へとクロックされそし
てＡＮＤゲート３３５に送られる。図６（ｆ）から初期
化トークンは遊びトークンとそれに続く２個の制御＊ト
ークンからなることがわかる。従って、このフリップフ
ロップは、初期化トークンが入ったかどうかを知るため
に現在のトークンデコードと比較されるべき前のトーク
ンデコードの結果を記憶するために用いられる。ゲート
３３６−３３８は制御シーケンスエラーを検出するため
に用いられ、それにより信号ＲＸ ＳＥＱ ＥＲＲＯＲ
がライン２１３上で活性となる。
【００８８】図２０、２１において、３−ｏｆ−６デコ
ーダ１９０，１９１はまたライン２１０と２０８に信号
Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴＹを夫々発生す
る。図２３に示すように、信号Ｓ０ ＰＡＲＩＴＹはゲ
ート２６５による信号ＲＳ２とＲＳ５の排他的論理和に
より発生されるのであり、その出力はライン２１０に生
じる。信号Ｓ１ ＰＡＲＩＴＹも同様に信号ＲＳ８とＲ
Ｓ１１の排他的論理和であり、その出力はライン２０８
に生じる。信号Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴ
Ｙはエラー検出器及びパリティ発生回路１９５の入力に
加えられる。また３−ｏｆ−６デコーダ１９０，１９１
はライン２１１と２０９に２個の信号Ｓ０ ＧＯＯＤ
ＳＹＭおよびＳ１ ＧＯＯＤ ＳＹＭを夫々発生する。
図２３に示すように、Ｓ０ ＧＯＯＤ ＳＹＭは論理回
路３６０により発生され、その出力はライン２１１にお
いて１６個の適法なデータ記号または２個の制御記号の
内の１個がバス１９９に入るとハイとなる。記号Ｓ０
ＧＯＯＤ ＳＹＭとＳ１ＧＯＯＤ ＳＹＭはエラー検出
器及びパリティ発生回路１９５に加えられ、受信した記
号が１６個の有効データ記号の内の１個または２個の制
御記号の１個であることを確認する。またエラー検出器
及びパリティ発生回路１９５はクロック回復回路２３の
出力として信号ＳＹＮＣ ＥＲＲＯＲを受ける。回路１
９５の７個の入力信号の内の１個がハイであってエラー
を示せば、出力ライン２２０上の信号ＲＸ ＥＲＲＯＲ
はハイとなる。これは７個の入力すべてをＯＲゲートに
入れるだけで達成出来るのであり、その出力がライン２
２０を駆動する。また回路１９５はライン２２１にパリ
ティビットＰＡＲを発生するように作用する。その目的
は図２６について後述する。パリティビットＰＡＲは入
力Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴＹを排他的論
理和ゲートに加えそしてその出力をライン２２１に加え
ることで発生される。
ーダ１９０，１９１はまたライン２１０と２０８に信号
Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴＹを夫々発生す
る。図２３に示すように、信号Ｓ０ ＰＡＲＩＴＹはゲ
ート２６５による信号ＲＳ２とＲＳ５の排他的論理和に
より発生されるのであり、その出力はライン２１０に生
じる。信号Ｓ１ ＰＡＲＩＴＹも同様に信号ＲＳ８とＲ
Ｓ１１の排他的論理和であり、その出力はライン２０８
に生じる。信号Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴ
Ｙはエラー検出器及びパリティ発生回路１９５の入力に
加えられる。また３−ｏｆ−６デコーダ１９０，１９１
はライン２１１と２０９に２個の信号Ｓ０ ＧＯＯＤ
ＳＹＭおよびＳ１ ＧＯＯＤ ＳＹＭを夫々発生する。
図２３に示すように、Ｓ０ ＧＯＯＤ ＳＹＭは論理回
路３６０により発生され、その出力はライン２１１にお
いて１６個の適法なデータ記号または２個の制御記号の
内の１個がバス１９９に入るとハイとなる。記号Ｓ０
ＧＯＯＤ ＳＹＭとＳ１ＧＯＯＤ ＳＹＭはエラー検出
器及びパリティ発生回路１９５に加えられ、受信した記
号が１６個の有効データ記号の内の１個または２個の制
御記号の１個であることを確認する。またエラー検出器
及びパリティ発生回路１９５はクロック回復回路２３の
出力として信号ＳＹＮＣ ＥＲＲＯＲを受ける。回路１
９５の７個の入力信号の内の１個がハイであってエラー
を示せば、出力ライン２２０上の信号ＲＸ ＥＲＲＯＲ
はハイとなる。これは７個の入力すべてをＯＲゲートに
入れるだけで達成出来るのであり、その出力がライン２
２０を駆動する。また回路１９５はライン２２１にパリ
ティビットＰＡＲを発生するように作用する。その目的
は図２６について後述する。パリティビットＰＡＲは入
力Ｓ０ ＰＡＲＩＴＹとＳ１ ＰＡＲＩＴＹを排他的論
理和ゲートに加えそしてその出力をライン２２１に加え
ることで発生される。
【００８９】ライン２２１上の信号ＰＡＲは次にセレク
タ１９６の入力に加えられる。このセレクタの動作を図
２６により説明する。
タ１９６の入力に加えられる。このセレクタの動作を図
２６により説明する。
【００９０】セレクタ１９６はバッファ２８０を有し、
このバッファはライン２１８，２０７，２０６，２２１
上の信号ＲＸ ＤＡＴＡ，ＲＸ ＥＯＭ，ＲＸ ＥＯ
Ｐ，ＰＡＲと共にバス２１９，２１４上のデータビット
ＲＤ０−７を入力として受ける。バス２１４，２１９上
のデータビットＲＤ０−７はライン２１８上の信号ＲＸ
ＤＡＴＡにより動作可能となるバッファ２８０に送られ
る。従って、制御記号シーケンス検出器１９４がデータ
の受信中を示すときに、このバッファはデータＲＤ０−
７をライン６５に出力する。更に、信号ＲＸ ＤＡＴＡ
はハイであり、それ故ＡＮＤゲート２８３のライン６３
上の出力ＲＤＦはライン２８６上のその入力に追従す
る。データが受信されているとき、ライン２８６上の信
号は、信号ＲＸ ＥＯＭとＲＸ ＥＯＰがローであるた
めハイである。従って、ライン６３上のフラグビットＲ
ＤＦは０にセットされてデータトークンが出力されてい
ることを示す。ＡＮＤゲート２８２も、ＲＸ ＤＡＴＡ
がハイのとき、ライン２２１上のその入力に続きライン
６４に出力ＲＤＰを出す。従ってデータトークンが受信
されているとき、受信した並列トークンのパリティビッ
トＲＤＰはライン２２１上のパリティ発生器１９５の出
力の値ＰＡＲである。データーストローブトークンのパ
リティビットは前のトークン内のデータのパリティと現
在のトークンのフラグビットの和であることは前述し
た。パリティビットＰＡＲはライン６にＤ−Ｓリンクイ
ンタフェース２９により出力された適正なデータースト
ローブトークンに含まれるパリティビットと同一ではな
い。しかしながら、これはそのようなパリティビットの
発生の手助けをするようにＤ−Ｓリンクインターフェー
スにより使用しうる。
このバッファはライン２１８，２０７，２０６，２２１
上の信号ＲＸ ＤＡＴＡ，ＲＸ ＥＯＭ，ＲＸ ＥＯ
Ｐ，ＰＡＲと共にバス２１９，２１４上のデータビット
ＲＤ０−７を入力として受ける。バス２１４，２１９上
のデータビットＲＤ０−７はライン２１８上の信号ＲＸ
ＤＡＴＡにより動作可能となるバッファ２８０に送られ
る。従って、制御記号シーケンス検出器１９４がデータ
の受信中を示すときに、このバッファはデータＲＤ０−
７をライン６５に出力する。更に、信号ＲＸ ＤＡＴＡ
はハイであり、それ故ＡＮＤゲート２８３のライン６３
上の出力ＲＤＦはライン２８６上のその入力に追従す
る。データが受信されているとき、ライン２８６上の信
号は、信号ＲＸ ＥＯＭとＲＸ ＥＯＰがローであるた
めハイである。従って、ライン６３上のフラグビットＲ
ＤＦは０にセットされてデータトークンが出力されてい
ることを示す。ＡＮＤゲート２８２も、ＲＸ ＤＡＴＡ
がハイのとき、ライン２２１上のその入力に続きライン
６４に出力ＲＤＰを出す。従ってデータトークンが受信
されているとき、受信した並列トークンのパリティビッ
トＲＤＰはライン２２１上のパリティ発生器１９５の出
力の値ＰＡＲである。データーストローブトークンのパ
リティビットは前のトークン内のデータのパリティと現
在のトークンのフラグビットの和であることは前述し
た。パリティビットＰＡＲはライン６にＤ−Ｓリンクイ
ンタフェース２９により出力された適正なデータースト
ローブトークンに含まれるパリティビットと同一ではな
い。しかしながら、これはそのようなパリティビットの
発生の手助けをするようにＤ−Ｓリンクインターフェー
スにより使用しうる。
【００９１】終止トークンが受信中のとき、ＲＸ ＤＡ
ＴＡはローとなってバッファ２８０を動作不能とする。
ライン２１６と２１７上のＲＸ ＥＯＰまたはＲＸ Ｅ
ＯＭはハイとなってＯＲゲート２８４のライン２８６上
の出力をハイにし、それによりバッファ２８７を動作可
能にする。セレクト２−ｏｆ−４ユニット２８１のセレ
クト入力はライン２１７上の信号ＥＯＭに接続する。セ
レクト２−ｏｆ−４ユニットの出力は、ＲＸ ＥＯＭが
ハイであるかローであるかにより０１あるいは１０であ
る。セレクト２−ｏｆ−４ユニット２８１の出力はバッ
ファ２８７を介してライン６５上の出力データトークン
の２個の最下位ビットＲＤ０，ＲＤ１に接続する。バッ
ファ２８７が動作可能のときＲＸ ＥＯＭがハイであれ
ば、値０１がビットＲＤ０，ＲＤ１として生じてＥＯＭ
トークンを示し、他方、バッファ２８７が動作可能の
ときＲＸ ＥＯＭがローであれば値１０がビットＲＤ
０，ＲＤ１として生じ、ＥＯＰトークンを示す。データ
ーストローブ制御トークンについてのフラクビットは常
に１である。終止トークンが受信中であるとき、ＯＲゲ
ート２８４の出力はハイであってライン６３上のＡＮＤ
ゲート２８３の出力をハイにする。その理由はＲＸ Ｄ
ＡＴＡがローであることはＡＮＤゲート２８３がライン
２８６上のその入力の値に従うことを意味するからであ
る。従って終止トークンが受信されているとき、ライン
６３上のフラグビットＲＤＦは常にハイである。これに
より、ビットＲＤＦはデーターストローブトークンのエ
ンコードに際し、Ｄ−Ｓリンクインターフェース２９を
援助するためのデーターストローブプロトコルに従って
セットされうる。
ＴＡはローとなってバッファ２８０を動作不能とする。
ライン２１６と２１７上のＲＸ ＥＯＰまたはＲＸ Ｅ
ＯＭはハイとなってＯＲゲート２８４のライン２８６上
の出力をハイにし、それによりバッファ２８７を動作可
能にする。セレクト２−ｏｆ−４ユニット２８１のセレ
クト入力はライン２１７上の信号ＥＯＭに接続する。セ
レクト２−ｏｆ−４ユニットの出力は、ＲＸ ＥＯＭが
ハイであるかローであるかにより０１あるいは１０であ
る。セレクト２−ｏｆ−４ユニット２８１の出力はバッ
ファ２８７を介してライン６５上の出力データトークン
の２個の最下位ビットＲＤ０，ＲＤ１に接続する。バッ
ファ２８７が動作可能のときＲＸ ＥＯＭがハイであれ
ば、値０１がビットＲＤ０，ＲＤ１として生じてＥＯＭ
トークンを示し、他方、バッファ２８７が動作可能の
ときＲＸ ＥＯＭがローであれば値１０がビットＲＤ
０，ＲＤ１として生じ、ＥＯＰトークンを示す。データ
ーストローブ制御トークンについてのフラクビットは常
に１である。終止トークンが受信中であるとき、ＯＲゲ
ート２８４の出力はハイであってライン６３上のＡＮＤ
ゲート２８３の出力をハイにする。その理由はＲＸ Ｄ
ＡＴＡがローであることはＡＮＤゲート２８３がライン
２８６上のその入力の値に従うことを意味するからであ
る。従って終止トークンが受信されているとき、ライン
６３上のフラグビットＲＤＦは常にハイである。これに
より、ビットＲＤＦはデーターストローブトークンのエ
ンコードに際し、Ｄ−Ｓリンクインターフェース２９を
援助するためのデーターストローブプロトコルに従って
セットされうる。
【００９２】制御トークンがデータ／制御トークンセレ
クタ１９６により受信されているときエラー検出器及び
パリティ発生器１９５により発生されるパリティビット
ＰＡＲはデーターストローブパリティビットの発生のた
めにはＤ−Ｓリンクインターフェース２９によっては必
要とされない。それ故、図２６の回路において、制御ト
ークンが受信されていれば、ライン６４上の信号ＲＤＰ
はハイとなる。あるいはゲート２８２を省略し、ライン
２２１上の信号ＰＡＲをＤ−Ｓリンクインターフェース
２９に直接加えてもよく、インターフェース自体が信号
ＰＡＲを使用するときおよび使用しないときを決定す
る。
クタ１９６により受信されているときエラー検出器及び
パリティ発生器１９５により発生されるパリティビット
ＰＡＲはデーターストローブパリティビットの発生のた
めにはＤ−Ｓリンクインターフェース２９によっては必
要とされない。それ故、図２６の回路において、制御ト
ークンが受信されていれば、ライン６４上の信号ＲＤＰ
はハイとなる。あるいはゲート２８２を省略し、ライン
２２１上の信号ＰＡＲをＤ−Ｓリンクインターフェース
２９に直接加えてもよく、インターフェース自体が信号
ＰＡＲを使用するときおよび使用しないときを決定す
る。
【００９３】ＲＸ ＥＯＰ，ＲＸ ＥＯＭおよびＲＸ
ＤＡＴＡ信号はまたＯＲゲート２８８に送られる。この
ゲートライン７６上の出力ＴＯＫＥＮ ＶＡＬＩＤは図
１０に示す入力ＦＩＦＯ２５に送られ、有効受信並列ト
ークンが入力ＦＩＦＯ２５に読込み可能であることを示
す。入力ＦＩＦＯ２５がライン６２上の受信トークンク
ロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫと関連づけてライ
ン７６上のＴＯＫＥＮＶＡＬＩＤ信号を読取ると、入力
ＦＩＦＯ２５にスペースがあればライン６５上の受信並
列トークンＲＤ０−７でクロックする。
ＤＡＴＡ信号はまたＯＲゲート２８８に送られる。この
ゲートライン７６上の出力ＴＯＫＥＮ ＶＡＬＩＤは図
１０に示す入力ＦＩＦＯ２５に送られ、有効受信並列ト
ークンが入力ＦＩＦＯ２５に読込み可能であることを示
す。入力ＦＩＦＯ２５がライン６２上の受信トークンク
ロックＲＸ ＴＯＫＥＮ ＣＬＯＣＫと関連づけてライ
ン７６上のＴＯＫＥＮＶＡＬＩＤ信号を読取ると、入力
ＦＩＦＯ２５にスペースがあればライン６５上の受信並
列トークンＲＤ０−７でクロックする。
【００９４】入力ＦＩＦＯ２５が有効受信並列トークン
を記憶していれば、それがライン７３上のパリティビッ
トＲＤＰとライン７４上のフラグビットＲＤＦと共にそ
の出力７２にデータビットＲＤ０−７を与える。またこ
れは読取るべき有効データを有することをデータースト
ローブリンクインターフェース２９に示すための信号Ｒ
Ｘ ＴＯＫ ＶＡＬＩＤをライン７１に与える。インタ
ーフェース２９は受信並列トークンを読取るとライン７
０を介して入力ＦＩＦＯ２５に肯定応答信号ＲＸ ＴＯ
Ｋ ＡＣＫをもどす。このとき入力ＦＩＦＯ２５はデコ
ーダ２４からの他のトークン用にそのレジスタ内にスペ
ースをつくる。信号ＲＸ ＴＯＫ ＡＣＫはまたライン
６９を介して入力フロー制御回路２８にも与えられる。
この入力フロー制御回路２８と出力フロー制御回路２７
の動作を図２７により説明する。
を記憶していれば、それがライン７３上のパリティビッ
トＲＤＰとライン７４上のフラグビットＲＤＦと共にそ
の出力７２にデータビットＲＤ０−７を与える。またこ
れは読取るべき有効データを有することをデータースト
ローブリンクインターフェース２９に示すための信号Ｒ
Ｘ ＴＯＫ ＶＡＬＩＤをライン７１に与える。インタ
ーフェース２９は受信並列トークンを読取るとライン７
０を介して入力ＦＩＦＯ２５に肯定応答信号ＲＸ ＴＯ
Ｋ ＡＣＫをもどす。このとき入力ＦＩＦＯ２５はデコ
ーダ２４からの他のトークン用にそのレジスタ内にスペ
ースをつくる。信号ＲＸ ＴＯＫ ＡＣＫはまたライン
６９を介して入力フロー制御回路２８にも与えられる。
この入力フロー制御回路２８と出力フロー制御回路２７
の動作を図２７により説明する。
【００９５】エンコーダ２１によりデータトークンまた
は終止トークンが出力されれば一つの信号が８分周ユニ
ット３２０を通り、ライン４０を介して出力フロー制御
回路２７の出力クレジットカウンタ３２４に送られる。
カウンタ３２４は、フロー制御トークンが光リンクの他
端で出力を受けるデコーダ２４により受信されるまでエ
ンコーダ３２により出力されるトークンの数を制限する
機能を有する。これは多すぎる出力トークンの受信によ
り受信回路の入力ＦＩＦＯ２５がオーバーフローしない
ようにする。デコーダ２４にＦＣＴが入ると、カウンタ
３２４は増分し、８個のトークンがエンコーダ２１から
出た後にライン４０上のこの信号によりカウンタ３２４
のカウントが減算される。このカウンタが０になると、
エンコーダ２１からのそれ以上のデータ出力を禁止する
ような出力がライン４７に与えられる。このように、カ
ウンタ３２４は光リンクの他端における受信器で使用可
能なバッファのスペースを示し、そしてスペースの数が
各出力トークンで減算されそしてＦＣＴトークンの受信
で８だけ加算される。
は終止トークンが出力されれば一つの信号が８分周ユニ
ット３２０を通り、ライン４０を介して出力フロー制御
回路２７の出力クレジットカウンタ３２４に送られる。
カウンタ３２４は、フロー制御トークンが光リンクの他
端で出力を受けるデコーダ２４により受信されるまでエ
ンコーダ３２により出力されるトークンの数を制限する
機能を有する。これは多すぎる出力トークンの受信によ
り受信回路の入力ＦＩＦＯ２５がオーバーフローしない
ようにする。デコーダ２４にＦＣＴが入ると、カウンタ
３２４は増分し、８個のトークンがエンコーダ２１から
出た後にライン４０上のこの信号によりカウンタ３２４
のカウントが減算される。このカウンタが０になると、
エンコーダ２１からのそれ以上のデータ出力を禁止する
ような出力がライン４７に与えられる。このように、カ
ウンタ３２４は光リンクの他端における受信器で使用可
能なバッファのスペースを示し、そしてスペースの数が
各出力トークンで減算されそしてＦＣＴトークンの受信
で８だけ加算される。
【００９６】入力ＦＩＦＯ２５はこの例では８個のトー
クンのバッファリングを許す記憶装置である。帯域幅を
改善するために、この例では１６トークンまでこのバッ
ファリングを増加させうる。３−ｏｆ−６コーディング
はデーターストローブコーディングより長距離の接続用
に設計されている。そのような長距離の接続はより多く
のバッファリングを必要とし、そしてそれ故各ＦＣＴが
使用可能であることを示すバッファスペースの量を増加
させることは合理的である。３−ｏｆ−６コーディング
では制御トークンとデータトークンのサイズは同じであ
り、データーストローブコーディングではその半分であ
る（ビットの数でみて）から、ＦＣＴの量をデータース
トローブコードで用いられる８トークンの代りに１６ト
ークンとすることは合理的である。
クンのバッファリングを許す記憶装置である。帯域幅を
改善するために、この例では１６トークンまでこのバッ
ファリングを増加させうる。３−ｏｆ−６コーディング
はデーターストローブコーディングより長距離の接続用
に設計されている。そのような長距離の接続はより多く
のバッファリングを必要とし、そしてそれ故各ＦＣＴが
使用可能であることを示すバッファスペースの量を増加
させることは合理的である。３−ｏｆ−６コーディング
では制御トークンとデータトークンのサイズは同じであ
り、データーストローブコーディングではその半分であ
る（ビットの数でみて）から、ＦＣＴの量をデータース
トローブコードで用いられる８トークンの代りに１６ト
ークンとすることは合理的である。
【００９７】ＦＩＦＯ２５はデータビットＲＤ０−７、
パリティビットＲＤＰおよびフラグビットＲＤＦ並びに
ライン７１上のＲＸ ＴＯＫ ＶＡＬＩＤ信号を受ける
Ｄ−Ｓリンクインターフェース２９とのインターフェー
スを与える。入力ＦＩＦＯ２５からＤ−Ｓリンクインタ
ーフェースへのデータ転送は同期したハンドシェーク動
作で行われ、そしてＤ−Ｓリンクインターフェースがデ
ータを受けたとき肯定応答信号ＲＸ ＴＯＫ ＡＣＫが
ライン７０を介して入力ＦＩＦＯに送られる。Ｄ−Ｓリ
ンクインターフェース２９がライン７０を介してのトー
クン受信を応答すると、これは入力ＦＩＦＯ２５がその
トークンの除去により更にスペースを有することを確認
することになり、そして入力フロー制御回路２８にライ
ン６９を介して一つの信号が与えられる。ライン６９上
のこの信号は８分周ユニット３２１を通り入力クレジッ
トカウンタ３２５に送られる。カウンタ３２５はその回
路からＤ−Ｓリンクインターフェース２９に入るトーク
ンをカウントする。ユニット３２１が８個のトークンを
カウントしたときカウンタ３２５は減算する。このカウ
ンタ３２５はカウント０検出機能を有し、カウント０が
検出されるとフロー制御トークンの送信要求信号をライ
ン４９に出す。またこのカウンタ３２５はライン４８を
介してエンコーダ２９から入力を受けてＦＣＴトークン
が送られたことを確認し、それによりカウンタ３２５の
カウントを増加させる。
パリティビットＲＤＰおよびフラグビットＲＤＦ並びに
ライン７１上のＲＸ ＴＯＫ ＶＡＬＩＤ信号を受ける
Ｄ−Ｓリンクインターフェース２９とのインターフェー
スを与える。入力ＦＩＦＯ２５からＤ−Ｓリンクインタ
ーフェースへのデータ転送は同期したハンドシェーク動
作で行われ、そしてＤ−Ｓリンクインターフェースがデ
ータを受けたとき肯定応答信号ＲＸ ＴＯＫ ＡＣＫが
ライン７０を介して入力ＦＩＦＯに送られる。Ｄ−Ｓリ
ンクインターフェース２９がライン７０を介してのトー
クン受信を応答すると、これは入力ＦＩＦＯ２５がその
トークンの除去により更にスペースを有することを確認
することになり、そして入力フロー制御回路２８にライ
ン６９を介して一つの信号が与えられる。ライン６９上
のこの信号は８分周ユニット３２１を通り入力クレジッ
トカウンタ３２５に送られる。カウンタ３２５はその回
路からＤ−Ｓリンクインターフェース２９に入るトーク
ンをカウントする。ユニット３２１が８個のトークンを
カウントしたときカウンタ３２５は減算する。このカウ
ンタ３２５はカウント０検出機能を有し、カウント０が
検出されるとフロー制御トークンの送信要求信号をライ
ン４９に出す。またこのカウンタ３２５はライン４８を
介してエンコーダ２９から入力を受けてＦＣＴトークン
が送られたことを確認し、それによりカウンタ３２５の
カウントを増加させる。
【００９８】マスタ制御回路２６は遊び信号と初期化信
号を発生する。一実施例においてはマスタ制御回路２６
からのライン４５上のＴＸ ＩＤＬＥ信号をハイにし、
他の送信要求をもつトークンがなければ遊びトークンを
常に送るようにする。このマスタ制御回路は、初期化ト
ークンがトークンの同期化を確認するために固定したイ
ンターバルで送られるようにするタイミング回路を備え
てもよい。この実施例では、初期化トークンは１２５μ
ｓｅｃ毎に送ることが出来る。初期化トークンを受ける
と、マスタ制御回路はそれをアプリケーションについて
望ましい任意の目的に使用出来る。一つの考えられる目
的はＩＳＤＮ（統合サービスディジタル網）用または同
一タイミング基準を必要とする他の実時間アプリケーシ
ョン用のタイミング基準としてのものである。
号を発生する。一実施例においてはマスタ制御回路２６
からのライン４５上のＴＸ ＩＤＬＥ信号をハイにし、
他の送信要求をもつトークンがなければ遊びトークンを
常に送るようにする。このマスタ制御回路は、初期化ト
ークンがトークンの同期化を確認するために固定したイ
ンターバルで送られるようにするタイミング回路を備え
てもよい。この実施例では、初期化トークンは１２５μ
ｓｅｃ毎に送ることが出来る。初期化トークンを受ける
と、マスタ制御回路はそれをアプリケーションについて
望ましい任意の目的に使用出来る。一つの考えられる目
的はＩＳＤＮ（統合サービスディジタル網）用または同
一タイミング基準を必要とする他の実時間アプリケーシ
ョン用のタイミング基準としてのものである。
【００９９】初期化シーケンス中、例えばパワーアップ
後に、マスタ制御回路２６はエンコーダ２１をして初期
化トークンを送信させるように強制する。１２５μｓｅ
ｃで初期化トークンを送信しそして受信した後に、マス
タ制御回路は遊びトークンを送る。マスタ制御回路が１
２５μｓｅｃで遊びトークンを送りそして受信したと
き、１個の初期化トークンを出す。マスタ制御回路が１
個の初期化トークンを受けそして送ったときフロー制御
トークンを送り、そして装置が少くとも１個のフロー制
御トークンを受けるまでその装置によってはデータを送
らない。
後に、マスタ制御回路２６はエンコーダ２１をして初期
化トークンを送信させるように強制する。１２５μｓｅ
ｃで初期化トークンを送信しそして受信した後に、マス
タ制御回路は遊びトークンを送る。マスタ制御回路が１
２５μｓｅｃで遊びトークンを送りそして受信したと
き、１個の初期化トークンを出す。マスタ制御回路が１
個の初期化トークンを受けそして送ったときフロー制御
トークンを送り、そして装置が少くとも１個のフロー制
御トークンを受けるまでその装置によってはデータを送
らない。
【０１００】一つの装置が３７５μｓｅｃを越える時間
に遊びトークンを送ったが初期化トークンおよびＦＣＴ
トークンを受けていない場合あるいはそれが受けた第１
の遊びトークン以来そして初期トークンおよびＦＣＴト
ークンの前に遊びトークン以外のトークンを受けた場合
には初期化シーケンスを再スタートする。
に遊びトークンを送ったが初期化トークンおよびＦＣＴ
トークンを受けていない場合あるいはそれが受けた第１
の遊びトークン以来そして初期トークンおよびＦＣＴト
ークンの前に遊びトークン以外のトークンを受けた場合
には初期化シーケンスを再スタートする。
【０１０１】外部で発生されるクロツクはこの実施例に
おけるインターフェースからのデーターストローブクロ
ックに先立って使用される。これは、この３−ｏｆ−６
エンコード回路が３−ｏｆ−６フォーマットにエンコー
ドされるべきデータストローブトークンがなくても常に
動作することを意味する。しかしながらこの回路は外部
クロック源が使用出来ないときにはデーターストローブ
クロックを使用出来る。
おけるインターフェースからのデーターストローブクロ
ックに先立って使用される。これは、この３−ｏｆ−６
エンコード回路が３−ｏｆ−６フォーマットにエンコー
ドされるべきデータストローブトークンがなくても常に
動作することを意味する。しかしながらこの回路は外部
クロック源が使用出来ないときにはデーターストローブ
クロックを使用出来る。
【図１】受信および送信回路のブロック図である。
【図２】データーストローブフォーマットのトークンを
示す図である。
示す図である。
【図３】データーストローブフォーマットのトークンを
示す図である。
示す図である。
【図４】データーストローブフォーマットのトークンを
示す図である。
示す図である。
【図５】３−ｏｆ−６フォーマットのトークンを示す図
である。
である。
【図６】３−ｏｆ−６フォーマットのトークンを示す図
である。
である。
【図７】制御記号の特定の組合せのビット表示である。
【図８】データーストローブフォーマットでのパケット
を示す図である。
を示す図である。
【図９】受信および送信の各回路のブロック図である。
【図１０】受信および送信の各回路のブロック図であ
る。
る。
【図１１】受信および送信の各回路のブロック図であ
る。
る。
【図１２】送信エンコーダの回路図である。
【図１３】データ／制御トークン記号発生器の回路図で
ある。
ある。
【図１４】データ／制御トークン記号発生器の回路図で
ある。
ある。
【図１５】データ／制御トークン記号発生器の回路図で
ある。
ある。
【図１６】データ／制御トークン記号発生器の回路図で
ある。
ある。
【図１７】水平パリティ発生器の回路図である。
【図１８】並列−直列変換器の回路図である。
【図１９】変換器及びクロック受信ユニットの回路図で
ある。
ある。
【図２０】受信デコード回路の回路図である。
【図２１】受信デコード回路の回路図である。
【図２２】受信デコード回路用入力ラッチの回路図であ
る。
る。
【図２３】受信デコード回路に用いられる３−ｏｆ−６
デコードの回路図である。
デコードの回路図である。
【図２４】水平パリティチェック回路の回路図である。
【図２５】制御記号シーケンス検出器を実施する論理ゲ
ート構成を示す図である。
ート構成を示す図である。
【図２６】トークンセレクタの回路図である。
【図２７】フロー制御回路の回路図である。
１０ エンコーダ／デコーダ １６ 光電トランシーバ １８ 光リンク ２０ 出力ＦＩＦＯ ２１ エンコーダ ２２ 並列−直列変換器 ２３ 直列−並列変換及びクロック復元回路 ２４ デコーダ ２５ 入力ＦＩＦＯ ２６ マスタ制御回路 ２７ 出力フロー制御回路 ２８ 入力フロー制御回路 ２９ データーストローブインターフェース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 29/06 Ｈ０４Ｌ 13/00 ３０５Ｚ (56)参考文献 特開 平２−188039（ＪＰ，Ａ) 特開 昭52−11916（ＪＰ，Ａ) 特開 平３−171826（ＪＰ，Ａ) 特開 平４−278742（ＪＰ，Ａ) 特公 昭55−7975（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/49 G06F 11/10 320 G06F 13/00 351 H03M 7/14 H04L 1/00 H04L 29/06
Claims (11)
- 【請求項１】少くとも、伝送されるべきデータを限定す
る複数の４ビット値を含むデータ部分と終止符を含むメ
ッセージパケットをエンコードする方法において、 ２０個の使用可能な３個の０と３個の１を有する６ビッ
ト記号から１６個のデータ記号と少くとも１個の制御記
号を選択する段階と、 前記４ビット値の夫々を前記６ビットデータ記号の夫々
に変換する段階と、 前記４ビット値から前記メッセージパケット用の４個の
チェックビットを発生する段階と、 前記４個のチェックビットを前記１６個のデータ記号か
ら選ばれた６ビットデータ記号に変換する段階と、 前記４個のチェックビットを表わす前記６ビット記号と
前記制御記号とを含む終止トークンを発生する段階と、 を備えていることを特徴とするエンコードする方法。 - 【請求項２】前記４個のチェックビットは前記データ部
分の水平パリティを取ることにより発生されることを特
徴とする請求項１記載の方法。 - 【請求項３】前記メッセージパケットは複数の４ビット
値を含むアドレス部分をも含み、そして前記水平パリテ
ィは前記アドレス部分と前記データ部分の４ビット値に
ついてとられることを特徴とする請求項２記載の方法。 - 【請求項４】前記制御記号は０１０１０１または１０１
０１０であることを特徴とする請求項１乃至３のいずれ
かに記載の方法。 - 【請求項５】前記終止トークンはパケットエンドインジ
ケータであり前記４個のチェックビットを表わす前記６
ビット記号が続く前記制御記号を含むことを特徴とする
請求項１乃至４のいずれかに記載の方法。 - 【請求項６】メッセージは複数のパケットを含み、前記
終止トークンは前記制御記号が後に続く前記４個のチェ
ックビットを表わす前記６ビット記号を含むメッセージ
エンドトークンであることを特徴とする請求項１乃至４
のいずれかに記載の方法。 - 【請求項７】終止符と、送給されるべきデータを限定す
る複数の４ビット値を含むデータ部分とを含むメッセー
ジパケットをエンコードする装置において、 前記４ビット値の夫々を、夫々３個の１と３個の０を有
する２０個の使用可能な６ビット記号の内から予定の１
６個の６ビット記号から選ばれた６ビットデータ記号に
変換するための論理回路と、 前記４ビット値からそのメッセージパケットについての
４個のチェックビットを発生するチェックビット発生回
路と、 前記４個のチェックビットを表わす前記６ビット記号
と、３個の１と３個の０を有する４個の残りの使用可能
な６ビット記号から選ばれる制御記号とを含む終止トー
クンを発生するためのトークン発生回路と、 を備え、前記論理回路は、前記４個のチェックビットを
前記１６個のデータ記号から選ばれた１個の６ビットデ
ータ記号に変換するように動作可能なことを特徴とする
エンコードする装置。 - 【請求項８】前記チェックビット発生回路は一群の検査
合計ビットを発生するために前記４ビット値の夫々内で
同一桁位置を有するビットの論理和を取るための加算回
路を含むことを特徴とする請求項７記載の装置。 - 【請求項９】前記トークン発生回路は前記制御記号とし
て記号０１０１０１または１０１０１０を発生するよう
に構成されることを特徴とする請求項７または８記載の
装置。 - 【請求項１０】パケットエンドインジケータとメッセー
ジエンドインジケータを区別するための回路を更に含
み、前記トークン発生回路はパケットエンドトークンと
して制御記号とそれに続く前記チェックビットを表わす
記号およびメッセージエンドトークンとして上記チェッ
クビットを表わす記号とそれに続く制御記号を発生する
ように動作可能であることを特徴とする請求項７、８ま
たは９のいずれかに記載の装置。 - 【請求項１１】メッセージパケットを表わす６ビット記
号シーケンスを受けるように構成された入力回路と、 各６ビット記号を１個の４ビット値に変換するように構
成される論理回路と、 パケットエンドトークンの部分を形成する制御記号を認
識することによりそのパケットエンドトークンを識別す
るように動作可能であると共に、制御記号とそれに続く
チェックビットを表わす６ビット記号を含むパケットエ
ンドとチェックビットを表わす６ビット記号とそれに続
く制御記号を含むメッセージエンドトークンとを区別す
ることのできるパケットエンドトークン識別回路と、 パケットエンドまたはメッセージエンドトークン内で伝
送されるチェックビットをチェックして伝送におけるエ
ラーを識別するように構成されたチェック回路と、 を備えていることを特徴とするデコード回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9312136.1 | 1993-06-11 | ||
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|---|---|
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| JP2809989B2 true JP2809989B2 (ja) | 1998-10-15 |
Family
ID=10737055
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| Application Number | Title | Priority Date | Filing Date |
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- 1993-06-11 GB GB939312136A patent/GB9312136D0/en active Pending
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- 1994-06-08 EP EP94304135A patent/EP0629066B1/en not_active Expired - Lifetime
- 1994-06-08 DE DE69432036T patent/DE69432036D1/de not_active Expired - Lifetime
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- 1996-02-08 US US08/598,402 patent/US5644569A/en not_active Expired - Lifetime
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