JPH05284180A - １０ビットデータバイトを符号化し送信しかつ受信する方法および１０ｂ／１２ｂモードの送信装置 - Google Patents

１０ビットデータバイトを符号化し送信しかつ受信する方法および１０ｂ／１２ｂモードの送信装置

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JPH05284180A
JPH05284180A JP5030104A JP3010493A JPH05284180A JP H05284180 A JPH05284180 A JP H05284180A JP 5030104 A JP5030104 A JP 5030104A JP 3010493 A JP3010493 A JP 3010493A JP H05284180 A JPH05284180 A JP H05284180A
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code
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JP5030104A
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Marc C Gleichert
マーク・シィ・グレイシャート
Arthur Hsu
アーサー・スー
Yun-Che Wang
ユン・チェ・ワン
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6513—Support of multiple code types, e.g. unified decoder for LDPC and turbo codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
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Abstract

(57)【要約】 【目的】 １０ビット幅のデータパケットを１２ビット
コードにエンコーダするために８Ｂ／１０Ｂコードおよ
び８Ｂ／１０Ｂ装置を用いる。 【構成】 改良された８Ｂ／１０Ｂ送信コードおよび改
良された８ビット幅アーキテクチャの８Ｂ／１０Ｂ送信
装置１′を用いて１０ビットデータバイトを符号化し送
信する方法は、独特の１０Ｂ／１２Ｂコードを８Ｂ／１
０Ｂ送信装置１′に組入れ、前記送信装置１′のアーキ
テクチャを１０ビット幅に広げ、かつ８Ｂ／１０Ｂエン
コーダによって１０Ｂ／１２Ｂコード化を選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は高速伝送のためにデータを符
号化するための方法および装置に関し、より特定的には
８Ｂ／１０Ｂコードおよび装置の改良に関する。
【０００２】
【発明の背景】いわゆる８Ｂ／１０Ｂコードは直列デー
タ伝送のためのコード化の一形式であり、それはクロッ
ク同期を維持すると同時に入来するデータパターンに関
係なく直流平衡を維持するために、最大数の２進データ
遷移を提供するためのいくつかの高速データ応用につい
て標準となっている。直流平衡は、時間平均された符号
化された伝送は直流レベルの制約を受けないことを意味
する。直流平衡は送信装置および受信装置の設計を単純
化し、かつシステムの精度を改良する。
【０００３】したがって８Ｂ／１０Ｂコードおよび装置
はこれらの目的を達成し、かつ「ＩＢＭ研究開発刊行物
（IBM Journal of Research and Development ）」第２
７巻、１９８３年、440-451 頁のウィドマー（Widmer）
他著の「直流平衡されて区画されたブロック、８Ｂ／１
０Ｂ伝送コード（A DC- Balanced Partitioned - Bloc
k, 8B/10B Transmission Code）」と題された論文にお
いて説明される。
【０００４】現在の８Ｂ／１０Ｂ送信装置は８ビット幅
アーキテクチャで構築される。実際、８Ｂ／１０Ｂコー
ドおよび８Ｂ／１０Ｂ送信装置および受信装置は、上記
の論文でウィドマー他によって説明されるように、８ビ
ット幅アーキテクチャでの応用のために特に設計され
た。ウィドマーのアプローチは、前記８ビット幅データ
を、第１のニブルは５ビットでありかつ第２のニブルは
３ビットである、２つのパケットまたはニブルに分割す
ることにより、８ビット生データバイトを１０ビットの
エンコードされたデータに符号化する。５ビットのニブ
ルは５Ｂ／６Ｂエンコーダに与えられ、そこでそれらは
６ビットコードにエンコードされ、かつ３ビットのニブ
ルは３Ｂ／４Ｂエンコーダに送られ、そこでそれらは４
ビットコードにエンコードされる。これらのエンコーダ
から、両方のエンコードされたニブルの両方が１つのレ
ジスタ中にロードされ、かつ１０ビットコードパケット
は直列に伝送される。
【０００５】８Ｂ／１０Ｂコードベースのシステムは非
常に成功している。しかしながら、１０ビット幅の生デ
ータが与えられるある応用、特にビデオ信号伝送が存在
する。これらの事例においては、もし１０ビットバイト
がパケットとして取扱われることが可能であれば有利で
ある。
【０００６】この発明の利点を達成するために、８Ｂ／
１０Ｂコード化の基準および規則にも従う、特別のコマ
ンドコードを提供することが本出願人らにとって有利で
あった。したがって、１０ビット幅アーキテクチャに関
連した用途を支持するために本出願人らが８Ｂ／１０Ｂ
コードに加えた特別コードの導出を理解するために、８
Ｂ／１０Ｂ符号化において用いられるディスパリティお
よび実行ディスパリティの概念を理解することが必要で
ある。
【０００７】上記のように、８ビットバイトの８Ｂ／１
０Ｂ符号化は、５ビットニブルおよび３ビットニブルの
２つのニブルにおいて実行される。５ビットニブルは６
ビットにエンコードされ、かつ３ビットニブルは４ビッ
トにエンコードされる。８Ｂ／１０Ｂ符号化はウィドマ
ーによって下に与えられる表１および表２において説明
される。５ビットデータの可能なすべての値は列「ＡＢ
ＣＤＥ」に掲載されかつその対応する有効６ビット５Ｂ
／６Ｂコードは「ａｂｃｄｅｉ」のラベルを付けられた
列と「ＡＬＴＥＲＮＡＴＥ」のラベルを付けられた列と
に載っている。もし「実行ディスパリティ」と呼ばれる
量が、特定の生データバイトのコード化が始まる直前に
正の値を有していれば、その特定のバイトについての有
効なエンコードされたデータは実行ディスパリティを変
化させないかまたはそれを減少させる表の列から選択さ
れなければならない。
【０００８】「実行ディスパリティ」という用語は先行
するすべてのブロックのディスパリティの和を意味し、
そこでディスパリティは一ブロック中の１の数と０の数
との間の差であり、かつ１の数が大きければ正である。
８Ｂ／１０Ｂ符号化されたデータの任意の所与のニブル
について、許容されたディスパリティは＋２、−２、ま
たは０のいずれかであり得る。表１を参照して、列ａｂ
ｃｄｅｉ下で、そのコラムの各々のコードはそのコード
中の１および０の数が等しいかまたは２つ異なるように
選択されるということを理解されたい。また「＋」が列
Ｄ−１に現われるときはいつも、対応する列「ａｂｃｄ
ｅｉ」中で０の数が１の数を２つ上回るということを理
解されたい。「＋」または「−」が列Ｄ−１中で現われ
るときはいつも、列ＡＬＴＥＲＮＡＴＥ中に補数コード
が現われるということも理解されたい。これは、もし実
行ディスパリティが「＋」ならば、そのとき次のニブル
に対する有効コードはより多くの０を持たなければなら
ないということを意味する。したがって、有効データは
−２のディスパリティを持たなければならない。もし
「ｄ」が列Ｄ−１中に現われれば、そのときディスパリ
ティは０であり、かつエンコードされた形は先の実行デ
ィスパリティの値のいずれとでも使用可能である。
【０００９】同一の特性が表２に示されるように３Ｂ−
４Ｂコード化について適用される。表１および表２の８
Ｂ／１０Ｂコードを使用して、「実行ディスパリティ」
を形成するために送られたすべてのコードについてのデ
ィスパリティ、つまり＋２、−２、または０を合計し、
かつもし実行ディスパリティが「＋」ならば、次に符号
化されるニブルについてのディスパリティが負であるよ
うに論理を配列することが都合よい。もし列ａｂｃｄｅ
ｉ中に示されるコードがそれに先行して「＋」を持て
ば、そのときそれは次に符号化されるニブルについて有
効であろう。しかしながら、もし列ａｂｃｄｅｉに先行
するコードが負であれば、そのときＡＬＴＥＲＮＡＴＥ
列中のコードを使用する必要があるであろう。これは実
行ディスパリティが＋１から−１へ前後にフリップする
か、または符号化されたニブルの各々が送られた後に−
１または＋１で変化せずにとどまるかのいずれかである
ことを保証するであろう。
【００１０】
【表１】
【００１１】
【表２】
【００１２】
【発明の概要】この発明の目的は、１０ビット幅のデー
タパケットを１２ビットコードにエンコードするため
に、８Ｂ／１０Ｂコードおよび８Ｂ／１０Ｂ装置を使用
するための安価で便利な技術を提供することである。
【００１３】この発明の他の目的は、１０ビット幅のデ
ータを符号化された１２ビットに符号化するために８Ｂ
／１０Ｂモードおよびいわゆる１０Ｂ／１２Ｂのモード
の両方において動作可能である、改良された８Ｂ／１０
Ｂ送信装置を提供することである。
【００１４】この発明のさらに他の目的は、制御信号ま
たは受信されているデータをエンコードするために使用
されたモードに応答して、８Ｂ／１０Ｂモードおよび１
０Ｂ／１２Ｂモードの両方において動作可能である、８
Ｂ／１０Ｂ受信装置を提供することである。
【００１５】これらの目的は、特別の独特の１０Ｂ／１
２Ｂコードおよび８Ｂ／１０Ｂシステムで使用される５
Ｂ／６Ｂコードの両方を用いる１０Ｂ／１２Ｂコードシ
ステムを設計し、かつ８Ｂ／１０Ｂモードおよびこの１
０Ｂ／１２Ｂモードの両方において動作するように８Ｂ
／１０Ｂ送信装置および受信装置を改良することにより
提供される。
【００１６】この発明の一つの特徴は、１０ビット生デ
ータを２つの５ビットニブルに分離し、かつ８Ｂ／１０
Ｂシステムの５Ｂ／６Ｂコードを使用してこのデータを
符号化することである。
【００１７】この発明の他の特徴は、他の有効データで
アライアス（alias ）することによって形成されること
ができない２つの独特の特別文字コードを提供すること
である。
【００１８】この発明の他の特徴は、コード化されたデ
ータが送信のために直列にされた後にＡＬＴＥＲＮＡＴ
Ｅコードの選択をさせるために１つの排他的ＯＲ回路を
設けることである。
【００１９】
【詳細な説明】この１０Ｂ／１２Ｂシステムのために、
送信システムにおける８Ｂ／１０Ｂコードおよび８Ｂ／
１０Ｂ実現の望ましい特徴を組入れ、かつこの新しい１
０Ｂ／１２Ｂシステムを実現するためにコードおよび装
置の両方を改良することが所望される。
【００２０】上の議論は８ビットの生データのエンコー
ドを説明したが、８Ｂ／１０Ｂ符号化において使用され
る特別の文字については議論しなかった。バイト同期、
マークスタートおよびパケットの終端を確立するため
に、かつ様々な制御機能を信号化するために特別の文字
が用いられる。８Ｂ／１０Ｂコードの組は、データ符号
化のために上に説明されたものと同一のディスパリティ
規則に従わなければならない１２の特別の文字を含む。
上に引用されたウィドマーほかの論文は様々な８Ｂ／１
０Ｂ制御コードおよびその特徴を説明する。
【００２１】１０Ｂ／１２Ｂ符号化のためにこれまで制
御コードが存在しなかったので、いかなる他の有効コー
ドともアライアスせずおよび／または連結せず、そのた
め同期ワードまたは区切り信号として使用されることが
可能である、２つの独特な特別コードを導出した。これ
らの新しいコードは次のものである： １２ビットコード ＡＬＴＥＲＮＡＴＥ ａｂｃｄｅｉ ｆｇｈｊｋｌ ａｂｃｄｅｉ ｆｇｈｊｋｌ 第１の特別コード -001111 101100+ +110000 010011- 第２の特別コード -001111 011100+ +110000 100011- 両方のこれらの特別コードの第１のサブブロックはＫ２
８であることが理解される。Ｋ２８は８Ｂ／１０Ｂコー
ドの同期において使用される５Ｂ／６Ｂ特別コードであ
る。本出願人らは８Ｂ／１０Ｂコードと同一の、第１の
ブロックのための論理を使用しかつ利用するために、１
０Ｂ／１２Ｂコードの第１のサブブロックのためにＫ２
８を選択した。
【００２２】Ｋ２８に連結された場合に８Ｂ／１０Ｂ単
数コンマ基準を満たしかつそれぞれ５よりも大きいラン
レングスをそれぞれ回避するように、第２の部分の最初
の２ビット「ｆｇ」を選択することによって第１の特別
文字を導出した。独特なものとするために、１２ビット
コード全体はバイトの境界の誤整列、つまり他の有効連
結コードのアライアスおよび／または重畳の結果として
発生可能であってはならない。上に説明されたこの特別
コードは有効８Ｂ／１０Ｂコードのアライアスによって
発生できないということを示した。
【００２３】以下の分析はこれらの特別の１２ビットコ
ードの特性を示す。上述のように特別コードの選択され
た８ビットコンマ部分ａｂｃｄｅｉｆｇから始めて、ｈ
ｊｋｌについてｘ1 ｘ2 ｘ3 ｘ4 を挿入する、つまり ａ ｂ ｃ ｄ ｅ ｉ ｆ ｇ ｈ ｊ ｋ ｌ ０ ０ １ １ １ １ １ ０ ｘ1 ｘ2 ｘ3 ｘ4 （１） 次に、１２ビットコードの全体を１ビット右へシフト
（アライアス）を行ない、次のようになる。
【００２４】 ｘ ０ ０ １ １ １ １ １ ０ ｘ1 ｘ2 ｘ3 それから、表１へ移って、第２のニブルについて１１０
ｘｘｘフォーマットを有する有効５Ｂ／６Ｂコードのす
べてを表から書出す、それらは：
【００２５】
【数１】
【００２６】である。グループＢコードは現われること
ができない、なぜならそれらはその使用に先行して実行
ディスパリティが負である場合にのみ使用できるからで
ある。可能なａｂｃｄｅｉの両方が正の実行ディスパリ
ティを結果として生じるので、グループＢは発生できな
い。したがって、ｘ1 ｘ2 ｘ3 ≠００１、１００、０１
０である。
【００２７】次に、もう１ビット右にシフトして次のよ
うになる： ａ ｂ ｃ ｄ ｅ ｉ ｆ ｇ ｈ ｊ ｋ ｌ ｘ ｘ ０ ０ １ １ １ １ １ ０ ｘ1 ｘ2 再び表１に移って、１１１０ｘｘフォーマットを有する
有効５Ｂ／６Ｂコードのすべてを表から書出す。それら
は：
【００２８】
【数２】
【００２９】である。グループＣのすべてが可能である
ので、ｘ1 ｘ2 ≠００、０１、１０である。
【００３０】次のステップはｘ１ ｘ２ ｘ３ ｘ４の
値に残されている可能性を求めることである。これら
は：
【００３１】
【数３】
【００３２】グループＤは仮定ｆｇ＝１０と連結された
場合に以下を結果として生じる： １ ０ １ １ ０ １ １ ０ １ １ １ ０ これらのコードの両方は正のディスパリティを有し、か
つ実行ディスパリティが＋であるので、これらは有効で
はない。グループＥはコード１０１１１１を結果として
生じ、それは＋２、−２または０のみを許容するディス
パリティ規則を侵す。グループＦはｆｇｈｊｋｌコード
１０１１００を結果として生じ、それは０ディスパリテ
ィを有し、かつ選択されたコンマ部分と連結する場合に
他のいかなる規則も侵害しない。したがってグループＦ
は上のコード（１）に挿入されなければならない。この
分析は、第１の特別コードは任意の他の有効データでア
ライアスすることによって形成されることができないと
いうことを示す。
【００３３】同形式の分析は、第２の特別コードもまた
独特であり、かつ有効５Ｂ／６Ｂコードのアライアスに
よって生成できないことを示す。
【００３４】１０Ｂ／１２Ｂ実現のためのコードは、独
特な第１および第２の特別文字のためにこの新しいコー
ドと組合わされた、以前の８Ｂ／１０Ｂ実現からの５Ｂ
／６Ｂコードを含む。したがって、１０Ｂ／１２Ｂコー
ドは８Ｂ／１０Ｂコードの所望される特性を保つ。それ
は同一の最大ＤＳＶ（６）、ランレングス（０，４）で
直流平衡され、エラー伝播５ビットである。
【００３５】図１を参照して、８Ｂ／１０Ｂ送信装置１
および受信装置２の両方の先行技術の８ビット幅のアー
キテクチャが現われる。特に、送信装置１の先行技術の
ラッチ４およびエンコーダ５は８ビット幅の生データの
みを受取るように構成され、かつエンコーダ５は８ビッ
トの生データを１０ビット並列コードに変換するように
構成され、それはシフタ７で直列データに変換されて送
信リンク８を介して受信装置２へ送られる。受信装置も
またデコーダ１１で１０ビットコードをデコードした後
に８ビットアーキテクチャに制約された。
【００３６】先に引用したウィドマー他の論文に説明さ
れるように、８Ｂ／１０Ｂ送信装置は８ビットの生デー
タを５ビットニブルと３ビットニブルとの２つのニブル
に分割する。各ニブルは異なるエンコーダ、５Ｂ／６Ｂ
および３Ｂ／４Ｂエンコーダへそれぞれ送られ、その後
エンコードされた６Ｂおよび４Ｂコードは直列送信のた
めに再結合される。
【００３７】図２を参照して、これはこの発明の１０Ｂ
／１２Ｂ装置のブロック図であり、かつ１０Ｂ／１２Ｂ
モードおよび８Ｂ／１０Ｂモードを与えるために通信装
置に対して行なった変更を示す。
【００３８】図２を参照して、入来する生データ３′は
ここでは８ビット幅または１０ビット幅のいずれかであ
り、ラッチ４′およびエンコーダ５′および並直列変換
器７′はライン２０上の８ビット／１０ビット制御信号
に応答して１０ビット幅のアーキテクチャに切換えられ
ることが可能である。このモードにおいて、エンコーダ
５′は１０ビットの生データを１２ビットコードデータ
に変換し、かつ並直列変換器７′は１０ビットの生デー
タワードの各々について、受信装置２′へのリンク８へ
１２ビットをクロックアウトするように修正される。
【００３９】受信装置２′は１０Ｂ／１２Ｂ特別文字を
デコード可能であり、それからリンク２１を介して８ビ
ット／１０ビット制御ライン上でハイを受取ると１０Ｂ
／１２Ｂモードに切換わる。代替的に、データ回復ブロ
ック９′中の回路は特別の１０Ｂ／１２Ｂコードの１つ
についてデコーダを含んでもよく、かつかかる１０Ｂ／
１２Ｂコマンドを受取るとライン２２上で受信装置８ビ
ット／１０ビット制御２３へ信号を与えて受信装置を１
０Ｂ／１２Ｂモードへ切換える。さらに他の代替は電圧
ソース２５を制御ライン２２に接続することにより１０
Ｂ／１２Ｂモードを選択する、手動で作動可能な受信装
置中のスイッチ２４である。
【００４０】図３を参照して、送信装置１′中のこのエ
ンコーダ５′のアーキテクチャを示す回路のブロック図
が開示される。上に説明されてきたように、従来の８Ｂ
／１０Ｂエンコーダは交互に５ビットニブルを５Ｂ／６
Ｂエンコーダに送り、かつ残りの３ビットニブルを３Ｂ
／４Ｂエンコーダに送ることによって８ビット入力デー
タを取扱ってきた。ライン２０上の８ビット／１０ビッ
ト制御に応答して、１０ビットモードでマルチプレクサ
３１は２つの５ビットニブルを５Ｂ／６Ｂエンコーダ中
へ送り、３Ｂ／４Ｂエンコーダセクションは使用されな
いようにエンコーダの動作を変えた。５Ｂ／６Ｂエンコ
ーダ３２の６ビットコード出力はマルチプレクサ３４の
ポート２へ送られ、そこでそれは直列シフタ３６へ転送
される。８ビット／１０ビット制御２０下で、マルチプ
レクサ３４は１０ビットモードでポート２にロックさ
れ、かつポート１の入力へシフトしない。
【００４１】実行ディスパリティおよび反転制御回路３
５はマルチプレクサ３４から２ビット入力を受取る。エ
ンコーダ３２および３３の各々はニブルのディスパリテ
ィを計算し、かつこのデータをライン３９および４０で
回路３５に送り、直列データストリームの実行ディスパ
リティ計算を更新する。それぞれハイまたはローを表わ
す＋１または−１である実行ディスパリティは、次バイ
トの計算のためにライン４４で実行ディスパリティ制御
３５からエンコーダ３２および３３へ送り返される。ラ
イン５０上の制御３５の他の出力は反転制御であり、そ
れは直列シフタ３６と直列である排他的ＯＲ３７へ送ら
れる。エンコーダの１つが、実行ディスパリティをボー
ド内に維持するためにあるデータニブルについてのＡＬ
ＴＥＲＮＡＴＥコードが必要であると決定するときはい
つでも、ライン５０上の反転信号はハイになりかつニブ
ルの各ビットは直列リンク８に送られるときに反転され
る。直列シフタに続く単一の排他的ＯＲ回路３７は、エ
ンコーダ５Ｂ／６Ｂおよび３Ｂ／４Ｂの１０の出力ライ
ンの各々にインバータを用いる、先の８Ｂ／１０Ｂ出力
の単純化である。
【００４２】１０Ｂ／１２Ｂモードで、先の１０クロッ
ク単位と反対に１２クロック単位でシフタ３６からデー
タを直列にシフトすることが必要である。したがって、
同期パディング回路３８は１０Ｂ／１２Ｂモードへシフ
トするようにコマンドし、かつ直列シフタ３６を制御す
るために８ビット／１０ビット制御ラインを受取ること
も必要である。
【００４３】受信装置のアーキテクチャは１０Ｂ／１２
Ｂモードを可能にするために本来の８Ｂ／１０Ｂ受信装
置とほとんど変わらない。特定的に、図４を参照してシ
フタ６１は交互に６ビットと４ビットとにするのではな
く、１０Ｂ／１２Ｂモードで各ニブルについて６ビット
をシフトする必要がある。８ビットモードで、ニブルは
５Ｂ／６Ｂデコーダ６５と３Ｂ／４Ｂデコーダ６６とへ
交互に向かう。１０ビットモードで、データはライン６
３上で一度に１ニブルで５Ｂ／６Ｂデコーダへ向かう。
５Ｂ／６Ｂデコーダ６５およびコマンドデコーダ６７は
ライン７２に応答して活性化され、その結果５Ｂ／６Ｂ
デコーダデータのみがライン７５でコマンドデコーダ６
７へそれから出力ラッチ６８へ運ばれる。
【００４４】５Ｂ／６Ｂデコーダ６５はまた先に説明さ
れたように、１０Ｂ／１２Ｂ制御のために設計された特
別コードを含むように改良される。
【００４５】同期パディングコマンド３８は１０Ｂ／１
２ＢモードでＫ２８．５コマンドをシフタ３６に与え
る。シフタ３６がエンコーダ３４からいかなるデータも
受取らない場合は、Ｋ２８．５コマンドは直列シフタ３
６によってシフトアウトされる。１０Ｂ／１２Ｂモード
で、同期パディングコマンド３８はＫ２８．Ｄ１３／１
８コマンドをシフタ３６に与える。
【００４６】この発明は上に説明された具体例に限定さ
れるとは意図されず、その範囲は前掲の特許請求の範囲
に従って解釈されるべきである。
【図面の簡単な説明】
【図１】先行技術の８Ｂ／１０Ｂリンクの８ビット幅ア
ーキテクチャのブロック図である。
【図２】選択可能１０ビット幅アーキテクチャを有する
８Ｂ／１０Ｂ−１０Ｂ／１２Ｂリンクのブロック図であ
る。
【図３】この発明の送信装置のブロック図である。
【図４】この発明の受信装置のブロック図である。
【符号の説明】
１′ 送信装置 ２′ 受信装置 ３０ エンコーダラッチ ３２，３３ エンコーダ ３１，３４ マルチプレクサ
フロントページの続き (72)発明者 アーサー・スー アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、アルモンドウッド・ ウェイ、763 (72)発明者 ユン・チェ・ワン アメリカ合衆国、94022 カリフォルニア 州、ロス・アルトス、シルビア・ドライ ブ、278

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 改良された８Ｂ／１０Ｂ送信コードおよ
    び改良された８ビット幅アーキテクチャの８Ｂ／１０Ｂ
    送信装置を用いて１０ビットデータバイトを符号化しか
    つ送信する方法であって、 独特な１０Ｂ／１２Ｂコードを与え、かつ前記独特の１
    ０Ｂ／１２Ｂコードを前記８Ｂ／１０Ｂ送信装置に組入
    れるステップと、 前記８Ｂ／１０Ｂ送信装置の前記８ビット幅アーキテク
    チャを代替として１０ビット幅アーキテクチャに選択的
    に幅を広げさせるように前記８Ｂ／１０Ｂ送信装置のア
    ーキテクチャを改良するステップと、 前記８Ｂ／１０Ｂ送信装置にコマンド制御信号を与え
    て、前記１０ビット幅アーキテクチャの代替を選択しか
    つ前記８Ｂ／１０Ｂエンコーダによって１０Ｂ／１２Ｂ
    コード化を選択するステップとを含む、方法。
  2. 【請求項２】 ８Ｂ／１０Ｂ送信装置エンコーダを用い
    て１０Ｂ／１２Ｂモードでエンコードする方法であっ
    て、 特別の独特な１０Ｂ／１２Ｂコードを含むように前記エ
    ンコーダの前記８Ｂ／１０Ｂ送信コードを改良するステ
    ップと、 選択可能１０Ｂ／１２Ｂ制御コマンド信号を前記８Ｂ／
    １０Ｂエンコーダに与えて前記１０Ｂ／１２Ｂコードを
    選択するステップと、 前記選択可能１０Ｂ／１２Ｂ制御コマンドに応答して、
    前記１０ビットバイトを２つの５ビットニブルに分割す
    ることにより１０ビット幅データを５Ｂ／６Ｂエンコー
    ダに与え、かつ前記５ビットニブルの両方を前記５Ｂ／
    ６Ｂエンコーダに連続して与えるステップとを含む、方
    法。
  3. 【請求項３】 前記１０Ｂ／１２Ｂコードは２つの５Ｂ
    ／６Ｂパケットからなり、各々の５Ｂ／６Ｂパケット送
    信符号化は特別文字１０Ｂ／１２Ｂ送信コードを除いて
    は、直流平衡されて区分されたブロックの８Ｂ／１０Ｂ
    送信コードで用いられる５Ｂ／６Ｂ送信コードと同一で
    ある、請求項１に記載の方法。
  4. 【請求項４】 前記１０Ｂ／１２Ｂコードは少なくとも
    ２つの独特な特別文字の送信コードを含む、請求項３に
    記載の方法。
  5. 【請求項５】 前記少なくとも２つの特別文字送信コー
    ドの第１のものは−００１１１１ １０１１００＋、代
    替付き＋１１００００ ０１００１１−、であり、かつ
    前記第１の特別の文字はアライアスのために誤ってデコ
    ードされない、請求項４に記載の方法。
  6. 【請求項６】 前記少なくとも２つの特別文字の第２の
    ものは−００１１１１ ０１１１００＋および代替の＋
    １１００００ １０００１１１−であり、ここで前記第
    ２の特別文字はアライアスのために誤ってデコードされ
    ない、請求項５に記載の方法。
  7. 【請求項７】 １０Ｂ／１２Ｂモードの送信装置であっ
    て、 （ａ） ８Ｂ／１０Ｂエンコーダ論理回路を含む８Ｂ／
    １０Ｂモードの送信装置と、 （ｂ） 前記８Ｂ／１０Ｂエンコーダ論理回路に並列フ
    ォーマットで送信されるべきデータをストアするための
    多ビットエンコーダラッチ回路とを含み、前記８Ｂ／１
    ０Ｂエンコーダ論理回路は８ビットバイトの最初の５ビ
    ットニブルを６ビットの符号化されたデータにエンコー
    ドするための５Ｂ／６Ｂ部分と、前記８ビットバイトの
    残りの３ビットニブル部分を４ビットの符号化されたデ
    ータにエンコードするための３Ｂ／４Ｂ部分とを含み、
    さらに （ｃ） 前記８Ｂ／１０Ｂモードで、前記多ビットエン
    コーダからの前記５ビットニブルを前記エンコーダ論理
    回路の前記５Ｂ／６Ｂ部分に転送するための第１の手段
    と、前記多ビットエンコーダラッチからの前記３ビット
    ニブルを前記エンコーダ論理回路の前記３Ｂ／４Ｂ部分
    に転送するための第２の手段と、 前記送信装置を前記８Ｂ／１０Ｂモードから前記１０Ｂ
    ／１２Ｂモードに切換えるための手段を含み、前記切換
    手段は前記第１の手段に前記５ビットニブルを転送させ
    て、１０ビットバイトの５ビットニブルの両方を前記エ
    ンコーダ論理回路の前記５Ｂ／６Ｂ部分へ連続して移動
    させる手段を含む、送信装置。
  8. 【請求項８】 前記５Ｂ／６Ｂエンコーダ出力はマルチ
    プレクサポートに結合され、前記切換手段は前記マルチ
    プレクサに１０Ｂ／１２Ｂモードの間に前記５Ｂ／６Ｂ
    エンコーダ出力のみを受取らせ、かつ前記５Ｂ／６Ｂエ
    ンコーダ出力を直列シフタに移動させる手段を含む、請
    求項７に記載の送信装置。
  9. 【請求項９】 直列シフタは排他的ＯＲ（ＸＯＲ）回路
    を介して出力リンクへ結合される、請求項８に記載の送
    信装置。
  10. 【請求項１０】 前記ＸＯＲ回路はまたその入力で実行
    ディスパリティ制御回路からのインバータコマンド信号
    に結合され、その実行ディスパリティ制御回路は前記マ
    ルチプレクサに結合される、請求項９に記載の送信装
    置。
  11. 【請求項１１】 改良された８Ｂ／１０Ｂ送信装置およ
    び８Ｂ／１０Ｂ受信装置を用いて１０ビットデータバイ
    トを符号化し送信しかつ受信する方法であって、 独特の１０Ｂ／１２Ｂ特別コードを与えるステップを含
    み、その特別コードはいかなる有効１０Ｂ／１２Ｂ符号
    化された１２ビットバイトでもアライアスされず、さら
    に前記８ビット幅アーキテクチャを代替として１０ビッ
    ト幅アーキテクチャに選択的に幅を広げさせるように、
    前記８Ｂ／１０Ｂ送信装置および前記８Ｂ／１０Ｂ受信
    装置のアーキテクチャを改良するステップと、 前記８Ｂ／１０Ｂ送信装置へ第１のコマンド制御信号を
    与えて、前記１０ビット幅アーキテクチャの代替を選択
    しかつ前記８Ｂ／１０Ｂエンコーダによって１０Ｂ／１
    ２Ｂコード化を選択するステップと、 前記８Ｂ／１０Ｂ受信装置へ第２のコマンド制御信号を
    与えて、前記１０ビット幅アーキテクチャの代替を選択
    しかつ前記８Ｂ／１０Ｂデコーダによって１０Ｂ／１２
    Ｂデコーディングを選択するステップとを含む、方法。
  12. 【請求項１２】 前記受信装置の前記８Ｂ／１０Ｂデコ
    ーダは前記第２のコマンド制御信号に応答して前記１０
    ビット幅データを２つの５ビットニブルで５Ｂ／６Ｂデ
    コーダに与える、請求項１１に記載の方法。
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