JPH0846648A - 通信装置 - Google Patents
通信装置Info
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- JPH0846648A JPH0846648A JP6178377A JP17837794A JPH0846648A JP H0846648 A JPH0846648 A JP H0846648A JP 6178377 A JP6178377 A JP 6178377A JP 17837794 A JP17837794 A JP 17837794A JP H0846648 A JPH0846648 A JP H0846648A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 信頼性の高いデータ転送を維持しつつ、デー
タ転送の効率を向上させる通信装置を提供することにあ
る。 【構成】 通信制御回路１は送信タイミング回路３から
の信号にしたがって、ＲＡＭ２内のブロックデータを順
次エンコーダ４へ転送する。エンコーダ４では、通信制
御回路１からの制御信号によって、６ビットの０と６ビ
ットの１から成る通信データの始まりを示す通信制御コ
ードを出力してから、ＲＡＭ２からの８ビットのパラレ
ルデータを６ビットの０と６ビットの１から成る１２ビ
ットのコードに変換し、さらに、６ビットの０と６ビッ
トの１から成る通信データの終わりを示す通信制御信号
を出力する。エンコーダ４からの出力信号はシフトレジ
スタ５とドライバ６によって、直流信号を含まないシリ
アル信号として出力される。
タ転送の効率を向上させる通信装置を提供することにあ
る。 【構成】 通信制御回路１は送信タイミング回路３から
の信号にしたがって、ＲＡＭ２内のブロックデータを順
次エンコーダ４へ転送する。エンコーダ４では、通信制
御回路１からの制御信号によって、６ビットの０と６ビ
ットの１から成る通信データの始まりを示す通信制御コ
ードを出力してから、ＲＡＭ２からの８ビットのパラレ
ルデータを６ビットの０と６ビットの１から成る１２ビ
ットのコードに変換し、さらに、６ビットの０と６ビッ
トの１から成る通信データの終わりを示す通信制御信号
を出力する。エンコーダ４からの出力信号はシフトレジ
スタ５とドライバ６によって、直流信号を含まないシリ
アル信号として出力される。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置、特にブロッ
クデータをシリアル信号に変換してデータ転送を行う送
信回路のエンコーダあるいは受信したシリアル信号のデ
ータをブロックデータに変換する受信回路のデコーダを
有し、転送効率の向上を図る通信装置に関する。
クデータをシリアル信号に変換してデータ転送を行う送
信回路のエンコーダあるいは受信したシリアル信号のデ
ータをブロックデータに変換する受信回路のデコーダを
有し、転送効率の向上を図る通信装置に関する。
【０００２】
【従来の技術】従来、トークンパッシングリング方式等
の通信装置では、転送先アドレスや誤り検出データであ
るフレームチェック符号（ＦＣＳ）を含む二進符号デー
タのブロック（以下、ブロックデータという）を送信す
る際、図６のようにそのブロックデータＤ１〜ＦＣＳ２
の先頭に送信データの始まりを示す通信制御信号である
開始デリミタＳＤを付加し、また、その末尾に送信デー
タの終わりを示す通信制御信号である終了デリミタＥＤ
を付けて転送フレームを生成する。二進符号のブロック
データは、このとき差分マンチェスタコードと呼ばれる
コードにエンコードされることによって、８ビットごと
に図７の表に示すような１６ビットのシリアルデータに
変換される。
の通信装置では、転送先アドレスや誤り検出データであ
るフレームチェック符号（ＦＣＳ）を含む二進符号デー
タのブロック（以下、ブロックデータという）を送信す
る際、図６のようにそのブロックデータＤ１〜ＦＣＳ２
の先頭に送信データの始まりを示す通信制御信号である
開始デリミタＳＤを付加し、また、その末尾に送信デー
タの終わりを示す通信制御信号である終了デリミタＥＤ
を付けて転送フレームを生成する。二進符号のブロック
データは、このとき差分マンチェスタコードと呼ばれる
コードにエンコードされることによって、８ビットごと
に図７の表に示すような１６ビットのシリアルデータに
変換される。
【０００３】一方、受信時にはこの転送フレームの開始
デリミタＳＤが認識された後、図７の表を用いて送信時
とは逆にシリアルデータを１６ビットごとに８ビットの
パラレルデータにデコードする。パラレル化したデータ
に含まれる転送先アドレスが自アドレスと一致した場合
は、８ビットのパラレルデータを終了デリミタＥＤが検
出されるまで順次メモリに格納し、転送先アドレスが一
致しない場合には受信したフレームを再度シリアルデー
タ化して中継送信をおこなっていた。なお、実際のトー
クンパッシングリング方式では、開始デリミタＳＤや終
了デリミタＥＤとペアでアクセス制御（ＡＣ）やフレー
ム状態（ＦＳ）等の通信制御信号が付加されるが、説明
を簡略化するため省略する。
デリミタＳＤが認識された後、図７の表を用いて送信時
とは逆にシリアルデータを１６ビットごとに８ビットの
パラレルデータにデコードする。パラレル化したデータ
に含まれる転送先アドレスが自アドレスと一致した場合
は、８ビットのパラレルデータを終了デリミタＥＤが検
出されるまで順次メモリに格納し、転送先アドレスが一
致しない場合には受信したフレームを再度シリアルデー
タ化して中継送信をおこなっていた。なお、実際のトー
クンパッシングリング方式では、開始デリミタＳＤや終
了デリミタＥＤとペアでアクセス制御（ＡＣ）やフレー
ム状態（ＦＳ）等の通信制御信号が付加されるが、説明
を簡略化するため省略する。
【０００４】ところで、図７の表に従いデータ変換を行
う差分マンチェスタとよばれるエンコード方式では、フ
レーム全体の０と１のビット数が同じであるため、ドラ
イバ等で電気信号として送信する場合、出力信号に直流
成分を含まなくすることができ、トランス等による絶縁
が可能である。このため、耐ノイズ性を向上でき、ノイ
ズが多く誤動作が許されない制御システム用の通信とし
て優れている。その他、送信信号を耐ノイズ性の良い光
信号に変換して光ファイバー等で送信した場合も、光結
合部の機械的精度や発光素子、受光素子の経年変化で信
号が減衰しても、レシーバ側で光信号を電気信号に変換
した後の平均電圧がスレショルドレベルとなるため、容
易に二値化信号に復調できるという利点を持っている。
う差分マンチェスタとよばれるエンコード方式では、フ
レーム全体の０と１のビット数が同じであるため、ドラ
イバ等で電気信号として送信する場合、出力信号に直流
成分を含まなくすることができ、トランス等による絶縁
が可能である。このため、耐ノイズ性を向上でき、ノイ
ズが多く誤動作が許されない制御システム用の通信とし
て優れている。その他、送信信号を耐ノイズ性の良い光
信号に変換して光ファイバー等で送信した場合も、光結
合部の機械的精度や発光素子、受光素子の経年変化で信
号が減衰しても、レシーバ側で光信号を電気信号に変換
した後の平均電圧がスレショルドレベルとなるため、容
易に二値化信号に復調できるという利点を持っている。
【０００５】さらには、二進符号データの変調後のシリ
アルデータとは違うコードで開始デリミタＳＤや終了デ
リミタＥＤの通信制御信号を持つため、転送フレームの
開始と終了を確実に検出でき信頼性の高いデータ転送が
実現できるという特長を持っている。
アルデータとは違うコードで開始デリミタＳＤや終了デ
リミタＥＤの通信制御信号を持つため、転送フレームの
開始と終了を確実に検出でき信頼性の高いデータ転送が
実現できるという特長を持っている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の通信装置では８ビットのパラレルデータを１６
ビットのシリアルデータに変換するため、一般に広く普
及している調歩同期方式と比べると、調歩同期方式は直
流成分を含みフレームの開始や終了を確実に検出できな
いという欠点を持っているものの、８ビットの二進符号
をパリティチェックビット等の制御ビットを含めたとし
ても１１ビットにエンコードできる。したがって、ボー
レートあたりのデータ転送効率で比較すると、調歩同期
方式が７３％（８／１１＊１００）なのに対し、上述し
た通信装置では５０％（８／１６＊１００）と非常にデ
ータ転送効率が悪いという欠点があった。
た従来の通信装置では８ビットのパラレルデータを１６
ビットのシリアルデータに変換するため、一般に広く普
及している調歩同期方式と比べると、調歩同期方式は直
流成分を含みフレームの開始や終了を確実に検出できな
いという欠点を持っているものの、８ビットの二進符号
をパリティチェックビット等の制御ビットを含めたとし
ても１１ビットにエンコードできる。したがって、ボー
レートあたりのデータ転送効率で比較すると、調歩同期
方式が７３％（８／１１＊１００）なのに対し、上述し
た通信装置では５０％（８／１６＊１００）と非常にデ
ータ転送効率が悪いという欠点があった。
【０００７】本発明は上述のような事情から成されたも
のであり、本発明の目的は信頼性の高いデータ転送を維
持しつつ、データ転送の効率を向上させる通信装置を提
供することにある。
のであり、本発明の目的は信頼性の高いデータ転送を維
持しつつ、データ転送の効率を向上させる通信装置を提
供することにある。
【０００８】
【課題を解決するための手段】以上の目的を達成するた
めに、請求項１記載の発明は、二進符号データのブロッ
クをシリアルデータに変換して生成したフレームを送信
する通信装置において、前記二進符号データをＮ（Ｎ≧
４）ビットごとにＭ（Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／
（Ｍ！）＾２）ビットの０とＭビットの１によって構成
される２・Ｍビットのシリアルデータに変換するエンコ
ーダを具備したことを特徴とする。請求項２記載の発明
は、請求項１記載の通信装置において、前記エンコーダ
は、前記フレームに含まれる前記二進符号データ以外の
通信制御信号を、Ｍビットの０とＭビットの１によって
構成し、変換後の前記二進符号データのコード以外の２
・Ｍビットに変換することを特徴とする。請求項３記載
の発明は、請求項１記載の通信装置において、前記エン
コーダは、４ビットごとに前記二進符号データを３ビッ
トの０と３ビットの１によって構成される６ビットのシ
リアルデータに変換することを特徴とする。請求項４記
載の発明は、請求項２記載の通信装置において、前記エ
ンコーダは、８ビットごとに前記二進符号データを６ビ
ットの０と６ビットの１によって構成される１２ビット
のシリアルデータに変換し、前記フレームに含まれる前
記二進符号データ以外の通信制御信号を、６ビットの０
と６ビットの１によって構成し、変換後の前記二進符号
データのコード以外の１２ビットパターンのコードに変
換することを特徴とする。請求項５記載の発明は、受信
したシリアルデータを二進符号のデータのブロックに変
換する通信装置において、Ｍビットの０とＭビットの１
によって構成される２・Ｍビットの受信したシリアルデ
ータをＮ（Ｎ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２）ビットごとの前記二進符号データに変換する
デコーダを具備したことを特徴とする。
めに、請求項１記載の発明は、二進符号データのブロッ
クをシリアルデータに変換して生成したフレームを送信
する通信装置において、前記二進符号データをＮ（Ｎ≧
４）ビットごとにＭ（Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／
（Ｍ！）＾２）ビットの０とＭビットの１によって構成
される２・Ｍビットのシリアルデータに変換するエンコ
ーダを具備したことを特徴とする。請求項２記載の発明
は、請求項１記載の通信装置において、前記エンコーダ
は、前記フレームに含まれる前記二進符号データ以外の
通信制御信号を、Ｍビットの０とＭビットの１によって
構成し、変換後の前記二進符号データのコード以外の２
・Ｍビットに変換することを特徴とする。請求項３記載
の発明は、請求項１記載の通信装置において、前記エン
コーダは、４ビットごとに前記二進符号データを３ビッ
トの０と３ビットの１によって構成される６ビットのシ
リアルデータに変換することを特徴とする。請求項４記
載の発明は、請求項２記載の通信装置において、前記エ
ンコーダは、８ビットごとに前記二進符号データを６ビ
ットの０と６ビットの１によって構成される１２ビット
のシリアルデータに変換し、前記フレームに含まれる前
記二進符号データ以外の通信制御信号を、６ビットの０
と６ビットの１によって構成し、変換後の前記二進符号
データのコード以外の１２ビットパターンのコードに変
換することを特徴とする。請求項５記載の発明は、受信
したシリアルデータを二進符号のデータのブロックに変
換する通信装置において、Ｍビットの０とＭビットの１
によって構成される２・Ｍビットの受信したシリアルデ
ータをＮ（Ｎ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２）ビットごとの前記二進符号データに変換する
デコーダを具備したことを特徴とする。
【０００９】
【作用】本発明においては、送信すべきブロックデータ
を送信する際、エンコードは、ブロックデータをＮビッ
トごとにＮ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２（ただし、＾はべき乗、！は階乗を示す）の関
係が成り立つＭ個の０とＭ個の１によって構成される２
・Ｍビットのシリアルデータに変換する。同数（Ｍ個）
の０と１によって送信を行なうため直流成分を含まない
信号として扱うことができる。Ｍ個の０とＭ個の１によ
って構成されるビットパターン数は、０と１の組合わせ
となることから（１）式で表すことができる。 （２Ｍ）！／（Ｍ！）＾２ （１） ここで、Ｎが４ビット以上であれば、Ｎビットの二進符
号データをＮよりも小さい個数のＭ個の０とＭ個の１に
よってユニークなビットパターンを持つコードで表すこ
とができることを以下に証明する。まず、Ｍ＝Ｎ−１と
すると、（１）式より、 （２Ｍ）！／（Ｍ！）＾２ ＝（２Ｎ−２）！／｛（Ｎ−１）！｝＾２ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ・（Ｎ−１）！｝ ／｛（Ｎ−１）！｝＾２ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ｝／（Ｎ−１）！ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ｝／｛（Ｎ−１） ・（Ｎ−２）・・・１｝ ＝（２Ｎ−２）／（Ｎ−１）・（２Ｎ−３）／（Ｎ−２）・・・（Ｎ＋１ ）／２・Ｎ／１ （２） ここで、右辺の除算で示される各項を Ｆ（Ｋ）＝（Ｎ＋Ｋ−１）／Ｋ （１≦Ｋ≦Ｎー１の自然数 ） （３） とし、（３）式を（２）式に代入すると （２Ｍ）！／（Ｍ！）＾２＝Ｆ（Ｎ−１）・Ｆ（Ｎ−２）・・・・Ｆ（２）・Ｆ （４） このとき、Ｆ（Ｋ）がＫ＝Ｎ−１で最も小さい数２とな
り、すべてのＦ（Ｋ）は２以上の数である。また、Ｎが
４以上であればＦ（１）は４以上の数となる。したがっ
て、 （２Ｍ）！／（Ｍ！）＾２＞２・２・・・・２・４＝２＾Ｎ （５） 以上からＮが４以上であれば２のＮ乗よりも多いビット
パターン数を生成するＭが必ず存在する。従って、Ｎが
４以上であればＮビットで構成される二進符号のデータ
をＮよりも小さい個数のＭ個の０とＭ個の１で構成され
る２・Ｍビットのユニークなコード（シリアルデータ）
に変換することができる。このことから、Ｎビットの二
進符号データを２倍のビット数（２Ｎ）にエンコードす
る差分マンチェスタコードよりもボーレートあたりの転
送効率の良い送信を行うことができる。なお、（１）〜
（５）式では、４以上のＮビットの二進符号のデータを
Ｎ−１個の０とＮ−１個の１で構成される２Ｎ−２ビッ
トのコードに変換することができることを証明したが、
二進符号のビット数によっては、それぞれＮ−１個より
も小さい個数の０と１で構成されるコードに変換するこ
とができる。また、変換後の二進符号データのコード以
外のＭ個の０とＭ個の１によって構成されるユニークな
ビットパターンのコードを通信制御信号として使用する
ので、転送フレームの開始と終了を確実に検出すること
ができる。また、上記送信時とは逆に、受信時におい
て、デコーダは、Ｍビットの０とＭビットの１によって
構成される２・Ｍビットの受信したシリアルデータを上
記と同様の関係が成り立つＮビットごとの前記二進符号
データに変換するので、ボーレートあたりの転送効率の
良い受信を行うことができる。
を送信する際、エンコードは、ブロックデータをＮビッ
トごとにＮ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２（ただし、＾はべき乗、！は階乗を示す）の関
係が成り立つＭ個の０とＭ個の１によって構成される２
・Ｍビットのシリアルデータに変換する。同数（Ｍ個）
の０と１によって送信を行なうため直流成分を含まない
信号として扱うことができる。Ｍ個の０とＭ個の１によ
って構成されるビットパターン数は、０と１の組合わせ
となることから（１）式で表すことができる。 （２Ｍ）！／（Ｍ！）＾２ （１） ここで、Ｎが４ビット以上であれば、Ｎビットの二進符
号データをＮよりも小さい個数のＭ個の０とＭ個の１に
よってユニークなビットパターンを持つコードで表すこ
とができることを以下に証明する。まず、Ｍ＝Ｎ−１と
すると、（１）式より、 （２Ｍ）！／（Ｍ！）＾２ ＝（２Ｎ−２）！／｛（Ｎ−１）！｝＾２ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ・（Ｎ−１）！｝ ／｛（Ｎ−１）！｝＾２ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ｝／（Ｎ−１）！ ＝｛（２Ｎ−２）・（２Ｎ−３）・・・（Ｎ＋１）・Ｎ｝／｛（Ｎ−１） ・（Ｎ−２）・・・１｝ ＝（２Ｎ−２）／（Ｎ−１）・（２Ｎ−３）／（Ｎ−２）・・・（Ｎ＋１ ）／２・Ｎ／１ （２） ここで、右辺の除算で示される各項を Ｆ（Ｋ）＝（Ｎ＋Ｋ−１）／Ｋ （１≦Ｋ≦Ｎー１の自然数 ） （３） とし、（３）式を（２）式に代入すると （２Ｍ）！／（Ｍ！）＾２＝Ｆ（Ｎ−１）・Ｆ（Ｎ−２）・・・・Ｆ（２）・Ｆ （４） このとき、Ｆ（Ｋ）がＫ＝Ｎ−１で最も小さい数２とな
り、すべてのＦ（Ｋ）は２以上の数である。また、Ｎが
４以上であればＦ（１）は４以上の数となる。したがっ
て、 （２Ｍ）！／（Ｍ！）＾２＞２・２・・・・２・４＝２＾Ｎ （５） 以上からＮが４以上であれば２のＮ乗よりも多いビット
パターン数を生成するＭが必ず存在する。従って、Ｎが
４以上であればＮビットで構成される二進符号のデータ
をＮよりも小さい個数のＭ個の０とＭ個の１で構成され
る２・Ｍビットのユニークなコード（シリアルデータ）
に変換することができる。このことから、Ｎビットの二
進符号データを２倍のビット数（２Ｎ）にエンコードす
る差分マンチェスタコードよりもボーレートあたりの転
送効率の良い送信を行うことができる。なお、（１）〜
（５）式では、４以上のＮビットの二進符号のデータを
Ｎ−１個の０とＮ−１個の１で構成される２Ｎ−２ビッ
トのコードに変換することができることを証明したが、
二進符号のビット数によっては、それぞれＮ−１個より
も小さい個数の０と１で構成されるコードに変換するこ
とができる。また、変換後の二進符号データのコード以
外のＭ個の０とＭ個の１によって構成されるユニークな
ビットパターンのコードを通信制御信号として使用する
ので、転送フレームの開始と終了を確実に検出すること
ができる。また、上記送信時とは逆に、受信時におい
て、デコーダは、Ｍビットの０とＭビットの１によって
構成される２・Ｍビットの受信したシリアルデータを上
記と同様の関係が成り立つＮビットごとの前記二進符号
データに変換するので、ボーレートあたりの転送効率の
良い受信を行うことができる。
【００１０】
【実施例】以下、図面に基づいて本発明に係る通信装置
の好適な実施例について説明する。図１は、本発明に係
る通信装置の一実施例の構成を示すブロック図である。
図１に示した通信装置は送信機構および受信機構を有し
ており、各機構はそれぞれ通信制御回路１により制御さ
れている。送信機構は、送信するブロックデータを記憶
するＲＡＭ２と、送信タイミングを計る送信タイミング
発生回路３と、ブロックデータ等をエンコードし送信す
るフレームを生成するエンコーダ４と、エンコード４に
より生成されたフレーム（パラレルデータ）をシリアル
データに変換するシフトレジスタ５と、シリアルデータ
を送信するドライバ６と、から構成される。一方、受信
機構は、シリアルデータを受信するレシーバ７と、受信
同期をとるＰＬＬ回路８と、受信したシリアルデータを
パラレルデータに変換するシフトレジスタ９と、受信し
たデータの転送タイミングを計る受信タイミング発生回
路１０と、受信したフレームをデコードするデコーダ１
１と、から構成される。図２は、本実施例に係る通信装
置の送信動作におけるタイミングチャートを示した図で
ある。図３は、受信動作におけるタイミングチャートを
示した図であり、自局宛ての受信フレームを信号ＲＸと
してレシーバ７で受信したときの信号の状態を示してい
る。また、図４は、エンコーダ４およびデコーダ１１が
データ変換の際に使用する表を示した図であり、図５
は、データ変換の際に使用する図４の表を補足する表を
示した図である。本実施例において特徴的なことは、送
信時には、Ｎ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２の関係が成り立つＮビットで構成される二進符
号のデータをＭ個の０とＭ個の１で構成される２・Ｍビ
ットのユニークなコードのシリアルデータに変換するこ
とである。一方、受信時には、Ｍビットの０とＭビット
の１によって構成される２・Ｍビットの受信したシリア
ルデータをＮビットごとの前記二進符号データに変換す
ることである。これにより、データ転送の効率を向上さ
せることができる。更に、変換後の二進符号データのコ
ード以外のＭ個の０とＭ個の１によって構成されるユニ
ークなビットパターンのコードを通信制御信号として使
用することも特徴とする。これにより、転送フレームの
開始と終了を確実に検出できるので、信頼性の高いデー
タ転送を実現することができる。
の好適な実施例について説明する。図１は、本発明に係
る通信装置の一実施例の構成を示すブロック図である。
図１に示した通信装置は送信機構および受信機構を有し
ており、各機構はそれぞれ通信制御回路１により制御さ
れている。送信機構は、送信するブロックデータを記憶
するＲＡＭ２と、送信タイミングを計る送信タイミング
発生回路３と、ブロックデータ等をエンコードし送信す
るフレームを生成するエンコーダ４と、エンコード４に
より生成されたフレーム（パラレルデータ）をシリアル
データに変換するシフトレジスタ５と、シリアルデータ
を送信するドライバ６と、から構成される。一方、受信
機構は、シリアルデータを受信するレシーバ７と、受信
同期をとるＰＬＬ回路８と、受信したシリアルデータを
パラレルデータに変換するシフトレジスタ９と、受信し
たデータの転送タイミングを計る受信タイミング発生回
路１０と、受信したフレームをデコードするデコーダ１
１と、から構成される。図２は、本実施例に係る通信装
置の送信動作におけるタイミングチャートを示した図で
ある。図３は、受信動作におけるタイミングチャートを
示した図であり、自局宛ての受信フレームを信号ＲＸと
してレシーバ７で受信したときの信号の状態を示してい
る。また、図４は、エンコーダ４およびデコーダ１１が
データ変換の際に使用する表を示した図であり、図５
は、データ変換の際に使用する図４の表を補足する表を
示した図である。本実施例において特徴的なことは、送
信時には、Ｎ≧４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ
！）＾２の関係が成り立つＮビットで構成される二進符
号のデータをＭ個の０とＭ個の１で構成される２・Ｍビ
ットのユニークなコードのシリアルデータに変換するこ
とである。一方、受信時には、Ｍビットの０とＭビット
の１によって構成される２・Ｍビットの受信したシリア
ルデータをＮビットごとの前記二進符号データに変換す
ることである。これにより、データ転送の効率を向上さ
せることができる。更に、変換後の二進符号データのコ
ード以外のＭ個の０とＭ個の１によって構成されるユニ
ークなビットパターンのコードを通信制御信号として使
用することも特徴とする。これにより、転送フレームの
開始と終了を確実に検出できるので、信頼性の高いデー
タ転送を実現することができる。
【００１１】以下、本実施例の動作について説明する。
なお、本実施例においては、８ビットで構成される二進
符号データのブロックを転送する場合で説明する。つま
り、８ビットを連続した４ビットごとに分け、各４ビッ
トを６ビットのコードにエンコードする場合であり、す
なわちＮ＝４、Ｍ＝３の場合である。まず、送信動作に
ついて説明する。図１に示した本実施例における通信装
置が、予め外部データバスＤＡに接続される装置（図示
せず）によってＲＡＭ２に書き込まれた転送先アドレス
等を含んだブロックデータを送信時に送信フレームとし
て転送する場合、まず、通信制御回路１は、送信動作信
号ＴＯＮを送出することで送信タイミング発生回路３を
起動させる。通信制御回路１は、送信タイミング発生回
路３からタイミング信号ＴＴが返されると、送信の始ま
りであることを信号ＴＳによりエンコーダ４に指令して
から、アドレス信号ＡＤとリード信号ＲＤを送出するこ
とでＲＡＭ２内のブロックデータを内部データバスＢＵ
Ｓを通して８ビットごとに順次エンコーダ４へ転送す
る。更に、ＲＡＭ２内のブロックデータの転送完了後、
これまでタイミング信号ＴＴにしたがって内部データバ
スＢＵＳより得た転送ブロックデータを、生成多項式Ｘ
１６＋Ｘ１２＋Ｘ５＋１で除算した余りの１６ビットを
誤り検出データとして８ビットごとにエンコーダ４へ転
送する。この転送の終わりを信号ＴＥによりエンコーダ
４に指令する。一方、エンコーダ４では、信号ＴＳによ
って送信の始まりが示されると転送するフレームを生成
し出力する。まず、図４の表に示した１２ビットの開始
デリミタＳＤを出力する。次に、内部データバスＢＵＳ
からＲＡＭ２内の８ビットのパラレルデータや通信制御
回路１からの８ビットの誤り検出データを、連続した４
ビットごとに図５の表に対応するコードにエンコードす
る。８ビットデータのうちの４ビットデータを図５の表
に従いユニークな６ビットにエンコードした後、１２ビ
ットデータとして連結することで８ビットデータに対応
させる。なお、図５に示した表は、エンコーダ４内に予
め設定しておけばよい。信号ＴＥによって送信の終わり
が示されると図４の表に示した１２ビットの終了デリミ
タＥＤをシフトレジスタ５へ送る。シフトレジスタ５で
は、タイミング発生回路３からのシリアルクロックＴＣ
Ｋとロード信号ＬＯによって、エンコーダ４からの変換
後の１２ビットパラレルデータＰＯをシリアルデータＳ
Ｉに変換し、ドライバ６により図２の信号ＴＸに示すよ
うに直流分のない信号として送信する。なお、本実施例
においては、８ビットデータを１２ビットデータにエン
コードするので、このときのボーレートあたりのデータ
転送効率は６７％（８／１２＊１００）となり、差分マ
ンチェスタコードの５０％よりも効率が良い。
なお、本実施例においては、８ビットで構成される二進
符号データのブロックを転送する場合で説明する。つま
り、８ビットを連続した４ビットごとに分け、各４ビッ
トを６ビットのコードにエンコードする場合であり、す
なわちＮ＝４、Ｍ＝３の場合である。まず、送信動作に
ついて説明する。図１に示した本実施例における通信装
置が、予め外部データバスＤＡに接続される装置（図示
せず）によってＲＡＭ２に書き込まれた転送先アドレス
等を含んだブロックデータを送信時に送信フレームとし
て転送する場合、まず、通信制御回路１は、送信動作信
号ＴＯＮを送出することで送信タイミング発生回路３を
起動させる。通信制御回路１は、送信タイミング発生回
路３からタイミング信号ＴＴが返されると、送信の始ま
りであることを信号ＴＳによりエンコーダ４に指令して
から、アドレス信号ＡＤとリード信号ＲＤを送出するこ
とでＲＡＭ２内のブロックデータを内部データバスＢＵ
Ｓを通して８ビットごとに順次エンコーダ４へ転送す
る。更に、ＲＡＭ２内のブロックデータの転送完了後、
これまでタイミング信号ＴＴにしたがって内部データバ
スＢＵＳより得た転送ブロックデータを、生成多項式Ｘ
１６＋Ｘ１２＋Ｘ５＋１で除算した余りの１６ビットを
誤り検出データとして８ビットごとにエンコーダ４へ転
送する。この転送の終わりを信号ＴＥによりエンコーダ
４に指令する。一方、エンコーダ４では、信号ＴＳによ
って送信の始まりが示されると転送するフレームを生成
し出力する。まず、図４の表に示した１２ビットの開始
デリミタＳＤを出力する。次に、内部データバスＢＵＳ
からＲＡＭ２内の８ビットのパラレルデータや通信制御
回路１からの８ビットの誤り検出データを、連続した４
ビットごとに図５の表に対応するコードにエンコードす
る。８ビットデータのうちの４ビットデータを図５の表
に従いユニークな６ビットにエンコードした後、１２ビ
ットデータとして連結することで８ビットデータに対応
させる。なお、図５に示した表は、エンコーダ４内に予
め設定しておけばよい。信号ＴＥによって送信の終わり
が示されると図４の表に示した１２ビットの終了デリミ
タＥＤをシフトレジスタ５へ送る。シフトレジスタ５で
は、タイミング発生回路３からのシリアルクロックＴＣ
Ｋとロード信号ＬＯによって、エンコーダ４からの変換
後の１２ビットパラレルデータＰＯをシリアルデータＳ
Ｉに変換し、ドライバ６により図２の信号ＴＸに示すよ
うに直流分のない信号として送信する。なお、本実施例
においては、８ビットデータを１２ビットデータにエン
コードするので、このときのボーレートあたりのデータ
転送効率は６７％（８／１２＊１００）となり、差分マ
ンチェスタコードの５０％よりも効率が良い。
【００１２】以上のように、本実施例によれば、８ビッ
トの二進符号データは、分割した各４ビットのデータに
基づいて変換された各６ビットのコードを連結して６ビ
ットの０と６ビットの１によって構成される１２ビット
のシリアルデータにエンコードされることになる。とこ
ろで、本実施例においては、４ビットの二進符号データ
から変換され生成される６ビットのコードは、同数（３
ビット）の０と１とで構成されているだけではなく、ビ
ットパターンの始まりと終わりに０と１が３ビット以上
連続しないようにコード化されている。更に、送信デー
タの始まりと終わりを示す通信制御信号をそれぞれ６ビ
ットの０と６ビットの１によって構成し、５ビットの連
続した１若しくは０あるいは双方を有するコードにして
いる。このため、通信制御信号以外の任意の８ビットの
二進符号データを１２ビットにエンコードしたデータに
は、１や０が６ビット以上連続する箇所がなく、確実に
送信データの始まりや終わりを検出することが可能にな
る。また、４ビットの二進符号データを同数、この場合
は３ビットの０と１を含む６ビットのコードに変換する
ため、変換後のデータに１ビット以上の誤りがあること
を、パリテイビットを付加するよりも高い検出率で検出
できる。さらに、生成多項式Ｘ１６＋Ｘ１２＋Ｘ５＋１
による誤り検出と組み合わせれば、フレーム中の１ビッ
ト以上の誤り訂正を簡単な回路で実現することも可能に
なる。
トの二進符号データは、分割した各４ビットのデータに
基づいて変換された各６ビットのコードを連結して６ビ
ットの０と６ビットの１によって構成される１２ビット
のシリアルデータにエンコードされることになる。とこ
ろで、本実施例においては、４ビットの二進符号データ
から変換され生成される６ビットのコードは、同数（３
ビット）の０と１とで構成されているだけではなく、ビ
ットパターンの始まりと終わりに０と１が３ビット以上
連続しないようにコード化されている。更に、送信デー
タの始まりと終わりを示す通信制御信号をそれぞれ６ビ
ットの０と６ビットの１によって構成し、５ビットの連
続した１若しくは０あるいは双方を有するコードにして
いる。このため、通信制御信号以外の任意の８ビットの
二進符号データを１２ビットにエンコードしたデータに
は、１や０が６ビット以上連続する箇所がなく、確実に
送信データの始まりや終わりを検出することが可能にな
る。また、４ビットの二進符号データを同数、この場合
は３ビットの０と１を含む６ビットのコードに変換する
ため、変換後のデータに１ビット以上の誤りがあること
を、パリテイビットを付加するよりも高い検出率で検出
できる。さらに、生成多項式Ｘ１６＋Ｘ１２＋Ｘ５＋１
による誤り検出と組み合わせれば、フレーム中の１ビッ
ト以上の誤り訂正を簡単な回路で実現することも可能に
なる。
【００１３】また、本実施例では、８ビット二進符号デ
ータを連続した４ビットごとに分けて３ビットの０と３
ビットの１に変換し、さらに６ビットの０と６ビットの
１から構成されるデータに変換したが、３ビットの０と
３ビットの１によるコードだけでも（１）式より２０種
類（６！／（３！）＾２）のコードを持つため、図５の
表以外に４種類のコードが余っていることになる。した
がって、これらのコードを通信制御信号として使用する
ことも可能である。更に、上記実施例においては、８ビ
ットで構成される二進符号データのブロックを４ビット
ごとに分けてデータを変換する場合で説明したが、これ
に限られることなく、ブロックデータを８ビットごとに
６ビットの０と６ビットの１によって構成される１２ビ
ットのシリアルデータに変換し、また、通信制御信号
は、６ビットの０と６ビットの１によって構成し、変換
後の二進符号データのコード以外の１２ビットパターン
のコードに変換するようにしてもよい。なお、これらの
エンコード４における変換処理は、後述するデコーダ１
１による変換処理においても同様である。
ータを連続した４ビットごとに分けて３ビットの０と３
ビットの１に変換し、さらに６ビットの０と６ビットの
１から構成されるデータに変換したが、３ビットの０と
３ビットの１によるコードだけでも（１）式より２０種
類（６！／（３！）＾２）のコードを持つため、図５の
表以外に４種類のコードが余っていることになる。した
がって、これらのコードを通信制御信号として使用する
ことも可能である。更に、上記実施例においては、８ビ
ットで構成される二進符号データのブロックを４ビット
ごとに分けてデータを変換する場合で説明したが、これ
に限られることなく、ブロックデータを８ビットごとに
６ビットの０と６ビットの１によって構成される１２ビ
ットのシリアルデータに変換し、また、通信制御信号
は、６ビットの０と６ビットの１によって構成し、変換
後の二進符号データのコード以外の１２ビットパターン
のコードに変換するようにしてもよい。なお、これらの
エンコード４における変換処理は、後述するデコーダ１
１による変換処理においても同様である。
【００１４】以下、本実施例における受信動作について
説明する。本実施例における通信装置において、図３の
タイムチャートに示すような信号ＲＸを受けると、レシ
ーバ７で二値化したシリアル信号ＳＩに変換し、シリア
ル信号ＳＩをＰＬＬ回路８とシフトレジスタ９へ出力す
る。ＰＬＬ回路８ではシリアル信号ＳＩの変化に同期し
たシフトクロック信号ＲＣＫをシフトレジスタ９と受信
タイミング発生回路１０へ出力する。シフトレジスタ９
ではシリアル信号ＳＩをシフトクロック信号ＲＣＫにし
たがって１２ビットのパラレル信号ＰＸとしてデコーダ
１１へ送る。デコーダ１１では図４および図５の表を用
いて前述した送信動作とは逆の変換を行い１２ビットデ
ータを８ビットの二進符号データに変換するとともに、
変換後のデータを受信タイミング発生回路１０からのＲ
Ｔ信号によってラッチし内部データバスＢＵＳへ出力す
る。また、デコーダ１１は開始デリミタＳＤを検出する
と、受信タイミング発生回路１０へ信号ＲＳを出力す
る。受信タイミング発生回路１０は信号ＲＳが入力され
ると受信動作信号ＲＯＮを通信制御回路１へ出力し受信
動作中であることを示す。通信制御回路１では信号ＲＯ
Ｎにより受信動作中が示されると、受信タイミング発生
回路１０からのＲＴ信号によって、デコーダ１１からの
８ビットの二進符号データを内部データバスＢＵＳを通
して読み取り、転送先アドレスが自局宛てであることを
確認する。その後、通信制御回路１は、デコーダ１１が
終了デリミタＥＤを検出することにより信号ＲＥを受信
タイミング発生回路１０に出力し、受信タイミング発生
回路１０が受信動作信号ＲＯＮにより受信動作が停止し
たことを示すまで、受信タイミング発生回路１０からの
ＲＴ信号にしたがって、アドレス信号ＡＤとライト信号
ＷＲを出力する。これにより、デコーダ１１によって変
換された８ビットの二進符号データのブロックをＲＡＭ
２へ書き込む。更に、通信制御回路１は受信タイミング
発生回路１０からの信号ＲＯＮにより受信動作の完了が
示されると、これまで受信したブロックデータを生成多
項式Ｘ１６＋Ｘ１２＋Ｘ５＋１で除算した余りが０であ
るかを確認することで、転送データに誤りがなかったか
を確認する。
説明する。本実施例における通信装置において、図３の
タイムチャートに示すような信号ＲＸを受けると、レシ
ーバ７で二値化したシリアル信号ＳＩに変換し、シリア
ル信号ＳＩをＰＬＬ回路８とシフトレジスタ９へ出力す
る。ＰＬＬ回路８ではシリアル信号ＳＩの変化に同期し
たシフトクロック信号ＲＣＫをシフトレジスタ９と受信
タイミング発生回路１０へ出力する。シフトレジスタ９
ではシリアル信号ＳＩをシフトクロック信号ＲＣＫにし
たがって１２ビットのパラレル信号ＰＸとしてデコーダ
１１へ送る。デコーダ１１では図４および図５の表を用
いて前述した送信動作とは逆の変換を行い１２ビットデ
ータを８ビットの二進符号データに変換するとともに、
変換後のデータを受信タイミング発生回路１０からのＲ
Ｔ信号によってラッチし内部データバスＢＵＳへ出力す
る。また、デコーダ１１は開始デリミタＳＤを検出する
と、受信タイミング発生回路１０へ信号ＲＳを出力す
る。受信タイミング発生回路１０は信号ＲＳが入力され
ると受信動作信号ＲＯＮを通信制御回路１へ出力し受信
動作中であることを示す。通信制御回路１では信号ＲＯ
Ｎにより受信動作中が示されると、受信タイミング発生
回路１０からのＲＴ信号によって、デコーダ１１からの
８ビットの二進符号データを内部データバスＢＵＳを通
して読み取り、転送先アドレスが自局宛てであることを
確認する。その後、通信制御回路１は、デコーダ１１が
終了デリミタＥＤを検出することにより信号ＲＥを受信
タイミング発生回路１０に出力し、受信タイミング発生
回路１０が受信動作信号ＲＯＮにより受信動作が停止し
たことを示すまで、受信タイミング発生回路１０からの
ＲＴ信号にしたがって、アドレス信号ＡＤとライト信号
ＷＲを出力する。これにより、デコーダ１１によって変
換された８ビットの二進符号データのブロックをＲＡＭ
２へ書き込む。更に、通信制御回路１は受信タイミング
発生回路１０からの信号ＲＯＮにより受信動作の完了が
示されると、これまで受信したブロックデータを生成多
項式Ｘ１６＋Ｘ１２＋Ｘ５＋１で除算した余りが０であ
るかを確認することで、転送データに誤りがなかったか
を確認する。
【００１５】ここで、通信制御回路１は、上記方法で転
送データに誤りを検出するか、または、デコーダ１１が
１２ビットのパラレル信号ＰＸから得た通信制御信号以
外のいずれかの６ビットが図５の表にないデータであっ
たことを検出した場合に送出するパターン異常信号ＰＥ
を検出すると、外部へエラー信号ＥＲを出力する。以上
のようにして、本実施例によれば、二進符号データとは
異なるユニークなビットパターンの通信制御信号を用い
ることで転送フレームの開始と終了を確実に検出できる
ので、信頼性の高いデータ転送が実現できるのみなら
ず、送受信する際には前述した条件を満たす二進符号デ
ータからコードへの変換を行うようにしたので、データ
転送効率を向上させることができる。
送データに誤りを検出するか、または、デコーダ１１が
１２ビットのパラレル信号ＰＸから得た通信制御信号以
外のいずれかの６ビットが図５の表にないデータであっ
たことを検出した場合に送出するパターン異常信号ＰＥ
を検出すると、外部へエラー信号ＥＲを出力する。以上
のようにして、本実施例によれば、二進符号データとは
異なるユニークなビットパターンの通信制御信号を用い
ることで転送フレームの開始と終了を確実に検出できる
ので、信頼性の高いデータ転送が実現できるのみなら
ず、送受信する際には前述した条件を満たす二進符号デ
ータからコードへの変換を行うようにしたので、データ
転送効率を向上させることができる。
【００１６】
【発明の効果】以上述べたように、本発明によれば、送
信時にはＮビットで構成される二進符号のデータをＮ≧
４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ！）＾２の関係
が成り立つＭ個の０とＭ個の１で構成される２・Ｍビッ
トのユニークなコードに変換し、受信時にはその逆変換
を行うようにしたので、データ転送の効率を向上させる
ことが可能となる。また、変換後の二進符号データのコ
ード以外のＭ個の０とＭ個の１によって構成されるユニ
ークなコードを通信制御信号として使用するので、転送
フレームの開始と終了を確実に検出することができるの
で、信頼性の高いデータ転送を行なうことが可能とな
る。
信時にはＮビットで構成される二進符号のデータをＮ≧
４、Ｍ＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ！）＾２の関係
が成り立つＭ個の０とＭ個の１で構成される２・Ｍビッ
トのユニークなコードに変換し、受信時にはその逆変換
を行うようにしたので、データ転送の効率を向上させる
ことが可能となる。また、変換後の二進符号データのコ
ード以外のＭ個の０とＭ個の１によって構成されるユニ
ークなコードを通信制御信号として使用するので、転送
フレームの開始と終了を確実に検出することができるの
で、信頼性の高いデータ転送を行なうことが可能とな
る。
【図１】 本発明に係る通信装置の一実施例を示したブ
ロック図である。
ロック図である。
【図２】 本実施例の送信動作を示すタイミングチャー
ト図である。
ト図である。
【図３】 本実施例の受信動作を示すタイミングチャー
ト図である。
ト図である。
【図４】 本実施例においてエンコーダおよびデコーダ
によるコード変換に使用される表を示した図である。
によるコード変換に使用される表を示した図である。
【図５】 本実施例においてエンコーダおよびデコーダ
によるコード変換に使用され図４に示した図を補足する
図である。
によるコード変換に使用され図４に示した図を補足する
図である。
【図６】 従来の通信装置による通信フレームの構成を
示す図である。
示す図である。
【図７】 従来の通信装置におけるデータ変換の際に使
用される表を示した図である。
用される表を示した図である。
１ 通信制御回路 ２ ＲＡＭ ３ 送信タイミング発生回路 ４ エンコーダ ５、９ シフトレジスタ ６ ドライバー ７ レシーバ ８ ＰＬＬ回路 １０ 受信タイミング発生回路 １１ デコーダ
Claims (5)
- 【請求項１】 二進符号データのブロックをシリアルデ
ータに変換して生成したフレームを送信する通信装置に
おいて、 前記二進符号データをＮ（Ｎ≧４）ビットごとにＭ（Ｍ
＜Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ！）＾２）ビットの０
とＭビットの１によって構成される２・Ｍビットのシリ
アルデータに変換するエンコーダを具備したことを特徴
とする通信装置。 - 【請求項２】 前記エンコーダは、前記フレームに含ま
れる前記二進符号データ以外の通信制御信号を、Ｍビッ
トの０とＭビットの１によって構成し、変換後の前記二
進符号データのコード以外の２・Ｍビットに変換するこ
とを特徴とする請求項１に記載の通信装置。 - 【請求項３】 前記エンコーダは、４ビットごとに前記
二進符号データを３ビットの０と３ビットの１によって
構成される６ビットのシリアルデータに変換することを
特徴とする請求項１に記載の通信装置。 - 【請求項４】 前記エンコーダは、８ビットごとに前記
二進符号データを６ビットの０と６ビットの１によって
構成される１２ビットのシリアルデータに変換し、 前記フレームに含まれる前記二進符号データ以外の通信
制御信号を、６ビットの０と６ビットの１によって構成
し、変換後の前記二進符号データのコード以外の１２ビ
ットパターンのコードに変換することを特徴とする請求
項２に記載の通信装置。 - 【請求項５】 受信したシリアルデータを二進符号のデ
ータのブロックに変換する通信装置において、 Ｍビットの０とＭビットの１によって構成される２・Ｍ
ビットの受信したシリアルデータをＮ（Ｎ≧４、Ｍ＜
Ｎ、２＾Ｎ＜（２Ｍ）！／（Ｍ！）＾２）ビットごとの
前記二進符号データに変換するデコーダを具備したこと
を特徴とする通信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178377A JPH0846648A (ja) | 1994-07-29 | 1994-07-29 | 通信装置 |
| US08/507,523 US5684479A (en) | 1994-07-29 | 1995-07-26 | Communication device performing code conversion between binary data and serial data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178377A JPH0846648A (ja) | 1994-07-29 | 1994-07-29 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846648A true JPH0846648A (ja) | 1996-02-16 |
Family
ID=16047432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178377A Pending JPH0846648A (ja) | 1994-07-29 | 1994-07-29 | 通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5684479A (ja) |
| JP (1) | JPH0846648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011058714A1 (ja) * | 2009-11-13 | 2011-05-19 | パナソニック株式会社 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
| JPWO2014136178A1 (ja) * | 2013-03-04 | 2017-02-09 | 富士機械製造株式会社 | データベース、データベースの構築方法、通信装置及び電子部品装着装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1144132C (zh) * | 1998-02-24 | 2004-03-31 | 横河电机株式会社 | 通信系统和通信控制方法 |
| US6556583B1 (en) * | 1998-02-24 | 2003-04-29 | Yokogawa Electric Corporation | Communication system and communication control method |
| DE19848211B4 (de) * | 1998-10-20 | 2004-02-05 | Honeywell Ag | Datenübertragungsverfahren |
| FR2828971B1 (fr) * | 2001-08-24 | 2004-07-16 | St Microelectronics Sa | Circuit de decodage de signaux biphases |
| US7461192B2 (en) | 2004-12-15 | 2008-12-02 | Rambus Inc. | Interface for bridging out-of-band information and preventing false presence detection of terminating devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4020282A (en) * | 1974-01-14 | 1977-04-26 | General Dynamics Corporation | High density data processing system |
| US4216460A (en) * | 1977-07-14 | 1980-08-05 | Independent Broadcasting Authority | Transmission and/or recording of digital signals |
| JPS57195308A (en) * | 1981-05-26 | 1982-12-01 | Sony Corp | Block coding method |
| JPH0721942B2 (ja) * | 1984-10-11 | 1995-03-08 | ソニー株式会社 | チヤンネル符号化方法 |
| GB8912471D0 (en) * | 1989-05-31 | 1989-07-19 | Int Computers Ltd | Data transmission code |
| US5387911A (en) * | 1992-02-21 | 1995-02-07 | Gleichert; Marc C. | Method and apparatus for transmitting and receiving both 8B/10B code and 10B/12B code in a switchable 8B/10B transmitter and receiver |
-
1994
- 1994-07-29 JP JP6178377A patent/JPH0846648A/ja active Pending
-
1995
- 1995-07-26 US US08/507,523 patent/US5684479A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011058714A1 (ja) * | 2009-11-13 | 2011-05-19 | パナソニック株式会社 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
| US8548070B2 (en) | 2009-11-13 | 2013-10-01 | Panasonic Corporation | Driver circuit, receiver circuit, and method of controlling a communications system including the circuits |
| US8774319B2 (en) | 2009-11-13 | 2014-07-08 | Panasonic Corporation | Driver circuit, receiver circuit, and method of controlling a communications system including the circuits |
| JP5645272B2 (ja) * | 2009-11-13 | 2014-12-24 | パナソニックＩｐマネジメント株式会社 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
| JPWO2014136178A1 (ja) * | 2013-03-04 | 2017-02-09 | 富士機械製造株式会社 | データベース、データベースの構築方法、通信装置及び電子部品装着装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5684479A (en) | 1997-11-04 |
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