KR100201326B1 - 디지탈 통신용 선로 디코더 - Google Patents

Abstract

본 발명은 8B10B방식으로 부호화된 비트 스트림을 10비트의 심볼단위 로 입력받아 8비트의 데이타로 복호화하는 선로 디코더에 관한 것으로, 10 비트 심볼중 6비트의 심볼을 디코딩하여 복수개의 레지스터중, 그에 상응되 는 5비트의 데이타가 저장된 레지스터를 인에이블하기 위한 신호를 발생하 는 6×64 디코더(21); 상기 10비트의 심볼중 6비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며, 상기 6×64 디코더로부터 입력된 인에이 블신호에 따라 해당 레지스터에 저장된 5비트 데이타를 출력하는 제1 레지스터 테이블(22); 상기 10비트 심볼중 4비트의 심볼을 디코딩하여 복수개의 레지스터중, 그에 상응되는 3비트의 데이타가 저장된 레지스터를 인에이블 하기 위한 신호를 발생하는 4×16 디코더(23); 및 상기 10비트의 심볼중 4비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며, 상기 4×16 디코더로부터 입력된 인에이블신호에 따라 해당 레지스터에 저장된 3비트 데이타를 출력하는 제2 레지스터 테이블(24)이 구비되어 간단한 회로로 구현할 수 있으며, 특히 주문형 집적회로(ASIC)로 구현이 용이한 효과가 있다.

Description

디지탈 통신용 선로 디코더 (A Line decoder for digital communication)

제1도는 본 발명에 따른 디지탈 통신용 선로 디코더를 적용하는데 적합한 전형 적인 디지탈 통신시스템의 개략적인 수신 블럭도.

제2도는 본 발명 의 바람직한 실시예에 따른 디지탈 통신용 선로 디코더의 블럭 도이다 .

* 도면의 주요부분에 대한 부호의 설명

11 : 클럭 재생기 12 : 직/병 렬 변환기

13 : 8B10B 디코더 14 : 디스크램블러

15 : 수신인터페이스부 21 : 6×64 디코더

22 : 제 1 레지스터 테이블 23 : 4×16 디코더

24 : 제2 레지스터 테이블 25 : 에러 검출부

본 발명은 디지탈 통신용 선로 디코더(Line Decoder)에 관한 것으로, 특히 8비 트단위 의 데이타(Data)가 10비트단위의 심볼(Symbol)로 부호화(이를 8B10B부호화라 한다)된 후 전송매체를 통해 수신된 비트 스트림(bit stream)을 복호하기 위한 8B10B방식의 선로 디코더(Line decoder)에 관한 것이다.

일반적으로 디지탈 통신이란 음성 및 문자, 화상, 데이타 등의 정보를 0과 1의 2진수 형태의 조합된 부호로 변환시켜 전송처리하는 통신 방식으로서 , 아날로그 방식에 비해 노이즈 특성이 양호하고 재생이 용이한 특성이 있다. 이러한 디지탈 통신은 정보화사회의 진전에 따라 다양한 서비스를 통합된 네트웍을 통해 제공하기 위하여 광대역 종합정보통신망(B-lSDN)으로 점차 발전하고 있으며, 이를 위하여 비동기식 전 송모드(ATM) 기술 및 광전송기술 등이 활발히 연구되고 있다.

한편, 디지탈 전송기술에 있어서 전송효율을 위하여 병렬의 데이타를 직렬로 변환한 후 고속의 데이타를 송수신하는데. 전송되 는 데이타 에서 0 또는 1이 계속될 경우 수신측에서 동기를 잃어 버리는 경우가 발생된다. 즉, 통상적으로 직렬 전송에서 데이타선로와 클럭 선로를 구분하여 각각의 전송로를 통해 전송하는 것이 아니고,소정의 클럭에 동기된 데이타만을 송신하면 수신측에서는 데이 타에 포함된 클럭 정보(통상, 0에서 1로 혹은 1에서 0으로 천이되는 것을 검출하여 얻는다)를 PLL을 이용하여 추출하여 사용하는데, 이때 전송되는 데이타에서 1이나 0이 연속될 경우에는 수신측에서 동기를 잃어 버리게 된다.

따라서, 상기한 문제점을 해결하기 위한 하나의 방편으로, 전송할 데이타의 비트열을 8비트단위로 입력받아 5비트와 3비트로 분리한 후, 5비트 데이타를 6비트 심볼로 변환(즉, 5B6B 부호화)하고, 3비트 데이타를 4비트 심볼로 변환(즉, 3B4B 부호화)하여 8비트 데이타를 10비트의 심볼로 변환한 후 전송하는 8B10B방식이 있다. 이러한 8B10B통신 방식은 미국의 ANSI X(3T9.5(FDDI) 위원회(committee)에서 제안한 지역 표준방식의 응용으로서, 8비트의 데이타전송을 위해 2비트의 리던던시 (redundancy)가 추가되어 전송효율은 저하되나 앞서 설명한 바와 같은 문제점을 해소하여 클럭재생을 용이하게 하고,유효하지 않은 심볼(invalid symbol)이 발생될 경우 전송로상의 에러도 검출할 수 있는 잇점이 있다. 그런데 상술한 8B10B통신방식은 널리 알려wu 있으나 이를 구현하기 위한 장치, 특히 디지탈 통신용 선로 디코더에 대해서는 구체적으로 제시된 바가 없다.

이에 본 발명은 8B10B방식으로 부호화된 심볼의 비트 열을 수신한 후 10비트의 심볼을 8비트의 데이타로 변환하는 디지탈 통신용 선로 디코더를 제공하는데 그 목적이 있다. 상기와 같은 목적을 달성하기 위하여 본 발명은, 8B10B방식으로 부호화된 비트 스트림을 일련의 10비트의 심볼단위로 입력받아 8비트의 데이타로 복호화하는 선로 디코더에 있어서, 상기 10비트 심볼중 6비트의 심볼을 디코딩하여 복수개의 레지스터중, 그에 상응되는 5비트의 데이타가 저장된 레지스터를 인에이블하기 위한 신호를 발생하는 6×64 디코더 ; 상기 10비트의 심볼중 6비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며, 상기 6×64 디코더로부터 입력된 인에이블신호에 따라 해당 레지스터에 저장된 5비트 데이타를 출력하는 제1 레지스터 테이블; 상기 10비트 심볼중 4비트의 심볼을 디코딩하여 복수개의 레지스터중,그에 상응되는 3비트의 데이타가 저장된 레지스터를 인에이블하기 위한 신호를 발생하는 4×16디코더; 및 상기 10비트의 심볼 중 4비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며, 상기 4×16 디코더로부터 입력된 인에이블신호에 따라 해당 레지스터에 저장된 3비트 데이 타를 출력하는 제2 레지스터 테이블로 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다. 제1도는 본 발명에 따른 디지탈 통신용 선로 디코더(즉, 8B10B 디코더)를 적용하는데 적합한 디지탈 통신시스템의 개략적인 수신 블럭도로서, 클럭재생기(11), 직/병 렬 변환기(12), 8B10B디코더(13), 디스크램블러(descrambler: 14), 수신 인터페이스부(15)가 도시되어 있다. 제1도를 참조하면, 도시되지 않은 전송매체로부터 직렬 비 트 스트림을 수신하여 클럭 재생기(11)에서 클럭을 추출한 후 이 클럭에 따라 직/병렬 변환기(12)에서 비트 스트림을 10비트의 심볼단위로 변환하여 출력한다. 여기서, 전송매체로부터 수신된 비트 스트림은 송신과정에서 8B10B방식으로 부호화된 심볼들이고,이 심볼들을 입력받은 클럭 재생기(11)는 천이 검출기와 PLL을 이용하여 클럭을 재생한다. 직/병렬 변환기(12)는 수신된 직렬 비트 스트림을 10비트의 심볼단위로 묶어 출력하고, 8B10B 디코더 (13)는 10비트 심볼을 6비트 심볼과 4비트 심볼로 나누어 각각 디코딩하여 8비트의 데이타로 변환한다. 이때 8B10B 디코더(13)는 유효하지 않은 심볼(invalid symbol)이 수신되면 전송중에 에러가 발생된 것으로 간주하여 이를 검출한다.

디스크램블러 (14)는 송신과정 중에서 스크램블링(scrambling)된 데이타를 다시 원래의 데이타로 변환하고, 디스크램블링된 데이타는 수신인터페이스(15)를 통해 상위 시스템(HOST)으로 전달된다. 여기서 스크램블링(scrambling)이란 연속되는 입력데이타에 의해 타이밍 정보가 유실되는 것을 방지하고, 또 주기를 갖는 데이타 패턴이 되풀이됨으로써 생기는 단일 주파수 성분을 억압하여 전송로구간에서의 혼변조를 방지하기 위해 입력 데이타를 소정의 다항식에 의해 랜덤 부호 계열로 변환하는 것으로, 송신과정에서 스크램블링된 데이타는 수신과정에서 디스크램블링(descrambling )되어야 한다. 제2도는 본 발명에 따른 8B10B 디코더를 도시한 블럭도로서, 이 8B10B 디코더(13)는 6×64 디코더(21)와, 32개의 5비트 레지스터를 갖는 제 1 레지스터 테이블(22), 4×16 디코더(23), 8개의 3비트 레지스터를 갖는 제2 레지스터 테이블(24), 및 에러 검출부(25)로 구성되어 있다. 먼저, 송신과정에서 8B10B 엔코더 (도시되지 않음)에 의해 8비트의 데이타가 5비트와 3비트로 분리된 후 5비트 데이타는 6비트 심볼로 부호화(5B6B)되고 3비트 데이타는 4비트 심볼로 부호화(3B4B)되어 전체적으로 10비트의 심볼로 변환되어 송신되므로, 8B10B 디코더(13)는 엔코더와 반대로 다음 표 1과 같이 5비트 심볼을 4비트 데이타로 디코딩하고, 다음 표와 같이 4비트의 심 볼을 3비트의 데이타로 변환해야 한다.

상기 표1 및 표2에 있어서, 8비트의 데이타를 5비트와 3비트로 나누어 서 부호화할 경우에 5비트의 데이타를 임의의 중복되지 않은 심볼로 표현하기 위해서는 32개의 심볼 패턴이 필요한데, 6비트의 심볼은 64개의 심볼 패턴이 있으므로 이중 32개는 5비트 데이타를 표현하는 데 사용하고,나머지 32개의 심볼 패턴은 데이타 링크제어를 위한 명령 (command)이나 에러 검출 등에 사용될 수 있다. 또한, 3비트의 데이타를 임의의 중복되지 않은 심볼로 표현하기 위해서는 8개의 심볼이 필요한데, 4비트의 심볼은 16개의 심볼 패턴이 있으므로 이중 8개는 3비트 데이타를 표현하는데 사용하고, 나머지 8개의 심볼 패턴은 데이타 링크제어를 위한 명령(command)이나 에러 검출 등에 사용될 수 있다. 본 발명의 실시예에서는 데이타전송에 사용되지 않은 32+8=40개의 심볼 패턴은 모두 무효심볼 패턴(invalid symbol Pattern)로 하여 에러검출에 사용한다. 즉, 8B10B 엔코더에서 5비트 데이타를 위해 32개의 심볼 패턴만을 전송할 경 우에 나머지 32개의 심볼 패턴은 정상적인 전송과정 중에서는 절대로 발생될 수 없고, 3비트 데이타를 위해 8개의 심볼 패턴만을 전송할 경우에 나머지 8개의 심볼 패턴은 정상적인 전송과 정중에서는 절대로 발생될 수 없으므로, 수신측에서 무효심볼이 검출될 경우에는 전송과정중에 에러가 발생된 것으로 간주한다.

이어서 제2도에 도시된 8B10B 디코더의 동작을 좀더 살펴보면, 직/병렬 변환기 (제1도의 12)에 의해 직렬 비트스트림은 10비트의 심볼단위로 정렬되어 8B10B 디코더(13)로 입력된다. 이때 입력된 10비트의 심볼은 부호화 과정에서 동일 클럭에 입력된 8비트의 데이타가 5B6B 및 3B4B 방식으로 부호화된 후 직렬 방식으로 전송되어 온 것으로서, 5B6B방식으로 부호화된 6비트의 심볼과 3B4B방식으로 부호화된 4비트 의 심볼로 분리되어 각각 처리된다.

즉, 10비트의 심볼 입력중 6비트의 심볼은 6×64디코더(21)와 제1 레지스터 테이블(22)에 의해 디코딩되고, 4비트의 심볼은 4×16디코더(23)와 제2 레지스터 테이블(24)에 의해 각각 디코딩되며, 6×64 디코더 및 4×16 디코더(21,23)로 무효 패턴의 심볼이 입력되면 에러검출부(25)가 에러검출신호를 발생하게 된다.

따라서 6비트의 심볼 패턴이 6×64 디코더(21)로 입력되면, 6×64 디코더(21)는 6비트의 심볼을 디코딩하여 64개의 출력중 하나의 출력을 구동(활성화)시킨다. 이때 상기 표 1에서와 같이 5비트의 데이타를 위해 사용되는 32개의 심볼 패턴 중 어느 하나가 수신되면 제 1레지스터 테이블(22)의 해당 레지스터(즉, 입력심볼에 따른 데이타를 저장하고 있는 레지스터)를 인에이블시키기 위한 인에이블신호를 발생하고, 무효심볼 패턴이 수신될 경우에는 에러검출부(25)를 구동시키기 위한 신호를 출력하게 된다.

예컨데, 수신된 6비트 심볼 패턴이 10010이라면, 상기 표 1에서와 같이 유효 심볼로서 10의 데이타에 해당되는 심볼 패턴이므로, 제1 레지스터 테이블에 있는 레지스터들중 10의 데이타를 저장하고 있는 레지스터를 인에이블시킨다.

이와 같이, 제1 레지스터 테이블(22)은 6비트의 심볼에 상응하는 5비트의 데이 타를 저장하고 있는 32개의 레지스터들로 이루어지며 , 이 레지스터들은 6×64 디코더(21)의 해당 심볼 출력에 각각 연결되어 해당 심볼 패턴이 입력되면 인에이블되도록 되어 있다. 그리고 제1 레지스터 테이블(22)의 임의의 레지스터가 디코더(21)의 인에이 블신호에 의해 인에이블(enable)되면 해당 레지스터는 저장하고 있는 5비트 데이타를 병렬로 출력하게 된다. 한편, 수신된 5비트 심볼 패턴이 111100이라면, 상기 표 1에서와 같이 무효심볼 패턴이므로, 에러 검출부(23)를 구동시켜 에러 검출신호를 상위시스템으로 출력하게 한다. 따라서 상위 시스템은 에러검출신호가 활성화(activated)되 면 전송중에 에러가 발생되었음을 인지하여 적절한 조치(예컨대, 재전송을 요구함)를 취하게 할 수 있다. 다른 한편, 4비트의 심볼 패턴이 4×16 디코더(23)로 입력되면, 4×16 디코더 (21)는 4비트의 심볼을 디코딩하여 16개의 출력중 하나의 출력을 구동(활성화)시킨다. 이때 상기 표 2에서와 같이 3비트의 데이타를 위해 사용되는 8개의 심볼 패턴중 어느 하나가 수신되면 제2 레지스터 테이블(24)의 해당 레지스터(즉, 입력 심볼에 따른 데이타를 저장하고 있는 레지스터)를 인에이블시키기 위한 인에이블신호를 발생하고, 무효 심볼 패턴이 수신될 경우에는 에러검출부(25)를 구동시키기 위한 신호를 출력하게 된다.

예컨대, 수신된 3비트 심볼 패턴이 101이라면, 상기 표 2에서와 같이 유효 심볼로서 10의 데이타에 해당되는 심볼 패턴이므로, 제2레지스터 테이블에 있는 레지스터들중 10의 데이타를 저장하고 있는 레지스터를 인이에블시킨다.

이와 같이, 제2 레지스터 ㅔ이블924)은 4비트의 심볼에 상응하는 3비트의 데이타를 저장하고 있는 8개의 레지스터들로 이루어지며, 이 레지스터들은 4×16 디코더(23)의 해당 심볼출력에 각각 연결되어 해당 심볼패턴이 입력되면 인에이블되도록 되어 있다. 그리고 제2 레지스터 테이블(24)의 임의의 레지스터가 디코더의 인에이블신호에 의해 인에이블(enable)되면 해당 레지스터는 저장하고 있는 3비트 데이타를 병렬로 출력하게 된다.

또한, 수신된 4비트 심볼 패턴이 1111이라면, 상기 표 2에서와 같이 무효심볼 패턴이므로, 에러검출부(25)를 구동시켜 에러검출시호를 상위 시스템으로 출력하게 한다. 따라서 상위 시스템은 에러 검출신호가 활성화(activated)되면 전송중에 에러가 발생되었음을 인지하여 적절한 조치(예컨데, 재전송을 요구함)를 취하게 할 수 있다.

이상에서 살펴본 바와 같이, 8B10B방식으로 부호화된 비트 스트림을 복호하기 위한 8B10B 디코더를 본 발명에 따라 간단한 회로로 구현할 수 있으며, 특히 주문형 집적회로(ASIC)로 구현이 용이한 효과가 있다.

Claims (1)

1. 8B10B방식으로 부호화된 비트 스트림을 10비트의 심볼단위로 입력받아 8비트의 데이타로 복호화하는 선로 디코더에 있어서, 상기 10비트 심볼중 6비트의 심볼을 디코딩하여 복수개의 레지스터중, 그에 상응되는 5비트의 데이타가 저장된 레지스터를 인에이블 하기 위한 신호를 발생하는 6×64 디코더(21); 상기 10비트의 심볼중 6비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며,상기 6×64디코더로부터 입력된 인에이블신호에 따라 해당 레지스터에 저장된 5비트 데이타를 출력하는 제1 레지스터 테이블(22); 상기 10비트 심볼증 4비트의 심볼을 디코딩하여 복수개의 레지스터중, 그에 상응되는 3비트의 데이타가 저장된 레지스터를 인에이블하기 위한 신호를 발생하는 4×16 디코더(23); 상기 10비트의 심볼중 4비트의 심볼에 각각 대응되는 소정의 데이타를 저장하고 있으며, 상기 4×16디코더로부터 입력된 인에이블신호에 따라 해당 레지스터에 저장된 3비트 데이타를 출력하는 제2 레지스터 테이블(24); 및 상기 6×64디코더(21)가 무효심볼 패턴을 디코딩하여 구동하는 신호를 입력받거나 상기 4×16디코더(23)가 무효심볼 패턴을 디코딩하여 구동하는 신호를 입력받아 전송중에 에러가 발생되었음을 알려주기 위한 에러검출신호를 발생하는 에러검출부(25)가 구비된 디지탈 통신용 선로 디코더.