MXPA01013103A - Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa. - Google Patents
Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa.Info
- Publication number
- MXPA01013103A MXPA01013103A MXPA01013103A MXPA01013103A MXPA01013103A MX PA01013103 A MXPA01013103 A MX PA01013103A MX PA01013103 A MXPA01013103 A MX PA01013103A MX PA01013103 A MXPA01013103 A MX PA01013103A MX PA01013103 A MXPA01013103 A MX PA01013103A
- Authority
- MX
- Mexico
- Prior art keywords
- bit
- words
- source
- channel
- signal
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 89
- 238000001514 detection method Methods 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 230000008859 change Effects 0.000 description 13
- 230000006870 function Effects 0.000 description 6
- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 208000035999 Recurrence Diseases 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Abstract
Un aparato es publicado para la codificacion de una corriente de bits de datos de una senal de fuente binaria (s) en una corriente de bits de datos de una senal de canal binario (C1), en donde la corriente de bit de la fuente de senal es dividida en una fuente de bit-n de palabras (X1, x2), cuyo aparato incluye la conversion de medios (LC) adaptada para convertir dicha fuente de palabras en el canal correspondiente de palabras de bit-m (y1, y2, y3). Cada fuente de palabras de bit-n, junto con otra fuente de palabra de bit-n, forma un par de fuentes de palabra. Los valores de la fuente de palabras de bit -n difieren solo en el valor del bit en la posicion qth del bit, q siendo una constante. Los pares de fuentes de palabras son divididos en una primera parte de pares y en una parte restante de pares. Los medios de conversion (LC) son adaptados posteriormente para convertir la fuente de palabras de bit-n pertenecientes a la primer parte de pares en el canal correspondiente de palabras de bit-m, en una manera que la conversion para cada una de dichas fuentes de palabras de bit-n es igualmente mantenida, y para convertir la fuente de palabras de bit-n que pertenecen al parte restante de pares al canal correspondiente de palabras de bit-m, de manera que la conversion para cada fuente de palabras de bit-n igualmente invertido (Tabla I) (FIGURA 1). Mas adelante, un aparto decodificador es publicado para decodificar la senal del canal obtenida mediante el aparato codificador.
Description
APARATO PARA ÍA CODICFICACION / DECODOFICACION DE LINA FUENTE
DE PALABRAS DE BIT-N A UN CANAL CORRESPODIENENTE DE BIT-M DE PALABRAS Y VICEVERSA.
La invención trata acerca de un aparato y de un método para codificar una corriente de bits de datos de una señal de fuente binaria en una corriente de bits de datos de una señal de canal binario, en donde la corriente de bit de la señal de la fuente es dividida en una fuente de palabras de bit-n, cuyo aparato incluye medios de conversión adaptados para convertir dicha fuente de palabras en el canal correspondiente de palabras de bit-m. La invención también trata acerca de un portador de grabación y un aparato para decodificar una corriente de bits de datos de una señal de canal binario obtenida por medio del aparato codificador, asi como también obtener una corriente de bits de datos de una señal de fuente binaria.
Un aparato codificador mencionado posteriormente es conocido del libro "Técnicas de codificación para grabadoras digitales" por K.A. Schouhamer Immink, capitulo 5.6.7 pp. 127 a 131, Prentice Hall (1991) . El libro trata acerca de un codificador para generar una secuencia (d, k) la cual satisface los parámetros: tasa 2/3, (1,7), cuyo codificador también es propuesto por Cohn et al en USP 4,337,458. El esquema de codificación ya conocido sufre de la presencia de un nivel DC el cual puede volverse excesivamente grande y de este modo introduce distorsión en los sistemas de comunicación que no pueden manejar un componente DC, asi como la distorsión en cualquier grabación de datos en aparatos magnéticos.
La invención tiene como su objetivo el proporcionar un aparato para codificar palabras de fuente de bit-n a palabras de canal correspondiente de bit-m en una manera en que el aparato no genere un componente DC en el canal de señal por si mismo, en donde además da la posibilidad, mediante medidas adicionales a tomar, también proporciona una posibilidad de realizar una señal de canal en la forma de una secuencia (d, k) .
El aparato, de acuerdo con la invención, se caracteriza en que cada valor de la fuente de palabras de bit-n junto con otro valor de la fuente de palabras de bit-n forman un par de palabras de fuente , los valores de la fuente de palabras de dicho par de palabras de fuente de bit-n difieren en el valor ds bit de los bits qth en la fuente de palabras de bit-n, siendo q una constante, los pares de la fuente de palabras de bit-n siendo subdivididos, en una primera parte y en una parte restante, y los medios de conversión son adaptados para convertir las palabras de fuente de bit-n en' palabras de canal de bit- , de manera que la conversión de las dos fuentes de palabras que forman un par de palabras de fuente de la primera parte de pares de palabras de fuente de bit-n se preservan de igual manera y la conversión de las dos fuentes formando un par de las fuentes de palabras restantes de la parte de las palabras de fuente de bit-n son igualmente invertidas.
"Paridad preservada", significa que la paridad de las palabras de fuente de bit-n a ser convertidas, es lo mismo que la paridad (de agregación después del módulo 2) de las palabras correspondientes de canal de bit-m en las que son convertidas. "Paridad invertida", significa que la paridad de las palabras de la fuente de bit-n a ser convertidas es lo inverso de la paridad (de agregación después del módulo 2) de las palabras correspondientes de canal de bit-m en lo que son convertidas. Como resultado, una relación única entre la paridad de las dos fuentes de palabras de un par y la paridad de las palabras de canal correspondiente pueden obtenerse, haciendo capaz un eficiente control DC para la señal binaria de canal después de una pre-codificación T. « El aparato codificador de acuerdo con la invención puede ser usado en combinación con una unidad adicionadora de bit en la cual un bit es adicionado al código de palabras de una cierta longitud. La señal obtenida puede ser adaptada al aparato codificador de la presente invención. La señal de canal del aparato codificador es adaptada a un precodificador 1T. El propósito de la unidad adicionadora de bit es agregar un bit "0" o un bit "1" bloques de datos en la señal de entrada del convertidor para asi obtener una señal de salida del predecodificador el cual está libre de DC o que incluye una señal piloto da localización teniendo una cierta frecuencia. La señal de salida del predecodificador es grabada en un portador de grabación. La adición del bit uno al palabras código de cierta longitud es tal que este bit estará en la posición del bit qth de la fuente de palabras de bit-n para ser suministrada al convertidor. De este modo dos diferentes fuentes de palabras de bit-n podrán ser obtenidas. La fuente de palabras le bit-n asi obtenida solo difiere en el valor del bit en la posición del bit qth. Estas dos fuentes de palabras de bit-n forman el par de fuente de palabras de bit-n. En el caso de que la conversión de dicho par de fuentes de palabras sea de paridad preservada, la adicción de un bit "0" a la señal de entrada del convertidor resulta en la polaridad permaneciendo la misma en la señal de salida del precodificador TI y la adicción de un bit "1" resulta en una polaridad invertida en la señal de salida del precodificador TI. En el caso de que la conversión de dicho par de fuentes de palabras sea de paridad invertida, la adicción de un bit "0" en la señal de entrada del convertidor resulta en una inversión de polaridad en la señal de salida del precodi'ficador TI y la adición de un bit "1" resulta en la polaridad de las señales de salida del precodificador TI permaneciendo igual. El convertidor por lo tanto influencia la señal de salida del precodificador TI de tal manera que el valor corriente de la suma digital de la señal de salida del precodificador TI puede ser controlada para tener un patrón deseado como una función de tiempo. Preferiblemente, el aparato de acuerdo con la invención se caracteriza en que los medios de conversión son adaptados para convertir un bloque de fuente de palabras de bit-n consecutivas de p en un bloque correspondiente de un canal de palabras de bit-m consecutivas p, en donde n, m y p son enteros, m>n=2, p=l , en donde p puede variar. Preferiblemente, m es igual n+l, y n es igual a 2. cuando n es 2, el aparato de acuerdo con la invención, en conjunto con las medidas adicionales a ser tomadas, como será aparente después, pueden ser utilizadas señales de canal ng en la forma de una secuencia (d, k), en donde d=l . Valores más altos para n no permiten la generación de una secuencia (l,k). Además, n=2, que significa que unas palabras de fuente de bit-2 son convertidas a palabras de canal de bit-3, resultan en un 50% de incremento en las palabras de fuente de bits en la señal de canal generada por el aparato. Varias conversiones de palabras de fuente de bit-2 en palabras de Canal de bit-3 son posibles en aquellos pares de las palabras de fuente de bit-n son de una paridad preservada o de paridad invertida. Una de dichas conversiones es el sujeto de la cláusula 5. Debe, sin embargo, ser notado que
5 varias permutaciones de los códigos de canal en la Tabla son posibles, especialmente 8 en total. El aparato de acuerdo con la invención en donde los medios de conversión son adaptados para convertir palabras de fuente de bit-2 en palabras de canal de bit-3
10 correspondientes, para obtener una señal de canal en forma de una secuencia (d, k) , en donde d=l, el aparato además comprende medios para detectar la posición en la corriente de bit de la señal de fuente, en donde la codificación de palabras de fuente de bit-2 en palabras de un soio canal correspondiente,
15 llevarán a una violación de la coacción-d en los limites del canal de palabras y para suministrar una señal de control en respuesta a dicha detección, después pude ser caracterizada en que, en la ausencia de una señal de control, los medios de conversión son adaptados para convertir una sola palabra de
20 fuente de bit-2 en palabras de canal de bit-3 correspondientes . Más específicamente, el aparato se caracteriza en que, en la presencia de dicha señal de control, los medios de conversión son además adaptados tara convertir un bloque de
25 dichas dos palabras de fuente subsecuentes en un bloque de dos
"*v palabras de canal de bit-3 subsecuentes correspondientes. La medida para convertir una (digamos: la segunda) de las dos palabras de fuente subsecuentes en una palabra de bit-3 no idéntica para las palabras de cuatro canales CWi a CW4, ofrece la posibilidad de detectar en el lado receptor que existe una situación en cuya codificación de una sola palabra de fuente en palabras de un solo canal correspondiente llevarán a una violación de la coacción d=l . El codificador codifica ahora un bloque de dos palabras de fuente de bit-2 en un bloque de dos palabra de canal de bit-3. cada valor del bloque de dos palabras de fuente de bit-2 juntas con otro valor de bloque forman, un par de dos palabras de fuente de bit-2, en donde los valores de dicho par de dos palabras de fuente de bit-2 difieren en el valor de bit del bit qth en una de las dos palabras de fuente de bit-2. De esta manera, el convertidor influencia la salida del precodificador TI de tal manera que el valor digital corriente de la señal de salida del precodificador puede ser controlada para tener un patrón deseado como una función de tiempo, mientras la coacción d=l es también satisfecha. Para codificar bloques de dos palabras de fuente de bit-2, el aparato de acuerdo con la invención se puede caracterizar en que los medios de conversión son adaptados para convertir los bloques de dos palabras de fuente de bit-2 consecutivas en dos palabras de canal de bit-3 consecutivas de acuerdo con xa codificación dada en la siguiente Tabla:
Bloque de 2 palabras de fuente Bloque de 2 palabras de canal
00 00 100 010 00 01 101 010 11 00 000 010 11 01 001 010
El aparato de acuerdo con. la invención, para generar una secuencia (d, k) , en donde k tiene un valor mayor que 5, el aparato posteriormente tiene medios para detectar la posición en la corriente de bit de la señal de fuente en donde la codificaciór de dos palabras de fuente de bit-2 por separado en dos palabras de canal de bit-3 por separado llevará a una violación de la coacción-k y para suministrar una segunda señal de control en respuesta a dicha detección, puede ser además caracterizada en que, en presencia de la segunda señal de control, que ocurre durante la conversión de las tres palabras de fuente de bit-2 consecutivas, los medios de conversión son adaptados para convertir un bloque de dichas tres palabras de fuente de bit-2 consecutivas en un bloque de tres palabras de canal de bit-3 consecutivas, los medios de conversión son además adaptados para convertir dos
•de las tres palabras de fuente en el bloque en tres palabras. de canal de bit-3 correspondientes, no idénticas a las palabras de cuatro canales CW: a CW4 para preservar la coacción-k.
Esta* medida habilita la codificación de un bloque de tres palabras de fuente de bit-2 en un bloque de tres palabras de canal de bit-3 para satisfacer la coacción-k, y de tal manera que la codificación permanece igual para permitir que la suma del valor digital corriente del precodificador TI sea controlada para tener un patrón deseado como la función de tiempo. La medida para convertir dos (digamos: la segunda y la tercera) de las tres palabras de fuente subsecuentes en palabras de bit-3 no idénticas a las palabras de cuatro canales CW a CW , ofrece la posibilidad de detectar en el extremo del receptor que una situación existe en cuya codificación de unas palabras de fuente de bit-2 por separado en palabras de canal de bit-3 correspondiente llevarán a una violación de la coacción-k. Sobre la detección, el decodificador es capaz de decodificar el bloque de tres palabras de canal de bit-3 en bloques de tres palabras de fuente de bit-2 correspondientes, un modo inverso a aquel durante la codificación.
Para codificar bloques de tres palabras de fuente de bit-2, el aparato de acuerdo a la invención puede estar caracterizado en que los medios de conversión son adaptados para convertir bloques consecutivos de tres palabras de fuente en bloques consecutivos de tres palabras de canal de bit-3 de acuerdo con la codificación mostrada en la siguiente
Tabla:
Un aparato para decodificar una corriente de datos de bits de una señal de canal binaria, en donde la corriente de bit de la señal del canal es dividida en palabras de canal de bit-m, cuyo aparato comprende medios de desconversión adaptados para desconvertir palabras de canal de bit-m en palabras de fuente de bit-n correspondientes, es caracterizado en que cada valor de las palabras de fuente e bit-n juntas con otro valor de las palabras de fuente de bit- n forman un par de palabras de fuente, los valores de las palabras de fuente de dicho par de palabras de fuente de bit- n difieren en el valor de bit de bits de qth en las palabras de bit-n, q siendo una constante, los pares de palabras de fuente de bit-n siendo subdivididas en un primer par y la parte restante, y los medios de desconversión son adaptados para desconvertir palabras de canal de bit-m en palabras de. fuente de bit-n, de tal manera que la desconversión de las palabras de canal de bit-m en palabras de fuente que forman un par de las palabras de. fuente de la primera parte de los pares de las *palabras de fuente de bit-n es de paridad preservada y la desconversión de las palabras de fuente de bit-m en las palabras de fuente que forman un par de palabras de fuente de la parte restante de los pares de palabras de fuente de bit-n es de paridad invertida. Debe ser notado que la US 4,547,890 revela un convertidor para convertir palabras de fuente de bit-n en palabras de canal de bit-m, cuya señal de canal está libre de DC. El convertidor, sin embargo, no convierte en todas las situaciones palabras de fuente de bit-n en palabras de canal de bit-m, de tal manera que la conversión de las dos palabras de fuente que forman el par de palabras de fuente de la primera parte de los pares de palabras de fuente de bit-n es de paridad preservada y la conversión de las dos palabras de fuente que forman un par de palabras de fuente de la parte restante de los pares de palabras de fuente de bit-n es de paridad invertida. Además, un algoritmo es necesario para seleccionar una palabra de canal de bit-m para producir una salida libre de DC. Modalidades de la invención serán ahora descritas ¡aás detalle, de manera de ejemplo, con referen ia r ' ,s dibujas, en los cuales La Figura 1 muestra una primera modalidad del aparato, * La Figura 2 muestra una segunda modalidad del aparato, La Figura 2b una tercera modalidad del aparato, y La Figura 3 muestra una cuarta modalidad del aparato, La Figura 4 muestra la aplicación del aparato en una disposición para insertar un bit en posiciones equidistantes en una señal de fuente en serie, y La Fxgura 5 muestra una modalidad del dispositivo de decodificación.
La Figura 1 muestra un aparato que tiene una terminal de entrada 1, para recibir una corriente de bits de datos de una señal de fuente binaria S. La terminal 1 es acoplada a una entrada de un indicador de cambios 2 que tiene dos celdas X: y X„ para poder recibir dos fuentes de bits consecutivas de la señal de fuente S. El indicador de cambios 2 funciona como un convertidor en serie-paralelo para asi obtener palabras de fuente de bit-2 SW. Las salidas de las dos celdas son acopladas a dos entradas ii, i2 de un circuito lógico LC, para suministrar los valores lógicos (Xi y X. ) de las fuentes de bit presentes en las celdas al circuito lógico LC. El aparato además incluye un segundo indicador de cambios 4 qué tiene tres celdas Yi, Y2 y Y3. Las salidas O?,
Qz 03 del circuito lógico LC son acoplados a entradas de las tres celdas Yi, Y2 y Y3, respectivamente, del indicador de cambios 4, para suministrar los valores lógicos (Yi, Y2 y Y3) de las palabras de canal. Una salida 6 del indicador de cambios 4 es acoplado a una terminal de salida 8. El indicador de cambios 4 funciona como un convertidor en serie-paralelo para convertir las palabras de canal de bit-3 CW suministradas por el circuito lógico en una corriente en serie de datos de bit de una señal de canal binario C. El circuito lógico LC es adaptado para convertir consecutivamente palabras de fuente de bit-2 SW en palabras de canal de bit-3. Cada una de las palabras de fuente de bit-2 SW junto con cualquier otra de las palabras de fuente de bit-2 forma un par de palabras de fuente. Las dos palabras de fuente de bit-2 han sido escogidas de tal manera que sus valores difieren solamente en el valor de bit en- la posición de bit qth. Asi, en el caso de que la posición de bit q' , es la última posición de bit, los valores 00 y 01 forman un primer par y los valores 10 y 11 forman el par restante. La conversión de las palabras de fuente ha sido escogida de tal manera que la conversión para el primer par de palabras de fuente de bit-2 es de paridad preservada y la conversión del par restante es e paridad invertida. Paridad invertida significa que el numero de 'unos' en la palabra de fuente que vá a ser convertida es el inverso del numero de
'unos' en la palabra de canal, si es necesario, después que ha sido realizada la adición del módulo-2 en los 'unos' en la palabra de canal. En otras palabras: si el numero de 'unos' en la palabra de fuente es impar, el numero de 'unos' en la palabra de canal será par, y viceversa, si el numero de 'unos' de la palabra de fuente es par, el numero de 'unos' en la palabra de canal será impar. Como un ejemplo, los medios de conversión LC son adaptados para convertir las palabras de fuente de bit-2 SW en palabras de canal CW de acuerdo con la siguiente Tabla: TABLA I
Palabra de fuente (Xi, ?2 y X3) Palabra de canal (Yi, Y2 y Y3) SW; 00 CWi 101 S . 01 CW2 100 SW. 10 CW3 000 SW4 11 CW4 001
Los pares de palabras de fuente de bit-2 son formados por las palabras de fuente que difieren en la segunda posición de bit (X2) . Debe ser notado aqui, que el primer bit en la palabra -de fuente es aplicado primero al indicador de cambios 2 y que. el primer bit en la palabra de canal es suministrada primero de la salida 6 del indicador de cambio 4. La corriente de bit de las palabras de cambio es en NOTACIÓN NRZ? (no-regreso al cero-inverso) , que significa que a un 'uno' resulta en la traducción en la escritura actual para grabar la señal de canal en el portador de grabación magnético. El aparato de la Figura 1 puede ser usado para generar una señal de canal C en la forma de una secuencia (d, k) satisfaciendo la coacción d=l . esto significa que por lo menos un 'cero' está presente entre los dos 'unos' subsecuentes en la corriente de datos en serie de la señal de canal. Es decir, una concatenación de dos o más 'unos' en la señal de canal es prohibida. Puede ocurrir que la conversión no modificada, como por medio del aparato de la Figura 1, de combinaciones de dos palabras de fuente de bit-2 subsecuentes violarían la coacción d-l. Estas combinaciones son combinaciones; '00 00' , las cuales por conversiones no modificadas llevarán las dos palabras de canal de bit-3 '101 101'; '00 01', las cuales por conversiones no modificadas llevarán a dos palabras de canal de bit-3 '101 100'; '11 00', las cuales por conversiones no modificadas llevarán a las dos palabras de canal de bit-3 '000 101' y '11 01', quienes por conversiones no modificadas llevarán a las dos palabras de canal de bit-3 '001 100' . La ocurrencia de dichas combinaciones debe ser detectada para habilitar una codificación modificada de bloques de dos palabras de fuente de bit-2 en bloques de dos palabras de canal de bit-3. La Figura 2a muestra una modalidad modificada de un aparato de la Figura 1 el cual, además de la codificación 'normal' de las palabras de fuente de bit-2 en palabras de canal de bit-3, es capaz de detectar las combinaciones identificadas anteriormente, y es capaz de realizar una codificación modificada, de tal manera que la coacción d=l en la señal de canal permanezca satisfecha. El aparato de la Figura 2a incluye un indicador de cambios que tiene cuatro celdas Xi a X4 para recibir cuatro bits consecutivos (Xi, X2, X3, X4) de la corriente de bit en serie de la señal de fuente S. Las salidas de las cuatro celdas son acopladas a las entradas correspondientes ii a i respectivamente del c.rcuito lógico LC' . El aparato además contiene un detector de unidad DI. El detector de unidad DI es adaptado para detectar la posición en la corriente de bit en serie de la señal de fuente en donde la codificación no modificada de una sola palabra de fuente en la corriente de bit en una sola correspondiente palabra de canal llevará a una violación de la coacción d=l en la señal de canal C, y es adaptado para suministrar una señal de control en su salida 10 en respuesta a dicha detección. La salida 10 del detector de unidad DI es acoplado a una entrada de señal de control 12 del circuito lógico LC . El circuito lógico LC tiene seis salidas oí a o6, que están acopladas a las entradas de las celdas Yi a Ye, respectivamente, del segundo indicador de cambios 4' . En la ausencia de una señal de control en la entrada de señal de control 12, el circuito lógico LC convierte la primera palabra de bit-2 'Xi X2' en las tres palabras de canal de bit 'Yi Y2 Y3' de conformidad con la Tabla I mostrada anteriormente. En cuanto el detector de circuito DI detecta una combinación de dos palabras de fuente de bit-2 (Xi, X2, Xj, X4) que es igual a una de las combinaciones dadas anteriormente, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada como se muestra en la siguiente Tabla: TABLA II
Como puede ser observado de la Tabla, la conversión no modificada de una sola de las dos palabras de fuente de bit-2 lleva a una violación de la coacción d=l, ya que dos
'unos' ocurren en el limite entre las dos palabras de canal obtenidas. El circuito lógico LC' es ahora adaptado para convertir, de un modo de codificación modificado, los bloques de dos palabras de fuente de bit-2 dados en la columna de la izquierda de 'la Tabla anterior en bloques de dos palabras de canal de bit-3 como es mostrado en la columna en la anterior Tabla II. Como puede ser observado, ya no ocurre ninguna violación de la coacción' d=l . Más aún, la codificación
5 modificada es nuevamente de paridad preservada o paridad invertida pero ahora en pares de dos palabras de fuente de bit-2. esto es muy útil para ser capaces de obtener una señal de salida del precodificador libre de DC añadiendo un bit a la señal de entrada para obtener la corriente de bit de
10 la señal de fuente que será suministrada al aparado codificador. Esto significa en la presente situación que, si el numero de 'unos' en los bloques de dos palabras de fuente de bit-2 que forman un par es par (impar) , el numero de 'unos' en el bloque de dos palabras de canal de bit-3
15 obtenido es par (impar) , o se obtiene la situación invertida, dependiendo en si la conversión de un par de bloque de palabras de fuente de bit-2 es de paridad preservada o de paridad invertida. Además, una de las dos palabras de fuente de bit-2, que es la segunda en la Tabla anterior, es
20 codificada en una palabra de canal de bit-3 que es desigual a una de las cuatro palabras de canal de la Tabla I. La razón para esto es que, en el extremo del receptor, una detección de esta palabra de canal de bit-3 que no pertenece al juego
- de cuatro palabras de canal de bit-3 de la Tabla I es
25 posible, para que una decodificación correspondiente, que es
• V lo inverso dé fa codificación como es definido con referencia a la Tabla II, puede ser realizado. El bloque de dos palabras de canal de bit-3 obtenidas por medio de la codificación en conformidad con la Tabla II, es suministrado por el circuito lógico LC a sus salidas Oí a o6, cuyas palabras de canal son suministradas a las seis celdas Yx a Ye del indicador de cambios 4' . De la descripción de la presente modalidad será evidente que las situaciones eh donde la codificación modificada es necesaria son detectadas por medio de un detector DI usando una palabra de fuente. Una diferente construcción del aparato para llevar a cabo la codificación modificada descrita con referencia a la Tabla II es mostrada en la Figura 2b. En este caso, la detección de las situaciones en donde una codificación modificada es llevada a cabo es decidida usando las palabras de canal convertidas. El aparato de la Figura 2b incluye un detector DI' que tiene 6 entradas para recibir dos palabras de canal de bit-3 subsecuentes obtenidas por medio de una codificación no modificada. El detector DI detecta si las dos palabras e canal de bit-3 subsecuentes obtenidas usando la codificación no modificada son iguales a una de las cuatro secuencias de bit-6 dadas en la columna de en medio bajo 'codificación no modificada' de la Tabla II. De ser asi, el detector DI emite una señal de interrupción a su salida 10 y una señal direccionada AD a su salida 10' . La señal de interrupción " es aplicada a una entrada de señal de interrupción 45 del indicador de cambios 4''. La señal direcciopada AD es aplicada a una entrada de señal direccionada 45 de un ROM 47. El detector DI genera una de cuatro posibles señales direccionadas AD1 a AD4, en respuesta a la detección de una de las cuatro secuencias de bit-6 correspondientes en la columna de en medio de la Tabla II. Como un ejemplo, la señal direccionada AD1 es generada cuando el detector DI' detecta la secuencia '101 101' y genera la señal dirigida AD4 sobre la detección de la secuencia de bit-6 '001 100' . El ROM 47 almacena las secuencias de bit-6 mostradas en la columna de la derecha de la Tabla II. Sobre la recepción de la señal direccionada AD1, el ROM suministra la secuencia de bit-6 '100 010' en sus salidas Oí a o&, y bajo la recepción de la señal direccionada AD2, el ROM suministra la secuencia de bit--3 '101 010' en sus salidas. Sobre la recepción de la señal direccionada AD3, el ROM suministra la secuencia de bit-6 '000 010' en sus salidas, y sobre la recepción de la señ.i direccionada AD4, el ROM suministra la secuencia de bit-6 '001 010' en sus salidas. Cada sitio de memoria del indicador de cambios 4" ahora tiene dos entradas, una de ellas siendo acoplada a una salida correspondiente del circuito lógico LC", la otra siendo acoplada a una salida correspondiente del ROM 47. En la situación normal, cuando la coacción d=l no es -«-violada, se lleva a cabo la conversión no modificada, y la señal de interrupción está ausente, para que el indicador de cambios acepte los bits suministrados por el circuito lógico LC mediante las entradas superiores del indicador de cambios 4". Si se viola la coacción d=l, la señal de interrupción aplicada a la entrada de señal de interrupción 45 resulta en que el indicador de cambios acepta la secuencia de bit-6, que es la secuencia modificada, aplicada a las entradas inferiores del indicador de cambios 4" por el ROM. La coacción-k en una secuencia (d, k) significa que una concatenación de por lo mucho k 'ceros' es permitida entre dos 'unos' subsecuentes en la señal de canal. Puede ocurrir que la conversión no modificada de tres palabras de fuente de bit-2 puedan violar la coacción-k. Como un ejemplo: por conversión no modificada la secuencia de palabras de fuente 10' 10 10' puede producir las tres palabras de canal de bit-3 '000 000 000' . Si una secuencia (d, k) debe ser obtenida en donde k es 6, 7 u 8, dicha combinación de tres palabras de canal de bit-3 no debe ocurrir. Otro ejemplo es la secuencia de palabras de fuente * '10 10 11' quienes por conversión no modificada producirán las tres palabras de canal de bit-3 '000 000 001' . Esta combinación de tres palabras de canal de bit-3 no satisface una coacción k=6 o k=7. Más aún, esta combinación de tres palabras de danal de bit-3 pueden seguir una palabra de canal previa que termina con un '0', para que asi lleve a una violación de la coacción k=8. Más adelante, la combinación termina con un 'uno' , para que este lleve a una violación de la coacción d=l, si la combinación es seguida por una palabra de canal de bit-3 que empieza con un 'uno' . Un razonamiento equivalente es válido para la secuencia de las palabras de fuente '01 10 10' . Un ejemplo posterior es la secuencia de palabras de fuente '01 10 11' quienes por conversión no modificada producirán las tres palabras de canal de bit-3 '100 000 001' . Esta combinación puede, en la misma manera que el anterior, llevar a una violación de la coacción d=l. La ocurrencia de dichas combinaciones debe ser detectada para que una codificación modificada pueda suceder. La Figura 3 muestra una modalidad de un aparato que; además de la codificación 'normal' de palabras de fuente de bit-2 en palabras de canal de bit-3, es capaz de detectar las combinadas mencionadas anteriormente, y es capaz de realizar una codificación modificada. El aparato de la Figura 3 incluye un indicador de ambios 2" que tiene seis celdas X: a X6 para recibir seis bits consecutivos de la corriente de bit en serie de la señal de fuente S. Las salidas de las seis celdas son acopladas a las entradas ii a ie, respectivamente, del circuito lógico LC". El aparato además contiene medios de detección D2. los medios de detección D2 son adaptados para detectar la posición en la corriente de bit en serie en donde la codificación no modificada de la corriente de bit llevará a
5 una violación de la coacción-k en la señal de canal C, y son adaptados para suministrar una señal de control en sus salidas 15 en respuesta a dicha detección. Las salidas de las seis celdas son también acopladas a cuatro entradas ii a iß, respectivamente, del circuito
10 lógico LC". La salida 15 de los medios de detección D2 son acoplados a una entrada de señal de control 16 del circuito lógico LC". El circuito lógico LC" tiene nueve salidas ?? a o., quienes están acopladas a las entradas de las celdas Yi a Y., del segundo indicador de cambios 4". 15 En la ausencia de señales de control en las entradas de señal de control 12 y 16, el circuito lógico LC convierte una palabra de fuente de bit-2 'Xi X2'en una sola palabra de canal de bit-3 'Yi Y2 -7 ? conformidad con la Tabla I mostrada anteriormente. En cuanto el detector de circuito DI
X- detecta un blocrue de s palabras de fuente de bit-2 'Xi, X2,
X , ' me es igual a ??.a de as combinaciones dadas en la
<fi_,rmente mencionada Tabla II, el circuito lógico LC" ' convierte de acuerdo con la regla de conversión como la mostrada en- la Tabla II, para obtener un bloque de dos
> relabras de canal dp bit-3 'Y , Y , Y;, Y - , Y*,, Y6' .
En cuanto el detector D2 detecta un bloque de tres palabras de fuente de bit-2 'Xi, X2, X3, X , X5, Xe' que son iguales a s una de las combinaciones dadas anteriormente, el circuito lógico LC" convierte el bloque de acuerdo con la codificación modificada como dada en la siguiente Tabla, para obtener un bloque de tres palabras de canal de bit-3: TABLA III
El circuito lógico LC" es adaptado para convertir, de un modo de codificación modificada, los bloques de tres palabras de fuente de bit-2 dadas en la columna de la izquierda de la Tabla III en los bloques de tres palabras de canal de bit-3 como las dadas en la columna de la derecha de la misma Tala. Realizando la codificación modificada como en la Tabla III, una señal de canal es obtenida que satisface la coacción k=8. Más aún, la codificación modificada es de cualquier tipo ya sea de paridad preservada o de paridad inv >rtida en pares d^ i - palacras de fuente. Esto es muy útil para ser capaces de obtener una señal de salida del precodificador libre de DC añad;":-ndo un bit a la señal de entrada para obtener una corriente de bit de la señal de fuente a ser* suministrada al aparato decodificador. Esto significa en la presente situación que, si el numero de 'unos' en los bloques de tres palabras de fuente de bit-2 formando un par es par (impar) , el numero de 'unos' en el bloque de palabras de canal de bit-3 obtenido es par (impar) , o se obtiene la situación invertida, dependiendo en si la conversión de un par de bloques de tres palabras de fuente de bit-2 es de paridad preservada o invertida. Además, dos de las tres palabras de fuente de bit-2, que son la segunda y la tercera en la Tabla anterior, son codificados a una palabra de canal de bit-3 que es desigual a una de las cuatro palabras de canal ce la Tabla I. La razón para esto es que, en el extremo receptor, una detección de estas dos palabras de canal de bit-3 consecutivas no pertenecientes al juego de cuatro palabras de canal de bit-3 de la Tabla I es posible, para que una decodificación correspondiente, que es inversa a la codificación como es definida con referencia en la Tabla III, pueda ser realizada. El circuito lógico LC" suministra la combinación de tres palabras de canal de bit-3 obtenidas por medio de la codificación en conformidad con la Tabla III, a sus salidas O: a 09, cuyas palabras de canal son suministradas a las nueve celdas Yi a Y9 del indicador de cambios 4". La corriente de datos en serie de la señal de canal C es suministrada a la salida de la terminal 8.
Será 'evidente que, en la misma forma como la descrita con referencia a la Figura 2b, la detección de la violación de la coacción-k puede ser efectuada en el nivel de la señal de canal, en vez de en el nivel de la señal de fuente. Como se mencionó anteriormente, otras reglas de conversión para convertir palabras de fuente de bit-2 por si solas a palabras de canal de bit-3 solas es posible. Estas reglas de conversión son mostradas en las siguientes siete Tablas. TABLA IV
Palabras de fuente !X?,X:) Palabras de canal (Yl/ Y2, Y3)
SW; 00 CWa 101 SW. 01 CW2 001 SW, 10 CW3 000 sw. 11 CW4 100
TABLA V
Palabras de fuente (X?,X2) Palabras de canal (Yi, ?2, Y3)
SW; 00 CWi 000 SW. 01 CW2 100 sw. 10 CW3 101 sw 11 CW4 001
TABLA VI
TABLA VII
TABLA VIII
TABLA IX Palabras de fuente (X?,X2) Palabras de canal (Yl/ Y2, Y3)
SW; 00 CVIi 100 sw. 01 CW; 000 SW. 10 C 3 001 SW 11 CW4 101
TABLA X
Es evidente que extensiones de esas reglas de conversión para la codificar bloques d dos o tres palabras de fuente de bit-2 en bloques de dos o tres palabras de canal de bit-3 pueden ser obtenidas, usando las enseñanzas anteriores.
Otra 'modalidad posterior de un codificador es explicada con referencia a la siguiente Tabla XI. Esta Tabla muestra la regla de conversión para un codificador capaz de codificar palabras de fuente de bit-3 en palabras de canal de bit-4.
En la Tabla XI la conversión de la palabra de fuente perteneciente a los pares de palabras de fuente (SWi, SW2) y
(SW^, SW ) es de paridad preservada y la conversión de la palabra de fuente perteneciente a los pares de palabras de fuente (SW5, SW6) y (SW7, SW8) es de paridad invertida. En este caso el valor del par de palabras de fuente difiere en el valor del bit X3. Sin embargo, la misma Tabla puede ser utilizada para formar pares de palabras de fuente en las cuales solo el valor del bit X; difiere. Por ejemplo, los pares de palabras de fuente pueden ser formadas por (SWi, SW2), (SW3, SW4), (SW5, SW6) y (SW7, SW8) , en las cuales la conversión de' los primeros dos pares y los últimos dos pares es, respectivamente, de paridad preservada i de paridad invertida. Debe ser notado que no es necesario que en una Tabla de conversión de acuerdo con la invención el numero de los pares de paridad preservada de las palabras de fuente es igual al numero de pares de paridad invertida de las palabras de fuente. Asi, la conversión de palabras de fuente de bit-3 en palabras de canal de bit-4 puede comprender tres pares de palabras de fuente que son de paridad preservada y un par de palabras de fuente que es de paridad invertida. Como se estableció anteriormente, los aparatos descritos anteriormente son adecuados en combinación con una unidad convertidora en la cual un bit es insertado después de cada r bits en una corriente de datos en serie para realizar o no una conversión de polaridad. La Figura 4 muestra dicha combinación, en donde la unidad convertidora 40 es seguida por el aparato 7' de acuerdo con la presente invención 41, dicho aparato 7' es subsecuentemente seguido por un precodificador TI 42, bien conocido en el arte. La señal de salida del precodificador TI 42 es aplicada a un generador de la señal de control 43, que genera la señal de control para la unidad convertidora 40, para controlar si un '0' o un '1' es insertado en la corriente de datos en serie aplicado al aparato 7' . El insertar un bit '0' o un '1' siempre lleva a, respectivamente, un incremento y disminución, o a una \ disminución y" aumento, en la suma del valor digital corriente en la salida del precodificador 42. Por medio de un ordenamiento dispuesto en la Figura 4 es posible empotrar un tono de búsqueda de una cierta frecuencia en la corriente de datos en serie, o para mantener el contenido de DC de la corriente de datos en cero. Además, cuando el aparato 7' es adaptado para generar una secuencia (d, ) como la explicada anteriormente, provoca que la señal de salida del ordenamiento de la Figura 4 sea una señal de salida RLL (d, k) . Ejemplos del convertidor 40 son mostrados en Bell System Technical Journal, Vol 53, No. 6, pp. 1103-1106. La Figura 5 muestra un aparato de decodificación para decodificar la corriente de datos en serie obtenida por el aparato codificador de la Figura 3 para obtener una señal de fuente binaria. El aparato de decodificación tiene una terminal de entrada 50 para recibir la señal de canal, cuya terminal de entrada 50 esta acoplada a una entrada 56 de un indicador de cambios 51, que contiene nueve celdas Yi, Y9. El indicador de cambios 51 funciona como un convertidor de en serie-paralelo para que los bloques de tres palabras de canal de bit-3 sean aplicados a las entradas ii a ig de un circuito lógico 52. El. circuito lógico 52 contiene las tres Tablas I, II y III. Las salidas Oí a o9 del circuito lógico 52 son acopladas a las entradas de las celdas Xi a X6 del indicador de cambios 54, que tiene una salida 57 acoplada a una terminal de salida 55. Un detector de circuito 53 tiene entradas ii a i6 acopladas a celdas de salida Y a Y9, respectivamente, del indicador de cambios 52, y tiene salidas oí a o2 acopladas a las entradas de control Ci a c2, respectivamente, del circuito lógico 52. El detector de circuito 53 es capaz de detectar un patrón de bit '010' en las celdas Y4, Y5 y Y6 del indicador de cambios 51 y es capaz de detectar un patrón de bit '010010' en las celdas Y4 a Y9 del indicador de cambios 53. Sobre la detección del patrón de bit '010010', el detector de circuito 53 genera una señal de control en su salida o_, y sobre la detección de un patrón de bit '010' en las celdas Y4, Y5 y Ye mientras que no exista ningún patrón de bit '010' en las celdas Y7, Ys y Y9, genera una señal de control en su salida Oí . En la ausencia de las señales de control, el circuito lógico 52 convierte las palabras de canal de bit-3 almacenadas en las celdas Yi, Y2 y Y3 en su correspondiente palabra de fuente de bit-2, de acuerdo con la Tabla de conversión I, y suministra la palabra de fuente de bit-2 a las celdas Xi y X2. Cuando una señal de control está presente en la entrada Ci, el circuito lógico 52 convierte el bloque de dos palabras de canal de bit-3 almacenadas en las celdas Yi a Y6 en un bloque de dos palabras de fuente de bit-2, de acuerdo con la Tabla de conversión II, y suministra las dos palabras de fuente de bit-2 a las celdas Xi a X4. Cuando la señal de control está presente en la entrada c2, el circuito lógico 52 convierte el bloque de tres palabras de canal de bit-3 almacenado en las celdas Yi a Y9 en un bloque de tres palabras de fuente de bit-2, de acuerdo con la Tabla de conversión III, y suministra las tres palabras de fuente de bit-2 a las celdas Xi a Xß. De esta manera, la corriente de datos en serie de la señal de canal es convertida en la corriente de datos en serie de la señal de fuente. La información codificada suministrada a la entrada 50 puede haber sido obtenida por la reproducción de información de un portador de grabación, como un portador de grabación magnético 23 o un portador de grabación óptico 23' . Para este propósito, el aparato de la Figura 5 contiene una unidad de lectura 62 para leer la información de dicha pista. Aunque la invención es descrita con referencia a las modalidades preferidas de esta, debe ser entendido que estas son ejemplos no limitantes. Asi, varias modificaciones son concebibles a aquellos expertos en el arte, sin separarse de la extensión de la invención, como es definido por las cláusulas. Como un ejemplo, el aparato decodificador de la Figura 5 puede ser modificado a un aparato en cuyo detector 53 detecte las muchas situaciones de codificación modificadas de la información decodificada, en vez de directamente de la información codificada, como es revelada en la Figura 5.
Además, debe ' ser notado que, como un ejemplo, la unidad convertidora 7' y el precodificador 42 pueden ser combinados a ser unidad, dependiendo de las palabras de fuente de bit-n entrantes, estas palabras de fuente de bit-n son convertidas directamente mediante una Tabla de conversión en palabras de salida de bit-3 de la unidad combinada. Más aún, la invención es también adecuada para ser usada en un convertidor de palabra de fuente de bit-8 a palabra de canal de bit-15. El uso del verbo "contener" y sus conjugaciones no excluyen la presencia de elementos o pasos más que los establecidos en una cláusula. Además, el uso del articulo "a" o "un" precediendo un elemento no excluye la presencia de una pluralidad de dichos elementos. En las cláusulas, cualquiera signos de referencia colocados entre paréntesis no serán interpretados como una extensión limitante de las cláusulas. La invención puede ser implementada mediante un hardware asi como también un software. Varios "medios" pueden ser representados por el mismo articulo de hardware. Además, la invención reside en cada una y todas las nuevas características o combinaciones de características.
Claims (19)
1. Un aparate para codificar una corriente de datos de bits de una señal de fuente binaria en una corriente de datos de bits de una señal de canal binaria, en donde la corriente de bit de la señal de fuente es dividida en palabras de fuente de bit-n, dicho aparato contiene medios de conversión adaptados para convertir dichas palabras de fuente en correspondientes palabras de canal de bit-m, caracterizada en que cada valor de las palabras de fuente de bit-n junto con otro valor de las palabras de fuente de bit-n forman un par de palabras de fuente, los valores de las palabras de fu'-'tte de dicho par de palabras de fuente de bit-n difieren •i "ios valores de los bits qth en las palabras de fuente de bi*-n, q siendo una constante, los pares de palabras de '': :: e de bit-n siendo subdivididos en una primera parte y ::d parte remanente, y los medios de conversión son adaptados ._.i .-onvertir palabras de fuente de bit-n en palabras de '.mal de bit-m, de tal manera que la conversión de las dos palabras de fuente formando un par de palabras de fuente de i -^ primera parte de los pares de palabras de fuente de bit-n > es de paridad' preservada y la conversión de las dos palabras de fuente que forman un par de palabras de fuente de la parte remanente de los pares de palabras de fuente de bit-n es de paridad invertida.
2. Un aparato como el mencionado en la cláusula 1, caracterizado en que los medios de conversión son adaptados para convertir un bloque de palabras de fuente de bit-n consecutivas p en un bloque correspondiente de palabras de canal de bit-m consecutivas p, en donde n, m y p son enteros, m>n 2, p=l, y donde p puede variar.
3. Un aparato como el mencionado en la cláusula 2, caracterizado en que m=n+l.
4. Un aparato como el mencionado en la cláusula 3, caracterizado en que n=2.
5. Un aparato como el mencionado en la cláusula 4, caracterizado en que el aparato es adaptado para convertir una sola de las palabras de fuente en sus correspondientes i -¡.i labras de canal de acuerdo con la siguiente Tabla:
6. Un aparato como el mencionado en la cláusula 4 o 5, en donde los medios de conversión son adaptados para convertir palabras de fuente de bit-2 en palabras de canal de bit-m correspondientes, para obtener una señal de canal en la forma de una secuencia (d, k) , donde d=l, el aparato además contiene medios para detectar la posición en la corriente de bit de la señal de fuente en donde la codificación de una solo de las palabras de fuente de bit-2 en palabras de canal solas correspondientes que llevarán a una violación de la coacción-d en los limites de la palabra de canal y para suministrar una señal de control en respuesta a dicha detección, caracterizada en que, en la ausencia de la señal de control, los medios de conversión son adaptados para convertir palabras de fuente de bit-2 solas en palabras de canal de bit-3 solas correspondientes.
7. Un aparato como el mencionado en la cláusula 6, en donde, en presencia de la señal de control, que ocurre durante la conversión de dos palabras de fuente consecutivas, los medios de conversión son adaptados para convertir un bloque de dichas dos palabras de fuente de bit- 2 consecutiva^ en un bloque de dos palabras de canal de bit-3 correspondientes, de tal que una de las dos palabras de fuente en el bloque de palabras de fuente es convertida a una palabra de canal de bit-3 que ni es idéntica a una de las cuatro palabras de canal CWX a CW4, para preservar la coacción d=l, caracterizada en que, en la presencia de dicha señal de control, los medios de conversión son además adaptados para convertir el bloque de dichas dos palabras de fuente de bit-2 subsecuentes en un bloque correspondiente de dos palabras de canal de bit-3.
8. El aparato mencionado en la cláusula 1 o 7, caracterizado en que los medios de conversión son adaptados para convertir bloques de dos palabras de fuente de bit-2 consecutivas en bloques de dos palabras de canal de bit-3 consecutivas de acuerdo con la codificación mostrada en la siguiente Tabla:
9. Un aparato como el mencionado en las cláusulas 6, 7 y 8, en donde k tiene un valor mayor que 5, el aparato teniendo después medios para detectar la posición en la corriente de ' bit de la señal de fuente en donde la codificación de una sola de las palabras de fuente de bit-2 en una sola de las palabras de canal de bit-3 llevará a una violación de la coacción-k y para suministrar una segunda señal de control en respuesta a dicha detección, caracterizada en que, en presencia de una segundo señal de control, que ocurre durante la conversión de tres palabras de fuente de bit-2 consecutivas, los medios de conversión son adaptados para convertir un bloque de dichas tres palabras de fuente de bit-2 consecutivas en un bloque correspondiente de tres palabras de canal de bit-3 consecutivas, los medios de conversión son después adaptados para convertir dos de las tres palabras de fuente en el bloque en palabras de canal de • bit-3 correspondientes no idénticas a las cuatro palabras de canal CW: a CW4, para preservar la coacción-k.
10. Un aparato como el mencionado en la cláusula 1 o 9, caracterizado en que los medios de conversión son adaptados para convertir bloques de tres palabras de fuente de bit-2 consecutivas en bloques de tres palabras de canal de bit-3 consecutivas de acuerdo con la codificación mostrada en la siguiente Tabla:
11. Un aparato como el mencionado en cualquiera de las cláusulas anteriores, caracterizado en que los medios de conversión son adaptados para realizar una operación procesadora de señal sobre la señal de fuente binaria, cuya operación es equivalente a la conversión de palabras de fuente consecutivas en palabras de canal consecutivas, seguidas de una precodificación T de dichas palabras de canal .
12. Un aparato como el mencionado en la cláusula 1 u 11, caracterizado en que después contiene medios adicionadores de bits para añadir un bit a bloques subsecuentes de r bits de la señal de fuente.
13. Un aparato como el mencionado en cualquiera de las cláusulas anteriores, caracterizado en que además contiene medios para grabar la corriente de datos de bit de la señal de cardal binaria en una pista en el portador de grabación.
14. U método .para codificar una corriente de datos de bits de uña segunda señal de fuente en una corriente de datos de bits de una señal de canal binaria, en donde la corriente de bit de la señal de fuente es dividida en palabras de fuente de bit-n, el método contiene el paso para convertir dichas palabras de fuente en palabras de canal de bit-m correspondientes, caracterizado en que cada valor de las palabras de fuente de bit-n junto con algún otro valor de las palabras de fuente de bit-n forma un par de palabras de fuente, los valores de las palabras de fuente de dicho par de palabras de fuente de bit-n difieren en los valores de bit de los bits qth en las palabras, q siendo una constante, los pares de las palabras de fuente de bit-n siendo subdivididos en una primera parte y una parte remanente, y el paso de conversión contiene la conversión de palabras de fuente de bit-n en palabras de canal de bit-m, de tal manera que la conversión de ambas de las palabras de fuente formando un par de palabras de fuente de la primera parte de los pares de palabras de fuente de bit-n es de paridad preservada y la conversión de las dos palabras de fuente formando un par de las palabras de fuente de la parte remanente de los pares de palabras de fuente de bit-n es de paridad invertida.
15. un portador de grabación provisto con una señal de canal binaria, cuya señal de canal binaria ha sido obtenida por conversión de una señal de fuente binaria correspondiente, en donde la corriente de bit de la señal de * canal binaria 'ha sido dividida en palabras de canal de bit-m, la señal de fuente binaria ha sido divididas en palabras de fuente de bit-n y las palabras de canal de bit-m han sido obtenidas por la conversión de palabras de fuente de bit-n en palabras de canal de bit-m correspondientes, caracterizadas en que cada valor de las palabras de fuente de bit-n junto con otro valor de las palabras de fuente de bit-n forman un par de palabras de fuente, los valores de las palabras de fuente de dicho par de palabras de fuente de bit-n difieren en los valores de bit de los bits qth en las palabras de fuente de bit-n, q siendo una constante, los pares de palabras de fuente de bit-n siendo subdivididas en una primera parte y una parte remanente, la conversión de las palabras de fuente de bit-n en palabras de canal de bit-m siendo tales que la conversión de las dos palabras de fuente formando un par de palabras de fuente de la primera parte de los pares de las palabras de fuente de bit-n es de paridad preservada y la conversión de las dos palabras de fuente formando un par de las palabras de fuente de la parte remanente de los pares de palabras de fuente de bit-m es de paridad invertida.
16. un portador de grabación provisto con una señal de canal precodificada TI, cuya señal de canal precodificada TI ha sido obtenida por un precodificador TI de una señal de canal binaria, cuya señal de canal binaria ha sido obtenida por la copWrsión de una señal de fuente binaria correspondiente, en donde la corriente de bit de la señal de canal binaria ha sido dividida en palabras de canal de bit-m, la señal de canal binaria ha sido dividida en palabras de fuente de bit-n y las palabras de canal de bit-m han sido obtenidas por la conversión de las palabras de fuente de bit-n en correspondientes palabras de canal de bit-m, caracterizadas en que cada valor de las palabras de fuente de bit-n junto con otro valor de las palabras de fuente de bit-n forman un par de palabras de fuente, los valores de las palabras de fuente de dicho par de palabras de fuente de bit-n difieren en los valores de bit del bit qth en las palabras de fuente de bit-n, q siendo una constante, los pares de palabras de fuente de bit-n siendo subdivididos en una primera parte y una parte remanente, la conversión de las palabras de fuente de bit-n en palabras de canal de bit-m siendo tales que la conversión de las dos palabras de fuente formando un par de palabras de fuente de la primera parte de los pares de palabras de fuente de bit-n es de paridad preservada y la conversión de las dos palabras de fuente formando un par de las palabras de fuente de la parte remanente de los pares de palabras de fuente de bit-n es de paridad invertida.
17. un aparato para decodificar una corriente de > > datos de bits' de una señal de canal binaria en una corriente de datos de bits de una señal de fuente binaria, en donde la corriente de bit de la señal de canal es dividida en palabras de canal de bit-m, cuyo aparato contiene medios de desconversión adaptados para desconvertir palabras de canal de bit-m en correspondientes palabras de fuente de bit-n, caracterizadas en que cada valor de las palabras de fuente de bit-n junto con otro valor de las palabras de fuente de bit-n forman un par de palabras de fuente, los valores de las palabras de fuente de dicho par de palabras de fuente de bit-n difieren en los valores de bit de un bit qth en las palabras de fuente de bit-n, q siendo una constante, los pares de palabras de fuente de bit-n siendo subdivididos en una primera parte y una parte remanente, y los medios de desconversión son adaptados para desconvertir palabras de canal de bit-m en palabras de fuente de bit-n, de tal manera que la desconversión de las dos palabras de canal de bit-m en palabras de fuente que forman un par de palabras de fuente de los pares de palabras de fuente de bit-n es de paridad preservada y la conversión de las palabras de canal de bit-m en palabras de fuente que forman un par de las palabras de fuente de la parte remanente de los pares de palabras de fuente de bit-n es de paridad invertida.
Un aparato decodificador como el mencionado en la cláusula * 17, caracterizado en que los medios de desconversión son adaptados para desconvertir un bloque de palabras de canal de bit-m consecutivas p en un bloque correspondiente de palabras de fuente de bit-n consecutivas p, donde n, m y p son enteros, m>n=2,p=l, y p puede variar.
19. Un aparato decodificador como el mencionado en la cláusula 17 o 18, caracterizado en que los medios de desconversión son adaptados para desconvertir palabras de canal de bit-m en pa Labras de fuente de bit-n de acuerdo por lo menos con una de las Tablas mostradas en la descripción. RESUMEN DE LA INVENCIÓN Un aparato es publicado para la codificación de una corriente de bits de datos de una señal de fuente binaria (s) en una corriente de bits de datos de una señal de canal binario (Cl), en donde la corriente de bit de la fuente de señal es dividida en una fuente de bit-n de palabras (xl, x2), cuyo aparato incluye la conversión de medios (LC) adaptada para convertir dicha fuente de palabras en el canal correspondiente de palabras de bit-m (yl, y2, y3) . Cada fuente de palabras de bit-n, junto con otra fuente de palabra de bit-n, forma un par de fuentes de palabra. Los valores de la fuente de palabras de bit -n difieren solo en el valor del bit en la posición qth del bit, q siendo una constante. Los pares de fuentes de palabras son divididos en una primera parte de pares y en una parte restante de pares. Los medios de conversión (LC) son adaptados posteriormente para convertir la fuente de palabras de bit-n pertenecientes a la primer parte de pares en el canal correspondiente de palabras de bit-m, en una manera que la conversión para cada una de dichas fuentes .X palabras de bit-n es igualmente mantenida, y para convertir la fuente de palabras de bit-n que pertenecen al parte restante de pares al canal correspondiente de palabras de bit-m, de manera que ¿*" la conversión para cada fuente de palabras de bit-o - ^. igualmente invertido (Tabla I) (FIGUR 1) ... Más adelante» un aparto decodificador es publicado para decodificar la señal del canal obtenida mediante el aparato codificador. 10 15 20 25
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00201479 | 2000-04-25 | ||
| PCT/EP2001/003678 WO2001082540A1 (en) | 2000-04-25 | 2001-04-02 | A device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| MXPA01013103A true MXPA01013103A (es) | 2002-06-04 |
Family
ID=8171397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| MXPA01013103A MXPA01013103A (es) | 2000-04-25 | 2001-04-02 | Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa. |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US6710724B2 (es) |
| EP (1) | EP1279264A1 (es) |
| JP (1) | JP2003532338A (es) |
| KR (1) | KR20020087001A (es) |
| CN (1) | CN1383659A (es) |
| AR (1) | AR029067A1 (es) |
| AU (1) | AU5040901A (es) |
| BR (1) | BR0106089A (es) |
| CZ (1) | CZ20014643A3 (es) |
| EA (1) | EA004072B1 (es) |
| MX (1) | MXPA01013103A (es) |
| MY (1) | MY129334A (es) |
| PL (1) | PL351569A1 (es) |
| TW (1) | TW516292B (es) |
| WO (1) | WO2001082540A1 (es) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045935B2 (en) | 2001-12-06 | 2011-10-25 | Pulse-Link, Inc. | High data rate transmitter and receiver |
| US20050094709A1 (en) * | 2001-12-06 | 2005-05-05 | Ismail Lakkis | Ultra-wideband communication apparatus and methods |
| US20050201473A1 (en) * | 2001-12-06 | 2005-09-15 | Ismail Lakkis | Systems and methods for receiving data in a wireless communication network |
| US7317756B2 (en) | 2001-12-06 | 2008-01-08 | Pulse-Link, Inc. | Ultra-wideband communication apparatus and methods |
| US6753797B2 (en) * | 2002-09-25 | 2004-06-22 | Infineon Technologies Ag | Multiproperty 16/17 trellis code |
| EP1941647B1 (en) | 2005-10-27 | 2013-06-19 | Qualcomm Incorporated | Precoding for segment sensitive scheduling in wireless communication systems |
| WO2011093870A1 (en) * | 2010-01-29 | 2011-08-04 | Hewlett Packard Development Company, L.P. | Parallel test payload |
| FR2982447A1 (fr) | 2011-11-07 | 2013-05-10 | France Telecom | Procede de codage et decodage d'images, dispositif de codage et decodage et programmes d'ordinateur correspondants |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337458A (en) * | 1980-02-19 | 1982-06-29 | Sperry Corporation | Data encoding method and system employing two-thirds code rate with full word look-ahead |
| US4547890A (en) * | 1982-09-28 | 1985-10-15 | Abraham M. Gindi | Apparatus and method for forming d.c. free codes |
| JP2657561B2 (ja) * | 1990-02-09 | 1997-09-24 | 富士通株式会社 | 位置決め制御方式 |
| JPH04143904A (ja) * | 1990-10-05 | 1992-05-18 | Hitachi Ltd | ディジタル録画装置 |
| US5477222A (en) * | 1993-05-04 | 1995-12-19 | U.S. Philips Corporation | Device for encoding/decoding N-bit source words into corresponding M-bit channel words, and vice versa |
| KR0128040B1 (ko) * | 1993-11-27 | 1998-04-04 | 김광호 | 디스크 기록 매체를 이용하는 데이타 저장장치의 디지탈 서보제어장치 및 방법 |
| US5585976A (en) * | 1994-06-22 | 1996-12-17 | Seagate Technology, Inc. | Digital sector servo incorporating repeatable run out tracking |
| US5861825A (en) * | 1996-03-21 | 1999-01-19 | Sony Corporation | Method and device for code modulation, method and device for code demodulation, and method and device for decoding |
| BR9807593A (pt) * | 1997-12-22 | 2000-02-22 | Koninkl Philips Electronics Nv | Dispositivos e processos para codificar um fluxo de bits de dados de um sinal fonte binário em um fluxo de bits de dados de um sinal de canal binário e para decodificar um fluxo de bits de dados de um sinal de canal binário em um fluxo de bits de dados de um sinal fonte binário, e, dispositivo e suporte de gravação |
-
2001
- 2001-04-02 KR KR1020017016527A patent/KR20020087001A/ko active IP Right Grant
- 2001-04-02 BR BR0106089-9A patent/BR0106089A/pt not_active IP Right Cessation
- 2001-04-02 CZ CZ20014643A patent/CZ20014643A3/cs unknown
- 2001-04-02 WO PCT/EP2001/003678 patent/WO2001082540A1/en not_active Application Discontinuation
- 2001-04-02 MX MXPA01013103A patent/MXPA01013103A/es unknown
- 2001-04-02 EA EA200200082A patent/EA004072B1/ru not_active IP Right Cessation
- 2001-04-02 PL PL01351569A patent/PL351569A1/xx unknown
- 2001-04-02 JP JP2001579504A patent/JP2003532338A/ja not_active Withdrawn
- 2001-04-02 AU AU50409/01A patent/AU5040901A/en not_active Abandoned
- 2001-04-02 CN CN01801796A patent/CN1383659A/zh active Pending
- 2001-04-02 EP EP01923706A patent/EP1279264A1/en not_active Ceased
- 2001-04-06 TW TW090108299A patent/TW516292B/zh not_active IP Right Cessation
- 2001-04-12 US US09/833,412 patent/US6710724B2/en not_active Expired - Fee Related
- 2001-04-23 MY MYPI20011891A patent/MY129334A/en unknown
- 2001-04-25 AR ARP010101929A patent/AR029067A1/es not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| AR029067A1 (es) | 2003-06-04 |
| US6710724B2 (en) | 2004-03-23 |
| CN1383659A (zh) | 2002-12-04 |
| WO2001082540A1 (en) | 2001-11-01 |
| JP2003532338A (ja) | 2003-10-28 |
| EP1279264A1 (en) | 2003-01-29 |
| AU5040901A (en) | 2001-11-07 |
| US20010050623A1 (en) | 2001-12-13 |
| MY129334A (en) | 2007-03-30 |
| EA004072B1 (ru) | 2003-12-25 |
| EA200200082A1 (ru) | 2002-04-25 |
| KR20020087001A (ko) | 2002-11-21 |
| TW516292B (en) | 2003-01-01 |
| CZ20014643A3 (cs) | 2002-06-12 |
| BR0106089A (pt) | 2002-03-05 |
| PL351569A1 (en) | 2003-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477222A (en) | Device for encoding/decoding N-bit source words into corresponding M-bit channel words, and vice versa | |
| US6664905B1 (en) | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words | |
| US6275175B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| EP1076932B1 (en) | ENCODING/DECODING n-BIT SOURCE WORDS INTO CORRESPONDING m-BIT CHANNEL WORDS, AND VICE VERSA, SUCH THAT THE CONVERSION IS PARITY INVERTING | |
| MXPA01013103A (es) | Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa. | |
| KR930003259B1 (ko) | 광기록과 광판독을 위한 코드변환장치와 복호장치 | |
| US6225921B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| EP0624000B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| CA2321504A1 (en) | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words | |
| MXPA99007750A (es) | Dispositivo para codificar/decodificar palabras originales de n bits en palabras de canal de m bits correspondiente, y viceversa | |
| MXPA99006015A (es) | Dispositivo para codificar/decodificar palabrasoriginales de n bits en palabras de canal de mbits correspondientes y viceversa | |
| MXPA00008158A (es) | Dispositivo para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes y decodificar palabras de canal de m bits en palabras fuente de n bits correspondientes | |
| MXPA00008156A (es) | Dispositivo para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes y decodificar palabras de canal de m bits en palabras fuentes de bits correspondientes |