MXPA00008158A - Dispositivo para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes y decodificar palabras de canal de m bits en palabras fuente de n bits correspondientes - Google Patents

Abstract

Se describe un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria ( S ) en un flujo de bits de datos de una señal de canal binario ( C ), donde el flujo de bits de datos de la señal fuente se divide en n palabras fuente de n bits ( X1, X2 ), dispositivo el cual comprende medios de conversión ( CM ) concebidos para convertir las palabras fuente de n bits en palabras de canal de m bits correspondientes (y1, y2, y3) de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n. El dispositivo comprende, además, medios de control (10) para llevar a cabo el control por DC por la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal. Además, se describe un dispositivo de codificador para decodificar la señal de canal obtenida por medio del dispositivo codificador.

Description

DISPOSITIVO PARA CODIFICAR PALABRAS FUENTE DE N BITS EN PALABRAS DE CANAL DE M BITS CORRESPONDIENTES Y DECODIFICAR PALABRAS DE CANAL DE M BITS EN PALABRAS FUENTE DE N BITS CORRESPONDIENTES CAMPO DE LA INVENCIÓN La invención se relaciona con un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, donde el flujo de bits de datos de la señal fuente se divide en n palabras fuente de n bits, dispositivo el cual comprende medios de conversión concebidos para convertir las palabras fuente de n bits en las palabras de m bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde n y m son entero, con m>n. La invención también se relaciona con un método para codificar un flujo de bits de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, las palabras fuente son convertidas en las palabras de canal de n bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde n y m son enteros, con m> . La invención se relaciona, además, con una señal de canal binaria que comprende un flujo de bits de datos, convertida de una señal de fuente binaria que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal de m bits corresponde a una de las palabras fuente de n bits de acuerdo con una conversión del tipo que preserva la paridad, donde n y m son enteros, con m>n. La invención se relaciona, además, con una portador de registro que comprende una señal de canal binaria que comprende un flujo de bits de datos, convertida de una señal fuente binaria que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal de m bits corresponde a una de las palabras fuente de n bits de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n. La invención se relaciona, además, con un dispositivo para decodificar un flujo de bits de una señal fuente binaria en un flujo de bits de datos de una señal fuente binaria, donde el flujo de bits de datos de la señal de canal se divide en palabras fuente de m bits, dispositivo el cual comprende medios de conversión concebidos para la desconversión de las palabras de canal de m bits en palabras fuente de n bits correspondientes de acuerdo con una desconversión del tipo que preserva la paridad, donde m y n son enteros, con m>n .

ANTECEDENTES DE LA INVENCIÓN Un dispositivo codificador y un dispositivo decodificador mencionados en lo anterior son conocidos de la USP 5,477,222 (PHN 14448). El documento describe un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, satisfaciendo una restricción de longitud de corrida (1,7). Esto significa, que en un flujo de datos en serie de la señal de canal, están presenten mínimamente un "cero" y máximamente siete "ceros" entre dos "unos" consecutivos en la señal de canal. El dispositivo realiza, además, una minimización de la longitud de ejecución de transición minima repetida. A este respecto deberá notarse que, normalmente, se aplica un paso de precodificación adicional, tal como una precodificación ÍT, a la secuencia restringida (1,7), dando como resultado una secuencia limitada de la longitud de ejecución con una longitud de ejecución mínima de 2 y una longitud de ejecución máxima de 8. La conversión conocida es la preservación de la paridad (PP) . ^Preservación de la Paridad' significa que la paridad de las palabras fuente de n bits a ser convertidas iguala la paridad, después de la adición del módulo 2, de las palabras de canal de n bits correspondientes en las cuales son convertidas. Como resultado, el dispositivo de codificación reclamado no tiene influencia sobre la polaridad de la señal. Puesto que la conversión preserva la paridad, el control por DC no puede ser aplicado insertando los bits de control de DC en el flujo de datos de las palabras fuete, lo cual es más eficiente que la inserción de bits extra en el flujo de bits de canal, que los llamados bits de fusión. El control por DC implica la reducción de la potencia o energía de una frecuencia cercana a cero del flujo de bits de canal. La depresión espectral en DC permite la recuperación del nivel umbral de la forma de onda detectada, lo cual es esencial para la detección y recuperación de la temporización con el PLL. En este código de canal PP, no esta presente el control por DC adicional para reducir aún más la potencia de frecuencia cerca de cero del flujo de bits de canal, o reducir la sobrecarga para el control por DC mediante la reducción del número de bits de control por DC que preserva la paridad. BREVE DESCRIPCIÓN DE LA INVENCIÓN Un objeto de la invención es proporcionar un dispositivo mejorado para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes, en el cual es posible el control por DC extra. El dispositivo de acuerdo con la invención se caracteriza porque el dispositivo comprende, además, medios de control para llevar a cabo el control por DC sobre la señal de canal binaria introduciendo la libertad de elección de la conversión de fuente a canal. La invención se basa en el reconocimiento de que el control por DC se hará posible introduciendo una libertad apropiada de elegir en el curso del mapa de fuente a canal.

Por lo tanto, se crean dos opciones en la elección de algunas conversiones de fuente a canal particulares. Ambas opciones son diferentes en un ?l' extra en el flujo de bits de canal en la notación NRZI, de modo que la diferencia es una transición extra en el flujo de bits canal. Debido a eta transición extra, el llamado valor de la suma digital de ejecución (RDS) puede mantenerse dentro de ciertos límites.

Este tipo de control por DC será referido como control por DC estocástico.

En el código de canal que preserva la paridad, ya mencionado en la USP 5,477,222, el control por DC también se efectúa limitando la RDS dentro de ciertos límites. La diferencia principal con el código de canal que preserva la paridad conocido es que el código necesita bits extra, los llamados bits de preservación de la paridad, antes de la operación de codificación de canal para controlar el valor de la RDS. En esta invención, el valor de RDS también puede ser controlado introduciendo la libertad de elegir en el trazo del mapa de fuente a canal con dos opciones. Para mantener la misma cantidad de control por DC, pueden utilizarse menos bits extra, permitiendo una mayor capacidad del portador de registro con señales codificadas de acuerdo con el código presentado almacenado en éste. El dispositivo de acuerdo con la invención se caracteriza también porque el dispositivo comprende, además, medios de control concebidos para reducir al mínimo la longitud de ejecución de transición mínima repetida sobre la señal de canal binario introduciendo la libertad de elegir en la conversión de fuente a canal. La invención se basa en un reconocimiento de que en la codificación de acuerdo con el dispositivo codificador conocido, pueden ocurrir secuencias relativamente grandes que comprenden únicamente la longitud de ejecución de transición mínima, conduciendo a un deterioro de la detección de bits en un receptor, seguida por la transmisión y decodificación subsecuente de la señal de canal en el receptor. En, una señal de canal que satisfaga una restricción de longitud de "ejecución específica, tal como (1,7) o (1,8), esto significa que ocurren secuencias relativamente largas o grandes ? 0101010101 ', dando como resultado secuencias grandes ....001100110011 ' en la secuencia después de la precodificación 1T. Los dispositivos de acuerdo con la invención restringen las longitudes de esas secuencias, de modo que puede obtenerse una detección de bits apropiada en un receptor. Tal restricción se conoce como Limitación de Longitud de Ejecución Mínima Repetida (RML) . El método de acuerdo con la invención se caracteriza porque el método lleva a cabo además, el control por DC sobre las señales de canal binario introduciendo la libertad de elegir en la conversión de fuente a canal. La señal de acuerdo con la invención se caracteriza porque, en la señal de canal binaria, están presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque de p palabras en fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor de 1. El portador de registro de acuerdo con la invención se caracteriza porque, en la señal de canal binaria, está presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque de p palabras fuente de n bits consecutivas, los bloques del par "difieren entre sí en el valor de bit en una posición de bits únicamente en los bloques, siendo p un entero el cual es mayor de 1. El dispositivo decodificador de acuerdo con la invención se caracteriza porque los medios de desconversión están también concebidos para desconvertir una secuencia de canal que comprende pares de bloques de p palabras de canal de n bits consecutivas en los mismos bloques de p palabras fuente de m bits consecutivas, los pares de bloques de p palabras de canal de m bits consecutivas difieren entre sí en el valor del bit en una posición de bit cuando únicamente en los bloques, siendo p un numero entero el cual es mayor de 1. Con este dispositivo, la señal de datos binaria que comprende un flujo de bits de datos, caracterizado porque, una señal de canal binaria, está presente un par de bloques de p palabras de canal de m bits consecutivas, que es convertido del mismo bloque de p palabras fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1, puede ser convertida en una señal fuente primaria que comprende un flujo de bits de datos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La invención será descrita mejor en la siguiente descripción de las Figuras en la cual La Figura 1 muestra una primera modalidad del dispositivo decodificador, La Figura 2 muestra una segunda modalidad del dispositivo decodificador, La Figura 3 muestra un arreglo para precodificar la señal de canal en serie y registrar la señal precodificada sobre un portador de registro; La Figura 4 muestra una primera modalidad del dispositivo decodificador, y La Figura 5 muestra una segunda modalidad del dispositivo decodificador.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN La Figura 1 muestra un dispositivo decodificador que es capaz de convertir palabras fuente de dos bits en palabras de fuente de canal de tres bits. El dispositivo tiene una terminal de prueba 1 para recibir un flujo de bits de datos de una señal fuente binaria S. La terminal 1 está acoplada a una entrada de un registro de desplazamiento de desviación 2 que tiene ocho células Xx a X8, en el presente ejemplo, para recibir ocho bits fuente consecutivos de la señal fuente S. El registro de desplazamiento desviación 2 funciona como un convertidor de en serie-paralelo. Las salidas de las células se acoplan a las entradas correspondientes ii a i8, respectivamente, de un circuito lógico LC, para suministrar los valores lógicos (Xi, ,Xa) de los bits fuente presentes en las células. El circuito lógico LC forma parte de los medios de conversión CM. El dispositivo incluye, además, un segundo registro de desplazamiento o desviación 4 que tiene doce células Yi a Y?2. El circuito lógico LC tiene doce salidas Oí a ??2. Esas salidas del circuito lógico LC están acopladas a las entradas correspondientes de las doce células i a Yi2, respectivamente, del registro de desplazamiento o desviación 4. Una salida 6 del registro de desplazamiento o desviación 54 está acoplada a una terminal de salida 8. El registro de desplazamiento o desviación 4 funciona como un convertidor de en paralelb-en serie, para obtener una señal de canal binaria C. Además, está disponible una unidad detectora 10 para detectar secuencias específicas en el flujo de datos en serie de la señal fuente S. Para este fin, las salidas de las ocho células Xi a Xs del registro de desplazamiento o desviación 2 se acoplan a las entradas correspondientes, denotadas 12, de la unidad detectora 10. En la presente modalidad, la unidad detectora 10 tiene tres salidas, denotadas como Oí, 02, y 32, para generar una primera, una segunda y una tercera señales de control, respectivamente. Esas salidas se acoplan a las entradas de la señal de control correspondientes Ci, c2 y c3, respectivamente, del circuito lógico LC. El circuito lógico LC funciona como sigue en respuesta a las señales de control aplicadas a sus entradas i, c2 y c3. El circuito lógico LC es capaz de convertir palabras fuente de 2 bits SW en palabras de canal de 3 bits. Como un ejemplo, los medios de conversión LC están adaptados para convertir las palabras fuente de 2 bits SW en palabras de canal de 3 bits CW de acuerdo con la siguiente Tabla 1.

Tabla 1 Puede observarse que convertir las palabras fuente de acuerdo con esta tabla da como resultado la preservación de la paridad, debido a que la paridad de las palabras fuente de n bits a ser convertida es igual a la paridad, después de la adición del módulo 2, de las palabras de canal de m bits correspondientes en las cuales son convertidas. Deberá notarse que el primer bit en la palabra fuente se aplica primero al primer registro de desplazamiento o desviación 2 y que el primer bit en la palabra de canal se suministra primero desde la salida 6 del registro de desplazamiento o desviación 4. Deberá notarse, además, que el circuito lógico LC convierte palabras fuente de 2 bits almacenadas en las células Xl f X2 en palabras de canal de 3 bits y almacena esas palabras de canal en las células Yi, Y2, Y3 del registro de desplazamiento o desviación 4, en respuesta de una ausencia de cualquier señal de control a las entradas de la señal de control c± c2 y c3. Cada conversión de esta manera es seguida por un desplazamiento sobre dos posiciones a la izquierda en el registro de desplazamiento 2, y un desplazamiento sobre tres posiciones a la izquierda en el registro de desplazamiento 4. El desplazamiento sobre dos posiciones en el registro de desplazamiento 2 es requerido para preparar el registro de desplazamiento 2, y de este modo el convertidor, para una conversión posterior.

El desplazamiento sobre tres posiciones en el registro de desplazamiento 4 es requisito para enviar la palabra de 'canal de 3 bits generada. El dispositivo de la Figura 1 puede ser utilizado para generar una señal de canal C en forma de una secuencia (d,k) que satisface la restricción d=l. Esto significa que está presente al menos un ?cero' entre dos 'unos' subsecuentes en el flujo de datos en serie en la señal de canal. Es decir, está prohibida una concatenación de dos o más 'unos' en la señal de canal. La conversión no modificada, tal como" por medio del dispositivo de la Figura 1, de combinaciones de dos palabras fuentes de 2 bits subsecuentes puede violar la restricción d=l. Esas combinaciones son las combinaciones 00 00' , las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits 101 101'; 00 01', las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits ?101 100'; ?10 00', las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits 001 101' y ?10 01', las cuales, debido a la conversión no modificada conducirían a las dos palabras de canal de 3 bits 001 100' . La ocurrencia de tales combinaciones deberá ser detectada de modo que pueda tomar lugar una codificación « • modificada de bloques de dos palabras fuente de 2 bits en bloques de dos palabras de canal de 3 bits. Posteriormente, además de la codificación ?normal' de palabras fuente de dos bits en palabras de canal de 3 bits, el dispositivo de la Figura 1 es capaz de detectar las combinaciones identificadas anteriormente y de realizar una codificación modificada, de modo que se satisfaga aún la restricción de d=l en la señal de canal. Puesto que las salidas de las células Xi a X del registro de desplazamiento 2 están acopladas a las entradas correspondientes de la unidad detectora 10, esta unidad detectora 10 es capaz de detectar la posición en el flujo de bits en serie de la señal fuente, donde la codificación no modificada de palabras fuente de 2 bits únicas en el flujo de bits en las palabras de canal de 3 bits únicas correspondientes conduciría a una violación de la restricción d=l en la señal de canal C, y está adaptada para suministrar una señal de control en su salida O? en respuesta a tal detección. De manera más específica, la unidad detectora 10 detecta si las células Xi a X4 comprenden una de las secuencias de 4 bits que se dan en la Tabla 2, y genera una primera señal de control en su salida Oí . Tan pronto como la unidad detectora 10 detecta una combinación del dos palabras fuente de 2 bits presentes en las cuatro posiciones de células Xi, x2, x3, x , combinación la cual es igual a una de las combinaciones dada en la columna izquierda de la Tabla 2, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada dada en la Tabla 2. Tabla 2 Como puede observarse de la Tabla, la conversión no modificada de las dos palabras fuente de 2 bits únicas conduce a una violación de la restricción d=l, puesto que ocurren dos 'unos' en el límite entre las dos palabras de canal obtenidas. El circuito lógico LC está por lo tanto adaptado para convertir, en un modo de codificación modificada, los bloques de dos palabras fuente de 2 bits dadas en la columna izquierda de la Tabla anterior en los bloques de dos palabras de canal de 3 bits dadas en la columna derecha en la Tabla 2. Como puede observarse, no ocurre ya violación de la restricción de d=l. Además, una de las dos palabras de canal de 3 bits es igual a una de las " cuatro palabras de canal de la Tabla 1, a saber la palabra de código 010. La razón para esto es que, en el lado del receptor, es posible una detección de esta palabra de canal de 3 bits que no pertenece al conjunto de cuatro palabras de canal de 3 bits de la Tabla 1, de modo que pueda realizarse una decodificación correspondiente, la cual es la inversa de la codificación definida con referencia a la Tabla 2. El bloque de dos palabras de canal de 3 bits, obtenido por medio de la codificación de conformidad con la Tabla 2, es suministrado por el circuito lógico LC a sus salidas ?? a o6, palabras de canal las cuales son suministradas a las seis células Yi a Ye del registro de desplazamiento 4. Se aclarará, además, que una conversión en las dos palabras fuente de 2 bits en dos palabras de canal de 3 bits por la unidad convertidora LC es seguida por un desplazamiento sobre cuatro posiciones a la izquierda en el portador de registro 2 y un desplazamiento sobre seis posiciones a la izquierda en el registro de desplazamiento . El desplazamiento sobre cuatro posiciones en el registro de desplazamiento 2 es requerido para preparar el registro de desplazamiento 2, y de este modo, el convertidor, para la conversión subsecuente. El desplazamiento sobre seis posiciones en el registro de desplazamiento 4 es requerido para enviar las dos palabras de canal de 3 bits generadas. Como se mencionó aquí anteriormente, la unidad detectora 10 está disponible para detectar secuencias específicas en el flujo de datos en serie de la señal fuente S. Para hacer el control por DC posible, el valor de la suma digital de ejecución (RDS) debe mantenerse dentro de ciertos límites. Por lo tanto, la unidad detectora 10 detecta si las células Xi a X6 comprenden una de las secuencias de 6 bits que se dan en la Tabla 3, y genera una segunda señal de control a su salida 02- Tabla 3 Tan pronto la unidad detectora 10 detecta una combinación de tres palabras fuente de 2 bits presentes en las seis posiciones de célula Xi, x2, x3, x4, X5, xß, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 3, el circuito lógico LC convierte la combinación de acuerdo con la codificación dada en la Tabla 3, donde el bit marcado como 'x' indica que puede hacerse una elección entre los valores '0' y ?l', dependiendo del valor de RDS de la señal en ese momento. Deberá notarse que el flujo de bits de las palabras de canal en la notación NRZI (sin retorno al inverso de cero) , lo cual significa que un 'uno' da como resultado una transición en la corriente de escritura para registrar la palabra de canal sobre un portador de registro magnético. Además, puede mostrarse que una entrada en la Tabla 2 puede ser omitida (por ejemplo la 4a entrada), de modo que se vuelva posible efectuar el control por DC estocástico creando la liberta de elección en la conversión de fuente a canal (por ejemplo 10 11 siendo convertido a 001 0x0) y tratando con las violaciones de d=l debido a la omisión de una entrada en la Tabla 2 por medio de las entradas adaptadas de la Tabla 3. De esta manera, el control de DC estocástico también puede ser efectuado cuando un bloque de dos palabras fuente de n bits consecutivas sea convertido en un bloque de dos palabras de canal de m bits consecutivas. De manera más específica, la unidad detectora 10 detecta si las células Xi a Xg comprenden una de las secuencias de 8 bits que se dan en la Tabla 4, y genera una tercera señal de control en su salida 03. Tan pronto la unidad detectora 10 detecta una combinación de tres palabras fuente de 2 bits presentes en las ocho posiciones de célula Xi, x2, x3, x4, X5, xß, X7, xa , combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 4, el circuito lógico LC convierte nuevamente la combinación de acuerdo con la codificación dada en la Tabla 4 en la secuencia de 12 bits dada en la columna de la derecha de esta Tabla 4.

Tabla 4 El uso de esta Tabla 4 garantiza una restricción k de k=ll. La conversión como para la Tabla 4 es nuevamente la preservación de la paridad. En lo anterior, las situaciones donde se requiere una codificación modificada son detectadas por la unidad detectora 10 de las palabras fuente. Deberá, sin embargo, notarse que la detección podría llevarse a cabo sobre las palabras de canal generadas. La Figura 2 muestra un segundo dispositivo codificador que es capaz de convertir palabras fuente de 2 bits en palabras de canal de 3 bits. Para el funcionamiento general de este dispositivo, se hace referencia a la descripción del dispositivo de la Figura 1. El dispositivo codificador mostrado en la Figura 2 será capaz de generar un código de canal con una restricción k=10 y RML=ß, como se explicará aquí posteriormente. Un requerimiento adicional para codificar las señales fuente es que la longitud de ejecución de transición mínima repetida en la señal de canal deberá ser limitada. La longitud de ejecución de transición mínima repetida se define como la longitud de la secuencia de las transiciones subsecuentes entre '0' y l'/ o: una secuencia 01010101010...', en el caso donde la restricción d es igual a 1. Como un ejemplo, la secuencia de bits '00 01 00 01' da como resultado, después de la conversión modificada utilizando la Tabla 2, la secuencia de bits '101 010 101 010' . De manera similar, la secuencia de bits '10 01 00 01' da como resultado, después de la conversión modificada utilizando la Tabla 2, la secuencia de bits '001 010 101 010' . Tales secuencias - cuando se concatenan con los patrones subsecuentes del tipo 1010... - deterioran la detección de los bits en un receptor. La restricción de la longitud de las secuencia 01 es de este modo favorable. Puesto que las salidas de las células Xi a X?0 del registro de desplazamiento 26 se acoplan a entradas correspondientes de la unidad detectora 28, esta unidad detectora 28 es capaz de detectar la posición en el flujo de bits en serie de la señal fuente, donde la codificación no modificada conduciría a una violación del requisito de que la longitud de ejecución de transición mínima repetida sea limitada, y está adaptada para suministrar la señal de control en su salida o3 en respuesta a tal detección. Además de las salidas Oí, 02 y 03, la unidad detectora 28 comprende la salida 04, acoplada a una entrada de señal de control correspondiente c del circuito lógico LC. De manera más específica, la unidad detectora 28 detecta si las células Xi a Xs comprenden las secuencias de 8 bits dadas en la Tabla 5, y genera una tercera señal de control en su salida 03.

Tan pronto la unidad detectora 28 detecta esta combinación de cuatro palabras fuente de 2 bits presentes en las ocho posiciones de célula Xi, x2, x3, x4, s» x-ß, xi , Xe» el circuito lógico LC convierte la combinación de acuerdo con la codificación dada en la Tabla 5 en una secuencia de bits de 12 bits como se da en la columna de derecha de esta Tabla 5. Tabla 5 donde el bit marcado como x puede ser O' o '1' bajo la influencia de los medios de control. El uso de la Tabla 5 restringe la longitud de ejecución de transición mínima repetida en la señal de canal (RML) a RML=6. Para poder usar la Tabla 5 correctamente, es obvio que en la Tabla 4 la tercera y cuarta entradas deben suprimirse, de modo que la Tabla 4 debe ser modificada en la Tabla 4' .

Tabla 4' bloque de 4 palabras fuente bloque de 4 palabras de canal De manera más específica, la unidad detectora 28 detecta si las células Xi a X?0 comprenden una de las secuencias de 10 bits dadas en la Tabla 6, y genera una tercera señal de control en su salida 04. Tan pronto la unidad detectora 28 detecta una combinación de cuatro palabras fuente de 2 bits presentes en las diez posiciones de célula xi, x2, x , x4, X5, xß, x7, Xs, x-9, X10 combinación la cual es igual a una de las combinaciones dadas en la columna izquierda de la Tabla 6, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada dada en la Tabla 6 en una secuencia de bits de 15 bits como se da en la columna derecha de esta Tabla 6.

Tabla 6 donde el bit marcado como x puede ser '0' o '1' bajo la influencia de los medios de control, excepto cuando esto condujera a una violación de las restricciones de k=10 o RML=6. El uso de esta Tabla 6 restringe la restricción de k a k=10. Si la unidad detectora 28 detecta esas dos combinaciones de cinco palabras fuente de 2 bits, el circuito lógico LC convierte la combinación, dependiendo del valor de RDS de la señal presente, eligiendo un valor de '0' o '1' para el bit marcado como x. La Figura 3 muestra un arreglo para precodificar la señal de canal en serie y recodificar la señal precodificada en un portador de registro. El flujo de bits de canal 38 se aplica a un precodificador 40. La señal de salida del precodificador 40 se suministra a una unidad de escritura 42 para escribir la señal en una pista sobre un portador de registro 44. El portador de registrp 44 puede ser un portador de registro magnético en forma longitudinal o de disco. El portador de registro puede ser alternativamente un portador de registro óptico, tal como un disco óptico 44' . La unidad de escritura 42 comprende una cabeza de escritura 46, la cual es una cabeza de escritura magnética, cuando la señal se registra sobre un portador de registro magnético, o una cabeza de escritura óptica, cuando la señal se registra sobre un portador de registro óptico.

La Figura 4 muestra una modalidad y un dispositivo decodificador para decodifiaar el flujo de bits de datos en serie obtenido por el dispositivo decodificador de la Figura 1, para obtener una señal fuente binaria. El dispositivo decodificador tiene una terminal de entrada 72 para recibir la señal de canal, la terminal de entrada 72 la cual está acoplada a una entrada 74 de un registro de desplazamiento 76, que comprende doce células Yi a Yi2. El registro de desplazamiento 76 funciona como un convertidor de en serie-en paralelo, de modo que los bloques de cuatro palabras de canal de 3 bits son aplicadas a las entradas ii a i?2 del circuito lógico 78. El circuito lógico 78 comprende las tres Tablas 1, 2, 3 y 4. Las salidas ?? a o8 del circuito lógico 78 están acopladas a las entradas de las células Xi a Xs de un registro de desplazamiento 80, el cual tiene una entrada 82 acoplada a una terminal de salida 84. Está presente un circuito detector 86, que tiene entradas ii a i?2, indicadas esquemáticamente por el número de referencia 88, acopladas las salidas de las células Yi a Y?2 respectivamente, del registro de desplazamiento 76, y las salidas Oí, 02 y 03 acopladas a las entradas de control Ci, c2 y c3 respectivamente, del circuito lógico 78. En ausencia de las señales de control, el circuito lógico 78 convierte la palabra de canal de 3 bits almacenada en las células Yi, Y2 y Y3 en sus palabras fuente de 2 bits correspondientes, como para la Tabla de conversión 1, y suministra la palabra fuente de 2 bits a las células Xx y X2- En presencia de la señal de control en la entrada ci, el "circuito lógico 78 convierte el bloque de dos palabras de canal de 3 bits almacenadas en las células Yi a Ye, en un bloque de dos palabras fuente de 2 bits, como para la conversión de la Tabla 2, y suministra las dos palabras fuente de 2 bits a las células Xi a X . En presencia de la señal de .control en la entrada c2, el circuito lógico 78 convierte el bloque de tres palabras de canal de 3 bits almacenadas en las células Yi a Yg en un bloque de tres palabras fuente de 2 bits, como para la conversión de la Tabla 3 y suministra las tres palabras fuente de 2 bits a las células Xi a X6- En presencia de la señal de control en la entrada c3, el circuito lógico 78 convierte el bloque de cuatro palabras de canal de -3 bits almacenadas en las células Yi a Y12 en un bloque de cuatro palabras fuente de 2 bits, como para la conversión de la Tabla 4, y suministra las cuatro palabras fuente de 2 bits a las células Xi a Xs. De esta manera, el flujo de datos en serie de la señal de canal es convertido en el flujo de datos en serie de la señal fuente. La información codificada suministrada a la entrada 72 podría haberse obtenido a partir de la reproducción de la información de un portador de registro, tal como un portador de registro magnético 90 o un portador de registro óptico 90' . Para este fin, el dispositivo de la Figura 6 comprende una unidad de lectura 92 para leer la información de una pista sobre el portador de registro, donde la unidad 92 comprende una cabeza de lectura para leer la información de la pista. La Figura 5 muestra una modalidad de un dispositivo decodificador para decodificar el flujo de datos en serie obtenido por el dispositivo codificador de la Figura 2, para obtener una señal fuente binaria. El dispositivo decodificador tiene une terminal de entrada 106 para recibir la señal de canal, terminal de entrada 106 la cual está acoplada a una entrada 108 de un registro de desplazamiento 110, que comprende doce células Yi a Y?2. El registro de desplazamiento 110 funciona como un convertidor de en serie-en paralelo de modo que los bloques de cinco palabras de 3 bits sin aplicados a las entradas ±? a i?5 de un circuito lógico 94. El circuito lógico 94 comprende las cuatro Tablas 1, 2, 3, 4, 5 y 6. Las salidas ?? a oío del circuito lógico 94 están acopladas a las entradas de las células Xi a Xio de un registro de desplazamiento 96, el cual tiene una salida 98 acoplada a una terminal de salida 100. Está presente un circuito detector 102, que tiene entradas ii a iis, indicadas esquemáticamente por la referencia numérica 112, acoplada a las salidas de las células Yx a Yi5 respectivamente, del registro de desplazamiento 110, y las salidas Oí, 02, 03 y 04 acopladas a las entradas de control Ci, c2, c3 y c4 respectivamente, del circuito lógico 94. Para el detector que utiliza las Tablas 1, 2, 3, y 4, se hace referencia a la Figura 4, y a la descripción de esta figura. El detector utiliza la Tabla 5 en una forma similar a la de la Tabla 4 para convertir cuatro palabras de canal de 3 bits en cuatro palabras fuente de 2 bits. En presencia de la señal de control en la entrada c , el circuito lógico 94 convierte el bloque de cinco palabras de canal de 3 bits almacenadas en las células Yi a Yi5 en un bloque de cinco palabras fuente de 2 bits, como para la conversión de la Tabla 6, y suministra las cinco palabras fuente de 2 bits a las células Xi a Xio- De esta manera, el flujo de datos en serie de la señal de canal es convertido en el flujo de datos en serie de la señal fuente. La información codificada suministrada a la entrada 106 podría haberse obtenido a partir de la reproducción de la información de un portador de registro, tal como un portador de registro magnético 114 o un portador de registro óptico 114' . Para este fin, el dispositivo en la Figura 7 comprende una unidad de lectura 104 para leer la información de una pista sobre el portador de registro, donde la unidad 104 comprende una cabeza de lectura/escritura 38 para leer la información de la pista y/o para escribir la información sobre la pista. Aunque la invención ha sido descrita con referencia a modalidades preferidas, debe notarse que esas no son ejemplos limitantes. De este modo, las diferentes modificaciones pueden ser evidentes a aquellos expertos en la técnica, sin apartarse del alcance de la invención, como se define en las reivindicaciones. La invención también se encuentra en cada una y todas las características o combinaciones de características novedosas .

Claims (16)

CAPITULO REIVINDICATORÍO Habiendo descrito la invención, se considera como una novedad y, por lo tanto, se reclama lo contenido en las siguientes REIVINDICACIONES :

1. Un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria (S) en un flujo de bits de datos de una señal de canal binaria (C) , donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, dispositivo el cual comprende medios de conversión (LC) concebidos para convertir las palabras fuente de n bits en fuentes de canal de m bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n caracterizado porque el dispositivo comprende, además, medios de control para llevar a cabo un control por DC sobre la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal.

2. Un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria (S) en un flujo de bits de datos de una señal de canal binaria (C) , donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, dispositivo el cual comprende medios de conversión (LC) concebidos para convertir las palabras fuente de n bits en fuentes de canal de m bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n caracterizado porque el dispositivo comprende, además, medios de control concebidos para reducir al mínimo la longitud de ejecución de transición mínima repetida sobre la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal.

3. El dispositivo de conformidad con la reivindicación 1 ó 2, caracterizado porque los medios de conversión (LC) están concebidos para convertir un bloque de p palabras fuente de "n bits consecutivas en un bloque de p palabras de canal de m bits consecutivas, al menos uno de los bits del bloque de p palabras de canal de m bits consecutivas es cualquiera de "0" ó "1" bajo la influencia de los medios de control, siendo p un entero el cual es mayor que 1.

4. El dispositivo de conformidad con la reivindicación 3, caracterizado porque, para p=3, n=2, m=3, los medios de conversión son concebidos para convertir bloques predeterminados de tres palabras en fuente de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de "0" o "1" bajo la influencia de los medios de control.

5. El dispositivo de conformidad con la reivindicación 3 ó 4, caracterizado porque, para p=4, n=2, m=3, los medios de conversión son concebidos para convertir bloques predeterminados de cuatro palabras fuente de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: y que, para p=5, n=2, m=3, los medios de conversión son concebidos para convertir bloques predeterminados de tres palabras fuente de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de "0" o "1" bajo la influencia de los medios de control.

6. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque el dispositivo comprende, además, medios precodificadores para precodificar la señal de canal para obtener una señal de canal precodificada, y medios de registro para registrar la señal de canal precodificada sobre el portador de registro.

7. El dispositivo de conformidad con la reivindicación 6, caracterizado porque el portador de registro es un portador de registro óptico.

8. Un método para codificar un flujo de bits de datos de una señal fuente binaria (S) un flujo de bits de datos de una señal de canal binario (C) , donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, siendo las palabras fuente convertidas en palabras de canal de bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son entero, con m>n, caracterizado porque el método lleva a cabo además, un control por DC sobre la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal.

9. El método de conformidad con la reivindicación 8, caracterizado porque un bloque de p palabras fuente de n bits consecutivas es convertido en un bloque de p palabras de canal de m bits consecutivas, uno de los bits de bloques de p palabras de canal de m bits consecutivas se elige bajo la influencia del control por DC, siendo p un entero el cual es mayor que 1.

10. El método de conformidad con la reivindicación 8 ó 9, caracterizado porque el método comprende, además, el paso de precodificar la señal de canal (C) para obtener una señal de canal precodificada, y el paso de registrar la señal de canal precodificada sobre el portador de registro.

11. El método de conformidad con la reivindicación 10, caracterizado porque el portador de registro es un portador de registro óptico.

12. Una señal de canal binario (C) que comprende un flujo de bits de datos, convertida de una señal fuente binaria (S) que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de m bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal de m bits corresponde a una de las palabras fuente de n bits de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n, caracterizado porque, en la señal de canal binario, está presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque de p palabras fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

13. Un portador de registro, que comprende una señal de canal binario (C) que comprende un flujo de bits de datos, convertida de una señal fuente binaria (S) que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal de m bits corresponde a una de las palabras fuente de n bits de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n, caracterizado porque, en la señal de canal binario, está presente un par de bloques de p palabras de canal' de m bits consecutivas, siendo convertidas del mismo bloque de p palabras fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

14. Un dispositivo para decodificar un flujo de "bit de datos de una señal de canal binaria (C) en un flujo de bits de datos de una señal fuente binaria (S) , donde flujo de bits de datos de la señal del canal se divide en palabras de canal de m bits, dispositivo el cual comprende medios de conversión (LC) concebidos para convertir las palabras de canal de m bits en f palabras fuente de n bits correspondientes de acuerdo con una conversión del tipo que preserva la paridad, donde m y n son enteros, con m>n caracterizado porque los medios de desconversión están concebidos también para desconvertir ulna secuencia de canl que comprende pares de de bloques de p palabras de canal de m bits consecutivas en los mismos bloques de p palabras fuente de n bits consecutivas, los pared de bloques de p palabras de canal de m bits consecutivas difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

15. El dispositivo de decodificación de conformidad con la reivindicación 14, caracterizado porque la decodificación se lleva a cabo de acuerdo con la siguiente tabla: cuando el bit marcado como x es "1" y la decodificación se lleva a cabo con las tablas decodificadas estándar: y bloque de 2 palabras fuente Bloque de 2 palabras de canal 10 01 001 010 cuando el bit marcado como x es "0".

16. El dispositivo de codificación de conformidad con la reivindicación 15, caracterizado porque la decodificación se lleva a cabo con la siguiente tabla: cuando el bit marcado como x es O'" o '1' y la decodificación se lleva a cabo de acuerdo con la siguiente tabla : cuando el bit marcado como x es '0' o