MXPA00008156A - Dispositivo para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes y decodificar palabras de canal de m bits en palabras fuentes de bits correspondientes - Google Patents

Abstract

Se describe un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria ( S ) en un flujo de bits de datos de una señal de canal binario ( C ), donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits ( X1, X2 ), dispositivo el cual comprende medios de conversión ( CM ) concebidos para convertir las palabras fuente de n bits en palabras de canal de m bits correspondientes ( Y1, Y2, Y3 ) de acuerdo con una conversión del tipo de Jacoby, donde m y n son enteros, con m>n. El dispositivo comprende además medios de control ( 10 ) para llevar a cabo el control por DC por la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal. Además, se describe un dispositivo de codificador para decodificar la señal de canal obtenida por medio del dispositivo codificador.

Description

DISPOSITIVO PARA CODIFICAR PALABRAS FUENTE DE N BITS EN PALABRAS DE CANAL DE M BITS CORRESPONDIENTES Y DECODIFICAR PALABRAS DE CANAL DE BITS EN PALABRAS FUENTE DE N BITS CORRES ONDIENTES CAMPO DE LA INVENCIÓN La invención se relaciona con un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, donde el flujo de bits de datos de la señal fuente se divide en n palabras fuente de n bits, dispositivo el cual comprende medios de conversión concebidos para convertir las palabras fuente de n bits en las palabras de m bits correspondientes de acuerdo con una conversión- del tipo de Jacoby donde n y m son entero, con m>n. La invención también se relaciona con un método para codificar un flujo de bits de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, las palabras fuentes son convertidas en las palabras de canal de . m bits correspondientes de acuerdo con una conversión del tipo de Jacoby, donde n y m son enteros, con m>n. La invención se relaciona además con una señal de canal binaria que comprende un flujo de bits de datos, convertida de una señal de fuente binaria que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal de m bits corresponde a una de las palabras fuente de m bits de acuerdo con una conversión del tipo de Jacoby, donde n y m son enteros, con m>n. La invención se relaciona además con una portador de registro que comprende una señal de canal binaria que comprende un flujo de bits de datos, convertida de una señal de fuente binaria que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada una de las palabras de canal ~de m bits corresponde a una de las palabras fuente de n bits de acuerdo con una conversión del tipo de Jacoby, donde n y m son enteros, con m>n. La invención se relaciona además con un dispositivo para decodificar un flujo de bits de una señal fuente binaria en un flujo de bits de datos de una señal fuente binaria, donde el flujo de bits de datos de la señal de canal se divide en palabras fuente de m bits, dispositivo el cual comprende medios de conversión concebidos para la desconversión de las palabras de canal de m bits en palabras fuente de n bits correspondientes de acuerdo con una desconversión del tipo de Jacoby, donde n y m son enteros, con m>n.

ANTECEDENTES DE LA INVENCIÓN Un dispositivo codificador y un dispositivo decodificador mencionados en lo anterior son conocidos de la USP 4,337,458 (código de canal de Jacoby). El documento describe un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria en un flujo de bits de datos de una señal de canal binaria, satisfaciendo una restricción de longitud de corrida (1,7). Esto significa, que en un flujo de datos en serie de la señal de canal, están presenten mínimamente un "cero" y máximamente siete "ceros" entre dos "unos" consecutivos en la señal de canal. A este respecto, deberá notarse que, normalmente, se aplica un paso de precodificación adicional a la secuencia restringida (1,7), dando como resultado una secuencia limitada en la longitud de la corrida con una longitud de la corrida mínima de 2 y una longitud de la corrida máxima 'de 8. El código del canal de Jacoby como tal no permite el control por CD del todo. Todas las conversiones de los bits fuente a bits canal son ambiguas. El control por CD implica la reducción de la energía del flujo de bits de canal cerca de la frecuencia cero. La depresión espectral en CD permite la recuperación del nivel umbral de la forma de onda detectada, lo cual es esencial para la recuperación de la temporización con el PLL.

BREVE DESCRIPCIÓN DE LA INVENCIÓN Un objeto de la presente invención es proporcionar un dispositivo mejorado para codificar palabras fuente de n bits en palabras de canal de m bits correspondientes de acuerdo con una conversión del tipo de Jacoby, de modo que se haga posible el control por CD. El dispositivo codificador de acuerdo con la invención se caracteriza porque el dispositivo comprende además medios de control para llevar a cabo el control por CD sobre la señal de canal binaria introduciendo la libertad de elección de la conversión de fuente a canal. La invención se basa en el reconocimiento de que el control por CD hará posible introducir ia libertad apropiada de elegir la conversión fuente a canal. Por lo tanto, se crearon dos opciones en la elección para algunas conversiones de fuente a canal predeterminadas. Ambas opciones son diferentes en un l' extra en el flujo de canal de los bits de datos en la notación NRZI, de modo que la diferencia es una transición extra en el flujo de canal de los bits de datos, la cual tiene el efecto de transformar los bits de depresiones en bits de área (o marca y no marcas en el caso del registro de cambio de fase) y viceversa después de la transición extra. Debido a esta transición extra, el llamado valor de la suma digital de ejecución (RDS) puede mantenerse dentro de ciertos límites, la cual es una condición suficiente para la generación de una depresión espectral en CD. Este tipo de control por CD será referido como control por CD estocástico. La RDS da una medida del contenido de baja frecuencia puesto que se define como la diferencia entre los totales de las longitudes de las depresiones y áreas en el flujo de canal de bits de datos. En el código de canal que preserva la paridad, por ejemplo descrita en la USP 5,477,222 (PHN 14448), el control por DC también se efectúa limitando la RDS dentro de ciertos límites. La diferencia principal con el principio de preservación de la paridad es que esta última necesita bits extra, llamados bits de preservación de la paridad, antes de la operación de codificación del canal para controlar el valor de la RDS. En esta invención, no son necesarios bits extra, puesto que los bits que permiten el control del valor de la RDS están presentes implícitamente en la conversión de fuente a canal con dobles opciones. La frecuencia de ocurrencia de esos puntos de control por DC en el flujo de bits de canal depende del contenido real del flujo de bits de la fuente, lo cual hace que el tipo de control por DC en esta invención sea de naturaleza estocástica. Esta invención tiene la ventaja de que la capacidad de un portador de registro puede agrandarse. El dispositivo codificador de acuerdo con la invención se caracteriza porque el dispositivo comprende además medios para sumar o agregar bits para llevar a cabo el control por CD adicional. El dispositivo codificador de acuerdo con la invención es adecuado para ser incluido en el arreglo de codificación, donde los bits de fusión se insertan después de cada q bits en un flujo de bits de canal en serie para realizar un control por DC extra. Esto puede ser adecuado si el control por DC estocástico como el introducido anteriormente se considera insuficiente. El propósito de los medios para sumar o agregar bits es sumar o agregar bits al flujo de bits de canal, para obtener una señal de salida del precodificador en la cual la potencia de la frecuencia cercana a cero del flujo de bits de canal se reduce aún más, mejorando el control por DC. Los bits agregados que están presentes en el flujo de bits de canal son usualmente conocidos como bits de fusión. La señal de salida del preccdificador es registrada sobre un portador de registro. La adición de una palabra de código de n bits a las palabras de código consecutivas permite un cambio del signo de la contribución de la RDS.

El método de acuerdo con la invención se caracteriza .porque el método lleva a cabo además el control por DC sobre las señales de canal binario introduciendo la libertad de elegir en la conversión de fuente a canal. La señal de acuerdo con la invención se caracteriza porque, en la señal de canal binaria, están presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque de p palabras en fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en una posición de bit únicamente en los bloques, siendo p un entero el cual es mayor de 1. El portador de registro de acuerdo con la invención se caracteriza porque, la señal de canal binaria, está presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque de p palabras fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor de bit en una posición de bits únicamente en los bloques, siendo p un entero el cual es mayor de 1. El dispositivo decodificador de acuerdo con la invención se caracteriza porque los medios de desconversión están también concebidos para desconvertir una secuencia de canal que comprende pares de bloques de p palabras de canal de m bits consecutivas en los mismos bloques de p palabras fuente de n bits consecutivas, los pares de bloques de p palabras de canal de m bits consecutivas difieren entre sí en el valor del bit en una posición de bit cuando únicamente en los bloques, siendo p un numero entero el cual es mayor de 1. Con este dispositivo, la señal de datos binaria de acuerdo con la invención, comprende un flujo de bits de datos, puede ser desconvertida en una señal fuente binaria que comprende un flujo de bits de datos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La invención será descrita mejor en la siguiente descripción de las Figuras en la cual La Figura 1 muestra una primera modalidad del dispositivo decodificador, La Figura 2 muestra una segunda modalidad del dispositivo decodificador, La Figura 3 muestra un ejemplo en la cual puede ser controlado el valor de RDS insertando bits de fusión en el flujo de bits de canal, La Figura 4 muestra un arreglo para precodificar la señal de canal en serie y registrar la señal precodificada sobre un portador de registre- La Figura 5 muestra una primera modalidad del dispositivo decodificador, y La Figura 6 muestra una segunda modalidad del dispositivo decodificador.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN La Figura 1 muestra un dispositivo decodificador que es capaz de convertir palabras fuente de dos bits en palabras de fuente de canal de tres bits. El . dispositivo tiene una terminal de prueba 1 para recibir un flujo de bits de datos de una señal fuente binaria S. La terminal 1 está acoplada a una entrada de un registro de desplazamiento de desviación 2 que tiene seis células Xi a X6, en el presente ejemplo, para recibir seis bits fuente consecutivos de la señal fuente S. El registro de desplazamiento desviación 2 funciona como un convertidor de en serie-paralelo. Las salidas de las células se acoplan a las entradas correspondientes ii a i6, respectivamente, de un circuito lógico LC, para suministrar los valores lógicos (Xi, ,Xß) de los bits fuente presentes en las células. El circuito lógico LC forma parte de los medios de conversión CM. El dispositivo incluye además un segundo registro de desplazamiento o desviación 4 que tiene 9 células Yx a Y9. El circuito lógico LC tiene nueve salidas Oí a Og. Esas salidas del circuito lógico LC están acopladas a~las entradas correspondientes de las nueve células Yi a Y_, respectivamente, del registro de desplazamiento o desviación 4. Una salida 6 del registro de desplazamiento o desviación 4 está acoplada a una terminal de salida 8. El registro de_ desplazamiento o desviación 4 funciona como un convertidor de en paralelo-en serie, para obtener una señal de canal binaria C. Además, está disponible una unidad detectora 10 "para detectar secuencias específicas en el flujo de datos en serie de la señal fuente S. Hasta este punto, en la salida de las seis células Xi a X del registro de desplazamiento o desviación 2 se acoplan a las entradas correspondientes, denotadas 12, de la unidad detectora 10. En la presente modalidad, la unidad detectora 10 tiene dos salidas, denotadas como 0? y 02, para generar una primera y una segunda señales de control, respectivamente. Esas salidas se acoplan a las entradas de la señal de control correspondientes ci y c2, respectivamente, del circuito lógico LC. El circuito lógico LC funciona como sigue en respuesta a las señales de control aplicadas a sus entradas Ci y c2. El circuito lógico LC es capaz de convertir palabras fuente de 2 bits SW en palabras de canal de 3 bits. Como un ejemplo, los medios de conversión LC están adaptados para convertir las palabras fuente de 2 tits SW en palabras de canal de 3 bits CW de acuerdo con la siguiente Tabla 1: Tabla 1 Tabla 1 (continuación) Deberá notarse que el primer bit en la palabra fuente se aplica primero al prime registro de desplazamiento o desviación 2 y que el primer bit en la palabra de canal se suministra primero desde la salida 6 del registro de desplazamiento o desviación 4. Deberá notarse además que el circuito lógico LC convierte palabras fuente de 2 bits almacenadas én las células Xi, X2 en palabras de canal de 3 bits y almacena esas palabras de canal en las células Yi, Y2, Y3 del registro de desplazamiento o desviación 4, en respuesta de una ausencia de cualquier señal de control a las entradas de la señal de control ci y c2. Cada conversión de esta manera es seguida por un desplazamiento sobre dos posiciones a la izquierda en el registro de desplazamiento 2, y un desplazamiento sobre tres posiciones a la izquierda en el registro de desplazamiento 4. El desplazamiento sobre dos posiciones en el registro de desplazamiento 2 es requisito para preparar el registro de desplazamiento 2, y de este modo el convertidor, para una conversión posterior. El desplazamiento sobre tres posiciones en el registro de desplazamiento 4 es requisito para enviar la palabra de canal de 3 bits generada. El dispositivo de la Figura 1 puede ser utilizado para generar una señal de canal C en forma de una "secuencia (d, k) que satisface la restricción d=l. Esto significa que está presente al menos un 'cero' entre dos 'unos' subsecuentes en el flujo de datos en serie en la señal de canal. Es decir, está prohibida una concatenación de dos o más 'unos' en la señal de canal. La conversión no_ modificada, tal como por medio del dispositivo de la Figura 1, de combinaciones de dos palabras fuentes de 2 bits subsecuentes puede violar la restricción d=l. Esas combinaciones son las combinaciones 00 00', las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits 101 101'; 00 01', las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits ?101 100'; 10 00', las cuales, debido a la conversión no modificada, conducirían a las dos palabras de canal de 3 bits '001 101' y ?10 01', las cuales, debido a la conversión no modificada conducirían a las dos palabras de canal de 3 bits 001 100' . La ocurrencia de tales combinaciones deberá ser detectada de modo que pueda tomar lugar una codificación modificada de bloques de dos palabras fuente de 2 bits en bloques de dos palabras de canal de 3 bits. Posteriormente, además de la codificación 'normal' de palabras fuente de dos " bits en palabras de canal de 3 bits, el dispositivo de la Figura 1 es capaz de detectar las combinaciones identificadas anteriormente y de realizar una codificación modificada, de modo que se satisfaga aún la restricción de d=l en la señal de canal . Puesto que las salidas de las células Xt._a X4 del registro de desplazamiento 2 están acopladas a las entradas correspondientes de la unidad detectora 10, esta unidad detectora 10 es capaz de detectar la posición en el flujo de bits en serie de la señal fuente, donde la codificación no modificada de palabras fuente de 2 bits únicas en el flujo de bits en las palabras de canal de 3 bits únicas correspondientes conduciría a una violación de la restricción d=l en la señal de canal C, y está adaptada para suministrar una señal de control en su salida Oí en respuesta a tal detección . De manera más específica, la unidad detectora 10 detecta si las células Xi a X comprenden una de las secuencias de 4 bits que se dan en la Tabla 2, y genera una primera señal de control en su salida 0X . Tan pronto como la unidad detectora 10 detecta una combinación de dos palabras fuente" de 2 bits presentes en las cuatro posiciones de células Xi, x2, x3, x4, combinación la cual es igual a una de las combinaciones dada en la columna izquierda de la Tabla 2, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada dada en la Tabla 2: Tabla 2 Como puede observarse de la Tabla, lá conversión no modificada de las dos palabras fuente de 2 bits únicas conduce a una violación de la restricción d=l, puesto que ocurren dos 'unos' en el límite entre las dos palabras de canal obtenidas . El circuito lógico LC está por lo tanto adaptado para convertir, en un modo de codificación modificada, los bloques de dos palabras fuente de 2 bits dadas en la columna izquierda de la Tabla anterior en los bloques de dos palabras de canal de 3 bits dadas en la columna derecha en la Tabla 2. Como puede observarse, no ocurre ya violación de la restricción de d=l. Además, una de las dos palabras de canal de 3 bits es igual a una de las cuatro palabras de canal de la Tabla 1, a saber la palabra de código 000. La razón para esto es que, en el lado del receptor, es posible una detección de esta palabra de canal de 3 bits que no pertenece al conjunto de cuatro palabras de canal de 3 bits de la Tabla 1, de modo que pueda realizarse una decodificación correspondiente, la cual es la inversa de la codificación definida con referencia a la Tabla 2. El bloque de dos palabras de canal de 3 bits, obtenido por medio de la codificación de conformidad con la Tabla 2, es suministrado por el circuito lógico LC a sus salidas oí a oe, palabras de canal las cuales son suministradas a las seis células Yi a Ye del registro de desplazamiento 4. Se aclarará además que una conversión en las dos palabras fuente de 2 bits en dos palabras de canal de 3 bits por la unidad convertidora LC es seguida por un desplazamiento sobre cuatro posiciones a la izquierda en el portador de registro 2 y un desplazamiento sobre seis posiciones a la izquierda en el registro de desplazamiento 4. El desplazamiento sobre cuatro posiciones en el registro de desplazamiento 2 es requisito para preparar el registro de desplazamiento 2, y de este modo, el convertidor, para la conversión subsecuente. El desplazamiento sobre seis posiciones en el registro de desplazamiento 4 es requisito para enviar las dos palabras de canal de 3 bits generadas. Como se mencionó aquí anteriormente, la unidad detectora 10 está disponible para detectar secuencias específicas en el flujo de datos en serie de la señal fuente S. Para hacer el control por CD posible, el valor absoluto de la suma digital de ejecución (RDS) debe ser limitado. Por lo tanto, la unidad detectora 10 detecta si las células Xx a Xß comprenden una de las secuencias de 6 bits que se dan en la Tabla 3, y genera una segunda señal de control a su salida 02.

Tabla 3 Tan pronto la unidad detectora 10 detecta una combinación de tres palabras fuente de 2 bits presentes en las seis posiciones de célula i, x2, x3, x , x5, x6, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 3, el circuito lógico LC convierte la combinación de acuerdo con " la codificación dada en la Tabla 3, donde el bit marcado como 'x' es un bit de control por CD e indica que puede hacerse una elección entre los valores '0' y '1', dependiendo del valor de RDS de la señal y la disparidad de la secuencia de bit de canal después del bit de control por CD 'x' hasta el siguiente bit de control por CD 'x' . Deberá notarse que el flujo de bits de las palabras de canal en la notación NRZI (sin retorno al inverso de cero) , lo cual significa que un 'uno' da como resultado una transición en la corriente de escritura para registrar la señal de canal sobre un portador de registro. Este portador de registro puede ser un portador de registro magnético o un portador de registro óptico pero no se limita a esos dos tipos. En otra modalidad, la unidad detectora 10 detecta si las células Xi a Xß comprenden una de las secuencias de seis bits que se dan en la Tabla 4, y genera una segunda señal de control en su salida 02. Para el bloque de 3 palabras fuente, son posibles dos posiciones para el bit de control por CD 'x' .

Tabla 4 Tan pronto la unidad detectora 10 detecta una combinación de tres palabras fuente de 2 bits presentes en las seis posiciones de célula xi, x2, x3, x4, X5, x^, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 4, el circuito lógico LC convierte nuevamente la combinación de acuerdo con la codificación dada en la Tabla 4, para controlar el contenido de CD de la señal que está presente. También es obvio para aquellos expertos en la técnica que, haciendo una mezcla de la Tabla 3 y la Tabla 4, línea después de la línea, pueden ser construidas otras tablas adecuadas para llevar a cabo el control por CD. Además, puede mostrarse que una entrada en la Tabla 2 puede ser omitida (por ejemplo la 4a entrada), de modo que se vuelva posible efectuar el control por CD estocástico creando la liberta de elección en la conversión de fuente a canal (por ejemplo 11 11 siendo convertido a 010 0x0) y tratando con las violaciones de d=l debido a la omisión de una entrada en la Tabla 2 por medio de las entradas adaptadas de la Tabla " 3. De esta manera, el control de CD estocástico también puede ser efectuado cuando un bloque de dos palabras fuente de n bits consecutivas sea convertido en un bloque de dos palabras de canal de m bits consecutivas. La Figura 2 muestra otra modalidad de la invención, que requiere 4 en lugar de 3 tablas de codificación, con un dispositivo codificador que es capaz de convertir palabras fuente de 2 bits en palabras de canal de 3 bits. El dispositivo tiene una terminal de entrada 1 para recibir un flujo de bits de datos de una señal fuente binaria S. La terminal 1 está acoplada a una entrada de un registro de desplazamiento 14 que tiene ocho células Xi a Xs, en el presente ejemplo, para recibir ocho bits fuente consecutivos de la señal fuente S. El registro de desplazamiento 14 funciona como un convertidor de en serie-en paralelo. Las salidas de las células están acopladas a las entradas correspondientes ±? a is, respectivamente, de un circuito lógico LC, para suministrar los valores lógicos (Xi, , X8) de los bits fuente presentes en las células. El circuito lógico LC forma parte de los medios de conversión CM. El dispositivo incluye además un segundo registro de desplazamiento 20 que tiene doce células Yi a Yi2. El circuito lógico LC tiene doce salidas oí a 012. Esas salidas del circuito lógico LC se acoplan a las entradas correspondientes de las doce células Yi a Y12 respectivamente, -del registro de desplazamiento 20. Una salida 22 del registro de desplazamiento 20 está acoplada a una terminal de salida 24. El registro de desplazamiento 4 funciona como un convertidor de en 'paralelo-en serie, para obtener la señal de canal binario C. Además, está disponible una unidad detectora 10 para detectar secuencias específicas en el flujo de datos en serie de la señal fuente S. Hasta este punto, las salidas de las ocho células Xi a Xa del registro de desplazamiento 2 se acoplan a las entradas correspondientes, denotadas como 12, de la unidad detectora 10. En la presente modalidad, la unidad detectora 10 tiene tres salidas (para la Tabla 2, la Tabla 3 y la Tabla 4) , denotadas como ol r o2 y o3, para generar una primera, una segunda y una tercera señales de control, respectivamente. Esas salidas están acopladas a entradas de señales de control correspondientes ci, c2 y c3, respectivamente, del circuito lógico LC. Una descripción del funcionamiento adicional de este dispositivo puede encontrarse en la descripción de la Figura 1. Como se mencionó anteriormente, la unidad detectora 10 está disponible para detectar secuencias específicas en un flujo de datos en serie de la señal fuente S. Para hacer posible el control por CD, el valor de la suma digital de ejecución (RDS) debe mantenerse dentro de ciertos límites. Esta unidad detectora es capaz de detectar las mismas -secuencias específicas que el detector presente en el dispositivo codificador como se describió en la Figura 1 y en las Tablas 1, 2, 3 y 4. Además, la unidad detector 10 detecta si las células Xj. a s comprenden una o más de las secuencias de 8 bits que se dan en la Tabla 5, y genera una tercera señal de control en su salida o3.

Tabla 5 Tan pronto la unidad detectora 10 detecta una combinación de cuatro palabras fuente de 2' bits presentes en las ocho posiciones de célula xi, x2, x3, x4, x5, Xß, X7, Xs. combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 5, el circuito lógico LC convierte la combinación de acuerdo con la codificación dada en la Tabla 5, donde el bit marcado como 'x' indica que puede hacerse una elección entre los valores '0' y '1', dependiendo del valor de RDS de la señal en ese momento. En otra modalidad, la unidad detectora 10 detecta si las células Xi a X8 comprenden una de las secuencias de 8 bits que se dan en la Tabla 6 y genera una tercera señal de control en su salida 03. Para el bloque de 4 palabras fuente, son posibles tres posiciones para el bit de control por DC 'x' .

Tabla 6 Tabla 6 (continuación) Tan pronto la unidad detectora 10 detecta una combinación de cuatro palabras fuente de 2 bits presentes en las ocho posiciones de célula xx, x2, x3, x4, x5, x6, x7, x8, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 6, el circuito lógico LC nuevamente convierte la combinación de acuerdo con la codificación dada en la Tabla 6, para controlar el contenido de CD de la señal que está presente. En otra modalidad, la unidad detectora 10 detecta si las células Xi a X8 comprenden una de las secuencias de 8 bits que se dan en la Tabla 7, y genera una tercera señal de control en su salida 03.

Tabla 7 Tabla 7 (continuación) Tan pronto la unidad detectora 10 detecta una combinación de cuatro palabras fuente de 2 bits presentes en las ocho posiciones de célula xi, x2, x , x4, X5, X?,, x7, x8, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la Tabla 7, el circuito lógico LC nuevamente convierte la combinación de acuerdo con la codificación dada en la Tabla 7, para controlar ~el contenido de CD de la señal que está presente. También es obvio para aquellos expertos en la técnica, que haciendo una mezcla de la Tabla 5, la Tabla 6 y la Tabla 7, línea después de línea, pueden construirse otras tablas, cada uno con un máximo de 4 líneas, adecuadas para llevar a cabo el control por CD. Como se estableció anteriormente, los dispositivos descritos anteriormente son adecuados para ser incluidos en el arreglo de codificación, donde se insertan bits de fusión después de cada q bits en un flujo de bits de canal en serie para realizar un control por CD extra. Esto puede ser adecuado si el control por CD estocástico como el introducido anteriormente se considera—insuficiente, dependiendo de la aplicación específica contemplada. La Figura 3 muestra une ejemplo de la forma en la cual puede ser controlado el valor de RDS insertando bits de fusión en el flujo de bits de canal. En una cierta posición en el flujo de bits de canal 26, la RDS tiene un cierto valor RDS1. Se insertan entonces dos bits de fusión x y y en el flujo de bits para controlar el valor de RDS. Debido a que el código de Jacoby tiene una restricción de d=l, debe hacerse una elección entre los bits de fusión '00' , por un lado, y '01' o '10', por otro lado. La elección permite un cambio del signo de la contribución de la RDS detrás de los bits de fusión. Por medio del arreglo mostrado en la Figura 3, es posible mantener el contenido de CD del flujo de bits de canal cerca de cero. — En una posición en el flujo de bits del canal 28, q bits después de la posición 26, se muestran los valores resultantes de RDS2. Está claro de este ejemplo que, observando los valores de RDS2, puede hacerse la elección apropiada en la posición 26 para controlar el contenido de CD por la señal de canal. Los dispositivos descritos anteriormente son muy adecuados para ser incluidos en el arreglo de codificación, donde se insertan dos bits de fusión después de cada q bits en un flujo de bits de canal en serie para controlar el contenido de CD de la señal de canal. La Figura 4 muestra esquemáticamente tal arreglo para precodificar la señal de canal en serie y recodificar la señal precodificada sobre un portador de registro. El flujo de bits fuente 30 es aplicado a un codificador 76. La señal de salida del codificador 76, el flujo de bits del canal 80, es suministrado a un fusor o mezclador (d+l)T 78 donde, (debido al hecho de que en este caso d=l) se agregan dos bits de fusión. El flujo de bits de canal es entonces suministrado a un precodificador 32. La señal de salida del precodificador es aplicada a un generador de señales de control 82, el cual general la señal de control para el fusor o mezclador (d+l)T 78, para controlar aquellos bits de fusión que van a ser insertados en el flujo de bits de canal 80 (véase la Figura 3) . La señal de salida del precodificador es suministrada a una unidad de escritura 34 para escribir la señal en una pista sobre un portador de registro 76. El portador de registro 36 puede ser un portador de registro magnético en forma longitudinal o de disco. El portador de registro puede ser alternativamente un portador de registro óptico, tal como un disco óptico 36' . La unidad de escritura 34 comprende una cabeza de escritura 38, la cual es una cabeza de escritura magnética, cuando se registra la señal sobre un portador de registro magnético, o una cabeza de escritura óptica, cuando la señal se registra sobre un portador de registro óptico.

La Figura 5 muestra una modalidad de un dispositivo decodificador para decodificar el flujo de bits de datos en serie obtenido por el dispositivo decodificador de la Figura -1, para obtener una señal fuente binaria. El dispositivo decodificador tiene una terminal de entrada 40 para recibir la señal de canal, la terminal de entrada 40 la cual está acoplada a una entrada 42 de un registro de desplazamiento 44, que comprende nueve células Yi a Yg. El registro de desplazamiento 44 funciona como un convertidor de en serie-en paralelo, de modo que los bloques de 3 palabras de canal de 3 bits son aplicadas a las entradas ii a ig del circuito lógico 50. El circuito lógico 50 comprende las Tablas 1, 2 y 3 o las Tablas 1, 2 y 4. Las salidas Oí a o6 del circuito lógico 50 están acopladas a las entradas de las células X? a X6 de un registro de desplazamiento 52, el cual tiene una entrada 54 acoplada a una terminal de salida 56. Está presente un circuito detector 48, que tiene entradas i a ig, indicadas esquemáticamente por el número de referencia 60, acopladas las salidas de las células Yi a Yg respectivamente, del registro de desplazamiento 44, y las salidas Oí y o2 acopladas a las entradas de control ci y c , respectivamente, del circuito lógico 50. En ausencia de las señales de control, el circuito lógico 50 convierte la palabra de canal de 3 bits almacenada en las células Yi, Y2 y Y3 en sus palabras fuente de 2 bits correspondientes, como para la Tabla de conversión 1, y suministra la palabra fuente de 2 bits a las células Xi y X2. En presencia de la señal de control en la entrada ci, el circuito lógico 50 convierte el bloque de dos palabras de canal de 3 bits almacenadas en las células Y± a Ye en un bloque de dos palabras fuente de 2 bits, como para la conversión de la Tabla 2, y suministra las dos palabras fuente de 2 bits a las células Xi a X4. En presencia de la señal de control en la entrada c2, el circuito lógico 50 convierte el bloque de tres palabras de canal de 3 bits almacenadas en las células Yi a Yg en un bloque de tres palabras fuente de 2 bits, como para la conversión dfe la Tabla 3 o la conversión de la Tabla 4, y suministra las tres palabras fuente de 2 bits a las células Xi a Xß . De esta manera, el flujo de datos en serie de la señal de canal es convertido en el flujo de datos en serie de la señal fuente. La información codificada suministrada a la entrada 40 podría haberse obtenido a partir de la reproducción de la información de un portador de registro, tal como un portador de registro magnético 36 o un portador de registro óptico 36' . Hasta este punto, el dispositivo de la Figura 4 comprende una unidad de lectura 34 para leer ia información de una pista sobre el portador de registro, donde la unidad 34 comprende una cabeza de lectura/escritura 38 para leer la información de la pista y/o para escribir la información sobre la pista. La Figura 6 muestra una modalidad de un dispositivo -decodificador para decodificar el flujo de datos en serie obtenido por el dispositivo codificador de la Figura 2, para obtener una señal fuente binaria. El dispositivo decodificador tiene une terminal de entrada 58 para recibir la señal de canal, terminal de entrada 58 la cual está acoplada a una entrada 60 de un registro de desplazamiento 62, que comprende doce células Yi a Yi2. El registro de desplazamiento 62 funciona como un convertidor de en serie-en paralelo de modo que los bloques de cuatro palabras de 3 bits son aplicados a las entradas ii a i?2 de un circuito lógico 64. El circuito lógico 64 comprende las Tablas 1 y 2 y una de las Tablas 3 ó 4 y una de las Tablas 5 ó 6 ó 7. Las salidas oí a o8 del circuito lógico 64 están acopladas a las entradas de las células Xi a X8 de un registro de desplazamiento 66, el cual tiene una salida 68 acoplada a una terminal de salida 70. Está presente un circuito detector 72, que tiene entradas ii a i?2, indicadas esquemáticamente por la referencia numérica 74, acoplada a las salidas de las células Yi a Y?2 respectivamente, del registro de desplazamiento 62, y las salidas Oí, 02 y 03 acopladas a las entradas de control ci, c2 y c3 respectivamente, del circuito lógico 64.

En ausencia de las señales de control, el circuito lógico 64 convierte la palabra de canal de 3 bits almacenada en las células Yi, Y2 y Y3 en su palabra fuente de 2 bits correspondiente, como para la Tabla de conversión 1, y suministra la palabra fuente de 2 bits a las células Xi y X2. En presencia de la señal de control en la entrada ci, el circuito lógico 64 convierte el bloque de dos palabras de canal de 3 bits almacenadas en las células Yi a Yß en un bloque de dos palabras fuente de 2 bits, como para la conversión de la Tabla 2, y suministra las dos palabras fuente de 2 bits a las células Xi a X4. En presencia de la señal de control en la entrada c2, el circuito lógico 64 convierte el bloque de tres palabras de canal de 3 bits almacenadas en las células Yi a Yg en un bloque de tres palabras fuente de 2 bits, como para la conversión de la Tabla 3 o la conversión de la Tabla 4, y suministra las tres palabras fuente de 2 bits a las células Xi a Xß . En presencia de la señal de control en la entrada c3, el circuito lógico 64 convierte el bloque de cuatro palabras de canal de 3 bits almacenadas en las células Yi a Y?2 en un bloque de cuatro palabras fuente de 2 bits, como para la conversión de la Tabla 5, o la conversión de la Tabla 6 o la conversión de la Tabla 7, y suministra las cuatro palabras fuente de 2 bits a las células Xi a X8.

De esta manera, el flujo de datos en serie de la señal de canal es convertido en el flujo de datos en serie_de la señal fuente. La información codificada suministrada a la entrada 58 podría haberse obtenido a partir de la reproducción de la información de un portador de registro, tal como un portador de registro magnético 36 o un portador de registro óptico 36' . Hasta este punto, el dispositivo en la Figura 5 comprende una unidad de lectura 34 para leer la información de una pista sobre el portador de registro, donde la unidad 34 comprende una cabeza de lectura/escritura 38 para leer la información de la pista y/o para escribir la información sobre la pista. Aunque la invención ha sido descrita con referencia a modalidades preferidas, debe notarse que esas no son ejemplos limitantes. De este modo, las diferentes modificaciones pueden ser evidentes a aquellos expertos en la técnica, sin apartarse del alcance de la invención, como se define en las reivindicaciones. La invención también se encuentra en cada una y todas las características o combinaciones de características novedosas .

Claims (23)

CAPITULO REIVINDICATORÍO Habiendo descrito la invención, se considera como una novedad y, por lo tanto, se reclama lo contenido en las siguientes REIVINDICACIONES :

1. Un dispositivo para codificar un flujo de bits de datos de una señal fuente binaria (S) en un flujo de bits de datos de una señal de canal binaria (C) , donde el flujo de bits de datos de la señal fuente se divide en n palabras fuente de n bits, dispositivo el cual comprende medios de conversión (LC) concebidos para convertir las palabras fuente de n bits en fuentes de canal de n bits correspondientes de acuerdo con una conversión del tipo de Jacoby, donde m y n son enteros, con m>n caracterizado porque" el dispositivo comprende además - medios de control para llevar a cabo un control por DC sobre la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal.

2. El dispositivo de conformidad con la reivindicación 1, caracterizado porque los medios de conversión (LC) están concebidos para convertir un bloque de p palabras fuente de n bits consecutivas en un bloque de p palabras de canal de n bits consecutivas, al menos uno de los bits del bloque de p palabras de canal de m bits consecutivas es cualquiera de "O" ó "1" bajo la influencia de los medios de control, siendo p un entero el cual es mayor que 1.

3. El dispositivo de conformidad con la reivindicación 2, caracterizado porque, para p=3, n=2, m=3, los medios de conversión (LC) son concebidos para convertir bloques predeterminados de tres palabras en fuente de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de " 0" ó "1" bajo la influencia de los medios de control.

4. El dispositivo de conformidad con la reivindicación 2, caracterizado porque, para p=3, n=2, m=3, los medios de conversión (LC) son concebidos para convertir bloques predeterminados de tres palabras fuente de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de " 0" ó "1" bajo la influencia de los medios de control.

5. El dispositivo de conformidad con la reivindicación 2, caracterizado porque, para p=4, n=2, m=3, los medios de conversión (LC) son concebidos para convertir bloques predeterminados de cuatro palabras fuente de 2 bits consecutivas en bloques de cuatro palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de \\ c0¡"" ó "1" bajo la influencia de los medios de control.

6. El dispositivo de conformidad con la reivindicación 2, caracterizado porque, para p=4, n=2, m=3, los medios de conversión (LC) son concebidos para convertir bloques predeterminados de cuatro palabras fuente de 2 bits consecutivas en bloques de cuatro palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: donde el bit marcado como x puede ser cualquiera de " 0" ó "1" bajo la influencia de los medios de control.

7. El dispositivo de conformidad con la reivindicación 2, caracterizado porque, para p=4, n=2, m=3, los medios de conversión (LC) son concebidos para convertir bloques predeterminados de cuatro palabras fuente de 2 bits consecutivas en bloques de cuatro palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla: (continuación) bloque de 4 palabras fuente Bloque de 4 palabras de canal 10 01 10 00 010 000 00x 000 donde el bit marcado como x puede ser cualquiera de "0" ó "1" bajo la influencia de los medios de control.

8. Un dispositivo para codificar un flujo de bits de datos de ulna señal fuente binaria (S) en un flujo de datos de ulna señal de canal binario (C) donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, dispositivo el cual comprende medios de conversión (LC) concebidos para convertir las palabras fuente en palabras de canal de m bits correspondientes de tal manera que las palabras de canal de m bits carecen de bits sucesivos que tienen un valor binario que da como resultado transiciones de señal, caracterizado porque el dispositivo comprende además medios de control para llevar a cabo el control por DC estocástico sobre la señal de canal binario introduciendo la libertad de elegir en la conversión de fuente a canal.

9. El dispositivo de conformidad con la reivindicación 1, caracterizado porque n=2, m=3, y porque la conversión del tipo de Jacoby comprende convertir palabras fuente de 2 bits en palabras fuente de canal de 3 bits de acuerdo con la siguiente tabla: y donde la conversión del tipo de Jacoby comprende además convertir dos palabras fuente de 2 bits consecutivas en dos palabras de canal de 3 bits consecutivas de acuerdo con la siguiente tabla:

10. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque el dispositivo comprende además medios precodificadores para precodificar la señal de canal para obtener ulna señal de canal precodificada, y medios de registro para registrar la señal de canal precodificada sobre el portador de registro.

11. El dispositivo de conformidad con la reivindicación 10, caracterizado porque el portador de registro es un portador de registro óptico.

12. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque el dispositivo comprende además medios para sumar o agregar bits para llevar a cabo el control por DC adicional.

13. Un método para codificar un flujo de bits de datos de ulna señal fuente binaria (S) un flujo de bits de datos de ulna señal de canal binario (C) , donde el flujo de bits de datos de la señal fuente se divide en palabras fuente de n bits, siendo las palabras fuente convertidas en palabras de canal de m bits correspondientes de acuerdo con ulna conversión del tipo de Jacoby, donde m y n son entero, con m>n, caracterizado porque el método lleva a cabo además un control por DC sobre la señal de canal binaria introduciendo la libertad de elegir en la conversión de fuente a canal.

14. El método de conformidad con la reivindicación 13, caracterizado porque un bloque de p palabras fuente de n bits consecutivas es convertido en un bloque de p palabras de canal de m bits consecutivas, uno de los bits de bloques de p palabras de canal de m bits consecutivas se elige bajo la influencia del control por DC, siendo p un entero el cual es mayor que 1. 5_* * >

15. El método de conformidad con la reivindicación 13 ó 14, caracterizado porque el método comprende además el paso de precodificar la señal de canal (C) para obtener ulna señal de canal precodificada, y el paso de registrar la señal de canal precodificada sobre el portador de registro.

16. El método de conformidad con la reivindicación 15, caracterizado porque el portador de registro es un portador de registro óptico.

17. El método de conformidad con la reivindicación 13, 14, 15 ó 16, caracterizado porque el método agrega además bits de fusión a palabras de código consecutivas para llevar a cabo el control por DC adicional.

18. Ulna señal de canal binario (C) que comprende un flujo de bits de datos, convertida de ulna señal fuente binaria (S) que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente- de n bits, la señal de canal comprende palabras de canal de m bits, cada ulna de las palabras de canal de m bits corresponde a ulna de las palabras fuente de n bits de acuerdo con ulna conversión del tipo de Jacoby, donde m y n son enteros, con m>n, caracterizado porque, en la señal de canal binario, está presente un par de bloques de p palabras de canal de m bits consecutivas, siendo convertidas del mismo bloque _ de p palabras fuente de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en ulna posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

19. La señal de conformidad con la reivindicación "18, caracterizada porque la señal comprende además bits de fusión agregados a las palabras de código consecutivas para llevar a cabo un control por DC adicional.

20. Un portador de registro, que comprende ulna señal de canal binaria (C) que comprende un flujo de bits de datos, convertido de ulna señal fuente binaria (S) que comprende un flujo de bits de datos, donde el flujo de bits de datos de la señal fuente comprende palabras fuente de n bits, la señal de canal comprende palabras de canal de m bits, cada ulna de las palabras de canal de m bits corresponde a ulna de las palabras fuente de n bits de acuerdo con ulna conversión" del tipo de Jacoby, donde m y n son enteros, con m>n, caracterizado porque, la señal de canal binario, está presente un par de bloques en p palabras del canal de m bits consecutivas, siendo convertidas en el mismo bloque de p palabras de n bits consecutivas, los bloques del par difieren entre sí en el valor del bit en ulna posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

21. Un dispositivo para decodificar un flujo de bit de datos de ulna señal de canal binaria (C) en un flujo de bits de datos de ulna señal de fuente binaria (S) , donde el flujo de bits de datos de la señal de canal se divide en palabras de canal de m bits, dispositivo el cual comprende medios de desconversión (LC) concebidos para desconvertir las palabras de canal de m bits en palabras fuente de n bits correspondientes de acuerdo con ulna desconversión del tipo de Jacoby, donde m y n son enteros, con m>n, caracterizado porque los medios de desconversión están también concebidos para desconvertir ulna frecuencia de canal que comprende pares de bloques de p palabras de canal de m bits consecutivas en el mismo bloque de p palabras fuente de n bits consecutivas, los pares de bloques de p palabras de canal de m bits consecutivas difieren entre sí en el valor del bit en ulna posición de bit únicamente en los bloques, siendo p un entero el cual es mayor que 1.

22. El dispositivo de decodificación de conformidad con —la reivindicación 21, caracterizado porque la decodificación se lleva a cabo de acuerdo con la siguiente tabla: cuando el bit marcado como x es "0" y la decodificación se lleva a cabo con las siguientes tablas: cuando el bit marcado como x es "1".

23. El dispositivo de codificación de conformidad con la reivindicación 22, caracterizado porque la decodificación se lleva a cabo con la siguiente tabla: (Continuación) bloque de 3 palabras fuente bloque de 3 palabras de canal 010 000 0x0 10 01 11 cuando el bit marcado como x es 0' y la decodificación se lleva a cabo de acuerdo con las siguientes tablas y cuando el bit marcado como x es "i'