JP3636910B2

JP3636910B2 - ラインドライバ回路

Info

Publication number: JP3636910B2
Application number: JP35075398A
Authority: JP
Inventors: 毅宇賀
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2005-04-06
Anticipated expiration: 2018-11-24
Also published as: JP2000165456A

Description

【０００１】
【発明の属する技術分野】
本発明は、ラインドライバ回路、特に半導体集積回路（ＩＣ）を用いたＡＭＩ（ＡｌｔｅｒｎａｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）信号を送出するラインドライバ回路に関する。
【０００２】
【従来の技術】
ラインドライバ回路は、伝送路に伝送信号を送出する為の回路であり、代表的な伝送信号としてＡＭＩ信号がある。ＡＭＩ信号は、正極信号、負極信号及び無信号の擬似３値信号を伝送路に送信する。このとき、送信される信号のパワー（送信パワー）は、パルス面積（パルス振幅×パルス幅）で求められる。送信パワーが大きかったり、小さかったりすると、受信側に正しく受信されないので、送信パワーを一定にする回路構成が必要となる。
【０００３】
ラインドライバ回路は、従来種々提案されているが、その一例は特開昭６３−１５１２８４号公報に開示され、図５に示す如き構成を有する。送信データ入力端子１０１を抵抗３０及び可変コンデンサ３０１を介して接地し、抵抗３０とコンデンサ３０１の接続点にトランジスタ（ＮＭＯＳ：ｎチャンネルＭＯＳトランジスタ）２０１のゲートを接続する。ＮＭＯＳ２０１のソースは接地し、ドレインはトランスＴの第１入力端子１２に接続する。
【０００４】
また、送信データ入力端子１０２は、抵抗３１とコンデンサ３０２直列回路を介して接地し、これら抵抗３１とコンデンサ３０２の接地点にＮＭＯＳ２０２のゲートを接続する。ＮＭＯＳ２０２のソースは接地し、ドレインはトランスＴの第２入力端子１１に接続する。トランスＴの中点端子１５は電源端子１５に接続する。トランスＴの出力端子１３、１４間に伝送路４が接続される。
【０００５】
このように構成された従来のラインドライバ回路の動作を図６を参照して説明する。図６中、（ａ）は送信データ入力端子１０１の電圧波形、（ｂ）は送信データ入力端子１０２の電圧波形、（ｃ）はＮＭＯＳ２０１のゲート入力電圧波形、（ｄ）はＮＭＯＳ２０２のゲート入力電圧波形、及び（ｅ）はトランスＴの出力端子１３、１４の出力電圧波形を示す。
【０００６】
時刻ｔｏに送信データ入力端子１０１に正パルス（図６（ａ）参照）が印加されると、ＮＭＯＳ２０１のゲート入力電圧は、抵抗３０及び可変コンデンサ３０１の時定数で上昇し、しきい値電圧に達する。このとき、ＮＭＯＳ２０１はオンとなり、電源端子８からトランスＴの第１入力端子１２側のコイルにＮＭＯＳ２０１を介して接地９に電流が流れる。また、送信データ入力端子１０１の正パルスが時刻ｔ１で０に復帰すると、ＮＭＯＳ２０１のゲート入力電圧は再度抵抗３０及び可変コンデンサ３０１の時定数で復帰して、再度しきい値を超した時点で終了する正パルスがトランスＴの出力端子１３、１４間に生じる（図６（ｅ）参照）。
【０００７】
次に、時刻ｔ２−ｔ３間に送信データ入力端子１０２に正パルスが印加されると（図６（ｂ）参照）、ＮＭＯＳ２０、ゲート入力電圧は、図６（ｄ）に示す如く、抵抗３１及び可変コンデンサ３０２の時定数で上昇及び降下してＮＭＯＳ２０２をオンとし、トランスＴの第２入力端子１１側及びＮＭＯＳ２０２を介して電源端子８から電流が流れ、図６（ｅ）に示す如き負パルスがトランスＴの出力端子１３、１４に出力される。
【０００８】
このように、送信データ入力端子１０１又は１０２に正極信号を印加することにより、トランスＴの出力端子１３、１４に正極信号、負極信号を、伝送路４に印加する。これら正極信号及び負極信号間は無信号となる。
【０００９】
【発明が解決しようとする課題】
上述した従来のラインドライバ回路は、可変コンデンサを可変することにより、ＡＭＩ信号のパルス幅を調整し、ＡＭＩ信号のパルス面積である送信パワーを一定化している。しかし、可変コンデンサの可変では、送信パワーの初期調整は可能であるが、電源電圧、温度等の環境変動に対しては送信パワーを一定化できないという問題があった。これは、電源電圧や温度等の環境変動があった場合に、可変コンデンサを可変する以外にパルス幅を調整する手段がないからである。
【００１０】
そこで、本発明の目的は、電源電圧や温度等の変動があっても伝送路に送出するＡＭＩ信号の送信パワーを一定化することが可能なラインドライバ回路を提供することにある。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるラインドライバ回路は、次のような特徴的な構成を採用している。
【００１２】
（１）それぞれの入力端子に入力されたパルス信号のパワーを制御する一対の送信パワー制御回路の出力をスイッチ回路を介してトランスの入力側に供給し、前記トランスの入力側に流れる電流を制御し、前記トランスの出力側に接続された伝送路に供給するラインドライバ回路において、
前記送信パワー制御回路は、前記入力端子に接続されたインバータと、このインバータの出力が一方の入力端子に接続されるとともに、ＮＭＯＳトランジスタを介して他方の入力端子に接続されたＮＡＮＤゲートと、このＮＡＮＤゲートの前記他方の入力端子と接地間に接続されたコンデンサを有するラインドライバ回路。
【００１８】
【発明の実施の形態】
以下、本発明のラインドライバ回路の好適実施形態例の構成及び動作を添付図、特に図１乃至図４を参照して詳細に説明する。
【００１９】
図１は、本発明のラインドライバ回路の好適実施形態例の構成図を示す。このラインドライバ回路は、夫々送信データ入力端子１０１、１０２に接続された１対の送信パワー制御回路７１、７２及びこれら送信パワー制御回路７１、７２の出力に接続された信号制御回路５を含んでいる。
【００２０】
信号制御回路５の出力側には、電源端子８及び接地９間に直列接続されたＰＭＯＳ２１及びＮＭＯＳ２２と、ＰＭＯＳ２３及びＮＭＯＳ２４とが接続されている。また、並列接続されたＰＭＯＳ２５及びＮＭＯＳ２６を有する。ＰＭＯＳ２１及びＮＭＯＳ２２の接続点と、ＰＭＯＳ２５及びＮＭＯＳ２６のドレインをトランスＴの第１入力端子１１に接続する。同様に、ＰＭＯＳ２３及びＮＭＯＳ２４の接続点と、ＰＭＯＳ２５及びＮＭＯＳ２６のソースとをトランスＴの第２入力端子１２に接続する。一方、トランスＴの第１出力端子１３及び第２出力端子１４間に伝送路４が接続されている。
【００２１】
斯る図１のラインドライバ回路では、両送信パワー制御回路７１、７２及び信号制御回路５を半導体集積回路（ＩＣ）とすることにより、トランスＴ以外は全てＩＣで構成可能であるという利点がある。
【００２２】
次に、図１のラインドライバ回路の動作を、図２の波形図を参照して以下に説明する。図２は、送信パワー制御回路７１、７２の動作を示し、（ａ）は送信データ入力端子１０１、１０２に印加される送信パワー制御回路７１、７２への入力電圧である。（ｃ）は、通常状態での送信パワー制御回路７１、７２の出力電圧波形である。しかし、電源電圧や温度等又は、ＩＣの製造上のばらつきにより、伝送路４に出力されるＡＭＩ信号振幅は変動し得る。図２（ｂ）は、振幅が通常値より小さい場合であり、この場合にはパルス幅を拡げるように調整して出力パワーを一定にすることを示す。また図２（ｄ）は振幅が通常値より大きい場合であり、パルス幅を狭くして出力パワーの一定化を図っている。
【００２３】
送信データ入力端子１０１、１０２に“Ｈ”、“Ｌ”入力が印加されると、送信パワー制御回路７１，７２は、パルス幅を調整して、信号制御回路５の入力端子５７、５８に“Ｈ”、“Ｌ”を入力する。そこで、信号制御回路５の出力端子５１、５２、５４が“Ｌ”、出力端子５３、５５、５６が“Ｈ”となる。そこで、ＰＭＯＳ２１とＮＭＯＳ２４がオン、ＮＭＯＳ２２、ＰＭＯＳ２３，ＰＭＯＳ２５及びＮＭＯＳ２６がオフとなる。その結果、電源端子８からＰＭＯＳ２１、トランスＴの入力端子１１、１２及びＮＭＯＳ２４を介して接地９に電流が流れる。この電流により、トランスＴの出力端子１３、１４から伝送路４へＡＭＩ信号の正極信号を送出する。
【００２４】
このとき、ＡＭＩ信号の振幅が小さいと（図２（ｂ）参照）、送信パワー制御回路７１の出力端子のパルス幅が通常より広がるので、トランスＴの出力端子１３，１４から伝送路４へ送出されるＡＭＩ信号のパルス幅も広がり、ＡＭＩ信号の送信パワーを一定にして送信できる。また、ＡＭＩ信号の振幅が大きい場合（図２（ｄ）参照）。送信パワー制御回路７１の出力端子のパルス幅が通常よりも狭まり、トランスＴの出力端子１３、１４から伝送路４へ送出されるＡＭＩ信号のパルス幅も狭まり、ＡＭＩ信号の送信パワーは一定に送信できる。
【００２５】
他方、送信データ入力端子１０１、１０２が“Ｌ”、“Ｈ”の場合には、送信パワー制御回路７１、７２はパルス幅を調整して、信号制御回路５の入力端子５７、５８に夫々“Ｌ”、“Ｈ”を入力する。そこで、信号制御回路５の出力端子５１、５２、５３が“Ｈ”、５４、５５、５６が“Ｌ”を出力する。その結果、ＰＭＯＳ２３とＮＭＯＳ２２がオン、ＰＭＯＳ２１、２５とＮＭＯＳ２４、２６がオフとなる。
【００２６】
従って、電源端子８からＰＭＯＳ２３、トランスＴの入力端子１２、１１、ＮＭＯＳ２２及び接地端子９を介して、上述の場合と逆方向にトランスＴの１次巻線に電流が流れる。そして、トランスＴの出力端子１３、１４には負極信号が送出されて伝送路４に印加されることとなる。尚、この場合の出力パワーも正極信号の場合と同様に一定となる。
【００２７】
次に、送信データ入力端子１０１、１０２の双方に“Ｌ”を印加した場合には、送信パワー制御回路７１、７２は信号制御回路５の入力端子５７、５８に“Ｌ”、“Ｌ”を入力する。そこで、信号制御回路５は、出力端子５１、５４、５５に“Ｈ”、出力端子５２、５３、５６に“Ｌ”を出力する。ＰＭＯＳ２１、２３とＮＭＯＳ２２、２４はオフ、ＰＭＯＳ２５とＮＭＯＳ２６がオフとなり、トランスＴの入力端子１１、１２は、これら両トランジスタ２５、２６のオフ抵抗で終端され、トランスＴの出力端子１３、１４、即ち伝送路４には無信号を出力する。
【００２８】
上述の説明から明らかな如く、１対の送信パワー制御回路７１、７２の送信データ入力端子１０１、１０２にデータ“Ｈ”及び“Ｌ”の組合せを入力することにより、トランスＴの出力端子１３、１４に接続されている伝送路４には、正極信号、負極信号及び無信号を一定パワーで出力することとなる。
【００２９】
次に、図１のラインドライバ回路の具体的回路図を示す図３及びこの各部の動作を示すタイミングチャートである図４を参照して説明する。尚、図３の回路図において、図１と対応する回路素子又は回路部分には、便宜上同一参照符号を使用する。
【００３０】
先ず、図３を参照して回路構成を説明する。送信パワー制御回路７１は、送信データ入力端子１０１に接続されたインバータ６５、このインバータ６５の出力を直接及びＮＭＯＳ２７を介して入力するＮＡＮＤゲート６６及びＮＭＯＳ２７の出力と接地９間に接続されたコンデンサ３２とを有する。同様に、送信パワー制御回路７２もインバータ６７、ＮＡＮＤゲート６８、ＮＭＯＳ２８及びコンデンサ３３を有する。
【００３１】
また、信号制御回路５は、３個のインバータ６１、６２、６４及びＮＯＲゲート６３を含む論理（ロジック）回路である。インバータ６１、６２には、夫々送信パワー制御回路７１、７２の出力が入力される。ＮＯＲゲート６３には、送信パワー制御回路７１、７２の両出力が入力される。インバータ６４には、ＮＯＲゲート６３の出力が入力される。この信号制御回路５の後段の回路は、図１の回路と同一であるので重複説明を省略する。
【００３２】
次に、ＰＭＯＳ２１、２３及び２５とＮＭＯＳ２２、２４及び２６のゲートと、他の回路との接続関係は、次のとおりである。ＰＭＯＳ２１、２３のゲートには、インバータ６１、６２の出力が夫々入力される。ＮＭＯＳ２２、２４のゲートには、送信パワー制御回路７２、７１の出力が夫々入力される。ＰＭＯＳ２５とＮＭＯＳ２６のゲートには、インバータ６４の出力及び入力が夫々入力される。
【００３３】
次に、図４のタイミングチャートを参照して、図３のラインドライバ回路の各部分の動作を説明する。図４において、（ａ）、（ｂ）は送信データ入力端子１０１、１０２の入力電圧波形、（ｃ）はインバータ６５の出力電圧波形、（ｄ）はＮＭＯＳ２７のソース電圧波形、（ｅ）はインバータ６７の出力電圧波形、（ｆ）はＮＭＯＳ２８のソース電圧波形、（ｇ）はＮＡＮＤゲート６６の出力電圧波形、（ｈ）はＮＡＮＤゲート６８の出力電圧波形、（ｉ）はインバータ６１の出力電圧波形、（ｊ）はインバータ６２の出力電圧波形及び（ｋ）はトランスＴの出力端子１３−１４の出力電圧波形を示す。
【００３４】
送信データ入力端子１０１の入力電圧が“Ｌ”から“Ｈ”に変化すると（図４（ａ）参照）、インバータ６５の出力は反転して“Ｈ”から“Ｌ”となる（図４（ｃ）参照）。ＮＭＯＳ２７のソース端子には、コンデンサ３２が接続されているので、その充放電により遅延を生じる（図４（ｄ）参照）。しかし、ＮＡＮＤゲート６６は、両入力信号（図４（ｃ）、（ｄ）参照）のうち一方が“Ｌ”となった時点で“Ｈ”を出力するので、ＮＭＯＳ２７のソース電圧の遅延と無関係に送信データ入力信号１０１が“Ｌ”から“Ｈ”へ変化した時点でＮＡＮＤゲート６６の出力電圧は“Ｌ”から“Ｈ”へ立上がる（図４（ｇ）参照）。
【００３５】
一方、送信データ入力端子１０１の入力データが“Ｈ”から“Ｌ”に変化すると、インバータ６５の出力は“Ｌ”から“Ｈ”へ変化する。ＮＭＯＳ２７のソース電圧は、コンデンサ３２の充放電の為に遅延して、インバータ６５の出力電圧よりも遅くなる（図４（ｄ）参照）。この遅延時間は、ＮＭＯＳ２７のオン抵抗Ｒｏｎとコンデンサ３２の静電容量Ｃの時定数ｔ＝Ｃ・Ｒｏｎで決定する。ここで、Ｒｏｎは次式で決定される。
Ｒｏｎ＝１／ｇｍ＝１／｛μＣｏｘ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）｝
ｇｍは相互コンダクタンス、μは電子の移動度、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲートソース間電圧、Ｖｔはしきい値電圧である。
【００３６】
この式から明らかな如く、電源電圧が低い場合には、ＮＭＯＳ２７のゲート電圧が低くなり、Ｖｇｓが下がるのでＲｏｎが大きくなる。反対に、電源電圧が低くなると、Ｒｏｎは小さくなる。
【００３７】
温度が高いとμが大きく、Ｒｏｎは小さく、温度が低いとμが小さく、Ｒｏｎは大きくなる。また、ゲート長Ｌが長いとＲｏｎは大きく、短いとＲｏｎは小さくなる。
【００３８】
ＮＭＯＳ２７のオン抵抗Ｒｏｎが大きいと、上述した遅延時間は長くなり、Ｒｏｎが小さくなると遅延時間は短くなる。これにより、ＨＡＮＤゲート６６の出力電圧（図４（ｇ）参照）は、その両入力信号が共に“Ｈ”になったとき“Ｌ”となるので、ＮＭＯＳ２７のオン抵抗Ｒｏｎによりパルス幅が変化して伝送パワーを自動的に調整することとなる。
【００３９】
尚、上述の説明は、送信データ入力端子１０１と送信パワー制御回路７１につき行ったが、同様回路構成を有する送信データ入力端子１０２と送信パワー制御回路７２についても同様であること勿論である。また、信号制御回路５の後段のトランジスタ２１〜２６及びトランスＴを含む回路については、図１の回路と同様であるので、重複説明は避ける。
【００４０】
以上、本発明のラインドライバ回路の好適実施形態例の構成及び動作を説明した。しかし、本発明は斯る特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であること当業者には容易に理解できよう。
【００４１】
【発明の効果】
上述の説明から理解される如く、本発明のラインドライバ回路によると、送信パワー制御回路にコンデンサと共にＭＯＳトランジスタのチャンネル抵抗を使用する時定数回路とすることにより、電源電圧や周囲温度のみならず使用するＩＣの製造上のばらつきも自動的に補正して略一定のＡＭＩ信号の送信パワーを得ることが可能になるという実用上の顕著な作用効果が得られる。
【図面の簡単な説明】
【図１】本発明のラインドライバ回路の原理を示す構成図である。
【図２】図１のラインドライバ回路の動作説明図である。
【図３】本発明のラインドライバ回路の好適実施形態例の回路図である。
【図４】図３のラインドライバ回路の各部分の動作を示すタイミングチャートである。
【図５】従来のラインドライバ回路の回路図である。
【図６】図５のラインドライバ回路の動作説明図である。
【符号の説明】
４伝送路
５信号制御回路
２１〜２６スイッチング回路（ＭＯＳトランジスタ）
７１、７２送信パワー制御回路
２７、２８ＮＭＯＳ
３２、３３コンデンサ（時定数回路）
６６、６８論理積回路（ＮＡＮＤゲート）
１０１、１０２送信データ入力端子
Ｔトランス

Claims

それぞれの入力端子に入力されたパルス信号のパワーを制御する一対の送信パワー制御回路の出力をスイッチ回路を介してトランスの入力側に供給し、前記トランスの入力側に流れる電流を制御し、前記トランスの出力側に接続された伝送路に供給するラインドライバ回路において、
前記送信パワー制御回路は、前記入力端子に接続されたインバータと、このインバータの出力が一方の入力端子に接続されるとともに、ＮＭＯＳトランジスタを介して他方の入力端子に接続されたＮＡＮＤゲートと、このＮＡＮＤゲートの前記他方の入力端子と接地間に接続されたコンデンサを有することを特徴とするラインドライバ回路。