JP2000165456A - ラインドライバ回路 - Google Patents
ラインドライバ回路Info
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Abstract
(57)【要約】
【課題】電源電圧や温度等の変動に対して、伝送路を一
定の送信パワーで駆動することを可能にするラインドラ
イバ回路を提供する。 【解決手段】送信データ入力端子１０１，１０２に入力
される送信データ入力を送信パワー制御回路７１、７
２、信号制御回路５、ＭＯＳトランジスタ２１〜２６よ
り成るスイッチング回路及びトランスＴを介して伝送路
４を駆動する。送信パワー制御回路７１、７２には、Ｍ
ＯＳトランジスタ及びコンデンサより成る時定数回路を
含み、出力送信パワーを略一定にする。
定の送信パワーで駆動することを可能にするラインドラ
イバ回路を提供する。 【解決手段】送信データ入力端子１０１，１０２に入力
される送信データ入力を送信パワー制御回路７１、７
２、信号制御回路５、ＭＯＳトランジスタ２１〜２６よ
り成るスイッチング回路及びトランスＴを介して伝送路
４を駆動する。送信パワー制御回路７１、７２には、Ｍ
ＯＳトランジスタ及びコンデンサより成る時定数回路を
含み、出力送信パワーを略一定にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ラインドライバ回
路、特に半導体集積回路（ＩＣ）を用いたＡＭＩ（Ａｌ
ｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）信号
を送出するラインドライバ回路に関する。
路、特に半導体集積回路（ＩＣ）を用いたＡＭＩ（Ａｌ
ｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）信号
を送出するラインドライバ回路に関する。
【０００２】
【従来の技術】ラインドライバ回路は、伝送路に伝送信
号を送出する為の回路であり、代表的な伝送信号として
ＡＭＩ信号がある。ＡＭＩ信号は、正極信号、負極信号
及び無信号の擬似３値信号を伝送路に送信する。このと
き、送信される信号のパワー（送信パワー）は、パルス
面積（パルス振幅×パルス幅）で求められる。送信パワ
ーが大きかったり、小さかったりすると、受信側に正し
く受信されないので、送信パワーを一定にする回路構成
が必要となる。
号を送出する為の回路であり、代表的な伝送信号として
ＡＭＩ信号がある。ＡＭＩ信号は、正極信号、負極信号
及び無信号の擬似３値信号を伝送路に送信する。このと
き、送信される信号のパワー（送信パワー）は、パルス
面積（パルス振幅×パルス幅）で求められる。送信パワ
ーが大きかったり、小さかったりすると、受信側に正し
く受信されないので、送信パワーを一定にする回路構成
が必要となる。
【０００３】ラインドライバ回路は、従来種々提案され
ているが、その一例は特開昭６３−１５１２８４号公報
に開示され、図５に示す如き構成を有する。送信データ
入力端子１０１を抵抗３０及び可変コンデンサ３０１を
介して接地し、抵抗３０とコンデンサ３０１の接続点に
トランジスタ（ＮＭＯＳ：ｎチャンネルＭＯＳトランジ
スタ）２０１のゲートを接続する。ＮＭＯＳ２０１のソ
ースは接地し、ドレインはトランスＴの第１入力端子１
２に接続する。
ているが、その一例は特開昭６３−１５１２８４号公報
に開示され、図５に示す如き構成を有する。送信データ
入力端子１０１を抵抗３０及び可変コンデンサ３０１を
介して接地し、抵抗３０とコンデンサ３０１の接続点に
トランジスタ（ＮＭＯＳ：ｎチャンネルＭＯＳトランジ
スタ）２０１のゲートを接続する。ＮＭＯＳ２０１のソ
ースは接地し、ドレインはトランスＴの第１入力端子１
２に接続する。
【０００４】また、送信データ入力端子１０２は、抵抗
３１とコンデンサ３０２直列回路を介して接地し、これ
ら抵抗３１とコンデンサ３０２の接地点にＮＭＯＳ２０
２のゲートを接続する。ＮＭＯＳ２０２のソースは接地
し、ドレインはトランスＴの第２入力端子１１に接続す
る。トランスＴの中点端子１５は電源端子１５に接続す
る。トランスＴの出力端子１３、１４間に伝送路４が接
続される。
３１とコンデンサ３０２直列回路を介して接地し、これ
ら抵抗３１とコンデンサ３０２の接地点にＮＭＯＳ２０
２のゲートを接続する。ＮＭＯＳ２０２のソースは接地
し、ドレインはトランスＴの第２入力端子１１に接続す
る。トランスＴの中点端子１５は電源端子１５に接続す
る。トランスＴの出力端子１３、１４間に伝送路４が接
続される。
【０００５】このように構成された従来のラインドライ
バ回路の動作を図６を参照して説明する。図６中、
（ａ）は送信データ入力端子１０１の電圧波形、（ｂ）
は送信データ入力端子１０２の電圧波形、（ｃ）はＮＭ
ＯＳ２０１のゲート入力電圧波形、（ｄ）はＮＭＯＳ２
０２のゲート入力電圧波形、及び（ｅ）はトランスＴの
出力端子１３、１４の出力電圧波形を示す。
バ回路の動作を図６を参照して説明する。図６中、
（ａ）は送信データ入力端子１０１の電圧波形、（ｂ）
は送信データ入力端子１０２の電圧波形、（ｃ）はＮＭ
ＯＳ２０１のゲート入力電圧波形、（ｄ）はＮＭＯＳ２
０２のゲート入力電圧波形、及び（ｅ）はトランスＴの
出力端子１３、１４の出力電圧波形を示す。
【０００６】時刻ｔｏに送信データ入力端子１０１に正
パルス（図６（ａ）参照）が印加されると、ＮＭＯＳ２
０１のゲート入力電圧は、抵抗３０及び可変コンデンサ
３０１の時定数で上昇し、しきい値電圧に達する。この
とき、ＮＭＯＳ２０１はオンとなり、電源端子８からト
ランスＴの第１入力端子１２側のコイルにＮＭＯＳ２０
１を介して接地９に電流が流れる。また、送信データ入
力端子１０１の正パルスが時刻ｔ１で０に復帰すると、
ＮＭＯＳ２０１のゲート入力電圧は再度抵抗３０及び可
変コンデンサ３０１の時定数で復帰して、再度しきい値
を超した時点で終了する正パルスがトランスＴの出力端
子１３、１４間に生じる（図６（ｅ）参照）。
パルス（図６（ａ）参照）が印加されると、ＮＭＯＳ２
０１のゲート入力電圧は、抵抗３０及び可変コンデンサ
３０１の時定数で上昇し、しきい値電圧に達する。この
とき、ＮＭＯＳ２０１はオンとなり、電源端子８からト
ランスＴの第１入力端子１２側のコイルにＮＭＯＳ２０
１を介して接地９に電流が流れる。また、送信データ入
力端子１０１の正パルスが時刻ｔ１で０に復帰すると、
ＮＭＯＳ２０１のゲート入力電圧は再度抵抗３０及び可
変コンデンサ３０１の時定数で復帰して、再度しきい値
を超した時点で終了する正パルスがトランスＴの出力端
子１３、１４間に生じる（図６（ｅ）参照）。
【０００７】次に、時刻ｔ２−ｔ３間に送信データ入力
端子１０２に正パルスが印加されると（図６（ｂ）参
照）、ＮＭＯＳ２０、ゲート入力電圧は、図６（ｄ）に
示す如く、抵抗３１及び可変コンデンサ３０２の時定数
で上昇及び降下してＮＭＯＳ２０２をオンとし、トラン
スＴの第２入力端子１１側及びＮＭＯＳ２０２を介して
電源端子８から電流が流れ、図６（ｅ）に示す如き負パ
ルスがトランスＴの出力端子１３、１４に出力される。
端子１０２に正パルスが印加されると（図６（ｂ）参
照）、ＮＭＯＳ２０、ゲート入力電圧は、図６（ｄ）に
示す如く、抵抗３１及び可変コンデンサ３０２の時定数
で上昇及び降下してＮＭＯＳ２０２をオンとし、トラン
スＴの第２入力端子１１側及びＮＭＯＳ２０２を介して
電源端子８から電流が流れ、図６（ｅ）に示す如き負パ
ルスがトランスＴの出力端子１３、１４に出力される。
【０００８】このように、送信データ入力端子１０１又
は１０２に正極信号を印加することにより、トランスＴ
の出力端子１３、１４に正極信号、負極信号を、伝送路
４に印加する。これら正極信号及び負極信号間は無信号
となる。
は１０２に正極信号を印加することにより、トランスＴ
の出力端子１３、１４に正極信号、負極信号を、伝送路
４に印加する。これら正極信号及び負極信号間は無信号
となる。
【０００９】
【発明が解決しようとする課題】上述した従来のライン
ドライバ回路は、可変コンデンサを可変することによ
り、ＡＭＩ信号のパルス幅を調整し、ＡＭＩ信号のパル
ス面積である送信パワーを一定化している。しかし、可
変コンデンサの可変では、送信パワーの初期調整は可能
であるが、電源電圧、温度等の環境変動に対しては送信
パワーを一定化できないという問題があった。これは、
電源電圧や温度等の環境変動があった場合に、可変コン
デンサを可変する以外にパルス幅を調整する手段がない
からである。
ドライバ回路は、可変コンデンサを可変することによ
り、ＡＭＩ信号のパルス幅を調整し、ＡＭＩ信号のパル
ス面積である送信パワーを一定化している。しかし、可
変コンデンサの可変では、送信パワーの初期調整は可能
であるが、電源電圧、温度等の環境変動に対しては送信
パワーを一定化できないという問題があった。これは、
電源電圧や温度等の環境変動があった場合に、可変コン
デンサを可変する以外にパルス幅を調整する手段がない
からである。
【００１０】そこで、本発明の目的は、電源電圧や温度
等の変動があっても伝送路に送出するＡＭＩ信号の送信
パワーを一定化することが可能なラインドライバ回路を
提供することにある。
等の変動があっても伝送路に送出するＡＭＩ信号の送信
パワーを一定化することが可能なラインドライバ回路を
提供することにある。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるラインドライバ回路は、次のような特
徴的な構成を採用している。
め、本発明によるラインドライバ回路は、次のような特
徴的な構成を採用している。
【００１２】（１）送信データ入力端子の送信入力デー
タを送信パワー制御回路及びスイッチ回路を介してトラ
ンスの入力端子電流を制御し、前記トランスの出力端子
に接続された伝送路を駆動するラインドライバ回路にお
いて、前記送信パワー制御回路は、コンデンサとＭＯＳ
トランジスタより成る時定数回路を含むラインドライバ
回路。
タを送信パワー制御回路及びスイッチ回路を介してトラ
ンスの入力端子電流を制御し、前記トランスの出力端子
に接続された伝送路を駆動するラインドライバ回路にお
いて、前記送信パワー制御回路は、コンデンサとＭＯＳ
トランジスタより成る時定数回路を含むラインドライバ
回路。
【００１３】（２）前記送信パワー制御回路は、前記送
信入力データを直接及び前記時定数回路を介して入力す
る論理積回路を含む上記（１）のラインドライバ回路。
信入力データを直接及び前記時定数回路を介して入力す
る論理積回路を含む上記（１）のラインドライバ回路。
【００１４】（３）前記送信パワー制御回路は、同一構
成の一対の回路からなる上記（１）又は（２）のライン
ドライバ回路。
成の一対の回路からなる上記（１）又は（２）のライン
ドライバ回路。
【００１５】（４）前記スイッチング回路は、電源と接
地間に直列接続された１対のＰＭＯＳ及びＮＭＯＳトラ
ンジスタ回路を含む上記（１）、（２）又は（３）のラ
インドライバ回路。
地間に直列接続された１対のＰＭＯＳ及びＮＭＯＳトラ
ンジスタ回路を含む上記（１）、（２）又は（３）のラ
インドライバ回路。
【００１６】（５）送信入力データを受ける送信パワー
制御回路と、該送信パワー制御回路の出力を受ける信号
制御回路と、該信号制御回路の出力側に接続されたスイ
ッチング回路と、該スイッチング回路の出力電流が入力
され出力側に伝送路が接続されたトランスとを含み、前
記送信パワー制御回路は、ＭＯＳトランジスタのチャネ
ル抵抗とコンデンサとより成る信号遅延回路を含むライ
ンドライバ回路。
制御回路と、該送信パワー制御回路の出力を受ける信号
制御回路と、該信号制御回路の出力側に接続されたスイ
ッチング回路と、該スイッチング回路の出力電流が入力
され出力側に伝送路が接続されたトランスとを含み、前
記送信パワー制御回路は、ＭＯＳトランジスタのチャネ
ル抵抗とコンデンサとより成る信号遅延回路を含むライ
ンドライバ回路。
【００１７】（６）前記送信パワー制御回路は１対の回
路から成りＡＭＩ信号が入力される上記（５）のライン
ドライバ回路。
路から成りＡＭＩ信号が入力される上記（５）のライン
ドライバ回路。
【００１８】
【発明の実施の形態】以下、本発明のラインドライバ回
路の好適実施形態例の構成及び動作を添付図、特に図１
乃至図４を参照して詳細に説明する。
路の好適実施形態例の構成及び動作を添付図、特に図１
乃至図４を参照して詳細に説明する。
【００１９】図１は、本発明のラインドライバ回路の好
適実施形態例の構成図を示す。このラインドライバ回路
は、夫々送信データ入力端子１０１、１０２に接続され
た１対の送信パワー制御回路７１、７２及びこれら送信
パワー制御回路７１、７２の出力に接続された信号制御
回路５を含んでいる。
適実施形態例の構成図を示す。このラインドライバ回路
は、夫々送信データ入力端子１０１、１０２に接続され
た１対の送信パワー制御回路７１、７２及びこれら送信
パワー制御回路７１、７２の出力に接続された信号制御
回路５を含んでいる。
【００２０】信号制御回路５の出力側には、電源端子８
及び接地９間に直列接続されたＰＭＯＳ２１及びＮＭＯ
Ｓ２２と、ＰＭＯＳ２３及びＮＭＯＳ２４とが接続され
ている。また、並列接続されたＰＭＯＳ２５及びＮＭＯ
Ｓ２６を有する。ＰＭＯＳ２１及びＮＭＯＳ２２の接続
点と、ＰＭＯＳ２５及びＮＭＯＳ２６のドレインをトラ
ンスＴの第１入力端子１１に接続する。同様に、ＰＭＯ
Ｓ２３及びＮＭＯＳ２４の接続点と、ＰＭＯＳ２５及び
ＮＭＯＳ２６のソースとをトランスＴの第２入力端子１
２に接続する。一方、トランスＴの第１出力端子１３及
び第２出力端子１４間に伝送路４が接続されている。
及び接地９間に直列接続されたＰＭＯＳ２１及びＮＭＯ
Ｓ２２と、ＰＭＯＳ２３及びＮＭＯＳ２４とが接続され
ている。また、並列接続されたＰＭＯＳ２５及びＮＭＯ
Ｓ２６を有する。ＰＭＯＳ２１及びＮＭＯＳ２２の接続
点と、ＰＭＯＳ２５及びＮＭＯＳ２６のドレインをトラ
ンスＴの第１入力端子１１に接続する。同様に、ＰＭＯ
Ｓ２３及びＮＭＯＳ２４の接続点と、ＰＭＯＳ２５及び
ＮＭＯＳ２６のソースとをトランスＴの第２入力端子１
２に接続する。一方、トランスＴの第１出力端子１３及
び第２出力端子１４間に伝送路４が接続されている。
【００２１】斯る図１のラインドライバ回路では、両送
信パワー制御回路７１、７２及び信号制御回路５を半導
体集積回路（ＩＣ）とすることにより、トランスＴ以外
は全てＩＣで構成可能であるという利点がある。
信パワー制御回路７１、７２及び信号制御回路５を半導
体集積回路（ＩＣ）とすることにより、トランスＴ以外
は全てＩＣで構成可能であるという利点がある。
【００２２】次に、図１のラインドライバ回路の動作
を、図２の波形図を参照して以下に説明する。図２は、
送信パワー制御回路７１、７２の動作を示し、（ａ）は
送信データ入力端子１０１、１０２に印加される送信パ
ワー制御回路７１、７２への入力電圧である。（ｃ）
は、通常状態での送信パワー制御回路７１、７２の出力
電圧波形である。しかし、電源電圧や温度等又は、ＩＣ
の製造上のばらつきにより、伝送路４に出力されるＡＭ
Ｉ信号振幅は変動し得る。図２（ｂ）は、振幅が通常値
より小さい場合であり、この場合にはパルス幅を拡げる
ように調整して出力パワーを一定にすることを示す。ま
た図２（ｄ）は振幅が通常値より大きい場合であり、パ
ルス幅を狭くして出力パワーの一定化を図っている。
を、図２の波形図を参照して以下に説明する。図２は、
送信パワー制御回路７１、７２の動作を示し、（ａ）は
送信データ入力端子１０１、１０２に印加される送信パ
ワー制御回路７１、７２への入力電圧である。（ｃ）
は、通常状態での送信パワー制御回路７１、７２の出力
電圧波形である。しかし、電源電圧や温度等又は、ＩＣ
の製造上のばらつきにより、伝送路４に出力されるＡＭ
Ｉ信号振幅は変動し得る。図２（ｂ）は、振幅が通常値
より小さい場合であり、この場合にはパルス幅を拡げる
ように調整して出力パワーを一定にすることを示す。ま
た図２（ｄ）は振幅が通常値より大きい場合であり、パ
ルス幅を狭くして出力パワーの一定化を図っている。
【００２３】送信データ入力端子１０１、１０２に
“Ｈ”、“Ｌ”入力が印加されると、送信パワー制御回
路７１，７２は、パルス幅を調整して、信号制御回路５
の入力端子５７、５８に“Ｈ”、“Ｌ”を入力する。そ
こで、信号制御回路５の出力端子５１、５２、５４が
“Ｌ”、出力端子５３、５５、５６が“Ｈ”となる。そ
こで、ＰＭＯＳ２１とＮＭＯＳ２４がオン、ＮＭＯＳ２
２、ＰＭＯＳ２３，ＰＭＯＳ２５及びＮＭＯＳ２６がオ
フとなる。その結果、電源端子８からＰＭＯＳ２１、ト
ランスＴの入力端子１１、１２及びＮＭＯＳ２４を介し
て接地９に電流が流れる。この電流により、トランスＴ
の出力端子１３、１４から伝送路４へＡＭＩ信号の正極
信号を送出する。
“Ｈ”、“Ｌ”入力が印加されると、送信パワー制御回
路７１，７２は、パルス幅を調整して、信号制御回路５
の入力端子５７、５８に“Ｈ”、“Ｌ”を入力する。そ
こで、信号制御回路５の出力端子５１、５２、５４が
“Ｌ”、出力端子５３、５５、５６が“Ｈ”となる。そ
こで、ＰＭＯＳ２１とＮＭＯＳ２４がオン、ＮＭＯＳ２
２、ＰＭＯＳ２３，ＰＭＯＳ２５及びＮＭＯＳ２６がオ
フとなる。その結果、電源端子８からＰＭＯＳ２１、ト
ランスＴの入力端子１１、１２及びＮＭＯＳ２４を介し
て接地９に電流が流れる。この電流により、トランスＴ
の出力端子１３、１４から伝送路４へＡＭＩ信号の正極
信号を送出する。
【００２４】このとき、ＡＭＩ信号の振幅が小さいと
（図２（ｂ）参照）、送信パワー制御回路７１の出力端
子のパルス幅が通常より広がるので、トランスＴの出力
端子１３，１４から伝送路４へ送出されるＡＭＩ信号の
パルス幅も広がり、ＡＭＩ信号の送信パワーを一定にし
て送信できる。また、ＡＭＩ信号の振幅が大きい場合
（図２（ｄ）参照）。送信パワー制御回路７１の出力端
子のパルス幅が通常よりも狭まり、トランスＴの出力端
子１３、１４から伝送路４へ送出されるＡＭＩ信号のパ
ルス幅も狭まり、ＡＭＩ信号の送信パワーは一定に送信
できる。
（図２（ｂ）参照）、送信パワー制御回路７１の出力端
子のパルス幅が通常より広がるので、トランスＴの出力
端子１３，１４から伝送路４へ送出されるＡＭＩ信号の
パルス幅も広がり、ＡＭＩ信号の送信パワーを一定にし
て送信できる。また、ＡＭＩ信号の振幅が大きい場合
（図２（ｄ）参照）。送信パワー制御回路７１の出力端
子のパルス幅が通常よりも狭まり、トランスＴの出力端
子１３、１４から伝送路４へ送出されるＡＭＩ信号のパ
ルス幅も狭まり、ＡＭＩ信号の送信パワーは一定に送信
できる。
【００２５】他方、送信データ入力端子１０１、１０２
が“Ｌ”、“Ｈ”の場合には、送信パワー制御回路７
１、７２はパルス幅を調整して、信号制御回路５の入力
端子５７、５８に夫々“Ｌ”、“Ｈ”を入力する。そこ
で、信号制御回路５の出力端子５１、５２、５３が
“Ｈ”、５４、５５、５６が“Ｌ”を出力する。その結
果、ＰＭＯＳ２３とＮＭＯＳ２２がオン、ＰＭＯＳ２
１、２５とＮＭＯＳ２４、２６がオフとなる。
が“Ｌ”、“Ｈ”の場合には、送信パワー制御回路７
１、７２はパルス幅を調整して、信号制御回路５の入力
端子５７、５８に夫々“Ｌ”、“Ｈ”を入力する。そこ
で、信号制御回路５の出力端子５１、５２、５３が
“Ｈ”、５４、５５、５６が“Ｌ”を出力する。その結
果、ＰＭＯＳ２３とＮＭＯＳ２２がオン、ＰＭＯＳ２
１、２５とＮＭＯＳ２４、２６がオフとなる。
【００２６】従って、電源端子８からＰＭＯＳ２３、ト
ランスＴの入力端子１２、１１、ＮＭＯＳ２２及び接地
端子９を介して、上述の場合と逆方向にトランスＴの１
次巻線に電流が流れる。そして、トランスＴの出力端子
１３、１４には負極信号が送出されて伝送路４に印加さ
れることとなる。尚、この場合の出力パワーも正極信号
の場合と同様に一定となる。
ランスＴの入力端子１２、１１、ＮＭＯＳ２２及び接地
端子９を介して、上述の場合と逆方向にトランスＴの１
次巻線に電流が流れる。そして、トランスＴの出力端子
１３、１４には負極信号が送出されて伝送路４に印加さ
れることとなる。尚、この場合の出力パワーも正極信号
の場合と同様に一定となる。
【００２７】次に、送信データ入力端子１０１、１０２
の双方に“Ｌ”を印加した場合には、送信パワー制御回
路７１、７２は信号制御回路５の入力端子５７、５８に
“Ｌ”、“Ｌ”を入力する。そこで、信号制御回路５
は、出力端子５１、５４、５５に“Ｈ”、出力端子５
２、５３、５６に“Ｌ”を出力する。ＰＭＯＳ２１、２
３とＮＭＯＳ２２、２４はオフ、ＰＭＯＳ２５とＮＭＯ
Ｓ２６がオフとなり、トランスＴの入力端子１１、１２
は、これら両トランジスタ２５、２６のオフ抵抗で終端
され、トランスＴの出力端子１３、１４、即ち伝送路４
には無信号を出力する。
の双方に“Ｌ”を印加した場合には、送信パワー制御回
路７１、７２は信号制御回路５の入力端子５７、５８に
“Ｌ”、“Ｌ”を入力する。そこで、信号制御回路５
は、出力端子５１、５４、５５に“Ｈ”、出力端子５
２、５３、５６に“Ｌ”を出力する。ＰＭＯＳ２１、２
３とＮＭＯＳ２２、２４はオフ、ＰＭＯＳ２５とＮＭＯ
Ｓ２６がオフとなり、トランスＴの入力端子１１、１２
は、これら両トランジスタ２５、２６のオフ抵抗で終端
され、トランスＴの出力端子１３、１４、即ち伝送路４
には無信号を出力する。
【００２８】上述の説明から明らかな如く、１対の送信
パワー制御回路７１、７２の送信データ入力端子１０
１、１０２にデータ“Ｈ”及び“Ｌ”の組合せを入力す
ることにより、トランスＴの出力端子１３、１４に接続
されている伝送路４には、正極信号、負極信号及び無信
号を一定パワーで出力することとなる。
パワー制御回路７１、７２の送信データ入力端子１０
１、１０２にデータ“Ｈ”及び“Ｌ”の組合せを入力す
ることにより、トランスＴの出力端子１３、１４に接続
されている伝送路４には、正極信号、負極信号及び無信
号を一定パワーで出力することとなる。
【００２９】次に、図１のラインドライバ回路の具体的
回路図を示す図３及びこの各部の動作を示すタイミング
チャートである図４を参照して説明する。尚、図３の回
路図において、図１と対応する回路素子又は回路部分に
は、便宜上同一参照符号を使用する。
回路図を示す図３及びこの各部の動作を示すタイミング
チャートである図４を参照して説明する。尚、図３の回
路図において、図１と対応する回路素子又は回路部分に
は、便宜上同一参照符号を使用する。
【００３０】先ず、図３を参照して回路構成を説明す
る。送信パワー制御回路７１は、送信データ入力端子１
０１に接続されたインバータ６５、このインバータ６５
の出力を直接及びＮＭＯＳ２７を介して入力するＮＡＮ
Ｄゲート６６及びＮＭＯＳ２７の出力と接地９間に接続
されたコンデンサ３２とを有する。同様に、送信パワー
制御回路７２もインバータ６７、ＮＡＮＤゲート６８、
ＮＭＯＳ２８及びコンデンサ３３を有する。
る。送信パワー制御回路７１は、送信データ入力端子１
０１に接続されたインバータ６５、このインバータ６５
の出力を直接及びＮＭＯＳ２７を介して入力するＮＡＮ
Ｄゲート６６及びＮＭＯＳ２７の出力と接地９間に接続
されたコンデンサ３２とを有する。同様に、送信パワー
制御回路７２もインバータ６７、ＮＡＮＤゲート６８、
ＮＭＯＳ２８及びコンデンサ３３を有する。
【００３１】また、信号制御回路５は、３個のインバー
タ６１、６２、６４及びＮＯＲゲート６３を含む論理
（ロジック）回路である。インバータ６１、６２には、
夫々送信パワー制御回路７１、７２の出力が入力され
る。ＮＯＲゲート６３には、送信パワー制御回路７１、
７２の両出力が入力される。インバータ６４には、ＮＯ
Ｒゲート６３の出力が入力される。この信号制御回路５
の後段の回路は、図１の回路と同一であるので重複説明
を省略する。
タ６１、６２、６４及びＮＯＲゲート６３を含む論理
（ロジック）回路である。インバータ６１、６２には、
夫々送信パワー制御回路７１、７２の出力が入力され
る。ＮＯＲゲート６３には、送信パワー制御回路７１、
７２の両出力が入力される。インバータ６４には、ＮＯ
Ｒゲート６３の出力が入力される。この信号制御回路５
の後段の回路は、図１の回路と同一であるので重複説明
を省略する。
【００３２】次に、ＰＭＯＳ２１、２３及び２５とＮＭ
ＯＳ２２、２４及び２６のゲートと、他の回路との接続
関係は、次のとおりである。ＰＭＯＳ２１、２３のゲー
トには、インバータ６１、６２の出力が夫々入力され
る。ＮＭＯＳ２２、２４のゲートには、送信パワー制御
回路７２、７１の出力が夫々入力される。ＰＭＯＳ２５
とＮＭＯＳ２６のゲートには、インバータ６４の出力及
び入力が夫々入力される。
ＯＳ２２、２４及び２６のゲートと、他の回路との接続
関係は、次のとおりである。ＰＭＯＳ２１、２３のゲー
トには、インバータ６１、６２の出力が夫々入力され
る。ＮＭＯＳ２２、２４のゲートには、送信パワー制御
回路７２、７１の出力が夫々入力される。ＰＭＯＳ２５
とＮＭＯＳ２６のゲートには、インバータ６４の出力及
び入力が夫々入力される。
【００３３】次に、図４のタイミングチャートを参照し
て、図３のラインドライバ回路の各部分の動作を説明す
る。図４において、（ａ）、（ｂ）は送信データ入力端
子１０１、１０２の入力電圧波形、（ｃ）はインバータ
６５の出力電圧波形、（ｄ）はＮＭＯＳ２７のソース電
圧波形、（ｅ）はインバータ６７の出力電圧波形、
（ｆ）はＮＭＯＳ２８のソース電圧波形、（ｇ）はＮＡ
ＮＤゲート６６の出力電圧波形、（ｈ）はＮＡＮＤゲー
ト６８の出力電圧波形、（ｉ）はインバータ６１の出力
電圧波形、（ｊ）はインバータ６２の出力電圧波形及び
（ｋ）はトランスＴの出力端子１３−１４の出力電圧波
形を示す。
て、図３のラインドライバ回路の各部分の動作を説明す
る。図４において、（ａ）、（ｂ）は送信データ入力端
子１０１、１０２の入力電圧波形、（ｃ）はインバータ
６５の出力電圧波形、（ｄ）はＮＭＯＳ２７のソース電
圧波形、（ｅ）はインバータ６７の出力電圧波形、
（ｆ）はＮＭＯＳ２８のソース電圧波形、（ｇ）はＮＡ
ＮＤゲート６６の出力電圧波形、（ｈ）はＮＡＮＤゲー
ト６８の出力電圧波形、（ｉ）はインバータ６１の出力
電圧波形、（ｊ）はインバータ６２の出力電圧波形及び
（ｋ）はトランスＴの出力端子１３−１４の出力電圧波
形を示す。
【００３４】送信データ入力端子１０１の入力電圧が
“Ｌ”から“Ｈ”に変化すると（図４（ａ）参照）、イ
ンバータ６５の出力は反転して“Ｈ”から“Ｌ”となる
（図４（ｃ）参照）。ＮＭＯＳ２７のソース端子には、
コンデンサ３２が接続されているので、その充放電によ
り遅延を生じる（図４（ｄ）参照）。しかし、ＮＡＮＤ
ゲート６６は、両入力信号（図４（ｃ）、（ｄ）参照）
のうち一方が“Ｌ”となった時点で“Ｈ”を出力するの
で、ＮＭＯＳ２７のソース電圧の遅延と無関係に送信デ
ータ入力信号１０１が“Ｌ”から“Ｈ”へ変化した時点
でＮＡＮＤゲート６６の出力電圧は“Ｌ”から“Ｈ”へ
立上がる（図４（ｇ）参照）。
“Ｌ”から“Ｈ”に変化すると（図４（ａ）参照）、イ
ンバータ６５の出力は反転して“Ｈ”から“Ｌ”となる
（図４（ｃ）参照）。ＮＭＯＳ２７のソース端子には、
コンデンサ３２が接続されているので、その充放電によ
り遅延を生じる（図４（ｄ）参照）。しかし、ＮＡＮＤ
ゲート６６は、両入力信号（図４（ｃ）、（ｄ）参照）
のうち一方が“Ｌ”となった時点で“Ｈ”を出力するの
で、ＮＭＯＳ２７のソース電圧の遅延と無関係に送信デ
ータ入力信号１０１が“Ｌ”から“Ｈ”へ変化した時点
でＮＡＮＤゲート６６の出力電圧は“Ｌ”から“Ｈ”へ
立上がる（図４（ｇ）参照）。
【００３５】一方、送信データ入力端子１０１の入力デ
ータが“Ｈ”から“Ｌ”に変化すると、インバータ６５
の出力は“Ｌ”から“Ｈ”へ変化する。ＮＭＯＳ２７の
ソース電圧は、コンデンサ３２の充放電の為に遅延し
て、インバータ６５の出力電圧よりも遅くなる（図４
（ｄ）参照）。この遅延時間は、ＮＭＯＳ２７のオン抵
抗Ｒｏｎとコンデンサ３２の静電容量Ｃの時定数ｔ＝Ｃ
・Ｒｏｎで決定する。ここで、Ｒｏｎは次式で決定され
る。 Ｒｏｎ＝１／ｇｍ＝１／｛μＣｏｘ・（Ｗ／Ｌ）・（Ｖ
ｇｓ−Ｖｔ）｝ ｇｍは相互コンダクタンス、μは電子の移動度、Ｗはゲ
ート幅、Ｌはゲート長、Ｖｇｓはゲートソース間電圧、
Ｖｔはしきい値電圧である。
ータが“Ｈ”から“Ｌ”に変化すると、インバータ６５
の出力は“Ｌ”から“Ｈ”へ変化する。ＮＭＯＳ２７の
ソース電圧は、コンデンサ３２の充放電の為に遅延し
て、インバータ６５の出力電圧よりも遅くなる（図４
（ｄ）参照）。この遅延時間は、ＮＭＯＳ２７のオン抵
抗Ｒｏｎとコンデンサ３２の静電容量Ｃの時定数ｔ＝Ｃ
・Ｒｏｎで決定する。ここで、Ｒｏｎは次式で決定され
る。 Ｒｏｎ＝１／ｇｍ＝１／｛μＣｏｘ・（Ｗ／Ｌ）・（Ｖ
ｇｓ−Ｖｔ）｝ ｇｍは相互コンダクタンス、μは電子の移動度、Ｗはゲ
ート幅、Ｌはゲート長、Ｖｇｓはゲートソース間電圧、
Ｖｔはしきい値電圧である。
【００３６】この式から明らかな如く、電源電圧が低い
場合には、ＮＭＯＳ２７のゲート電圧が低くなり、Ｖｇ
ｓが下がるのでＲｏｎが大きくなる。反対に、電源電圧
が低くなると、Ｒｏｎは小さくなる。
場合には、ＮＭＯＳ２７のゲート電圧が低くなり、Ｖｇ
ｓが下がるのでＲｏｎが大きくなる。反対に、電源電圧
が低くなると、Ｒｏｎは小さくなる。
【００３７】温度が高いとμが大きく、Ｒｏｎは小さ
く、温度が低いとμが小さく、Ｒｏｎは大きくなる。ま
た、ゲート長Ｌが長いとＲｏｎは大きく、短いとＲｏｎ
は小さくなる。
く、温度が低いとμが小さく、Ｒｏｎは大きくなる。ま
た、ゲート長Ｌが長いとＲｏｎは大きく、短いとＲｏｎ
は小さくなる。
【００３８】ＮＭＯＳ２７のオン抵抗Ｒｏｎが大きい
と、上述した遅延時間は長くなり、Ｒｏｎが小さくなる
と遅延時間は短くなる。これにより、ＨＡＮＤゲート６
６の出力電圧（図４（ｇ）参照）は、その両入力信号が
共に“Ｈ”になったとき“Ｌ”となるので、ＮＭＯＳ２
７のオン抵抗Ｒｏｎによりパルス幅が変化して伝送パワ
ーを自動的に調整することとなる。
と、上述した遅延時間は長くなり、Ｒｏｎが小さくなる
と遅延時間は短くなる。これにより、ＨＡＮＤゲート６
６の出力電圧（図４（ｇ）参照）は、その両入力信号が
共に“Ｈ”になったとき“Ｌ”となるので、ＮＭＯＳ２
７のオン抵抗Ｒｏｎによりパルス幅が変化して伝送パワ
ーを自動的に調整することとなる。
【００３９】尚、上述の説明は、送信データ入力端子１
０１と送信パワー制御回路７１につき行ったが、同様回
路構成を有する送信データ入力端子１０２と送信パワー
制御回路７２についても同様であること勿論である。ま
た、信号制御回路５の後段のトランジスタ２１〜２６及
びトランスＴを含む回路については、図１の回路と同様
であるので、重複説明は避ける。
０１と送信パワー制御回路７１につき行ったが、同様回
路構成を有する送信データ入力端子１０２と送信パワー
制御回路７２についても同様であること勿論である。ま
た、信号制御回路５の後段のトランジスタ２１〜２６及
びトランスＴを含む回路については、図１の回路と同様
であるので、重複説明は避ける。
【００４０】以上、本発明のラインドライバ回路の好適
実施形態例の構成及び動作を説明した。しかし、本発明
は斯る特定例のみに限定されるべきではなく、本発明の
要旨を逸脱することなく種々の変形変更が可能であるこ
と当業者には容易に理解できよう。
実施形態例の構成及び動作を説明した。しかし、本発明
は斯る特定例のみに限定されるべきではなく、本発明の
要旨を逸脱することなく種々の変形変更が可能であるこ
と当業者には容易に理解できよう。
【００４１】
【発明の効果】上述の説明から理解される如く、本発明
のラインドライバ回路によると、送信パワー制御回路に
コンデンサと共にＭＯＳトランジスタのチャンネル抵抗
を使用する時定数回路とすることにより、電源電圧や周
囲温度のみならず使用するＩＣの製造上のばらつきも自
動的に補正して略一定のＡＭＩ信号の送信パワーを得る
ことが可能になるという実用上の顕著な作用効果が得ら
れる。
のラインドライバ回路によると、送信パワー制御回路に
コンデンサと共にＭＯＳトランジスタのチャンネル抵抗
を使用する時定数回路とすることにより、電源電圧や周
囲温度のみならず使用するＩＣの製造上のばらつきも自
動的に補正して略一定のＡＭＩ信号の送信パワーを得る
ことが可能になるという実用上の顕著な作用効果が得ら
れる。
【図１】本発明のラインドライバ回路の原理を示す構成
図である。
図である。
【図２】図１のラインドライバ回路の動作説明図であ
る。
る。
【図３】本発明のラインドライバ回路の好適実施形態例
の回路図である。
の回路図である。
【図４】図３のラインドライバ回路の各部分の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】従来のラインドライバ回路の回路図である。
【図６】図５のラインドライバ回路の動作説明図であ
る。
る。
４ 伝送路 ５ 信号制御回路 ２１〜２６ スイッチング回路（ＭＯＳトランジ
スタ） ７１、７２ 送信パワー制御回路 ２７、２８ ＮＭＯＳ ３２、３３ コンデンサ（時定数回路） ６６、６８ 論理積回路（ＮＡＮＤゲート） １０１、１０２ 送信データ入力端子 Ｔ トランス
スタ） ７１、７２ 送信パワー制御回路 ２７、２８ ＮＭＯＳ ３２、３３ コンデンサ（時定数回路） ６６、６８ 論理積回路（ＮＡＮＤゲート） １０１、１０２ 送信データ入力端子 Ｔ トランス
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX08 AX15 AX39 AX49 BX16 CX05 CX06 CX14 CX25 DX13 DX14 DX22 DX44 DX54 EX01 EX02 EX14 EY07 EY21 EZ01 EZ25 GX01 GX04 5K029 AA01 DD02 FF03 GG07 JJ03 LL08 LL11
Claims (6)
- 【請求項１】送信データ入力端子の送信入力データを送
信パワー制御回路及びスイッチ回路を介してトランスの
入力端子電流を制御し、前記トランスの出力端子に接続
された伝送路を駆動するラインドライバ回路において、 前記送信パワー制御回路は、コンデンサとＭＯＳトラン
ジスタより成る時定数回路を含むことを特徴とするライ
ンドライバ回路。 - 【請求項２】前記送信パワー制御回路は、前記送信入力
データを直接及び前記時定数回路を介して入力する論理
積回路を含むことを特徴とする請求項１に記載のライン
ドライバ回路。 - 【請求項３】前記送信パワー制御回路は、同一構成の一
対の回路からなることを特徴とする請求項１又は２に記
載のラインドライバ回路。 - 【請求項４】前記スイッチング回路は、電源と接地間に
直列接続された１対のＰＭＯＳ及びＮＭＯＳトランジス
タ回路を含むことを特徴とする請求項１、２又は３に記
載のラインドライバ回路。 - 【請求項５】送信入力データを受ける送信パワー制御回
路と、該送信パワー制御回路の出力を受ける信号制御回
路と、該信号制御回路の出力側に接続されたスイッチン
グ回路と、該スイッチング回路の出力電流が入力され出
力側に伝送路が接続されたトランスとを含み、 前記送信パワー制御回路は、ＭＯＳトランジスタのチャ
ネル抵抗とコンデンサとより成る信号遅延回路を含むこ
とを特徴とするラインドライバ回路。 - 【請求項６】前記送信パワー制御回路は、１対の回路か
ら成りＡＭＩ信号が入力されることを特徴とする請求項
５に記載のラインドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35075398A JP3636910B2 (ja) | 1998-11-24 | 1998-11-24 | ラインドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35075398A JP3636910B2 (ja) | 1998-11-24 | 1998-11-24 | ラインドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000165456A true JP2000165456A (ja) | 2000-06-16 |
| JP3636910B2 JP3636910B2 (ja) | 2005-04-06 |
Family
ID=18412639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35075398A Expired - Fee Related JP3636910B2 (ja) | 1998-11-24 | 1998-11-24 | ラインドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3636910B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015146511A1 (ja) * | 2014-03-25 | 2017-04-13 | ソニー株式会社 | 送信装置および通信システム |
| WO2024053217A1 (ja) * | 2022-09-08 | 2024-03-14 | ローム株式会社 | 信号送信装置 |
-
1998
- 1998-11-24 JP JP35075398A patent/JP3636910B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015146511A1 (ja) * | 2014-03-25 | 2017-04-13 | ソニー株式会社 | 送信装置および通信システム |
| US10194443B2 (en) | 2014-03-25 | 2019-01-29 | Sony Corporation | Transmitter and communication system |
| US10687336B2 (en) | 2014-03-25 | 2020-06-16 | Sony Corporation | Transmitter and communication system |
| US11096174B2 (en) | 2014-03-25 | 2021-08-17 | Sony Corporation | Transmitter and communication system |
| US11606795B2 (en) | 2014-03-25 | 2023-03-14 | Sony Group Corporation | Transmitter and communication system |
| WO2024053217A1 (ja) * | 2022-09-08 | 2024-03-14 | ローム株式会社 | 信号送信装置 |
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| Publication number | Publication date |
|---|---|
| JP3636910B2 (ja) | 2005-04-06 |
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