JP2006526318A - 改良された共振線駆動回路 - Google Patents

Abstract

二つの論理値（ＶＤＤ，ＶＳＳ）の一つを二つの電圧レベルのどちらかで表すことによって、システムのある部分（１０）から別の部分（１４）へ導体（１２）に沿って論理値を伝達する電気的駆動回路を提供する。コンデンサ（ＣＲ１）が、駆動回路を含むチップとそれがマウントされている基板との間の接地・電源基準差を減少させる。コンデンサは、電源と接地との減結合をももたらす。他の態様では、制御スルーレートランプが入射波、外向きの波、ターンオンを開始させ、およびこれについての回路を説明する。制御スルーレートランプを完了するのにかかる時間は調整可能である。この構成によって、消費電力を低減し、同時に所望の信号特性を得ることができる。

Description

本発明は電気回路に関する。さらに詳細には、本発明は消費電力を削減することを目標として動作するタイプの電気的駆動回路の性能を改善することに関する。本発明は、そのような駆動回路において、望ましい信号特性を実現しながら、低消費電力を達成することに関する。

二つの論理値のそれぞれを二つの電圧レベルのどちらかで表すことによって、システムのある部分から別の部分へ論理値を伝達する従来型の駆動（ドライバ）回路は長い間用いられている。例えば、図１ａはＩＣの一部として形成された従来型のＣＭＯＳインバータドライバ１０を示している。出力駆動回路１０は、ドライバ入力電圧信号ＶＩに応答して、逆（inverted）ドライバ出力電圧（ＶＤＯ）を生成する。ドライバ１０は、印刷配線基板（ＰＷＢ）の電気導線１２を通じて負荷回路１４に接続されている。特に、電気導線１２はドライバ出力電圧ＶＤＯを、負荷回路１４内の一以上のデジタルＩＣ１６のグループを駆動する導線出力電圧ＶＢＯに変換する。

ドライバ１０は、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＦＥＴ）ＱＡおよびＰチャネル絶縁ゲートＦＥＴ ＱＢから構成されている。これらＦＥＴのゲート電極はドライバ入力電圧ＶＩを受信する。ＦＥＴ ＱＡおよびＱＢのソースはそれぞれ、低供給電圧ＶＳＳ、典型的には接地基準電圧（０ボルト）のソースおよび高供給電圧ＶＤＤのソースに接続されている。ＱＡおよびＱＢのドレインは互いに接続されてドライバ出力電圧ＶＤＯを供給する。入力電圧ＶＩを適切な高いレベルにまで上昇させると、ＮチャネルＦＥＴ ＱＡはオン状態となる。一方、入力電圧ＶＩを適切な低いレベルまで降下させると、ＦＥＴ ＱＢはオン状態となる。

従って、静的動作状態では、ＦＥＴ ＱＡまたはＱＢのどちらか一方だけが導通状態にある。もし入力ＶＩがハイならば、ＦＥＴ ＱＡはオンになって、ドライバ出力電圧ＶＤＯをＶＳＳに近い低い値にまで引き下げる。逆に、入力電圧ＶＩが低く、ＦＥＴ ＱＢがオンになっているときは、出力電圧ＶＤＯはＶＤＤに近い高い値になる。ＦＥＴ ＱＡおよびＱＢのそれぞれのオン抵抗は通常非常に低い。従って、入力信号ＶＩがハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）へ急激に遷移するのに応答して、出力信号ＶＤＯはＶＳＳからＶＤＤへ急激に遷移する。同様に、入力信号ＶＩがローからハイへ急激に遷移するのに応答して、出力信号ＶＤＯはＶＤＤからＶＳＳへ急激に遷移する。遷移の間、一般的には、両方のＦＥＴ ＱＡおよびＱＢが導通する短い期間がある。

通常相互接続と呼ばれるＰＷＢ電気導線１２は銅線（トラック）とＶＳＳポテンシャル接地面（グランドプレーン）から構成される。図１ａの導線１２を貫いている線に示されている段差は、ＰＷＢ上での導線１２の方向変化を質的に表したものである。接地面は斜線で陰付けされたブロックで示される。

図１ｂは簡略電気モデルなので、ドライバ１０が、ＰＷＢ上にマウントされる集積回路パッケージの中に配置される集積回路の一部として形成されたときに通常存在する寄生配線（リード）インダクタンスを示していない。接地／電源バウンス（ground/power bounce）として既知の悪影響を回避すべきならば、これらの寄生インダクタンスをドライバ１０の設計において考慮しなければならない。

分布インダクタンスおよびキャパシタンスを有する図１ａまたは１ｂ中の相互接続１２は特性インピーダンスＺ０を持つ伝送線としても知られている。本技術分野においてよく知られているように、外向きに出て行く波（outward bound wave）の振幅の半分を最初に供給して、その波が負荷１４に到達するときにはその振幅が二倍になり、ドライバ１０に向かって全振幅波として反射するように、図１ｂのＲＯＮを理論的にはＺ０に合致するように選択する。ＲＯＮがない場合、またはＲＯＮが小さすぎる場合には、反射波の振幅はＶＤＤのレベルを超えてしまい、信号の完全性に問題を生じてしまう。

以前の出願（ＰＣＴ／ＧＢ９６／０２１９９， ＵＳ６，２０１，４２０Ｂ１， ＥＰ０８４８８６８等）において、出願人は半振幅の外向きに出て行く波を生成するのではなく、抵抗ＲＯＮを通る電圧を効果的に低下させることによって、つまり信号ＶＯＤを、低「オン」抵抗スイッチまたはトランジスタを介して、追加の電源から生成した、またはリザーバコンデンサ（reservoir capacitor）から単に得た中間電圧ＶＨＨに接続することによって、等価な波を提供できる方法を説明した。この方法は、電力散逸が少なく、電力消費が最大７５％削減可能であるという特徴がある。この技術は、負荷キャパシタンスＣＬが分散キャパシタンスＣＢよりもずっと大きく、ＣＬおよびＬＢが伝送線としてよりも正弦波ＬＣ共振回路のように振る舞う場合にも同様に適用可能である。以後の参照を容易にするために、この方法を採用したドライバを共振線ドライバ（resonant line driver）と呼ぶ。

図２ａおよび２ｂは、この共振線ドライバがどのように、図１ａおよび１ｂの従来型ラインドライバを等価的に置き換えることができるのかを示す。

図２ｂは、例として共振線ドライバをＣＭＯＳに実装した場合を示す。Ｑ１およびＱ３は、ドライバ出力ＶＤＯをそれぞれ、従来型のドライバのように、低電圧電源ＶＳＳおよび高電圧電源ＶＤＤに接続する。共振線ドライバに特徴的なのは、Ｑ２が、遷移の間、ドライバ出力ＶＤＯを中間電圧電源ＶＨＨにも接続可能なことである。ゲート電極（そして、Ｑ１，Ｑ２，Ｑ３のスイッチング）は、制御回路２０によって、それぞれ信号ＶＣ１，ＶＣ２，ＶＣ３を介して制御されている。Ｑ１およびＱ３はＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタなので、対応するＶＣ１およびＶＣ３が高電圧レベルであるときに導電路を提供する。Ｑ２はＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）トランジスタなので、対応するＶＣ２が低電圧レベルであるときに導電路を提供する。

図３は、中間電圧電源ＶＨＨがリザーバコンデンサＣＲから供給可能であることを示す。

図４は、ＣＬがＣＢよりもかなり大きく、ＣＬおよびＬＢが伝送線としてよりもむしろ正弦波ＬＣ共振回路として動作する場合の、図２ｂに示した回路の動作を表す波形を示す。最初に、Ｑ１だけがオンになり、ＶＤＯはローレベルである。次に、時刻ｔ１において、入力信号ＶＩのレベル変化に応答して、Ｑ１がオフになり、Ｑ２がオンとなって、ＶＤＯをＶＨＨのレベル近くにまで駆動する。電流が正弦波状に最大値まで上昇し、次に０に戻る。それと同時に、負荷にあらわれる電圧ＶＢＯは、制御回路２０がＱ２を「オフ」にし、Ｑ３を「オン」にして遷移を終了させる時点において、正弦波状にＶＤＤのレベルまでスウィングする。図４に示すように、この回路は正反対の極性の遷移を生成するように同様の方法で動作する。

図５は、ＣＬがＣＢよりも小さい、またはＣＢと類似の値であって、ＣＢおよびＬＢの伝送線としての性質がより明確であるときに、等価な事象のシーケンスから得られた結果の波形を示す。時刻ｔ１において、入力信号ＶＩのレベル変化に応答して、Ｑ１は「オフ」に、Ｑ２は「オン」になって、ＶＤＯをＶＨＨのレベル近くにまで駆動する。ＶＨＨに等価な電圧振幅を持つ外向きに出て行く波（または入射波）は伝送線に沿って伝わる。それが負荷に到達したとき、負荷が適度に小さくて入射波中の電流に対して有効な経路を提供できないために、反射波が入射波の電流を打ち消す傾向が生じる。この反射波はまたＶＨＨと同等の振幅を持つが、入射波に重畳されて負荷においてＶＤＤに等しい電圧レベルを与える。この反射波は、時刻ｔ２において伝送線の全長がＶＤＤレベルになるまで、ドライバ１８に向かって戻っていく。この時刻ｔ２は、反射波が実際にドライバ１８に到達する時間であり、この時点で制御回路２０はＱ２を「オフ」に、Ｑ３を「オン」にして遷移を終了させる。制御回路２０を、反射波の戻りに合わせてこのタイミングを制御するために、様々なやり方で設計することが可能である。ＶＤＯの電流遷移のタイミングは、時限シーケンスを記憶し、再生することができる回路（例えば、デジタルカウンタによって制御されるデジタル制御遅延線）を調整するために、過去の遷移のいくつかの特徴を観察し、記憶することによって決定できる。

共振線ドライバは、リンギングおよびオーバーシュートなしに、消費電力を削減し、よく制御された信号を生成することが同時にできる可能性を持っている。しかしながら、残念なことに、典型的な物理的実装におけるある種の不可避的な特徴を考慮すると、低消費電力は達成できても、信号の状態は劣ったものとなる可能性がある。

図６は図３の回路を示すが、物理的実装の実際をよりよく表すように修正してある。もっとも一般的に、ドライバ１８はＰＷＢ１２上にマウントされるチップパッケージに含まれるシリコンチップ上に形成される。必須ではないが、リザーバコンデンサＣＲがしばしばチップまたはチップパッケージ内に含まれている。図３には、ドライバ１８，ＰＷＢ１２および負荷１４がすべて共通の電圧基準レベルＶＳＳを共有しているように示されている。しかしながら、物理的実装の実際では、これはしばしば事実ではない。なぜならば、図６に示すように、ドライバ１８、ＰＷＢ１２および負荷１４の接地電圧レベル（それぞれＶＳＳＤ，ＶＳＳＢおよびＶＳＳＬ）と、ドライバ１８、ＰＷＢ１２および負荷１４の電力電圧レベル（それぞれＶＤＤＤ，ＶＤＤＢおよびＶＤＤＬ）とは、寄生パッケージ配線（リード）インダクタンスＬＰＬ１，ＬＰＬ２，ＬＰＬ３およびＬＰＬ４を介して接続されているからである。さらに、物理的実装の実際では、図示するように、相互接続と負荷との寄生キャパシタンスが信号ＶＳＳの間だけでなく、信号ＶＤＤの間でもしばしば生じる。

図７を参照すると、図２ｂのドライバ１８のＱ２は一般に比較的大きく、それゆえ、例えば図１ａの従来型ドライバ中のＱＡまたはＱＢと比べて、非常に低い「オン」抵抗を有する。従って、ドライバ１８によって生成される波形は図７に示すようにかなり階段状であり、およそ時刻ｔ１において比較的短時間のうちにＶＤＯをＶＳＳレベルからほぼＶＨＨレベルまで変化させる。同時に、ドライバ１８から相互接続に流れる電流は急激に増加し、非常に高い電流の変化率（di/dt）をもたらす。この電流の変化はＬＰＬ１およびＬＰＬ２を介する戻り導通路に、等価かつ反対の電流変化を引き起こす。これらの寄生インダクタンスは、図７に示すように、ＶＳＳＤおよびＶＳＳＢの間、そしてＶＤＤＤおよびＶＤＤＢの間に測定可能なほどの電位差を生じさせることで、そのような急激な電流変化に応答する。図７はＶＳＳＤおよびＶＤＤＤを基準として参照した場合のＶＳＳＢおよびＶＤＤＢのレベルを示す。

実際の応用回路では、通常、ドライバ１８は、出力信号を駆動するだけでなく、入力信号をも受信するＩＣの一部である。残念ながら、入力信号はＶＳＳＢおよびＶＤＤＢとかなりのキャパシタンス結合を有しているため、それらのレベルはＶＳＳＢおよびＶＤＤＢに関連して決定される傾向にあり、それによって例えば定義的にはローレベルにある入力信号が、上述のＩＣ上の受信機においては、図７の時刻ｔ１においてＶＳＳＢとして示されているものとよく似た電圧スパイクをもたらす。これによって、この入力信号が一時的にハイレベルであると解釈される可能性が生じる。図７からわかるように、図６のドライバ１８からの出力電流のすべての変化は、図２ｂのリザーバコンデンサＣＲおよびＱ２を介して、または図２ｂのＱ１を通って、ＶＳＳＤから供給されているので、最も極端な外乱は時刻ｔ１，ｔ３およびｔ４において、ＶＳＳＤに関連してＶＳＳＢのレベルにまで達する。（時刻ｔ２において、電流変化は図２ｂのＱ３を介して部分的にＶＤＤＤから供給されるので、外乱は深刻さ度合いが小さい。）従って、前述のＩＣに入力される信号は、主にＶＳＳＢに結合したその特定の物理的経路に起因して、ＩＣ内の受信回路で受信される際に深刻な外乱による悪影響を受ける。

発明の概要

本発明の目的は、低消費電力という利点を維持しながら、信号擾乱（disturbance）が小さく、信号の完全性がより優れた動作を可能にする、改良された共振線ドライバを提供することにある。これらの改良点は、組み合わせにおいて、または個別に、より程度が大きいか、または小さい優位性をもたらすように用いられる。

本発明の第１態様である電気的駆動回路は、負荷に供給可能な導体出力信号を供給する電気導体に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ出力電圧レベルペアの間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせ、前記出力電圧レベルペアの間には中間電圧レベルが存在する。前記導体および負荷のインダクタンスおよびキャパシタンスは、対応する回路出力遷移の間に非ゼロ中間レベル維持期間において前記回路出力信号がおおよそ前記中間電圧レベルを維持する間に、前記導体出力信号が各導体出力遷移をほぼ完了することを可能にする共振をもたらす。本回路は、前記中間電圧レベルと、前記第１および第２電圧レベルのそれぞれとの間に少なくとも第１コンデンサ要素と、前記中間電圧レベルと前記第２電圧レベルとの間に少なくとも第２コンデンサ要素（好適には第１コンデンサ要素と同じ）とを備える。

前記第１および第２コンデンサ要素は分離リザーバコンデンサを構成する。
パッケージ導線インダクタンスが前記電気導体と前記出力電圧レベルペアのそれぞれの電源との間に存在する。このとき、前記第１および第２コンデンサ要素は、好適には、回路出力電圧の変化が前記駆動回路に流れもどる戻り電流が前記パッケージ配線インダクタンスの間でおおよそ等しく分かれるようにする。前記第１および第２コンデンサ要素は、前記複数の出力電圧レベルの間に減結合キャパシタンスをもたらしうる。

本発明の第２態様である電気的駆動回路は、負荷に供給可能な導体出力信号を供給する電気導体に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ出力電圧レベルペアの間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせ、前記出力電圧レベルペアの間には中間電圧レベルが存在する。前記導体および負荷のインダクタンスおよびキャパシタンスは、対応する回路出力遷移の間に非ゼロ中間レベル維持期間において前記回路出力信号がおおよそ前記中間電圧レベルを維持する間に、前記導体出力信号が各導体出力遷移をほぼ完了することを可能にする共振をもたらす。本回路は、実質的に非ゼロ遷移時間を部分回路出力遷移にもたらすために、前記出力電圧レベルペアの少なくとも一方と前記中間レベルとの間で部分回路出力遷移を制御するランプ制御回路を備える。

前記部分回路出力遷移は、前記回路の他のスイッチング事象に対して相対的に遅くなるように制御される。

前記回路出力を前記二つの出力電圧レベルの第１レベルに引き上げるとともに、前記二つの出力電圧レベルの第２レベルに引き下げるプルアップトランジスタおよびプルダウントランジスタを設け、前記部分回路出力遷移は、前記プルアップおよびプルダウントランジスタのスイッチングよりも遅くなるように制御される。

スイッチオンの際に前記回路出力を前記中間電圧レベルに駆動し、スイッチオフの際に前記回路出力を前記二つの出力電圧レベルの第１レベルに駆動することを許可する中間レベル駆動トランジスタを備えてもよい。この場合、前記部分回路出力遷移は、前記中間レベル駆動トランジスタのスイッチオフよりも遅くなるように制御される。

前記部分回路出力遷移時間は好適には調整可能である。例えば、それは前記導体出力信号が導体出力遷移を十分に完了するのにかかる時間の関数として制御可能である。

前記制御回路は、前記回路出力信号と前記第２制御信号とを比較して、前記第２制御信号が前記対応する制御遷移を完了する前に、前記回路出力信号が回路出力遷移を完了するかどうかを判定する時間比較回路と、前記比較に応じて前記部分回路遷移時間を調整する調整回路とを備えていてもよい。

代替的には、前記比較器回路は、前記部分回路出力遷移レベルと、前記中間電圧レベルと出力電圧レベルのほぼ中間にある基準電圧とを比較することもできる。前記部分回路出力遷移の開始（ｔ３）と前記部分回路出力遷移の予想される終了のおおよそ中間の時刻（ｔ４）において、前記出力は前記出力電圧レベルに向かって遷移する。

好適には、基準ランプを生成する基準ランプ回路と、前記基準ランプ回路に結合されて部分回路出力遷移と前記基準ランプとを比較する比較器回路とを設けることができる。

部分回路遷移に必要な前記時間は過去の少なくとも一つの回路出力遷移の特性（例えば、２つの信号の相対タイミングから決定される特性）の関数として制御される。

好適には、ランプ制御回路は部分回路出力遷移を、過去の部分回路出力遷移の結果として蓄積された電流蓄積制御値の関数として制御する。

本発明の第３の態様における電気的駆動回路は、負荷に供給可能な導体出力信号を供給する電気導体に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ第１電圧、第２電圧および前記第１、第２電圧の間の中間電圧の間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせる。本態様において、前記回路は、第１トランジスタであって、（ａ）前記第１電圧の電圧源に結合される第１電流電極、（ｂ）回路出力信号が提供される出力ノードに結合される第２電流電極、（ｃ）前記第１トランジスタの電流電極の間を流れる電流を制御するために第１制御信号に応答する制御電極を有する第１トランジスタと、第２トランジスタであって、（ａ）前記第２電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第２トランジスタの電流電極の間を流れる電流を制御するために第２制御信号に応答する制御電極を有する第２トランジスタと、第３トランジスタであって、（ａ）前記中間電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第３トランジスタの電流電極の間を流れる電流を制御するために第３制御信号に応答する制御電極を有する第３トランジスタとを備える。
前記第３トランジスタの前記制御電極と、前記第１および第２電圧レベルの電源との間に第４および第５トランジスタがそれぞれ接続される。制御回路が、前記第３トランジスタの前記制御電極を、前記第４および第５トランジスタを介して前記第１および第２電圧レベルへ選択的に放電して、前記制御電極は前記第１電圧レベルと第２電圧レベルとの間で部分遷移を生じさせる。
前記出力信号は、前記第１、第２および第３制御信号に制御されて、おおよそ前記第１電圧と第２電圧との間で上昇および下降回路出力遷移を生じさせ、前記回路出力信号は各回路出力遷移の間に非ゼロ中間レベル維持期間においておおよそ前記中間電圧に維持される。

本発明の第１、第２および第３の態様の特徴およびそれらの様々な好適な特徴はどのような組み合わせにおいても組み合わせることができる。

本発明の第１の態様において、前記分離リザーバ（または他の）コンデンサは、共振線ドライバを含むチップとそれがマウントされているＰＷＢとの間の接地／電源基準差（接地電源バウンスとして知られる）を減少させる。この分離リザーバコンデンサは、電源と接地との減結合（decoupling）をももたらす。本発明の第２の態様は、入射波、外向きの波、ターンオンを開始させる制御スルーレートランプ、およびそのための回路方法を提供する。さらに他の態様では、制御スルーレートランプを完了するのにかかる時間を共振線ドライバの中間電圧保持期間とおおよそ時間比例するように調整することを可能にする。

この制御スルーレートランプ法は、接地電源バウンスをさらに減少させるだけでなく、その他の信号の完全性や無線周波数干渉の問題を生じさせうる、負荷にあらわれる信号中の不必要な高周波成分を減少させる。本発明のさらに他の態様は、駆動回路のプルアップおよびプルダウントランジスタ（例えば、図２ｂのＱ３とＱ１）の「オン」抵抗を特性インピーダンス相互接続１２とおおよそ整合させることにある。本発明のさらに他の態様は、共振線ドライバの内部遅延を調整するためにフィードバック制御信号決定する手段に関係する。

以下、図面を参照しながら、単なる例示として、いくつかの好適な実施形態を説明する。

図８は、図６の回路と似た回路を示しているが、リザーバキャパシタンス（reservoir capacitance）がＶＳＳＤおよびＶＨＨＤ回路ノードの間で全体的に供給される代わりに、リザーバキャパシタンスが２つのキャパシタンスＣＲ１とＣＲ２とに分離されている。ＣＲ１はＶＳＳＤとＶＨＨＤとの間のキャパシタンスを、ＣＲ２がＶＤＤＤとＶＨＨＤとの間のキャパシタンスを提供する。ＣＲ１およびＣＲ２のそれぞれが並列にリザーバキャパシタンスを提供するので、ＣＲ１およびＣＲ２のそれぞれは、同じ実効リザーバキャパシタンスを提供するのに、図６のＣＲに比べて数字的に半分の大きさにすることができる。しかし、分離リザーバキャパシタを用いることによって、図８のドライバ１９はより対称的になり、ドライバ出力信号ＶＤＯの電圧変化が相互接続１２への電流の流入および流出を生じさせるときに、ドライバ１９に流れ込む戻り電流はパッケージ配線インダクタンスＬＰＬ１とＬＰＬ２との間で等しく分かれる。

図９は、図８の回路に関連して発生する波形を示す。図７を図９と比較して、図６ではすべての戻り電流はＬＰＬ２を通って流れるので、図７の時刻ｔ１では、ＶＳＳＢとＶＳＳＤとの間に大きなオフセットが生じる。図９の時刻ｔ１において、図８の回路ではすべての戻り電流がパッケージ配線インダクタンスＬＰＬ１とＬＰＬ２との間で等しく分かれるので、ＶＳＳＢとＶＤＤＢとはそれぞれＶＳＳＤおよびＶＤＤＤからおおよそ等しくオフセットされるが、小さなオフセットが生じる。他の特徴として、ＬＰＬ１とＬＰＬ２との直列接続が、ＶＳＳＤとＶＤＤＤとの間に非常に有用な程度の減結合（decoupling）キャパシタンスを提供する。例えば、図９の時刻ｔ２において、電流がノードＶＤＤＤから例えば図２ｂのＭＯＳＦＥＴ Ｑ３を介してドライバ出力ノードへと供給される。ＣＲ１およびＣＲ２の直列接続によってもたらされる減結合キャパシタンスは必要な電流を供給するが、もしそれがなければこの電流はＬＰＬ１を通って外部から引き込まれる必要があり、その場合は別の接地バウンスの問題を生じさせてしまう。

図１０に、本発明の第２の要素として、ドライバ出力信号がＶＳＳＤレベルからＶＨＨＤへと駆動されるときに、時刻ｔ１において制御スルーレートランプ（slew rate ramp）を提供するようすを示す。正方向に上昇する（positive going）ランプは出力信号ＶＤＯを時刻ｔ１においてＶＳＳＤレベルから時刻ｔ１ａにおいてＶＨＨＤレベル近くまでなめらかに制御速度で移行させる。負方向に下降する（negative going）ランプは出力信号ＶＤＯを時刻ｔ３においてＶＤＤＤレベルから時刻ｔ３ａにおいてＶＨＨＤレベル近くまでなめらかに制御速度で移行させる。

このランプは低い出力インピーダンスを持つ回路で生成して、ランプの振幅および期間が出力信号ＶＤＯの負荷の程度によってほとんど影響を受けないようにすることが望ましい。制御ランプはドライバからの出力電流の変化率を相当程度減少させ、従って例えばＬＰＬ１およびＬＰＬ２を通る戻り電流の変化率をかなり減少させるので、図１０に示すように電力および接地バウンスの大幅な減少につながり、さらに信号のソースから負荷への伝達全体にわずかな遅延をおよぼすにすぎない。

負荷が伝送線に近似している場合、図１０の時刻ｔ１から始まるランプは伝送線に沿って伝わって、ドライバに向かって反射して時刻ｔ２にそこに到達する。この時点で、制御回路２０は出力ＶＤＯをＶＨＨＤから切り離し、それをプルアップトランジスタ、例えば図２ｂのＱ３を介してＶＤＤＤに接続する。もしＱ３のサイズをその「オン」抵抗が伝送線の特性インピーダンスに整合するように決めていれば、ドライバ出力電圧ＶＤＯは、オーバーシュートまたはアンダーシュートを生じることなく、なめらかにＶＤＤＤレベルに到達して遷移を完了する。反対の極性の遷移において、同様のシーケンスが時刻ｔ３から始まり、同じように図２ｂのＱ１のサイズをその「オン」抵抗が伝送線の特性インピーダンスにマッチするように決めることができる。

この制御ランプ方式の不利な点は、遷移のための電荷全体の減少部分がリザーバコンデンサから供給されることである。例えば、図１０中のＩＨＨおよびＩＤＤ曲線の下の陰影領域はＶＨＨＤノード（つまり、リザーバコンデンサ）およびＶＤＤＤ電力供給ノードから供給される電荷の相対比率を示している。図１０からわかるように、およそ７５％の電荷がリザーバコンデンサから供給され、残りの２５％がＶＤＤＤ電源から来ている。さらに、図１０に点線で示すように、もし制御ランプ速度をより遅くすることができれば、リザーバコンデンサから供給される電荷の部分をさらにおよそ５０％にまで落とすことができる。したがって、制御ランプの使用はわずかな消費電力の増加につながる。しかしながら、従来型のドライバよりはずっと低消費電力であり、信号の完全性と接地／電力バウンスを改善する。したがって、信号の完全性に対するタイミング要求と、低消費電力および速度に対するタイミング要求とはいくぶん相反する関係にある。これらの要求間で妥協点を見つけるのが本発明の他の要素の目的である。

図１０をさらに参照して、もしランプ速度をおおよそ半分にしてその期間をｔ１からｔ２にしたとすると、上述のように消費電力が増加して、そのようなランプ速度を採用するドライバは不適当なものとなってしまう。一方、もし同じドライバがおよそ二倍の長さを持つ（よって遅延も）相互接続を駆動しているとすると、従来型のドライバと比較してそのようなランプ時間は低消費電力につながり、同時に図１１に示すように良好な信号の完全性をもたらす。その一方で、元々の速度のランプ（ｔ１からｔ１ａ）は消費電力および速度の点で中間的な改良をもたらすのみであり、さらにドライバによる接地／電源バウンスを大幅に増加させてしまうであろう。同時に、信号に高い周波数の高調波が過分に含まれるようになり、不必要な無線周波数放射を与えてしまうであろう。よって、もしランプ回路を制御可能にできるならば（つまり、ある範囲内で期間を変化させてランプ時間を供給することができるならば）、そしてもしランプ時間が、共振線ドライバの中間レベル保持期間を調整するのに制御回路２０で用いられているのと同じ回路制御機構によって制御されているのであれば、そのドライバは、ある範囲の負荷条件にわたって動作可能であり（つまり、様々な伝送線遅延またはＬＣ共振周波数を持つ負荷を駆動可能）、そしてなお、消費電力および速度と信号の完全性との間での妥協点として選択された最適なものに近い波形を生成することができる。

図１２は、ランプ制御回路１１８の第１実施形態を含む共振線ドライバを示す。これと図２ｂの回路とを比較すると、ＮＭＯＳトランジスタＱ２が、Ｑ２Ｎ（ＮＭＯＳデバイス）およびＱ２Ｐ（ＰＭＯＳデバイス）のトランジスタペアで置き換えられている。これらのトランジスタペアの対応するチャネルは並列に接続されている。出力信号ＶＤＯの遷移の始まりでは、Ｑ２２がオンになり、同時にＱ２４がオフになるときに電流ミラーＱ２１／Ｑ２０からの電流によってＱ２Ｎのゲートが（正に）荷電され、Ｑ３２がオンになり、同時にＱ３４がオフになるときに、電流ミラーＱ３１／Ｑ３０からの電流によってＱ２Ｐのゲートが（負に）荷電される。

ロー（ＬＯＷ）からハイ（ＨＩＧＨ）への遷移、例えば図１３の時刻ｔ１から開始される遷移では、ＰＭＯＳトランジスタＱ２Ｐは、そのゲート電極の電位が下降し始めた後でも、最初のうちは導通していない。なぜならば、ゲート電極がＶＨＨよりもより負にならなければ、そのチャネルはオンに切り替わらないからである。一方、ＮＭＯＳデバイスＱ２Ｎは、そのゲート電極がＶＤＯよりも、少なくともＱ２Ｎの閾値電圧だけ、より正になりさえすればすぐに導通する。従って、Ｑ２Ｎは当初はソースフォロワ（source follower）構成であることがわかる。ソースフォロワ構成は非常に低い出力抵抗をもたらすため、ランプ時間信号の間、ＶＤＯは非常に低いインピーダンスによって徐々に高く引き上げられる。ランプが実質的に終了し、並列構成のＱ２ＮおよびＱ２Ｐに対して低い全体オン抵抗を達成するために働くようになった後、Ｑ２Ｐはオンに切り替わる。時刻ｔ２でＱ２ＮおよびＱ２Ｐは急激にオフになり、プルアップトランジスタＱ３がオンになる。時刻ｔ３から始まるハイからローの遷移では、ソースフォロワモードのＱ２Ｐが最初にオンになり、その後Ｑ２Ｎがオンになって、ローからハイの遷移に関連して説明したのと同じパターンの動作が起こる。電流基準ＩＲＥＦの値を変化させることによって、異なったランプ速度を生成することができる。

一般にＣＭＯＳ ＰチャネルデバイスはＮチャネルデバイスよりもスペース効率が非常にわるいので、図１２の回路は、図２ｂの回路と比較して、同じオン抵抗を得るためにより多くのシリコン面積を必要とするという問題がある。図１２のＱ２ＮおよびＱ２Ｐの並列構成の代わりに、単一のＮＭＯＳデバイスＱ２を用いた別のランプ制御回路１１９を含む共振線ドライバを図１４に示す。ローからハイの遷移では、Ｑ２は可変ランプを生成するためにソースフォロワモードで駆動することができることは明らかである。図１４でも、Ｑ２２が電流ミラーＱ２１／Ｑ２０をオンにして、同時にＱ２４がオフになったときに、Ｑ２のゲートがローからハイのランプの間に荷電される。ミラーＱ２１／Ｑ２０への基準電流は電流ミラーＱ３０／Ｑ３１から得られ、それは次に電流基準ＩＲＥＦＯＵＴによって制御される。ハイからローへの遷移では、Ｑ２はソースフォロワとしては使用できないが、ゲートがＶＨＨよりもＱ２の閾値電圧に等しい量だけより正になったときに、一般的にとても急峻にオンに切り替わりうる、コモンソーススイッチとして効果的に構成することができる。しかしながら、もしフィードバックコンデンサＣＦＢが出力信号ＶＤＯとミラーＱ４１／Ｑ４０の入力との間に配置されているならば、このランプ速度は、基準電流ＩＲＥＦＯＵＴを減じる、速度依存の電流フィードバックを生成する。したがって、この回路は、基準電流入力に依存してランプ速度を制御するためにネガティブフィードバックを用いる。その理由は、もしランプが非常に遅い場合、ゲート電圧がミラーＱ４１／Ｑ４０の入力で次第に高くなって速度を所望の速度に修正しようとするからである。したがって、事実上、ランプは低い出力インピーダンスを有する。図１５に示すように、ハイからローへの遷移では、Ｑ２のゲートは定常増加するランプで荷電され、一方ハイからローへの遷移では、このゲート電圧は始めに急激に上昇し、続いてランプ速度が制御される能動期間（active period）においてゆっくりと上昇する。したがって、回路出力信号ＶＤＤからＶＳＳに落ちているときに、コンデンサＣＦＢはトランジスタＱ２の制御電極に対する電流の上昇速度を監視していると説明できる。

図１４の回路の問題点は、ハイからローへの遷移において、Ｑ２のゲートを充電し始めてからＱ２が最初に導通しドライバ出力ＶＤＯが動き出すポイントまでかなりの遅れがあることである。しかしながら、図１６に示すように、ＶＤＯがハイである期間中、Ｑ２をオフにするためにＱ２のゲートをＶＳＳＤのレベルまで放電する必要はない。図１６に示すように、もしゲートをＶＨＨＤのレベルにまで放電すればＱ２はオフに切り替わり、次のハイからローへの遷移の開始時にずっと素早く再度オンに切り替えることができる。これは図１４のＱ２４を２つのトランジスタで置き換えることによって実現できる。一つのトランジスタはＱ２のゲートをＶＳＳＤに放電するトランジスタであり、もう一つは図１６の適切に供給された制御信号ＶＤ２ＳおよびＶＤ２Ｈ制御下でＱ２のゲートをＶＨＨＤまで放電するトランジスタである。もしくは、Ｑ２のゲートをまずＶＳＳＤまで放電して、次にハイからローへの遷移の直前にＶＨＨＤレベルまでプリチャージすることもできる。

図１４の回路のそのような変更された形態の優位点は、そのような変更された回路を示す図１６と図１５の回路とを比較することで理解できる。ゲートとスイッチＱ２のチャネルとの間のピーク電圧ストレスはおおよそ半分である。例えば、ローからハイへの遷移後、スイッチＱ２をオフにするためには、ゲート電極をＶＨＨに戻すことだけでよい。これによって消費電力は削減され、Ｑ２のＭＯＳＦＥＴチャネルの製造時に用いる酸化膜を薄くすることができる。この優位点は、特定の上昇時間制御方法や部分出力遷移についてのタイミング制御とは独立の関係あることを理解してもらいたい。さらに、Ｎチャネル技術のみを含む回路との関係でこれまで説明してきたが、Ｐチャネル技術にも、またはＮチャネルとＰチャネルとの混合の場合にも同様に適用可能であることに注意するべきである。例として、わずかな変更を加えることで、同じ原理を図１２の回路にも適用可能である。

図１７は制御回路１２０のブロック図である。この図において、同一の電流基準が制御可能な遅延Ｄ１によって共振線ドライバの中間レベル保持期間を制御し、ランプ回路（例えば、図１４のドライバ１１９）に電流ＩＲＥＦＯＵＴを供給することによって、ランプ期間はタイミング条件の範囲にわたって選択された最適値に対して中間レベル維持期間を追従する。上述のとおり、従来技術で説明したように過去の遷移のなんらかの特性に応じてＩＲＥＦＯＵＴを調整することができる。

例えば、図１８は米国特許第６，２０１，４２０号に説明されている制御回路を示している。この回路では、中間レベル維持期間の持続期間はアップ／ダウンカウンタ３２の値によって設定され、それはさらに比較器回路３０によって制御されている。比較器回路３０は、回路出力信号ＶＤＯのタイミングと、制御信号ＶＣ２とを比較して、フィードバック信号ＲＰを生成する。しかしながら、比較器３０は二つの高速遷移信号の相対タイミングを比較するように設計されているので、これまでに説明した制御ランプを用いた共振線ドライバに用いるには信頼性が低く、不正確である可能性がある。したがって、本発明の別の態様は、制御ランプを用いた共振線ドライバのために中間レベル維持を調整する手段を提供することにある。

図１９は、明確化のために、制御ランプを用いた共振線ドライバのローからハイへの遷移のみを示している。時刻ｔ１から始まる最初のランプ、続いて中間レベル保持期間を示しており、この後、時刻ｔ１の最初のランプの反射（「最初の反射」と呼ぶ）がおよそ時刻ｔ３に到着する。時刻ｔ３は、制御回路によって決められた、制御信号ＶＣ３およびＶＥ２Ｎが遷移する時刻である。本発明の要素は、時刻ｔ３における制御信号ＶＣ３およびＶＥ２Ｎの遷移のための最適なタイミングを割り当てることによって、それが最初の反射とできるだけ一致するようにすることである。この最適なタイミングが実現されるとき、出力信号ＶＤＯは、時刻ｔ１から始まる最初のランプの期間に起こるように、時刻ｔ３から始まるおおよそ同じスロープを上昇する。この最適なタイミングは、図１９の電圧波形ＶＤＯＯによって示される。最初の反射が、時刻ｔ３に先だって、早く到着したときには、波形ＶＤＯＥで示すように、信号ＶＤＯは時刻ｔ１から始まる最初のランプよりも早く上昇する。逆に、最初の反射が時刻ｔ３よりも遅く到着したときは、信号ＶＤＯは時刻ｔ１の最初のランプに類似したスロープで上昇するが、波形ＶＤＯＬで示すように時刻ｔ３のいくらか後から開始する。

図２０は、制御ランプを用いた共振線ドライバで用いるためのタイミング回路および制御ループを有する制御回路１２８を示す。一方、図２１は制御回路１２８の動作において発生する波形を示す。

制御回路１２８はラッチ比較器回路１３２を含む。ラッチ比較器回路１３２は、信号ＶＤＯとＶＲＥＦとを受信するレベル感知入力を持ち、クロック信号入力ＶＩＤＤに応答してＮビットアップ／ダウンカウンタ１３０にデジタル出力信号Ｕ／Ｄを供給する。信号Ｕ／ＤはＶＩＤＤの立ち上がりエッジにおいて、もしそのとき信号ＶＤＯが信号ＶＲＥＦよりも高い電圧を持っていたら論理「ハイ」に設定され、もしそのとき信号ＶＤＯが信号ＶＲＥＦよりも低い電圧を持っていたら論理「ロー」に設定される。信号Ｕ／ＤはＮビットアップ／ダウンカウンタ１３０を制御して、もし入力信号ＶＩの論理ハイからローへの遷移の間に信号Ｕ／Ｄが論理ハイであったなら、カウンタの値を増分させる。逆に、もし入力信号ＶＩの論理ハイからローへの遷移の間に信号Ｕ／Ｄが論理ローであったなら、カウンタの値を減少させる。カウンタ１３０は次にデジタル的に制御される遅延回路１３４を制御して、カウンタ１３０に記憶されている現在値に依存する量だけ入力信号ＶＩが時間的に遅れるようにする。

信号ＶＩを遅延させた信号ＶＩＤは遅延回路１３４から出力され、次に図２１の時刻ｔ３において出力信号ＶＥ２Ｎ，ＶＣ３およびＶＣ１の遷移を開始させる。電流制御遅延回路１３６は信号ＶＩＤをさらに遅延させて、図２１の時刻ｔ４で遷移する信号ＶＩＤＤを生成する。信号ＶＩＤＤが次にラッチ比較器回路１３２のクロック信号となる。遅延回路１３６は電流ＩＲＥＦを供給する電流源１２６の出力によって制御されているので、ＩＲＥＦの値が大きくなればなるほど、遅延回路１３６によって生成される遅延は短くなる。電流源１２６は出力ＩＲＥＦＯＵＴに対して第２の同一または比例電流を供給し、それによって次に図２１の時刻ｔ１で始まるランプの上昇時間を制御することができる。最適なタイミングが実現できたとき、波形ＶＤＤＯによって示すように、出力信号ＶＤＯは、時刻ｔ１から始まる最初のランプ期間に起こるように、時刻ｔ３から始まるおおよそ同じスロープで上昇する。

遅延回路１３６は、図２１の時刻ｔ１から始まるランプの持続期間のおおよそ半分に常に等しい遅延をもたらすように構成されている。一方、入力信号ＶＲＥＦは、図に示すようにＶＨＨＤとＶＤＤＤの電位のおおよそ中間の電位を持つ。最適なタイミングが実現されたとき、波形ＶＤＯＯは、その電位が時刻ｔ４においておおよそＶＲＥＦと等しくなり、ラッチ比較回路１３２から不定出力Ｕ／Ｄを生成するようになる。

一方、最適なタイミングが実現されなかったとき、波形ＶＤＯＥまたは波形ＶＤＯＬが生じ、ラッチ比較回路１３２はその出力信号Ｕ／Ｄを、それぞれ論理「ハイ」または論理「ロー」に駆動する。信号Ｕ／Ｄは信号ＶＩＤのタイミングを制御し、よって図２０のカウンタ１３０および遅延回路１３４を介して図２１の時刻ｔ３の位置を制御するので、回路全体の動作は出力信号ＶＥ２Ｎ、ＶＣ３およびＶＣ１が最適な時刻またはその付近で発生するように制御されるようになる。当業者であれば、ラッチ比較器１３２，アップ／ダウンカウンタ１３０およびデジタル制御遅延回路１３４はまとまって制御ループ、より詳細には共振線ドライバの制御回路として用いられるときには遅延ロックループの要素を備えることが理解できる。

図２２は制御回路１３８を示す。制御回路１３８は図２０の制御回路１２８に似ているが、制御回路１２８のデジタル制御遅延回路１３４が、制御回路１３８中では電流制御遅延回路１３５で置き換えられている点が異なっている。さらに、遅延回路１３５は、制御回路１２８の固定電流源１２６の代わりに、デジタル制御電流源１４０から供給される電流で制御されている。デジタル制御電流源１４０はいくつかの同一または比例出力電流を供給し、それらの大きさは制御回路１３８のアップ／ダウンカウンタ１３０から供給されるｎビットバイナリ制御入力のなんらかの関数として制御される。しかしながら、一般的に電流源１４０の出力電流は制御回路１３０から供給されるバイナリ値制御入力に実質的に正比例または逆比例する。制御回路１３８のカウンタ１３０は電流源１４０を制御し、次に遅延回路１３５を制御し、電流制御遅延回路１３６を介してラッチ比較器１３２をイネーブルするので、これらもまた遅延ロックループの要素を備えている。

制御回路１２８と比較したときの制御回路１３８の優位点は、制御回路１３８は、制御入力電流に比例する追加の制御電流ＩＲＥＦＯＵＴとＩＲＥＦＯＵＴ１とを電流制御遅延回路１３５に供給できることである。図１７の制御回路１２０に関連して説明したように、図２２のＩＲＥＦＯＵＴはランプ回路の上昇時間を制御するために用いることができ、ランプ期間が共振線ドライバ内の中間レベル保持期間に追従するようにすることが可能である。ＩＲＥＦＯＵＴ１の他の用途については後述する。図２０の制御回路１２８に関連して説明したように、制御回路１３８も電流制御遅延回路１３６を含む。この回路の目的はラッチ比較器回路１３２にクロック信号ＶＩＤＤを供給して、図２１に示すように時刻ｔ３において信号ＶＤＯを基準電圧ＶＲＥＦと比較することにある。典型的には、電圧ＶＲＥＦと時刻ｔ３とは図２１に示すように波形ＶＤＯＯと一致する交点を持ち、それによって、ループフィードバック信号Ｕ／Ｄを生成するために、波形ＶＤＯＥを波形ＶＤＯＬと区別することができる。

物理的に制御回路１２８または１３８を実装した場合の特定の難点は、ラッチ比較器回路１３２を十分な速度で動作させ、かつそれに対して十分に正確な基準およびクロック入力を供給するように設計することにある。例えば、図２１においては電圧レベルＶＨＨＤおよびＶＤＤＤは時間不変として示されているが、物理的な実装ではＶＤＤＤもＶＨＨＤも変化し、特にＶＨＨＤのレベルはそれがリザーバコンデンサから供給されるときに変化する。したがって、電流との関連におけるＶＲＥＦの適切なレベル、ＶＨＨＤおよびＶＤＤＤの直前のレベル、さらに信号ＶＲＥＦを供給するのに必要とされる回路の選択は非常に複雑な問題である。同様に、制御回路１２８または１３８の信号ＶＩＤＤのタイミングも実現が困難であることがわかるほどの程度まで正確で、かつ再現性のあるものである必要がある。さらに、制御回路１２８または１３８のラッチ比較器１３２は、概念的にはクロック信号ＶＩＤＤの立ち上がりエッジ上の単一時点で、信号ＶＤＯの電圧と信号ＶＲＥＦの電圧とを比較する。しかし実際には、ラッチ比較器１３２の内部回路要素は有限の速度を持つので、この比較器は、おおよそ（正確ではないが）クロック入力信号ＶＩＤＤの立ち上がりエッジと一致する、サンプリングウィンドウの時間期間を通じて平均化された入力信号ＶＤＯ値とＶＲＥＦ値とを比較する傾向がある。

これらすべての不確実性が重なって、回路設計を困難にし、回路の動作を不安定にする。本発明の他の実施形態として、制御回路１２８および１３８中でループフィードバック信号Ｕ／Ｄを供給するための改良された手段が供給される。これは部分的にラッチ比較器１３２への入力をより低い正確性で済むように再定義することにより、部分的にはクロック信号ＶＩＤＤに要求されるタイミングの正確性をより緩和する、この用途に特有かつ新規なラッチ比較器１３２のための内部回路を提供することにより達成される。

図２３は、制御回路１３８と、図１４に示されたものと類似したランプ回路１１９と、出力ＭＯＳＦＥＴＱ１，Ｑ２およびＱ３と、ＮチャネルＭＯＳＦＥＴ Ｑ２ＲおよびコンデンサＣＲＡＭＰを備える追加回路とを含む、代替例としての共振線ドライバを示す。コンデンサＣＲＡＭＰは以下で説明するように機能する信号ＶＲＥＦＲＡＭＰを供給する。ＮチャネルＭＯＳＦＥＴ Ｑ２Ｒのソースおよびドレイン端子はそれぞれ信号ＶＨＨＤおよびＶＲＥＦＲＡＭＰに接続される。

図２４を参照して、制御回路１３８からの基準電流出力ＩＲＥＦＯＵＴ１は最初にコンデンサＣＲＡＭＰハイを電圧レベルＶＤＤまで荷電する。信号ＶＣ２が時刻ｔ１においてローからハイへの遷移を開始して上昇し、時刻ｔＡにおいてＶＨＨＤのレベルを超えてさらに上昇するとき、ＮチャネルＭＯＳＦＥＴ Ｑ２Ｒはオンになり、コンデンサＣＲＡＭＰおよび信号ＲＥＦＲＡＭＰをＶＨＨＤのレベルまで放電する。次に、時刻ｔ３の直前の時点で信号ＶＣ２が降下する。信号ＶＣ２の立ち下がりエッジの前では、大きなＮチャネルＭＯＳＦＥＴ Ｑ２がオンになっているので、出力信号ＶＤＯはＶＨＨＤレベルに近いレベルに強く維持される。ＮチャネルＭＯＳＦＥＴ Ｑ２がオフになったとき、ＶＣ２の立ち下がりエッジによって、時刻ｔ３から始まる信号ＶＤＯのランプが開始される。

波形ＶＲＥＦＲＡＭＰは時刻ｔ３とｔ５の間にスロープを有し、それは図２１の波形ＶＤＤＯと実質的に同じである。信号ＶＲＥＦの代わりに波形ＶＲＥＦＲＡＭＰを用いることによって、出力信号ＶＤＯを時刻ｔ３とｔ５との間でいつでもＶＲＥＦＲＡＭＰと比較することができ、同じ結果を得ることができる。したがって、図２３の一部分における信号ＶＩＤＤに対するタイミング要求をかなり緩和する。

これは本発明の大きな優位点であり、それは特に実質的に同時に（図２４のｔ３）ＮチャネルＭＯＳＦＥＴ Ｑ２ＮがオフになってＶＤＯのランプを開始させ、さらにＮチャネルＭＯＳＦＥＴ Ｑ２ＲがオフになってＩＲＥＦＯＵＴ１がコンデンサＣＲＡＭＰの充電を開始することを可能にする図２３の回路にとっての優位点である。時刻ｔ３におけるこれら２つの事象の接近したタイミングの一致は非常に精密である。なぜならば、ＭＯＳＦＥＴ Ｑ２およびＱ２Ｒは同じ基板上に形成され、共通ゲート信号ＶＣ２および共通ソース信号ＶＨＨＤを共有するＮチャネルデバイスとすることができるからである。さらに、時刻ｔ３とｔ５との間の信号ＶＲＥＦＲＡＭＰのスロープは基準電流ＩＲＥＦＯＵＴ１に比例し、それはさらに基準電流ＩＲＥＦＯＵＴに比例する。それは（ランプ回路１１９を介して）時刻ｔ１から始まるＶＤＯランプのスロープを実質的に決定する。したがって、時刻ｔ３とｔ５との間の信号ＶＲＥＦＲＡＭＰのスロープは、時刻ｔ１から始まる出力信号ＶＤＯのランプのスロープと常に実質的に同じようにすることができる。そして、信号ＶＤＯとＶＲＥＦＲＡＭＰとがラッチ比較器１３２（図２３）によって時刻ｔ３とｔ５との間の任意の時点で比較されたとき、出力信号ＶＤＯの波形ＶＤＯＥを出力信号ＶＤＯの波形ＶＤＯＬから非常に正確に判別するループフィードバック信号Ｕ／Ｄが供給される。したがって、アップ／ダウンカウンタ１３０およびデジタル制御電流源１４０は、制御回路１３８の電流制御遅延回路１３５（すべて図２２に示されている）を最適値に非常に近く調整することを可能にする。

出力信号ＶＤＯの電圧レベルを図２４の時刻ｔ３とｔ５との間のある単一の時点で信号ＶＲＥＦＲＡＭＰの電圧レベルと比較する代わりに、いわゆる積分ラッチ比較器（integrating latching comparator）と呼ばれるもの（参照を容易にするために）を用いて、時刻ｔ３とｔ５との間で二つの信号の差分電圧（difference voltage）を時間積分すればより高い正確性を得ることができる。そのような比較器は正確性とノイズ耐性において内在的な優位性を持っている。しかしながら、高速で動作する共振線ドライバに実装されたときには、所望の積分区間を正確に区切る信号または信号の組み合わせを積分ラッチ比較器に供給することが困難であるかもしれない。本発明の他の実施形態では、この問題を十分に解決する積分ラッチ比較器回路を用いる。

図２５は、比較器入力ＶＲＥＦＲＡＭＰおよびＶＤＯを持ち、比較器出力ＱおよびＱＮを供給する積分ラッチ比較器１５０を示す。積分ラッチ比較器１５０はさらに基準電流ＩＲＥＦおよびラッチ制御信号ＶＥ２Ｎ，ＥＸＴＥＮＴおよびＥＸＴＥＮＴ＿ＮＯＴを適宜受信する。これらの制御信号のタイミング例を図２４の下部に示す。

積分ラッチ比較器１５０の入力段は、コンデンサＣＣＯＭＰ１およびＣＣＯＭＰ２、電流バイアス生成ＮチャネルＭＯＳＦＥＴＱ１０２およびＱ１０３、短絡ＮチャネルＭＯＳＦＥＴ Ｑ１０４，差動入力ＮチャネルＭＯＳＦＥＴＱ１０５およびＱ１０６を備える。出力ノードＱおよびＱＮはＶＥ２Ｎが図２４の時刻ｔ１の少し前にローレベルに移行すると急速に短絡し、ＰチャネルＭＯＳＦＥＴ Ｑ１１１，Ｑ１０９およびＱ１１０によってＶＤＤＤ電圧レベルに駆動される。ＮチャネルＭＯＳＦＥＴ Ｑ１０５およびＱ１０６は最初、ＮチャネルＭＯＳＦＥＴ Ｑ１０２およびＱ１０３からバイアス電流の供給を受けたソースフォロワとして動作し、したがってコンデンサＣＣＯＭＰ１およびＣＣＯＭＰ２は、Ｑ１０５およびＱ１０６のゲート／ソースバイアス電圧だけ下にシフトした、入力信号ＶＲＥＦＲＡＭＰおよびＶＤＯの電圧レベルに追従する。次に、信号ＥＸＴＥＮＴがハイレベルに移行したとき、ＮチャネルＭＯＳＦＥＴ Ｑ１０４はオンになり、ＮチャネルＭＯＳＦＥＴ Ｑ１０５およびＱ１０６のソース端子を短絡するので、それらはＮチャネルＭＯＳＦＥＴ Ｑ１０２およびＱ１０３からバイアス電流を供給される差動ペアとして動作する。差動ペアの出力電流は出力ノードＱおよびＱＮに流れ、それによって、図２４の時刻ｔ３の直前にＶＥ２Ｎはハイレベルに移行し、Ｑ１０９、Ｑ１１０およびＱ１１１はオフに切り替わったとき、この出力電流は出力ノードＱおよびＱＮ、そして関連するキャパシタンス（主にＰチャネルＭＯＳＦＥＴ Ｑ１０７およびＱ１０８、ＮチャネルＭＯＳＦＥＴ Ｑ１１２およびＱ１１３のゲートキャパシタンスによってもたらされる）を荷電し始める。Ｑ１０２およびＱ１０３から形成される電流源は適度な電流量のみを供給するように構成されているので、ＶＥ２Ｎが比較的時刻ｔ３よりも前に起こったとしても、出力ノードＱおよびＱＮはＶＤＤＤのレベルの非常に近くに留まり、したがってＶＥ２Ｎの相対タイミングは、それが時刻ｔ３に先だってローレベルに移行するべきであるということを除けば、時刻ｔ３に関連しては決定的なものにはならない。次に、入力信号ＶＲＥＦＲＡＭＰおよびＶＤＯがそれらに対応するランプを時刻ｔ３において、またはその付近で開始したとき、ＮチャネルＭＯＳＦＥＴ Ｑ１０５およびＱ１０６のゲート端子に接続されているＱ１０４によって短絡されたＱ１０５およびＱ１０６の対応するソース端子もまた電圧が上昇し始め、コンデンサＣＣＯＭＰ１およびＣＣＯＭＰ２を充電する。

Ｑ１１４が再生のために閉じたときに、Ｑ１０４が閉じて、そのときにＱ１０５およびＱ１０６の差動ペアを分離するように機能する。

積分ラッチ比較器１５０は部分出力遷移を受信する正（positive）入力ＶＤＯと、基準ランプに対応する（つまり、それを表す）信号を受信する負（negative）入力ＶＲＥＦＲＡＭＰとを有する。この積分ラッチ比較器は、二つの入力信号のうちどちらかが上昇している期間だけ、比較器出力ノード（ＱおよびＱＮ）の電荷を蓄積する。それはランプ期間全体にわたって（つまり部分出力遷移の時間にわたって）、平均比較を提供する。

トランジスタＱ１０７からＱ１１４を備える正フィードバック再生回路（positive feedback regeneration circuit）は、差動入力トランジスタペアを介して、比較器出力ノードＱおよびＱＮの電荷を受信する。この再生回路はノードＱおよびＱＮのわずかな差を取得して、ＥＸＴＥＮＴＮＯＴがＱ１１４を導通させるときに、そのわずかな差をフルレール電圧に増幅する。

コンデンサＣＣＯＭＰ１およびＣＣＯＭＰ２の大きさは、Ｑ１０２およびＱ１０３によって供給されるあまり大きくないバイアス電流との関連においては、それらを充電するのに非常に大きな電流が必要になり、Ｑ１０５およびＱ１０６によって形成される差動ペアを通るバイアス電流全体が非常に大きくなるように（しかし、入力信号ＶＤＯおよびＶＲＥＦＲＡＭＰが上昇し続けている間だけ）、決められる。従って、この回路は、ＶＲＥＦＲＡＭＰおよびＶＤＯ入力間の差動電圧を図２４の時刻ｔ３とｔ５の間のそれらのランプ期間だけ積分するような内在的機能を有する。この機能は、積分ラッチ比較器１５０への制御入力信号に要求されるタイミング精度をさらに緩和する。図２４の時刻ｔ５までに、入力ＶＲＥＦＲＡＭＰとＶＤＯの間の差動電圧は、電荷蓄積によって時間積分され、出力ノードＱおおよびＱＮの電圧レベルにわずかな差を生成する。ＥＸＴＥＮＴ＿ＮＯＴ信号が図２４の時刻ｔ５の後でハイレベルに移行したときに、最終的にこの電圧はフルレール電圧に増幅される。なぜならば、ＮチャネルＭＯＳＦＥＴ Ｑ１１４を通って流れる電流が交差結合されたＮチャネルＭＯＳＦＥＴペアＱ１１２およびＱ１１３を強力にバイアスし、それが出力ノードＱおよびＱＮにおける既存の電圧差を、交差結合されたＰチャネルＭＯＳＦＥＴペアＱ１０７およびＱ１０８に与えられる同様の構成によって助成された正フィードバックによって再生するからである。

繰り返しになるが、図２４の時刻ｔ５との関連では、それが時刻ｔ５の後で発生するべきであるということを除き、制御信号ＥＸＴＥＮＴ＿ＮＯＴの立ち上がりエッジのタイミングは決定的ではない（non-critical）。出力信号ＱおよびＱＮの最終状態は、図２４の時刻ｔ３とｔ５の期間で入力信号ＶＲＥＦＲＡＭＰとＶＤＯの間で時間積分された差電圧に応じて、一方がＶＤＤＤレベルになり、他方がＶＳＳＤレベルとなる。したがって、積分ラッチ比較器１５０は制御信号ＥＸＴＥＮＴおよびＥＸＴＥＮＴ＿ＮＯＴとを生成する適切な回路とともに、図２３の制御回路１３８のラッチ比較器１３２を、図２３の適切な論理極性供給ループフィードバック信号Ｕ／Ｄについて選択した、その出力信号ＱまたはＱＮのうちの一つで置き換えることができる。

従来技術の共振線駆動回路を示す図。 従来技術の共振線駆動回路を示す図。 従来技術の共振線駆動回路を示す図。 異なったＣＬ値に対する図２ｂの回路の動作を表すタイミング図。 異なったＣＬ値に対する図２ｂの回路の動作を表すタイミング図。 典型的な物理的環境における図３の共振線駆動回路に類似した共振線駆動回路を示す図。 図６の回路のタイミング図。 本発明の共振線駆動回路の第１実施形態を示す図。 図８の回路の動作を表すタイミング図。 図８の回路の動作を表すタイミング図。 図８の回路の動作を表すタイミング図。 本発明の共振線駆動回路の第２実施形態を示す図。 図１２の回路の動作を表すタイミング図。 本発明の共振線駆動回路の第３実施形態を示す図。 図１４の回路の動作を表すタイミング図。 図１４の回路の動作を表すタイミング図。 図１２、図１４または他の実施形態の回路に使用可能な制御回路の図。 従来技術の制御回路を表す図。 本発明の第２態様における共振線駆動回路の動作を説明するためのタイミング図。 本発明の第２態様に使用可能な制御回路を示す図。 図１９を拡張した図。 図２０の制御回路の代替制御回路を示す図。 共振線駆動回路のその他の実施形態を示す図。 図２３の回路のタイミング図。 図２３の回路に使用可能な比較器の詳細図。

Claims (31)

1. 負荷（１４）に供給可能な導体出力信号を供給する電気導体（１２）に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ出力電圧レベルペア（ＶＤＤ，ＶＳＳ）の間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせ、前記出力電圧レベルペアの間には中間電圧レベル（ＶＨＨ）が存在し、前記導体および負荷のインダクタンスおよびキャパシタンスは、対応する回路出力遷移の間に非ゼロ中間レベル維持期間において前記回路出力信号がおおよそ前記中間電圧レベルを維持する間に、前記導体出力信号が各導体出力遷移をほぼ完了することを可能にする共振をもたらし、前記回路は、
   実質的に非ゼロ遷移時間を部分回路出力遷移にもたらすために、前記出力電圧レベルペアの少なくとも一方と前記中間レベルとの間で部分回路出力遷移を制御するランプ制御回路（１１８，１１９）を備える回路。
2. 前記部分回路出力遷移は、前記回路の他のスイッチング事象に対して相対的に遅くなるように制御される、請求項１記載の駆動回路。
3. 前記回路出力を前記二つの出力電圧レベルの第１レベルに引き上げるとともに、前記二つの出力電圧レベルの第２レベルに引き下げるプルアップトランジスタ（Ｑ３）およびプルダウントランジスタ（Ｑ１）をさらに備え、前記部分回路出力遷移は、前記プルアップおよびプルダウントランジスタのスイッチングよりも遅くなるように制御される、請求項１または２記載の駆動回路。
4. スイッチオンの際に前記回路出力を前記中間電圧レベルに駆動し、スイッチオフの際に前記回路出力を前記二つの出力電圧レベルの第１レベルに駆動することを許可する中間レベル駆動トランジスタ（Ｑ２，Ｑ２Ｎ）をさらに備え、前記部分回路出力遷移は、前記中間レベル駆動トランジスタのスイッチオフよりも遅くなるように制御される、請求項１、２または３記載の駆動回路。
5. 前記部分回路出力遷移時間は調整可能である、請求項１乃至４いずれか１項記載の駆動回路。
6. 前記部分回路出力遷移時間は前記導体出力信号が導体出力遷移を十分に完了するのにかかる時間の関数として制御可能である、請求項１乃至５いずれか１項記載の駆動回路。
7. 前記制御回路が、
   前記回路出力信号と前記第２制御信号とを比較して、前記第２制御信号が前記対応する制御遷移を完了する前に、前記回路出力信号が回路出力遷移を完了するかどうかを判定する時間比較回路と、
   前記比較に応じて前記部分回路遷移時間を調整する調整回路とを備える、
   請求項１記載の駆動回路。
8. 基準ランプを生成する基準ランプ回路と、前記基準ランプ回路に結合されて部分回路出力遷移と前記基準ランプとを比較する比較器回路とを備える、請求項１記載の駆動回路。
9. 前記比較器回路は前記部分回路出力遷移レベルと基準電圧（ＶＲＥＦ）とを比較し、前記基準電圧は前記中間電圧レベル（ＶＨＨＤ）と出力電圧レベルのほぼ中間であり、前記部分回路出力遷移の開始（ｔ３）と前記部分回路出力遷移の予想される終了のおおよそ中間の時刻（ｔ４）において前記出力が前記出力電圧レベルに向かって遷移する（ＶＤＤＤ，ＶＳＳＤ）、請求項８記載の駆動回路。
10. 前記比較器回路は積分ラッチ比較器を備え、部分回路出力遷移と前記基準ランプを表す信号との間の前記部分出力遷移の実質的に全時間にわたる平均比較を提供する、請求項８記載の駆動回路。
11. 前記比較器は、
    前記部分回路出力遷移を受信する第１入力（ＶＤＯ）と、
    基準ランプを表す信号を受信する第２入力（ＶＲＥＦＲＡＭＰ）と、
    出力ノードペア（Ｑ，ＱＮ）とを備え、
    前記積分ラッチ比較器は前記第１および第２入力信号のいずれかが上昇している間だけ前記比較器出力ノードの電荷を蓄積する、
    請求項１０記載の駆動回路。
12. 前記比較に応じて、前記部分回路遷移時間を調整する調整回路をさらに備える、請求項８乃至１１いずれか１項記載の駆動回路。
13. 部分回路遷移に必要な前記時間は過去の少なくとも一つの回路出力遷移の特性の関数として制御される、請求項１乃至１２いずれか１項記載の駆動回路。
14. 前記特性は２つの信号の相対タイミングから決定される、請求項１３記載の駆動回路。
15. 前記ランプ制御回路は前記回路出力信号を制御された方法で駆動するためのソースフォロワを含む、請求項１乃至１４いずれか１項記載の駆動回路。
16. 前記中間電圧レベル（ＶＨＨ）の電源と前記回路出力信号との間に接続されたスイッチ（Ｑ２Ｎ）を備え、前記ランプ制御回路は前記回路出力信号を制御された方法で駆動するために前記スイッチに電流を供給する電流ミラー（Ｑ２０，Ｑ２１）を備える、請求項１乃至１５いずれか１項記載の駆動回路。
17. 前記電流ミラーに制御電流を供給するための制御電流源（１２０）をさらに含む、請求項１６記載の駆動回路。
18. 前記電流は前記導体出力信号が導体出力遷移を十分に完了するのにかかる時間の関数として制御可能である、請求項１７記載の駆動回路。
19. 請求項１乃至１８のいずれか１項記載の電気的駆動回路であって、異なった第１、第２および第３の供給電圧源に結合され、前記第２供給電圧（ＶＨＨ）は前記第１供給電圧と前記第３供給電圧との間に位置し、前記回路は、
    回路入力信号に応答して、異なった第１、第２および第３制御信号を生成する制御回路と、
    第１スイッチ（Ｑ３）であって、（ａ）前記第１供給電圧の電圧源に結合される第１電流電極、（ｂ）回路出力信号（ＶＤＯ）が提供される出力ノードに結合される第２電流電極、（ｃ）前記第１スイッチの電流電極の間を流れる電流を制御するために前記第１制御信号に応答する制御電極を有する第１スイッチと、
    第２スイッチ（Ｑ１）であって、（ａ）前記第２供給電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第２スイッチの電流電極の間を流れる電流を制御するために前記第２制御信号に応答する制御電極を有する第２スイッチと、
    第３スイッチ（Ｑ２）であって、（ａ）前記第３供給電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第３スイッチの電流電極の間を流れる電流を制御するために前記第３制御信号（ＶＣ２）に応答する制御電極を有する第３スイッチとを備え、
    前記回路出力信号は、おおよそ前記第１供給電圧と第３供給電圧との間で上昇および下降回路出力遷移を生じさせ、前記回路出力信号は各回路出力遷移の間に非ゼロ中間レベル維持期間においておおよそ前記第２供給電圧に維持され、前記第１供給電圧と第３供給電圧との間および／または前記第２供給電圧と第３供給電圧との間の遷移時間は制御される回路。
20. 前記回路出力信号は、おおよそ前記第１供給電圧と第３供給電圧との間で上昇および下降回路出力遷移を生じさせ、前記第３スイッチは前記出力ノードがその制御電極電圧を制御された方法で追従するようにソースフォロワで動作する、請求項１９記載の駆動回路。
21. 前記第３スイッチはＮチャネルトランジスタであり、前記回路出力信号が前記第１電圧から前記第３電圧に降下するときに、前記第３トランジスタの前記制御電極に対する前記電流の上昇速度を監視するためにコンデンサ（ＣＦＢ）が設けられている、請求項１９記載の駆動回路。
22. ランプ制御回路（１１８，１１９）は部分回路出力遷移を、過去の部分回路出力遷移の結果として蓄積された電流蓄積制御値の関数として制御する、請求項１乃至２１いずれか１項記載の駆動回路。
23. 負荷（１４）に供給可能な導体出力信号を供給する電気導体（１２）に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ出力電圧レベルペア（ＶＤＤ，ＶＳＳ）の間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせ、前記出力電圧レベルペアの間には中間電圧レベル（ＶＨＨ）が存在し、前記導体および負荷のインダクタンスおよびキャパシタンスは、対応する回路出力遷移の間に非ゼロ中間レベル維持期間において前記回路出力信号がおおよそ前記中間電圧レベルを維持する間に、前記導体出力信号が各導体出力遷移をほぼ完了することを可能にする共振をもたらし、前記回路は、
    前記中間電圧レベルと前記第１電圧レベルとの間に少なくとも第１コンデンサ要素を含み、前記中間電圧レベルと前記第２電圧レベルとの間に少なくとも第２コンデンサ要素を含む回路。
24. 前記第１および第２コンデンサ要素は実質的に等しい、請求項２３記載の駆動回路。
25. 前記第１および第２コンデンサ要素は分離リザーバコンデンサを形成する、請求項２４記載の駆動回路。
26. 複数のパッケージ導線インダクタンスが前記電気導体（１２）と前記出力電圧レベルペアのそれぞれの電源との間に存在し、前記第１および第２コンデンサ要素は回路出力電圧の変化が前記駆動回路に流れ戻る戻り電流が前記複数のパッケージ配線インダクタンスの間でおおよそ等しく分かれるようにする、請求項２３，２４または２５記載の駆動回路。
27. 前記第１および第２コンデンサ要素が前記複数の出力電圧レベル（ＶＤＤＤ，ＶＳＳＤ）の間に減結合キャパシタンスをもたらす、請求項２３乃至２６いずれか１項記載の駆動回路。
28. 負荷（１４）に供給可能な導体出力信号を供給する電気導体（１２）に供給可能な回路出力信号を生成するための電気的駆動回路であって、前記回路出力信号および前記導体出力信号は、おおよそ第１電圧（ＶＤＤ）、第２電圧（ＶＳＳ）および前記第１、第２電圧の間の中間電圧（ＶＨＨ）の間で、それぞれ対応する回路出力遷移および導体出力遷移を生じさせ、前記回路は、
    第１トランジスタ（Ｑ３）であって、（ａ）前記第１電圧の電圧源に結合される第１電流電極、（ｂ）回路出力信号（ＶＤＯ）が提供される出力ノードに結合される第２電流電極、（ｃ）前記第１トランジスタの電流電極の間を流れる電流を制御するために第１制御信号に応答する制御電極を有する第１トランジスタと、
    第２トランジスタ（Ｑ１）であって、（ａ）前記第２電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第２トランジスタの電流電極の間を流れる電流を制御するために第２制御信号に応答する制御電極を有する第２トランジスタと、
    第３トランジスタ（Ｑ２）であって、（ａ）前記中間電圧の電圧源に結合される第１電流電極、（ｂ）前記出力ノードに結合される第２電流電極、（ｃ）前記第３トランジスタの電流電極の間を流れる電流を制御するために第３制御信号（ＶＣ２）に応答する制御電極を有する第３トランジスタと、
    前記第３トランジスタの前記制御電極と、前記第１および第２電圧レベルの電源との間にそれぞれ接続された第４および第５トランジスタと、
    前記第３トランジスタの前記制御電極を前記第４および第５トランジスタを介して前記第１および第２電圧レベルへ選択的に放電する制御回路とを備え、
    前記出力信号は、前記第１、第２および第３制御信号に制御されて、おおよそ前記第１電圧と第２電圧との間で上昇および下降回路出力遷移を生じさせ、前記回路出力信号は各回路出力遷移の間に非ゼロ中間レベル維持期間においておおよそ前記中間電圧に維持される回路。
29. 前記第１、第２および第３制御信号を供給して、前記回路出力信号を各回路出力遷移の間に非ゼロ中間レベル維持期間においておおよそ前記中間供給電圧に維持する制御回路をさらに備える、請求項２８記載の駆動回路。
30. 前記制御回路は、前記第１または第２供給電圧の一つと前記中間供給電圧との間の前記回路出力信号の遷移時間を制御するタイミング制御回路を備える、請求項２８または２９記載の駆動回路。
31. 前記制御回路は基準ランプを生成する基準ランプ回路と、前記基準ランプ回路に結合されて部分回路出力遷移と前記基準ランプとを比較する比較器回路とを備える、請求項２９記載の駆動回路。

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