CN1813404A - 对谐振线驱动器的改进 - Google Patents

Abstract

一种通过用两个逻辑电平(V_DD，V_SS)中的一个表示两个逻辑值中的每一个、从而沿导体(12)从系统的一部分(10)到另一部分(14)传送逻辑值的电子驱动器电路。电容器(C_R1)降低包含驱动器的芯片与芯片在其上安装的板之间的地与电源基准差异。该电容器还提供电源与地解耦。根据另一方面，摆动速度受控斜坡启动入射或外向波或导通，并且描述了用于此的电路。可以调整完成摆动速度受控斜坡所用的时间。该结构允许降低功耗，同时产生希望的信号特性。

Description

对谐振线驱动器的改进

技术领域

本发明涉及电子电路。更具体地，本发明涉及改进其操作是用来减少功耗的类型的电子驱动器电路的性能。本发明涉及在此类驱动器电路中达到低功耗，同时产生希望的信号特性。

背景技术

多年来，一直存在以下常规驱动器电路：其通过分别以两个电压电平中的一个表示两个逻辑值中的每一个，将逻辑值从系统的一个部分传送到另一部分。例如，图1a显示了形成为IC一部分的常规CMOS倒相驱动器10。响应于驱动器输入电压信号VI，输出驱动器10生成倒相驱动器电压VDO。通过电导体12印刷接线板(PWD)，驱动器10连接到负载电路14。具体地，电导体12将驱动器输出电压VDO转换为导体输出电压VBO，该电压驱动负载14中作为一组的一或更多个数字IC 16。

驱动器10由以下形成：N沟道绝缘栅场效应晶体管(FET)QA与P沟道绝缘栅场效应晶体管QB，其栅电极接收驱动器输入电压信号VI。FET QA与QB的源极分别连接到低电压电源VSS(一般为地基准(0伏特))与高电压电源VDD。QA与QB的漏极相互连接在一起，以提供驱动器输出电压VDO。通过将输入电压VI升至适当的高电平，导通N沟道FET QA。在另一方面，通过将输入电压VI降至适当的低电平，导通P沟道FET QB。

相应地，在稳态操作期间，FET QA与QB中只有一个导通。如果输入VI高，则FET QA导电，以将驱动器输出电压VDO拉到VSS的低值。相反，当输入VI低、并且使FET QB导通时，输出电压VDO为接近VDD的高值。FET QA与QB的“导通”电阻一般非常低。因此，响应于输入信号VI从高迅速转换到低，输出信号VDO迅速从VSS转换为VDD。类似地，响应于输入信号VI从低迅速转换到高，输出信号VDO迅速从VDD转换为VSS。在转换期间，一般存在一短暂周期，此时FET QA与QB都导通。

PWB电导体12、一般称为互连(interconnect)，包含铜导线与位于VSS电势的地面。在图1a所示的穿过导体12的线中的阶梯以定性的方式表示导体12在PWD上进行的方向变化。地面由斜阴影方块表示。

因为图1b为简化电气模型，所以其没有显示寄生引线电感(parasiticlead inductance)，当驱动器10形成为包含在依次安装在PWB上的集成电路封装内的集成电路的一部分时，一般存在该电感。如果要避免称为地/电反弹(ground/power bounce)的非希望效果，则在设计驱动器10时，必须考虑这些寄生电感。

图1a或1b中具有分布电感与电容的互连12也称为具有特征阻抗Z0的传输线。如本领域公知，在理想情况下，选择图1b中的RON以匹配Z0，从而开始发起半幅度外向反弹波，其在到达负载14时达到其全幅度，并且作为全幅度波向驱动器10反射回来。在缺少RON或者RON太小的情况下，该反射波的幅度超过VDD的电平，并且会造成信号完整性问题。

在其先前申请(PCT/GB96/02199，US6,201,420B1，EP0848868等等)中，申请人描述了以下方法：不同于通过利用电阻RON实际降低电压而生成半幅度外向反弹波，通过该方法，可以通过借助低“导通”电阻开关或者晶体管将信号VDO连接到从附加电压生成的、或者简单地来自充电电容器的中间电压VHH以发起等价波。该方法具有以下优点：耗散功率较少，并且功耗可以减少多达75％。该技术也适合于以下情况：负载电容CL远远大于分布电容CB，在这种情况下，CL与LB更象正弦LC谐振系统，而非传输线。为了参照方便，以下将采用该方法的驱动器称为谐振线驱动器。

图2a与2b显示谐振线驱动器如何可以等价地替换图1a与1b的常规线驱动器。

例如，图2b显示谐振线驱动器的CMOS实现。与在常规驱动器中一样，Q1与Q3可以将驱动器输出VDO分别连接到低或高电压源VSS与VDD。具体到谐振线驱动器，在转换期间，Q2还可以将驱动器输出VDO连接到中间电压源VHH。栅电极(以及因此的Q1、Q2、Q3的开关)由控制电路20分别通过信号VC1、VC2、VC3控制。因为Q1与Q3为N沟道MOSFET(NMOS)晶体管，所以当VC1与VC3分别位于高电压电平时，其提供导电路径。因为Q2为P沟道MOSFET(PMOS)晶体管，所以当VC2相应位于低电压电平时，其提供导电路径。

图3显示中间电压源VHH可以由充电电容器CR提供。

图4显示表示当CL远远大于CB、并且CL与LB更象正弦LC谐振系统而非传输线时图2b所示电路操作的波形。开始，只有Q1“导通”，并且VDO处于低电平。然后，响应于时间t1处输入信号V1的电平变化，Q1切换为“截止”，同时Q2切换为“导通”，驱动VDO靠近VHH的电平。电流以正弦方式建立到最大，然后回落到零，同时在负载VBO上观察到的电压以正弦方式摆至VDD的电平，此时控制电路20将时Q2切换为“截止”，Q3切换为“导通”，从而完成转换。如图4所示，该电路以类似方式操作以产生相反极性的转换。

图5显示当CL小于CB或者与其值类似时、从等价事件序列产生的波形，在这种情况下，CB与LB的传输线特性更加明显。响应于时间t1处输入信号V1的电平变化，Q1切换为“截止”，同时Q2切换为“导通”，驱动VDO靠近电平VHH。与VHH电压幅度等价的外向反弹(或者入射)波沿传输线行进。当其到达负载时，并且因为负载较小、不能为入射波中的电流提供有效路径，所以产生趋向于抵消入射波电流的反射波。该反射波的幅度也与VHH等价，但是添加到入射波上，以在负载上给出与VDD相等的电压电平。该反射波掉头向驱动器18行进，直至到时间t2发射线全长都位于电平VDD，该时间t2为反射波实际达到驱动器12的时间，此时控制电路20将时Q2切换为“截止”，Q 3切换为“导通”，从而完成转换。可以多种方法设计控制电路20，以控制其定时与反射波返回重合。通过观察并存储先前转换的某些特性，以调整能够存储并再现定定时列的某些电路(例如由数字计数器控制的数字受控延迟线)，可以驱动VDO当前转换的定时。

谐振线驱动器具有以下可能：既降低功耗，也产生修整良好的信号，而没有振铃与过冲。但是不幸的是，当考虑到典型物理实现的某些无法避免的特性时，虽然可以获得低功耗，信号修整可能不好。

图6显示图3的电路，但是经过了修改以使其更能代表实际的物理实现。常见的是，在硅芯片上形成驱动器18，硅芯片依次包含在芯片封装中，芯片封装依次安装在PWB 12上。经常但非必然地，充电电容器CR可以包含在芯片或芯片封装内。图3显示驱动器18、PWB 12、以及负载14全都共享公共电压基准电平VSS。在实际物理实现中，经常不是这样，因为如图6所示，对于驱动器18、PWB 12、以及负载14的地电压电平(分别为VSSD、VSSB、VSSL)以及对于驱动器18的功率电压电平分别通过寄生封装引线电感LP1、LP2、LP3、LP4连接，如图所示。另外，在实际物理实现中，互连与负载的寄生电容经常不只在信号VSS之间发生，而且会在信号VDD之间发生，如图所示。

转到图7，图2b中驱动器18的Q2一般相对较大，并且因此与图1a中常规驱动器中的QA与QB相比，具有很低的“导通”，因此，如图7所示，由驱动器18产生的波形非常陡，在大约时间t1处，在相对较短的时间段内，使VDO从VSS的电平达到近乎VHH的电平。同时，从驱动器18流入互连的电流非常迅速地增加，从而给出非常高的电流变化速度(或者di/dt)。因为该电流变化通过LP1与LP2造成返回路径中的电流中相同或相反的变化，所以这些寄生电感响应于电流中的此类迅速变化，允许在VSSD与VSSB之间、以及VDDD与VDDB之间产生明显的电压差异，如图7所示，图7显示参照VSSD与VDDD作为基准的VSSB与VDDD的电平。

在实际应用中，驱动器18一般为IC的一部分，其不仅驱动输出信号，而且接收输入信号。不幸的是，因为输入信号具有与VSSB和VDDB耦合的极大的电容，其电平趋向于参照VSSB和VDDB确定，因此，例如，标称为低电平的输入信号将呈现给其在上述IC上的接收器，即与图7所示在时间t1上对于VSSB的非常类似的电压尖峰。这造成了以下可能：在处于高电平时，输入信号被暂时中断。从图7中可以看出，因为图6中来自驱动器18的输出电流的所有变化都从VSSD通过图2b中的充电电容器CR与Q2或者通过图2b中的Q1提供，所以在时间t1、t3、以及t4处，相对于VSSD，最极端的干扰是对于VSSB电平的。(在时间t2处，电流变化部分由VDDD通过图2b中的Q3提供，因此干扰较不严重。)因此，当由该IC中的接收器电路接收时，输入到上述IC的、并且由于其特定物理路线主要耦合于VSSB的信号可能会遭受严重干扰。

发明内容

本发明的目的在于提供对于谐振线驱动器的改进，其允许其以低信号干扰、更好的信号完整性操作，同时仍然具有降低功耗的好处。这些改进可以结合或者单独使用，以提供或大或小的好处。

根据本发明的第一方面，提供了一种用来生成可提供给电导体的电路输出信号的电子驱动器电路，该电导体提供可提供给负载的导体输出信号，该电路与导体输出信号分别进行近似在一对输出电压电平之间的、对应的电路与导体输出转换，在该对输出电压电平之间具有中间电压电平。该导体与负载的电感与电容产生谐振，该谐振使导体输出信号能够基本上完成每个导体输出转换，同时在相应的电路输入转换期间，对于非零中间电平保持周期，电路输出信号被保持在近似中间电压电平上。该电路至少包含在中间电压电平与第一电压电平之间的第一电容器元件，以及在中间电压电平与第二电压电平之间的第二电容器元件(优选地，与第一电容器元件相同)。

第一与第二电容器元件可以形成分裂式充电电容器。

在电导体与输出电压电平对中每一个的来源之间可能存在封装引线电感。在这种情况下，优选地，第一与第二电容器元件使得电路输出电压变化引起流回到驱动器的回流在封装引线电感之间近似相等地分割。第一与第二电容器元件可以提供输出电压电平之间的解耦电容。

根据本发明的第二方面，提供了一种用来生成可提供给电导体的电路输出信号的电子驱动器电路，该电导体提供可提供给负载的导体输出信号，该电路与导体输出信号分别进行近似在一对输出电压电平之间的、对应的电路与导体输出转换，在该对输出电压电平之间具有中间电压电平。该导体与负载的电感与电容产生谐振，该谐振使导体输出信号能够基本上完成每个导体输出转换，同时在相应的电路输入转换期间，对于非零中间电平保持周期，电路输出信号被保持在近似中间电压电平上。该电路包含斜坡控制电路，用来控制所述输出电压电平对中的至少一个与中间电平之间的部分电路输出转换，以提供对于部分电路输出转换的、充分的非零转换时间。

优选地，控制所述部分电路输出转换以相对于该电路中其他切换事件为慢。

可以提供上拉晶体管与下拉晶体管，用来将电路输出上拉到所述两个输出电压电平中的第一个，以及将其下拉到所述两个输出电压电平中的第二个，其中控制所述部分电路输出转换以慢于该上拉与下拉晶体管的切换。

可以提供中间电平驱动晶体管，其在切换至导通时驱动所述电路输出至中间电压电平，并且在切换至截止时允许将所述电路输出驱动至所述两个输出电压电平中的第一个。在这种情况下，控制所述部分电路输出转换以慢于该中间电平驱动晶体管的截止切换。

优选地，所述部分电路输出转换时间是可调整的，例如，其是可作为导体输出信号基本上完成导体输出转换所用时间的函数控制的。

控制电路可以包含：时间比较电路，用来比较电路输出信号与第二控制信号，以确定在第二控制信号完成相应的控制转换之前电路输出信号是否完成了电路输出转换；以及调整电路，用来根据该比较调整所述部分电路转换时间。

可替换地，优选地，比较器电路在近似在所述部分电路输出转换开始与所述部分电路输出转换的预期完成时间中间的时间处、比较所述部分电路输出转换的电平与近似在中间电压电平与输出正在向其转换的输出电压电平中间的基准电压。

优选地，可以基准斜坡电路，用来生成基准斜坡；以及耦合至基准斜坡电路的比较器电路，用来比较部分电路输出转换与基准斜坡。

优选地，部分电路输出转换所用时间作为至少一个先前电路输出转换的特性(例如根据两个信号的相对定时确定的特性)的函数控制。

优选地，斜坡控制电路控制部分电路输出转换，作为当作先前部分电路输出转换的结果存储的、当前存储的控制值的函数。

根据本发明的第三方面，提供了一种用来生成可提供给电导体的电路输出信号的电子驱动器电路，该电导体提供可提供给负载的导体输出信号。该电路与导体输出信号分别进行近似在第一电压、第二电压、以及第一与第二电压之间的中间电压之间的、对应的电路与导体输出转换。根据这一方面，该电路包含：第一晶体管，具有：(a)耦合至第一电压源的第一流电极；(b)耦合至从其提供电路输出信号的输出节点的第二流电极；以及(c)控制电极，响应于第一控制信号，用来控制第一晶体管的流电极之间的电流流动；第二晶体管，具有：(a)耦合至第二电压源的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第二控制信号，用来控制第二晶体管的流电极之间的电流流动；以及第三晶体管，具有：(a)耦合至中间电压源的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第三控制信号，用来控制第三晶体管的流电极之间的电流流动。第四与第五晶体管分别连接在第三晶体管的控制电极与第一及第二电压电平来源之间。控制电路选择性地分别通过第四与第五晶体管将第三晶体管的控制电极放电至第一与第二电压电平，从而该控制电极进行第一与第二电压电平之间的部分转换。输出信号在第一、第二、以及第三控制信号的控制下进行近似在第一与第二电压之间的、上升与下降的电路输出转换，并且对于每个电路输出转换期间的非零中间电平保持周期，电路输出信号停留在近似中间电压上。

本发明的第一、第二、及第三方面的特征一起各种优选特征可以任意组合结合。

根据本发明的第一方面，分裂式充电(或者其他)电容器降低了包含谐振驱动器的芯片与芯片在其上安装的PWB之间的地与电源基准差异(称为地与电源反弹)。该分裂式充电电容器还提供电源与地解耦。根据本发明的第一方面，提供了摆动速度受控斜坡，其启动入射或外向波或导通，并且描述了用于此的电路。根据另一方面，本发明允许与谐振驱动器的中间电压保持周期在时间上近似成比例地调整完成摆动速度受控斜坡所用的时间。

摆动速度受控斜坡方法不仅能够进一步降低地与电源反弹，而且能够造成其他信号完整性与射频干扰问题。本发明的另一方面在于使驱动器上拉与下拉晶体管(例如图2b中的Q3与Q1)的“导通”电阻近似匹配互连L2的特征阻抗。本发明的另一方面涉及确定用来调整谐振线驱动器内部延迟的反馈控制信号的部件。

现在仅作为例子参照附图描述多个优选实施例。

附图说明

图1至3表示现有技术的谐振线驱动器电路。

图4与5为显示图2b电路对于不同CL值的操作的定时图。

图6表示在典型物理环境下与图3类似的谐振线驱动器。

图7为图6电路的定时图。

图8表示根据本发明第一实施例的谐振线驱动器。

图9至11为显示图8电路的操作的定时图。

图12表示根据本发明第二实施例的谐振线驱动器。

图13为显示图12电路的操作的定时图。

图14表示根据本发明第三实施例的谐振线驱动器。

图15与16为显示图14电路的操作的定时图。

图17为适用于图12、图14或其他实施例的控制电路图。

图18显示现有技术的控制电路。

图19为解释根据本发明第二方面的谐振线驱动器的操作的定时图。

图20显示适用于本发明第二方面的控制电路。

图21放大图19。

图22显示可替换图20电路的控制电路。

图23显示根据另一实施例的谐振线驱动器。

图24为图23电路的定时图。

图25更详细地显示适用于图23所示电路的比较器。

具体实施方式

转到图8，其显示与图6中类似的电路，但是不同于充电电容(reservoircapacitor)完全在VSSD与VHHD电路节点之间提供，充电电容器分为两个电容CR1与CR2。CR1提供VSSD与VHHD之间的电容，而CR2提供VDDD与VHHD之间的电容。因为CR1与CR2中的每一个提供并联的充电电容，所以可以将CR1与CR2中的每一个制成图6中CR的数值大小的一半，以提供相同的实际充电电容。但是通过利用分割充电电容器，使得图8中的驱动器19更对称，因此，当驱动器输出信号VDO的电压变化使电流流入或流出互连14时，回流流回到驱动器19中，其在封装引线电感LPL1与LPL2之间被等分。

图9显示相对于图8电路发生的波形。将图7与图9相比较，在图7中，在时间t1上，因为在图6中所有回流都流经LPL2，从而给出VSSB与VSSD之间的大偏移；而在图9中，在时间t1上，VSSB与VDDD都近似相等地分别从VSSD与VDDD偏移较小的量，因为在图8的电路中，所有回流都在封装引线电感LPL1与LPL2之间等分。作为进一步的好处，LPL1与LPL2串联组合提供了VSSD与VDDD之间的非常有用的、某种程度的解耦电容。例如，在图9中，在时间t2上，通过(例如)图2b的MOSFET Q3，从节点VDDD向驱动器输出节点提供某些电流。由CR1与CR2的串联组合提供的解耦电容可以提供该必须的电流，该电流在其他情况下需要通过LPL1从外部提取，这会造成进一步的地反弹。

转到图10，当在时间t1处、驱动器输出信号被从VSSD的电平驱动到VHHD时，本发明第二要素提供摆动速度受控斜坡。正向斜坡按照受控速度将输出信号VDO平滑地从时间t1处的VSSD的电平带到时间t 1a处的接近于VHHD的电平，负向斜坡按照受控速度将输出信号VDO平滑地从时间t3处的VDDD的电平带到时间t3a处的接近于VHHD的电平。

优选地，通过低输出阻抗电路生成该斜坡，从而该斜坡的幅度与持续时间基本不受输出信号VDO上负载程度的影响。受控斜坡大大降低了从驱动器输出的电流的变化速度，因此降低了(例如)通过LPL1与LPL2的回流的变化速度，并且会大大降低功耗与地反弹，如图10所示，同时只对信号从源到负载的总体传递增加了一个短延迟。

当负载近似于传输线时，图10中从时间t1开始的斜坡经过该传输线，并且掉头向驱动器反射，在时间t2到达。此时，控制电路20将输出VDO从VHHD断开，并且通过上拉晶体管(例如图2b中的Q3)将其连接到VDDD。如果Q3的大小使得其“导通”电阻与传输线的特征阻抗相匹配，则驱动器输出电压VDO平滑地接近VDDD的电平，而没有过冲或下冲，从而完成转换。相反极性转换的类似序列从时间t3处开始，并且类似地，可以确定图2b中的Q1的大小使得其“导通”电阻与传输线的特征阻抗相匹配。

受控斜坡方法的缺点在于：从充电电容器提供转换的总体电荷减少的部分。例如，在图10中，IHH与IDD曲线下阴影区域显示来自VHDD节点(即充电电容器)与VDDD电源节点的电荷传送的相对比例。从图10可以看出，充电电容器提供了大约75％的电荷，剩余的20％来自VDDD电源。另外，图10还显示(虚线)：如果使受控斜坡速度再慢些，则从充电电容器提供的电荷部分会进一步下降到大约50％。因此，使用受控斜坡速度会导致高一些的功耗，但是仍然远远小于常规驱动器，还会改善信号完整性与地/电反弹。因此，对于信号完整性的定时要求与对于低功耗及速度的定时要求有些对立。达到这些要求之间的折衷是本发明其他要素的目标。

再次察看图10，如果斜坡速度近似减半，从而其持续时间从t1到t2，则如上所述，功耗会增加，从而采用该斜坡速度的驱动器可能不合适。在另一方面，如果相同的驱动器驱动长度大约两倍(因此延迟也是两倍)的互连，则与常规驱动器相比，该斜坡速度再次具有低功耗，还会有良好的信号完整性，如图11所示；而原来速度的斜坡(t1到t1a)只会在功耗与速度方面带来不大的进一步改进，但是会大大增加驱动器对地/电反弹的贡献。同时，信号将包含过多的高频谐波，从而不必要地增加射频辐射。因此，如果使斜坡电路可控(即能够产生某范围内的可变持续时间的斜坡时间)，并且如果斜坡时间由在控制电路20中使用的相同电路控制机制控制以调整谐振线驱动器的中间电平保持周期，则驱动器可以在许多负载条件下操作(即，可以驱动传输线延迟或者LC谐振频率变化的负载)，并且仍然会产生代表接近折衷的最优波形，其在一方面为功耗与速度、另一方面为信号完整性之间选定的。

图12显示包含斜坡控制电路118第一实施例的谐振线驱动器118。将其与图2b的电路相比较，NMOS晶体管Q2替换为一对晶体管Q2N(NMOS设备)与Q2P(PMOS设备)，其相应沟道并联。在输出信号VDO开始转换时，当Q22切换至“导通”、同时Q24切换至“截止”时，Q2N的栅极由来自电流镜Q21/Q20的电流(正向)充电；而当Q32切换至“导通”、同时Q34切换至“截止”时，Q2P的栅极由来自电流镜Q31/Q30的电流(反向)充电。

在低到高的转换中，例如图13中从时间t1开始的转换，PMOS晶体管Q2P开始不导电，即使在其栅电极开始下降之后也如此，这是因为其沟道不能切换至“导通”，直至栅电极变得比VHH更负。在另一方面，只要NMOS晶体管Q2N的栅电极变得比VDO更正至少Q2N的门限电压，NMOS晶体管Q2N就变为导电。可以清楚：因此Q2N开始为源跟随配置。在斜坡时间信号期间，VDO由非常低的阻抗逐渐拉高，这是因为源跟随配置有非常低的输出电阻。在斜坡基本完成之后，Q2P最后切换至“导通”，并且对于并联组合的Q2N与Q2P，有助于获得低总体“导通”电阻。在时间t2，Q2N与Q2P都迅速切换至“截止”，而上拉晶体管Q3切换至“导通”。在高到低的转换中，从时间t3开始，在源跟随模式下，Q2P首先切换至“导通”，然后Q2N切换至“导通”，从而发生与相对于低到高转换描述的相同的操作模式。

图12电路的缺点在于：因为CMOS P沟道设备的空间效率一般远远小于N沟道设备的空间效率，所以与图2b的电路相比，该电路表示要增加对于“导通”电阻相同值的硅面积。图14显示包含可替换斜坡控制电路119的谐振线驱动器，其使用单个NMOS设备Q2，以替换图12中Q2N与Q2P的并联组合。显然，对于低-高转换，Q2可以再次以源跟随器模式驱动，以生成可变斜坡。在图14中，在低-高斜坡期间，当Q22切换至“导通”、电流镜Q21/Q20并且同时Q24切换至“截止”时，Q2的栅极再次充电。电流镜Q21/Q20的基准电流依次来自于电流镜Q30/Q31，其依次由电流基准IREFOUT控制。对于高-低转换，Q2不能用作源跟随器，但是实际被配置为公共源极开关，当栅极变得比VHH更正一与Q2的门限电压相等的量时，该公共源极开关一般会很陡地切换至“导通”。然而，如果反馈电容器CFB置于输出信号VDO与至镜Q41/Q40的输入之间，则斜坡速度会产生依赖于从基准电流IREFOUT中减去的电流反馈的速度。由此，该电路使用负反馈以控制斜坡速度依赖于基准电流输入，这是因为如果斜坡太慢，则栅极电压将会在至镜Q41/Q40的输入上累积，从而趋向于将该速度纠正至所希望的速度。因此，实际上该斜坡再次具有低输出阻抗。如图15所示，对于高-低转换，Q2的栅极以稳步增加的斜坡充电，而对于高-低转换，当斜坡速度受控时，在活跃周期期间，栅极电压起先增加得十分迅速，然后缓慢增加。由此，可以将电容器CFB描述为当电路输出信号从VDD下降至VSS时、检查至晶体管Q2的控制电极的电流的上升速度。

图14电路的缺点在于：在高-低转换时，从开始对Q2栅极充电到Q2首次导电直至驱动器输出VDO开始移动，存在明显的延迟。然而，如图16所示，在VDO为高的周期期间，为了将Q2切换至“截止”，不需要对Q2栅极放电至VSSD。如果如图16所示、只将栅极放电至VHHD，则仍然会将Q2切换至“截止”，但是在下一个高-低转换时，Q2可以再次以快得多的速度切换至“导通”。这可以通过以下达到：将图14中的Q24替换为两个晶体管，在图16所示的适当提供的控制信号VD2S与VD2H的控制下，一个晶体管将Q2栅极放电至VSSD，另一个将Q2栅极放电至VHHD。可替换地，Q2栅极可以首先放电至VSSD，然后只有在高-低转换之前才预充电至VHHD的电平。

图14电路的这种改进形式的优点可以通过比较对于该修改电路的图16与对于所示电路的图15看出。开关Q2栅极与沟道之间的峰值电压应力近似减半。例如，在低/高转换之后，将Q2切换至截止所需的只是将栅电极返回到VHH。这降低了功耗，并且允许在制造Q2的MOSFET沟道时使用较薄的氧化层。请注意该优点与以下无关：具体的上升时间控制方案或者对部分输出转换的控制定时。还请注意这是在只包含N沟道技术的电路的情景下描述的，但是同样适用于P沟道技术或者N、P沟道混合。作为例子，在适当修改的情况下，同样的原理适用于图12的电路。

图17显示控制电路120的方框图，其中相同的电流基准通过可控延迟D1控制谐振线驱动器的两个中间电平保持周期，并且向斜坡电路(例如在图14的驱动器119中)提供电流IREFOUT，从而在多种定时条件下，斜坡周期跟踪对于选定最优值的中间电平保持周期。如上所述，可以根据现有技术中描述的先前转换的某些特性调整IREFOUT。

例如，图18显示在美国专利6,201,420中描述的控制电路，其中中间电平保持周期的持续时间由递增/递减计数器32的值设置，其依次由比较器电路30控制，比较器电路30比较电路输出信号VDO与控制信号VC2的定时，以产生反馈信号RP。然而，比较器30被设计用于比较两个快速转换信号的相对定时，并且对于在上述的使用受控斜坡的谐振线驱动器中使用而言其可能不可靠或者不精确。由此，本发明的其他方面提供通过使用受控斜坡来调整适用于谐振线驱动器的中间电平的方式。

为了清楚起见，图19只显示使用受控斜坡的谐振线驱动器的低到高转换。其显示初始斜坡从时间t1开始，随后为中间电平保持周期，随后时间t1处初始斜坡的映像(姑且称为“初始映像”)近似在时间t3达到。时间t3为由控制电路确定的控制信号VC3与VE2N转换的时间。本发明一个要素是将控制信号VC3与VE2N转换的最优定时置于t3，从而其与初始映像尽可能地重合。当达到该最优定时时，输出信号VDO从时间t3开始沿与从时间t1开始的初始斜坡近似相同的坡面上升。该最优定时由图19中电压波形VDOO显示。当初始映像早于时间t3抢先达到时，信号VDO上升地比从时间t1开始的初始斜坡要迅速，如波形VDOE所示。相反，当初始映像相对于时间t3晚到时，信号VDO沿与时间t1初始斜坡类似的坡度上升，但是从时间t3之后一段时间开始，如波形VDOL所示。

转到图20，其显示控制电路128，其包含定时电路与控制回路，用于使用受控斜坡的谐振线驱动器；图21显示针对控制电路128的操作发生的波形。

控制电路128包含锁存比较器电路132，其具有接收信号VDO与VREF的电平敏感输入，并且响应于时钟信号输出VIDD，向N比特递增/递减计数器130提供数字输出信号U/D。如果当时信号VDO具有比信号VREF高的电压时，则在VIDD的上升沿将信号U/D设置为逻辑“高”；或者如果当时信号VDO具有比信号VREF低的电压时，则在VIDD的上升沿将信号U/D设置为逻辑“低”。信号U/D控制N比特递增/递减计数器130，从而如果在输入信号VI从逻辑“高”到逻辑“低”的转换期间信号U/D为逻辑“高”，则计数器值增加。相反，如果在输入信号VI从逻辑“高”到逻辑“低”的转换期间信号U/D为逻辑“低”，则计数器值减少。计数器130依次控制数控延迟电路134，从而将输入信号VI在时间上延迟一依赖于计数器130存储的当前值的量。

信号VID、即信号VI的延迟版本，从延迟电路134输出，并且依次启动图21中时间t3处的输出信号VE2N、VC3、VC1的转换。电流控制延迟电路136进一步延迟信号VID，以产生信号VIDD，其在图21中在时间t4处转换。信号VIDD依次为锁存比较器132的时钟信号。延迟电路136由提供电流IREF电流源126的输出控制，从而IREF的值越大，延迟电路136所产生的延迟越短。电流源126向IREFOUT输出提供第二相等或成比例电流，其依次可以控制图21申从时间t1处开始的斜坡的上升时间。当达到最优定时时，输出信号VDO从时间t3开始沿与从时间t1开始的初始斜坡近似相同的坡面上升，如波形VDDO所示。

安排延迟电路136，从而产生总是等于图21中时间t1处开始的斜坡的近似一半持续时间的延迟。在另一方面，输入信号VREF具有近似处于电势VHHD与VDDD中间的电势，如图所示。当达到最优定时时，波形VDOO的结果为在时间t4处其电势近似等于VREF，从而从锁存比较器132产生中间输出U/D。

在另一方面，如果还未达到最优定时，则产生波形VDOE或者波形VDOL，并且锁存比较器132将驱动其输出信号U/D分别至逻辑“高”或逻辑“低”。因为信号U/D通过图20中的计数器130与延迟电路134控制信号VID的定时、并且因此控制图21中时间t3的位置，所以该电路的总体操作为：控制信号VE2N、VC3、以及VC1，以在最优时间上、或者靠近其发生。本领域技术人员应该理解：锁存比较器132、递增/递减计数器130、以及数字控制延迟134一起构成控制回路的元件，或者更具体地当用作谐振线驱动器中的控制电路时构成延迟锁定回路的元件。

转到图22，其显示控制电路138，其与图20的控制电路128类似，但是不同之处在于：将控制电路128中的数字控制延迟134替换为控制电路138中的电路控制延迟135。另外，延迟135由从数字控制电流源140提供的电流控制，而非控制电路128中的固定电流源126。数字控制电流源140提供几个相等或成比例的输出电流，其幅度作为由控制电路138中的递增/递减计数器130提供的n比特二进制控制输入的某函数被控制，但是，一般电流源140的输出电流基本上与由计数器130所提供的二进制值控制输入成正比或成反比。因为控制电路138中的计数器130控制电流源140，电流源140依次控制延迟135，并且通过电流控制延迟136使能锁存比较器132，所以这些再次构成了延迟锁定回路的元件。

与控制电路128相比，控制电路138的优点在于：控制电路138可以向电流控制延迟135提供附加的电流IREFOUT与IREFOUT1，其与控制输入电流成比例。如针对图17中控制电路120所述，图22中的IREFOUT可以用来控制斜坡电路的上升时间，从而允许斜坡周期跟踪谐振线驱动器中的中间电平保持周期。以后将描述IREFOUT1的其他用处。如针对图20中控制电路128所述，控制电路138类似地包含电流控制延迟136，其目的在于向锁存比较器电路132提供时钟信号VIDD，从而在时间t3比较信号VDO与基准电压VREF，如图21所示。电压VREF与时间t3一般具有图21所示的、与波形VDOO重合的交叉，从而波形VDOE可以与波形VDOL区分，以产生回路反馈信号U/D。

当物理地实现控制电路128或138时，一项具体困难可能为设计锁存比较器电路132以在足够高的速度上工作，以及向其提供足够精确的基准与时钟输入。例如，在图21中，VHHD与VDDD的电压电平显示为不随时间变化，但是在物理实现中，VHHD与VDDD都会变化，尤其是当其从充电电容器提供时VHHD的电平。因此，针对VHHD与VDDD的当前及紧接先前的电平选择VREF的适当电平，以及提供信号VREF所需的电路可能会成为很复杂的问题。类似地，控制电路128或138中信号VIDD的定时需要准确、可重复的程度可能会不容易达到。另外，在概念上，控制电路128或138中锁存比较器电路132在时钟信号VIDD上升沿上的单个时刻上比较信号VDO的电压与信号VREF的电压。但是在现实中，由于锁存比较器电路132内部电路元件的有限速度，该比较器会比较输入信号VDO与VREF在采样窗口的持续时间上平均的值，该持续时间近似(但是不精确地)与时钟输入信号VIDD的上升沿重合。

所有这些不确定因素可能会合起来使电路的设计不容易，并且使电路操作不稳定。根据本发明的另一实施例，提供改进部件以提供控制电路128或138中的回路反馈信号U/D。这部分地通过重新定义至锁存比较器电路132的输入、以要求较低精度达到，部分地通过提供新颖的、专用于应用的、并且进一步放松时钟信号VIDD所需定时精确性的、锁存比较器电路132的内部电路达到。

图23显示替换谐振线驱动器，其包含控制电路138、与图14所示类似的斜坡电路119、输出MOSFET的Q1、Q2、Q3、以及包含N沟道MOSFET Q2R与电容器CRAMP的附加电路。电容器CRAMP提供功能如下所述的信号VREFRAMP。N沟道MOSFET Q2R的源极与漏极分别连接到信号VHHD与VREFRAMP。

参照图24，在开始时，来自控制电路138的基准电流输入IRFEOUT1对电容器CRAMP充电高至VDD的电压电平。当信号VC2上升、从而在时间t1处开始低到高转换、并且在时间tA进一步上升超过VHHD的电平时，N沟道MOSFET Q2R变为“导通”，从而使电容器CRAMP与信号REFRAMP放电至VHHD的电平。然后，在紧接时间t 3之前的时间上，信号VC2下降。在信号VC2下降沿之前，输出信号VDO牢牢保持在接近VHHD的电平上，这是因为大型N沟道MOSFET Q2为“导通”。当N沟道MOSFET Q2变为“截止”时，VC2的下降沿启动从时间t3开始的信号VDO的斜坡。

波形VREFRAMP在时间t3与t5之间具有坡度，其被安排地与图21中的波形VDDO基本相同。通过利用波形VREFRAMP替换信号VREF，输出信号VDO可以在时间t3与t5之间的任何时间上与VREFRAMP比较，并且获得同样的结果，由此大大放松了对图23部件中的信号VIDD的定时要求。

本发明的、具体为图23所示电路的显著好处在于：在基本相同的时间(图24中的t3)上，N沟道MOSFET Q2N变为“截止”，从而启动VOD的斜坡，N沟道MOSFET Q2R也变为“截止”，从而允许IREFOUT1开始对电容器CRAMP充电。这两个事件在时间t3上紧密的定时重合非常精确，这是因为MOSFET Q2与Q2R都可以是在相同基底上形成的、共享公共栅极信号VC2与公共源极信号VHHD的N沟道设备。另外，时间t3与t5之间的信号VREFRAMP的坡度与基准电流IREFOUT1成比例，其依次与基准电流IREFOUT成比例，其(通过斜坡电路119)实际确定了从时间t1开始的VDO斜坡的坡度。因此，可以安排时间t3与t5之间的信号VREFRAMP的坡度，以总是基本与从时间t1开始的输出信号VDO斜坡的坡度相同，并且当锁存比较器132(图23)在时间t3与t5之间的任何时间上比较信号VDO与VREFRAMP时，可以提供回路反馈信号U/D，其精确地区分输出信号VDO波形VDOE与输出信号VDO波形VDOL。由此，递增/递减计数器130与数字控制电流源140允许调整控制电路138中的电流控制延迟135(都在图22中显示)以十分靠近最优值。

与图24中在时间t3与t5之间某单个时间上比较输出信号VDO的电压电平与信号VREFRAMP的电压电平不同，如果利用(为了参照方便)称为积分锁存比较器的元件、在时间t3与t5之间对时间积分这两个信号之间的差异电压，则还可以获得进一步的精确度。这样的比较器在精确度与抗噪性方面具有固有的优势。然而，当在以高速操作的谐振线驱动器中实现时，可能不容易向积分锁存比较器提供精确限定所希望的积分周期的信号或者信号组合。本发明的另一实施例采用了大大克服了这一问题的积分锁存比较器。

转到图25，该图显示积分锁存比较器150，具有比较器输入VREFRAMP与VDO，并且提供了比较器输出Q与QN。积分锁存比较器150还在适当时接受基准电流IREF与锁存控制信号VE2N、EXTENT、以及EXTENT_NOT。在图24的下部显示了这些控制信号的示例定时。

积分锁存比较器150的输入级包括：电容器CCOMP1与CCOMP2、电流偏置生成N沟道MOSFET Q102与Q103、短路N沟道MOSFET Q104、以及差分输入N沟道MOSFET Q105与Q106。在图24中，当时间t1之前不久VE2N转为低电平时，迅速短路输出节点Q与QN，并且由P沟道MOSFET Q111、Q 109、与Q110驱动其至VDDD的电压电平。开始时，N沟道MOSFET Q105与Q106作为源跟随器，其偏置电流由N沟道MOSFET Q102与Q103提供，并且因此电容器CCOMP1与CCOMP2跟踪由Q105与Q106的栅极-源极偏压电压降低的输入信号VREFRAMP与VDO的电压电平。然后，当信号EXTENT转为高电平时，N沟道MOSFET Q104切换至“导通”，并且短路N沟道MOSFET Q105与Q106的源极端，从而其现在作为差分对工作，其中偏置电流再次由N沟道MOSFET Q102与Q103提供。该差分对的输出电流流向输出节点Q与QN，从而在图24中，当在时间t3之后不久VE2N转为高电平并且Q111、Q109与Q110切换至“截止”时，该输出电流开始对输出节点Q与QN、以及相关电容(主要由P沟道MOSFET Q107与Q108、以及N沟道MOSFET Q112与Q113的栅极电容提供)充电。布置由Q102与Q103形成的电流源，以只提供适度量的电流，从而即使VE2N远早于时间t3发生，输出节点Q与QN也会保持十分靠近VDDD的电平，由此相对于时间t3来说VE2N的相对定时不重要，只是VE2N应该在时间t3之前转为低电平。现在，当在或靠近时间t3处输入信号VREFRAMP与VDO开始其各自的斜坡时，因其连接到N沟道MOSFET Q105与Q106栅极端，由Q104短路的Q105与Q106相应的源极端也开始在电压上上升，并且对电容器CCOMP1与CCOMP2充电。

请注意：当Q114被闭合进行再生时，Q104被闭合，并且在此时用来分离Q105与Q106的差分对。

积分锁存比较器150具有接收部分输出转换的正输入VDO，以及接收对应于(即表示)基准斜坡的信号的负输入VREFRAMP。只有在这两个输入信号中有一个正在上升期间，积分锁存比较器才在比较器输出节点(Q与QN)上累积电荷。其提供了整个斜坡周期上，即在部分输出转换时间上的平均比较。

包含晶体管Q107至Q114的正反馈再生电路，通过差分输入晶体管对，接收比较器输出节点Q与QN上的电荷。该再生电路获得节点Q与QN上的小差异，并且当EXTENTNOT使Q114导电时，其将该小差异放大到完全电源电压(rail voltage)。

确定电容器CCOMP1与CCOMP2依大小排列，从而相对于由Q102与Q103提供适度的偏置电流来说，对其充电需要很大的电流，因此通过由Q105与Q106形成的差分对的总偏置电流变得很大，但是只有当输入信号VDO与VRERAMP继续上升时才如此。因此该电路具有以下固有特征：只有在图24的时间t3到t5之间的其各自斜坡周期期间，才趋向于对输入VDO与VRERAMP之间的差异电压进行积分。这一特征还放松了至积分锁存比较器150的控制输入信号所需的定时精度。到图24中时间t5，VDO与VRERAMP之间的差异电压已通过电荷累积进行了对时间的积分，以产生输出节点Q与QN电压电平中的小差异。最终，当在图24的时间t 5之后EXTENT_NOT转为高电平时，该电压被放大到完全电源电压，这是因为流经N沟道MOSFET Q114的电流大大偏置交叉耦合的N沟道MOSFET对Q112与Q113，其通过由应用到交叉耦合的P沟道MOSFET对Q107与Q108的类似机制辅助的正反馈来再生输出节点Q与QN处的任何先前存在的电压差异。

再次地，相对于图24中的时间t5，控制信号EXTENT_NOT上升沿的定时不重要，只是其应该在时间t5之后发生。输出信号Q与QN的最终状态将使得依赖于图24中时间t3与t5之间的、输入信号VREFRAMP与VDO之间的时间积分的差异电压，其一在VDDD的电平上，另一个在VSSD的电平上。因此，积分锁存比较器150与提供控制信号EXTENT与EXTENT_NOT的适当电路一道可以替换图23控制电路138中的锁存比较器132，其中选择其输出Q与QN中的一个为图23中的适当逻辑极性提供回路反馈信号U/D。

Claims (31)

1.一种用来生成可提供给电导体(12)的电路输出信号的电子驱动器电路，该电导体(12)提供可提供给负载(14)的导体输出信号，该电路与导体输出信号分别进行近似在一对输出电压电平(V_DD，V_SS)之间的、相应的电路与导体输出转换，在该对输出电压电平(V_DD，V_SS)之间具有中间电压电平(V_HH)，该导体与负载的电感与电容产生谐振，该谐振使导体输出信号能够基本上完成每个导体输出转换，同时在相应的电路输入转换期间，对于非零中间电平保持周期，电路输出信号被保持在近似中间电压电平上，该电路包含斜坡控制电路(118、119)，用来控制在所述输出电压电平对中的至少一个与中间电平之间的部分电路输出转换，以提供对于部分电路输出转换的、充分的非零转换时间。

2.如权利要求1所述的驱动器电路，其中控制所述部分电路输出转换以相对于该电路中其他切换事件为慢。

3.如权利要求1或2所述的驱动器电路，还包含上拉晶体管(Q3)与下拉晶体管(Q1)，用来将电路输出上拉到所述两个输出电压电平中的第一个，以及将其下拉到所述两个输出电压电平中的第二个，其中控制所述部分电路输出转换以慢于该上拉与下拉晶体管的切换。

4.如权利要求1、2或3所述的驱动器电路，还包含中间电平驱动晶体管(Q2、Q2N)，其在切换至导通时驱动所述电路输出至中间电压电平，并且在切换至截止时允许将所述电路输出驱动至所述两个输出电压电平中的第一个，其中控制所述部分电路输出转换以慢于该中间电平驱动晶体管的截止切换。

5.如上述权利要求中任一项所述的驱动器电路，其中所述部分电路输出转换时间是可调整的。

6.如上述权利要求中任一项所述的驱动器电路，其中所述部分电路输出转换时间作为导体输出信号基本上完成导体输出转换所用时间的函数是可控的。

7.如权利要求1所述的驱动器电路，其中控制电路包含：

时间比较电路，用来比较电路输出信号与第二控制信号，以确定在第二控制信号完成相应的控制转换之前电路输出信号是否完成了电路输出转换；以及

调整电路，用来根据该比较调整所述部分电路转换时间。

8.如权利要求1所述的驱动器电路，包含：基准斜坡电路，用来生成基准斜坡；以及耦合至基准斜坡电路的比较器电路，用来比较部分电路输出转换与基准斜坡。

9.如权利要求8所述的驱动器电路，其中比较器电路在近似在所述部分电路输出转换开始(t₃)与所述部分电路输出转换的预期完成时间之间的中间时间(t₄)处、比较所述部分电路输出转换的电平与近似在中间电压电平(V_HHD)与输出正在向其转换的输出电压电平(V_DDD，V_SSD)之间的中间基准电压(V_RER)。

10.如权利要求8所述的驱动器电路，其中比较器电路包含积分锁存比较器，用来提供部分电路输出转换与表示基准斜坡的信号之间的、在所述部分输出转换的几乎整个时间上的平均比较。

11.如权利要求10所述的驱动器电路，其中比较器电路包含：

第一输入(V_D0)，用来接收所述部分电路输出转换；

第二输入(V_REFRAMP)，用来接收表示基准斜坡的信号；以及

输出节点对(Q与QN)；

其中只有在第一与第二输入信号之一正在上升期间，积分锁存比较器才在比较器输出节点上累积电荷。

12.如权利要求8至11中任一项所述的驱动器电路，还包含调整电路，用来根据比较调整所述部分电路转换时间。

13.如上述权利要求中任一项所述的驱动器电路，其中部分电路转换时间所用时间作为至少一个先前电路输出转换的特性的函数来控制。

14.如权利要求13所述的驱动器电路，其中所述特性根据两个信号的相对定时确定。

15.如上述权利要求中任一项所述的驱动器电路，其中斜坡控制电路包含源跟随器，用来以受控方式驱动电路输出信号。

16.如上述权利要求中任一项所述的驱动器电路，包含连接在中间电压电平(V_HH)源与电路输出信号之间的开关(Q2N)，其中斜坡控制电路包含向该开关提供电流从而以受控方式驱动电路输出信号的电流镜(Q20、Q21)。

17.如权利要求16所述的驱动器电路，还包含受控电流源(120)，用来向电流镜提供受控电流。

18.如权利要求17所述的驱动器电路，其中所述电流作为导体输出信号基本上完成导体输出转换所用时间的函数来控制。

19.如上述权利要求中任一项所述的驱动器电路，耦合在不同的第一、第二、以及第三电源电压之间，第二电源电压(V_HH)在第一与第三电源电压之间，该电路包含：

控制电路，响应于电路输入信号，用来生成不同的第一、第二、以及第三控制信号；

第一开关(Q3)，具有：(a)耦合至第一电源电压的第一流电极；(b)耦合至从其提供电路输出信号(V_D0)的输出节点的第二流电极；以及(c)控制电极，响应于第一控制信号，用来控制第一开关的流电极之间的电流流动；

第二开关(Q1)，具有：(a)耦合至第二电源电压的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第二控制信号，用来控制第二开关的流电极之间的电流流动；以及

第三开关(Q2)，具有：(a)耦合至第三电源电压的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第三控制信号(V_C2)，用来控制第三开关的流电极之间的电流流动；其中，电路输出信号进行近似在第一与第三电源电压之间的、上升与下降的电路输出转换，对于每个电路输出转换期间的非零中间电平保持周期，电路输出信号停留在近似第二电源电压上，第一与第三电源电压之间和/或第二与第三电源电压之间的转换时间受控。

20.如权利要求19所述的驱动器电路，电路输出信号进行近似在第一与第三电源电压之间的、上升与下降的电路输出转换，其中第三开关作为源跟随器操作，从而输出节点以受控方式跟随其控制电极电压。

21.如权利要求19所述的驱动器电路，其中第三开关为N沟道晶体管，并且其中提供电容器(C_FB)，当电路输出信号从第一电压下降到第三电压时，用来检查至第三晶体管控制电极的电流的上升速度。

22.如上述权利要求中任一项所述的驱动器电路，其中斜坡控制电路(118、119)控制部分电路输出转换，其作为当作先前部分电路输出转换的结果存储的、当前存储的控制值的函数。

23.一种用来生成可提供给电导体(12)的电路输出信号的电子驱动器电路，该电导体(12)提供可提供给负载(14)的导体输出信号，该电路与导体输出信号分别进行近似在一对输出电压电平(V_DD，V_SS)之间的、相应的电路与导体输出转换，在该对输出电压电平(V_DD，V_SS)之间具有中间电压电平(V_HH)，该导体与负载的电感与电容产生谐振，该谐振使导体输出信号能够基本上完成每个导体输出转换，同时在相应的电路输入转换期间，对于非零中间电平保持周期，电路输出信号被保持在近似中间电压电平上，该电路至少包含在中间电压电平与第一电压电平之间的第一电容器元件，以及至少包括在中间电压电平与第二电压电平之间的第二电容器元件。

24.如权利要求23所述的驱动器电路，其中第一与第二电容器元件基本相同。

25.如权利要求24所述的驱动器电路，其中第一与第二电容器元件形成分割式充电电容器。

26.如权利要求23、24或25所述的驱动器电路，其中在电导体(12)与输出电压电平对中每一个的源之间存在封装引线电感，并且其中第一与第二电容器元件使得电路输出电压变化引起流回到驱动器的回流在封装引线电感之间近似相等地被分割。

27.如权利要求23至26中任一项所述的驱动器电路，其中第一与第二电容器元件提供输出电压电平(V_DD，V_SS)之间的解耦电容。

28.一种用来生成可提供给电导体(12)的电路输出信号的电子驱动器电路，该电导体(12)提供可提供给负载(14)的导体输出信号，该电路与导体输出信号分别进行近似在第一电压(V_DD)、第二电压(V_SS)、以及第一与第二电压之间的中间电压(V_HH)之间的、相应的电路与导体输出转换，该电路包含：

第一晶体管(Q3)，具有：(a)耦合至第一电压源的第一流电极；(b)耦合至从其提供电路输出信号(V_D0)的输出节点的第二流电极；以及(c)控制电极，响应于第一控制信号，用来控制第一晶体管的流电极之间的电流流动；

第二晶体管(Q1)，具有：(a)耦合至第二电压源的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第二控制信号，用来控制第二晶体管的流电极之间的电流流动；以及

第三晶体管(Q2)，具有：(a)耦合至中间电压源的第一流电极；(b)耦合至所述输出节点的第二流电极；以及(c)控制电极，响应于第三控制信号(V_C2)，用来控制第三晶体管的流电极之间的电流流动；以及

第四与第五晶体管，分别连接在第三晶体管的控制电极与第一及第二电压电平的源之间，以及控制电路，用来选择性地分别通过第四与第五晶体管将第三晶体管的控制电极放电至第一与第二电压电平，从而第三晶体管的控制电极进行第一与第二电压电平之间的部分转换，

由此所述输出信号在第一、第二、以及第三控制信号的控制下进行近似在第一与第二电压之间的、上升与下降的电路输出转换，并且对于每个电路输出转换期间的非零中间电平保持周期，电路输出信号近似停留在中间电压。

29.如权利要求28所述的驱动器电路，还包含控制电路，用来提供第一、第二、以及第三控制信号，以使对于每个电路输出转换期间的非零中间电平保持周期、电路输出信号近似停留在中间电源电压。

30.如权利要求28或29所述的驱动器电路，其中控制电路包含定时控制电路，用来控制电路输出信号的、在第一及第二电源电压中的一个与中间电源电压之间的转换的时间。

31.如权利要求29所述的驱动器电路，其中控制电路包含：基准斜坡电路，用来生成基准斜坡；以及耦合至基准斜坡电路的比较器电路，用来比较部分电路输出转换与基准斜坡。

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