CN101729058A - 半导体器件 - Google Patents

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CN101729058A
CN101729058A CN200910207357A CN200910207357A CN101729058A CN 101729058 A CN101729058 A CN 101729058A CN 200910207357 A CN200910207357 A CN 200910207357A CN 200910207357 A CN200910207357 A CN 200910207357A CN 101729058 A CN101729058 A CN 101729058A
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福井正
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Abstract

本发明提供了一种半导体器件。该半导体器件包括电感器，该电感器被构造为基于较高电压区域的电源电压将电流提供给第一节点。第一开关被构造为基于第二节点处的电压有选择性地将电流从第一节点提供给第三节点；第二开关被构造为基于第三节点处的电压有选择性地将电流从第一节点提供给第二节点；第三开关被构造为基于较低电压区域的输入逻辑电平将电流从第三节点提供给接地端子；并且第四开关被构造为与第三开关交替地被导通/截止，以将电流从第二节点提供给接地端子。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，并且尤其涉及一种包括使用两个相互不同的电源组的电平转换电路的半导体器件。
背景技术
作为与传统的电平转换电路有关的技术，已知日本专利申请公开(JP-A-Heisei，5-284005：第一传统的示例)。在如第一传统的示例中所示的传统的电平转换电路中，要求N沟道晶体管在低电压下进行操作。因此，为了以低的Vgs来增加电流的性能，将N沟道MOS晶体管(NMOS)的尺寸变得尽可能的大，并且要求P沟道MOS晶体管(PMOS)的尺寸变得尽可能的小。
在这样的情况下，由于P沟道晶体管的性能的缺乏，尤其随着高电压侧和低电压侧之间的电压差变大，P沟道晶体管的切换时间变慢，这使得延迟特性劣化。
而且，为了改进延迟特性，要求晶体管尺寸变大，这导致电路尺寸的增加和由晶体管的寄生电容引起的延迟特性的改进效率的降低。
在传统的电平转换电路中，随着高电压侧和低电压侧之间的电压差越大，电平转换电路的延迟特性越差。为了改进延迟特性，要求扩大晶体管尺寸。然而，随着晶体管尺寸增加，晶体管尺寸的寄生电容增加，这降低延迟特性的改进效果。因此，需要在没有扩大晶体管尺寸的情况下，用于改进延迟特性的技术。
发明内容
本发明的主题是为了提供能够在没有扩大晶体管尺寸的情况下改进延迟特性的半导体器件的电平转换电路。
在本发明的一个方面中，半导体器件包括电感器(inductor)，该电感器被构造为基于较高电压区域的电源电压将电流提供给第一节点。第一开关被构造为基于第二节点处的电压有选择性地将电流从第一节点提供给第三节点；第二开关被构造为基于第三节点的电压有选择性地将电流从第一节点提供给第二节点；第三开关被构造为基于较低电压区域的输入逻辑电平将电流从第三节点提供给接地端子；并且第四开关被构造为与第三开关交替地被导通/截止以将电流从第二节点提供给接地端子。
能够改进本发明的半导体器件的电平转换电路的延迟特性。
附图说明
结合附图，从某些实施例的以下描述中，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1是示出根据本发明的第一实施例的作为半导体器件的电平转换电路的构造的电路图；
图2是示出传统的电平转换电路的构造的电路图；
图3是示出本发明的电平转换电路和传统的电平转换电路中的各自的节点的电压中的变化的图表；
图4是根据本发明的第二实施例的电平转换电路的构造的电路图；
图5A和图5B是示出根据本发明的第一和第二实施例的电平转换电路的修改的电路图；
图6A是示出根据本发明的第三实施例的电平转换电路的构造的电路图；
图6B至图6D是示出根据本发明的第三实施例的电平转换电路的修改的电路图；
图7A是示出根据本发明的第四实施例的电平转换电路的构造的电路图；
图7B至图7D是示出根据本发明的第四实施例的电平转换电路的修改的电路图；
图8A是示出根据本发明的第五实施例的电平转换电路的构造的电路图；以及
图8B至图8D是示出根据本发明的第五实施例的电平转换电路的修改的电路图。
具体实施方式
在下文中，将会参考附图描述包括诸如本发明的电平转换电路的电路的半导体器件。
参考图1，本发明的半导体器件的电平转换电路包括VDD 1区域10和VDD2区域20。VDD1区域10是用于低压操作侧上的电路，并且VDD2区域20是用于高压操作侧上的电路。在这里，VDD1区域10侧上的电源被定义为VDD1。同样，VDD2区域20侧上的电源被定义为VDD2。在这样的情况下，VDD2的电压高于VDD1的电压。
VDD1区域10包括反相器11。反相器11是通过将输入侧的逻辑电压电平反转来在输出侧输出逻辑电压电平的电路。例如，如果输入侧的电压是高电平电压(H)(高)，那么反相器11将输出侧的电压逻辑设置为低电平电压(L)(低)。相反地，如果输入侧的电压逻辑是低电平电压(L)，则输出侧的电压被设置为高电平电压(H)。在这里，反相器11接收来自于输入端子的信号并且将接收到的信号的电压进行反转，并且将其输出。即，反相器11对输入端子上的电压进行反转。应注意的是，尽管没有示出，输入端子上的电源和用于驱动反相器11的电源是VDD1。
VDD2区域20包括电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25。电流通过电感器21从电源端子(VDD2)流到节点A1(第一节点)。在这里，电感器21被提供在电源端子(VDD2)和节点A1之间。当电感器的电阻较大时，它的损耗变得较大。因此，电阻优选为小。作为电感器21的主体结构，存在绕线型、层压型、薄膜型等等。
第一P沟道晶体管22用作根据节点A2(第二节点)处的电压导通/截止，并且将电流从节点A1发送到节点A3(第三节点)的开关。在这里，在第一P沟道晶体管22中，其栅极被连接至节点A2，其源极被连接至节点A1，并且其漏极被连接至节点A3。在图1中，尽管输出端子被连接至节点A2，存在其被连接至节点A3的情况。第二P沟道晶体管23用作根据节点A3的电压导通/截止，并且将电流从节点A1发送到节点A2的开关。在这里，在第二P沟道晶体管23中，其栅极被连接至节点A3，其源极被连接至节点A1，并且其漏极被连接至节点A2。
第一N沟道晶体管24用作根据输入侧上的电压导通/截止，并且将电流从节点A3发送到接地端子(GND)的开关。在这里，在第一N沟道晶体管24中，其栅极被连接至输入端子，其源极被连接至接地端子(GND)，并且其漏极被连接至节点A3。第二N沟道晶体管25用作根据反相器11中的输出侧上的电压导通/截止，并且将电流从节点A2发送到接地端子(GND)的开关。即，第二N沟道晶体管25和第一N沟道晶体管24是被交替地(互补地)导通/截止的开关。在这里，在第二N沟道晶体管25中，其栅极被连接至反相器11中的输出侧，其源极被连接至接地端子(GND)，并且其漏极被连接至节点A2。
在其中输入端子的电压是“L”的状态下，第一P沟道晶体管22和第二N沟道晶体管25被导通，并且第一N沟道晶体管24和第二P沟道晶体管被截止。当输入端子的电压被从“L”切换到“H”时，第二P沟道晶体管23和第一N沟道晶体管24均被导通，并且第一P沟道晶体管22和第二N沟道晶体管均被截止。当输入端子的电压被从“H”切换到“L”时，第一P沟道晶体管22和第二N沟道晶体管25均被导通，并且第二P沟道晶体管23和第一N沟道晶体管24均被截止。
电平转换电路具有在其间电平发生转换的时段，同时P沟道晶体管和N沟道晶体管导通，并且穿通电流(passing-through current)在电源端子(VDD2)和接地端子(GND)之间流动。例如，当同时导通第一P沟道晶体管22和第一N沟道晶体管24(或者，第二P沟道晶体管23和第二N沟道晶体管25)时，穿通电流在电源端子(VDD2)和接地端子(GND)之间流动。当此穿通电流流过电感器21时，节点A1的电压被通过在电感器21中感应的电动势暂时地减少，并且然后增加。这时，由于P沟道晶体管的Vgs(栅极电压)被扩大，所以电流性能增加。因此，即使晶体管具有小的尺寸，电平转换电路的切换时间也能够变快。
图2示出传统的电平转换电路的构造示例，以与本发明的电平转换电路进行比较。传统的电平转换电路包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25。反相器11、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25基本上与本发明的电平转换电路的相同。
本发明的电平转换电路和传统的电平转换电路之间的构造的差别在于电感器21的存在与否。应注意的是，传统的电平转换电路中的节点B1、节点B2以及节点B3分别对应于本发明的电平转换电路中的节点A1、节点A2以及节点A3。
图3是示出本发明的电平转换电路和传统的电平转换电路中的各自的节点的电压的变化的图。“输入”波形显示输入端子的电压中的变化。“反相器输出”波形显示反相器11的输出的电压中的变化。“节点A1”波形显示节点A1的电压中的变化。“节点A2”波形显示节点A2的电压中的变化。“节点A3”波形显示节点A3的电压中的变化。在这里，为了方便起见，低电压侧处的电源(VDD1)的电压被显示为“VDD1”，并且高电压侧处的电源(VDD2)的电压被显示为“VDD2”。
当输入端子的电压被从“L”变成“H”(从0变成VDD1)时，这些图示出各自的节点的电压中的变化。通过在电感器21中感应的电动势，相对于高电压侧处的电源电压(VDD2)来向上然后向下地变化节点A1的电压。另一方面，节点B1的电压被保持在电源电压(VDD2)的电压处并且保持恒定不变。
当输入端子的电压被从“L”变成“H”时，节点A2和节点B2的电压也被从“L”变成“H”。这时，节点B1的电压是恒定的。因此，即使节点B2的电压被增加，仅增加到与节点B1的电压相同的电压(VDD2)。然而，由于节点A1的电压被改变，所以节点A2的电压被增加到节点A1的波形的峰值(上限值)。
同样，节点A1中的电压增加的影响使节点A2早于节点B2从“L”变成“H”。节点A1的暂时电压降的影响使节点A3早于节点B3从“H”变成“L”。因此，切换时间能够变短。同样，当节点A3中的电压降的速度近似等于节点B3中的电压的速度(与传统的技术相同的变化时间)时，晶体管尺寸能够变小。
应注意的是，当输入端子的电压被从“L”变成“H”时，节点A3的波形变得类似于节点A2的波形，并且节点A2的波形变得类似于节点A3的波形。具体地，节点A3和节点A2的波形被相互替代。
接下来，在下面将会参考图4、图5A和图5B、图6A至图6D、图7A至图7D以及图8A至图8D来描述在其中将本发明应用于现有的电平转换电路的构造的实施例。
图4是示出图1中所示的电平转换电路的修改的电路图。图4中所示的电平转换电路包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25。VDD 1区域10、VDD2区域20、反相器11、电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25基本上与图1中所示的电平转换电路的相同。
在图1中的电平转换电路中，节点A2被连接至输出端子。然而，在图4的电平转换电路中，节点A3被连接至输出端子。
图5A是示出其中在图1中所示的电平转换电路中电源端子(VDD2)和接地端子(GND)的位置被颠倒的修改的电路图。同样，图5B是其中在图4中所示的电平转换电路中电源端子(VDD2)和接地端子(GND)的位置被颠倒的实施例的视图。图5A和图5B中所示的电平转换电路中的每一个包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25。VDD1区域10、VDD2区域20、反相器11、电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24以及第二N沟道晶体管25基本上与图1或者图4中所示的电平转换电路的相同。
在图5A中所示的电平转换电路中，节点A2被连接至输出端子。然而，在图5B中的电平转换电路中，节点A3被连接至输出端子。
图6A是示出了其中N沟道晶体管被进一步添加至图1中所示的电平转换电路中的电平转换电路的构造的电路图。同样，图6B是示出了其中N沟道晶体管被进一步添加至图4中所示的电平转换电路中的电平转换电路的构造的电路图。同样，图6C是示出了其中将在图6A中所示的电平转换电路中电源端子(VDD2)和接地端子(GND)的位置颠倒的修改的电路图。同样，图6D是示出了其中将在图6B中所示的电平转换电路中电源端子(VDD2)和接地端子(GND)的位置颠倒的示例的电路图。
图6A至图6D中所示的电平转换电路中的每一个包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24、第二N沟道晶体管25、第三N沟道晶体管26以及第四N沟道晶体管27。VDD1区域10、VDD2区域20、反相器11、电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24、第二N沟道晶体管25基本上与图1和图4中所示的电平转换电路的相同。
第三N沟道晶体管26被提供在节点A3和第一N沟道晶体管24之间。第三N沟道晶体管26根据输出端子的电压将电流从节点A3发送到第一N沟道晶体管24。在这里，在第三N沟道晶体管26中，其栅极输入到输出端子的输出，其源极被连接至第一N沟道晶体管24的漏极侧，并且其漏极被连接至节点A3。第三N沟道晶体管26的栅极的电压等于被连接至输出端子的节点A2或者节点A3中的一个的电压。
第四N沟道晶体管27被提供在节点A2和第二N沟道晶体管25之间。第四N沟道晶体管27根据输出端子的电压将电流从节点A2发送到第二N沟道晶体管25。在这里，在第四N沟道晶体管27中，其栅极输入到输出端子的输出，其源极被连接至第二N沟道晶体管25的漏极侧，并且其漏极被连接至节点A2。第四N沟道晶体管27的栅极的电压等于被连接至输出端子的节点A2或者节点A3中的一个的电压。
在图6A和图6C中的电平转换电路中，节点A2被连接至输出端子。然而，在图6B和图6D中的电平转换电路中，节点A3被连接至输出端子。
图7A是示出了其中将P沟道晶体管进一步添加到图1中所示的电平转换电路中的电平转换电路的构造的电路图。同样，图7B是示出了其中将P沟道晶体管进一步添加到图4中所示的电平转换电路中的电平转换电路的构造的电路图。同样，图7C是示出了其中在图7A中所示的电平转换电路中将电源端子(VDD2)和接地端子(GND)的位置颠倒的示例的电路图。同样，图7D是示出了其中在图7B中所示的电平转换电路中将电源端子(VDD2)和接地端子(GND)的位置颠倒的示例的电路图。
图7A至图7D中所示的电平转换电路中的每一个包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24、第二N沟道晶体管25、第三P沟道晶体管28以及第四P沟道晶体管29。VDD1区域10、VDD2区域20、反相器11、电感器21、第一P沟道晶体管22、第二P沟道晶体管23、第一N沟道晶体管24、第二N沟道晶体管25基本上与图1和图4中所示的电平转换电路的相同。
第三P沟道晶体管28被提供在第一P沟道晶体管22和节点A3之间。第三P沟道晶体管28是根据输入端子的电压导通/截止，并且将电流从第一P沟道晶体管22发送到节点A3的开关。在这里，在第三P沟道晶体管28中，其栅极被连接至输入端子，其源极被连接至第一P沟道晶体管22的漏极侧，并且其漏极被连接至节点A3。第四P沟道晶体管29被提供在第二P沟道晶体管23和节点A2之间。第四P沟道晶体管29是根据反相器11中的输出侧处的电压导通/截止，并且将电流从第二P沟道晶体管23发送到节点A2的开关。在这里，在第四P沟道晶体管29中，其栅极被连接至反相器11的输出侧，其源极被连接至第二P沟道晶体管23的漏极侧，并且其漏极被连接至节点A2。
在图7A和图7C中的电平转换电路中，节点A2被连接至输出端子。然而，在图7B和图7D中的电平转换电路中，节点A3被连接至输出端子。
图8A是示出其中在图1中所示的电平转换电路中，与P沟道晶体管和N沟道晶体管相对应的区分别变成PMOS逻辑和NMOS逻辑的实施例的框图。同样，图8B是示出其中在图4中所示的电平转换电路中，与P沟道晶体管和N沟道晶体管相对应的区分别变成PMOS逻辑和NMOS逻辑的实施例的框图。同样，图8C是示出其中在图8A中所示的电平转换电路中将电源端子(VDD2)和接地端子(GND)的位置颠倒的实施例的框图。同样，图8D是示出其中在图8B中所示的电平转换电路中将电源端子(VDD2)和接地端子(GND)的位置颠倒的实施例的框图。
图8A至图8D中所示的电平转换电路中的每一个包括VDD1区域10和VDD2区域20。VDD1区域10包括反相器11。VDD2区域20包括电感器21、PMOS逻辑电路30以及NMOS逻辑电路40。VDD1区域10、VDD2区域20以及反相器11基本上与图1和图4中所示的电平转换电路的相等。
PMOS逻辑电路30不是如图1和图4中所示的，被提供有第一P沟道晶体管22和第二P沟道晶体管23的电路。然而，这是与被提供有第一P沟道晶体管22和第二P沟道晶体管23的电路具有相同的功能的电路。即，PMOS逻辑电路30是用作被提供有第一P沟道晶体管22和第二P沟道晶体管23的电路的“变型”的电路。NMOS逻辑电路40不是如图1和图4中所示的，被提供有第一N沟道晶体管24和第二N沟道晶体管25的电路。然而，这是与被提供有第一N沟道晶体管24和第二N沟道晶体管25的电路具有相同的功能的电路。即，NMOS逻辑电路40是用作被提供有第一N沟道晶体管24和第二N沟道晶体管25的电路的“变型”的电路。
在这里，假定节点A2和A3被包括在PMOS逻辑30中。然而，实际上，节点A2和A3可以不被包括在PMOS逻辑30中。在图8A和图8C中的电平转换电路中，与图1中的节点A2相对应的区被连接至输出端子。然而，在图8B和图8D中的电平转换电路中，与图4中的节点A3相对应的区被连接至输出端子。
应注意的是，输出端子的电压不限于诸如低电压侧和高电压侧的约束。即，暂时地，即使输出端子被显示在附图中的低电压侧上，输出端子的电压与低电压侧处的电源的电压(VDD1)也没有关系。
如上所述，本发明具有一个特征，即，在电平转换电路中，为了改进延迟特性，电感器被提供在高电压侧处。通常，在电平转换电路中没有使用电感器。通常，因为被感应的电动势产生噪音，所以暂时地避免电感器的使用。本发明积极地使用电感器中由被感应的电动势引起的噪音，并且改变了被施加给电平转换电路内部的高电压侧的电源电压的电压。然后，根据电源电压的电压中的增加或者减少来加速或者放大电平转换电路内部的预定的节点的电压中的变化。
具体地，在本发明中，电感器被提供在电平转换电路中的高电压侧。通过当电平转换电路发生切换时生成的电流在电感器中产生感应的电动势。然后，通过电感器21中的被感应的电动势暂时地减少电平转换电路中的节点A1(电平转换电路和电感器之间的连接点)的电压，并且然后将其增加。在暂时减少节点A1的电压时，节点A3的电压中的减少的速度变快。同样，在增加节点A1的电压时，节点A2的电压中的增加的速度变快，并且存在节点A2的电压高于电源电压的情况。因此，能够改进电平转换电路的延迟特性并且使电路尺寸小型化。
即，在本发明中，在没有增加晶体管的性能(晶体管尺寸)的情况下，仅通过使用电感器，能够改进电平转换电路的延迟特性，同时保持传统的电平转换电路的构造。
同样，随后还能容易地将在本发明中描述的电感器安装在传统的电平转换电路中。因此，本发明能够应用于现有的电平转换电路。因此，本发明能够应用于使用电平转换电路的现有的电子装置。同样，仅对现有的生产线的最终步骤执行电感器添加处理就足够了。因此，不需要很大地改变现有的生产线。
可以将IC(集成电路)、LSI(大规模集成)、微处理器、计算机、移动终端、数码照相机、显示器、声学设备、家用电器、汽车等等考虑作为具有本发明的电平转换电路的半导体器件的示例。然而，实际上，其不限于这些示例。
如上所述，已经详述了本发明的实施例。然而，实际上，其不限于上述实施例。甚至在没有脱离本发明的范围和精神的前提下的范围内进行的变化也被包括在本发明中。

Claims (7)

1.一种半导体器件，包括：
电感器，所述电感器被构造为基于较高电压区域的电源电压将电流提供给第一节点，
第一开关，所述第一开关被构造为基于第二节点处的电压有选择性地将电流从所述第一节点提供给第三节点；
第二开关，所述第二开关被构造为基于所述第三节点处的电压有选择性地将电流从所述第一节点提供给所述第二节点；
第三开关，所述第三开关被构造为基于较低电压区域的输入逻辑电平将电流从所述第三节点提供给接地端子，以及
第四开关，所述第四开关被构造为与所述第三开关交替地被导通/截止，以将电流从所述第二节点提供给所述接地端子。
2.根据权利要求1所述的半导体器件，其中，所述第一节点的电压由于所述电感器感应的电动势而改变，以相对于所述较高电压侧的电源电压增加或者减少，
当所述较低电压区域的输入逻辑电平从低逻辑电平变成高逻辑电平时，所述第二节点的电压由于所述第一节点电压增加的影响而比没有电感器的情况快地从低逻辑电平变成高逻辑电平，从而变成高于所述较高电压侧的电源电压，并且
当所述较低电压区域的输入逻辑电平从低逻辑电平变成高逻辑电平时，所述第三节点的电压由于所述第一节点电压减少的影响而比没有电感器的情况快地从高逻辑电平减少到低逻辑电平，从而变成低于所述较高电压侧的电源电压。
3.根据权利要求1所述的半导体器件，其中，所述第二节点和所述第三节点中的任何一个与输出端子相连接。
4.根据权利要求3所述的半导体器件，其中，所述第一开关是第一P沟道晶体管，所述第二开关是第二P沟道晶体管，所述第三开关是第一N沟道晶体管，并且所述第四开关是第二N沟道晶体管。
5.根据权利要求4所述的半导体器件，进一步包括：
第三N沟道晶体管，所述第三N沟道晶体管被提供在所述第三节点和所述第一N沟道晶体管之间，以基于所述输出端子的电压将电流从所述第三节点提供给所述第一N沟道晶体管，以及
第四N沟道晶体管，所述第四N沟道晶体管被提供在所述第二节点和所述第二N沟道晶体管之间，以基于所述输出端子的电压将电流从所述第二节点提供给所述第二N沟道晶体管。
6.根据权利要求4所述的半导体器件，进一步包括：
第三P沟道晶体管，所述第三P沟道晶体管被提供在所述第三节点和所述第一P沟道晶体管之间，以基于所述较低电压区域的输入逻辑电平将电流从所述第一P沟道晶体管提供给所述第三节点，以及
第四P沟道晶体管，所述第四P沟道晶体管被提供在所述第二节点和所述第二P沟道晶体管之间，以基于所述较低电压区域的输入逻辑电平将电流从所述第二P沟道晶体管提供给所述第二节点。
7.根据权利要求1至3中的任何一项所述的半导体器件，其中，所述第一开关和所述第二开关是P沟道MOS逻辑电路的一部分，并且
所述第三开关和所述第四开关是N沟道MOS逻辑电路的一部分。
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