CN102144358A - Cmos电平移位器电路设计 - Google Patents

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朴东奎
郑昌镐
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Abstract

本发明提供一种电平移位电路(402)，其具有一对辅助电路(404、406)。所述电平移位电路(402)包括输入点(420)、两个输出点(416/418)、耦合到所述输出点(416、418)的一对交叉耦合的PMOS晶体管(412、414)，及耦合于所述输入点与输出点(420)之间的一对NMOS晶体管(424、426、432、434)。每一辅助电路(404、406)包括一对PMOS晶体管(424、426、432、434)，一个PMOS晶体管(424、432)对施加到所述输入点(420)的输入作出响应，另一PMOS晶体管(426、434)对所述NMOS晶体管(408、410)中的一者的漏极电压作出响应。当输入由低变为高或由高变为低时，所述辅助电路(404、406)暂时减弱所述交叉耦合的PMOS晶体管(412、414)。所述辅助电路还暂时使输出升压。

Description

CMOS电平移位器电路设计
技术领域
本发明大体来说涉及电平移位电路，且明确地说，涉及具有增加的电压范围及减小的插入延迟的电平移位电路。
背景技术
在各种电子装置中，在低供电电压下操作的集成电路与在较高供电电压下操作的电子电路介接。举例来说，在第一核心电压电平(VddL)下(例如，在0.7V下)操作的芯片组可与在较高电压电平(VddH)下(例如，在1.4V下)操作的存储器装置介接。在此类情况下，电平移位电路(“电平移位器”)可用来维持具有不同供电电压电平的电路之间的通信。
常规电平移位电路令人满意地在低电压范围中操作，但在低VddL值下且在较宽的电压范围中可能失效。此外，电平移位电路的插入延迟可变得大到不可接受。因此，需要开发具有减小的插入延迟的在相对较宽的电压范围内操作的电平移位器。
发明内容
在一方面中，一种电平移位电路包括辅助电路。在一种配置中，所述电平移位电路包括输入点、输出点及耦合到所述输出点的一对交叉耦合的第一类型的场效应晶体管。所述电平移位电路还包括一对辅助电路，其对输入及输出电压电平的改变作出响应且暂时改变所述第一类型的所述对场效应晶体管的栅极到源极及源极到漏极电压。所述电平移位电路还包括耦合于所述输入点与输出点之间的一对第二类型的场效应晶体管。所述第二类型的所述场效应晶体管对对输入电压电平作出响应。在某些配置中，所述第一类型的场效应晶体管是PMOS装置，且所述第二类型的场效应晶体管是NMOS装置。
在另一方面中，提供一种使电压电平移位的方法。所述方法包括：将输入信号提供到电路；及响应于所述输入信号而暂时减弱所述电路的一对交叉耦合的场效应晶体管中的一个场效应晶体管，直到耦合到所述对交叉耦合的场效应晶体管的输出节点被拉到最终电压为止。
前文已相当广泛地概述本发明的特征及技术优点以便可更好地理解以下的详细描述。将在下文中描述形成权利要求书的标的物的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定配置可易于用作修改或设计用于实现本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离如在所附的权利要求书中阐明的本发明的精神及范围。当结合附图考虑时，从以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)以及另外的目的及优点。然而，应明确理解，仅为说明及描述的目的而提供所述图中的每一者，且并不希望作为本发明的限制的定义。
附图说明
为了更完整地理解本发明，现结合附图参考以下描述。
图1展示其中可有利地使用本发明的实施例的示范性无线通信系统；
图2为常规电平移位电路的电路图；
图3为基于串联的PMOS晶体管的第二常规电平移位电路的电路图；以及
图4为包括辅助电路的电平移位电路的电路图。
具体实施方式
图1展示其中可有利地使用本发明的一实施例的示范性无线通信系统100。出于说明的目的，图1展示三个远程单元120、130及150以及两个基站140。将认识到，典型无线通信系统可具有更多的远程单元及基站。远程单元120、130及150包括电平移位电路125A、125B及125C，此为如下文进一步论述的本发明的一实施例。图1展示从基站140到远程单元120、130及150的前向链路信号180及从远程单元120、130及150到基站140的反向链路信号190。
在图1中，将远程单元120展示为移动电话，将远程单元130展示为便携式计算机，且将远程单元150展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为蜂窝电话、手持式个人通信系统(PCS)单元、例如个人数据助理的便携式数据单元，或例如仪表读取设备的固定位置数据单元。尽管图1说明根据本发明的教示的远程单元，但本发明不限于这些示范性说明单元。本发明可适当地用于包括电平移位电路的任一装置中。
图2中展示常规电平移位电路202。电路202包括两个NMOS晶体管MN1、MN2(其源极耦合到接地电压VSS)及两个PMOS晶体管MP1、MP2(其源极耦合到源极电压VddH)。NMOS晶体管MN1的漏极耦合到PMOS晶体管MP1的漏极，且NMOS晶体管MN2的漏极耦合到PMOS晶体管MP2的漏极。PMOS晶体管MP1的栅极在节点N2处耦合到NMOS晶体管MN2及PMOS晶体管MP2的漏极，而PMOS晶体管MP2的栅极在节点N1处耦合到NMOS晶体管MN1及PMOS晶体管MP1的漏极。因此，PMOS晶体管MP1的栅极耦合到PMOS晶体管MP2的漏极，且PMOS晶体管MP2的栅极耦合到PMOS晶体管MP1的漏极，从而形成一对交叉耦合的PMOS晶体管。节点N3耦合到输出点OUT。
在图2中所展示的常规电平移位电路202中，输入点IN耦合到NMOS晶体管MN1的栅极。输入点IN还耦合到反相器INV，反相器INV又耦合到NMOS晶体管MN2的栅极。输出点OUT耦合到NMOS晶体管MN2及PMOS晶体管MP2的漏极且耦合到PMOS晶体管MP1的栅极。
当输入信号Vin处于低电平(VSS)时，断开NMOS晶体管MN1。同时，经由反相器电路INV将处于电平VddL的信号施加到NMOS晶体管MN2的栅极，从而接通此晶体管以使得节点N2及输出节点N3处于电压电平VSS。归因于从节点N2到PMOS晶体管MP1的栅极的交叉耦合，接通PMOS晶体管MP1以使得节点N1具有电压电平VddH。因此，当输入信号Vin处于低电平时，输出点OUT处于电压电平VSS且节点N1处于电压电平VddH。
当输入信号Vin处于高电平(VddL)时，接通NMOS晶体管MN1。因此，节点N1具有电压电平VSS。同时，经由反相器电路INV将低输入信号施加到NMOS晶体管MN2的栅极，从而断开此晶体管。归因于从节点N1到PMOS晶体管MP2的栅极的交叉耦合，接通此晶体管，且输出节点N3处于电压电平VddH。因此，当输入信号Vin处于高电平时，输出点OUT处于电压电平VddH且节点N1处于电压电平VSS。
当输入信号Vin由低变为高时，NMOS晶体管MN1接通且试图将节点N1由电压电平VddH拉到电压电平VSS。然而，PMOS晶体管MP1仍是接通的且抵抗(或“阻止”)在节点N1处的电压降。当输入信号Vin由高变为低时，发生PMOS晶体管MP2与NMOS晶体管MN2之间的类似冲突：NMOS晶体管MN2接通且试图将输出节点N2由高电压电平VddH拉到低值VSS。尽管当VddH与VddL之间的电压范围相对小时，常规电平移位电路可令人满意地操作，但随着VddL变得较低且电压范围增加，PMOS装置变得强于NMOS装置，且NMOS装置不能下拉其节点。在这些条件下，常规电平移位电路202将失效。为将此类失效减到最少，可使NMOS装置较强，但这会增加装置的面积。
修改电平移位电路202以处置较宽的电压范围的一种方法是与现有PMOS装置串联地添加电路组件。图3中展示此类型的电路。在此电平移位电路302中，NMOS晶体管MN1、MN2及PMOS晶体管MP1、MP2是如图2中所展示的常规电平移位电路202中一样布置。然而，在电平移位电路302中，与PMOS晶体管MP1串联地添加第三PMOS晶体管MP3，且与PMOS晶体管MP2串联地添加第四PMOS晶体管MP4。PMOS晶体管MP3的栅极耦合到输入点IN。输入点IN还耦合到反相器电路INV，反相器电路INV耦合到NMOS晶体管MN2及所添加PMOS晶体管MP4的栅极。NMOS晶体管MN1及PMOS晶体管MP1的漏极在节点N1处耦合，且NMOS晶体管MN2及PMOS晶体管MP2的漏极在节点N2处耦合。输出节点N3耦合到输出点OUT。
当施加处于低电平的输入信号Vin时，断开NMOS晶体管MN1，而接通PMOS晶体管MP3。同时，经由反相器电路INV将高输入信号施加到NMOS晶体管MN2的栅极，从而接通此晶体管，且施加到PMOS晶体管MP4的栅极，从而部分地断开此晶体管。因此，节点N2、N3处于电压电平VSS。归因于从节点N2到PMOS晶体管MP1的栅极的交叉耦合，此晶体管是接通的。因此，PMOS晶体管MP1及MP3两者是接通的，且节点N1处于电压值VddH。因此，当输入信号处于低电平时，输出点OUT处于电压电平VSS且节点N1处于电压电平VddH。
当输入信号由低电平变为高电平(由VSS变为VddL)时，NMOS晶体管MN1接通且开始将节点N1由电压电平VddH下拉到VSS。在节点N1处的此电压降受到仍是接通的PMOS晶体管MP1的对抗。然而，随着输入信号由低变为高，PMOS晶体管MP3的栅极还变高到电压值VddL。这意味着PMOS晶体管MP3的栅极电压现在更接近所述晶体管的源极值VddH。因为PMOS晶体管MP3的栅极到源极电压较小，所以部分地断开所述晶体管。本质上，将VddL施加到PMOS晶体管MP3的栅极会“减弱”所述晶体管且允许NMOS晶体管MN1更容易下拉节点N1。类似地，当输出节点N3由VddH变为VSS时，将电压值VddL施加到PMOS晶体管MP4的栅极，从而部分地断开此晶体管且使NMOS晶体管MN2更容易将输出节点N3拉到较低值。
尽管电平移位电路302可在比常规电路202低的VddL值下且以比常规电路202宽的电压范围成功工作，但输入产生输出所需的时间间隔(或“插入延迟”)大，因为针对每一NMOS装置使用两个PMOS装置。
图4中展示具有一对辅助电路的电平移位电路的配置。在所述配置中，电平移位电路402包括一对辅助电路404、406，其中每一者包含耦合到输出节点的第一类型的两个场效应晶体管(在此情况下为两个PMOS晶体管(或装置))。电平移位电路402的一部分包含：第二类型的两个场效应晶体管(在此情况下为两个NMOS晶体管(或装置)408、410)，其源极耦合到接地电压VSS；及第一类型的两个场效应晶体管(在此情况下为两个PMOS晶体管(或装置)412、414)，其源极耦合到源极电压VddH。NMOS晶体管408的漏极耦合到PMOS晶体管412的漏极，且NMOS晶体管410的漏极耦合到PMOS晶体管414的漏极。在节点416处，PMOS晶体管414的栅极耦合到NMOS晶体管408及PMOS晶体管412的漏极，而PMOS晶体管412的栅极在输出节点418处耦合到NMOS晶体管410及PMOS晶体管414的漏极。因此，PMOS晶体管412的栅极耦合到PMOS晶体管414的漏极，且PMOS晶体管414的栅极耦合到PMOS晶体管412的漏极，从而形成一对交叉耦合的PMOS晶体管。
在电平移位电路402中，输入点420耦合到NMOS晶体管408的栅极。输入点420还耦合到反相器电路422，反相器电路422在电压VddL下操作，且反相器电路422耦合到NMOS晶体管410的栅极。
在辅助电路404中，两个PMOS晶体管424、426漏极到源极地串联耦合到节点416。PMOS晶体管426的源极耦合到源极电压VddL。PMOS晶体管424的栅极耦合到输入点420，且PMOS晶体管426的栅极经由在电压VddH下操作的反相器电路430耦合到节点428。
类似地，在辅助电路406中，两个PMOS晶体管432、434漏极到源极地串联耦合到输出节点418。PMOS晶体管434的源极耦合到源极电压VddL。PMOS晶体管432的栅极经由反相器电路422间接耦合到输入点420，且PMOS晶体管434的栅极经由在电压VddH下操作的反相器电路438耦合到节点436。
在稳定状态下，辅助电路404中的PMOS晶体管424、426中的至少一者及辅助电路406中的PMOS晶体管432、434中的至少一者是断开的。
NMOS晶体管408、410及PMOS晶体管412、414与图2的电平移位电路202中的NMOS晶体管及PMOS晶体管类似地布置。在稳定状态下，当施加具有低电压电平的输入信号Vin时，断开NMOS晶体管408，而接通NMOS晶体管410。输出节点418及PMOS晶体管412的栅极处于电压电平VSS。因为PMOS晶体管412被接通，所以节点416处于电压电平VddH。
尽管节点428处于值VSS，但归因于反相器电路430，PMOS晶体管426的栅极处于值VddH。因为栅极电压高于辅助电路源极电压VddL，所以PMOS晶体管426被断开。因此，辅助电路404被断开。
类似地，辅助电路406被断开，因为施加到PMOS晶体管432的栅极的电压处于电平VddL，VddL与所述晶体管的源极电压相同。
在稳定状态下，当输入信号Vin处于高电平时，接通NMOS晶体管408且断开NMOS晶体管410。节点416如PMOS晶体管414的栅极一样处于电压值VSS。输出节点418处于电压值VddH且PMOS晶体管412是断开的。在辅助电路404中，PMOS晶体管424是断开的，因为其栅极电压VddL与其源极电压相同。并且，在辅助电路406中，PMOS晶体管434被断开，因为其栅极电压VddH高于其源极电压VddL。
当输入信号由低值VSS变为高值VddL时，NMOS晶体管408接通。此外，归因于反相器电路422，到NMOS晶体管410的输入信号由高值VddL变为低值VSS。暂时，辅助电路406中的PMOS晶体管432的栅极处于低值VSS，而同一辅助电路中的PMOS晶体管434的栅极已处于低值VSS。当此情况发生时，辅助电路406的源极电压VddL大于PMOS晶体管432、434两者的栅极电压，且两个晶体管432、434均被接通。因此，输出节点418暂时被充电处于电压值VddL。另外，归因于输出节点418到PMOS晶体管412的栅极的交叉耦合，所述栅极暂时处于电压值VddL，此情形部分地断开且减弱PMOS晶体管412，以使得NMOS晶体管408可更容易将节点416的电压下拉到最终值VSS。
因此，辅助电路406具有至少两个特性。第一，通过暂时升高PMOS晶体管412的栅极电压，辅助电路406通过减小栅极到源极电压而减弱PMOS晶体管412，从而使NMOS 408更容易下拉节点416处的电压。第二，通过将输出节点418暂时充电到电压值VddL，辅助电路406在使输出节点418达到其最终值VddH过程中进行工作的一部分。
辅助电路404以类似方式工作。当输入信号由高值VddL变为低值VSS时，PMOS晶体管424被接通，而PMOS晶体管426已接通。因此，节点416被暂时充电到电压值VddL。并且，归因于交叉耦合，PMOS晶体管414的栅极被带到值VddL，此情形暂时减弱所述晶体管，以使得NMOS晶体管410可更容易将输出电压下拉到电压值VSS。
辅助电路404、406仅在NMOS晶体管408、410正将其相应节点416、418拉到最终电压值VSS时操作。一旦NMOS晶体管已将其漏极电压及节点416、418拉到最终电压值，辅助电路便断开，因为在最终电压下，每一辅助电路中的至少一个PMOS晶体管被断开。因此，辅助电路暂时操作以减弱PMOS晶体管412、414且将节点416、418充电到VddL。
尽管为了清晰起见仅将节点418标记为“输出节点”，但应理解，还可将节点416视为输出节点。
与常规电平移位电路202、302相比较，电平移位电路402通过输入信号一变高就将输出节点418充电到VddL来改进(减小)插入延迟。因为每一NMOS晶体管仅与一个PMOS晶体管竞争而非像电平移位电路302中一样与两个PMOS晶体管竞争，所以也改进插入延迟。因为PMOS装置的栅极电压被暂时升高到VddL，从而使NMOS装置更容易对抗PMOS装置，所以电平移位电路402还具有较佳的低VddL行为。
尽管已详细描述本发明及其优点，但应理解，可在不脱离如所附的权利要求书所界定的本发明的精神及范围的情况下，在本文中作出各种改变、替代及更改。此外，并不希望将本申请案的范围限于本说明书中所描述的过程、机器、制造、物质组成、手段、方法及步骤的特定配置。如所属领域的技术人员将易于从本发明了解，可根据本发明利用当前存在或日后将开发的执行与本文中描述的对应配置大体上相同的功能或实现大体上相同的结果的过程、机器、制造、物质组成、手段、方法或步骤。因此，希望所附权利要求书在其范围内包括此类过程、机器、制造、物质组成、手段、方法或步骤。

Claims (17)

1.一种电平移位电路，其包含：
输入点；
输出点；
耦合到所述输出点的一对交叉耦合的第一类型的场效应晶体管；
一对辅助电路，其对输入电压电平及输出电压电平的改变作出响应，以用于暂时改变所述第一类型的所述场效应晶体管的栅极到源极及源极到漏极电压；以及
耦合于所述输入点与输出点之间的一对第二类型的场效应晶体管，所述第二类型的所述场效应晶体管对输入电压电平作出响应。
2.根据权利要求1所述的电平移位电路，其中所述辅助电路减弱所述对交叉耦合的所述第一类型的场效应晶体管。
3.根据权利要求1所述的电平移位电路，其中相对于具有类似组件但没有辅助电路的电平移位电路的插入延迟，所述辅助电路改进所述电平移位电路的插入延迟。
4.根据权利要求1所述的电平移位电路，其中所述辅助电路是操作的，直到所述第二类型的所述场效应晶体管已将其漏极电压拉到最终值为止。
5.根据权利要求1所述的电平移位电路，其中每一辅助电路包含漏极到源极地串联耦合在一起的所述第一类型的两个场效应晶体管，所述辅助电路场效应晶体管中的一者对输入电压电平作出响应，且所述辅助电路场效应晶体管中的另一者对所述第二类型的所述场效应晶体管中的一者的漏极电压电平作出响应。
6.一种电平移位电路，其包含：
输入点；
输出点；
耦合到所述输出点的一对交叉耦合的PMOS装置；
一对辅助电路，其对输入电压电平及输出电压电平的改变作出响应，以用于暂时改变所述PMOS装置的栅极到源极电压；以及
耦合于所述输入点与输出点之间的一对NMOS装置，所述NMOS装置对输入电压电平作出响应。
7.根据权利要求6所述的电平移位电路，其中所述辅助电路减弱所述对交叉耦合的PMOS装置。
8.根据权利要求6所述的电平移位电路，其中相对于具有类似组件但没有辅助电路的电平移位电路的插入延迟，所述辅助电路改进所述电平移位电路的插入延迟。
9.根据权利要求6所述的电平移位电路，其中所述辅助电路是操作的，直到所述NMOS装置已将其漏极电压拉到最终值为止。
10.根据权利要求6所述的电平移位电路，其中每一辅助电路包含漏极到源极地串联耦合在一起的两个PMOS装置，所述辅助电路PMOS装置中的一者对输入电压电平作出响应，且所述辅助电路PMOS装置中的另一者对所述NMOS装置中的一者的漏极电压电平作出响应。
11.一种电平移位电路，其包含：
第一及第二NMOS装置，其各自具有源极、漏极及栅极，每一NMOS装置的所述源极耦合到第一电压；
第一及第二交叉耦合的PMOS装置，其各自具有源极、漏极及栅极，每一PMOS装置的所述源极耦合到高于所述第一电压的第二电压，其中所述第一PMOS装置的所述漏极耦合到所述第一NMOS装置的所述漏极，所述第二PMOS装置的所述漏极耦合到所述第二NMOS装置的所述漏极，所述第一PMOS装置的所述漏极耦合到所述第二PMOS装置的所述栅极，且所述第二PMOS装置的所述漏极耦合到所述第一PMOS装置的所述栅极；
第一辅助电路，其包含在所述第二电压下操作的第一反相器电路以及串联耦合在一起的第三及第四PMOS装置，每一PMOS装置具有源极、漏极及栅极，其中所述第三PMOS装置的所述漏极耦合到所述第四PMOS装置的所述源极，所述第三PMOS装置的所述源极耦合到介于所述第一电压与第二电压之间的第三电压，且所述第四PMOS装置的所述漏极耦合到所述第一NMOS装置的所述漏极，且其中所述第一反相器耦合于所述第二NMOS装置的所述漏极与所述第三PMOS装置的所述栅极之间，所述第一反相器电路用于接收来自所述第二NMOS装置的输入且将其输出到所述第三PMOS装置；
第二辅助电路，其包含在所述第二电压下操作的第二反相器电路以及串联耦合在一起的第五及第六PMOS装置，每一PMOS装置具有源极、漏极及栅极，其中所述第五PMOS装置的所述漏极耦合到所述第六PMOS装置的所述源极，所述第五PMOS装置的所述源极耦合到所述第三电压，且所述第六PMOS装置的所述漏极耦合到所述第二NMOS装置的所述漏极，且其中所述第二反相器耦合于所述第一NMOS装置的所述漏极与所述第五PMOS装置的所述栅极之间，所述第二反相器电路用于接收来自所述第一NMOS装置的输入且将其输出到所述第五PMOS装置；
用于所述电平移位电路的输入点，所述输入点耦合到所述第一NMOS装置的所述栅极且耦合到所述第四PMOS装置的所述栅极；以及
第三反相器电路，其耦合于所述输入点与所述第二NMOS装置的所述栅极之间且在所述第三电压下操作，所述第三反相器电路用于接收来自所述输入点的输入且将其输出到所述第二NMOS装置，且进一步输出到所述第六PMOS装置的所述栅极。
12.一种使电压电平移位的方法，其包含：将输入信号提供到电路；及响应于所述输入信号而暂时减弱所述电路的一对交叉耦合的场效应晶体管中的一个成员，直到耦合到所述对场效应晶体管的输出节点被拉到最终电压为止。
13.根据权利要求12所述的方法，其中所述暂时减弱包含减小所述一个成员的栅极到源极电压。
14.根据权利要求12所述的方法，其进一步包含暂时对耦合到所述对场效应晶体管的第二节点进行充电，直到所述输出节点被拉到最终值为止。
15.一种使电压电平移位的方法，其包含：将输入信号提供到电路；及响应于所述输入信号而暂时减弱所述电路的一对交叉耦合的PMOS装置中的一个成员，直到耦合到所述对PMOS装置的输出节点被拉到最终电压为止。
16.根据权利要求15所述的方法，其中所述暂时减弱包含减小所述一个成员的栅极到源极电压。
17.根据权利要求15所述的方法，其进一步包含暂时对耦合到所述对PMOS装置的第二节点进行充电，直到所述输出节点被拉到最终值为止。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

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