CN103325419B - 电平移位电路以及利用电平移位电路的半导体装置 - Google Patents

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Abstract

一种电平移位电路以及利用电平移位电路的半导体装置。该电平移位电路用以当具有一第一电平的一数据输入信号存储于一锁存器后，通过一输出反相器输出具有一第二电平的一数据输出信号，其中上述电平移位电路包括，一电平设定电路，当上述输出数据信号具有一低电压电平时，根据上述输入数据信号的变化将上述输出数据信号设定为一低电压电平。上述电压电平电路耦接至一输出反相器的一输出端，且具有一漏极以及一源极耦接至接地端的一NMOS晶体管，且其中当上述输入数据信号为一高电压位时，上述NMOS晶体管导通。

Description

电平移位电路以及利用电平移位电路的半导体装置
技术领域
本发明涉及一种用于半导体装置的电平移位电路，以及用于半导体装置的一具有锁存器的电平移位电路，例如一NAND快闪存储器。
背景技术
在半导体装置中，如一NAND快闪存储器，为了符合广泛性的需求，一半导体装置（芯片装置）被设计可操作于多种外部电源供给电压，例如3.3V或1.8V。
图22为一方块图表示当外部电源供给电压VCC为3.3V施加于传统的快闪存储器，各个电路的电源供给电压使用状态。此外，图23为一方块图表示当外部电源供给电压VCC为1.8V施加于传统的快闪存储器，各个电路的电源供给电压使用状态。在图22以及图23中，NAND型快闪存储器由存储器单元阵列1，一页面缓冲器2，一列解码器3，一电源供给电路4（高电压HV，中电压MV），电源供给电路5（参考电压Vref以及低电压LV），一控制逻辑6，一缓冲器及锁存器等7，一输入/输出缓冲器8，以及一输入信号缓冲器9所构成。
图22以及图23为相同NAND型快闪存储器，但是被施加不同的外部电源供给电压VCC，且各电路的电源供给电压状态不相同。在图22的实施例中，在输入/输出缓冲器8以及输入信号缓冲器9的内部电源供给电压VDD为3.3V。在部分页面缓冲器2、部分列解码器3、电源供给电路5、控制逻辑6以及缓冲器及锁存器等7的内部电源供给电压VDD为1.9V。在另一部分的页面缓冲器2、另一部分的列解码器3以及电源供给电路4的内部电源供给电压VDD为5V。在图23的实施例中，在部分页面缓冲器2、部分列解码器3、电源供给电路5、控制逻辑6、缓冲器及锁存器等7、输入/输出缓冲器8以及输入信号缓冲器9的内部电源供给电压VDD为1.8V。在另一部分的页面缓冲器2、另一部分的列解码器3、电源供给电路4的内部电源供给电压VDD为5V。因此，举例来说，在快闪存储器内部，需要提供一种电平移位电路用以将外部电压电平移位至内部电压，以及将内部电压电平移位至外部电压。
图24是表示有关现有技术的电平移位电路的电路图。如图24所示，现有技术实施例的电平移位电路包括(1)一锁存器10，由环形串联的二个反相器11以及12组成，(2)一反相器13，将锁存器10的输出数据反相以及输出一输出数据信号DOUT(VCC)，(3)NMOS晶体管31以及32，根据用以指示锁存操作的高电压电平的一锁存信号导通，(4)一NMOS晶体管21，根据高电压电平的输入数据信号DIN(VDD)导通，(5)一反相器14，将输入数据信号DIN(VDD)反相，以及(6)一NMOS晶体管22，根据反相器14的高电压电平的输出数据信号导通。
在这个实施例中，输入数据信号DIN(VDD)括号中的符号指的是其高电压电平为高电压电平的电源供给电压VDD，而输出数据信号DOUT(VCC)括号中的符号指的是其高电压电平为高电压电平的电源供给电压VCC。因此，电平移位电路提供一锁存器10以暂时保持输入数据信号DIN(VDD)，将电压VDD电平移位至电压VCC，并输出电压VCC。在一些NAND型快闪存储器中，为了输出数据信号至一外部装置，通常必须将页面缓冲器2的内部VDD电平数据信号电平移位至外部VCC电平数据信号。
发明内容
【发明解决的课题】
在上述结构的电平移位电路中，仍有切换速度相对较慢的问题。
图25是表示图24的电平移位电路的延迟时间的实验结果表格。在这个例子中，电压VCC与电压VDD相同，输入信号DIN上升与输出信号DOUT下降之间的延迟时间非常缓慢。因此，会有数据信号的输出周期的边际时间相当小的问题。
此外，对比至图24所示的传统实施例，如果输入数据信号DIN连接至其他反相器且其输出连接至NMOS晶体管21的栅极时，以致于输入数据信号DIN输入至NMOS晶体管22的栅极，而非如图24所示将反相器14的输出数据信号输入至NMOS晶体管22的栅极，此时仍然有输入信号DIN上升与输出信号DOUT下降之间的延迟时间非常缓慢的问题。
本发明的目的在于解决关于电平移位电路的上述传统的问题，例如快闪存储器的电平移位电路，并且提供电平移位电路以及使用电平移位电路的半导体装置，比起传统技术更可减少输入信号上升/下降与输出信号下降之间的延迟时间。
【用于解决课题的手段】
根据本发明的一实施例的电平移位电路，用以当具有一第一电平的一数据输入信号存储于一锁存器后，通过一输出反相器输出具有一第二电平的一数据输出信号，其中上述电平移位电路包括：一电平设定电路，当上述输出数据信号具有一低电压电平时，根据上述输入数据信号的变化将上述输出数据信号设定为一低电压电平。
根据本发明的一实施例的上述电平设定电路耦接至上述输出反相器的一输出端点，且具有一漏极以及一源极耦接至接地端的一NMOS晶体管，且其中当上述输入数据信号为一高电压位时，上述NMOS晶体管导通。
根据本发明的一实施例的上述电平设定电路还包括一第一反相器将具有高电压电平的上述输入数据信号反相为一反相信号，以及输出上述反相信号至上述输出反相器的上述输出端点。
根据本发明的一实施例的上述电平设定电路还包括：一第二反相器，将具有低电压电平的上述输入数据信号反相为一反相信号；以及一NMOS晶体管，具有一漏极以及一源极耦接至接地端，且其中上述NMOS晶体管随着上述反相信号导通。
根据本发明的一实施例的上述电平设定电路输出具有低电压电平的上述输入数据信号至上述输出反相器的输出端。
根据本发明的一实施例的上述锁存器具有四个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
根据本发明的一实施例的上述锁存器包括二PMOS晶体管分别插入于上述二反相器以及一电源电压之间，其中上述锁存器共具有六个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
根据本发明的一实施例的上述锁存器包括二PMOS晶体管分别插入于上述二反相器以及一电源电压之间，以及二PMOS晶体管分别插入于上述二反相器以及接地端之间，其中上述锁存器共具有八个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
根据本发明的一实施例的上述锁存器以及上述输出反相器包括通过高于上述第一电压电平的一高电压电源供给驱动的晶体管，且上述第二电压电平高于上述第一电压电平。
根据本发明的一实施例的上述电平移位电路为一半导体装置使用具有上述第一电压电平以及上述第二电压电平的二电源供给电压。
根据本发明的一实施例的上述半导体装置为快闪存储器。
根据本发明的一实施例的半导体装置具有上述电平移位电路的特征。
【发明的效果】
因此，根据本发明用以改变一预定电压至一相同电压，比起传统技术更可大幅减少输入信号改变与输出信号下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
附图说明
图1A是显示根据本发明的第一实施例的电平移位电路的电路图；
图1B显示一实施例利用简易反相器图示以表示图1A所示的电平移位电路；
图2是利用简易图案的反相器以显示根据本发明的第二实施例的电平移位电路的电路图；
图3是利用简易图案的反相器以显示根据本发明的第三实施例的电平移位电路的电路图；
图4是利用简易图案的反相器以显示根据本发明的第四实施例的电平移位电路的电路图；
图5是利用简易图案的反相器以显示根据本发明的第五实施例的电平移位电路的电路图；
图6是利用简易图案的反相器以显示根据本发明的第六实施例的电平移位电路的电路图；
图7是利用简易图案的反相器以显示根据本发明的第七实施例的电平移位电路的电路图；
图8是利用简易图案的反相器以显示根据本发明的第八实施例的电平移位电路的电路图；
图9是利用简易图案的反相器以显示根据本发明的第九实施例的电平移位电路的电路图；
图10是利用简易图案的反相器以显示根据本发明的第十实施例的电平移位电路的电路图；
图11是利用简易图案的反相器以显示根据本发明的第十一实施例的电平移位电路的电路图；
图12是利用简易图案的反相器以显示根据本发明的第十二实施例的电平移位电路的电路图；
图13是利用简易图案的反相器以显示根据本发明的第十三实施例的电平移位电路的电路图；
图14是利用简易图案的反相器以显示根据本发明的第十四实施例的电平移位电路的电路图；
图15是利用简易图案的反相器以显示根据本发明的第十五实施例的电平移位电路的电路图；
图16是显示根据本发明的第十六实施例的电平移位电路的电路图；
图17A以及图17B是显示图16、图18以及图19的电平移位电路中所使用的反相器以及MOS晶体管的符号的示意图；
图18是显示根据本发明的第十七实施例的电平移位电路的电路图；
图19是显示根据本发明的第十八实施例的电平移位电路的电路图；
图20是表示在最差状态（温度100°C）下图1A的电平移位电路的延迟时间的实验结果的表格；
图21是表示在标准状态（温度20°C）下图1A的电平移位电路的延迟时间的实验结果的表格；
图22是表示当外部电源供给电压VCC为3.3V施加于现有技术的快闪存储器时，各个电路的电源供给电压使用状态的方块图；
图23是表示当外部电源供给电压VCC为1.8V施加于现有技术的快闪存储器时，各个电路的电源供给电压使用状态的方块图；
图24是表示有关现有技术的电平移位电路的电路图；以及
图25是表示图24的电平移位电路的延迟时间的实验结果表格。
【主要元件符号说明】
1～存储器单元阵列； 2～页面缓冲器；
3～列解码器； 4～电源供给电路；
5～电源供给电路； 6～控制逻辑；
7～缓冲器及锁存器等； 8～输入/输出缓冲器；
9～输入信号缓冲器； 10、110、210、210c～锁存器；
11、11a、11b、11c、12、12a、12b、12c、13、14、101、201、214～反相器；
21、22、23、31、32、33、41、42、43、102、112、122、202、212、222～NMOS晶体管；
103、111、113、121、123、203、211、213、221、223～PMOS晶体管；
BIAS～偏压信号； DIN～输入数据信号；
DOUT～输出数据信号；
MV Tr～中间电压晶体管；
LV Tr～低电压晶体管；
LAT～锁存信号；
VCC、VDD、VPP～电压。
具体实施方式
【用于实施发明的形态】
本发明的相关实施例配合附图作详细说明如下。此外，以下各实施例中相同的组成单元以相同的符号作为表示。
【第一实施例】
图1A是显示根据本发明的第一实施例的电平移位电路的电路图。图1A的电平移位电路用于一半导体芯片装置，例如，快闪存储器，将一输入数据信号DIN(VDD)电平移位至一输出数据信号DOUT(VCC)，且还包括一电平设定电路用以当输出数据信号DOUT下降时，强制将输出数据信号DOUT设定为低电压电平。电平设定电路设置一NMOS晶体管23，其漏极偶接至接地端，以致于比起传统技术更可大幅减少输入信号DIN上升与输出信号DOUT下降之间的延迟时间。
图1A的电平移位电路包括(1)一锁存器10，由环形串联的二个反相器11以及12组成，(2)一反相器13，将锁存器10的输出数据反相以及输出一输出数据信号DOUT(VCC)，(3)NMOS晶体管31、32以及33，根据用以指示锁存操作的高电压电平的一锁存信号导通，(4)NMOS晶体管21以及23，根据高电压电平的输入数据信号DIN(VDD)导通，(5)一反相器14，将输入数据信号DIN(VDD)反相，以及(6)一NMOS晶体管22，根据反相器14的高电压电平的输出数据信号导通。
此外，反相器11-13由电源电压VCC驱动，而反相器14由电源电压VDD驱动。
关于上述图1A组成的电平移位电路，当在执行锁存操作而输入具有高电压电平的锁存信号LAT时，NMOS晶体管31、32以及33会导通。此时，当输入数据信号DIN(VDD)上升且用以输出锁存器（latch）10数据的输出数据信号DOUT(VCC)下降时，NMOS晶体管23将强制设置输出数据信号DOUT为低电压电平。由于更加入了NMOS晶体管23，故比起传统技术更可大幅减少输入信号DIN上升与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。电平移位电路可用于半导体装置，如快闪存储器。本发明的实验结果将于后述段落中详细说明。
图1B显示一实施例利用简易反相器图示以表示图1A所示的电平移位电路。在此实施例中，各个反相器11-14，如图1A所示，以四个MOS晶体管组成，并形成一熟知的CMOS触发器型锁存器(CMOS flip-flop type latch)10。此外，为了标示简易反相器图示，P表示该反相器以电压VCC驱动，而L表示该反相器以电压VDD驱动。
【第二实施例】
图2是利用简易图案的反相器以显示根据本发明的第二实施例的电平移位电路的电路图。将图2的电平移位电路对比至图1B的电平移位电路，本实施例的特征在于(1)NMOS晶体管23被移除，以及(2)反相器14的输出电压被施加至NMOS晶体管33的预定的电极（如图2所示较低的电极，源极或漏极，且不同于连接至反相器13输出端的电极以及NMOS晶体管33的栅极）。
如上述图2的电平移位器的操作如同图1A以及图1B的电平移位器，具体来说，当在执行锁存操作而输入具有高电压电平的锁存信号LAT时，NMOS晶体管31、32以及33会导通。此时，当输入数据信号DIN(VDD)上升且用以输出锁存器10数据的输出数据信号DOUT(VCC)下降时，反相器14的输出电压将强制设置输出数据信号DOUT为低电压电平，故比起传统技术更可大幅减少输入信号DIN上升与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
【第三实施例】
图3是利用简易图案的反相器以显示根据本发明的第三实施例的电平移位电路的电路图。将图3的电平移位电路对比至图1B的电平移位电路，本实施例的特征在于(1)NMOS晶体管21被移除，以及(2)反相器14的输出电压被施加至NMOS晶体管31的预定的电极（如图3所示较低的电极，源极或漏极，且不同于连接至反相器12输出端的电极以及NMOS晶体管31的栅极）。
如上述图3的电平移位器的操作如同图1B的电平移位器，且具有相同的效果。
【第四实施例】
图4是利用简易图案的反相器以显示根据本发明的第四实施例的电平移位电路的电路图。将图4的电平移位电路对比至图2的电平移位电路，本实施例的特征在于(1)NMOS晶体管21被移除，以及(2)反相器14的输出电压被施加至NMOS晶体管31的预定的电极（如图4所示较低的电极，源极或漏极，且不同于连接至反相器12输出端的电极以及NMOS晶体管31的栅极）。
如上述图4的电平移位器的操作如同图2的电平移位器，且具有相同的效果。
【第五实施例】
图5是利用简易图案的反相器以显示根据本发明的第五实施例的电平移位电路的电路图。将图5的电平移位电路对比至图1B的电平移位电路，本实施例的特征在于(1)NMOS晶体管22以及反相器14被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管32的预定的电极（如图5所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图5的电平移位器的操作如同图1B的电平移位器，且具有相同的效果。
【第六实施例】
图6是利用简易图案的反相器以显示根据本发明的第六实施例的电平移位电路的电路图。将图6的电平移位电路对比至图2的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管32的预定的电极（如图6所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图6的电平移位器的操作如同图2的电平移位器，且具有相同的效果。
【第七实施例】
图7是利用简易图案的反相器以显示根据本发明的第七实施例的电平移位电路的电路图。将图7的电平移位电路对比至图3的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管32的预定的电极（如图7所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图7的电平移位器的操作如同图3的电平移位器，且具有相同的效果。
【第八实施例】
图8是利用简易图案的反相器以显示根据本发明的第八实施例的电平移位电路的电路图。将图8的电平移位电路对比至图4的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管32的预定的电极（如图8所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图8的电平移位器的操作如同图4的电平移位器，且具有相同的效果。
【第九实施例】
图9是利用简易图案的反相器以显示根据本发明的第九实施例的电平移位电路的电路图。将图9的电平移位电路对比至图1B的电平移位电路，本实施例的特征在于(1)输入数据电压DIN被施加至NMOS晶体管22的栅极，以及(2)输入数据电压DIN被输入至反相器14，且反相器14的输出电压被施加至各NMOS晶体管21以及23的栅极。
关于上述图9的电平移位器，当在执行锁存操作而输入具有高电压电平的锁存信号LAT时，NMOS晶体管31、32以及33会导通。此时，当输入数据信号DIN(VDD)下降且用以输出锁存器10数据的输出数据信号DOUT(VCC)下降时，NMOS晶体管23将强制设置输出数据信号DOUT为低电压电平，故比起传统技术更可大幅减少输入信号DIN下降与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
【第十实施例】
图10是利用简易图案的反相器以显示根据本发明的第十实施例的电平移位电路的电路图。将图10的电平移位电路对比至图9的电平移位电路，本实施例的特征在于(1)NMOS晶体管23被移除，以及(2)输入数据信号DIN被施加至NMOS晶体管33的预定的电极（如图10所示较低的电极，源极或漏极，且不同于连接至反相器13输出端的电极以及NMOS晶体管33的栅极）。
如上述图10的电平移位器的操作如同图9的电平移位器，具体来说，当在执行锁存操作而输入具有高电压电平的锁存信号LAT时，NMOS晶体管31、32以及33会导通。此时，当输入数据信号DIN(VDD)下降且用以输出锁存器10数据的输出数据信号DOUT(VCC)下降时，通过输入数据信号DIN强制设置输出数据信号DOUT为低电压电平，故比起传统技术更可大幅减少输入信号DIN下降与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
【第十一实施例】
图11是利用简易图案的反相器以显示根据本发明的第十一实施例的电平移位电路的电路图。将图11的电平移位电路对比至图9的电平移位电路，本实施例的特征在于(1)NMOS晶体管21被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管31的预定的电极（如图11所示较低的电极，源极或漏极，且不同于连接至反相器12输出端的电极以及NMOS晶体管31的栅极）。
如上述图11的电平移位器的操作如同图9的电平移位器，且具有相同的效果。
【第十二实施例】
图12是利用简易图案的反相器以显示根据本发明的第十二实施例的电平移位电路的电路图。将图12的电平移位电路对比至图10的电平移位电路，本实施例的特征在于(1)NMOS晶体管21以及反相器14被移除，以及(2)输入数据电压DIN被施加至NMOS晶体管31的预定的电极（如图12所示较低的电极，源极或漏极，且不同于连接至反相器12输出端的电极以及NMOS晶体管31的栅极）。
如上述图12的电平移位器的操作如同图10的电平移位器，且具有相同的效果。
【第十三实施例】
图13是利用简易图案的反相器以显示根据本发明的第十三实施例的电平移位电路的电路图。将图13的电平移位电路对比至图10的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，以及(2)输入数据电压DIN被输入至反相器14，且反相器14的输出电压被施加至NMOS晶体管32的预定的电极（如图13所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图13的电平移位器的操作如同图10的电平移位器，且具有相同的效果。
【第十四实施例】
图14是利用简易图案的反相器以显示根据本发明的第十四实施例的电平移位电路的电路图。将图14的电平移位电路对比至图11的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，以及(2)输入数据电压DIN被输入至反相器14，且反相器14的输出电压被施加至NMOS晶体管32的预定的电极（如图14所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图14的电平移位器的操作如同图11的电平移位器，且具有相同的效果。
【第十五实施例】
图15是利用简易图案的反相器以显示根据本发明的第十五实施例的电平移位电路的电路图。将图15的电平移位电路对比至图12的电平移位电路，本实施例的特征在于(1)NMOS晶体管22被移除，(2)新增了反相器14，以及(3)输入数据电压DIN被输入至反相器14，且反相器14的输出电压被施加至NMOS晶体管32的预定的电极（如图15所示较低的电极，源极或漏极，且不同于连接至反相器11输出端的电极以及NMOS晶体管32的栅极）。
如上述图15的电平移位器的操作如同图12的电平移位器，且具有相同的效果。
【第十六实施例】
图16是显示根据本发明的第十六实施例的电平移位电路的电路图。图16的电平移位电路具有一电路用以将输入数据信号DIN(VDD)电平移位至输出数据信号DOUT(在本实施例中为VPP，其中电压VPP为中间电压或是高于VDD以及VCC的高电压，例如5V)。将图16的电平移位电路对比至图1A的电平移位电路，本实施例的特征在于(1)具有偏压电路，当偏压信号BIAS为高电压电平时（当执行锁存操作时的高电压电平），组成偏压电路的NMOS晶体管41、42以及43导通(2)中间电压晶体管(MV Tr)以一锁存器210以及一输出反相器214组成，以及(3)一低电压晶体管(LV Tr)以NMOS晶体管31、32、33，NMOS晶体管21、22、23以及反相器14组成，其中NMOS晶体管31、32以及33根据锁存信号LAT导通。
图17A以及图17B是显示图16、图18以及图19的电平移位电路中所使用的反相器以及MOS晶体管的符号的示意图。图17A是显示反相器201，NMOS晶体管202以及PMOS晶体管203所组成的中间电压晶体管(MV Tr)。此外，图17B是显示反相器101，NMOS晶体管102以及PMOS晶体管103所组成的低电压晶体管(LV Tr)。
在图16的电平移位电路中，锁存器210由反相器11a以及12a所组成。反相器11a包括PMOS晶体管211、213以及NMOS晶体管212。反相器12a包括PMOS晶体管221、223以及NMOS晶体管222。在此实施例中，反相器11a以及12a分别包括PMOS晶体管213、223用以避免MOS晶体管故障以及形成一插入PMOS晶体管的触发器型锁存器（PMOS transistor insertionflip-flop type latch）。
如上述的电平移位器的操作如同图1A以及图1B的电平移位器，具体来说，当在执行锁存操作而输入具有高电压电平的偏压信号BIAS时，其中NMOS晶体管41、42以及43会导通，而当输入具有高电压电平的锁存信号LAT时，NMOS晶体管33导通。此时，当输入数据信号DIN(VDD)上升且来自输出反相器214用以输出锁存器210数据的输出数据信号DOUT(VPP)下降时，NMOS晶体管23导通以强制将输出反相器214的输出电平设置为低电压电平，故比起传统技术更可大幅减少输入信号DIN上升与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
虽然在上述实施例中PMOS晶体管213以及223插入并且连接至电源电压VPP，然而本发明并非限制于此。为了提升耐电压，也可插入耦接至接地端的NMOS晶体管。在这个实施例中，锁存器210可以八个MOS晶体管组成。
【第十七实施例】
图18是显示根据本发明的第十七实施例的电平移位电路的电路图。将图18的电平移位电路对比至图16的电平移位电路，本实施例的特征在于(1)偏压电路被移除，(2)锁存器210以及反相器214由低电压晶体管操作的锁存器110以及反相器13所组成。
在图18的电平移位电路，锁存器110以反相器11b以及12b组成。反相器11b包括PMOS晶体管111、113以及括NMOS晶体管112。反相器12b包括PMOS晶体管121、123以及括NMOS晶体管122。在此实施例中，反相器11b以及12b分别插入PMOS晶体管113、123用以避免MOS晶体管故障以及形成一插入PMOS晶体管的触发器型锁存器。
如上述的电平移位器的操作如同图1A以及图1B的电平移位器，具体来说，当输入具有高电压电平的锁存信号LAT时，NMOS晶体管33导通。此时，当输入数据信号DIN(VDD)上升且来自输出反相器13用以输出锁存器110数据的输出数据信号DOUT(VPP)下降时，NMOS晶体管23导通以强制将输出反相器13的输出电平设置为低电压电平，故比起传统技术更可大幅减少输入信号DIN上升与输出信号DOUT下降之间的延迟时间。因而可增加数据信号的输出周期的边际时间。
虽然在上述实施例中PMOS晶体管113以及123插入并且连接至电源电压VCC，然而本发明并非限制于此。为了提升耐电压，也可插入耦接至接地端的NMOS晶体管。在这个实施例中，锁存器110可以八个MOS晶体管组成。
【第十八实施例】
图19是显示根据本发明的第十八实施例的电平移位电路的电路图。将图19的电平移位电路对比至图16的电平移位电路，本实施例的特征在于(1)反相器11c取代了反相器11a，其中晶体管213被移除，(2)反相器12c取代了反相器12a，其中晶体管223被移除，以及(3)锁存器210c以反相器11c以及12c组成。
如上述电平移位器的操作如同图16的电平移位器，且具有相同的效果。
【变化实施例】
虽然在上述实施例中已经说明电平移位电路，接下来更参考图22以及图23来说明这些电平移位电路于半导体装置（例如，快闪存储器）内的使用。在此实施例中，半导体装置可以在相同的装置内使用二种供给电压分别具有第一电压电平以及第二电压电平。
在上述的第十六到第十八实施例中，根据第一实施例的基本电平移位电路说明了多种电平移位电路，然而本发明并非限制于此。第二至第十五实施例的基本电平移位电路也可同样地根据第十六到第十八实施例的组成技术特征来组成。
在第十六到第十八实施例中，已说明了将输入数据信号DIN(VDD)电平移位至输出数据信号DOUT(VPP)的电路，然而本发明并非限制于此。上述电路也可相同地构成将输入数据信号DIN(VDD)电平移位至输出数据信号DOUT(高电压HV)的电路。
【实施例】
发明人通过SPICE(Simulation Program with Integrated Circuit Emphasis)模拟本发明图1A的第一实施例，并且测量数据信号的延迟时间（数据信号由上升边沿至下降边沿的时间，或是数据信号由下降边沿至上升边沿的时间）。
图20是表示在最差状态（温度100°C）下图1A的电平移位电路的延迟时间的实验结果的表格，图21是表示在标准状态（温度20°C）下图1A的电平移位电路的延迟时间的实验结果的表格。在电压VDD与电压VCC相同的条件下，在标准状态下相较于现有技术，输入数据信号上升而输出数据信号下降之间的延迟时间由5.4ns缩短到0.9ns。然而，特别是在最差状态下相较于现有技术，延迟时间由12.1ns缩短到2.4ns。因此。可增加数据信号的输出周期的边际时间。
【产业上可能的应用】
综上所述，根据本发明，可大幅减少当输入数据信号由预定的电压改变为相同的电压而输出数据信号下降的延迟时间。因此。可增加数据信号的输出周期的边际时间。举例来说，此电平移位电路可被用于如快闪存储器的半导体装置。

Claims (13)

1.一种电平移位电路，用以移位具有一第一电压电平的一输入数据信号至一第二电压电平，上述输入数据信号根据一锁存信号存储于一锁存器后，通过一输出反相器输出具有上述第二电压电平的一输出数据信号，其中上述电平移位电路包括：
一电平设定电路，连接上述输出反相器的一输出端，当上述输出数据信号具有一低电压电平时，根据上述输入数据信号以及上述锁存信号将上述输出数据信号设定为一低电压电平。
2.如权利要求1所述的电平移位电路，其中上述电平设定电路耦接至上述输出反相器的一输出端点，且包括一NMOS晶体管，其具有一漏极以及一源极，该漏极耦接至接地端，且其中当上述输入数据信号为一高电压位时，上述NMOS晶体管导通。
3.如权利要求1所述的电平移位电路，其中上述电平设定电路还包括一第一反相器将具有高电压电平的上述输入数据信号反相为一反相信号，以及输出上述反相信号至上述输出反相器的上述输出端点。
4.如权利要求1所述的电平移位电路，其中上述电平设定电路还包括：
一第二反相器，将具有低电压电平的上述输入数据信号反相为一反相信号；以及
一NMOS晶体管，具有一漏极以及一源极，该漏极耦接至接地端，且其中上述NMOS晶体管随着上述反相信号导通。
5.如权利要求1所述的电平移位电路，其中上述电平设定电路输出具有低电压电平的上述输入数据信号至上述输出反相器的输出端。
6.如权利要求1所述的电平移位电路，其中上述锁存器具有互相串联的二反相器。
7.如权利要求6所述的电平移位电路，其中上述锁存器具有四个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
8.如权利要求6所述的电平移位电路，其中上述锁存器包括二PMOS晶体管分别插入于上述二反相器以及一电源电压之间，其中上述锁存器共具有六个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
9.如权利要求6所述的电平移位电路，其中上述锁存器包括二PMOS晶体管分别插入于上述二反相器以及一电源电压之间，以及二NMOS晶体管分别插入于上述二反相器以及接地端之间，其中上述锁存器共具有八个MOS晶体管，且上述锁存器为一CMOS触发器型锁存器。
10.如权利要求1所述的电平移位电路，其中上述锁存器以及上述输出反相器包括通过高于上述第一电压电平的一高电压电源供给驱动的晶体管，且上述第二电压电平高于上述第一电压电平。
11.如权利要求1所述的电平移位电路，可用于一半导体装置，其使用具有上述第一电压电平以及上述第二电压电平的二电源供给电压。
12.如权利要求11所述的电平移位电路，其中上述半导体装置为快闪存储器。
13.一半导体装置，包括：
一种电平移位电路，用以移位具有一第一电压电平的一输入数据信号至一第二电压电平，上述输入数据信号根据一锁存信号存储于一锁存器后，通过一输出反相器输出具有上述第二电压电平的一输出数据信号，其中上述电平移位电路包括：
一电平设定电路，连接上述输出反相器的一输出端，当上述输出数据信号具有一低电压电平时，根据上述输入数据信号以及上述锁存信号将上述输出数据信号设定为一低电压电平。
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