JP2012502558A - Ｃｍｏｓレベルシフタ回路デザイン - Google Patents

Abstract

レベルシフティング回路（４０２）は、アシスト回路のペア（４０４、４０６）を含んでいる。レベルシフティング回路（４０２）は、入力ポイント（４２０）と、２つの出力ポイント（４１６、４１８）と、出力ポイント（４１６、４１８）に結合されたクロス結合ペアＰＭＯＳトランジスタ（４１２、４１４）と、入力及び出力ポイント（４２０）間に結合されたＮＭＯＳトランジスタのペアを含んでいる。各アシスト回路（４０４、４０６）は、ＰＭＯＳトランジスタのペアを含み、一方（４２４、４３２）は入力ポイント（４２０）に印加された入力に応答し、他方（４２６、４３４）は一方のＮＭＯＳトランジスタ（４０８、４１０）のドレイン電圧に応答する。アシスト回路（４０４、４０６）は、入力がロウからハイに変化、或いはハイからロウに変化したとき、クロス結合ペアＰＭＯＳトランジスタ（４１２、４１４）を一時的に弱くする。

Description

本開示は、レベルシフティング回路（level shifting circuit）、特に増加した電圧レンジ及び減少した挿入遅延（insertion delay）を有するレベルシフティング回路に関する。

種々の電子デバイスにおいて、低サプライ電圧で動作する集積回路は、より高いサプライ電圧で動作する電子回路とインターフェースされる。例えば、第１のコア（core）電圧レベル（ＶｄｄＬ）で（例えば０．７Ｖで）動作するチップセットは、より高い電圧レベル（ＶｄｄＨ）で（例えば１．４Ｖで）動作するメモリデバイスとインターフェースされる。そのような場合、レベルシフティング回路（“レベルシフタ”）は、異なったサプライ電圧レベルの回路間のコミュニケーションを維持するために採用される。

コンベンショナルなレベルシフティング回路は、低電圧レンジで十分に動作するが、低いＶｄｄＬ値及び広い電圧レンジで不十分となり得る。さらに、レベルシフティング回路の挿入遅延は、許容できないほどに大きくなってきているかもしれない。それ故、挿入遅延が低減された広い電圧レンジにわたって動作するレベルシフタ（level shifter）の開発が望まれている。

一視点では、レベルシフティング回路は、アシスト回路（assist circuit）を含んでいる。一構成では、レベルシフティング回路は、入力ポイントと、出力ポイントと、出力ポイントに結合された第１のタイプの電界効果トランジスタのクロス結合ペア（cross-coupled pair）を含んでいる。レベルシフティング回路はまた、入力及び出力電圧レベルの変化に応答し、第１のタイプの電界効果トランジスタのペアのゲートトゥソース（gate-to-source）及びソーストゥドレイン（source-to-drain）電圧を瞬間的に（transiently）変化させるアシスト回路のペアを含んでいる。レベルシフティング回路はまた、入力及び出力ポイント間に結合された第２のタイプの電界効果トランジスタのペアを含んでいる。第２のタイプの電界効果トランジスタペアは、入力電圧レベルに応答する。ある構成では、第１のタイプの電界効果トランジスタはＰＭＯＳデバイスであり、第２のタイプの電界効果トランジスタはＮＭＯＳデバイスである。

他の視点では、電圧レベルをシフトする方法が提供される。その方法は、回路に入力信号を供給することと、入力信号に応答して、クロス結合された電界効果トランジスタのペアに結合された出力ノードが最終的な電圧（final voltage）に引っ張られる（pulled）まで、回路のクロス結合された電界効果トランジスタのペアの１つのメンバー（one member）を瞬間的に（transiently）弱くする（weaken）ことと、を含む。

上述したものは、以下に述べられる詳細な説明がよりよく理解されるために、本開示の特徴及び技術的効果を広く概説している。さらなる特徴及び効果は、以下に述べられ、クレームの主題を形成する。開示されたコンセプト及び特別の構成は、本開示の同じ目的を実行するために他の構成を変更し設計するための基礎として容易に利用されるかもしれないことは、当業者によって認識されるべきである。そのような等価な構成は、添付されたクレームで明らかにされるように、本発明の精神及び範囲から逸脱しないことは、当業者によって了解されるべきである。開示の特性であると信じられる発明の特徴は、さらなる目的及び効果とともに、構成及び動作の方法のいずれも、添付の図面に関連させて考慮したたきに、以下の説明からよりよく理解されるであろう。しかしながら、各図面は、例証及び説明の目的のためにだけ提供されたものであり、本発明の限定を規定するものとして意図されていないことを理解すべきである。

本開示のより完全な理解のために、添付の図面に関連させて、以下の説明に言及がなされる。

図１は、本発明の実施形態が効果的に採用される例示的な無線通信システムを示している。 図２は、コンベンショナルなレベルシフティング回路の回路図である。 図３は、直列のＰＭＯＳトランジスタに基づく、第２のコンベンショナルなレベルシフティング回路の回路図である。 図４は、アシスト回路を含んだレベルシフティング回路の回路図である。

図１は、本発明の実施形態が効果的に採用される例示的な無線通信システム（wireless communication system）１００を示している。説明の目的のため、図１は、３つのリモートユニット１２０、１３０及び１５０と、２つのベースステーション１４０を示している。典型的な無線通信システムは、より多くのリモートユニットとベースステーションを有しているかもしれないことが認識されるであろう。リモートユニット１２０、１３０及び１５０は、レベルシフティング回路（level shifting circuit）１２５Ａ、１２５Ｂ及び１２５Ｃを含み、それは以下でさらに述べられるような発明の実施形態である。図１は、ベースステーション１４０からリモートユニット１２０、１３０及び１５０へのフォワードリンク信号１８０と、リモートユニット１２０、１３０及び１５０からベースステーション１４０へのリバースリンク信号１９０を示している。

図１において、リモートユニット１２０は携帯電話として示され、リモートユニット１３０はポータブルコンピュータとして示され、リモートユニット１５０は無線ローカルループシステムの固定位置リモートユニットとして示されている。例えば、リモートユニットは、セル電話、ハンドへルドパーソナルコミュニケーションシステム（ＰＣＳ）ユニット、パーソナルデジタルアシスタントのようなポータブルデータユニット、或いはメータ読み取り装置のような固定位置データユニットであるかもしれない。図１は、本発明の教示にしたがったリモートユニットを示しているが、本発明は、これらの例示的に示されたユニットに限定されない。本発明は、レベルシフティング回路を含んだ任意のデバイスに適切に採用されるかもしれない。

コンベンショナルなレベルシフティング回路２０２が、図２に示されている。回路２０２は、グラウンド電圧ＶＳＳに結合されたソースを有する２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ソース電圧ＶｄｄＨに結合されたソースを有する２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２を含んでいる。ＮＭＯＳトランジスタＭＮ１のドレインは、ＰＭＯＳトランジスタＭＰ１のドレインに結合され、ＮＭＯＳトランジスタＭＮ２のドレインは、ＰＭＯＳトランジスタＭＰ２のドレインに結合されている。ＰＭＯＳトランジスタＭＰ１のゲートは、ノードＮ２で、ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ２、ＭＰ２のドレインに結合され、ＰＭＯＳトランジスタＭＰ２のゲートは、ノードＮ１で、ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ１、ＭＰ１のドレインに結合されている。その結果、ＰＭＯＳトランジスタＭＰ１のゲートはＰＭＯＳトランジスタＭＰ２のドレインに結合され、ＰＭＯＳトランジスタＭＰ２のゲートはＰＭＯＳトランジスタＭＰ１のドレインに結合され、ＰＭＯＳトランジスタのクロスカップルペア（cross-couple pair）を形成している。ノードＮ３は、出力ポイントＯＵＴに結合されている。

図２に示されたコンベンショナルなレベルシフティング回路２０２において、入力ポイントＩＮは、ＮＭＯＳトランジスタＭＮ１のゲートに結合されている。入力ポイントＩＮはまた、インバータＩＮＶに結合され、それはＮＭＯＳトランジスタＭＮ２のゲートに結合されている。出力ポイントＯＵＴは、ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ２、ＭＰ２のドレインに結合され、ＰＭＯＳトランジスタＭＰ１のゲートに結合されている。

入力信号Ｖｉｎがロウレベル（ＶＳＳ）であるとき、ＮＭＯＳトランジスタＭＮ１はターンオフしている。同時に、ＶｄｄＬのレベルの信号が、インバータ回路ＩＮＶを介してＮＭＯＳトランジスタＭＮ２のゲートに印加され、このトランジスタをターンオンさせてノードＮ２及び出力ノードＮ３がＶＳＳの電圧レベルとなる。ノードＮ２からＰＭＯＳトランジスタＭＰ１のゲートへのクロスカップリングにより、ＰＭＯＳトランジスタＭＰ１がターンオンして、ノードＮ１がＶｄｄＨの電圧レベルを有する。それ故、入力信号Ｖｉｎがロウレベルのとき、出力ポイントＯＵＴはＶＳＳの電圧レベルで、ノードＮ１はＶｄｄＨの電圧レベルとなる。

入力信号Ｖｉｎがハイレベル（ＶｄｄＬ）であるとき、ＮＭＯＳトランジスタＭＮ１はターンオンしている。その結果、ノードＮ１はＶＳＳの電圧レベルを有する。同時に、ロウ入力信号が、インバータ回路ＩＮＶを介してＮＭＯＳトランジスタＭＮ２のゲートに印加され、このトランジスタをターンオフさせる。ノードＮ１からＰＭＯＳトランジスタＭＰ２のゲートへのクロスカップリングにより、このトランジスタがターンオンして、出力ノードＮ３がＶｄｄＨの電圧レベルとなる。したがって、入力信号Ｖｉｎがハイレベルのとき、出力ポイントＯＵＴはＶｄｄＨの電圧レベルで、ノードＮ１はＶＳＳの電圧レベルとなる。

入力信号Ｖｉｎがロウからハイに変化するとき、ＮＭＯＳトランジスタＭＮ１はターンオンし、ノードＮ１をＶｄｄＨの電圧レベルからＶＳＳの電圧レベルに引っ張ろう（pull）とする。しかしながら、ＰＭＯＳトランジスタＭＰ１は、依然としてオンで、ノードＮ１での電圧のドロップに抵抗する（或いは“ファイトする”）。入力信号Ｖｉｎがハイからロウに変化するとき、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２、ＭＮ２間で同様のコンフリクトが生じ、ＮＭＯＳトランジスタＭＮ２がターンオンし、ノードＮ２をＶｄｄＨのハイ電圧レベルからＶＳＳのロウ電圧レベルに引っ張ろう（pull）とする。コンベンショナルなレベルシフティング回路は、ＶｄｄＨ及びＶｄｄＬ間の電圧レンジが比較的小さいときには十分に動作することができるが、ＶｄｄＬが低くなり、電圧レンジが増加すると、ＰＭＯＳデバイスがＮＭＯＳデバイスよりも強くなり（stronger）、ＮＭＯＳデバイスがそれらのノードをプルダウンすることができなくなる。このような条件において、コンベンショナルなレベルシフティング回路２０２は、フェイルとなる（fail）であろう。そのようなフェイリャ（failure）を最小にするため、ＮＭＯＳデバイスは、それがデバイスの面積を増加させるとしても、より強く（stronger）されなければならない。

より広い電圧レンジで扱うためにレベルシフティング回路２０２を変更する１つの方法は、存在しているＰＭＯＳデバイスに直列に回路コンポーネントを追加することである。このタイプの回路は、図３に示されている。このレベルシフティング回路３０２において、ＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＰＭＯＳトランジスタＭＰ１、ＭＰ２は、図２に示されたコンベンショナルなレベルシフティング回路２０２のように配置されている。しかしながら、レベルシフティング回路３０２では、第３のＰＭＯＳトランジスタＭＰ３がＰＭＯＳトランジスタＭＰ１に直列に追加され、第４のＰＭＯＳトランジスタＭＰ４がＰＭＯＳトランジスタＭＰ２に直列に追加されている。ＰＭＯＳトランジスタＭＰ３のゲートは、入力ポイントＩＮに結合されている。入力ポイントＩＮはまた、インバータＩＮＶに結合され、それはＮＭＯＳトランジスタＭＮ２のゲートに結合され、追加されたＰＭＯＳトランジスタＭＰ４に結合されている。ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ１、ＭＰ１のドレインはノードＮ１で結合され、ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ２、ＭＰ２のドレインはノードＮ２で結合されている。出力ノードＮ３は、出力ポイントＯＵＴに結合されている。

ロウレベルの入力信号Ｖｉｎが印加されるとき、ＮＭＯＳトランジスタＭＮ１はターンオフし、ＰＭＯＳトランジスタＭＰ３はターンオンする。同時に、ハイ入力信号がインバータ回路ＩＮＶを介して、ＮＭＯＳトランジスタＭＮ２のゲートに印加されてこのトランジスタをターンオンさせ、ＰＭＯＳトランジスタＭＰ４のゲートに印加されてこのトランジスタを部分的にターンオフさせる。その結果、ノードＮ２、Ｎ３が、ＶＳＳの電圧レベルとなる。ノードＮ２からＰＭＯＳトランジスタＭＰ１のゲートへのクロスカップリングにより、このトランジスタはオンとなる。それ故、ＰＭＯＳトランジスタＭＰ１、ＭＰ３いずれもオンとなり、ノードＮ１はＶｄｄＨの電圧レベルとなる。したがって、入力信号がロウレベルのときは、出力ポイントＯＵＴはＶＳＳの電圧レベルとなり、ノードＮ１はＶｄｄＨの電圧レベルとなる。

入力信号がロウからハイレベルに変化する（ＶＳＳからＶｄｄＬ）と、ＮＭＯＳトランジスタＭＮ１はターンオンし、ノードＮ１をＶｄｄＨからＶＳＳの電圧レベルにブルダウンし始める。ノードＮ１でのこの電圧のドロップは、依然としてオンであるＰＭＯＳトランジスタＭＰ１の抵抗を受ける。しかしながら、入力信号がロウからハイに変化するように、ＰＭＯＳトランジスタＭＰ３のゲートもまた、ＶｄｄＬの電圧値へとより高くなる。これは、ＰＭＯＳトランジスタＭＰ３のゲート電圧が、ＶｄｄＨのトランジスタのソース値に近づくことを意味する。ＰＭＯＳトランジスタＭＰ３のゲートトゥソース（gate-to-source）電圧が僅かであるため、トランジスタは部分的にターンオフする。本質的に、ＰＭＯＳトランジスタＭＰ３のゲートにＶｄｄＬを印加することは、トランジスタを“弱く（weaken）”し、ＮＭＯＳトランジスタＭＮ１をノードＮ１により容易にプルダウンさせる。同様に、出力ノードＮ３がＶｄｄＨからＶＳＳに移行すると、ＶｄｄＬの電圧値がＰＭＯＳトランジスタＭＰ４のゲートに印加され、このトランジスタを部分的にターンオフさせ、ＮＭＯＳトランジスタＭＮ２が出力ノードＮ３をより低い値に引っ張る（pull）ことを容易にする。

レベルシフティング回路３０２は、コンベンショナルな回路２０２よりも低いＶｄｄＬ値、且つ広い電圧レンジで動作することができるが、２つのＰＭＯＳデバイスが各ＮＭＯＳデバイスのために用いられるため、入力が出力を生成するために必要とされる時間間隔（或いは“挿入遅延（insertion delay）”）が大きい。

アシスト回路のペアを有するレベルシフティング回路の構成が、図４に示されている。その構成において、レベルシフティング回路４０２は、アシスト回路４０４、４０６のペアを含み、それぞれが、出力ノードに結合された第１のタイプの２つの電界効果トランジスタ（この場合、２つのＰＭＯＳトランジスタ（或いはデバイス））を備えている。レベルシフティング回路４０２の一部分は、グラウンド電圧ＶＳＳに結合されたソースを有する第２のタイプの２つの電界効果トランジスタ（この場合、２つのＮＭＯＳトランジスタ（或いはデバイス）４０８、４１０）と、ソース電圧ＶｄｄＨに結合されたソースを有する第１のタイプの２つの電界効果トランジスタ（この場合、２つのＰＭＯＳトランジスタ（或いはデバイス）４１２、４１４）とを備えている。ＮＭＯＳトランジスタ４０８のドレインはＰＭＯＳトランジスタ４１２のドレインに結合され、ＮＭＯＳトランジスタ４１０のドレインはＰＭＯＳトランジスタ４１４のドレインに結合されている。ノード４１６においてＰＭＯＳトランジスタ４１４のゲートはＮＭＯＳ及びＰＭＯＳトランジスタ４０８、４１２のドレインに結合され、ＰＭＯＳトランジスタ４１２のゲートは出力ノード４１８においてＮＭＯＳ及びＰＭＯＳトランジスタ４１０、４１４のドレインに結合されている。その結果、ＰＭＯＳトランジスタ４１２のゲートはＰＭＯＳトランジスタ４１４のドレインに結合され、ＰＭＯＳトランジスタ４１４のゲートはＰＭＯＳトランジスタ４１２のドレインに結合され、ＰＭＯＳトランジスタのクロスカップルペア（cross-coupled pair）を形成している。

レベルシフティング回路４０２において、入力ポイント４２０は、ＮＭＯＳトランジスタ４０８のゲートに結合されている。入力ポイント４２０はまた、インバータ回路４２２に結合され、それはＶｄｄＬで動作し、それはＮＭＯＳトランジスタ４１０のゲートに結合されている。

アシスト回路４０４において、２つのＰＭＯＳトランジスタ４２４、４２６は、ドレイントゥソース（drain-to-source）に直列に結合され、ノード４１６に結合されている。ＰＭＯＳトランジスタ４２６のソースは、ソース電圧ＶｄｄＬに結合されている。ＰＭＯＳトランジスタ４２４のゲートは入力ポイント４２０に結合され、ＰＭＯＳトランジスタ４２６のゲートは電圧ＶｄｄＨで動作するインバータ回路４３０を介してノード４２８に結合されている。

同様に、アシスト回路４０６において、２つのＰＭＯＳトランジスタ４３２、４３４は、ドレイントゥソース（drain-to-source）に直列に結合され、出力ノード４１８に結合されている。ＰＭＯＳトランジスタ４３４のソースは、ソース電圧ＶｄｄＬに結合されている。ＰＭＯＳトランジスタ４３２のゲートは、インバータ回路４２２を介して入力ポイント４２０に間接的に結合され、ＰＭＯＳトランジスタ４３４のゲートは、電圧ＶｄｄＨで動作するインバータ回路４３８を介してノード４３６に結合されている。

安定した状態では、アシスト回路４０４内のＰＭＯＳトランジスタ４２４、４２６の少なくとも１つ、及びアシスト回路４０６内のＰＭＯＳトランジスタ４３２、４３４の少なくとも１つは、オフである。

ＮＭＯＳトランジスタ４０８、４１０及びＰＭＯＳトランジスタ４１２、４１４は、図２のレベルシフティング回路２０２内のそれらと同様に配置されている。安定した状態では、ロウ電圧レベルを有する入力信号Ｖｉｎが印加されるとき、ＮＭＯＳトランジスタ４０８はターンオフし、ＮＭＯＳトランジスタ４１０はターンオンする。出力ノード４１８及びＰＭＯＳトランジスタ４１２のゲートは、ＶＳＳの電圧レベルである。ＰＭＯＳトランジスタ４１２がターンオンするため、ノード４１６はＶｄｄＨの電圧レベルである。

ノード４２８がＶＳＳの値であるが、ＰＭＯＳトランジスタ４２６のゲートは、インバータ４３０によりＶｄｄＨの値である。ゲート電圧がＶｄｄＬのアシスト回路ソース電圧よりも高いため、ＰＭＯＳトランジスタ４２６はターンオフする。それ故、アシスト回路４０４はターンオフする。

同様に、ＰＭＯＳトランジスタ４３２のゲートに印加される電圧がＶｄｄＬのレベルであり、それはトランジスタのソース電圧と同じであるため、アシスト回路４０６はターンオフする。

安定した状態において、入力信号Ｖｉｎがハイレベルであるとき、ＮＭＯＳトランジスタ４０８はターンオンし、ＮＭＯＳトランジスタ４１０はターンオフする。ノード４１６は、ＰＭＯＳトランジスタ４１４のゲートのように、ＶＳＳの電圧値である。出力ノード４１８はＶｄｄＨの電圧値であり、ＰＭＯＳトランジスタ４１２はオフである。アシストトランジスタ４０４内において、ＰＭＯＳトランジスタ４２４は、ＶｄｄＬのゲート電圧がそのソース電圧と同じであるため、オフである。また、アシストトランジスタ４０６内において、ＰＭＯＳトランジスタ４３４は、ＶｄｄＨのゲート電圧がＶｄｄＬのソース電圧よりも高いため、ターンオフである。

入力信号がＶＳＳのロウ値からＶｄｄＬのハイ値に変化するとき、ＮＭＯＳトランジスタ４０８はターンオンする。さらに、ＮＭＯＳトランジスタ４１０への入力信号は、インバータ回路４２２により、ＶｄｄＬのハイ値からＶＳＳのロウ値になる。直ちに（momentarily）、アシスト回路４０６内のＰＭＯＳトランジスタ４３２のゲートはＶＳＳのロウ値となり、同一のアシスト回路内のＰＭＯＳトランジスタ４３４のゲートはすでにＶＳＳのロウ値となっている。これが生じるとき、アシスト回路４０６のソース電圧ＶｄｄＬは、いずれのＰＭＯＳトランジスタ４３２、４３４のゲート電圧よりも大きく、いずれのトランジスタ４３２、４３４もターンオンする。その結果、出力ノード４１８はＶｄｄＬの電圧値に直ちに充電される。さらに、出力ノード４１８のＰＭＯＳトランジスタ４１２のゲートへのクロスカップリングにより、ゲートは直ちにＶｄｄＬの電圧値となり、それはＰＭＯＳトランジスタ４１２を部分的にターンオフさせて弱くし（weaken）、ＮＭＯＳトランジスタ４０８がノード４１６の電圧を最終的なＶＳＳの電圧により容易にプルダウンさせることができる。

それ故、アシスト回路４０６は、少なくとも２つの特性を有している。第１に、ＰＭＯＳトランジスタ４１２のゲート電圧を直ちに（momentarily）立ち上がらせることにより、ゲートトゥソース電圧を減少させることによってアシスト回路４０６がＰＭＯＳトランジスタ４１２を弱く（weaken）し、ＮＭＯＳ４０８がノード４１６の電圧を容易にプルダウンさせる。第２に、出力ノード４１８をＶｄｄＬの電圧値に直ちに充電することにより、アシスト回路４０６が出力ノード４１８をＶｄｄＨの最終的な値に持っていく作業（work）の一部を行う。

アシスト回路４０４は、同様に動作する。入力信号がＶｄｄＬのハイ値からＶＳＳのロウ値に変化するとき、ＰＭＯＳトランジスタ４２４はターンオンし、ＰＭＯＳトランジスタ４２６はすでにオンしている。それ故、ノード４１６は、直ちにＶｄｄＬの電圧値に充電される。また、クロスカップリングにより、ＰＭＯＳトランジスタ４１４のゲートはＶｄｄＬの値になり、それは直ちにトランジスタを弱くし（weaken）、ＮＭＯＳトランジスタ４１０が出力電圧をＶＳＳの電圧値により容易にプルダウンさせることができる。

アシスト回路４０４、４０６は、ＮＭＯＳトランジスタ４０８、４１０が、それらの対応するノード４１６、４１８を最終的なＶＳＳの電圧値に引っ張っている（pull）最中にのみ動作する。ＮＭＯＳトランジスタが一旦、ドレイン電圧及びノード４１６、４１８を最終的な電圧値に引っ張る（pull）と、最終的な電圧において各アシスト回路内の少なくとも１つのＰＭＯＳトランジスタがターンオフするため、アシスト回路はターンオフする。それ故、アシスト回路は、ＰＭＯＳトランジスタ４１２、４１４を弱くし（weaken）、ノード４１６、４１８をＶｄｄＬに充電するために、瞬間的に（transiently）動作する。

明確化のために、ノード４１８のみが“出力ノード”としてラベルされたが、ノード４１６もまた出力ノードと考えることができることを理解すべきである。

コンベンショナルなレベルシフティング回路２０２、３０２と比べて、レベルシフティング回路４０２は、入力信号がハイになるとすぐに出力ノード４１８をＶｄｄＬに充電することにより、挿入遅延を改善（減少）している。挿入遅延はまた、各ＮＭＯＳトランジスタが、レベルシフティング回路３０２のように、２つのＰＭＯＳトランジスタではなく、１つのＰＭＯＳトランジスタに対してのみ競う（compete）ため、改善される。

ＰＭＯＳデバイスのゲート電圧が瞬間的にＶｄｄＬに上げられるため、レベルシフティング回路４０２はよりよいロウＶｄｄＬの振る舞い（behavior）を有し、ＮＭＯＳデバイスがＰＭＯＳデバイスに対抗する（oppose）ことが容易になる。

本発明及びその効果を詳細に述べてきたが、添付の特許請求の範囲によって規定された発明の精神及び範囲から逸脱することなく、種々の変更、置き換え及び交換ができることを理解すべきである。さらに、本出願の範囲は、明細書で述べられたプロセス、マシーン、製造、事物の構成、手段、方法及びステップの特定の態様に限定されることを意図していない。当業者が開示から容易に認識するように、ここで述べられた対応する構成と実質的に同一の機能を実行し或いは実質的に同一の結果を達成する、現に存在する或いは将来的に開発されるプロセス、マシーン、製造、事物の構成、手段、方法及びステップは、本発明にしたがって利用されるかもしれない。したがって、添付した特許請求の範囲は、そのようなプロセス、マシーン、製造、事物の構成、手段、方法或いはステップをその範囲に含むことが意図されている。

Claims (17)

1. 入力ポイントと、
   出力ポイントと、
   前記出力ポイントに結合された第１のタイプの電界効果トランジスタのクロス結合ペアと、
   前記第１のタイプの前記電界効果トランジスタのゲートトゥソース（gate-to-source）及びソーストゥドレイン（source-to-drain）電圧を瞬間的に（transiently）変化させるために、入力及び出力電圧レベルの変化に応答するアシスト回路のペアと、
   前記入力及び出力ポイント間に結合され、入力電圧レベルに応答する第２のタイプの電界効果トランジスタのペアと、
   を備えたレベルシフティング回路。
2. 前記アシスト回路は、前記第１のタイプの電界効果トランジスタの前記クロス結合ペアを弱くする（weaken）
   請求項１のレベルシフティング回路。
3. 前記アシスト回路は、類似のコンポーネントを有するがアシスト回路を欠くレベルシフティング回路の挿入遅延（insertion delay）に対して、レベルシフティング回路の挿入遅延を改善する
   請求項１のレベルシフティング回路。
4. 前記アシスト回路は、前記第２のタイプの前記電界効果トランジスタがそれらのドレイン電圧を最終的な値に引っ張る（pull）まで動作する
   請求項１のレベルシフティング回路。
5. 各アシスト回路は、ドレイントゥソースに直列に互いに結合された前記第１のタイプの２つの電界効果トランジスタを備え、前記アシスト回路電界効果トランジスタの一方は入力電圧レベルに応答し、前記アシスト回路電界効果トランジスタの他方は前記第２のタイプの前記電界効果トランジスタの一方のドレイン電圧レベルに応答する
   請求項１のレベルシフティング回路。
6. 入力ポイントと、
   出力ポイントと、
   前記出力ポイントに結合されたＰＭＯＳデバイスのクロス結合ペアと、
   前記ＰＭＯＳデバイスのゲートトゥソース電圧を瞬間的に変化させるために、入力及び出力電圧レベルの変化に応答するアシスト回路のペアと、
   前記入力及び出力ポイント間に結合され、入力電圧レベルに応答するＮＭＯＳデバイスのペアと、
   を備えたレベルシフティング回路。
7. 前記アシスト回路は、ＰＭＯＳデバイスの前記クロス結合ペアを弱くする（weaken）
   請求項６のレベルシフティング回路。
8. 前記アシスト回路は、類似のコンポーネントを有するがアシスト回路を欠くレベルシフティング回路の挿入遅延（insertion delay）に対して、レベルシフティング回路の挿入遅延を改善する
   請求項６のレベルシフティング回路。
9. 前記アシスト回路は、前記ＮＭＯＳデバイスがそれらのドレイン電圧を最終的な値に引っ張る（pull）まで動作する
   請求項６のレベルシフティング回路。
10. 各アシスト回路は、ドレイントゥソースに直列に互いに結合された２つのＰＭＯＳデバイスを備え、前記アシスト回路ＰＭＯＳデバイスの一方は入力電圧レベルに応答し、前記アシスト回路ＰＭＯＳデバイスの他方はＮＭＯＳデバイスの一方のドレイン電圧レベルに応答する
    請求項６のレベルシフティング回路。
11. レベルシフティング回路であって、
    それぞれがソース、ドレイン及びゲートを有し、それぞれのソースが第１の電圧に結合された第１及び第２のＮＭＯＳデバイスと、
    それぞれがソース、ドレイン及びゲートを有し、それぞれのソースが前記第１の電圧よりも高い第２の電圧に結合された第１及び第２のクロス結合ＰＭＯＳデバイスであって、前記第１のＰＭＯＳデバイスのドレインが前記第１のＮＭＯＳデバイスのドレインに結合され、前記第２のＰＭＯＳデバイスのドレインが前記第２のＮＭＯＳデバイスのドレインに結合され、前記第１のＰＭＯＳデバイスのドレインが前記第２のＰＭＯＳデバイスのゲートに結合され、前記第２のＰＭＯＳデバイスのドレインが前記第１のＰＭＯＳデバイスのゲートに結合された、第１及び第２のクロス結合ＰＭＯＳデバイスと、
    前記第２の電圧で動作する第１のインバータ回路と、直列に互いに結合された第３及び第４のＰＭＯＳデバイスとを備えた第１のアシスト回路であって、各ＰＭＯＳデバイスがソース、ドレイン及びゲートを有し、前記第３のＰＭＯＳデバイスのドレインが前記第４のＰＭＯＳデバイスのソースに結合され、前記第３のＰＭＯＳデバイスのソースが前記第１及び第２の電圧の間の第３の電圧に結合され、前記第４のＰＭＯＳデバイスのドレインが前記第１のＮＭＯＳデバイスのドレインに結合され、前記第１のインバータが前記第２のＮＭＯＳデバイスのドレインと前記第３のＰＭＯＳデバイスのゲートとの間に結合され、前記第１のインバータ回路が前記第２のＮＭＯＳデバイスから入力を受けて前記第３のＰＭＯＳデバイスに出力する第１のアシスト回路と、
    前記第２の電圧で動作する第２のインバータ回路と、直列に互いに結合された第５及び第６のＰＭＯＳデバイスとを備えた第２のアシスト回路であって、各ＰＭＯＳデバイスがソース、ドレイン及びゲートを有し、前記第５のＰＭＯＳデバイスのドレインが前記第６のＰＭＯＳデバイスのソースに結合され、前記第５のＰＭＯＳデバイスのソースが前記第第３の電圧に結合され、前記第６のＰＭＯＳデバイスのドレインが前記第２のＮＭＯＳデバイスのドレインに結合され、前記第２のインバータが前記第１のＮＭＯＳデバイスのドレインと前記第５のＰＭＯＳデバイスのゲートとの間に結合され、前記第２のインバータ回路が前記第１のＮＭＯＳデバイスから入力を受けて前記第５のＰＭＯＳデバイスに出力する第２のアシスト回路と、
    前記レベルシフティング回路のための入力ポイントであって、前記第１のＮＭＯＳデバイスのゲート及び前記第４のＰＭＯＳデバイスのゲートに結合された入力ポイントと、
    前記入力ポイントと前記第２のＮＭＯＳデバイスのゲートとの間に結合され、前記第３の電圧で動作する第３のインバータ回路であって、前記入力ポイントから入力を受けて前記第２のＮＭＯＳデバイスに出力し、さらに前記第６のＰＭＯＳデバイスのゲートに出力する第３のインバータ回路と、
    を備えたレベルシフティング回路。
12. 回路に入力信号を供給することと、
    前記入力信号に応答して、クロス結合された電界効果トランジスタのペアに結合された出力ノードが最終的な電圧に引っ張られる（pulled）まで、前記回路の前記クロス結合された電界効果トランジスタのペアの１つのメンバーを瞬間的に（transiently）弱くする（weaken）ことと、
    を備えた電圧レベルをシフトする方法。
13. 前記瞬間的に弱くすることは、前記１つのメンバーのゲートトゥソース電圧を減少させることを備える
    請求項１２の方法。
14. 前記出力ノードが最終的な値に引っ張られるまで、前記電界効果トランジスタのペアに結合された第２のノードを瞬間的に充電することをさらに備えた
    請求項１２の方法。
15. 回路に入力信号を供給することと、
    前記入力信号に応答して、クロス結合されたＰＭＯＳデバイスのペアに結合された出力ノードが最終的な電圧に引っ張られる（pulled）まで、前記回路の前記クロス結合されたＰＭＯＳデバイスのペアの１つのメンバーを瞬間的に（transiently）弱くする（weaken）ことと、
    を備えた電圧レベルをシフトする方法。
16. 前記瞬間的に弱くすることは、前記１つのメンバーのゲートトゥソース電圧を減少させることを備える
    請求項１５の方法。
17. 前記出力ノードが最終的な値に引っ張られるまで、前記ＰＭＯＳデバイスのペアに結合された第２のノードを瞬間的に充電することをさらに備えた
    請求項１５の方法。

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