CN113098486A - 低电平逻辑转高电平逻辑的高频levelshift电路与电路系统 - Google Patents

Abstract

本申请涉及一种低电平逻辑转高电平逻辑的高频levelshift电路与电路系统，通过在第二MOS管和第二输出端节点之间接入一个第一调整管，在第一MOS管和第一输出端节点之间接入一个第二调整管，在第二电压源后连入一个差分缓冲器，当第二电压源提供高电压时，使得差分缓冲器的第一输出端输出高电平电压，从而使得第三MOS管和第一调整管同时导通，拉低第一输出端节点的电平，拉高第二输出端节点的电平，第一输出端节点和第二输出端节点同时翻转，第一输出端节点的拉低和第二输出端节点的拉高，都各只需要经历一个MOS器件的开启延时，从而使得两个输出端边沿同步，使得负载获得更加对称的levelshift输出，而不借助复杂的矫正电路对levelshift输出信号修正。

Description

低电平逻辑转高电平逻辑的高频levelshift电路与电路系统

技术领域

本申请涉及电子电路技术领域，特别是涉及一种低电平逻辑转高电平逻辑的高频levelshift电路与电路系统。

背景技术

如图4所示，图4的电路是一种低电平逻辑转高电平逻辑levelshift的传统电路，inp点和inn点的信号相反，通过该电路实现逻辑在低电源域到高电源域的转变。P1、P2、N1和N2都是MOS管。

然而，这个传统的低电平逻辑转高电平逻辑levelshift电路有一个很大的问题，就是两个输出端Y和Yn的边沿不同步，对称性差，必须要额外添加复杂的延时矫正电路用于信号沿同步。

分析inp拉高的情况：当inp点拉高时，N1开启，同时Yn端拉低，经历1个N1开启的延时，在N1开启且Yn拉低后，P2才能开启。在P2开启后，才能实现将Y拉高的最终目的，Y才会从0翻转到VDD的电压值。可以理解，Y从低电平转到高电平，需要经历N1和P2总共2个MOS器件的开启的延时，那么就会产生Y和Yn的边沿不同步的问题，导致整个电路对称性差。此外，由于电路结构中采用了反相器产出两个相反的inp点电压信号和inn点电压信号，也会额外存在一个反相器的延迟。特别是对于高频信号的环境，这种边沿不同步的差异更大，这样也限制了此电路的高频特性。

发明内容

基于此，有必要针对传统电平逻辑转高电平逻辑的levelshift电路两个输出信号边沿不同步，对称性差的问题，提供一种电平逻辑转高电平逻辑的高频levelshift电路。

本申请提供一种低电平逻辑转高电平逻辑的高频levelshift电路，包括：

第一电压源，用于提供数值为第一电压值的电压；

第二电压源，用于提供数值为第二电压值的电压；

第一MOS管，与所述第一电压源电连接；

第二MOS管，与所述第一MOS管电连接；

第三MOS管，所述第三MOS管的一端与所述第一MOS管电连接，所述第三MOS管的另一端接地；所述第三MOS管还与所述第二MOS管电连接；

第四MOS管，所述第四MOS管的一端与所述第二MOS管电连接，所述第四MOS管的另一端接地；所述第四MOS管还与所述第一MOS管电连接；

差分缓冲器，所述差分缓冲器的输入端与所述第二电压源电连接，所述差分缓冲器的第一输出端与所述第三MOS管电连接，所述差分缓冲器的第二输出端与所述第四MOS管电连接；

第一输出端节点，设置于所述第一MOS管和所述第三MOS管之间的连接链路上；

第二输出端节点，设置于所述第二MOS管和所述第四MOS管之间的连接链路上；

第一调整管，一端与所述第一电压源电连接，另一端电连接于所述第二MOS管和所述第二输出端节点之间的连接链路；所述第一调整管还与所述差分缓冲器的第一输出端电连接；所述第一调整管还与所述第三MOS管电连接；

第二调整管，一端与所述第一电压源电连接，另一端电连接于所述第一MOS管和所述第一输出端节点之间的连接链路。所述第二调整管还与所述差分缓冲器的第二输出端电连接。所述第二调整管还与所述第四MOS管电连接。

本申请还提供一种低电平逻辑转高电平逻辑的高频levelshift电路，包括：

如前述内容提及的低电平逻辑转高电平逻辑的高频levelshift电路；

处理器，与所述低电平逻辑转高电平逻辑的高频levelshift电路中的差分缓冲器电连接。

本申请涉及一种低电平逻辑转高电平逻辑的高频levelshift电路与电路系统，在同样功耗的电路设计需求下，通过在第二MOS管和第二输出端节点之间接入一个第一调整管，在第一MOS管和第一输出端节点之间接入一个第二调整管，在第二电压源后连入一个差分缓冲器，当第二电压源提供高电压时，使得差分缓冲器的第一输出端输出高电平电压，从而使得第三MOS管和第一调整管同时导通，第三MOS管的导通可以拉低第一输出端节点的电平，第一调整管的导通可以直接拉高第二输出端节点的电平，实现在第二电压源提供高电压时，第一输出端节点和第二输出端节点同时翻转，第一输出端节点的拉低和第二输出端节点的拉高，都各只需要经历一个MOS器件的开启延时，从而使得两个输出端的边沿同步，使得负载获得更加对称的levelshift输出，而不借助复杂的信号沿同步电路或时沿矫正电路对levelshift输出信号修正，成本大大降低。

附图说明

图1为本申请一实施例提供的低电平逻辑转高电平逻辑的高频levelshift电路的结构示意图；

图2为本申请另一实施例提供的低电平逻辑转高电平逻辑的高频levelshift电路的结构示意图；

图3为本申请一实施例提供的低电平逻辑转高电平逻辑的高频levelshift电路系统的结构示意图；

图4为传统低电平逻辑转高电平逻辑的levelshift电路的结构示意图。

附图标记：

10-低电平逻辑转高电平逻辑的高频levelshift电路；111-第一电压源；

112-第二电压源；120-第一MOS管；121-第一MOS管的源极；

122-第一MOS管的漏极；123-第一MOS管的栅极；130-第二MOS管；

131-第二MOS管的源极；132-第二MOS管的漏极；133-第二MOS管的栅极；

140-第三MOS管；141-第三MOS管的源极；142-第三MOS管的漏极；

143-第三MOS管的栅极；150-第四MOS管；151-第四MOS管的源极；

152-第四MOS管的漏极；153-第四MOS管的栅极；160-差分缓冲器；

161-差分缓冲器的输入端；162-差分缓冲器的第一输出端；

163-差分缓冲器的第二输出端；171-第一输出端节点；

172-第二输出端节点；180-第一调整管；181-第一调整管的源极；

182-第一调整管的漏极；183-第一调整管的栅极；190-第二调整管；

191-第二调整管的源极；192-第二调整管的漏极；

193-第二调整管的栅极；20-处理器。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请提供一种低电平逻辑转高电平逻辑的高频levelshift电路10。

如图1所示，在本申请的一实施例中，所述低电平逻辑转高电平逻辑的高频levelshift电路10包括第一电压源111、第二电压源112、第一MOS管120、第二MOS管130、第三MOS管140、第四MOS管150、差分缓冲器160、第一输出端节点171、第二输出端节点172、第一调整管180和第二调整管190。

所述第一电压源111用于提供数值为第一电压值的电压。所述第二电压源112用于提供数值为第二电压值的电压。所述第一MOS管120与所述第一电压源111电连接。所述第二MOS管130与所述第一MOS管120电连接。所述第三MOS管140的一端与所述第一MOS管120电连接。所述第三MOS管140的另一端接地。所述第三MOS管140还与所述第二MOS管130电连接。

所述第四MOS管150的一端与所述第二MOS管130电连接。所述第四MOS管150的另一端接地。所述第四MOS管150还与所述第一MOS管120电连接。所述差分缓冲器160的输入端161与所述第二电压源112电连接。所述差分缓冲器160的第一输出端162与所述第三MOS管140电连接。所述差分缓冲器160的第二输出端163与所述第四MOS管150电连接。

所述第一输出端节点171设置于所述第一MOS管120和所述第三MOS管140之间的连接链路上。所述第二输出端节点172设置于所述第二MOS管130和所述第四MOS管150之间的连接链路上；

所述第一调整管180的一端与所述第一电压源111电连接。所述第一调整管180的一端的另一端电连接于所述第二MOS管130和所述第二输出端节点172之间的连接链路。所述第一调整管180还与所述差分缓冲器160的第一输出端162电连接。所述第一调整管180还与所述第三MOS管140电连接。

所述第二调整管190的一端与所述第一电压源111电连接。所述第二调整管190的另一端电连接于所述第一MOS管120和所述第一输出端节点171之间的连接链路。所述第二调整管190还与所述差分缓冲器160的第二输出端163电连接；所述第二调整管190还与所述第四MOS管150电连接。

具体地，所述第一调整管180可以一个NMOS管，所述第二调整管190也可以为一个NMOS管。本实施例不采用反相器，而是采用了一个差分缓冲器160。差分缓冲器160的输入端161连接第二电压源112，第二电压源112用于提供数值为第二电压值的电压，使得第二电压源112可以为差分缓冲器160供电。

差分缓冲器160具有两个输出端，分别为第一输出端162和第二输出端163。第一输出端162和第二输出端163可以输出两个相反的电压信号，换言之，一个输出高电平信号，另一个输出低电平信号。例如，当第一输出端162输出第一电压值的电压时，第二输出端163输出0V电压。反之，当第二输出端163输出第一电压值的电压时，第一输出端162输出0V电压。差分缓冲器160可以实现一正一反的两个互相同步的电压信号输出，消除了反相器带来的信号延迟。

由于第一输出端162与第三MOS管140电连接，第二输出端163与第四MOS管150电连接，，因此第一输出端节点171和第二输出端节点172的输出电压信号相反，即第一输出端节点171为高电平时，第二输出端节点172就为低电平。第一输出端节点171为低电平时，第二输出端节点172就为高电平。

本实施例中，在同样功耗的电路设计需求下，通过在第二MOS管130和第二输出端节点172之间接入一个第一调整管180，在第一MOS管120和第一输出端节点171之间接入一个第二调整管190，在第二电压源112后连入一个差分缓冲器160，当第二电压源112提供高电压时，使得差分缓冲器160的第一输出端162输出高电平电压，从而使得第三MOS管140和第一调整管180同时导通，第三MOS管140的导通可以拉低第一输出端节点171的电平，第一调整管180的导通可以直接拉高第二输出端节点172的电平，实现在第二电压源112提供高电压时，第一输出端节点171和第二输出端节点172同时翻转，第一输出端节点171的拉低和第二输出端节点172的拉高，都各只需要经历一个MOS器件的开启延时，从而使得两个输出端的边沿同步，使得负载获得更加对称的levelshift输出，而不借助复杂的信号沿同步电路或时沿矫正电路对levelshift输出信号修正，成本大大降低。且差分缓冲器160可以实现一正一反的两个互相同步的电压信号输出，消除了反相器带来的信号延迟。

如图2所示，在本申请的一实施例中，所述第一MOS管120和所述第二MOS管130均为PMOS管。所述第三MOS管140和所述第四MOS管150均为NMOS管。

请继续参阅图2，在本申请的一实施例中，所述第一调整管180和所述第二调整管190均为NMOS管。

请继续参阅图2，在本申请的一实施例中，所述第一MOS管120的源极121与所述第一电压源111电连接。所述第一MOS管120的漏极122与所述第三MOS管140的漏极142电连接。所述第一MOS管120的栅极123与所述第二MOS管130的漏极132电连接。

所述第二MOS管130的源极131与所述第一电压源111电连接。所述第二MOS管130的栅极133与所述第一MOS管120的漏极122电连接。第二MOS管130的漏极132与所述第四MOS管150的漏极152电连接；

所述第三MOS管140的源极141接地。所述第三MOS管140的栅极143与所述差分缓冲器160的第一输出端162电连接。所述第四MOS管150的源极151接地。所述第四MOS管150的栅极153与所述差分缓冲器160的第二输出端163电连接。

所述第一输出端节点171设置于所述第一MOS管120的漏极122和所述第三MOS管140的漏极142之间的连接链路上。所述第二输出端节点172设置于所述第二MOS管130的漏极132和所述第四MOS管150的漏极152之间的连接链路上。

请继续参阅图2，在本申请的一实施例中，所述第一调整管180的源极181电连接于第二MOS管130的漏极132与所述第二输出端节点172之间的连接线路。所述第二调整管190的源极191电连接于第一MOS管120的漏极122与所述第一输出端节点171之间的连接线路。所述第一调整管180的栅极183与所述第三MOS管140的栅极143电连接。所述第二调整管190的栅极193与所述第四MOS管150的栅极153电连接。所述第一调整管180的漏极182与所述第一电压源111电连接，所述第二调整管190的漏极192与所述第一电压源111电连接。

所述差分缓冲器160的第一输出端162电连接于所述第一调整管180的栅极183与所述第三MOS管140的栅极143之间的连接链路，所述差分缓冲器160的第二输出端163电连接于所述第二调整管190的栅极193与所述第四MOS管150的栅极153之间的连接链路。

具体地，下面讲述下本实施例提供的低电平逻辑转高电平逻辑的高频levelshift电路10的工作原理。

第二电压源112提供一个高电平电压，电压数值为第一电压值。当差分缓冲器160的第一输出端162输出0V电压，同时第二输出端163输出第一电压值的电压时，第一调整管180和第三MOS管140处于截止状态，第二调整管190和第四MOS管150处于导通状态。第一MOS管120处于导通状态，第二MOS管130处于截止状态。此时，由于第一MOS管120处于导通状态，因此第一输出端节点171被拉高，显示为高电平。由于第四MOS管150导通，因此，第二输出端节点172被拉低，显示为低电平。

当差分缓冲器160的第一输出端162输出第一电压值的电压，同时第二输出端163输出0V电压时，第一调整管180和第三MOS管140同时导通，第三MOS管140的开启使得第一输出端节点171迅速拉低，显示为低电平，第一调整管180的开启使得第二输出端节点172迅速拉高，显示为高电平。第一输出端节点171和第二输出端节点172在第二电压源112的作用下，同时翻转。由于第一输出端节点171电平拉低只受到第三MOS管140一个器件开启的延时，第二输出端节点172电平拉高也只受到第一调整管180一个器件开启的延时，因此第一输出端节点171和第二输出端节点172的边沿保持同步，同时上升和下降，即同时翻转，大大增强了输出的对称特性，这样也不需要用复杂的时沿矫正电路进行修正，就可以实现信号的高度同步；，levelshift电路的高速传输能力大大提高，实现了更高频率的信号传输。

在本申请的一实施例中，所述第二电压源112输出的电压信号的频率大于或等于1GHz。

具体地，大于或等于1GHz的信号属于高频信号，通过设置所述第二电压源112输出的电压信号的频率大于或等于1GHz，可以使得本实施例提供的低电平逻辑转高电平逻辑的高频levelshift电路10可以应用于高频信号的环境，尽可能的减小高频信号环境下边沿不同步的差异。

在本申请的一实施例中，所述第一电压值大于所述第二电压值。

具体地，设置第一电压值大于第二电压值是使得低电压域转高电压域的高频level电路维持稳定的一个条件，这么设置更合理。

在本申请的一实施例中，所述第一电压值大于所述第三MOS管140的导通阈值电压。所述第一电压值大于所述第一调整管180的导通阈值电压。

具体地，本实施例设置第一电压值大于第三MOS管140和第一调整管180的导通阈值电压的目的是，使得当第二电压源112提供高电压时，使得第三MOS管140和第一调整管180能够同时导通，这样才能使得第三MOS管140的导通拉低第一输出端节点171的电平，第一调整管180的导通直接拉高第二输出端节点172的电平。如果第一电压值的数值设置的过低，第三MOS管140和第一调整管180中的一个或多个无法导通，那么本电路也就会失效。

同理，所述第一电压值也要大于所述第四MOS管150和所述第二调整管190的导通阈值电压。可选地，第三MOS管140、第四MOS管150、第一调整管180和第二调整管190为规格相同的NMOS管，导通阈值电压相同。

在本申请的一实施例中，所述第一电压值为1.8V，所述第二电压值为1V。

具体地，本实施例中的第一电压值和第二电压值的数值设计只是一种1.8V输入电压环境下的一种较为优选的实施例。

本申请还提供一种低电平逻辑转高电平逻辑的高频levelshift电路系统。

如图3所示，在本申请的一实施例中，所述低电平逻辑转高电平逻辑的高频levelshift电路系统包括如前述任意一个实施例中提及的低电平逻辑转高电平逻辑的高频levelshift电路10，以及处理器20。所述处理器20与所述低电平逻辑转高电平逻辑的高频levelshift电路10中的差分缓冲器160电连接。

具体地，第二电压源112可以设置为可以输出任意数值的电压，或者可以输出高电平电压和低电平电压，共两种电压。处理器20可以控制差分缓冲器160的第一输出端162和第二输出端163输出的电压信号自由切换电压数值，以控制第一输出端节点171和第二输出端节点172的翻转。可与理解，处理器20可以在两种工作模式之间切换，第一种工作模式，控制差分缓冲器160的第一输出端162输出高电平(即输出第一电压源112的电压值的电压)，控制差分缓冲器160的第二输出端163输出低电平(可以为0V)。第二种工作模式，控制差分缓冲器160的第一输出端162输出低电平(可以为0V)，控制差分缓冲器160的第二输出端163输出高电平(即输出第一电压源112的电压值的电压)。这样可以实现对第一输出端节点171和第二输出端节点172的翻转控制。

处理器20也可以控制第一输出端节点171和第二输出端节点172的翻转周期，以实现负载的工作需求。负载连接于第一输出端节点171和第二输出端节点172。负载也可以有2个，一个负载连接于第一输出端节点171，另一个负载连接于第二输出端节点172。

本实施例可以实现第一输出端节点171和第二输出端节点172的自由翻转控制。

以上所述实施例的各技术特征可以进行任意的组合，各方法步骤也并不做执行顺序的限制，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，包括：

第一电压源(111)，用于提供数值为第一电压值的电压；

第二电压源(112)，用于提供数值为第二电压值的电压；

第一MOS管(120)，与所述第一电压源(111)电连接；

第二MOS管(130)，与所述第一MOS管(120)电连接；

第三MOS管(140)，所述第三MOS管(140)的一端与所述第一MOS管(120)电连接，所述第三MOS管(140)的另一端接地；所述第三MOS管(140)还与所述第二MOS管(130)电连接；

第四MOS管(150)，所述第四MOS管(150)的一端与所述第二MOS管(130)电连接，所述第四MOS管(150)的另一端接地；所述第四MOS管(150)还与所述第一MOS管(120)电连接；差分缓冲器(160)，所述差分缓冲器(160)的输入端(161)与所述第二电压源(112)电连接，所述差分缓冲器(160)的第一输出端(162)与所述第三MOS管(140)电连接，所述差分缓冲器(160)的第二输出端(163)与所述第四MOS管(150)电连接；

第一输出端节点(171)，设置于所述第一MOS管(120)和所述第三MOS管(140)之间的连接链路上；

第二输出端节点(172)，设置于所述第二MOS管(130)和所述第四MOS管(150)之间的连接链路上；

第一调整管(180)，一端与所述第一电压源(111)电连接，另一端电连接于所述第二MOS管(130)和所述第二输出端节点(172)之间的连接链路；所述第一调整管(180)还与所述差分缓冲器(160)的第一输出端(162)电连接；所述第一调整管(180)还与所述第三MOS管(140)电连接；

第二调整管(190)，一端与所述第一电压源(111)电连接，另一端电连接于所述第一MOS管(120)和所述第一输出端节点(171)之间的连接链路；所述第二调整管(190)还与所述差分缓冲器(160)的第二输出端(163)电连接；所述第二调整管(190)还与所述第四MOS管(150)电连接。

2.根据权利要求1所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第一MOS管(120)和所述第二MOS管(130)均为PMOS管，所述第三MOS管(140)和所述第四MOS管(150)均为NMOS管。

3.根据权利要求2所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第一调整管(180)和所述第二调整管(190)均为NMOS管。

4.根据权利要求3所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第一MOS管(120)的源极(121)与所述第一电压源(111)电连接，所述第一MOS管(120)的漏极(122)与所述第三MOS管(140)的漏极(142)电连接，所述第一MOS管(120)的栅极(123)与所述第二MOS管(130)的漏极(132)电连接；

所述第二MOS管(130)的源极(131)与所述第一电压源(111)电连接，所述第二MOS管(130)的栅极(133)与所述第一MOS管(120)的漏极(122)电连接，第二MOS管(130)的漏极(132)与所述第四MOS管(150)的漏极(152)电连接；

所述第三MOS管(140)的源极(141)接地，所述第三MOS管(140)的栅极(143)与所述差分缓冲器(160)的第一输出端(162)电连接，所述第四MOS管(150)的源极(151)接地，所述第四MOS管(150)的栅极(153)与所述差分缓冲器(160)的第二输出端(163)电连接；

所述第一输出端节点(171)设置于所述第一MOS管(120)的漏极(122)和所述第三MOS管(140)的漏极(142)之间的连接链路上；

所述第二输出端节点(172)设置于所述第二MOS管(130)的漏极(132)和所述第四MOS管(150)的漏极(152)之间的连接链路上。

5.根据权利要求4所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第一调整管(180)的源极(181)电连接于第二MOS管(130)的漏极(132)与所述第二输出端节点(172)之间的连接线路，所述第二调整管(190)的源极(191)电连接于第一MOS管(120)的漏极(122)与所述第一输出端节点(171)之间的连接线路；

所述第一调整管(180)的栅极(183)与所述第三MOS管(140)的栅极(143)电连接，所述第二调整管(190)的栅极(193)与所述第四MOS管(150)的栅极(153)电连接；

所述第一调整管(180)的漏极(182)与所述第一电压源(111)电连接，所述第二调整管(190)的漏极(192)与所述第一电压源(111)电连接；

所述差分缓冲器(160)的第一输出端(162)电连接于所述第一调整管(180)的栅极(183)与所述第三MOS管(140)的栅极(143)之间的连接链路，所述差分缓冲器(160)的第二输出端(163)电连接于所述第二调整管(190)的栅极(193)与所述第四MOS管(150)的栅极(153)之间的连接链路。

6.根据权利要求5所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第二电压源(112)输出的电压信号的频率大于或等于1GHz。

7.根据权利要求6所述的低电平逻辑转高电平逻辑的高频levelshift电路，所述第一电压值大于所述第二电压值。

8.根据权利要求7所述的低电平逻辑转高电平逻辑的高频levelshift电路，所述第一电压值大于所述第三MOS管(140)和所述第一调整管(180)的导通阈值电压。

9.根据权利要求8所述的低电平逻辑转高电平逻辑的高频levelshift电路，其特征在于，所述第一电压值为1.8V，所述第二电压值为1V。

10.一种低电平逻辑转高电平逻辑的高频levelshift电路系统，其特征在于，包括：

如权利要求1-9中任意一项所述的低电平逻辑转高电平逻辑的高频levelshift电路(10)；

处理器(20)，与所述低电平逻辑转高电平逻辑的高频levelshift电路(10)中的差分缓冲器(160)电连接。

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