JP2019091518A

JP2019091518A - 不揮発性メモリのブロックデコーダ、および、レベルシフタ

Info

Publication number: JP2019091518A
Application number: JP2018213422A
Authority: JP
Inventors: 汝安蒋; Ru An Jiang; 雅▲ぶん▼ 張; ya wen Zhang
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2017-11-16
Filing date: 2018-11-14
Publication date: 2019-06-13
Anticipated expiration: 2038-11-14
Also published as: US20190147956A1; CN109801653A; JP6630803B2; CN109801653B; US10482966B2

Abstract

【課題】不揮発性メモリのブロックデコーダ、および、レベルシフタを提供する。【解決手段】不揮発性メモリのブロックデコーダは、レベルシフタ、および、デコーダを有する。第一トランジスタは、第一制御ノードに結合される制御端、出力ノードに結合される第一端、および、第一供給電圧に結合される第二端を有する。第二トランジスタは、第二制御ノードに結合される制御端、接地電圧に結合される第一端、および、出力ノードに結合される第二端を有する。第三トランジスタは、出力ノードに結合される制御端、第一ノードに結合される第一端、および、第二供給電圧に結合される第二端を有する。第四トランジスタは、第二制御ノードに結合される制御端、第一ノードに結合される第一端、および、出力ノードに結合される第二端を有する。【選択図】図１

Description

本発明は、ブロックデコーダ、および、レベルシフタに関するものであって、特に、総配置面積を減少させる不揮発性メモリのブロックデコーダ、および、レベルシフタに関するものである。

不揮発性メモリは、電力がオフになるとき、データを保持することができるフラッシュメモリを有する。データは、フラッシュメモリから何度も消去、あるいは、書き込みされる。フラッシュメモリは、幅広く、一般のデータ保存、および、コンピュータとその他のデジタル製品との間のデータ送信に用いられる。

フラッシュメモリは、複数のブロックを有する。各ブロックは、ブロックデコーダによってアクセス可能である。メモリの回路密度が増加するにつれて、ブロック、および、ブロックデータがさらに多くなり、よって、フラッシュメモリの製造、および、生産のために、さらに大きい配置面積が必要とされる。したがって、新規の解決手段を提案し、従来のフラッシュメモリの配置面積が大きいという問題を解決することが必要である。

本発明は、不揮発性メモリのブロックデコーダを提供する。

好ましい実施形態において、本発明のブロックデコーダは、レベルシフタ、および、デコーダを有する。レベルシフタは、第一トランジスタ、第二トランジスタ、第三トランジスタ、および、第四トランジスタを有する。第一トランジスタは、第一制御ノードに結合される制御端、出力ノードに結合される第一端、および、第一供給電圧に結合される第二端を有する。第二トランジスタは、第二制御ノードに結合される制御端、接地電圧に結合される第一端、および、出力ノードに結合される第二端を有する。第三トランジスタは、出力ノードに結合される制御端、第一ノードに結合される第一端、および、第二供給電圧に結合される第二端を有する。第四トランジスタは、第二制御ノードに結合される制御端、第一ノードに結合される第一端、および、出力ノードに結合される第二端を有する。デコーダは第三供給電圧に結合される。デコーダは第一制御電圧を第一制御ノードに出力し、第二制御電圧を第二制御ノードに出力する。

別の好ましい実施形態において、本発明は、レベルシフタを提供する。レベルシフタは、第一トランジスタ、第二トランジスタ、第三トランジスタ、および、第四トランジスタを有する。第一トランジスタは、第一制御ノードに結合される制御端、出力ノードに結合される第一端、および、第一供給電圧に結合される第二端を有する。第二トランジスタは、第二制御ノードに結合される制御端、接地電圧に結合される第一端、および、出力ノードに結合される第二端を有する。第三トランジスタは、出力ノードに結合される制御端、第一ノードに結合される第一端、および、第二供給電圧に結合される第二端を有する。第四トランジスタは、第二制御ノードに結合される制御端、第一ノードに結合される第一端、および、出力ノードに結合される第二端を有する。

本発明は、システム全体の信頼性を向上させ、回路レイアウトの総面積を減少させることができる。

本発明は、後続の詳細な説明と実施例と添付画面により十分に理解できる。

本発明の一実施形態による不揮発性メモリのブロックデコーダを示す図である。本発明の一実施形態による不揮発性メモリのブロックデコーダを示す図である。本発明の一実施形態によるレベルシフタを示す図である。

本発明の目的、特徴、および、長所を説明するため、本発明の実施形態、および、図面を以下に詳細に説明する。

明細書、および、請求項中で、ある用語が用いられて、特定素子を称する。当業者なら理解できるように、製造業者は、異なる名称により同一素子を称している可能性がある。この明細書、および、請求項は、名称の差異によって素子を区分することを意図しない。明細書、および、請求項中、用語“有する”と“含む”は無制限で用いられ、よって、“含むが限定されない”と解釈されるべきである。用語“ほぼ”は、値が許容可能な誤差範囲にあることを意味する。当業者は、技術的問題を解決するとともに、所定の誤差範囲内で、提案される技術的性能を達成することができる。また、用語“結合”は、間接的、あるいは、直接的な電気的接続を意味する。したがって、一装置が別の装置に結合される場合、その接続は、直接的な電気的接続である、あるいは、その他の装置、および、接続手段による間接的な電気的接続である。

図１は、本発明の一実施形態による不揮発性メモリのブロックデコーダ１００を示す図である。ブロックデコーダ１００は、フラッシュメモリ、たとえば、ＮＡＮＤフラッシュメモリ、あるいは、ＮＯＲフラッシュメモリに用いられる。ブロックデコーダ１００は、フラッシュメモリ中の複数のブロックの一つを選択、並びに、アクセスする。図１に示されるように、ブロックデコーダ１００は、レベルシフタ１１０、および、デコーダ１２０を有する。レベルシフタ１１０は、第一トランジスタＭ１、第二トランジスタＭ２、第三トランジスタＭ３、および、第四トランジスタＭ４を有する。

第一トランジスタＭ１、第二トランジスタＭ２、および、第三トランジスタＭ３は、それぞれ、任意の種類のＮ型トランジスタである。第四トランジスタＭ４は、任意の種類のＰ型トランジスタである。たとえば、第一トランジスタＭ１、第二トランジスタＭ２、および、第三トランジスタＭ３は、それぞれ、ＮＭＯＳトランジスタ（N-type Metal Oxide Semiconductor Field Effect Transistor）であってもよく、第四トランジスタＭ４は、ＰＭＯＳトランジスタ（P-type Metal Oxide Semiconductor Field Effect Transistor）であってもよい。特に、第一トランジスタＭ１、第二トランジスタＭ２、および、第四トランジスタＭ４は、それぞれ、エンハンスメント型トランジスタであってもよく、第三トランジスタＭ３はディプレッション型トランジスタであってもよい。

第一トランジスタＭ１は、第一制御ノードＮＣ１に結合され、第一制御電圧ＶＣ１を受信する制御端、出力ノードＮＯＵＴに結合される第一端、および、第一供給電圧ＶＤＤ１に結合される第二端を有する。第二トランジスタＭ２は、第二制御ノードＮＣ２に結合され、第二制御電圧ＶＣ２を受信する制御端、接地電圧ＶＳＳに結合される第一端、および、出力ノードＮＯＵＴに結合され、出力電圧ＶＯＵＴを出力する第二端を有する。第三トランジスタＭ３は、出力ノードＮＯＵＴに結合され、出力電圧ＶＯＵＴを受信する制御端、第一ノードＮ１に結合される第一端、および、第二供給電圧ＶＤＤ２に結合される第二端を有する。第四トランジスタＭ４は、第二制御ノードＮＣ２に結合され、第二制御電圧ＶＣ２を受信する制御端、第一ノードＮ１に結合される第一端、および、出力ノードＮＯＵＴに結合され、出力電圧ＶＯＵＴを出力する第二端を有する。注意すべきことは、上述の各トランジスタにおいて、制御端はトランジスタのゲート、第一端と第二端の一者は、トランジスタのソース、および、第一端と第二端のもう一者はトランジスタのドレインであることである。図１のソースの符号（各トランジスタの矢印）は参照のためにだけ用いられる。実際のところ、トランジスタに供給される異なる電圧のために、トランジスタのソースとドレインは互いに交換され得る。

デコーダ１２０は、第三供給電圧ＶＤＤ３に結合されて、第一制御電圧ＶＣ１を第一制御ノードＮＣ１に出力するとともに、第二制御電圧ＶＣ２を第二制御ノードＮＣ２に出力する。第一制御電圧ＶＣ１、および、第二制御電圧ＶＣ２は、相補ロジックレベルを有する。たとえば、第一制御電圧ＶＣ１が、第三供給電圧ＶＤＤ３に等しい場合（すなわち、高ロジックレベル“１”）、第二制御電圧ＶＣ２は、接地電圧ＶＳＳに等しい（すなわち、低ロジックレベル“０”）。反対に、第一制御電圧ＶＣ１が、接地電圧ＶＳＳに等しい場合（すなわち、低ロジックレベル“０”）、第二制御電圧ＶＣ２は、第三供給電圧ＶＤＤ３に等しい（すなわち、高ロジックレベル“１”）。

ブロックデコーダ１００の操作原理は以下のように示される。対応するブロックが選択される場合、第一制御電圧ＶＣ１は高ロジックレベル、第二制御電圧ＶＣ２は低ロジックレベルなので、第一トランジスタＭ１をオンにして、第二トランジスタＭ２をオフにする。このとき、出力ノードＮＯＵＴの出力電圧ＶＯＵＴは、相対的高電圧レベル、および、第二制御電圧ＶＣ２は、相対的低電圧レベルなので、第三トランジスタＭ３、および、第四トランジスタＭ４がともにオンになって、正のフィードバックループを形成する。正のフィードバックループは、出力電圧ＶＯＵＴが、第二供給電圧ＶＤＤ２に等しく、あるいは、ほぼ等しくなるまで、継続的に、出力電圧ＶＯＵＴを引き上げる。注意すべきことは、第二供給電圧ＶＤＤ２が、通常、第一供給電圧ＶＤＤ１、および、第三供給電圧ＶＤＤ３よりかなり高いことである。たとえば、第二供給電圧ＶＤＤ２は、第一供給電圧ＶＤＤ１、あるいは、第三供給電圧ＶＤＤ３の少なくとも四倍である。たとえば、第一供給電圧ＶＤＤ１、および、第三供給電圧ＶＤＤ３は、それぞれ、約４Ｖ〜約７Ｖ、第二供給電圧ＶＤＤ２は約３０Ｖである。しかし、これらの電圧範囲は単なる例であり、本発明はこれに限定されない。一方、対応するブロックが選択されないとき、第一制御電圧ＶＣ１は、低ロジックレベルであり、第二制御電圧ＶＣ２は、高ロジックレベルであるので、第一トランジスタＭ１をオフにして、第二トランジスタＭ２をオンにする。このとき、出力ノードＮＯＵＴの出力電圧ＶＯＵＴは、相対的低電圧レベル、および、第二制御電圧ＶＣ２は、相対的高電圧レベルであるので、第三トランジスタＭ３、および、第四トランジスタＭ４は、ともに、少なくとも部分的にオフになる。したがって、オンになった第二トランジスタＭ２は、さらに、出力ノードＮＯＵＴの出力電圧ＶＯＵＴを、接地電圧ＶＳＳ（たとえば、０Ｖ）に引き下げることができる。

さらに、ブロックデコーダ１００の操作パフォーマンスを改善するため、その要素パラメータは以下の式（１）と（２）のように設定される。

ＶＤＤ３≧｜ＶＤＥＰ｜ …………………………………………………………… （１）
式中、“ＶＤＤ３”は、第三供給電圧ＶＤＤ３の電圧レベル、“ＶＤＥＰ”は、第三トランジスタＭ３のスレショルド電圧の電圧レベルを示す。つまり、第三供給電圧ＶＤＤ３は、第三トランジスタＭ３のスレショルド電圧ＶＤＥＰの絶対値以上である。

第三トランジスタＭ３は、ディプレッション型トランジスタであるので、そのスレショルド電圧ＶＤＥＰは、通常、負値（すなわち、＜０、例えば、−３Ｖ）である。対応するブロックが選択されないとき、第三トランジスタＭ３、および、第四トランジスタＭ４はオフにして、第二供給電圧ＶＤＤ２が出力ノードＮＯＵＴに送信されないようにしなければならない。これにより、第三供給電圧ＶＤＤ３が、第三トランジスタＭ３のスレショルド電圧ＶＤＥＰの絶対値以上に設計される場合、第二制御電圧ＶＣ２の高ロジックレベルは十分に高くなければならない。第四トランジスタＭ４を完全にオフにして、出力電圧ＶＯＵＴが第二供給電圧ＶＤＤ２に影響されるのを確実に防止する。

ＶＤＤ３−ＶＤＤ１≧ＶＴＨ …………………………………………………… （２）
式中、“ＶＤＤ３”は、第三供給電圧ＶＤＤ３の電圧レベルを示し、“ＶＤＤ１”は、第一供給電圧ＶＤＤ１の電圧レベルを示し、“ＶＴＨ”は、第一トランジスタＭ１のスレショルド電圧の電圧レベルを示す。つまり、第三供給電圧ＶＤＤ３は、第一供給電圧ＶＤＤ１より高く、第三供給電圧ＶＤＤ３と第一供給電圧ＶＤＤ１間の電圧差は、第一トランジスタＭ１のスレショルド電圧ＶＴＨ以上である。

第一トランジスタＭ１がエンハンスメント型トランジスタであるので、そのスレショルド電圧ＶＴＨは、通常、正値（すなわち、＞０、たとえば、＋１Ｖ）である。対応するブロックが選択されるとき、第三トランジスタＭ３はオンになって、正のフィードバックループを形成しなければならない。これにより、第三供給電圧ＶＤＤ３から第一供給電圧ＶＤＤ１を引いた後、まだ、第一トランジスタＭ１のスレショルド電圧ＶＴＨ以上であるように設計されている場合、高ロジックレベルを送信する第一トランジスタＭ１のゲート−ソース電圧ドロップが相殺される（すなわち、第一トランジスタＭ１がオンであるとき、第一トランジスタＭ１のソースの出力電圧ＶＯＵＴは、通常、第一トランジスタＭ１のゲートの第一制御電圧ＶＣ１より低く、それらの間の電圧差は、第一トランジスタＭ１のスレショルド電圧ＶＴＨにほぼ等しい）。第三トランジスタＭ３を完全にオンにして、すぐに、出力電圧ＶＯＵＴを第二供給電圧ＶＤＤ２に確実に引き上げる。

いくつかの実施形態において、第一トランジスタＭ１のゲート長さ（“チャネル長”とも称される）は、第二トランジスタＭ２のゲート長さより長いので、第一トランジスタＭ１は、その第一端と第二端の高い電圧（すなわち、第一供給電圧ＶＤＤ１、および／または、第二供給電圧ＶＤＤ２）を許容する。多くの実験結果にしたがって、要素パラメータの上記設定が計算、並びに、決定される。実用的測定法にしたがって、ブロックデコーダ１００のシステム全体の信頼性を効果的に向上させる。

システム全体の高い信頼性に加え、本発明は、従来の技術と比べて、以下の長所を有する。まず第一に、本発明において、第一トランジスタＭ１、および、第二トランジスタＭ２は、ともに、エンハンスメント型トランジスタであるので、第一トランジスタＭ１、および、第二トランジスタＭ２は、半導体製造プロセス中に、同じ半導体ウェルを共有し、よって、レベルシフタ１１０の配置面積がさらに縮小できる。注意すべきことは、従来のレベルシフタが、常に、二個以上のディプレッション型トランジスタを必要とすることと、ディプレッション型トランジスタが、エンハンスメント型トランジスタと、半導体ウェルを共有することができないので、従来の設計では配置面積を占有することと、である。さらに、本発明において、対応するブロックが選択されず、且つ、第二制御電圧ＶＣ２が高ロジックレベルであるとき、出力ノードＮＯＵＴは、単一の第二トランジスタＭ２により、接地電圧ＶＳＳに結合されて、これにより、出力電圧ＶＯＵＴの接地信頼性を向上させる。比較すると、従来の設計の出力ノードは、通常、複数のトランジスタにより、接地電圧に結合される。直列に結合される複数のトランジスタの総抵抗が相対的に高いので、従来の設計は、接地メカニズムが不安定であるという欠点がある。よって、レベルシフタ１１０は、従来の技術の様々な問題を解決するのに用いることができる。

異なるユーザーの要求に符合させるため、デコーダ１２０は、様々な回路で実施される。以下の実施形態は、デコーダ１２０の可能な回路配置を説明する。理解できることは、これらの回路が単なる例であり、本発明の範囲を限定するものではないことである。

図２は、本発明の一実施形態による不揮発性メモリのブロックデコーダ２００を示す図である。図２は図１に類似する。図２の実施形態において、ブロックデコーダ２００は、レベルシフタ１１０、および、デコーダ２２０を有する。デコーダ２２０は、第五トランジスタＭ５、第六トランジスタＭ６、第七トランジスタＭ７、第八トランジスタＭ８、第九トランジスタＭ９、第十トランジスタＭ１０、および、インバータ２３０を有する。レベルシフタ１１０の構造と機能は、図１の実施形態ですでに記述している。図２に示されるように、第五トランジスタＭ５、第九トランジスタＭ９、および、第十トランジスタＭ１０は、それぞれ、任意の種類のＰ型トランジスタであってもよく、第六トランジスタＭ６、第七トランジスタＭ７、および、第八トランジスタＭ８は、それぞれ、任意の種類のＮ型トランジスタであってもよい。たとえば、第五トランジスタＭ５、第九トランジスタＭ９、および、第十トランジスタＭ１０は、それぞれ、ＰＭＯＳトランジスタであってもよく、第六トランジスタＭ６、第七トランジスタＭ７、および、第八トランジスタＭ８は、それぞれ、ＮＭＯＳトランジスタであってもよい。特に、第五トランジスタＭ５、第六トランジスタＭ６、第七トランジスタＭ７、第八トランジスタＭ８、第九トランジスタＭ９、および、第十トランジスタＭ１０は、それぞれ、エンハンスメント型トランジスタであってもよい。

第五トランジスタＭ５は、第一入力ノードＮＩＮ１に結合される制御端、第三供給電圧ＶＤＤ３に結合される第一端、および、第二制御ノードＮＣ２に結合される第二端を有する。第六トランジスタＭ６は、第一入力ノードＮＩＮ１に結合される制御端、第二ノードＮ２に結合される第一端、および、第二制御ノードＮＣ２に結合される第二端を有する。第七トランジスタＭ７は、第二入力ノードＮＩＮ２に結合される制御端、第三ノードＮ３に結合される第一端、および、第二ノードＮ２に結合される第二端を有する。第八トランジスタＭ８は、第三入力ノードＮＩＮ３に結合される制御端、接地電圧ＶＳＳに結合される第一端、および、第三ノードＮ３に結合される第二端を有する。第九トランジスタＭ９は、第二入力ノードＮＩＮ２に結合される制御端、第三供給電圧ＶＤＤ３に結合される第一端、および、第二制御ノードＮＣ２に結合される第二端を有する。第十トランジスタＭ１０は、第三入力ノードＮＩＮ３に結合される制御端、第三供給電圧ＶＤＤ３に結合される第一端、および、第二制御ノードＮＣ２に結合される第二端を有する。注意すべきことは、上述の各トランジスタにおいて、制御端はトランジスタのゲート、第一端と第二端の一者はトランジスタのソース、第一端と第二端のもう一者はトランジスタのドレインであることである。図２のソースの符号（各トランジスタの矢印）は参考のためだけに用いられる。実際のところ、トランジスタのソースとドレインは、トランジスタに供給される異なる電圧のために、互いに交換され得る。インバータ２３０は第三供給電圧ＶＤＤ３に結合される。インバータ２３０は、第二制御ノードＮＣ２に結合される入力端、および、第一制御ノードＮＣ１に結合される出力端を有する。一般に、デコーダ２３０は、第一入力ノードＮＩＮ１の電圧、第二入力ノードＮＩＮ２の電圧、および、第三入力ノードＮＩＮ３の電圧にしたがって、第一制御ノードＮＣ１の第一制御電圧ＶＣ１、および、第二制御ノードＮＣ２の第二制御電圧ＶＣ２を決定する。インバータ２３０が、第二制御ノードＮＣ２と第一制御ノードＮＣ１との間に結合されるので、第一制御電圧ＶＣ１、および、第二制御電圧ＶＣ２は、相補ロジックレベルを有さなければならない。たとえば、高ロジックレベルは第三供給電圧ＶＤＤ３に等しくてもよく、低ロジックレベルは接地電圧ＶＳＳに等しくてもよい。図２のブロックデコーダ２００の別の特徴は、図１のブロックデコーダ１００と類似する。したがって、二個の実施形態は、同じレベルのパフォーマンスを達成することができる。

図３は、本発明の一実施形態によるレベルシフタ１１０を示す図である。レベルシフタ１１０の構造と機能は、図１の実施形態ですでに記述されている。図３の実施形態において、レベルシフタ１１０は単独で用いられる。あるいは、レベルシフタ１１０は、デコーダ１２０，２２０以外のその他の回路と一緒に用いられてもよく、同様に操作パフォーマンスを提供することができる。

本発明は、新規のブロックデコーダ、および、レベルシフタ設計を提案する。従来の技術と比較して、本発明の提案設計は、少なくとも、システム全体の信頼性を向上させ、回路レイアウトの総面積を縮小させる長所を有する。よって、本発明は、様々なフラッシュメモリデバイス中への応用に適する。

注意すべきことは、上述の要素パラメータと範囲が、本発明の制限条件ではないことである。設計者は、異なる要求にしたがって、これらのパラメータを調整することができる。本発明のブロックデコーダ、および、レベルシフタは、図１〜図３の構成に限定されない。本発明は、単に、図１〜図３の任意の一つ以上の実施形態の任意の一つ以上の特徴を有するだけである。つまり、図面で表示される特徴の全てが、本発明のブロックデコーダとレベルシフタで実施されるわけではない。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができる。

１００，２００…ブロックデコーダ
１１０…レベルシフタ
１２０，２２０…デコーダ
２３０…インバータ
Ｍ１…第一トランジスタ
Ｍ２…第二トランジスタ
Ｍ３…第三トランジスタ
Ｍ４…第四トランジスタ
Ｍ５…第五トランジスタ
Ｍ６…第六トランジスタ
Ｍ７…第七トランジスタ
Ｍ８…第八トランジスタ
Ｍ９…第九トランジスタ
Ｍ１０…第十トランジスタ
Ｎ１…第一ノード
Ｎ２…第二ノード
Ｎ３…第三ノード
ＮＣ１…第一制御ノード
ＮＣ２…第二制御ノード
ＮＯＵＴ…出力ノード
ＶＣ１…第一制御電圧
ＶＣ２…第二制御電圧
ＶＤＤ１…第一供給電圧
ＶＤＤ２…第二供給電圧
ＶＤＤ３…第三供給電圧
ＶＯＵＴ…出力電圧
ＶＳＳ…接地電圧

Claims

不揮発性メモリのブロックデコーダであって、レベルシフタとデコーダとを有し、
前記レベルシフタは、
第一制御ノードに結合される制御端、出力ノードに結合される第一端、および、第一供給電圧に結合される第二端を有する第一トランジスタと、
第二制御ノードに結合される制御端、接地電圧に結合される第一端、および、前記出力ノードに結合される第二端を有する第二トランジスタと、
前記出力ノードに結合される制御端、第一ノードに結合される第一端、および、第二供給電圧に結合される第二端を有する第三トランジスタと、
前記第二制御ノードに結合される制御端、前記第一ノードに結合される第一端、および、前記出力ノードに結合される第二端を有する第四トランジスタと、を有し、
前記デコーダは、第三供給電圧に結合され、第一制御電圧を前記第一制御ノードに出力し、第二制御電圧を前記第二制御ノードに出力することを特徴とする不揮発性メモリのブロックデコーダ。
前記第一制御電圧、および、前記第二制御電圧は、相補ロジックレベルを有することを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記第一トランジスタ、前記第二トランジスタ、および、前記第三トランジスタは、それぞれ、ＮＭＯＳトランジスタ（N-type Metal Oxide Semiconductor Field Effect Transistor）であって、前記第四トランジスタは、ＰＭＯＳトランジスタ（P-type Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記第一トランジスタ、前記第二トランジスタ、および、前記第四トランジスタは、それぞれ、エンハンスメント型トランジスタであって、前記第三トランジスタは、ディプレッション型トランジスタであることを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記第三供給電圧は、前記第三トランジスタのスレショルド電圧の絶対値以上であることを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記第三供給電圧は、前記第一供給電圧より高いことを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記第三供給電圧と前記第一供給電圧との間の電圧差は、前記第一トランジスタのスレショルド電圧以上であることを特徴とする請求項６に記載の不揮発性メモリのブロックデコーダ。
前記第二供給電圧は、前記第一供給電圧、あるいは、前記第三供給電圧の少なくとも四倍であることを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記デコーダは、
第一入力ノードに結合される制御端、前記第三供給電圧に結合される第一端、および、前記第二制御ノードに結合される第二端を有する第五トランジスタと、
前記第一入力ノードに結合される制御端、第二ノードに結合される第一端、および、前記第二制御ノードに結合される第二端を有する第六トランジスタと、
第二入力ノードに結合される制御端、第三ノードに結合される第一端、および、前記第二ノードに結合される第二端を有する第七トランジスタと、
第三入力ノードに結合される制御端、前記接地電圧に結合される第一端、および、前記第三ノードに結合される第二端を有する第八トランジスタと、
を有することを特徴とする請求項１に記載の不揮発性メモリのブロックデコーダ。
前記デコーダは、さらに、
前記第二入力ノードに結合される制御端、前記第三供給電圧に結合される第一端、および、前記第二制御ノードに結合される第二端を有する第九トランジスタと、
前記第三入力ノードに結合される制御端、前記第三供給電圧に結合される第一端、および、前記第二制御ノードに結合される第二端、を有する第十トランジスタと、
前記第三供給電圧に結合され、前記第二制御ノードに結合される入力端、および、前記第一制御ノードに結合される出力端を有するインバータと、
を有することを特徴とする請求項９に記載の不揮発性メモリのブロックデコーダ。
前記第五トランジスタ、前記第九トランジスタ、および、前記第十トランジスタは、それぞれ、ＰＭＯＳトランジスタ（P-type Metal Oxide Semiconductor Field Effect Transistor）であって、前記第六トランジスタ、前記第七トランジスタ、および、前記第八トランジスタは、それぞれ、ＮＭＯＳトランジスタ（N-type Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１０に記載の不揮発性メモリのブロックデコーダ。
レベルシフタであって、
第一制御ノードに結合される制御端、出力ノードに結合される第一端、および、第一供給電圧に結合される第二端を有する第一トランジスタと、
第二制御ノードに結合される制御端、接地電圧に結合される第一端、および、前記出力ノードに結合される第二端を有する第二トランジスタと、
前記出力ノードに結合される制御端、第一ノードに結合される第一端、および、第二供給電圧に結合される第二端を有する第三トランジスタと、
前記第二制御ノードに結合される制御端、前記第一ノードに結合される第一端、および、前記出力ノードに結合される第二端を有する第四トランジスタと、
を有することを特徴とするレベルシフタ。
前記第一制御ノードの第一制御電圧、および、前記第二制御ノードの第二制御電圧は、相補ロジックレベルを有することを特徴とする請求項１２に記載のレベルシフタ。
前記第一トランジスタ、前記第二トランジスタ、および、前記第三トランジスタは、それぞれ、ＮＭＯＳトランジスタ（N-type Metal Oxide Semiconductor Field Effect Transistor）であって、前記第四トランジスタは、ＰＭＯＳトランジスタ（P-type Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第一トランジスタ、前記第二トランジスタ、および、前記第四トランジスタは、それぞれ、エンハンスメント型トランジスタであって、前記第三トランジスタは、ディプレッション型トランジスタであることを特徴とする請求項１２に記載のレベルシフタ。