KR930002574B1 - 워드라인 구동회로 - Google Patents

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Abstract

내용 없음.

Description

워드라인 구동회로
제1도는 종래 워드라인 구동회로도
제2도는 제1도에서의 타이밍도
제3도는 본 발명에 따른 워드라인 구동회로도
제4도는 제3도에서의 타이밍도
제5도는 본 발명에 따른 VPP레벨 쉬프터 회로도
* 도면의 주요부분에 대한 부호의 설명
1 : 낸드게이트 2 : 인버터
3, 4, 7 : 엔모스 트랜지스터 5, 6 : 피모스 트랜지스터
100-100n : 메모리셀 9 : 스토리지 캐패시터
8 : 워드라인 10-10n : 비트라인
본 발명은 모스메모리(Mos Memory)의 워드라인 구동(Word Line Drive)에 관한 것으로, 특히 DRAM의 워드라인 구동에 있어서 가속회로(Accelerator)를 사용하여 워드라인 구동전압을 셀동작 전압(Cell Operating Voltage) 이상으로 증대시키도록 한 워드라인 구동회로에 관한 것이다.
종래의 워드라인 구동회로는 제1도에 도시된 바와같이 낸드게이트(1)로 구성되는 디코더(Decoder)와 인버터(2), 엔모스(N Mos) 트랜지스터(3,4,7)로 구성되어지며, 이들이 노드(N4)에 연결되는 워드라인(8)을 구동시키도록 되어 있다.
한편 워드라인(8)에는 메모리셀(100-100n)이 메모리 구성에 따라 수개에서 수만개가 동일 워드라인(8)에 반복되어 연결되어지고, 워드라인(8)은 이 메모리셀에 달려있는 트랜지스터를 구동하는 것이다.
제2도는 상기 구성의 동작상태를 도시한 타이밍도로서, 이를 참고로 제1도의 동작상태를 상세히 설명하면 다음과 같다.
제1도에서 다수의 어드레스 입력신호(Axi-Axn)가 로우(Low), 즉 동작하지 않는 상태에서는 제2도에서와 같이 노드(N1)는 하이(High), 노드(N2-N4)는 로우가 되어 워드라인(8)이 오프(off) 상태인 로울로되어 있다가 동작을 위해 다수의 어드레스(Axi-Axn)가 모두 하이상태가 되면 낸드게이트(1)의 츨력은 로우가 되고, 이때는 로우 상태인 노드(n1)에 의해 엔모스 트랜지스터(7)가 오프되고, 노드(N2)가 인버터(2)에 의해 하이상태가 되며, 전원전압(VDD)에 의해 엔모오스 트랜지스터(3)가 온상태이므로 노드(N3) 또한 하이상태가 된다.
한편 입력(I1)은 필요에 따라 인가시간의 변경이 가능하며 워드라인(8)을 전원전압(VDD) 보다 높게 하기위해 "VDD+△V" 만큼 큰 입력신호가 RAM에 통상적으로 인가된다.
이렇게 입력신호(I1)가 인가되면 제1도에서 점선으로 연결된 기생 캐패시터(C1,C2: 실제로 만들어지는것이 아니고 MOS Process 특성상 기생적으로 생성성되는 것임)에 의해 노드(N6)의 전압이 전원전압(VDD)보다 높게 승압(Boosting) 된다.
한편, 노드(N2) 전압 및 엔모오스 트랜지스터(3)의 게이트 전압(VDD)에 의해 노드(n3)에서 노드(N2)로 전류의 경로가 발생치 않아 노드(N3)의 승압된 전압은 유지가 되므로 입력(I1)의 전압 "VDD"보다 높은 입력신호가 엔모스 트랜지스터(4)를 통해 워드라인(8)에 전달된다.
그러나 워드라인에는 많은 셀들이 연결되어 있으므로 상기와 같은 종래의 기술구성에 있어서는 워드라인 동일 선상에서 입력측과 끝지점간의 시간지연에 의한 동작 특성차이가 심하며, 입력신호(I1)의 높은 전압이 워드라인(8)에 인가되기 위해 엔모스 트랜지스터(3)가 추가되며 큰 전류를 흘려야 하는 엔모오스 트랜지스터(4)가 상대적으로 많은 압력을 받아 엔모오스 트랜지스더(3,4)가 커지면서 신호전송이 지연된다.
또한 입력신호(Il)가 메모리에서 한번에 많은 워드라인에 공통으로 쓰여 큰 부하가 발생하고 이들을 전구구동하기 위한 높은 전압을 발생시키는 전압 증폭회로의 설계에도 많은 어려움이 발생하는 문제점이 있었다.
이에 따라 상기한 문제점을 제거한 본 발명에 따른 워드라인 구동회로의 기술구성을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도는 본 발명 실시예의 워드라인 구동회로도로써, 다수의 어드레스 입력신호(Axi-Axn)가 인가되어 디코딩하는 낸드게이트(1)와, 낸드게이트(1)의 출력을 반전시키는 인버터(2)와, 인터버(2)의 출력신호에 따라 입력신호(I1)를 복수개의 메모리 셀(100-100n)이 구성된 워드라인(8)에 스위칭하는 엔모스트랜지스터(3)와, 낸드케이트(1)의 출력신호에 따라 워드라인(8)을 스위칭하는 엔모드 트랜지스터(4)와, 피모스 트랜지스터(5,6) 및 엔모스트랜지스터(7)로 이루어져 워드라인(8)을 구성하는 노드(N3)에 전압을 가속하는 워드라인 가속회로(11)로 구성되며 워드라인 가속회로
(11)는 워드라인(8)을 구성하는 노드(N3)에 엔모스(N Mos)트랜지스터(7)의 케이트 전극과 피모스(P Mos)트랜지스터(5)의 드레인 전극을 연결하고 엔모스 트랜지스터(7)의 소오스 전극과 피모스 트랜지스터(5)의 게이트 전극에 피모스 트랜지스터(6)의 드레인 전극을 연결하고, 피모스 트랜지스터(6)의 게이트 전극과 엔모스 트랜지스터(7)의 드레인 전극을 접지시키며, 피모스 트랜지스터(5,6)의 소오스 전극에 각각 입력신호(I2)와 전원(VDD)이 인가되도록 되어 있다.
한편, 제4도는 본 발명에 따른 타이밍도로써, 제4도에서 점선(…)부분은 더욱 효과적인 회로동작이 가능한 것을 표시한 것이며, 이 점쇄선(…)은 레벨(VDD-△V')을 표시한 것이다.
여기서 △V 및 △V'는 통상의 모스트랜지스터에서 문턱전압이나 이와 거의 비슷한 전압 레벨을 표시하며, 입력신호(11, I2)는 제5도와 같이 프리디코딩(Predecoding) 신호(RF)에 의해 VPP레벨 쉬프터(levelshifter)를 통해 인출된 것으로 DRAM 등 전체회로에서 적절한 시간에 제공할 수 있는 신호로서 통상 단위동작 회로를 위해 임의로 제공할 수 있는 신호이다.
이와같은 구성을 갖는 본 발명의 워드라인 구동회로 동작상태를 제4도에 도시된 타이밍도를 참고로 상세히 설명하면 다음과 같다.
제3도에서 어드레스 입력신호(Axi-Axn)가 로우에서 하이로 되면 노드(N1)가 로우로 되면서 모스 트랜지스터(4)를 오프시킨다.
이때 트랜지스터(4)가 오프되는 순간까지 로우상태인 노드(N3)에 의해 트랜지스터(7)는 오프이고, 풀-업(Pu11-Up) 트랜지스터(6)는 온상태이므로 피모스 트랜지스터(5)는 오프되어 입력신호(I2)에 관계없이 노드(N3)는 루우상태를 유지하다가 로우상태의 노드(N1)에 의해 노드(N2)가 하이가 되고 이로서 엔모스트랜지스터(3)가 온되고 입력신호(I1)가 노드(N3)에 전달되어 노드(N3)가 이로 풀-업(VDD-VT)되기 시작한다.
계속하여 본 발명에서는 승압을 필요로 하지 않음으로 시간지연이 필요없이 제3도에서 노드(N3)가 풀업되는 엔모스 트랜지스터(7)의 문턱전압을 넘게 되면, 트랜지스터(7)가 온되어 노드(N4)가 로우로 되고, 이때 피모스 트랜지스터(5)가 온되어 입력신호(I2) "V+△V"가 노드(n3)로 전달된다.
즉, 이때에는 트랜지스터(3,5)가 동시에 워드라인(8)을 양 끝점에서 풀-업 시킴으로서 동일선상의 워드라인(8) 시간지연 차이를 극소화하며 트랜지스터(5)가 피모스로 구성되어져 "VDD+△V"의 전압을 워드라인에 인가하므로 부스팅(Boosting)이 필요없게 된다.
워드라인(WL) 풀-다운(Puli-Down)사에는 입력신호(I2)가 로우로 되고 따라서 피모스 트랜지스터(5)가 풀-다운 트랜지스터로 동작하여 노드(n3)를 로우로 끌어당기며 동시에 노드(n1)가 하이로 되어 엔모 트랜지스더(4)를 온시키므로 엔모오스 트랜지스터(4)를 통해서도 노드(N3)는 풀-다운 시간 지연이 최소화되도록 동작한다.
또한 노드(n3)가 로우로 되면 엔모스 트랜지스터(7)도 오프되고 피모스 트랜지스터(6)의 풀-다운에 의해 노드(n4)가 하이 상태로 되어 트랜지스터(5)가 오프되므로 초기상태로 다시 돌아가 동작을 완료한다.
이와같이 본 발명에 다른 워드라인 구동회로는 메모리 장치에서 레이아웃(Layout)이 어려운 워드라인 구동회로를 분리하여 레이아웃 면적을 최소화 할 수 있고, 워드라인의 풀다운/풀업시 시간지연을 방지할 수 있으며, 따라서 고속억세스(Access) 메모리 설계가 가능하고 트랜지스터들의 동작을 최적의 상태에서 일으키므로 전력소비도 최소화 할 수 있는 효과를 갖는다.

Claims (3)

  1. 어드레스 입력신호(Axi-Axn)를 인가받는 낸드게이트(1)의 출력단을 엔모스 트랜지스터(4)의 게이트에 연결함과 동시에 인버터(2)를 통해 엔모스 트랜지스터(3)의 게이트에 연결하고, 입력신호(I1)를 인가받는 상기 엔모스 트랜지스터(3)와 소오스 전원(VSS)에 연결된 엔모스 트랜지스터(4)의 접속단(N3)을 메모리셀(100-100n)의 워드라인(8)에 연결한 구성회로 반대쪽 워드라인에 가속회로(11)를 부가한 것을 특징으로 하는 워드라인 구동회로.
  2. 제1항에 있어서, 입력신호(I2)를 인가받는 피모스 트랜지스터(5)와 소오스 전원(VSS)에 연결된 엔모스 트랜지스터(7)의 게이트를 워드라인(8)에 연결하고, 게이트가 소오스 전원(VSS)에 접속된 피모스 트랜지스터(6)를 상기 피모스 트랜지스터(5)의 게이트와 엔모스 트랜지스터(7)에 연결하여 구성한 가속회로(11)를 포함하는 것을 특징으로 하는 워드라인 구동회로.
  3. 제2항에 있어서, 피모스 트랜지스터(5)를 풀-업과 풀-다운 양 방향 구동이 되도록 한 것을 특징으로 하는 워드라인 구동회로.
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