CN104335280B - 负电压发生器 - Google Patents

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Abstract

公开了不需要电平移位器或AC耦合电容器的负电压发生器。在示例性设计中，负电压发生器包括第一、第二、第三和第四开关、电容器和控制电路。第一开关耦合在输入节点和第一节点之间。第二开关耦合在第一节点和电路接地之间。第三开关耦合在第二节点和电路接地之间。第四开关耦合在第二节点和输出节点之间。输入节点接收正电压，输出节点提供负电压。电容器耦合在第一和第二节点之间。控制电路(例如反相器)使用第二节点处的负电压电平来为第三开关生成具有正电压电平和负电压电平的控制信号。

Description

负电压发生器
根据35U.S.C.§119的优先权要求
本专利申请要求于2012年6月8日提交且被转让给本申请受让人并因而通过援引明确纳入于此的题为“Negative voltage generator(负电压发生器)”的临时申请No.61/657,307的优先权。
背景
I.领域
本公开内容一般涉及电子器件，尤其涉及负电压发生器。
II.背景技术
电子设备(例如蜂窝电话)可以包括电压发生器，该电压发生器接收第一电压并且生成不同于第一电压的第二电压。例如，电压发生器可以是接收正电压并且生成负电压的负电压发生器。负电压发生器可以用开关来实现，这些开关可以受控制以对电容器进行充电和放电以便获得负电压。这些开关中的一些开关可以观察到正电压电平，而其他开关可以观察到负电压电平。以高效方式为这些开关生成控制信号是有挑战性的。
附图简述
图1A示出开关电容器负电压发生器。
图1B示出用于图1A中的负电压发生器的控制信号。
图2A示出用金属氧化物半导体(MOS)晶体管实现的负电压发生器。
图2B示出用于图2A中的负电压发生器的控制信号。
图3示出具有不用电平移位器生成的控制信号的负电压发生器。
图4示出用于图3中的负电压发生器的控制信号。
图5和6示出由升压电路和负电压发生器组成的升压/负电压发生器。
图7示出无线通信设备的框图。
图8示出发射机的框图。
图9示出多个开关的示意图。
图10示出用于生成负电压的过程。
详细描述
以下阐述的详细描述旨在作为本公开的示例性设计的描述，而无意表示可在其中实践本公开的仅有设计。术语“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何设计不必被解释为优于或胜过其他设计。本详细描述包括具体细节以提供对本公开的示例性设计的透彻理解。对于本领域技术人员将明显的是，没有这些具体细节也可实践本文描述的示例性设计。在一些实例中，公知的结构和器件以框图形式示出以免湮没本文中给出的示例性设计的新颖性。
本文公开了不需要电平移位器或AC耦合电容器并且能在集成电路(IC)上高效地实现的负电压发生器。这些负电压发生器可以具有各种优点，诸如减少的功率消耗、较低的成本、较小的电路面积、较快的运行速度等。负电压发生器可用于各种应用，诸如用于控制开关、用于对需要负电源电压的逻辑电路供电、等等。
图1A示出用开关电容器电路实现的负电压发生器100的示意图。在发生器100内，开关122耦合在发生器100的输入端和节点A之间。开关124耦合在节点A和电路接地之间。具有电容C1的电容器132耦合在节点A和节点B之间。开关126耦合在节点B和电路接地之间。开关128耦合在节点B和发生器100的输出端之间。开关122和126受CLK_A控制信号控制，并且开关124和128受CLK_B控制信号控制。具有电容C2的电容器134耦合在发生器100的输出端和电路接地之间。正电压(Vpos)被提供给发生器100的输入端，且负输出电压(Vneg)由发生器100的输出端提供。
图1B示出用于图1A中的负电压发生器100的控制信号的时序图。CLK_A信号在时钟信号的第一相位θ1期间处于逻辑高，并且在其余时间处于逻辑低。CLK_B信号在时钟信号的第二相位θ2期间处于逻辑高，并且在其余时间处于逻辑低。如图1B所示，第一相位与第二相位不重叠。
再参照图1A，负电压发生器100如下工作。在第一相位θ1期间，CLK_A信号处于逻辑高，CLK_B信号处于逻辑低，开关122和126闭合，开关124和128打开。电容器132的底板经由开关126连接至电路接地，Vpos电压将电容器132充电至Vpos。在第二相位θ2期间，CLK_A信号处于逻辑低，CLK_B信号处于逻辑高，开关122和126打开，开关124和128闭合。电容器132的顶板经由开关124连接至电路接地，并且提供负电压Vneg，该负电压Vneg应当约为-Vpos。
负电压发生器100通过以下步骤来生成负电压：(i)在第一相位期间通过将电容器132的底板连至电路接地来用正电压对电容器132充电；以及(ii)在第二相位期间通过将电容器132的顶板连至电路接地来对电容器132放电。电容器134在第二相位期间存储来自电容器132的电荷，并且当电容器132被充电时在第一相位期间提供Vneg电压。
负电压发生器100可以用各种方式实现。例如，开关122到128可以用晶体管或某些其他电子开关来实现。适当的控制信号可以被提供给开关以便在适当时间导通或截止这些开关。
图2A示出负电压发生器200的示意图，负电压发生器200包括用金属氧化物半导体(MOS)晶体管实现的开关。在发生器200内，P沟道MOS(PMOS)晶体管222的一个源极/漏极端子耦合至发生器200的输入端，另一个源极/漏极端子耦合至节点A，而栅极接收控制信号。N沟道MOS(NMOS)晶体管224的一个源极/漏极端子耦合至节点A，另一个源极/漏极端子耦合至电路接地，而栅极接收CLK_B控制信号。每个MOS晶体管可以用对称结构来实现，并且每个MOS晶体管的源极和漏极是可互换的。电容器232耦合在节点A和节点B之间。NMOS晶体管226的一个源极/漏极端子耦合至电路接地，另一个源极/漏极端子耦合至节点B，而栅极接收CLK_An控制信号。NMOS晶体管228的一个源极/漏极端子耦合至节点B，另一个源极/漏极端子耦合至发生器200的输出端，而栅极接收CLK_Bn控制信号。电容器234耦合在发生器200的输出端和电路接地之间。发生器200在其输入端处接收正电压(Vpos)，并且在其输出端处提供负电压(Vneg)。
图2B示出用于图2A中的负电压发生器200的控制信号的时序图。在时钟信号的第一相位θ1期间，信号处于逻辑低，CLK_An信号处于逻辑高，并且在其余时间，这些控制信号处于相反逻辑。CLK_B和CLK_Bn信号在时钟信号的第二相位θ2期间处于逻辑高，并且在其余时间处于逻辑低。如图2B所示，第一相位与第二相位不重叠。
图2B还示出CLK_An、CLK_B和CLK_Bn信号的电压电平。和CLK_B信号可以是标准数字信号，并且可以具有用于逻辑高的电压电平Vpos或Vdd以及用于逻辑低的电压电平0伏特(V)，其中Vdd是电源电压。CLK_An信号可具有(i)用于逻辑高的大于Vth+Vds的电压电平以导通NMOS晶体管226；以及(ii)用于逻辑低的约为Vneg的电压电平以截止NMOS晶体管226，其中Vth是NMOS晶体管226的阈值电压，Vds是NMOS晶体管226的漏极至源极电压。Vth通常取决于IC制造工艺并且可以约为0.5V到0.7V。Vds在NMOS晶体管被导通时可以约为0V，并且在导通截止状态间切换时可以大于0V。CLK_Bn信号可具有(i)用于逻辑高的大于Vneg+Vth+Vds的电压电平以导通NMOS晶体管228；以及(ii)用于逻辑低的约为Vneg的电压电平以截止NMOS晶体管228。
再参考图2A，PMOS晶体管222的源极和漏极以及NMOS晶体管224的源极和漏极观察到Vpos或0V。因此，用于PMOS晶体管222和NMOS晶体管224的和CLK_B信号可具有电压电平Vpos和0V。NMOS晶体管226在第一相位期间被导通时在节点B处观察到0V，并且在第二相位期间被截止时在节点B处观察到Vneg。因此，用于NMOS晶体管226的CLK_An信号在第一相位期间应当大于Vth以导通NMOS晶体管226，并且在第二相位期间应当约为Vneg以截止NMOS晶体管226。NMOS晶体管228在第一相位期间被截止时在节点B处观察到0V，并且在第二相位期间被导通时在节点B处观察到Vneg。因此，用于NMOS晶体管228的CLK_Bn信号在第二相位期间应当大于Vneg+Vth以导通NMOS晶体管228，并且在第一相位期间应当约为Vneg以截止NMOS晶体管228。
电平移位器240可以接收时钟信号、Vpos电压和Vneg电压，并且可以生成具有适当电压电平的CLK_An和CLK_Bn信号以便导通和截止NMOS晶体管226和228。电平移位器是用于以下操作的电路：(i)接收第一电源电压(例如Vpos)和第二电源电压(例如Vneg)；(ii)接收具有第一电压范围(例如从0V到Vpos)的输入信号，以及(iii)提供具有第二电压范围(例如从0V到Vneg或者从Vpos到Vneg)的输出信号。电平移位器240利用由发生器200提供的Vneg电压来生成CLK_An和CLK_Bn信号。
出于若干原因，使用电平移位器来为负电压发生器生成控制信号可能是不期望的。首先，电平移位器使用Vneg会导致电平移位器消耗由负电压发生器提供的一些输出电流，这可能负面地影响负电压发生器的性能。如果负电压发生器在IC芯片上实现并且具有有限量的集成电容且因此具有有限的电流能力，则性能降级可能更为严重。电平移位器在切换期间消耗的电流可能降低负电压发生器的效率、提高负电压发生器所提供的平均输出电压、并且引起Vneg电压中的毛刺，所有这些都是不期望的。
其次，电平移位器引入可能导致控制信号失准的延迟。如图2B所示，电平移位器生成应当与和CLK_B信号时间对准的不重叠的CLK_An和CLK_Bn信号。电平移位器通常具有一些延迟，并且可能需要用复杂电路设计来实现以便计及生成CLK_An和CLK_Bn信号时的延迟。负电压发生器的时钟速率也可受电平移位器的速度所限制。可能存在与使用电平移位器来为负电压发生器生成控制信号相关联的其他不期望的效应。
在本公开的一方面，负电压发生器可以在不使用电平移位器的情况下生成负电压。数字控制信号可具有标称电压电平(例如0V和Vpos)，并且可用于驱动开关及其他控制电路。负电压发生器可以避免以上针对使用电平移位器的常规负电压发生器描述的缺点。
图3示出不具有电平移位器的负电压发生器300的示例性设计的示意图。在发生器300内，PMOS晶体管322的一个源极/漏极端子耦合至发生器300的输入端，另一个源极/漏极端子耦合至节点A，而栅极接收控制信号。NMOS晶体管324的一个源极/漏极端子耦合至节点A，另一个源极/漏极端子耦合至电路接地，而栅极接收CLK_B控制信号。电容器332耦合在节点A和节点B之间。NMOS晶体管326的一个源极/漏极端子耦合至电路接地，另一个源极/漏极端子耦合至节点B，而栅极耦合至控制电路338的输出端。NMOS晶体管328的一个源极/漏极端子耦合至节点B，另一个源极/漏极端子和栅极耦合至发生器300的输出端。NMOS晶体管328是二极管连接的，且其栅极耦合至一个源极/漏极端子。二极管连接的NMOS晶体管328可以被视为串联开关，该串联开关可以在无需控制信号的情况下被自动地导通或截止，如下所述。电容器334耦合在发生器300的输出端和电路接地之间。发生器300在其输入端处接收正电压(Vpos)，并且在其输出端处提供负电压(Vneg)。
在图3所示的示例性设计中，控制电路338包括用NMOS晶体管342和PMOS晶体管344实现的反相器340。MOS晶体管342和344具有(i)耦合在一起并且耦合至反相器340的输入端的栅极、以及(ii)耦合在一起并且耦合至反相器340的输出端的漏极。NMOS晶体管342的源极耦合至反相器340的低电源引脚(Vs)。PMOS晶体管344的源极耦合至反相器340的高电源引脚(Vd)。常规反相器的输入端接收输入信号，输出端提供输出信号，Vd引脚耦合至Vdd电源，并且Vs引脚耦合至电路接地。反相器340以与常规反相器不同的方式耦合和操作。反相器340的输入端耦合至电路接地，输出端向NMOS晶体管326提供Vc控制信号，Vd引脚接收CLK_A控制信号，并且Vs引脚耦合至节点B。NMOS晶体管326和控制电路338可以被视为分路开关，该分路开关可由具有标称数字电压电平(例如0V和Vpos)的数字控制信号来控制。
图3示出用于为负电压发生器中的MOS晶体管生成控制信号的控制电路338的示例性设计。控制电路338可以在不使用电平移位器的情况下生成具有负电压电平的控制信号。控制电路338也可以其他方式用其他电路设计来实现。控制电路338不耦合至负电压发生器的Vneg输出端。
图4示出用于图3中的负电压发生器300的控制信号的时序图。在时钟信号的第一相位θ1期间，CLK_A信号处于逻辑高，信号处于逻辑低，在其余时间，这些控制信号处于相反逻辑。CLK_B信号在时钟信号的第二相位θ2期间处于逻辑高，并且在其余时间处于逻辑低。如图4所示，第一相位与第二相位不重叠。CLK_A、和CLK_B信号是具有用于逻辑高的电压电平Vpos并且具有用于逻辑低的电压电平0V的标准数字信号。
图4还示出节点B处的电压(称为Vb信号)以及来自控制电路338的Vc信号。Vb信号在MOS晶体管322和326截止时在第一相位期间处于0V，并且在MOS晶体管324截止时在第二相位期间处于Vneg。当CLK_A信号处于Vpos且Vb电压处于0V时，Vc信号在第一相位期间处于Vpos。当CLK_A信号处于0V且Vb信号处于Vneg时，Vc信号在第二相位期间处于Vneg。Vc信号因此在Vpos和Vneg之间摇摆，但在不使用Vneg信号的情况下在负电压发生器300的输出端处生成。具体地，从节点B处的电压而不是从Vneg输出获得Vc信号上的Vneg电压。
再参照图3，负电压发生器300如下工作。在第一相位期间，PMOS晶体管322被导通，NMOS晶体管324被截止，Vpos被施加于电容器332的顶板。在反相器340内，由于PMOS晶体管344的栅极被接地并且漏极通过CLK_A信号上的逻辑高被提供有Vpos，因而PMOS晶体管344被导通。因此，反相器340在Vc信号上提供高电压，该高电压又导通NMOS晶体管326并且使节点B和电容器332的底板接地。由于NMOS晶体管342的源极在节点B被提供有0V并且栅极耦合至电路接地，因而NMOS晶体管342被截止。由于Vb电压位于接地，因而NMOS晶体管328的漏极耦合至节点B，源极耦合至发生器300的Vneg输出端，且栅极耦合至其源极。这导致NMOS晶体管328被截止，电容器332经由NMOS晶体管328与电容器334隔离。电容器332被Vpos电压充电至Vpos电压。
在第二相位期间，由于节点A被接地并且电容器322被倒置翻转，因而PMOS晶体管322被截止，NMOS晶体管324被导通，电容器332的顶板被接地，且节点B处于负电压。在反相器340内，由于NMOS晶体管342的栅极被接地并且源极在节点B处被提供有负电压，因而NMOS晶体管342被导通。由于PMOS晶体管344的漏极通过CLK_A信号上的逻辑低被提供有0V，因而PMOS晶体管344被截止。因此，反相器340在Vc信号上提供负电压，该负电压又截止NMOS晶体管326。由于Vb电压处于负电压，因而NMOS晶体管328的源极耦合至节点B，漏极耦合至发生器300的Vneg输出端，而栅极耦合至其漏极。如果Vb<Vneg，则NMOS晶体管328被导通，并且电容器332经由NMOS晶体管328对电容器334充电。
在本发明的第二方面，可以使用升压电路和负电压发生器的组合来生成负电压，该负电压具有比可供使用的正电压大的幅值。当期望较大的负电压时，这可能是合乎期望的。
图5示出升压/负电压发生器500的示例性设计的框图，升压/负电压发生器500包括升压电路510和负电压发生器520。升压/负电压发生器也可以被称为负电压发生器。升压电路510接收正电压(Vpos)和参考电压(Vref)，并且生成约等于Vpos+Vref的经升压电压(Vboost)。负电压发生器520接收该经升压电压，并且生成约等于-(Vpos+Vref)的负电压(Vneg)。
升压电路510和负电压发生器520可以用各种方式实现。在示例性设计中，升压电路510和负电压发生器520可以用开关电容器电路来实现，这些开关电容器电路基于具有标称电压电平(例如0V和Vpos)的标准数字控制信号来工作。
图6示出图5的升压/负电压发生器500内的升压电路510和负电压发生器520的示例性设计的示意图。在升压电路510内，PMOS晶体管612的一个源极/漏极端子耦合至升压电路510的第一输入端，另一个源极/漏极端子耦合至节点E，而栅极耦合至负电压发生器520内的节点A。PMOS晶体管614的一个源极/漏极端子耦合至升压电路510的第二输入端，另一个源极/漏极端子耦合至节点F，而栅极接收控制信号。电容器618耦合在节点E和节点F之间并且具有电容C0。NMOS晶体管616的漏极耦合至节点F，源极耦合至电路接地，而栅极接收CLK_B控制信号。
正电压(Vpos)被提供给升压电路510的第一输入端。参考电压(Vref)被提供给升压电路510的第二输入端。在一个示例性设计中，Vref电压可以与Vpos电压一样高，并且可以从Vpos电压导出。Vref电压可以是固定电压。替换地，Vref电压可以是可基于期望Vneg电压来设置的可调整电压(例如，可编程电压)。
在图6所示的示例性设计中，负电压发生器520包括PMOS晶体管622、NMOS晶体管624、626和628、电容器632和634以及反相器640，它们以和图3中的PMOS晶体管322、NMOS晶体管324、326和328、电容器332和334以及反相器340类似的方式被耦合。
图4示出用于图6中的升压电路510和负电压发生器520的控制信号的时序图。在时钟信号的第一相位θ1期间，CLK_A信号处于逻辑高，信号处于逻辑低。在时钟信号的第二相位θ2期间，CLK_B信号处于逻辑高。CLK_A、和CLK_B信号是具有用于逻辑高的电压电平Vpos和用于逻辑低的电压电平0V的标准数字信号。
升压电路510和负电压发生器520如下工作。在第二相位期间，电容器618由Vpos电压充电，且电容器632将电容器634充电至Vneg电压。在第一相位期间，电容器618由Vref电压升压并且对电容器632充电，电容器634提供Vneg电压。
在第二相位期间，在升压电路510内，PMOS晶体管612由节点A处的0V导通，PMOS晶体管614被截止，而NMOS晶体管616被导通。电容器618的底板耦合至电路接地，并且经由PMOS晶体管612由Vpos电压充电。在负电压发生器520内，PMOS晶体管622被截止，NMOS晶体管624被导通，NMOS晶体管626被截止，而NMOS晶体管628被导通，如以上针对图3所描述的。电容器632的顶板耦合至电路接地并且倒置翻转。电容器632对电容器634充电。
在第一相位期间，在升压电路510内，通过将PMOS晶体管612的栅极经由PMOS晶体管622短接至其源极，使PMOS晶体管612截止。PMOS晶体管612被导通，而NMOS晶体管616被截止。电容器618的底板经由PMOS晶体管614耦合至Vref电压，其顶板具有约为Vpos+Vref的电压。电容器618将其电荷提供给负电压发生器520。在负电压发生器520内，PMOS晶体管622被导通，NMOS晶体管624被截止，NMOS晶体管626被导通，而NMOS晶体管628被截止，如以上针对图3所描述的。电容器632的底板耦合至电路接地，并且由电容器618充电至约为Vpos+Vref。在接下来的第二相位，电容器632被倒置翻转，具有约为-(Vpos+Vref)的电压，并且将电容器634充电至该电压。在稳定状态，Vneg电压约等于-(Vpos+Vref-Vth)，其中Vth是NMOS晶体管628的阈值电压。
本文中描述的负电压发生器可具有各种优点。首先，负电压发生器可以基于标准数字控制信号来工作，这些标准数字控制信号可以不使用电平移位器来生成。这可以避免上述使用电平移位器的缺点。这也可以避免为耦合至节点B的NMOS晶体管(例如，图3中的MOS晶体管326和328)使用AC耦合电容器的需要，这可以导致较小的电路面积。其次，在负电压发生器的输出端处，对于NMOS晶体管(例如，图3和6中的NMOS晶体管328和628)而言不需要控制信号。这可以减少来自耦合在负电压电源上的控制信号的毛刺。
本文中描述的包括升压电路和负电压发生器的升压/负电压发生器可以具有各种优点。首先，升压/负电压发生器可以提供其幅值比正电压的幅值大的负电压。例如，Vneg电压可以是Vpos电压幅值的几乎两倍，例如，其中Vpos＝1.8V，Vneg≈-3.4V。其次，负电压可以通过简单地调整Vref电压而可编程。第三，如上所述，可以使用时钟信号的两个相位来高效地执行升压功能和反相功能，这可以简化升压/负电压发生器的实现和操作。
本文中描述的负电压发生器可用于各种电子设备，诸如无线通信设备(例如蜂窝电话、智能电话等)、平板设备、个人数字助理(PDA)、手持设备、无线调制解调器、膝上型计算机、智能本、上网本、无绳电话、无线本地环路(WLL)站、蓝牙设备、消费者电子设备等等。以下描述在无线通信设备中使用负电压发生器。
图7示出无线通信设备700的示例性设计的框图。在该示例性设计中，无线设备700包括支持双向无线通信的集成电路710、发射机(TMTR)760和接收机(RCVR)770。集成电路710可以是专用集成电路(ASIC)或某一其他类型的IC。
在集成电路710内，负电压发生器730接收正电压(Vpos)并且生成第一负电压(Vneg1)。发生器730可以用图3中的负电压发生器300或者不使用电平移位器的某一其他负电压发生器来实现。升压/负电压发生器740接收正电压和参考电压(Vref)并且生成第二负电压(Vneg2)。发生器740可以用图5和6中的升压/负电压发生器500或者某一其他升压/负电压发生器来实现。控制信号发生器750接收时钟并且为负电压发生器730和740生成时钟和/或控制信号。逻辑电路732从发生器730接收Vneg1电压，并且可以将Vneg1电压用作其电路的低电源电压。逻辑电路742从发生器740接收Vneg2电压，并且可以将Vneg2电压用作其电路的低电源电压。逻辑电路732和742可以执行诸如截止开关之类的各种功能。
处理器/控制器720可以执行无线设备700的各种功能，例如处理被发射和/或被接收的数据。存储器722可以存储用于处理器/控制器720的程序代码和数据。集成电路710也可以包括其他模块、处理器、存储器等等。
发射机760从集成电路710接收模拟输出信号，并且处理(例如，放大、滤波和上变频)模拟输出信号以生成输出射频(RF)信号，该输出射频(RF)信号经由天线790被发射。接收机770从天线790接收输入RF信号并且处理(放大、滤波和下变频)输入RF信号，并且将模拟输入信号提供给集成电路710。发射机760和/或接收机770可以包括(i)负电压发生器和/或升压/负电压发生器、或(ii)从负电压发生器730接收Vneg1电压、和/或(iii)从升压/负电压发生器740接收Vneg2电压。Vneg1和/或Vneg2电压可用于截止开关，向电路供电，等等。
如图7所示，紧凑型负电压发生器730和/或升压/负电压发生器740可以生成负电压，该负电压可以被用作逻辑电路732和/或742的负电源电压。少量集成电容可在集成电路710上可用。负电压发生器730和/或740可以如上所描述的那样受控制，并且可以避免使用电平移位器。这可以允许负电压发生器730和740避免与使用电平移位器相关联的缺点，包括(i)由于使用来自负电压的一些电荷来对电平移位器供电而造成的较低效率、(ii)由于电平移位器中的转变而造成的负电压中的毛刺、(iii)由于电平移位器的速度而造成的发生器的有限的工作速度，等等。
图8示出发射机800的示例性设计的框图，发射机800可用于图7中的发射机760。在发射机800内，功率放大器(PA)810接收并放大已调制信号，并且提供具有适当的输出功率电平的经放大的RF信号。匹配电路820耦合至PA 810的输出端并为PA 810执行阻抗和/或功率匹配。匹配电路820可以是具有一个或多个电路组件(例如电容器)的可编程匹配电路，该一个或多个电路组件可以被改变或切换以便为PA 810获得期望的匹配。开关复用器830可以包括多个开关。开关复用器830可以具有耦合至匹配电路820的输出端的一个输入端、耦合至其他滤波器和/或匹配电路的其他输入端、以及耦合至天线890的输出端。发射机800也可以包括其他电路，诸如混频器、滤波器、放大器等，为简洁起见未在图8中示出这些电路。
负电压发生器850接收正电压(Vpos)及可能的参考电压(Vref)并且生成负电压(Vneg)。负电压发生器850可以用图3中的负电压发生器300、图5和6中的升压/负电压发生器500、或某一其他负电压发生器来实现。控制电路860接收Vpos电压、Vneg电压和数字控制信号。控制电路860生成具有用于匹配电路820和开关复用器830的负电压电平的控制信号。Vneg电压也可用于发射机800内的其他电路。
图9示出用堆叠的NMOS晶体管实现的N个RF开关930a到930n的示意图，其中N≥1。RF开关930a包括以堆叠配置(或以串联)耦合的K个NMOS晶体管932a到932k，其中K可以是大于一的任何整数值。对于不同的RF开关，K可以不同。最左边的NMOS晶体管932a具有接收第一输入RF信号(RFin1)的一个源极/漏极端子，而最右边的NMOS晶体管932k具有提供输出RF信号(RFout)的一个源极/漏极端子。RF开关930a还包括K个电阻器934a和934k，该K个电阻器934a和934k的一端耦合在一起，另一端分别耦合至NMOS晶体管932a到932k的栅极。每个其余的RF开关930可以按与RF开关930a类似的方式来实现。
图9示出其中所有N个RF开关930a到930n的输出端在节点X处耦合在一起的示例性设计。RF开关930a到930n可用于图8中的开关复用器830。RF开关930a到930n也可个别地使用，而不是彼此耦合在一起。
控制电路860基于数字控制信号、Vneg电压以及可能的Vpos电压来为N个RF开关930a到930n生成控制信号Vctrl1到VctrlN。每个Vctrl控制信号可以具有电压电平Vneg以便完全截止相应的RF开关930内的NMOS晶体管932。
在示例性的设计中，一种装置(例如，无线设备、IC、电路模块等)可以包括用于负电压发生器的开关和控制电路。负电压发生器可以接收正电压并且提供负电压。开关(例如，图3中的NMOS晶体管326)可以耦合在负电压发生器的内部节点(例如，节点B)和电路接地之间。内部节点在每个开关区间的一部分期间(例如，在图4中的时钟相位θ2期间)可以具有负电压电平。控制电路(例如，控制电路338)可以使用内部节点处的负电压电平来为开关生成控制信号(例如，Vc控制信号)。
在示例性设计中，控制电路可以包括反相器(例如，图3中的反相器340)，该反相器接收具有非负电压电平的数字控制信号(例如，CLK_A信号)并且为开关提供具有正电压电平和负电压电平的控制信号。例如如图3所示，反相器可具有耦合至电路接地的输入端、接收数字控制信号的高电源引脚、耦合至内部节点的低电源引脚、以及耦合至开关的输出端。控制电路也可以按其他方式实现。
在示例性设计中，负电压发生器还可以包括第二、第三和第四开关以及电容器。第二开关(例如，图3中的PMOS晶体管322)可以耦合在负电压发生器的输入节点和第二内部节点(例如节点A)之间。第三开关(例如NMOS晶体管324)可以耦合在第二内部节点和电路接地之间。第四开关(例如NMOS晶体管328)可以耦合在负电压发生器的内部节点和输出节点之间。输入节点可以接收正电压，而输出节点可以提供负电压。电容器(例如电容器332)可以耦合在内部节点和第二内部节点之间。
第二和第三开关可以接收具有非负电压电平的第二和第三控制信号(例如和CLK_B信号)。例如如图4所示，控制电路可以接收具有非负电压电平的第四控制信号(例如CLK_A信号)，并且可以为开关提供具有正电压电平和负电压电平的控制信号(例如Vc控制信号)。
在示例性的设计中，第二开关可以包括PMOS晶体管。开关、第三开关和第四开关可以分别包括第一、第二和第三NMOS晶体管。第四开关的第三NMOS晶体管(例如NMOS晶体管328)可以是二极管连接的，并且可以具有耦合至内部节点的第一源极/漏极端子、耦合至输出节点的第二源极/漏极端子、以及耦合至输出节点的栅极。
来自负电压发生器的负电压可以各种方式使用。例如，负电压可用于无线设备(例如如图7所示)中的电路、用于发射机(例如如图8所示)中的电路等。在示例性的设计中，负电压可用于为RF开关(例如如图9所示)生成控制信号。RF开关可以包括至少一个MOS晶体管，该至少一个MOS晶体管被配置成接收基于负电压生成的且具有负电压电平的控制信号。
在另一示例性设计中，一种装置(例如，无线设备、IC、电路模块等)可以包括升压电路和负电压发生器。升压电路(例如图5和6中的升压电路510)可以接收正电压和参考电压并且提供经升压电压。负电压发生器(例如负电压发生器520)可以耦合至升压电路，并且可以接收经升压电压和提供负电压。
在一示例性设计中，升压电路可以包括第一、第二和第三开关以及电容器。第一开关(例如图6中的PMOS晶体管612)可以耦合在升压电路的第一输入端和输出端之间。第二开关(例如PMOS晶体管614)可以耦合在升压电路的第二输入端和第一节点(例如节点F)之间。第三开关(例如NMOS晶体管616)可以耦合在第一节点和电路接地之间。电容器(例如电容器618)可以耦合在升压电路的输出端和第一节点之间。例如如图6所示，第一、第二和第三开关可以包括MOS晶体管。
在一示例性设计中，负电压发生器可以包括第一、第二、第三和第四开关、电容器以及控制电路。第一开关(例如图6中的PMOS晶体管622)可以耦合在负电压发生器的输入端和第一节点(例如节点A)之间。第二开关(例如NMOS晶体管624)可以耦合在第一节点和电路接地之间。第三开关(例如NMOS晶体管626)可以耦合在第二节点(例如节点B)和电路接地之间。第四开关(例如NMOS晶体管628)可以耦合在第二节点和负电压发生器的输出端之间。负电压发生器的输入端可以接收经升压电压，而负电压发生器的输出端可以提供负电压。电容器(例如电容器632)可以耦合在第一节点和第二节点之间。控制电路(例如反相器640)可以使用第二节点处的负电压电平来为第三开关生成控制信号。控制信号可具有正电压电平和负电压电平。例如如图6所示，升压电路中的第一开关(例如PMOS晶体管612)可以由负电压发生器的第一节点(例如节点A)处的电压来控制。
在一示例性设计中，升压电路和负电压发生器可以在时钟信号的两个相位内执行电压升压和反相功能。升压电路可以包括第一电容器(例如电容器618)，该第一电容器在第一时钟相位期间可由正电压充电并且可以在第二时钟相位期间提供其存储的电荷。负电压发生器可以包括第二电容器(例如电容器632)，该第二电容器在第二时钟相位期间可由第一电容器充电并且可以在第一时钟相位期间提供其存储的电荷。负电压发生器还可以包括第三电容器(例如电容器634)，该第三电容器在第一时钟相位期间可由第二电容器充电并且可以在第二时钟相位期间提供其存储的电荷。
在一示例性设计中，正电压可以是固定电压，参考电压可以是固定电压或可调整电压(例如可编程电压)。负电压在参考电压为固定电压时可以是固定电压，并且在参考电压是可调整电压时可以是可调整电压。
图10示出用于生成负电压的过程1000的示例性设计。可以使用负电压发生器的内部节点(例如节点B)处的负电压电平来生成具有正电压电平和负电压电平的控制信号(例如图3中的Vc控制信号)(框1012)。可以基于该控制信号来控制耦合在内部节点和电路接地之间的开关(例如NMOS晶体管326)(框1014)。负电压发生器可以包括第二和第三开关(例如MOS晶体管322和324)，该第二和第三开关可以用具有非负电压电平的第二和第三控制信号(例如和CLK_B信号)来控制(框1016)。负电压发生器还可以包括二极管连接的开关(例如NMOS晶体管328)，该二极管连接的开关可以基于该开关所耦合至的内部节点处的电压来控制(框1018)。
在一示例性设计中，负电压发生器可以基于正电压来生成负电压(例如，如图3所示)。在另一示例性设计中，可以基于正电压和参考电压来生成(例如，由图6中的升压电路510生成)经升压电压。然后，负电压发生器可以基于经升压电压来生成负电压(例如，如图6所示)。
本文中描述的负电压发生器可以在IC、模拟IC、射频IC(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子设备等等上实现。电压发生器也可以用各种IC工艺技术来制造，诸如互补金属氧化物半导体(CMOS)、NMOS、PMOS、双极结型晶体管(BJT)、双极-CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、绝缘体上覆硅(SOI)等。
实现本文中描述的负电压发生器的装置可以是独立设备，或者可以是较大设备的一部分。设备可以是(i)自立的IC，(ii)具有一个或多个IC的集合，其可包括用于存储数据和/或指令的存储器IC，(iii)RFIC，诸如RF接收机(RFR)或RF发射机/接收机(RTR)，(iv)ASIC，诸如移动站调制解调器(MSM)，(v)可嵌入在其他设备内的模块，(vi)接收机、蜂窝电话、无线设备、手持机、或者移动单元，(vii)其他等等。
在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁存储设备、或能被用来携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其它介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其它远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的，盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据，而碟(disc)用激光以光学方式再现数据。上述组合应当也被包括在计算机可读介质的范围内。
提供对本公开的先前描述是为了使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对于本领域技术人员将是显而易见的，并且本文中定义的普适原理可被应用于其他变形而不会脱离本公开的范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (18)

1.一种用于电子器件的装置，包括：
耦合在负电压发生器的内部节点和电路接地之间的开关，所述内部节点在每个开关区间的一部分期间具有负电压电平；以及
控制电路，所述控制电路被配置成使用所述内部节点处的所述负电压电平来为所述开关生成控制信号，
第四开关，所述第四开关耦合在所述负电压发生器的所述内部节点和输出节点之间，所述输出节点提供负电压，其中所述第四开关包括N沟道金属氧化物半导体(NMOS)晶体管，所述NMOS晶体管是二极管连接的并且具有耦合至所述内部节点的第一源极/漏极端子、耦合至所述输出节点的第二源极/漏极端子、以及耦合至所述输出节点的栅极。
2.如权利要求1所述的装置，其特征在于，所述控制电路包括：
反相器，所述反相器被配置成接收具有非负电压电平的数字控制信号并且为所述开关提供具有正电压电平和负电压电平的控制信号，
所述反相器具有耦合至电路接地的输入端、接收所述数字控制信号的高电源引脚、耦合至所述内部节点的低电源引脚、以及耦合至所述开关的输出端。
3.如权利要求1所述的装置，其特征在于，还包括：
第二开关，所述第二开关耦合在所述负电压发生器的输入节点和第二内部节点之间，所述输入节点接收正电压；
第三开关，所述第三开关耦合在所述第二内部节点和电路接地之间；
电容器，所述电容器耦合在所述内部节点和所述第二内部节点之间。
4.如权利要求3所述的装置，其特征在于，所述第二和第三开关接收具有非负电压电平的第二和第三控制信号，所述控制电路接收具有非负电压电平的第四控制信号并且为所述开关提供具有正电压电平和负电压电平的控制信号。
5.如权利要求3所述的装置，其特征在于，所述第二开关包括P沟道金属氧化物半导体(PMOS)晶体管，所述开关包括第一N沟道金属氧化物半导体(NMOS)晶体管，并且所述第三开关包括第二NMOS晶体管。
6.如权利要求1所述的装置，其特征在于，还包括：
包括至少一个金属氧化物半导体(MOS)晶体管的射频(RF)开关，所述RF开关被配置成接收基于来自所述负电压发生器的负电压生成的第二控制信号。
7.一种用于电子器件的装置，包括：
升压电路，所述升压电路被配置成接收正电压和参考电压并且提供经升压电压；以及
负电压发生器，所述负电压发生器耦合至所述升压电路并且被配置成接收所述经升压电压和提供负电压，所述负电压发生器使用在所述负电压发生器内部生成的负电压来在所述负电压发生器内进行开关切换，其中所述升压电路和负电压发生器的时钟信号具有在所述正电压与电路接地之间的电平，并且其中所述负电压发生器在不使用电平移位器的情况下生成所述负电压。
8.如权利要求7所述的装置，其特征在于，所述升压电路包括：
第一开关，所述第一开关耦合在所述升压电路的第一输入端和输出端之间，其中所述第一输入端接收所述正电压；
第二开关，所述第二开关耦合在所述升压电路的第二输入端和第一节点之间，其中所述第二输入端接收所述参考电压；
第三开关，所述第三开关耦合在所述第一节点和电路接地之间；以及
电容器，所述电容器耦合在所述升压电路的输出端和所述第一节点之间。
9.如权利要求7所述的装置，其特征在于，所述负电压发生器包括：
第一开关，所述第一开关耦合在所述负电压发生器的输入端和第一节点之间，所述输入端接收所述经升压电压；
第二开关，所述第二开关耦合在所述第一节点和电路接地之间；
第三开关，所述第三开关耦合在第二节点和电路接地之间；
第四开关，所述第四开关耦合在所述第二节点和所述负电压发生器的输出端之间，所述输出端提供所述负电压；以及
电容器，所述电容器耦合在所述第一节点和所述第二节点之间。
10.如权利要求9所述的装置，其特征在于，所述负电压发生器还包括：
控制电路，所述控制电路被配置成使用所述第二节点处的负电压电平来为所述第三开关生成控制信号，所述控制信号具有正电压电平和负电压电平。
11.如权利要求9所述的装置，其特征在于，所述升压电路包括：
第五开关，所述第五开关耦合在所述升压电路的第一输入端和输出端之间，其中所述第一输入端接收所述正电压，所述第五开关由所述负电压发生器的所述第一节点处的电压来控制。
12.如权利要求7所述的装置，其特征在于，所述升压电路包括第一电容器，所述第一电容器在第一时钟相位期间由所述正电压充电并且在第二时钟相位期间提供所述第一电容器上存储的电荷，并且所述负电压发生器包括第二电容器，所述第二电容器在所述第二时钟相位期间由所述第一电容器充电并且在所述第一时钟相位期间提供所述第二电容器上存储的电荷。
13.如权利要求12所述的装置，其特征在于，所述负电压发生器还包括第三电容器，所述第三电容器在所述第一时钟相位期间由所述第二电容器充电并且在所述第二时钟相位期间提供所述第三电容器上存储的电荷。
14.如权利要求7所述的装置，其特征在于，所述参考电压是可调整电压，或者基于所述正电压来生成，或者是这两者。
15.一种用于电子器件的方法，包括：
由控制电路使用负电压发生器的内部节点处的负电压电平来生成具有正电压电平和负电压电平的控制信号；以及
基于所述控制信号来控制耦合在所述内部节点和电路接地之间的开关，
基于正电压和参考电压来生成经升压电压；以及
基于所述经升压电压来用所述负电压发生器生成负电压，
其中所述负电压发生器的时钟信号具有在所述正电压和电路接地之间的电平，并且
其中所述负电压发生器在不使用电平移位器的情况下生成所述负电压。
16.如权利要求15所述的方法，其特征在于，所述控制电路包括反相器，所述反相器被配置成接收具有非负电压电平的数字控制信号并且为所述开关提供具有正电压电平和负电压电平的控制信号，所述反相器具有耦合至电路接地的输入端、接收所述数字控制信号的高电源引脚、耦合至所述内部节点的低电源引脚、以及耦合至所述开关的输出端。
17.一种用于电子器件的设备，包括：
用于生成负电压的装置；
用于使用所述用于生成负电压的装置的内部节点处的负电压电平来生成具有正电压电平和负电压电平的控制信号的装置；以及
用于基于所述控制信号来控制耦合在所述内部节点和电路接地之间的开关的装置，
用于基于正电压和参考电压来生成经升压电压的装置；
其中所述用于生成负电压的装置被配置成基于所述经升压电压来生成所述负电压，其中所述用于生成负电压的装置的时钟信号具有在所述正电压和电路接地之间的电平，并且
其中所述用于生成负电压的装置在不使用电平移位器的情况下生成所述负电压。
18.如权利要求17所述的设备，其特征在于，所述用于生成控制信号的装置包括反相器，所述反相器被配置成接收具有非负电压电平的数字控制信号并且为所述开关提供具有正电压电平和负电压电平的控制信号，所述反相器具有耦合至电路接地的输入端、接收所述数字控制信号的高电源引脚、耦合至所述内部节点的低电源引脚、以及耦合至所述开关的输出端。
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