CN104579306A - 低功率反相器电路 - Google Patents

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Abstract

本发明涉及低功率反相器电路，其包括第一晶体管和第二晶体管，该第一晶体管和第二晶体管在它们的栅极端子处接收输入信号。第一晶体管和第二晶体管通过它们的源极端子分别连接到第三晶体管和第四晶体管。第三晶体管和第四晶体管分别与第五晶体管和第六晶体管并联连接。第三晶体管和第四晶体管连续导通，第五晶体管和第六晶体管被控制成使得当输入信号从一种状态转变到另一种状态时，降低流经第一晶体管和第二晶体管的短路电流。

Description

低功率反相器电路
技术领域
本发明总体上涉及电子电路，并且更具体地涉及反相器电路。
背景技术
近年来已经见证了对于微型高性能电子设备的需求的增长。这种需求已经主要通过利用超大规模集成电路(VLSI)设计的集成电路(IC)的发展而被解决。利用VLSI，单片IC可以具有几十万个晶体管。这是通过将晶体管微型化到大约50纳米(nm)或更小级别的尺寸而实现的。
尽管晶体管尺寸的降低使得处理能力增强，但是这也会使得功率消耗增加。功率分为静态的或者动态的。静态功率消耗可以通过计算提供到IC的晶体管的电源电压与包括通过电流和泄露电流的直流(DC)的大小的乘积而确定，而包括电容性功率消耗的动态功率消耗是通过计算负载电容、电源电压的平方与切换频率的乘积而确定的。
此外，动态功率消耗还包括当晶体管处于反相器电路切换状态时，由于IC中的短路所产生的功率耗散。例如，当包括p沟道金属氧化物半导体(PMOS)和n沟道金属氧化物半导体(NMOS)晶体管的反相器电路切换状态时，PMOS和NMOS晶体管都在短的持续时间内传导电流。当输出是电源电压的大约一半时，这种电流的同时传导导致了流经PMOS和NMOS晶体管的大量的短路DC电流。短路DC电流时切换电容负载没有贡献，而会导致短路功率耗散。
各种反相器电路已经被设计用来降低短路功率消耗。图1是这种传统的反相器电路100的示意电路图。反相器电路100包括第一晶体管102和第二晶体管104、第一电容106和第二电容108、第一二极管110和第二二极管112、以及第一电阻器114和第二电阻器116。
第一电阻器114和第二电阻器116的第一端子接收输入电压Vin。第一电阻器114的第一端子被连接到第一二极管110的第一端子，第一电阻器114的第二端子被连接到第一二极管110的第二端子。第二电阻器116的第一端子被连接到第二二极管112的第二端子，第二电阻器116的第二端子被连接到第二二极管112的第一端子。第一电阻器114和第二电阻器116的第二端子被分别连接到第一电容器106和第二电容器108的第一端子，第一电容器106和第二电容器108的第二端子连接到地。
第一晶体管102的源极被连接到电源电压Vdd，第一晶体管102的栅极被连接到第一电容器106的第一端子。第二晶体管104的源极接地，第二晶体管104的栅极被连接到第二电容器108的第一端子，第二晶体管104的漏极被连接到第一晶体管102的漏极。
第一二极管110和第一电阻器114被并联连接在反相器电路110的输入端子(提供Vin的节点)和第一晶体管102的栅极之间，而第二二极管112和第二电阻器116被并联连接在反相器电路110的输入端子和第二晶体管104的栅极之间。第一电阻器114和第二电阻器116具有高电阻。因此，当第一二极管110和第二二极管112中任一个被反向偏置时，第一电阻器114和第二电阻器116的等效电阻减小。进而，当二极管反向偏置时，反相器电路100的输入端子以及与第一晶体管102和第二晶体管104的栅极之间的传导通路的电导增加。然而，当第一二极管110和第二二极管112中任一个正向偏置时，在反相器电路100的输入端子与第一晶体管102和第二晶体管104的栅极之间的传导通路的低电阻和高电导保持不受干扰。当第一二极管110和第二二极管112中任一个被反向偏置时的较高的等效电阻减缓了第一晶体管102和第二晶体管104的栅极的充电和放电，这就降低了短路电流和短路功率耗散。
尽管反相器电路100降低了短路电流和功率耗散，但是流经反相器电路100的动态电流的量值很高，这导致了动态功率耗散的整体增加。此外，第一晶体管102和第二晶体管104的栅极的充电和放电的减缓导致切换速度变慢，这增加了晶体管的延迟并使性能退化。此外，附加的电阻器和二极管(也就是第一电阻器114和第二电阻器116，以及第一二极管110和第二二极管112)增加了片上面积，这增加了IC的整体成本。
因此，具有这样一种反相器电路是有利的，所述反相器电路具有低短路功率消耗和快速切换、小的占用面积，并克服传统反相器电路的上述局限。
附图说明
当结合附图进行阅读时，将更好地理解对本发明的优选实施例的以下详细描述。本发明是采用举例的方式进行说明，并不限于附图，附图中相同的附图标记表示类以的元件。
图1是传统反相器电路的示意性电路图；以及
图2是根据本发明实施例的反相器电路的示意性电路图。
具体实施方式
对附图的详细描述旨在作为对当前本发明的优选实施例的描述，并不希望代表本发明可以实施的唯一形式。要理解的是，相同的或者等同的功能可以通过不同实施例来实现，这些实施例希望被包含在本发明的主旨和范围以内。
在本发明的实施例中，提供一种反相器电路。该反相器电路包括：第一晶体管，具有用于接收电源电压的源极端子，以及短路到地的栅极端子；第二晶体管，具有用于接收电源电压的源极端子，以及连接到第一晶体管的漏极端子的漏极端子；第一反相器，连接到第一晶体管和第二晶体管的漏极端子，用于接收输入信号，并在输出端子处生成输出信号；第三晶体管，具有连接到第一反相器的漏极端子，短路到地的源极端子，以及用于接收电源电压的栅极端子；第四晶体管，具有连接到第三晶体管的漏极端子的漏极端子，以及短路到地的源极端子；以及第二反相器，具有连接到第一反相器的输出端子并且用于接收输出信号的输入端子，以及连接到第二晶体管和第四晶体管的栅极端子的输出端子。
在本发明的另一个实施例中，提供一种反相器电路。该反相器电路包括：第一晶体管，具有用于接收电源电压的源极端子，以及短路到地的栅极端子；第二晶体管，具有用于接收电源电压的源极端子，以及连接到第一晶体管的漏极端子的漏极端子；以及第一反相器。第一反相器包括：第三晶体管，具有连接到第一晶体管和第二晶体管的漏极端子的源极端子，用于接收输入信号的栅极端子；以及第四晶体管，具有连接到第三晶体管的漏极端子的漏极端子，以及连接到第三晶体管的栅极端子并且用于接收输入信号的栅极端子。在第三晶体管和第四晶体管的漏极端子处生成输出信号。反相器电路还包括：第五晶体管，具有连接到第四晶体管的源极端子的漏极端子，短路到地的源极端子，用于接收电源电压的栅极端子；第六晶体管，具有分别连接到第四晶体管的源极端子和第五晶体管的漏极端子的漏极端子，短路到地的源极端子；以及第二反相器。第二反相器包括：第七晶体管，具有用于接收电源电压的源极端子，连接到第三晶体管和第四晶体管的漏极端子并且用于接收输出信号的栅极端子；以及第八晶体管，具有连接到第七晶体管的漏极端子并且连接到第二晶体管和第六晶体管的栅极端子的漏极端子，连接到第七晶体管的栅极端子并且用于接收输出信号的栅极端子，以及短路到地的源极端子。
本发明的各种实施例提供了具有低功率消耗的反相器电路。该反相器电路包括在其栅极端子接收输入信号的第一晶体管和第二晶体管。通过其源极端子，第一晶体管和第二晶体管被连接到第三晶体管和第四晶体管。第三晶体管和第四晶体管保持连续导通，并分别与第五晶体管和第六晶体管并联连接，第五晶体管和第六晶体管具有低阈值电压(SVT)，因此具有低电阻。第三晶体管和第四晶体管具有高阈值电压(HVT)，因此具有高电阻。当输入信号处于稳态时，也就是处于逻辑0或逻辑1时，基于是第一晶体管或是第二晶体管导通而第三晶体管或第四晶体管被导通。例如，当第一晶体管导通时，第五晶体管(与第三晶体管并联连接)导通。第五晶体管的导通使得第三晶体管的高电阻与第五晶体管的低电阻并联，因而当输入信号处于稳态时形成低电阻传导通路，通过该低电阻传导通路使电流流入第一晶体管，从而降低了反相器电路的动态功率消耗。
当输入信号从一种状态转变到另一种状态时，第一晶体管和第二晶体管同时导通一段短暂时间，由此生成短路电流。在这段时间内，第五晶体管和第六晶体管被控制成使得通过包括第一晶体管到第四晶体管的高电阻路径的短路电流的流动被限制。包括第一晶体管到第四晶体管的高电阻路径具有串联设置的高电阻，这很大程度上降低了短路电流的大小，并减少了短路功率耗散。由于第五晶体管和第六晶体管是SVT晶体管，因此没有增加反相器电路的延迟。此外，利用第七晶体管和第八晶体管来控制第五晶体管和第六晶体管，第七晶体管和第八晶体管具有的W/L比率是第一晶体管和第二晶体管的大约0.12倍。因此，第七晶体管和第八晶体管对于片上面积以及对于反相器电路的整体功率消耗，影响很小。
现在参考图2，示出了根据本发明实施例的反相器电路200的示意性电路图。反相器电路200包括第一晶体管到第八晶体管202-216。
第一晶体管202具有连接到电源电压(Vdd)的源极端子，以及接地的栅极端子。第二晶体管204具有同样连接到电源电压Vdd的源极端子，以及连接到第一晶体管202的漏极端子的漏极端子。第三晶体管206具有连接到第一晶体管202和第二晶体管204的漏极端子的源极端子，以及接收输入信号INP的栅极端子。第四晶体管208具有连接到第三晶体管206的漏极端子的漏极端子，以及连接到第三晶体管106的栅极端子并且用于接收输入信号INP的栅极端子。在第三晶体管206和第四晶体管208的漏极端子处生成输出信号(OUT)。
第五晶体管210具有连接到第四晶体管208的源极端子的漏极端子，连接到电源电压Vdd的栅极端子，以及接地的源极端子。第六晶体管212具有连接到第四晶体管208的源极端子的漏极端子，连接到第二晶体管204的栅极端子的栅极端子，以及接地的源极端子。
第七晶体管214具有连接到电源电压Vdd的源极端子，以及连接到第三晶体管206和第四晶体管208的漏极端子并且用于接收输出信号OUT的栅极端子。第八晶体管216具有连接到第七晶体管214的漏极端子的漏极端子，以及连接到第七晶体管214的栅极端子并且用于接收输出信号OUT的栅极端子。第七晶体管214和第八晶体管216的漏极端子还连接到第二晶体管204和第六晶体管212的栅极端子。
在本发明的实施例中，第一晶体管202、第二晶体管204、第三晶体管206和第七晶体管214是p沟道金属氧化物半导体(PMOS)晶体管，第四晶体管208、第五晶体管210、第六晶体管212和第八晶体管216是n沟道金属氧化物半导体(NMOS)晶体管。在本发明的优选实施例中，第一晶体管202、第五晶体管210、第七晶体管214和第八晶体管216是高阈值电压晶体管(HVT)，第二晶体管204、第三晶体管206、第四晶体管208和第六晶体管212是低阈值电压晶体管(SVT)。并且，在本发明的优选实施例中，第一晶体管202、第二晶体管204、第五晶体管210和第六晶体管212具有的W/L比率是第三晶体管206和第四晶体管208的大约0.5倍，第七晶体管和第八晶体管具有的W/L比率是第三晶体管206和第四晶体管208的大约0.12倍。
在反相器电路200的工作的例子中，输入信号INP处于逻辑1，输出信号OUT处于逻辑0。结果，第三晶体管206截止，第四晶体管208导通。由于第一晶体管202的栅极被短路到地，第五晶体管210的栅极被连接到电源电压Vdd，因此第一晶体管202和第五晶体管210为导通。另外，由于输出信号OUT处于逻辑0，因此第七晶体管214导通，第八晶体管216截止。导通的第七晶体管214拉高了在第二晶体管204和第六晶体管212栅极处的电压，这使得第二晶体管204截止而第六晶体管212导通。第六晶体管212的导通将已经导通的第五晶体管210的高电阻并联到第六晶体管212的低电阻，这就降低了从第四晶体管208(导通的)的源极到地所形成的电流传导通路的等效电阻。电流传导通路的电阻的这种降低降低了第四晶体管208的动态功率消耗。
当输入信号INP开始从逻辑1转变为逻辑0时，第三晶体管206变为导通，且第四晶体管208为导通。在短暂时间内，也就是当输入信号INP正在转变时，第三晶体管206和第四晶体管208都传导电流。
此外，输入信号INP的转变导致输出信号OUT从逻辑0到逻辑1的转变。结果，第七晶体管214变为截止而第八晶体管变为导通，进而导致第二晶体管204和第六晶体管212的栅极处电压被拉低。这导致第二晶体管204变为导通而第六晶体管212变为截止。因此，当输入信号INP从逻辑1转变到逻辑0时，第二晶体管204和第六晶体管212也经历了转变。结果，形成了从电源电压Vdd到地的高电阻传导通路，包括具有高电阻的第一晶体管202和第五晶体管210，以及具有低电阻的第三晶体管206和第四晶体管208。在输入信号INP的转变期间形成的高电阻传导通路导致在这个阶段产生的短路电流非常低，以使得与反相器100相比降低了短路功率耗散。
尽管已经说明并描述了本发明的各种实施例，应该清楚的是，本发明并不仅仅局限于这些实施例。在不脱离如权利要求所描述的本发明的主旨和范围的情况下，大量的修改、变化、变型、替换和等同发明，对于本领域技术人员而言是显而易见的。

Claims (12)

1.一种反相器电路，包括：
第一晶体管，具有用于接收电源电压的源极端子，以及短路到地的栅极端子；
第二晶体管，具有用于接收电源电压的源极端子，以及连接到第一晶体管的漏极端子的漏极端子；
第一反相器，连接到第一晶体管和第二晶体管的漏极端子，用于接收输入信号，并在输出端子处生成输出信号；
第三晶体管，具有连接到第一反相器的漏极端子，短路到地的源极端子，以及用于接收电源电压的栅极端子；
第四晶体管，具有连接到第三晶体管的漏极端子的漏极端子，以及短路到地的源极端子；以及
第二反相器，具有连接到第一反相器的输出端子并且用于接收输出信号的输入端子，以及连接到第二晶体管和第四晶体管的栅极端子的输出端子。
2.如权利要求1的反相器电路，其中所述第一反相器包括：
第五晶体管，具有连接到第一晶体管和第二晶体管的漏极端子的源极端子，以及用于接收输入信号的栅极端子；以及
第六晶体管，具有：连接到第五晶体管的漏极端子的漏极端子；连接到第五晶体管的栅极端子并且用于接收输入信号的栅极端子，其中在第五晶体管和第六晶体管的漏极端子处生成输出信号；以及连接到第三晶体管和第四晶体管的漏极端子的源极端子。
3.如权利要求2的反相器电路，其中所述第二反相器包括：
第七晶体管，具有用于接收电源电压的源极端子，以及连接到第五晶体管和第六晶体管的漏极端子并且用于接收输出信号的栅极端子；以及
第八晶体管，具有连接到第七晶体管的漏极端子并且连接到第二晶体管和第四晶体管的栅极端子的漏极端子，连接到第七晶体管的栅极端子并且用于接收输出信号的栅极端子，以及短路到地的源极端子。
4.如权利要求3的反相器电路，其中第三晶体管、第四晶体管、第六晶体管和第八晶体管是n沟道金属氧化物半导体(NMOS)晶体管。
5.如权利要求3的反相器电路，其中第一晶体管、第二晶体管、第五晶体管和第七晶体管是p沟道金属氧化物半导体(PMOS)晶体管。
6.如权利要求3的反相器电路，其中第一晶体管、第三晶体管、第七晶体管和第八晶体管是高阈值电压晶体管。
7.如权利要求3的反相器电路，其中第二晶体管、第四晶体管、第五晶体管和第六晶体管是低阈值晶体管。
8.一种反相器电路，包括：
第一晶体管，具有用于接收电源电压的源极端子，以及短路到地的栅极端子；
第二晶体管，具有用于接收电源电压的源极端子，以及连接到第一晶体管的漏极端子的漏极端子；
第一反相器，包括：
第三晶体管，具有连接到第一晶体管和第二晶体管的漏极端子的源极端子，以及用于接收输入信号的栅极端子；以及
第四晶体管，具有连接到第三晶体管的漏极端子的漏极端子，以及连接到第三晶体管的栅极端子、并且用于接收输入信号的栅极端子，其中在第三晶体管和第四晶体管的漏极端子处生成输出信号；
第五晶体管，具有连接到第四晶体管的源极端子的漏极端子，短路到地的源极端子，以及用于接收电源电压的栅极端子；
第六晶体管，具有分别连接到第四晶体管的源极端子和第五晶体管的漏极端子的漏极端子，以及短路到地的源极端子；以及
第二反相器，包括：
第七晶体管，具有用于接收电源电压的源极端子，连接到第三晶体管和第四晶体管的漏极端子、并且用于接收输出信号的栅极端子；以及
第八晶体管，具有连接到第七晶体管的漏极端子并连接到第二晶体管和第六晶体管的栅极端子的漏极端子，连接到第七晶体管的栅极端子、并且用于接收输出信号的栅极端子，以及短路到地的源极端子。
9.如权利要求8的反相器电路，其中第四晶体管、第五晶体管、第六晶体管和第八晶体管是n沟道金属氧化物半导体(NMOS)晶体管。
10.如权利要求8的反相器电路，其中第一晶体管、第二晶体管、第三晶体管和第七晶体管是p沟道金属氧化物半导体(PMOS)晶体管。
11.如权利要求8的反相器电路，其中第一晶体管、第五晶体管、第七晶体管和第八晶体管是高阈值电压晶体管。
12.如权利要求8的反相器电路，其中第二晶体管、第三晶体管、第四晶体管和第六晶体管是低阈值晶体管。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106330174A (zh) * 2016-08-16 2017-01-11 深圳市华星光电技术有限公司 Cmos反相器及应用该cmos反相器的电子装置
CN107453749A (zh) * 2016-05-31 2017-12-08 展讯通信（上海）有限公司 一种逻辑门电路的版图

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935636B1 (en) * 2017-03-10 2018-04-03 Plsense Ltd. CMOS input buffer with low supply current and voltage down shifting
TWI654842B (zh) 2017-10-20 2019-03-21 立積電子股份有限公司 反相器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760620A (en) * 1996-04-22 1998-06-02 Quantum Effect Design, Inc. CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks
JPH1168527A (ja) * 1997-06-09 1999-03-09 Ricoh Co Ltd ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック
US6246271B1 (en) * 1999-03-11 2001-06-12 Kabushiki Kaisha Toshiba Frequency multiplier capable of generating a multiple output without feedback control
US20010045856A1 (en) * 2000-05-26 2001-11-29 Mitsubishi Denki Kabushiki Kaisha Delay circuit having low operating environment dependency
CN1412947A (zh) * 2002-10-30 2003-04-23 威盛电子股份有限公司 可调整工作周期的缓冲器及其操作方法
CN1674443A (zh) * 2004-03-24 2005-09-28 尔必达存储器株式会社 电平变换电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495426A (en) 1981-12-24 1985-01-22 Texas Instruments Incorporated Low power inverter circuit
US5982211A (en) 1997-03-31 1999-11-09 Texas Instruments Incorporated Hybrid dual threshold transistor registers
US6686773B1 (en) 2002-07-31 2004-02-03 Texas Instruments Incorporated Reducing short circuit power in CMOS inverter circuits
TWI283515B (en) * 2002-10-02 2007-07-01 Via Tech Inc Method and device for adjusting reference level
KR100687867B1 (ko) 2004-07-21 2007-02-27 주식회사 하이닉스반도체 저전력 고성능 인버터 회로
JP4291295B2 (ja) 2005-04-08 2009-07-08 エルピーダメモリ株式会社 論理回路
US7312626B2 (en) 2005-08-31 2007-12-25 Micron Technology, Inc. CMOS circuits with reduced crowbar current

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760620A (en) * 1996-04-22 1998-06-02 Quantum Effect Design, Inc. CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks
JPH1168527A (ja) * 1997-06-09 1999-03-09 Ricoh Co Ltd ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック
US6246271B1 (en) * 1999-03-11 2001-06-12 Kabushiki Kaisha Toshiba Frequency multiplier capable of generating a multiple output without feedback control
US20010045856A1 (en) * 2000-05-26 2001-11-29 Mitsubishi Denki Kabushiki Kaisha Delay circuit having low operating environment dependency
CN1412947A (zh) * 2002-10-30 2003-04-23 威盛电子股份有限公司 可调整工作周期的缓冲器及其操作方法
CN1674443A (zh) * 2004-03-24 2005-09-28 尔必达存储器株式会社 电平变换电路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107453749A (zh) * 2016-05-31 2017-12-08 展讯通信（上海）有限公司 一种逻辑门电路的版图
CN107453749B (zh) * 2016-05-31 2020-09-01 展讯通信（上海）有限公司 一种逻辑门电路的版图
CN106330174A (zh) * 2016-08-16 2017-01-11 深圳市华星光电技术有限公司 Cmos反相器及应用该cmos反相器的电子装置
CN106330174B (zh) * 2016-08-16 2019-02-12 深圳市华星光电技术有限公司 Cmos反相器及应用该cmos反相器的电子装置

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Publication number Publication date
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