CN106330174A - Cmos反相器及应用该cmos反相器的电子装置 - Google Patents

Cmos反相器及应用该cmos反相器的电子装置 Download PDF

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Abstract

本发明公开了一种CMOS反相器，包括第一选择器、第二选择器，以及分别通过栅极连接CMOS反相器输入端的第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接CMOS反相器的输出端，第一、第三晶体管的源极分别对应连接第一选择器的第一输出端和第二输出端，第二、第四晶体管的源极分别对应连接第二选择器的第一输出端和第二输出端；第一选择器和第二选择器均接入相位相反的第一控制信号和第二控制信号，且均连接所述输入端。采用该CMOS反相器可减少晶体管的劣化、提高器件使用寿命。

Description

CMOS反相器及应用该CMOS反相器的电子装置
技术领域
本发明涉及电路技术领域，具体涉及一种CMOS反相器及应用该CMOS反相器的电子装置。
背景技术
CMOS(Complementary Metal Oxide Semiconductor，互补式金属氧化物半导体)反相器是电路中经常使用的一器件，CMOS反相器接收一输入信号且输出与输入信号逻辑反转的一输出信号。
请参阅图1，图1是现有技术中CMOS反相器的电路结构图。如图1所示，该反相器由一P型金属氧化物半导体(PMOS)晶体管T1与一N型金属氧化物半导体(NMOS)晶体管T2组成，然而由于接入的高电平的电源电压Vdd和低电平的电源电压Vss是恒定不变的，假设Vdd、Vss分别为30V和-6V。当输入高电平的输入信号in时，NMOS晶体管T2导通，该反相器输出Vss的低电平-6V，此时PMOS晶体管T1的漏极、源极之间的电压Vds一直保持为Vdd、Vss压差的绝对值(36V)，直到输入端信号in变为低电平，在这段时间PMOS晶体管T1一直受到36V的应力(stress)电压。同样地，当输入信号in为低电平时开始，直至变为高电平之前，NMOS晶体管T2也同样一直受到高的应力电压。在Vdd和Vss的电压差(即电压Vds)较大时，CMOS反相器中核心晶体管在长时间处于较高的应力电压状态下，容易导致晶体管老化和损坏，进而降低反相器的使用寿命。
发明内容
本发明实施例提供一种CMOS反相器及应用，可以减少输出端的压差变化较大的CMOS反相器中核心晶体管的应力时间、减少晶体管劣化，提高CMOS反相器的使用寿命。
第一方面，本发明实施例提供了一种互补金属氧化物半导体(CMOS)反相器，所述CMOS反相器包括第一选择器和第二选择器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：
所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极均连接至所述CMOS反相器的输入端，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接至所述CMOS反相器的输出端，所述第一晶体管的源极连接至所述第一选择器的第一输出端，所述第三晶体管的源极连接至所述第一选择器的第二输出端，所述第二晶体管的源极连接至所述第二选择器的第一输出端，所述第四晶体管的源极连接至所述第二选择器的第二输出端；
所述第一选择器和所述第二选择器均接入第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号的相位相反，所述第一选择器和所述第二选择器均电性连接所述CMOS反相器的输入端；
当所述第二控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第一输出端输出第二控制信号；当所述第一控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第二输出端输出第一控制信号；当所述第一控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第二输出端输出第一控制信号；当所述第二控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第一输出端输出第二控制信号。
其中，所述第一选择器包括第一选择电路和第二选择电路，其中：
所述第一选择电路和所述第二选择电路均接入所述第一控制信号和所述第二控制信号，所述第一选择电路和第二选择电路均电性连接所述CMOS反相器的输入端，所述第一选择电路电性连接所述第一晶体管的源极，所述第二选择电路电性连接所述第三晶体管的源极。
其中，所述第二选择器包括第三选择电路和第四选择电路，其中：
所述第三选择电路和所述第四选择电路均接入所述第一控制信号和第二控制信号，所述第三选择电路和第四选择电路均电性连接所述CMOS反相器的输入端，所述第三选择电路连接所述第二晶体管的源极，所述第四选择电路连接所述第四晶体管的源极。
其中，所述第一选择电路包括第五晶体管和第六晶体管，其中：
所述第五晶体管的栅极接入所述第一控制信号，所述第六晶体管的栅极连接所述CMOS反相器的输入端，所述第五晶体管的源极和所述第六晶体管的漏极均接入所述第二控制信号，所述第五晶体管的源极和所述第六晶体管的源极均电性连接至所述第一选择器的第一输出端。
其中，所述第二选择电路包括第七晶体管和第八晶体管，其中：
所述第七晶体管的栅极接入所述第二控制信号，所述第八晶体管的栅极连接所述CMOS反相器的输入端，所述第七晶体管的源极和所述第八晶体管的漏极均接入所述第一控制信号，所述第七晶体管的漏极和所述第八晶体管的源极均电性连接至所述第一选择器的第二输出端。
其中，所述第三选择电路包括第九晶体管和第十晶体管，其中：
所述第九晶体管的栅极接入所述第一控制信号，所述第十晶体管的栅极连接所述CMOS反相器的输入端，所述第九晶体管的源极和所述第十晶体管的漏极均接入所述第二控制信号，所述第九晶体管的漏极和所述第十晶体管的源极均电性连接至所述第二选择器的第一输出端。
其中，所述第四选择电路包括第十一晶体管和第十二晶体管，其中：
所述第十一晶体管的栅极接入所述第二控制信号，所述第十二晶体管的栅极连接所述CMOS反相器的输入端，所述第十一晶体管的源极和所述第十二晶体管的漏极均接入所述第一控制信号，所述第十一晶体管的漏极和所述第十二晶体管的源极均电性连接至所述第二选择器的第二输出端。
其中，所述第一晶体管和所述第三晶体管均为PMOS管，所述第二晶体管和所述第四晶体管均为NMOS管。
其中，所述第一控制信号与所述第二控制信号在一个周期内的高电平占比时长与低电平占比时长相等。
第二方面，本发明实施例还提供了一种电子装置，所述电子装置包括上述的CMOS反相器。
本发明实施例中提供的CMOS反相器中，当所述第二控制信号为高电平、所述所述第一控制信号为低电平时，所述第一选择器的第一输出端输出第二控制信号，所述第二选择器的第二输出端输出所述第一控制信号；若所述CMOS反相器的输入端输入高电平信号，则所述第一选择器的第二输出端输出所述第一控制信号；所述第二晶体管、第四晶体管导通，所述第三晶体管的源漏极间的压差为零，所述第一晶体管的源漏极间的压差较大；若所述CMOS反相器的输入端输入低电平信号，则选择所述第二选择器的第一输出端输出第二控制信号，所述第一晶体管、第三晶体管导通，所述第二晶体管的源漏极间的压差为零，所述第四晶体管的源漏极间的压差较大。当所述所述第一控制信号为高电平、第二控制信号为低电平时，所述第一选择器的第二输出端输出所述第一控制信号，所述第二选择器的第一输出端输出第二控制信号，若所述CMOS反相器的输入端输入高电平信号，选择所述第一选择器的第一输出端输出第二控制信号，所述第一晶体管的源漏极间的压差为零，所述第三晶体管的源漏极间的压差大；若所述CMOS反相器的输入端输入低电平信号，选择所述第二选择器的第二输出端输出所述第一控制信号；所述第四晶体管的源漏极间的压差为零，所述第一晶体管的源漏极间的压差大。由此可见，在所述CMOS反相器的工作过程中，根据第一、第二控制信号的电平高低，以及反相器输入端信号的电平高低，在同一时间内，只有所述第一晶体管、第二晶体管、第三晶体管和第四晶体管中的一个晶体管处于应力状态，相对减少了每个晶体管的应力时间，实施本发明实施例中的CMOS反相器，可以解决在现有反相器输出压差较大的电路中核心晶体管因长期处于高电压状态易引起晶体管寿命下降的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中CMOS反相器的电路结构示意图；
图2是本发明实施例公开的一种CMOS反相器的电路示意图；
图3是本发明实施例公开的另一种CMOS反相器的电路示意图；
图4是本发明实施例公开的另一种CMOS反相器的电路示意图；
图5是本发明实施例的CMOS反相器中两个控制信号的时序图。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述。显然，所描述的实施方式是本发明的一部分实施方式，而不是全部实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施方式，都应属于本发明保护的范围。
此外，以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本发明，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸地连接，或者一体地连接；可以是机械连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。若本说明书中出现“工序”的用语，其不仅是指独立的工序，在与其它工序无法明确区别时，只要能实现所述工序所预期的作用则也包括在本用语中。另外，本说明书中用“-”表示的数值范围是指将“-”前后记载的数值分别作为最小值及最大值包括在内的范围。在附图中，结构相似或相同的单元用相同的标号表示。
本发明实施例提供了一种CMOS反相器，其可以减少CMOS反相器中核心晶体管的应力时间、减少晶体管劣化，提高CMOS反相器的使用寿命。以下分别进行详细说明。
请查阅图2，图2是本发明实施例公开的一种互补金属氧化物半导体(CMOS)反相器的电路示意图。
在本实施例中，所述CMOS反相器包括第一选择器100和第二选择器200、第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4，其中：所述第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的栅极均连接至所述CMOS反相器的输入端In；所述第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4的漏极均连接至所述CMOS反相器的输出端Out，具体地，所述第一晶体管T1的漏极与所述第二晶体管T2的漏极连接后连接至所述输出端Out，所述第三晶体管T3的漏极与所述第四晶体管T4的漏极连接后连接至所述输出端Out。所述第一晶体管T1的源极连接所述第一选择器100的第一输出端A1，所述第三晶体管T3的源极连接至所述第一选择器100的第二输出端A2，所述第二晶体管T2的源极连接至所述第二选择器200的第一输出端B1，所述第四晶体管T4的源极连接至所述第二选择器200的第二输出端B2。其中，在本实施例中，所述第一晶体管T1和所述第三晶体管T3均为P型金属氧化物半导体晶体管(PMOS管)，所述第二晶体管T2和所述第四晶体管T4均为N型金属氧化物半导体晶体管(NMOS管)。
所述第一选择器100和第二选择器200均可接入第一控制信号LC1和第二控制信号LC2，其中，所述第一控制信号LC1和第二控制信号LC2的相位相反。所述第一选择器100和所述第二选择器200均电性连接所述CMOS反相器的输入端In。具体地，所述第一选择器100的控制端C1通过所述第一晶体管T1和所述第三晶体管T3的栅极连接至所述CMOS反相器的输入端In；所述第二选择器200的控制端C2通过所述第二晶体管T2和所述第四晶体管T4的栅极连接至所述CMOS反相器的输入端In。
当所述第二控制信号LC2为高电平(即所述第一控制信号LC1为低电平时)，或者所述CMOS反相器的输入端In输入高电平信号时(即满足上述任一条件时)，则所述第一选择器100的第一输出端A1均输出所述第二控制信号LC2。具体为，当所述CMOS反相器的输入端In输入高电平信号时，此时无论所述第二控制信号LC2为高电平或低电平，所述第一选择器100的第一输出端A1均输出第二控制信号LC2。当所述第二控制信号LC2为高电平时，此时无论所述CMOS反相器的输入端In输入低电平信号，或者是输入端In输入高电平信号，所述第一选择器100的第一输出端A1均输出高电平的第二控制信号LC2。
当所述第一控制信号LC1为高电平(即所述第二控制信号LC2为低电平时)，或者所述CMOS反相器的输入端In输入高电平信号时(即满足上述任一条件时)，则选择所述第一选择器100的第二输出端A2均输出所述第一控制信号LC1。具体来说，当所述CMOS反相器的输入端In输入高电平信号时，此时无论所述第一控制信号LC1为高电平或低电平，所述第一选择器100的第二输出端A2均输出第一控制信号LC1。当所述第二控制信号LC1为高电平时，此时无论所述CMOS反相器的输入端In输入低电平信号，或者是输入端In输入高电平信号，所述第一选择器100的第一输出端A1均输出高电平的第二控制信号LC2。
当所述第一控制信号LC1为低电平，或者所述CMOS反相器的输入端In输入低电平信号时(即满足上述任一条件时)，则所述第二选择器200的第二输出端B2均输出所述第一控制信号LC1。具体来说，当所述CMOS反相器的输入端In输入低电平信号时，此时无论所述第一控制信号LC1为低电平或为高电平，所述第二选择器200的第二输出端B2均输出第一控制信号LC1。当所述第一控制信号LC1为低电平时，此时无论所述CMOS反相器的输入端In输入低电平信号，或者是输入端In输入高电平信号，所述第二选择器200的第二输出端B2均输出低电平的第一控制信号LC1。
当所述第二控制信号LC2为低电平，或者所述CMOS反相器的输入端In输入低电平信号时(即满足上述任一条件时)，则所述第二选择器200的第一输出端B1均输出所述第二控制信号LC2。具体来说，当所述CMOS反相器的输入端In输入低电平信号时，此时无论所述第二控制信号LC2为低电平或为高电平，所述第二选择器200的第一输出端B1均输出第二控制信号LC2。当所述第二控制信号LC2为低电平时，此时无论所述CMOS反相器的输入端In输入低电平信号，或者是输入端In输入高电平信号，所述第二选择器200的第二输出端B2均输出低电平的第二控制信号LC2。
在图2描述的CMOS反相器结构中，当所述第二控制信号LC2为高电平或者所述第一控制信号LC1为低电平时，所述第一选择器100的第一输出端A1输出第二控制信号LC2，所述第二选择器200的第二输出端B2输出第一控制信号LC1；若所述CMOS反相器的输入端In输入高电平信号，则所述第一选择器100的第二输出端A2输出第一控制信号LC1，由于此时所述输入端In为高电平信号，则所述第二晶体管T2和第四晶体管T4导通，所述CMOS反相器的输出端Out输出低电平的第一控制信号LC1，此时所述第三晶体管T3的源漏极间的压差为零，而所述第一晶体管T1的源漏极间的压差较大，其等于所述第一控制信号LC1和第二控制信号LC2的电位差的绝对值，即仅所述第一晶体管T1处于高电压的应力状态。若所述CMOS反相器的输入端In输入低电平信号，则选择所述第二选择器200的第一输出端B1输出第二控制信号LC2，由于此时所述输入端In为低电平信号，则所述第一晶体管T1和第三晶体管T3导通，所述CMOS反相器的输出端Out输出高电平的第二控制信号LC2，此时所述第二晶体管T2的源漏极间的压差为零，而所述第四晶体管T4的源漏极间的压差较大，其等于所述第一控制信号LC1和第二控制信号LC2的电位差的绝对值，即仅所述第四晶体管T4处于高电压的应力状态。
当所述第一控制信号LC1为高电平或者第二控制信号LC2为低电平时，所述第一选择器100的第二输出端A2输出第一控制信号LC1，所述第二选择器200的第一输出端B1输出第二控制信号LC2。若所述CMOS反相器的输入端In输入高电平信号，则所述第一选择器100的第一输出端A1输出第二控制信号LC2，由于此时所述输入端In为高电平信号，所述第二晶体管T2和第四晶体管T4导通，所述CMOS反相器的输出端Out输出低电平的第二控制信号LC2，此时所述第一晶体管T1的源漏极间的压差为零，而所述第三晶体管T3的源漏极间的压差较大，其等于所述第一控制信号LC1和第二控制信号LC2的电位差的绝对值，即仅所述第三晶体管T3处于高电压的应力状态。若所述CMOS反相器的输入端In输入低电平信号，则所述第二选择器200的第二输出端B2输出第一控制信号LC1，由于此时所述输入端In为低电平信号，所述第一晶体管T1和第三晶体管T3导通，所述CMOS反相器的输出端Out输出高电平的第一控制信号LC1，此时所述第四晶体管T4的源漏极间的压差为零，而所述第二晶体管T2的源漏极之间的压差较大，其等于所述第一控制信号LC1和第二控制信号LC2的电位差的绝对值，即仅所述第二晶体管T2处于高电压的应力状态。
由此可见，在所述CMOS反相器的工作过程中，根据第一、第二控制信号的电平高低，以及该CMOS反相器输入端In信号的电平高低，在同一时间内只有所述第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4中的一个晶体管处于应力状态，相对减少了每个晶体管处于高电压状态下的应力时间，实施本发明实施例中的CMOS反相器，可以解决在现有反相器输出压差较大的电路中，其核心晶体管因长期处于高电压状态易引起晶体管寿命下降的问题。
请参阅图3，图3是本发明实施例公开的另一种CMOS反相器的示意图。
如图3所示，本实施例所示的CMOS反相器与图2所示的CMOS反相器的电路架构及组成整体相同，具体请参看上述实施例中对图2所示CMOS反相器的描述，在此不再赘述。
进一步地，其区别在于，图3所示的实施例中所描述的CMOS反相器中，所述第一选择器100包括第一选择电路101和第二选择电路102，其中：所述第一选择电路101和第二选择电路102均接入所述第一控制信号LC1和第二控制信号LC2，所述第一选择电路101和第二选择电路102(即上文中提到的第一选择器100的控制端C1)均电性连接所述CMOS反相器的输入端In(即所述第一选择器100的控制端C1电性连接所述CMOS反相器的输入端In)。所述第一选择电路101电性连接所述第一晶体管T1的源极(即第一选择器100的第一输出端A1连接所述第一晶体管T1的源极)，所述第二选择电路102电性连接所述第三晶体管T3的源极(即第一选择器100的第二输出端A2连接所述第三晶体管T3的漏极)。
图3所示的CMOS反相器的示意图中，当所述第二控制信号LC2为低电平或所述CMOS反相器的输入端In输入高电平信号时，所述第二选择电路102工作，则所述第一选择器100的第二输出端A2输出第一控制信号LC1。当所述第一控制信号LC1为低电平或所述CMOS反相器的输入端In输入高电平信号时，所述第一选择电路101工作，则所述第一选择器100的第一输出端A1输出第二控制信号LC2。
进一步地，所述第二选择器200包括第三选择电路201和第四选择电路202，其中：所述第三选择电路201和第四选择电路202均接入所述第一控制信号LC1和第二控制信号LC2，所述第三选择电路201和第四选择电路202(即上文中提到的第二选择器200的控制端C2)均电性连接所述CMOS反相器的输入端In(即所述第二选择器200的控制端C2均电性连接所述CMOS反相器的输入端In)。所述第三选择电路201连接所述第二晶体管T2的源极(即第二选择器200的第一输出端B1连接所述第二晶体管T2的源极)，所述第四选择电路202连接所述第四晶体管T4的源极(即第二选择器200的第二输出端B2连接所述第四晶体管T4的源极)。
图3所示的CMOS反相器的示意图中，当所述第一控制信号LC1为高电平，或者所述CMOS反相器的输入端In输入低电平信号时，所述第三选择电路201工作，则所述第二选择器200的第一输出端B1输出第二控制信号LC2；当所述第二控制信号LC2为高电平，或者所述CMOS反相器的输入端In输入低电平信号时，所述第四选择电路202工作，则所述第二选择器200的第二输出端B2输出第一控制信号LC1。
在图3所示的CMOS反相器的示意图中，在所述第一控制信号LC1和所述第二控制信号LC2的控制下，所述第一选择器100的一个输出端(第一输出端A1或者第二输出端A2)输出高电平的控制信号，所述第二选择器200的一个输出端(第一输出端B1或者第二输出端B2)输出低电平的控制信号；其中，所述第一选择器100的第二输出端A2和所述第二选择器200的第一输出端B1同步输出相反电平，所述第一选择器100的第一输出端A1和所述第二选择器200的第二输出端B2同步输出相反电平。当所述CMOS反相器的输入端In输入高电平信号时，所述第一选择器100的另一输出端输出低电平，当所述CMOS反相器的输入端In输入低电平信号时，所述第二选择器200的另一输出端输出高电平。
请参阅图4，图4是本发明实施例公开的另一种CMOS反相器的示意图。如图3所示，本实施例中所示的CMOS反相器与图2及图3所示的CMOS反相器的电路架构及组成整体相同，具体请参看上述实施例中对图2及图3所示CMOS反相器的描述，在此不再赘述。
进一步地，其区别在于，图4所示的实施例中所描述的CMOS反相器中，所述第一选择电路101包括第五晶体管T5和第六晶体管T6。其中：所述第五晶体管T5的栅极接入所述第一控制信号LC1，所述第六晶体管T6的栅极连接所述CMOS反相器的输入端In(即T6的栅极连接上文中提到的第一选择器100的控制端C1)，所述第五晶体管T5的源极和所述第六晶体管T6的漏极均接入所述第二控制信号LC2，所述第五晶体管T5的漏极和所述第六晶体管T6的源极均电性连接至所述第一选择器100的第一输出端A1。
所述第二选择电路102包括第七晶体管T7和第八晶体管T8。其中：所述第七晶体管T7的栅极接入所述第二控制信号LC2，所述第八晶体管T8的栅极连接所述CMOS反相器的输入端In(即T8的栅极连接上文中提到的第一选择器100的控制端C1，也可以理解为，晶体管T6和T8的栅极构成了所述第一选择器100的控制端C1)，所述第七晶体管T7的源极和所述第八晶体管T8的漏极均接入所述第一控制信号LC1，所述第七晶体管T7的漏极和所述第八晶体管T8的源极均电性连接至所述第一选择器100的第二输出端A2。
所述第三选择电路201包括第九晶体管T9和第十晶体管T10。其中：所述第九晶体管T9的栅极接入所述第一控制信号LC1，所述第十晶体管T10的栅极连接所述CMOS反相器的输入端In(即T10的栅极连接上文中提到的第二选择器200的控制端C2)，所述第九晶体管T9的源极和所述第十晶体管T10的漏极均接入所述第二控制信号LC2，所述第九晶体管T9的漏极和所述第十晶体管T10的源极均电性连接至所述第二选择器200的第一输出端B1。
所述第四选择电路202包括第十一晶体管T11和第十二晶体管T12，其中：所述第十一晶体管T11的栅极接入所述第二控制信号LC2，所述第十二晶体管T12的栅极连接所述CMOS反相器的输入端In(即T12的栅极连接上文中提到的第二选择器200的控制端C2，也可以理解为，晶体管T10和T12的栅极构成了所述第二选择器200的控制端C2)，所述第十一晶体管T11的源极和所述第十二晶体管T12的漏极均接入所述第一控制信号LC1，所述第十一晶体管T11的漏极和所述第十二晶体管T12的源极均电性连接至所述第二选择器200的第二输出端B2。
本发明实施例中，所述第一控制信号LC1和第二控制信号LC2的相位相反，假设两个控制信号的高电平为30V，低电平为-6V，两个控制信号的波形时序图如图5所示，以下按图5中所示的t1、t2这两个时段来逐个阐述该CMOS反相器的工作情况：
当处于图5所示的波形时序图中的t1时间段内，所述第一控制信号LC1为高电平，第二控制信号LC2为低电平，该CMOS反相器的4个核心晶体管的应力电压如下表1所示：
具体分析过程如下：在t1时间段内，所述第一控制信号LC1为高电平，第二控制信号LC2为低电平，所述第七晶体管T7和第九晶体管T9导通，所述第一选择器100的第二输出端A2输出高电平的第一控制信号LC1，所述第二选择器200的第一输出端B1输出第二控制信号LC2，在t1时间段内若所述CMOS反相器的输入端In输入高电平信号，则所述第一选择器100中的第六晶体管T6和第八晶体管T8导通，所述第一选择器100的第一输出端A1输出低电平的第二控制信号LC2，此时，所述CMOS反相器的输入端In也将所述第二晶体管T2和第四晶体管T4导通，即第二晶体管T2和第四晶体管T4的源漏极间的压差均为零。所述CMOS反相器的输出端Out输出低电平的第二控制信号LC2，此时，所述第一晶体管T1的源漏极的电压均为LC2，即该第一晶体管T1的源漏极间的压差为零，而所述第三晶体管T3的源漏极间的压差较大，其等于所述第一控制信号LC1和所述第二控制信号LC2的电位差的绝对值，等于36V，即仅所述第三晶体管T3处于高电压的应力状态。
t1时间段内若所述CMOS反相器的输入端In输入低电平信号，将第二选择器200中的第十晶体管T10和第十二晶体管T12导通，所述第二选择器200的第二输出端B2输出低电平的第一控制信号LC1，此时，输入端In也将所述第一晶体管T1和第三晶体管T3导通，即第一晶体管T1和第三晶体管T3的源漏极间的压差均为零。所述CMOS反相器的输出端Out输出高电平的第一控制信号LC1，此时所述第四晶体管T4的源漏极间的电压均为LC1，即该第四晶体管T4的源漏极间的压差为零，而所述第二晶体管T2的源漏极之间的压差较大，其等于所述第一控制信号LC1和所述第二控制信号LC2的电位差的绝对值，等于36V，即仅所述第二晶体管T2处于高电压的应力状态。
由上述分析可知，在所述第一控制信号LC1为高电平，随着该CMOS反相器的输入端In的高、低平信号的变化，所述第二晶体管T2和所述第三晶体管T3轮流处于高电压的应力状态。
当处于图5波形时序图中t2时间段时，所述第一控制信号LC1为低电平，第二控制信号LC2为高电平，该CMOS反相器的4个核心晶体管的应力电压的具体分析过程与表1类似，在此不再进行详细分析，具体结果如下表2所示：
类似地，在所述第二控制信号LC2为高电平时，随着该CMOS反相器的输入端In的高、低平信号的变化，所述第一晶体管T1和所述第四晶体管T4轮流处于高电压的应力状态。
图4所示的CMOS反相器中，可以根据所述第一控制信号LC1和第二控制信号LC2的电平高低，以及所述反相器输入端In信号的电平高低，在同一时间内，只有所述第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4中的一个晶体管处于高电压的应力状态，相对减少了每个晶体管处于高电压状态的应力时间，实施本发明实施例中的CMOS反相器，可以解决现有反相器中核心晶体管因长期处于高电压状态易引起晶体管寿命下降的问题。
作为优选，所述第一控制信号LC1与所述第二控制信号LC2在一个周期内的高电平占比时长与低电平占比时长相等，即所述第一控制信号LC1与所述第二控制信号LC2的高电平与低电平的占空比相等。这样可以使得所述第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4处于应力状态的时间几乎相等，各个晶体管的损耗相同。
优选地，所述第五晶体管T5、第七晶体管T7、第十晶体管T10、第十二晶体管T12为PMOS管，所述第六晶体管T6、第八晶体管T8、第九晶体管T9和第十一晶体管T11为NMOS管。
可选地，也可以将图4中的晶体管的类型和接入的控制信号进行进行相应更改，也可以达到本发明实施例的效果，在此就不再进行赘述。
本发明实施例还提供一种应用上述图2至图4所示的CMOS反相器的电子装置。本发明实施例中的CMOS反相器，可以适用于任何需要使用反相器的电子装置中，尤其适用于反相器输出端的压差变化较大的场合，即第一控制信号LC1、第二控制信号LC2的电位差较大时。例如，可以将本发明实施例中的CMOS反相器应用在CMOS GOA电路中，可以提高GOA电路的稳定性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上对本发明实施例所提供的CMOS反相器及应用进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种互补金属氧化物半导体(CMOS)反相器，其特征在于，所述CMOS反相器包括第一选择器和第二选择器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：
所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极均连接至所述CMOS反相器的输入端，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的漏极均连接至所述CMOS反相器的输出端，所述第一晶体管的源极连接至所述第一选择器的第一输出端，所述第三晶体管的源极连接至所述第一选择器的第二输出端，所述第二晶体管的源极连接至所述第二选择器的第一输出端，所述第四晶体管的源极连接至所述第二选择器的第二输出端；
所述第一选择器和所述第二选择器均接入第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号的相位相反，所述第一选择器和所述第二选择器均电性连接所述CMOS反相器的输入端；
当所述第二控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第一输出端输出第二控制信号；当所述第一控制信号为高电平或者所述CMOS反相器的输入端输入高电平信号时，所述第一选择器的第二输出端输出第一控制信号；当所述第一控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第二输出端输出第一控制信号；当所述第二控制信号为低电平或者所述CMOS反相器的输入端输入低电平信号时，所述第二选择器的第一输出端输出第二控制信号。
2.根据权利要求1所述的CMOS反相器，其特征在于，所述第一选择器包括第一选择电路和第二选择电路，其中：
所述第一选择电路和所述第二选择电路均接入所述第一控制信号和所述第二控制信号，所述第一选择电路和第二选择电路均电性连接所述CMOS反相器的输入端，所述第一选择电路电性连接所述第一晶体管的源极，所述第二选择电路电性连接所述第三晶体管的源极。
3.根据权利要求1所述的CMOS反相器，其特征在于，所述第二选择器包括第三选择电路和第四选择电路，其中：
所述第三选择电路和所述第四选择电路均接入所述第一控制信号和所述第二控制信号，所述第三选择电路和第四选择电路均电性连接所述CMOS反相器的输入端，所述第三选择电路连接所述第二晶体管的源极，所述第四选择电路连接所述第四晶体管的源极。
4.根据权利要求2所述的CMOS反相器，其特征在于，所述第一选择电路包括第五晶体管和第六晶体管，其中：
所述第五晶体管的栅极接入所述第一控制信号，所述第六晶体管的栅极连接所述CMOS反相器的输入端，所述第五晶体管的源极和所述第六晶体管的漏极均接入所述第二控制信号，所述第五晶体管的漏极和所述第六晶体管的源极均电性连接至所述第一选择器的第一输出端。
5.根据权利要求2所述的CMOS反相器，其特征在于，所述第二选择电路包括第七晶体管和第八晶体管，其中：
所述第七晶体管的栅极接入所述第二控制信号，所述第八晶体管的栅极连接所述CMOS反相器的输入端，所述第七晶体管的源极和所述第八晶体管的漏极均接入所述第一控制信号，所述第七晶体管的漏极和所述第八晶体管的源极均电性连接至所述第一选择器的第二输出端。
6.根据权利要求3所述的CMOS反相器，其特征在于，所述第三选择电路包括第九晶体管和第十晶体管，其中：
所述第九晶体管的栅极接入所述第一控制信号，所述第十晶体管的栅极连接所述CMOS反相器的输入端，所述第九晶体管的源极和所述第十晶体管的漏极均接入所述第二控制信号，所述第九晶体管的漏极和所述第十晶体管的源极均电性连接至所述第二选择器的第一输出端。
7.根据权利要求3所述的CMOS反相器，其特征在于，所述第四选择电路包括第十一晶体管和第十二晶体管，其中：
所述第十一晶体管的栅极接入所述第二控制信号，所述第十二晶体管的栅极连接所述CMOS反相器的输入端，所述第十一晶体管的源极和所述第十二晶体管的漏极均接入所述第一控制信号，所述第十一晶体管的漏极和所述第十二晶体管的源极均电性连接至所述第二选择器的第二输出端。
8.根据权利要求1所述的CMOS反相器，其特征在于，所述第一晶体管和所述第三晶体管均为PMOS管，所述第二晶体管和所述第四晶体管均为NMOS管。
9.根据权利要求1-8任一项所述的CMOS反相器，其特征在于，所述第一控制信号与所述第二控制信号在一个周期内的高电平占比时长与低电平占比时长相等。
10.一种电子装置，其特征在于，所述电子装置包括如权利要求1-9中任一项所述的CMOS反相器。
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