CN116366034B - 用于解决cmos反相器启动过程中嵌套控制的逻辑电路 - Google Patents

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Abstract

本发明公开用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，属于基本电子电路的技术领域。该逻辑电路包括：施密特触发单元、缓冲单元、比较单元，在参考电压不满足CMOS反相器启动条件时由电源电压使能反相器，而在参考电压满足反相器启动条件时通过比较参考电压和施密特触发单元翻转电压选择反相器使能信号，实现降低CMOS反相器输入高电平的最小值VIH和直通电流ΔICC的目的。

Description

用于解决CMOS反相器启动过程中嵌套控制的逻辑电路
技术领域
本发明公开用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，属于基本电子电路的技术领域。
背景技术
CMOS反相器是一种广泛应用于各类CMOS数字电路中的基本数字逻辑功能单元。CMOS反相器电压传输特性曲线上存在着比较陡直的线性转折区，此时CMOS反相器中的PMOS管和NMOS管都工作于饱和状态，具有较大电压增益。
在一些高速CMOS数字电路应用场景下，CMOS反相器需要工作在线性转折区，而此时CMOS反相器输入高电平的最小值VIH和直通电流ΔICC随电源电压变化极大。增大CMOS反相器中PMOS管和NMOS管的宽长比是减小电源电压波动对CMOS反相器输入高电平的最小值VIH影响的一种可行方式，增加大电阻是降低直通电流ΔICC的一种可行方式，但增大宽长比和增加大电阻都增大了版图资源的消耗，降低了CMOS反相器的传输速率。
为了得到相对稳定的CMOS反相器输入高电平最小值VIH的以及较小的直通电流ΔICC，可以通过CMOS反相器启动电路芯片内部的BGR模块输出一个基准电压VREF为CMOS反相器供电。然而，这种CMOS反相器启动电路设计使反相器和后级逻辑模块进入嵌套控制状态，CMOS反相器在启动电路芯片上电过程中工作于简并点，即，CMOS反相器未工作于期望的工作状态。
综上，本发明旨在提出用于CMOS反相器启动的嵌套控制电路以克服上述缺陷。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，在不改变CMOS反相器电路结构的基础上实现稳定输入高电平的最小值并降低静态功耗的发明目的，解决现有CMOS反相器芯片以增加版图面积和降低传输速率为代价稳定输入高电平最小值并降低静态功耗的技术问题。
本发明为实现上述发明目的采用如下技术方案：
用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，包括：施密特触发单元、缓冲单元、比较单元；施密特触发单元的供电端接电源电压，施密特触发单元的输入端接参考电压，施密特触发单元输出施密特触发单元翻转电压；缓冲单元的供电端接电源电压，缓冲单元的输入端接所述施密特触发单元的输出端，缓冲单元对施密特触发单元翻转电压波形进行整形后输出；比较单元的第一输入端接所述缓冲单元的输出端，比较单元的第二输入端接参考电压，在参考电压不满足CMOS反相器启动条件时传输电源电压至CMOS反相器的使能端，在参考电压满足CMOS反相器启动条件且参考电压低于施密特翻转电压时选择电源电压作为比较结果输出至CMOS反相器的使能端，在参考电压满足CMOS反相器启动条件且参考电压高于施密特翻转电压时选择0电平作为比较结果输出至CMOS反相器的使能端。
作为用于解决CMOS反相器启动过程中嵌套控制的逻辑电路的进一步优化方案，施密特触发单元包括：第一开关管至第九开关管；第一开关管的漏极连接第二开关管源极，第一开关管的源极和衬底均接地；第二开关管的漏极与第三开关管漏极相连接作为施密特触发单元的输出端，第二开关管的衬底接地；第三开关管的源极连接第四开关管漏极；第四开关管的源极连接第五开关管漏极；第五开关管的源极和衬底、第八开关管源极和衬底、第九开关管衬底、第三开关管衬底、第四开关管衬底以及第七开关管栅极相连接作为施密特触发器的供电端，第五开关管的栅极与第一开关管栅极、第二开关管栅极、第三开关管栅极以及第四开关管栅极相连接作为施密特触发器的输入端；第六开关管的源极连接第一开关管漏极，第六开关管的衬底接地，第六开关管的栅极连接第二开关管漏极；第七开关管的源极和衬底均接地；第八开关管的漏极连接第六开关管漏极，第八开关管的栅极接地；第九开关管的漏极连接第七开关管漏极，第九开关管的源极连接第三开关管源极，第九开关管的栅极连接第二开关管漏极。
作为用于解决CMOS反相器启动过程中嵌套控制的逻辑电路的进一步优化方案，缓冲单元包括：第十开关管至第十三开关管；第十开关管的源极和衬底均接地，第十开关管的漏极连接第十一开关管漏极，第十开关管的栅极与第十一开关管栅极相连接作为缓冲单元的输入端；第十一开关管的源极和衬底、第十三开关管源极和衬底相连接作为缓冲单元的供电端；第十二开关管的源极和衬底均接地，第十二开关管的栅极连接第十开关管漏极；第十三开关管的漏极与第十二开关管漏极相连接作为缓冲单元的输出端，第十三开关管的栅极连接第十开关管漏极。
作为用于解决CMOS反相器启动过程中嵌套控制的逻辑电路的进一步优化方案，比较单元包括：第十四开关管、第十五开关管，第十四开关管源极和第十五开关管栅极相连接作为比较单元的第一输入端，第十四开关管栅极与第十五开关管源极相连接作为比较单元的第二输入端，第十四开关管漏极和衬底、第十五开关管漏极和衬底相连接作为比较单元的输出端。
作为用于解决CMOS反相器启动过程中嵌套控制的逻辑电路的进一步优化方案，参考电压由带隙基准电路提供。
本发明采用上述技术方案，具有以下有益效果：
（1）本发明所提逻辑电路通过包括施密特触发单元、缓冲单元、比较单元的电路架构，在参考电压不满足CMOS反相器启动条件时由电源电压使能反相器，而在参考电压满足反相器启动条件时通过比较参考电压和施密特触发单元翻转电压选择反相器使能信号，在高电源电压下有较低的VIH和ΔICC，且不需要增大输入级的电路面积和/或增加额外的电阻，减少版图资源的消耗，降低了输入电容。
（2）本发明所提逻辑电路无需改变CMOS反相器中开关管的宽长比，也无需增加额外的电阻，因此克服了传统反相器输入对电源电压和工艺依赖的缺陷，在任意工艺下均可以实现较低的VIH和ΔICC。
附图说明
图1为本发明所提CMOS反相器使能电路的架构框图。
图2为本发明所提用于解决CMOS反相器启动过程中嵌套控制的逻辑电路的具体电路图。
图3为图2所示逻辑电路在电源上电过程中参考电压VREF的波形图。
图4为图2所示逻辑电路在电源上电过程中比较单元输出电压VCMP的波形图。
图5为本发明实施例中CMOS反相器在电源电压变化下输入高电平最小值的波形图。
图6为本发明实施例中CMOS反相器在电源电压变化下直通电流的波形图。
图中标号说明：Q1~Q15为第一至第十五MOS管。
实施方式
下面结合附图对发明的技术方案进行详细说明。
为了使芯片正常工作，本发明提出一种如图1所示的CMOS反相器使能电路，该电路包括带隙基准电路BGR和用于解决CMOS反相器启动过程中嵌套控制的逻辑电路SELECT，逻辑电路SELECT用于使能CMOS反相器和后级逻辑电路LOGIC中的一个模块进入工作状态。逻辑电路SELECT用于实现电压选择功能，在上电过程中由电源电压VCC向使能电路供电，使能电路上电后传输电源电压VCC至CMOS反相器使能端，后级逻辑电路在CMOS反相器正常工作后处于正常工作状态，待带隙基准电路BGR正常工作（带隙基准电路BGR的使能信号由后级逻辑电路LOGIC提供）时，逻辑电路SELECT比较参考电压VREF和施密特翻转电压后输出比较结果VCMP至CMOS反相器使能端，实现降低CMOS反相器输入高电平的最小值VIH和直通电流ΔICC的目的。
用于解决CMOS反相器启动过程中嵌套控制的逻辑电路SELECT的具体电路如图2所示，包括：施密特触发单元、缓冲单元、比较单元。图2所示逻辑电路在电源上电过程中参考电压VREF的波形如图3所示。
施密特触发单元的输入端接参考电压VREF，当电源电压VCC上电但BGR未上电时，输出电源电压VCC，而在BGR上电输出参考电压VREF且参考电压VREF上升至施密特翻转电压时，输出0电平。施密特触发单元包括：第一开关管Q1至第九开关管Q9，第一开关管Q1至第五开关管Q5的栅极相连接作为施密特触发单元的输入端，第五开关管Q5的源极和衬底均接电源电压VCC，第四开关管Q4的源极连接第五开关管Q5的漏极，第三开关管Q3的源极连接第四开关管Q4的漏极，第四开关管Q4的衬底和第三开关管Q3的衬底均接电源电压VCC，第二开关管Q2的漏极与第三开关管Q3的漏极相连接作为施密特触发单元的输出端，第二开关管Q2的源极连接第一开关管Q1的漏极，第一开关管Q1的源极和衬底、第二开关管Q2的衬底均接GND，第八开关管Q8的源极和衬底均连接电源电压VCC，第八开关管Q8的栅极接GND，第六开关管Q6的漏极连接第八开关管Q8的漏极，第六开关管Q6的栅极连接施密特触发单元的输出端，第六开关管Q6的源极连接第一开关管Q1的漏极，第六开关管Q6的衬底接GND，第九开关管Q9的源极连接第三开关管Q3的源极，第九开关管Q9的衬底接电源电压VCC，第九开关管Q9的栅极连接施密特触发器的输出端，第七开关管Q7的漏极连接第九开关管Q9的漏极，第七开关管Q7的栅极连接电源电压VCC，第七开关管Q7的源极和衬底均接GND。第五开关管Q5源极和衬底、第八开关管Q8源极和衬底、第九开关管Q9衬底、第三开关管Q3衬底、第四开关管Q4衬底、第七开关管Q7栅极相连接作为施密特触发器的供电端，第五开关管Q5栅极与第一开关管Q1栅极、第二开关管Q2栅极、第三开关管Q3栅极、第四开关管Q4栅极相连接作为施密特触发器的输入端，第二开关管Q2漏极与第三开关管Q3漏极相连接作为施密特触发单元的输出端。
缓冲器单元的输入端接施密特触发器单元的输出端，对施密特触发单元的翻转电压波形进行整形处理并增强翻转电压驱动能力，整形后的翻转电压传输至比较单元的输入端。缓冲器单元包括：第十开关管Q10至第十三开关管Q13，第十一开关管Q11的源极和衬底均接电源电压VCC，第十一开关管Q11的栅极和第十开关管Q10的栅极相连接作为缓冲器单元的输入端，第十开关管Q10的漏极与第十一开关管Q11的漏极、第十三开关管Q13的栅极、第十二开关管Q12的栅极相连接，第十开关管Q10的源极和衬底均接GND，第十三开关管Q13的源极和衬底均接电源电压VCC，第十三开关管Q13的漏极与第十二开关管Q12的漏极相连接作为缓冲器单元的输出端，第十二开关管Q12的源极和衬底均接GND。第十一开关管Q11源极和衬底、第十三开关管Q13源极和衬底相连接作为缓冲单元的供电端，第十开关管Q10栅极与第十一开关管Q11栅极相连接作为缓冲单元的输入端，第十三开关管Q13漏极与第十二开关管Q12漏极相连接作为缓冲单元的输出端。
比较单元在参考电压不满足CMOS反相器启动条件时传输电源电压至CMOS反相器的使能端；在参考电压满足CMOS反相器启动条件时比较参考电压VREF和缓冲器单元的输出信号（即施密特触发单元翻转电压）后，当参考电压VREF低于施密特翻转电压时，选择VCC作为比较结果VCMP输出至CMOS反相器的使能端，当参考电压VREF高于施密特翻转电压时，选择0电平作为比较结果VCMP输出至CMOS反相器的使能端。比较单元包括：第十四开关管Q14和第十五开关管Q15，第十四开关管Q14的源极与第十五开关管Q15的栅极相连接作为比较单元的第一输入端，第十四开关管Q14的栅极与第十五开关管Q15的源极相连接后作为比较单元的第二输入端接入参考电压VREF，第十四开关管Q14的漏极和衬底、第十五开关管Q15的漏极和衬底相连接作为比较单元的输出端。图2所示逻辑电路在电源上电过程中比较结果VCMP的波形如图4所示。
传统的反相器输入电源电压在3V-5.5V变化时，在不改变NMOS管和PMOS管尺寸比例的情况下，VIH在1.2V-2.1V间变化，变化幅度约为0.9V；该架构可通过设计施密特翻转点来自由定义VIH值，且VIH值为固定值，不随电源电压变化而变化。通过图5所示仿真结果得出结论，设计VIH值为800mV，电源电压在3V-5.5V变化时，偏差低于7mV。
传统的反相器输入中间电位，在不加大电阻降低电流的情况下，ΔICC可达到几百μA到mA级别。加大电阻可将该值降低至几到几十μA，但增大了版图资源的消耗，降低了反相器的传输速率。该架构通过定义基准电压为反相器供电，由图6所示仿真结果可知，本发明可将ΔICC降低为几到几十μA，与传统方案相当。在不损害传输速率的情况下极大减少了特殊场合应用下的功耗，且节省了版图面积。
以上实施方式只是对本发明的示例性说明，并不限定它的保护范围，本领域技术人员还可以对其局部进行改变，符合发明宗旨的任意形式的等同替换都落入本发明的保护范围。

Claims (5)

1.用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，其特征在于，包括：
施密特触发单元，其供电端接电源电压，其输入端接参考电压，输出施密特触发单元翻转电压；
缓冲单元，其供电端接电源电压，其输入端接所述施密特触发单元的输出端，对施密特触发单元翻转电压波形进行整形后输出；及，
比较单元，其第一输入端接所述缓冲单元的输出端，其第二输入端接参考电压，在参考电压不满足CMOS反相器启动条件时传输电源电压至CMOS反相器的使能端，在参考电压满足CMOS反相器启动条件且参考电压低于整形后的施密特触发单元翻转电压时选择电源电压作为比较结果输出至CMOS反相器的使能端，在参考电压满足CMOS反相器启动条件且参考电压高于整形后的施密特触发单元翻转电压时选择0电平作为比较结果输出至CMOS反相器的使能端。
2.根据权利要求1所述用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，其特征在于，所述施密特触发单元包括：
第一开关管，其漏极连接第二开关管源极，其源极和衬底均接地；
第二开关管，其漏极与第三开关管漏极相连接作为施密特触发单元的输出端，其衬底接地；
第三开关管，其源极连接第四开关管漏极；
第四开关管，其源极连接第五开关管漏极；
第五开关管，第五开关管的源极和衬底、第八开关管源极和衬底、第九开关管衬底、第三开关管衬底、第四开关管衬底以及第七开关管栅极相连接作为施密特触发器的供电端，第五开关管的栅极与第一开关管栅极、第二开关管栅极、第三开关管栅极以及第四开关管栅极相连接作为施密特触发器的输入端；
第六开关管，其源极连接第一开关管漏极，其衬底接地，其栅极连接第二开关管漏极；
第七开关管，其源极和衬底均接地；
第八开关管，其漏极连接第六开关管漏极，其栅极接地；及，
第九开关管，其漏极连接第七开关管漏极，其源极连接第三开关管源极，其栅极连接第二开关管漏极。
3.根据权利要求2所述用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，其特征在于，所述缓冲单元包括：
第十开关管，其源极和衬底均接地，其漏极连接第十一开关管漏极，其栅极与第十一开关管栅极相连接作为缓冲单元的输入端；
第十一开关管，其源极和衬底、第十三开关管源极和衬底相连接作为缓冲单元的供电端；
第十二开关管，其源极和衬底均接地，其栅极连接第十开关管漏极；及，
第十三开关管，其漏极与第十二开关管漏极相连接作为缓冲单元的输出端，其栅极连接第十开关管漏极。
4.根据权利要求3所述用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，其特征在于，所述比较单元包括：第十四开关管、第十五开关管，所述第十四开关管源极和第十五开关管栅极相连接作为比较单元的第一输入端，第十四开关管栅极与第十五开关管源极相连接作为比较单元的第二输入端，第十四开关管漏极和衬底、第十五开关管漏极和衬底相连接作为比较单元的输出端。
5.根据权利要求1至4中任意一项所述用于解决CMOS反相器启动过程中嵌套控制的逻辑电路，其特征在于，所述参考电压由带隙基准电路提供。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304432A (ja) * 2003-03-31 2004-10-28 Kitakyushu Foundation For The Advancement Of Industry Science & Technology コンパレータ及びａｄ変換器並びにシュミットトリガ回路
CN1551242A (zh) * 2003-04-08 2004-12-01 ���ش�洢����ʽ���� 半导体存储装置
CN203166853U (zh) * 2013-04-13 2013-08-28 湘潭大学 一种上电复位电路
CN105991125A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 反相器电路、输出稳定的动态比较器及比较方法
WO2018032538A1 (zh) * 2016-08-16 2018-02-22 深圳市华星光电技术有限公司 Cmos反相器及应用该cmos反相器的电子装置
CN111949060A (zh) * 2020-08-14 2020-11-17 电子科技大学 一种缓启动电路
CN115826665A (zh) * 2023-02-24 2023-03-21 唯捷创芯(天津)电子技术股份有限公司 一种具有限流功能的ldo电路、芯片及电子设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304432A (ja) * 2003-03-31 2004-10-28 Kitakyushu Foundation For The Advancement Of Industry Science & Technology コンパレータ及びａｄ変換器並びにシュミットトリガ回路
CN1551242A (zh) * 2003-04-08 2004-12-01 ���ش�洢����ʽ���� 半导体存储装置
CN203166853U (zh) * 2013-04-13 2013-08-28 湘潭大学 一种上电复位电路
CN105991125A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 反相器电路、输出稳定的动态比较器及比较方法
WO2018032538A1 (zh) * 2016-08-16 2018-02-22 深圳市华星光电技术有限公司 Cmos反相器及应用该cmos反相器的电子装置
CN111949060A (zh) * 2020-08-14 2020-11-17 电子科技大学 一种缓启动电路
CN115826665A (zh) * 2023-02-24 2023-03-21 唯捷创芯(天津)电子技术股份有限公司 一种具有限流功能的ldo电路、芯片及电子设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
新型低功耗 CMOS 片上温度传感器设计;林荣 等;《传感技术学报》;第第24卷卷(第第7期期);第981-985页 *

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