JP2540971B2 - レベル変換回路 - Google Patents

レベル変換回路

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JP2540971B2 JP2062261A JP6226190A JP2540971B2 JP 2540971 B2 JP2540971 B2 JP 2540971B2 JP 2062261 A JP2062261 A JP 2062261A JP 6226190 A JP6226190 A JP 6226190A JP 2540971 B2 JP2540971 B2 JP 2540971B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に用いられるレベル変換回路
に利用され、特に、微小振幅を大振幅に高速レベル変換
するレベル変換回路に関する。
〔概要〕
本発明は、微小振幅の入力信号をバイポーラトランジ
スタから構成された入力バッファ回路に入力し、その出
力を相補型インバータ回路で大振幅の出力信号にレベル
変換出力するレベル変換回路において、 相補型インバータ回路を構成するＰチャネルおよびＮ
チャネル電界効果トランジスタのゲート間にカップリン
グ用のコンデンサを接続し、一方のゲート端子の電位を
電位設定回路によって設定することにより、 高速化と消費電力の低減化とを図ったものである。
〔従来の技術〕
第７図は第一従来例を示す回路図である。
本第一従来例は、ECL（エミッタカップルドロジッ
ク）レベルの入力信号を受けるECL型の入力バッファ回
路（ECL）10の出力信号Ｘが、CMOSインバータ回路を形
成するＰチャネルMOSトランジスタ（以下、PMOSTとい
う。）M71のゲートに入り、ＮチャネルMOSトランジスタ
（以下、NMOSTという。）M72はNMOSTM74とともにカレン
トミラー回路を形成している。この電流源としてNMOSTM
74のドレインにPMOSTM73のドレインを接続し、PMOSTM73
ソース側に出力信号を入力し、ゲート電圧を適当な設
定値（VR2）として与える。そして、PMOSTM71とNMOSTM
72との共通ドレインから出力信号OUTが出力されるよう
に、レベル変換部（LC）20が構成されている。（例え
ば、特開昭63−272119号参照）。
次に、本第一従来例の動作について説明する。
入力信号INとしてECLレベル（ハイレベル−0.9V、ロ
ウレベル−1.7V）の微小振幅信号が与えられると、バイ
ポーラトランジスタ（以下、BIPTという。）Q1と定電流
源Iiからなる入力エミッタフォロア（以下EFという。）
回路を介して、BIPTQ2およびQ3からなるカレントスイッ
チのBIPTQ2側のベースに入力信号IN、BIPTQ3側のベース
に基準電圧VR1が入り、定電流源Isと負荷抵抗R1およびR
2により決まる振幅が、EF用BIPTQ4およびQ5を介して正
相の出力信号Ｘ、逆相の出力信号として出力される。
この入力バッファ回路10の出力振幅は、次段のレベル変
換部20の入力になるため、できるだけ大きくした方がよ
いが、入力バッファ回路10での遅れが顕著にならない適
値として約1.5V程度が一般的である。従って、「ハイ」
レベルはPN接合順方向電圧により−0.8V、「ロウ」レベ
ルは−2.3Vとなる。
この入力バッファ回路10からの信号がレベル変換部20
に入力されたとき、まず「ハイ」レベル入力では、CMOS
インバータを形成するPMOSTM71は、しきい値電圧VTP≒
−0.8Vのため「オフ」する。一方、ソース入力PMOSTM73
は、ゲートの基準電圧VR2を、 （出力信号ＸおよびＸの振幅＋しきい値VTP）＝−2.5V に設定してあるために「オン」し、飽和領域で動作させ
ることにより定電流源として働く。ゲートおよびドレイ
ンを接続したNMOSTM74がこの定電流源の負荷となり、CM
OSインバータを形成するNMOSTM72をカレントミラー回路
として「オン」させる。従って、CMOSインバータからの
出力信号OUTは、NMOSTM72により電荷の放電がなされ電
位は最低電位（VEE）となる。
次に、「ロウ」レベルが入力されたときは、PMOSTM71
が「オン」し、NMOSTM73はソース・ゲート電圧にしきい
値電圧VTPしか立たないために「オフ」し、カレントミ
ラーを形成するNMOSTM74およびM72も「オフ」する。従
って、出力信号OUTはPMOSTM71による充電作用で最高電
位（Vcc）になる。
第８図は第二従来例を示す回路図である。
本第二従来例は、第８図に示すように、第一従来例に
対し、大振幅信号を出力するCMOSインバータのPMOSTM81
をソース入力タイプとし、カレントミラー回路側のNMOS
TM82およびM84の電流源側のPMOSTM83をゲート入力タイ
プに入れ換えた回路である。基準電圧VR3は同一電圧で
ある。（例えば、国際固体回路カンファレンスの論文抄
録、「ISSCC DIGEST OF TECHNICAL PAPERS」（1989）pp
32−33参照）。
第一従来例では、レベル変換部20への入力信号である
出力信号Ｘに対し、逆相の信号が出力信号OUTとして得
られるのに対し、第二従来例では、同相の出力信号OUT
が得られる。
〔発明が解決しようとする課題〕
この従来のレベル変換回路では、CMOSインバータを形
成するNMOST側の「オン」および「オフ」は、ソース入
力方式またはゲート入力方式のPMOSTスイッチを受けたN
MOSTカレントミラー回路を通して行われるために遅延時
間が大きい。また。出力が「ロウ」レベルのときには、
NMOSTのカレントミラー回路が「オン」するため貫通電
流が流れる。
また、動作速度の高速化を図るためには、トランジス
タの「オン」能力を高くする必要があるため、前記貫通
電流の増大および「オフ」時でも多少の貫通電流が必要
となる。従って、これらの特性は多数本の入力信号をレ
ベル変換する半導体集積回路においては、高速化と低消
費電力を実現するための大きな課題となっている。
本発明の目的は、前記の課題を解決することにより、
高速化と低消費電力化とを図ったレベル変換回路を提供
することにある。
〔問題点を解決するための手段〕
本発明の第一の観点は、差動結合されたバイポーラト
ランジスタのエミッタカップルドロジック回路により微
小振幅の入力信号を入力し所定の位相および振幅を有す
る出力信号にして出力する入力バッファ回路と、互いに
そのドレインが接続されたＰチャネルの第一の電界効果
トランジスタとＮチャネルの第二の電界効果トランジス
タとによって構成され、この第一の電界効果トランジス
タまたは第二の電界効果トランジスタのゲート端子に前
記入力バッファ回路からの出力信号が入力され、前記両
電界効果トランジスタの共通ドレインが出力端子に接続
された相補型インバータ回路を含むレベル変換部とを備
えたレベル変換回路において、前記第一および第二の電
界効果トランジスタのゲート端子間に接続されたコンデ
ンサと、前記入力バッファ回路からの出力信号がゲート
に入力されていない方の前記第一または第二の電解効果
トランジスタのゲート端子に定常時に与えるゲート電位
を設定する電位設定回路とを備え、この電位設定回路
は、前記第一の電界効果トランジスタが導通状態または
第二の電界効果トランジスタが非導通状態になる第一の
値に設定する第一の基準電源と、前記第一の電界効果ト
ランジスタが非導通状態または第二の電界効果トランジ
スタが導通状態になる第二の値に設定する第二の基準電
源と、前記入力バッファ回路からの出力信号に基づいて
第一の基準電源と第二の基準電源とを切り換えてゲート
端子に接続する第一の制御回路とを含むことを特徴とす
る。
また本発明の第二の観点の電位設定回路は、前記第一
の電界効果トランジスタが導通状態または前記第二の電
界効果トランジスタが非導通状態になる第一の値に設定
する第一の基準電源と、この第一の基準電源と前記第一
または第二の電界効果トランジスタのゲート端子間に接
続された抵抗と、前記入力バッファ回路からの出力信号
に基づいて前記第一の値または前記抵抗によって分圧さ
れた前記第一の電界効果トランジスタ非導通状態または
第二の電界効果トランジスタが導通状態になる第二の値
を切り換えてゲート端子に接続する第二の制御回路とを
含むことを特徴とする。
〔作用〕
相補型インバータを構成する例えばPMOSTとNMOSTのゲ
ート間に接続されたコンデンサはカップリングコンデン
サとして動作し、PMOSTのゲートに入力された入力バッ
ファ回路の出力信号は同時にNMOSTのゲートに与えられN
MOSTの「オン」・「オフ」動作が速くなる。そして、こ
のNMOSTの「オン」・「オフ」動作は、その定常時のゲ
ート電位を、入力バッファ回路の出力信号に従ってNMOS
Tが確実に「オン」・「オフ」動作を行うように、ゲー
ト電位設定回路により設定される。
従って、入力バッファ回路の出力信号によるNMOSTの
「オン」・「オフ」動作が高速化され、結果として回路
の高速化と、CMOSインバータ回路の貫通電流の低減によ
る低消費電力化とを図ることが可能となる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第一実施例を示す回路図である。
入力信号INとしてECLレベル（「ハイ」レベル＝−0.9
V、「ロウ」レベル＝−1.7V）の微小振幅の信号が与え
られる。入力信号INは、BIPTQ1の入力EFを通り、エミッ
タ結合型電流スイッチを形成するBIPTQ2およびQ3のBIPT
Q2側ベースに入り、BIPTQ3側には基準電圧VR1（＝−2.1
V）が与えられる。定電流源Isによるコレクタの負荷抵
抗R1およびR2の電圧降下の有無により「ロウ」レベルお
よび「ハイ」レベルを発生し、これら信号が出力EF回路
のBIPTQ4およびQ5のベースに入力され、それらのエミッ
タからそれぞれ入力信号INに対する同相および逆相の出
力信号Ｘおよびが出力される。IEはこの出力EF回路の
定電流源である。
この入力バッファ回路（ECL）10の出力信号Ｘおよび
はレベル変換部（LC）30に入力される。出力信号
は、CMOSインバータを形成するPMOSTM11およびNMOSTM12
のPMOSTM11のゲートに入力される。NMOSTM12のゲートは
出力信号Ｘラインとの間にカップリング用のコンデンサ
C11を介して接続されており、このインバータの出力が
レベル変換回路の出力信号OUTとなる。
この駆動用CMOSインバータ回路（LC（ａ））30aの他
にNMOSTM12のゲート電位Vaの定常時のレベルを設定する
ゲート電位設定回路（LC（ｂ））30bがある。これは出
力信号をゲートに受けるPMOSTM13とこの負荷としてド
レインとゲートとの短絡したNMOSTM14、およびこの出力
電圧Vbを入力とするPMOSTM16およびNMOSTM15とからなる
CMOSインバータ回路を有し、PMOSTM16のソースは設定さ
れた基準電圧VR2に接続され、NMOSTM15のソースには、
別の基準電圧VR2aが接続され、このCMOSインバータ回路
の出力がNMOSTM12のゲートに接続されるような回路構成
となっている。
本発明の特徴、第１図において、駆動用CMOSインバー
タ回路30aを構成する第一の電界効果トランジスタであ
るPMOSTM11と第二の電界効果トランジスタであるNMOSTM
12のゲート間に、カップリング用のコンデンサC11を接
続し、さらにNMOSTM12のゲート電位を、入力バッファ回
路10の出力信号に従ってNMOSTM12を「オン」または
「オフ」させる第一の値または第二の値に切り換えて設
定するゲート電位設定回路30bを設けたことにある。
次に、本第一実施例の動作について第２図（ａ）およ
び（ｂ）を用いて説明する。第２図（ａ）は入力信号が
変化したときの回路内部接点電位の時間変化を示し、第
２図（ｂ）は電源VEEに流れる電源電流の時間変化を示
す。まず時刻t1で入力信号INが「ロウ」レベルから「ハ
イ」レベルに変化したとき、入力バッファ回路10の逆相
の出力信号は「ハイ」レベル−0.8Vから「ロウ」レベ
ル−2.3Vへ急速に降下する。この振幅は約1.5Vである
が、この値はECL回路の高速性を保てる最大の振幅まで
大きくし次段のレベル変換をできるだけ容易にする最適
値である。
レベル変換部30の駆動用CMOSインバータ30aのPMOSTM
11のゲートに出力信号Ｘが入力される。PMOSTM11のしき
い値VTPを、VTP≒−0.8Vに設定することにより、出力信
号の降下でこのPMOSTM11は「オフ」から「オン」に変
化する。同時に出力信号Ｘの降下信号はコンデンサC11
を介してNMOSTM12のゲートに伝わるため、NMOSTM12のゲ
ート電位Vaが定常時でVa＝−2.3Vに設定されていれば、
ゲート電位Vaは出力信号の変化に遅れることなく降下
し−3.8Vまで下がる。NMOSTM12のしきい値電圧VTNをVTN
≒0.7Vに設定しておけば、電源電圧VEE＝−4.5V状態で
はNMOSTM12は「オン」から「オフ」に変化する。従っ
て、駆動用CMOSインバータ回路30aの出力信号OUTは、負
側の電源電圧VEEから正側の電源電圧VCCまで上昇する。
次に、入力信号INが時刻t2で「ハイ」レベルから「ロ
ウ」レベルに変化したときの動作となり、出力信号は
−2.3Vから−0.8Vに上昇するため、PMOSTM11は「オン」
から「オフ」に変化し、ゲート電位Vaが定常時でVa＝−
3.8Vに設定されていれば、出力信号Ｘの変化に対応しゲ
ート電位Vaも−3.8Vから−2.3Vに上昇するので、NMOSTM
12は「オフ」から「オン」に変化し、出力信号OUTは電
源電圧VCCから電源電圧VEEに降下する。
つまり、カップリング用のコンデンサC11により入力
された逆相の出力信号の信号変化は、同時刻でNMOSTM
12のゲートに伝わり、駆動用CMOSインバータ回路30aのP
MOSTM11およびNMOSTM12を「オン」または「オフ」させ
ることができるため、高速で電源電圧間の大振幅信号を
出力でき、かつ通常のCMOS回路と同様に貫通電流をほと
んど無くすことが可能となる。ただし、NMOSTM12のゲー
ト電位Vaの定常時での電位を設定し、次の過渡変動に備
えなければならないため、定常時のゲート電位設定回路
30bが必要となる。
次に、このゲート電位設定回路（LC（ｂ））30bの動
作を説明する。出力信号が「ハイ」レベルのときは、
PMOSTM13は「オフ」するので出い電圧Vbは「ロウ」レベ
ル（≒−3.8V）となり、CMOSインバータのPMOSTM16は
「オン」、NMOSTM15は「オフ」となる。従って、Va＝VR
2となり、VR2＝−2.3Vに設定されていればよい。また出
力信号が「ロウ」レベルのときは出力電圧Vbは−2V程
度まで上昇するので、PMOSTM16は「オフ」、NMOSTM15が
「オン」となり、VR2a＝−3.8Vに設定されていればよ
い。これらの設定電位は最低電位をVEEとしたとき、出
力信号の振幅VxおよびNMOSTのしきい値電圧VTNにより
下式で与えられる。
ゲート電位Vaは、コンデンサC11とPMOSTM16またNMOST
M15のオン時のインピーダンスによる時定数に従う充放
電により定常設定値に近づく。この速度は高速にする必
要はないので、PMOSTM16およびNMOSTM15のインピーダン
スを充分大きくすることにより、（C11を0.1〜0.3pF程
度にした場合、50〜100KΩ程度）、出力信号からコン
デンサC11を通して伝わる急峻な過渡信号は、この充放
電の影響をほとんど受けずにゲート電位Vaに変化を生じ
させる。
レベル変換部30の電流量の変化は定常的に見て流れる
部分は出力信号が「ロウ」レベルのときのPMOSTM13お
よびNMOSTM14を通る貫通電流のみである。ただし、この
回路は定常電圧設定用なので速度応答を高くする必要が
ないため、デバイスの能力は小さく、電流量はわずか
（＜0.1mA）でよい。その他には過渡的に生じる駆動用C
MOSインバータ回路30aのPMOSTM11およびNMOSTM12の「オ
ン」・「オン」時間での貫通電流、および出力信号OUT
に付加する容量の充放電電流のみである。
第３図は本発明の第二実施例を示す回路図である。
本第二実施例は、入力バッファ回路（ECL）10は、第
１図の第一実施例と同じである。そして、レベル変換部
（LC1）40aおよび（LC2）40bのNMOSTM32のゲート電位Va
のゲート電位設定回路が異なっている。
すなわち、本発明の特徴とするところの、基準電圧は
VR2のみであり、基準電圧VR2を発生する基準電圧発生回
路62とNMOSTM32のゲートとの間には抵抗R31を入れ、CMO
Sインバータの出力電圧Vbがゲートに入るNMOSTM35のソ
ースには、ドレイン・ゲートを短絡したNMOSTM36を入れ
て、出力電圧Vcを保つようにしてある。
このようにすることにより、NMOSTM32のゲート電位Va
の定常電位は、出力信号が「ハイ」レベルのときNMOS
TM35は「オフ」し、ゲート電位Vaは抵抗R31を通す充放
電電流によりVa＝VR2となる。出力信号が「ロウ」レ
ベルのときPMOSTM31が「オン」し、オンインピーダンス
が、 NMOSTM35＜＜NMOSTM36 に設定してあれば、基準電圧VR2と電源電圧VEEとの和を
抵抗R31とNMOSTM36とのインピーダンス比で分圧する点
にゲート電位Vaは設定される。このとき、NMOSTM36とM
32はカレントミラー回路となるため、NMOSTM36に流れる
貫通電流が充分小さければ、NMOSTM32もほとんど「オ
フ」状態となる。
前記に説明したとおり基準電圧発生回路65とNMOSTM32
のゲート間インピーダンスは充分大きいので（R31は50K
〜数100KΩの高抵抗）、貫通電流も数10μＡ程度でほと
んど無視できる程度である。また、この高抵抗R31は抵
抗素子として半導体基板表面の不純物拡散層により形成
すると大面積が必要となるので、ポリシリコン層の配線
抵抗を利用すれば、基準電圧発生回路62との間の配線の
一部を金属からポリシリコンに変えるだけで形成でき、
レベル変換回路のレイアウト面積を小さくすることがで
きる。なお、第３図において、61は基準電圧VR1を発生
する基準電圧発生回路である。
第４図は本発明の第三実施例の要部を示す回路図で、
レベル変換後の出力に大負荷容量が付加している場合に
対応した高駆動能力のレベル変換部（LC）50を示す。
入力バッファ回路の出力信号に対し、レベル変換後
の大振幅を出す駆動要CMOSインバータ回路（LC（ａ））
50aおよびこのインバータ回路のNMOSTM42のゲート電位V
aのゲート電位設定回路（LC（ｂ））50bは第３図の第二
実施例と同様である。
これに加え、本発明の特徴とするところの、出力信号
OUTを動かす駆動回路としてNPN型のBIPTQ41およびQ42を
直列接続したトーテムポール型の駆動回路（LC（ｃ））
50cを含んでいる。ここで、レベル変換後のCMOSインバ
ータの出力電圧VdがVCC側のBIPTQ41のベースに入力さ
れ、CMOSインバータのNMOSTM42のゲートとNMOSTM47のゲ
ートは接続され同一のゲート電位Vaに保たれる。そし
て、このNMOSTM47のドレインは出力信号OUTに、ソース
はVEE側のBIPTQ42のベースに接続される。このベースに
はNMOSTM47「オフ」時にBIPTQ42をオフさせるための抵
抗R42がVEE間に入っている。
本第四実施例の動作は、出力信号が「ロウ」レベル
のとき、PMOSTM41が「オン」し、このPMOSTM41を通して
ベース電流がBIPTQ41に供給され、電流増幅率hfe倍の大
きなコレクタ電流で出力信号OUTの負荷容量を急速に充
電し、出力信号OUTを≒VCCに引き上げる。出力信号Ｘが
「ハイ」レベルのとき、ゲート電位Vaが≒−2.3Vの高電
位になるため、NMOSTM47は「オン」し、出力OUTからNMO
STM47を通ってBIPTQ42にベース電流が供給され、hfe倍
の大きなコレクタ電流で出力信号OUTの負荷容量を急速
に放電し、出力信号を≒VEEまで引き下げる。このと
き、NMOSTM42も「オン」するので、出力電圧Vdも引き下
げられてBIPTQ41は出力信号OUTよりも速く下げられてい
る。
第５図は本発明の第四実施例を示す回路図で、入力バ
ッファ回路およびレベル変換部に加えてデコーダ回路を
含む場合を示す。
本第四実施例では、さらに本発明の特徴とするところ
の、２個の入力信号IN1およびIN2に対しそれぞれ入力バ
ッファ回路（ECL1）10aおよび（ECL2）10bがあり、それ
ぞれから肯定および否定の信号が出力されるが、出力EF
用のBIPTQ6およびQ7をマルチエミッタ型とし、第５図の
ようにエミッタ結合しワイヤード・オアをとることによ
り、出力信号X1〜X4のいずれか１個のみが「ロウ」レベ
ルで他３本が「ハイ」レベルのデコーダ回路（DEC）70
を形成したものである。
このデコーダ回路70を加えたことによるレベルの変化
や、速度遅れなどはほとんど生じないので、この出力信
号X1〜X4を直接レベル変換部（LC1）60a、（LC2）60b、
（LC3）60cおよび（LC4）60dにそれぞれ入力することに
より、大振幅のデコード後の出力信号OUT1〜OUT4が得ら
れる。
この構成での利点は、レベル変換後にデコーダを形成
する場合、デコーダの一部をレベル変換前に取り入れら
れるので、デコーダ段数を減らせることにある。さらに
レベル変換への入力信号は１個のみ「ロウ」レベルで他
の多数本は「ハイ」レベルのため、わずかに流れる貫通
電流をさらに減少させることができることである。
最後に本発明のレベル変換回路（第５図の第四実施
例）を256K〜1MビットのスタティクRAMに応用した場合
の従来回路との特性比較を第６図に示す。ここでは、ワ
ード線256本をアドレス８本によりデコードする回路を
想定し、レベル変換回路部分での電源電流に対する遅延
時間の関係を表している。
従来回路例で示したレベル変換回路の入力に対する同
相出力タイプ（第一従来例）と逆相出力タイプ（第二従
来例）と比較し本発明の回路を利用した場合、電源電流
は1/5〜1/6になり遅延時間も30〜40％速くなり、大幅な
消費電力削減と高速化が同時に実現できることがわか
る。
〔発明の効果〕 以上説明したように、本発明は、レベル変換回路の出
力駆動用CMOSインバータのＰチャネル側のゲートに入力
信号を直接入れて「オン」・「オフ」を行い、Ｎチャネ
ル側のゲートは、入力端子との間に設けたカップリング
コンデンサにより時刻遅れなしで入力信号が伝わり「オ
ン」・「オフ」させることができるため、従来のＮチャ
ネル側をカレントミラー回路で構成していたレベル変換
回路に比べ、1/5〜1/6の消費電力で、遅延時間が30〜40
％短縮され高速化が実現できる効果がある。
さらに、容量カップリングされているＮチャネルMOST
のゲート端子には、定常状態でのレベル設定回路を設け
ることにより安定したレベル変換動作を確実に行える効
果も得られる。
【図面の簡単な説明】
第１図は本発明の第一実施例を示す回路図。 第２図（ａ）および（ｂ）はその動作を示す波形図。 第３図は本発明の第二実施例を示す回路図。 第４図は本発明の第三実施例を示す回路図。 第５図は本発明の第四実施例を示す回路図。 第６図は本発明の実施例と従来例との特性比較図。 第７図は第一従来例を示す回路図。 第８図は第二従来例を示す回路図。 10……入力バッファ回路（ECL）、10a……入力バッファ
回路（ECL1）、10b……入力バッファ回路（ECL2）、2
0、20a、30、50……レベル変換部（LC）、30a、50a……
駆動用CMOSインバータ回路（LC（ａ））、30b、50b……
ゲート電位設定回路（LC（ｂ））、40a、60a……レベル
変換部（LC1）、40b、60b……レベル変換部（LC2）、50
c……駆動回路（LC（ｃ））、60c……レベル変換部（LC
3）、60d……レベル変換部（LC4）、61、62……基準電
圧発生回路、70……デコーダ回路（DEC）、C11、C31、C
41……コンデンサ、IE、Ii、Is……定電流源、IN、I
N1、IN2……入力信号、M11、M13、M16、M31、M33、
M41、M43、M71、M73、M81、M83……ＰチャネルMOSトラ
ンジスタ、M12、M14、M15、M32、M34、M35、M36、M42、
M44、M45、M46、M47、M72、M74、M82、M84……Ｎチャネ
ルMOSトランジスタ、OUT、OUT1〜OUT4、Ｘ、Ｘ、X1〜X4
……出力信号、Q1〜Q7、Q41、Q42……バイポーラトラン
ジスタ（NPN型）、R1、R2……負荷抵抗、R31、R32、
R41、R42……抵抗、Va……ゲート電位、Vb、Vc、Vd……
出力電圧、VCC、VEE……電源、VR1、VR2、VR2a、VR3…
…基準電圧。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】差動結合されたバイポーラトランジスタの
    エミッタカップルドロジック回路により微小振幅の入力
    信号を入力し所定の位相および振幅を有する出力信号に
    して出力する入力バッファ回路と、 互いにそのドレインが接続されたＰチャネルの第一の電
    界効果トランジスタとＮチャネルの第二の電界効果トラ
    ンジスタとによって構成され、この第一の電界効果トラ
    ンジスタまたは第二の電界効果トランジスタのゲート端
    子に前記入力バッファ回路からの出力信号が入力され、
    前記両電界効果トランジスタの共通ドレインが出力端子
    に接続された相補型インバータ回路を含むレベル変換部
    と を備えたレベル変換回路において、 前記第一および第二の電界効果トランジスタのゲート端
    子間に接続されたコンデンサと、 前記入力バッファ回路からの出力信号がゲートに入力さ
    れていない方の前記第一または第二の電界効果トランジ
    スタのゲート端子に定常時に与えるゲート電位を設定す
    る電位設定回路と を備え、 この電位設定回路は、前記第一の電界効果トランジスタ
    が導通状態または前記第二の電界効果トランジスタが非
    導通状態になる第一の値に設定する第一の基準電源と、
    前記第一の電界効果トランジスタが非導通状態または第
    二の電界効果トランジスタが導通状態になる第二の値に
    設定する第二の基準電源と、前記入力バッファ回路から
    の出力信号に基づいて第一の基準電源と第二の基準電源
    とを切り換えてゲート端子に接続する第一の制御回路と
    を含む ことを特徴とするレベル変換回路。
  2. 【請求項２】差動結合されたバイポーラトランジスタの
    エミッタカップルドロジック回路により微小振幅の入力
    信号を入力し所定の位相および振幅を有する出力信号に
    して出力する入力バッファ回路と、 互いにそのドレインが接続されたＰチャネルの第一の
    電界効果トランジスタとＮチャネルの第二の電界効果ト
    ランジスタとによって構成され、この第一の電界効果ト
    ランジスタまたは第二の電界効果トランジスタのゲート
    端子に前記入力バッファ回路からの出力信号が入力さ
    れ、前記両電界効果トランジスタの共通ドレインが出力
    端子に接続された相補型インバータ回路を含むレベル変
    換部と を備えたレベル変換回路において、 前記第一および第二の電界効果トランジスタのゲート端
    子間に接続されたコンデンサと、 前記入力バッファ回路からの出力信号がゲートに入力さ
    れていない方の前記第一または第二の電界効果トランジ
    スタのゲート端子に定常時に与えるゲート電位を設定す
    る電位設定回路と を備え、 この電位設定回路は、前記第一の電界効果トランジスタ
    が導通状態または前記第二の電界効果トランジスタが非
    導通状態になる第一の値に設定する第一の基準電源と、
    この第一の基準電源と前記第一または第二の電界効果ト
    ランジスタのゲート端子間に接続された抵抗と、前記入
    力バッファ回路からの出力信号に基づいて前記第一の値
    または前記抵抗によって分圧された前記第一の電界効果
    トランジスタが非導通状態または第二の電界効果トラン
    ジスタが導通状態になる第二の値を切り換えてゲート端
    子に接続する第二の制御回路とを含む ことを特徴とするレベル変換回路。
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