KR0158110B1 - 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼 - Google Patents

Abstract

본 발명은 반도체집적회로에서 특히 이씨엘논리의 신호를 씨모오스논리의 신호 또는 바이폴라논리의 신호로 변환시키는 바이씨모오스 레벨변환회로 및 이를 이용한 데이터출력버퍼에 관한 것으로, 본 발명은 풀엎단 및/또는 풀다운에 안정된 전압레벨을 가지는 정전압신호로서의 기준신호의 입력에 대응하여 스위칭동작하는 풀엎 및/또는 풀다운트랜지스터를 가지는 바이씨모오스 레벨변환회로와 이러한 바이씨모오스 레벨변환회로를 각각 풀엎 또 풀다운제어회로로 채용한 바이씨모오스 데이타출력버퍼를 개시하고 있다. 이로부터 본 발명은 종래의 바이씨모오스 레벨변환회로의 한계를 극복하기 위해 풀엎단 및/또는 풀다운단에 정전압레벨의 기준신호에 의해 제어되는 트랜지스터를 구비하는 바이씨모오스 레벨변환회로를 구현하고, 이를 채용한 데이터출력버퍼를 제공함에 의해 바이폴라트랜지스터에 의한 높은 구동력 그리고 고속동작 및 저전력소비가 달성될 뿐만 아니란 불안정한 신호의 입력에 대해서도 그 대응능력이 우수해진다.

Description

반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이터출력버퍼

제1도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제1실시예를 보여주는 회로도.

제2도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제2실시예를 보여주는 회로도.

제3도는 본 발명에 의한 바이씨모오스 레벨변환회로를 이용한 데이타출력버퍼의 실시예를 보여주는 회로도.

제4도는 제4a도와 제4b도로 구성되며, 제4a도는 종래기술에 따른 데이터출력 버퍼의 데이타출력 특성을 보여주는 파형도, 제4b도는 본 발명에 의한 바이씨모오스 레벨변환회로를 이용한 데이타출력버퍼의 데이타출력특성을 보여주는 파형도.

제5도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제3실시예를 보여주는 회로도.

제6도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제4실시예를 보여주는 회로도.

제7도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제5실시예를 보여주는 회로도.

본 발명은 반도체집적회로(semiconductor integrated circuit)에 관한 것으로, 특히 이씨엘(ECL: Emitter Coupled Logic)논리의 신호를 씨모오스(CMOS)논리의 신호 또는 바이폴라(bipolar)논리의 신호로 변환시키는 바이씨모오스 레벨변환회로(level shifter) 및 이를 이용한 데이타출력버퍼(data output buffer)에 관한 것이다

반도체집적회로의 집적도가 늘어나고 동작속도가 고속화되어 감에 따라, 신호 잡음 문제가 크게 대두되고 있으며 이는 반도체집적회로의 고집적화 및 고속동작이 진행될수록 더욱 부각되는 문제이다. 반도체집적회로에서 신호잡음이 발생하는 원인들에는 여러가지가 있는데 그중에서도 가장 크게 작용하는 것이 소정의 메모리 쎌로부터 독출된 데이타가 데이타입출력선에 형성되는 입출력선 센스앰프를 통과하여 최종적으로 데이타출력버퍼에서 칩 외부로 나갈 때, 상기 데이타출력버퍼의 출력단(이는 통상적으로 데이타 출력 드라이버라 알려져 있다.)에서 유기되는 잡음이다. 이러한 이유는 상기 데이타 출력버퍼의 출력단을 구성하고 있는 트랜지스터가 칩의 외부 및 내부의 임피이던스(impedance)를 완충하고 또한 데이타 액세스 동작의 고속화를 위하여 칩 내의 다른 구성소자에 비해서 상당히 큰 채널폭을 가지는 트랜지스터로 이루어지는 바, 이에 따라 소정의 출력동작시(즉, 하이레벨에서 로우레벨로, 또는 로우레벨에서 하이레벨로의 스윙(swing)동작을 하는 시점을 의미한다.) 순간적으로 큰 전류가 흘러 과도한 소비 전류가 발생되기 때문이다. 이러한 잡음중에서 특히 접지단잡음(ground noise)은 동일칩상에 접지전압이 소오스전원으로 공급되는 모든 회로에 커다란 잡음을 유기시키는 등 커다란 문제로 제기되며, 전원전압잡음(Vcc noise) 역시 전원으로 공급되는 모든 회로에 커다란 잡음을 유기시킨다.

한편 반도체집적회로에 있어서, 모오스트랜지스터에 비해 바이폴라트랜지스터의 경우에는 전류제어용 소자특성상 보다 더 고속으로 동작가능하고 또한 구동력 또한 크게 할 수 있는 잇점이 있어 왔다. 그래서 대개 회로의 출력단을 구성하는 요소로서 바이폴라트랜지스터를 구비하는 기술이 제안되고 있다.

전술한 문제들을 해결하기 위하여 이 기술분야에서는 통상적으로 데이타출력 버퍼의 출력단을 형성하는 드라이버의 풀엎단 또는 풀다운단에 소정의 전류제어회로 등을 구비하는 것과 같은 기술에 의해 전술한 여러 문제들을 해결하고, 보다 고속동작 그리고 높은 구동력을 달성하기 위하여 드라이버단에 바이폴라트랜지스터를 사용한 기술이 1987년 1월 17일자에 미합중국에서 특허등록된 4,636,665호에 개시되어 있다. 이 기술에서는 인버터 형태의 바이씨모오스 레벨변환회로 즉, 바이씨모오스 데이타출력버퍼를 개시하고 있으며, 출력단의 풀엎단 및 풀다운단에 각각 NPN형 바이폴라 트랜지스터를 사용하고, 이들을 제어하는 것은 모오스트랜지스터를 사용하고 있다. 상기 특허의 구성상의 특징은 바이폴라의 디바이스 특성을 이용하여 데이타의 출력동작시 높은 구동능력과 그리고 전류전송동작에 따른 고속의 스피드를 확보할 수 있는 것이다. 그러나 이와 같은 기술하에서는 출력단의 바이폴라트랜지스터를 구동하는 모오스 트랜지스터의 낮은 구동력으로 인하여 고속동작에 한계가 있는 것이다. 즉, 출력단의 바이폴라 트랜지스터가 구동하기까지에 소요되는 시간이 모오스트랜지스터의 동작에 의해 한계가 있게 된다. 여기서 고속동작 및 구동능력의 향상을 위해, 바이폴라트랜지스터를 제어하는 모오스트랜지스터들의 사이즈를 크게 하면 오히려 직류전류의 양이 증가하여 소비전력의 증가라는 문제를 파생시키게 된다.

한편 이러한 문제들의 극복을 위하여 본 출원인은 1992년 6월 4일자로 대한민국에 특허출원한 출원번호 '92-9671호'(발명의 명칭: 바이씨모오스 레벨 변환기)를 통하여 보다 개량된 기술을 제시한 바 있다. 여기에서 개선된 기술을 살펴보면, 입력단을 모오스트랜지스터들로 이루어진 차동증폭회로 형태로 만들고 또한 출력단에 바이폴라 트랜지스터를 형성하였다. 그리고 출력단에 모오스트랜지스터로 이루어지는 풀다운단을 구비하여, 바이폴라 풀다운트랜지스터들의 상호 스위칭작용에 의한 출력신호의 불안정을 해소함과 동시에 데이타출력의 높은 구동력 및 고속동작의 향상을 꾀하였다. 그러나 여기에 개시된 기술에서, 차동증폭회로형태로 이루어진 입력단에 들어오는 제어신호로서의 A 및 B신호{이들은 ECL(Emitter Coupled Logic)의 출력신호들임}의 불안정한 입력을 제어할 방법이 없음에 의해 직류전류의 발생이 잔존하게 되고 또한 이로부터 전력소모가 커지는 문제가 발생한다. 또한 출력단에 형성한 로딩캐패시턴스에 의해 데이타출력동작의 속도저하가 발생하는 문제가 발생되어 왔다.

따라서 본 발명의 목적은 반도체집적회로에 있어서, 고속동작 및 구동능력이 우수한 바이씨모오스 레벨변환회로를 제공함에 있다.

본 발명의 다른 목적은 고속동작 및 구동능력이 향상되면서도 전력소비가 최대한 억제되는 바이씨모오스 레벨변환회로를 제공함에 있다.

본 발명의 또 다른 목적은 이씨엘레벨로 되는 신호의 불안정한 입력에 대한 대응능력이 우수한 바이씨모오스 레벨변환회로를 제공함에 있다.

본 발명의 또 다른 목적은 고속동작 및 구동능력이 향상되면서도 전력소비가 최대한 억제되는 바이씨모오스 데이타출력버퍼를 제공함에 있다.

본 발명의 또 다른 목적은 제어신호가 불안정하게 입력하여도 이에 대한 면역특성 및 데이타출력의 고속 및 저전력특성이 우수하게 이루어지는 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 제1입력신호 A와 제2입력신호 B가 제1 및 제2풀엎트랜지스터 2,14의 각 게이트를 통해 각각 입력되고 이들 신호를 차동증폭하는 차동증폭기 DA와; 상기 차동증폭 DA의 풀다운동작을 제어하도록 상기 차동증폭기 DA의 풀다운경로상에 형성되고 정전압레벨을 가지는 제2기준신호에 의해 제어되는 풀다운트랜지스터 6와; 상기 차동증폭기 DA의 풀엎동작을 제어하도록 상기 차동증폭기 DA의 풀엎경로상에 형성하되 소오스전원에 접속되고 정전압레벨을 가지는 제1기준신호에 의해 제어되는 제3풀엎트랜지스터 10와; 상기 제3풀엎트랜지스터 10와 상기 제2풀엎트랜지스터 14와의 사이에 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 제어되는 제4풀엎트랜지스터 12와; 상기 차동증폭기 DA의 출력신호에 대응된 레벨변환신호를 출력하는 출력단을 각각 구비하고, 상기 제1 및 제2입력신호 A, B와 상기 제어신호 C에 대하여 노아논리로 동작됨을 특징으로 하는 바이씨모오스 레벨변환회로를 제공한다.

또한 상기의 목적들을 달성하기 위해서 본 발명은, 제1입력신호 A가 입력되는 제1풀엎트랜지스터 2와; 제2입력신호 B가 입력되는 제2풀엎트랜지스터 14와; 상기 제1풀엎트랜지스터 2와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 2로부터 공급되는 전류에 응답하여 스위칭동작되는 제1풀다운트랜지스터 4와; 상기 제1풀다운트랜지스터 4와 채널이 직렬로 연결되고 상기 제1입력신호 A에 응답하여 상기 제1풀다운트랜지스터로 4부터 전송된 전류를 접지전압단으로 풀다운시키는 제2풀다운트랜지스터 6와; 상기 제1풀엎트랜지스터 2와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 2로부터 공급되는 전류에 응답하여 상기 제2풀엎트랜지스터 14로부터 전송된 전류를 접지전압단으로 풀다운시키는 제3풀다운트랜지스터 8와; 상기 제1풀엎트랜지스터 2의 풀엎전류와 상기 제2풀엎트랜지스터 14의 풀엎전류에 응답된 레벨변환신호를 출력하는 출력단을 구비함을 특징으로 하는 바이씨모오스 레벨변환회로를 제공한다.

또한 상기의 목적들을 달성하기 위해서 본 발명은, 제1입력신호 A가 입력되는 제1풀엎트랜지스터 62와; 제2입력신호 B가 입력되는 제2풀엎트랜지스터 70과; 상기 제1풀엎트랜지스터 62와 채널이 직렬연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 스위칭동작하는 제1풀다운트랜지스터 66와; 상기 제1풀다운트랜지스터 66와 채널이 직렬로 연결되고 상기 제1입력신호 A에 응답하여 상기 제1풀다운트랜지스터 66로부터 전송된 전류를 접지전압단으로 풀다운시키는 제2풀다운트랜지스터 68와; 상기 제1풀엎트랜지스터 62와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 상기 제2풀엎트랜지스터 70으로부터 전송된 전류를 접지전압단으로 풀다운시키는 제3풀다운트랜지스터 74와; 전원전압단과 상기 제1입력신호 A의 입력경로와의 사이에 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 스위칭제어되는 NPN형의 제1바이폴라트랜지스터 82와; 전원전압단과 상기 제2입력신호 B의 입력경로와의 사이에 형성되고 상기 제어신호 C에 의해 스위칭제어되는 NPN형의 제2바이폴라트랜지스터 84와; 상기 제어신호 C가 인에이블될 시 상기 제1풀엎트랜지스터 62의 풀엎전류와 상기 제2풀엎트랜지스터 70의 풀엎전류에 응답된 레벨변환신호를 출력하는 출력단을 각각 구비하고, 상기 제1 및 제2 입력신호 A 및 B와 상기 제어신호 C의 각 입력레벨에 응답하여 노아논리로 동작함을 특징으로 하는 바이씨모오스 레벨변환회로를 제공한다.

또한 상기의 목적들을 달성하기 위해서 본 발명은, 제1소오스전원과 출력노드사이에 형성되는 출력용 풀엎트랜지스터 50과; 제1소오스전원과 상기 출력노드사이에 형성되는 출력용 풀다운트랜지스터 54와; 제1입력신호 A와 제2입력신호 B를 각각 제1 및 제2풀엎트랜지스터 2A 및 14A의 각 게이트를 통해 입력하고 이들 신호를 차동증폭하는 차동증폭기 DA1와, 상기 차동증폭기 DA1의 풀다운동작을 제어하도록 풀다운경로상에 형성되고 정전압레벨을 가지는 제2기준신호에 의해 제어되는 제1풀다운트랜지스터 6A와, 상기 제1입력단의 풀엎동작을 제어하도록 풀엎경로상에 형성하되 소오스전원에 직접으로 접속되고 정전압레벨을 가지는 제1기준신호에 의해 제어되는 제3풀엎트랜지스터 10A와, 상기 제3풀엎트랜지스터 10A와 상기 제2풀엎트랜지스터 14A와의 사이에 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 제어되는 제4풀엎트랜지스터 12A와, 상기 차동증폭기 DA1의 출력신호에 대응된 레벨변환신호를 출력하는 제1출력단을 구비하여 상기 제1 및 제2입력신호 A 및 B와 상기 제어신호 C에 대하여 노아논리로 동작하며, 상기 풀엎트랜지스터 50을 제어하는 풀엎제어회로 60A와; 상기 제1입력신호 A와 제2입력신호 B를 각각 제5 및 제6풀엎트랜지스터 2B 및 14B의 각 게이트를 통해 입력하고 이들 신호를 차동증폭하는 차동증폭기 DA2와, 상기 차동증폭기 DA2의 풀다운동작을 제어하도록 풀다운경로상에 형성되고 상기 제2기준신호에 의해 제어되는 제2풀다운트랜지스터 6B와, 상기 차동증폭기 DA2의 풀엎동작을 제어하도록 풀엎경로상에 형성하되 소오스전원에 직접으로 접속되고 상기 제1기준신호에 의해 제어되는 제7풀엎트랜지스터 10B와, 상기 제7풀엎트랜지스터 10B와 상기 제6풀엎트랜지스터 14B와의 사이에 형성되고 상기 제어신호 C에 의해 제어되는 제8풀엎트랜지스터 12B와, 상기 차동증폭기 DA2의 출력신호에 대응된 레벨변환신호를 출력하는 제2출력단을 구비하여 상기 제1 및 제2입력신호 A 및 B와 상기 제어신호 C에 대하여 노아논리로 동작하며, 상기 풀다운트랜지스터 54를 제어하는 풀다운제어회로 60B를 구비함을 특징으로 하는 바이씨모오스 데이터출력버퍼를 제공한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들 중 같은 구성요소들에 대하여는 서로 동일한 기호를 부여하였다.

여기에서 사용되는 바이씨모오스 레벨변환회로라는 용어는 이씨엘(ECL)논리의 신호를 입력하고 이로부터 모오스논리 또는 바이폴라논리의 신호를 출력하는 변환회로를 나타낸다. 여기에서 사용되는 및/또는의 의미는 '및'의 의미와 '또는'의 의미를 모두 갖는 것으로 정의한다. 한편 후술되는 설명에서 A와 B신호는 각각 이씨엘레벨의 신호인 것으로 가정한다.

제1도는 본 발명에 의한 바이씨모오스 레벨변환회로의 그 실시예를 보여주고 있다. 도면을 참조하면 제1도의 구성은, 제1입력신호 A와 제2입력신호 B가 피모오스트랜지스터로 이루어진 제1 및 제2풀엎트랜지스터 2,14의 각 게이트를 통해 각각 입력되고 이들 신호를 차동증폭하는 엔모오스 및 피모오스트랜지스터로 이루어진 차동증폭기 DA와, 상기 차동증폭기 DA의 풀다운동작을 제어하도록 상기 차동증폭기 DA의 풀다운경로상에 형성되고 정전압레벨을 가지는 제2기준신호 REF2에 의해 제어되는 엔모오스트랜지스터로 이루어진 풀다운트랜지스터 6와, 상기 차동증폭기 DA의 풀엎동작을 제어하도록 상기 차동증폭기 DA의 풀엎경로상에 형성하되 소오스전원에 직접으로 접속되고 정전압레벨을 가지는 제1기준신호 REF1에 의해 제어되는 피모오스트랜지스터로 이루어진 제3풀엎트랜지스터 10와, 상기 제3풀엎트랜지스터 10와 상기 제2풀엎트랜지스터 14와의 사이에 형성되고 소정의 동작인에이블용 제어신호 C에 의해 제어되는 피모오스트랜지스터로 이루어진 제4풀엎트랜지스터 12와, 상기 차동증폭기 DA의 출력신호에 대응된 레벨변환신호를 출력하는 출력단으로 구성되어 있다. 보다 상세히 살펴보면, 전원전압단 Vcc와 접지전압단 GND사이에 피모오스트랜지스터 2와 엔모오스트랜지스터 4와 6의 채널이 서로 직렬로 연결되어 있으며, 상기 피모오스트랜지스터 2의 게이트에는 제1제어신호 A가 입력되고, 엔모오스트랜지스터 6의 게이트에는 제2기준신호 REF2가 입력된다. 그리고 전원전압단 Vcc와 접지전압단 GND사이에 피모오스트랜지스터 10,12,14와 엔모오스트랜지스터 8의 채널이 서로 직렬로 연결되어 있다. 피모오스트랜지스터 10의 게이트에는 제1기준신호 REF1이 입력된다. 피모오스트랜지스터 14의 게이트에는 제2제어신호 B가 입력된다. 피모오스트랜지스터 12의 게이트에는 제3제어신호 C가 입력된다. 엔모오스트랜지스터 4와 8은, 피모오스트랜지스터 2와 엔모오스트랜지스터 4의 공통단자로서의 접속노드 3에 공통으로 접속되어 있다. 그리고 전원전압단 Vcc와 접지전압단 GND사이에 NPN형 바이폴라트랜지스터 28 및 30의 채널이 서로 직렬로 연결되어 있다. 이들의 접속노드가 되는 노드 40이 바이씨모오스 레벨변환회로의 출력노드로 된다. 바이폴라트랜지스터 28의 베이스는, 피모오스트랜지스터 14와 엔모오스트랜지스터 8의 공통접속노드 16에 접속된다. 바이폴라트랜지스터 28의 베이스에는 제3제어신호 C에 게이트접속되는 풀다운용 엔모오스트랜지스터 24가 접속되어 있다. 출력노드 40에는 접지전압단 GND와의 사이에 2개의 직렬연결된 엔모오스트랜지스터 18과 22가 연결되어 있다. 엔모오스트랜지스터 18의 게이트는 상기 접속노드 3에 접속된다. 엔모오스트랜지스터 22의 게이트는 상기 출력노드 40에 접속된다. NPN형 바이폴라엔 트랜지스터 30의 베이스는, 상기 2개의 직렬연결된 엔모오스트랜지스터 18과 22의 공통접속노드 20에 접속된다. 상기 출력노드 40과 접속노드 20의 사이에는 제3제어신호 C에 게이트접속된 엔모오스트랜지스터 26이 형성된다. 이러한 구성을 전체적으로 살펴보면 제1도의 구성형태가 노아(NOR)형태로 이루어짐을 알 수 있다.

여기서 제1, 제2 및 제3제어신호인 A, B 및 C의 신호특성은 다음과 같다. A 신호 및 B신호는 각각 입력신호인 동시에 트랜지스터 2 및 14의 제어신호로서 쎌데이타(cell data)가 센스앰프(sense amplifier) 등을 통하여 증폭된 신호 또는 소망의 입력신호일 수 있다. C신호는 제1도 회로의 동작을 제어하는 신호로서, 예컨대 이는 어드레스들의 디코오딩(decoding)에 의하거나 칩인에이블신호인, 또는 로우어드레스스트로우브신호나 컬럼어드레스스트로우브신호등에 의해 발생시킬 수 있다.

그리고 외부전원 및 온도변화에 일정한 갭을 유지시키는 기준신호 REF1 및 REF2는 각각 논문 1992 Symposium on VLSI Circuits Digest of Technical Papers의 페이지 p110-111(논문제목; Variable Vcc Design Techniques for Battery Operated DRAMs) 사이에 개시된 기준전압발생회로의 출력신호와 같은 것으로 사용할 수 있으며, 그 전압레벨은정도로 또는 Vcc-nVth(n=0,1,2,3,..) 정도로 된다. 이러한 신호들은 Vcc변화에 무관하게 일정하게 트랜지스터들의 Vgs를 유지시키며, 필요이상의 전력소모를 제한하고 또한 노이즈를 최소화시키게 된다.

제1도의 구성상 동작특성은 다음과 같다. 제1, 제2 및 제3제어신호인 A, B 및 C 신호들에 의한 출력신호 OUT은 결과적으로 노아(NOR)형태로 동작하게 된다. 따라서 이 C신호에 의해 바이씨모오스 레벨변환회로의 인에이블 또는 디세이블이 결정된다. 이 신호논리를 살펴보면 출력노드 40에 출력되는 신호 OUT은 제3제어신호 C가 로우레벨이고 또한 제1제어신호 A의 레벨이 제2제어신호 B 보다 레벨이 더 클시에만 하이로 출력된다. 제1도의 구성에서 종래기술의 문제점을 해결하는 구성으로는 풀엎단 및/또는 풀다운단에 각각 기준신호에 의해 제어되는 트랜지스터가 존재하는 것이다. 제1도의 구성에서는 풀엎단 및 풀다운단에 각각 기준신호에 의해 제어되는 트랜지스터 6 및 10이 개시되어 있다. 상기 트랜지스터 6 및 10에 의해 입력신호 A 및 B신호가 불안정하게 입력되어도 접속노드 3 및 16의 출력을 안정화시킬 수 있으며, 이는 기준신호 REF1 및 REF2신호가 안정한 정전압레벨을 가지는 신호이므로 채널전류의 안정한 제어가 가능하기 때문이다. 따라서 접속노드 3 및 16의 안정화에 의해 결과적으로 출력신호 OUT 역시 안정하게 출력될 수 있다. 이러한 제1도의 구성은 노아형태의 회로가 필요로 되는 회로에 적절하게 대응 적용시킬 수 있다. 한편 이러한 제1도의 구성에서는 정전압을 가지는 기준신호에 제어되는 트랜지스터가 풀엎단 및 풀다운단에 모두 구비한 구성을 보여주고 있지만, 이는 소망시 풀엎단에만 또는 풀다운단에만 구비하여 형성될 수도 있으나, 바람직하기로는 제1도와 같이 풀엎단 및 풀다운단에 모두 구비하는 것이 최적의 실시예로 된다.

제2도는 본 발명에 의한 바이씨모오스 레벨변환회로의 다른 실시예를 보여주는 회로도이다. 제2도의 구성을 제1도와 비교하여 살펴보면 제1도에서 제3제어신호 C 및 제3제어신호 C의 제어를 받는 트랜지스터들(12,24,26)이 제거되었다. 그래서 제2도의 논리동작은 인버터(inverter)로서 동작하게 된다. 제2도의 구성상 특징도 풀엎단 및 풀다운단에 모두 정전압레벨을 가지는 기준신호에 의해 제어되는 트랜지스터를 구비하는 것이다. 즉, 기준신호 REF2에 의해 제어되는 풀다운트랜지스터 6과, 기준신호 REF1에 의해 제어되는 풀엎트랜지스터 10이 그것이다. 이러한 구성에서도 트랜지스터(2,4,8,14)로 이루어진 입력단에 의한 높은 구동력 및 고속데이타 출력과, 풀다운트랜지스터 6 및 풀엎트랜지스터 10에 의한 안정한 구동동작을 수행할 수 있게 된다.

제3도는 제1도의 구성에 입각하여 실현한 바이씨모오스 데이타출력버퍼의 실시예를 보여주는 회로도이다. 제3도의 구성에서 제1도의 구성요소와 동일한 것에 대하여는 동일한 도면 부호를 부여하였다. 제3도의 구성상 특징은 데이타출력드라이버를 형성하는 풀엎용 바이폴라트랜지스터 50과 풀다운용 모오스트랜지스터 54를 각각 제어하는 회로로서 제1도의 구성과 같은 차동증폭기 DA1 및 DA2가 각각 구비되어 있는 바이씨모오스 레벨변환회로 60A 및 60B를 사용한 것이다. 그리고 풀엎용 바이폴라트랜지스터 50의 에미터단자에는 또 다른 바이폴라트랜지스터 52가 접속되어 있으며, 이 바이폴라트랜지스터 52의 에미터와 모오스트랜지스터 54의 공통단자가 데이타출력버퍼의 출력노드 56으로 된다. 이 출력노드 56은 데이타출력 패드(PAD) 또는 데이타출력 핀(PIN)으로 연결된다.

제3도의 구성에 따라 본 발명에 의한 바이씨모오스 데이타출력버퍼의 동작특성을 살펴보면 다음과 같다. 제2도에서 제1 및 제2제어신호인 A와 B의 신호의 차에 의하여 풀엎용 바이폴라트랜지스터 50 또는 풀다운용 모오스트랜지스터 54의 스위칭동작이 결정된다. 따라서 출력노드 56은 풀엎시에는 Vcc-2Vbe레벨로 그리고 풀다운시에는 GND레벨로 유지하게 된다, 한편 제1도에서 노아형태의 바이씨모오스 레벨변환회로의 동작에서와 같이 제1, 제2 및 제3제어신호 A, B 및 C가 가지는 전압레벨에 따라, 풀엎용 바이폴라트랜지스터 50의 베이스 또는 풀다운용 모오스트랜지스터 54의 게이트를 충전 또는 방전하여 출력노드 56의 전압레벨을 결정하게 된다. 이때 피모오스트랜지스터 42의 게이트는 피모오스트랜지스터 14A의 게이트 신호 즉, 입력신호 B에 접속되어 있다. 그래서 풀엎용 바이폴라트랜지스터 50의 베이스가 하이레벨로 될시에 Vcc-Vbe의 전압레벨을 Vcc까지 선충전(precharge)시켜 VOH(DOUT 전압 하이) 2.4V로 만들어준다. 그리고 엔모오스트랜지스터 46은 접속노드 3B에 접속되어 풀다운용 모오스트랜지스터 54의 게이트전압레벨이 GND로 방전할 수 있도록 도와주어 안정된 동작이 이루어질 수 있게 한다. 한편 본 발명에 의한 바이씨모오스 데이타출력버퍼가 트라이스테이트(tri-state)로 유지되게 하기 위해서 노아형태의 바이씨모오스 레벨변환회로를 이용하여 제3제어신호 C에 의해서 두개의 바이씨모오스 레벨변환회로의 각 동작을 디세이블시키고, 이로부터 출력노드 56이 칩 외부에서 공급되는 트라이스테이트 레벨로 유지시키게 된다. 즉, 제3제어신호 C가 하이상태일 때 피모오스트랜지스터 12A와 12B는 각 바이씨모오스 레벨변환회로의 각 풀엎용 바이폴라트랜지스터 28A와 28B에 각각 차아지의 공급을 중단시킨다. 그리고 이들 각 출력노드 40A와 40B에 잔존하는 전압을 엔모오스트랜지스터 26A와 26B의 각 채널을 통해서 완전히 방전시키게 된다. 이때 출력노드 40A와 40B에 잔존하는 전압은 또한 풀다운용 바이폴라트랜지스터 30A와 30B를 통해서도 방전되어 방전동작이 고속으로 이루어진다. 한편 이러한 과정시에 엔모오스트랜지스터 44와 48은 출력노드 56이 안정한 트라이스테이트레벨로 유지시키도록 풀엎용 바이폴라트랜지스터 50의 베이스와 풀다운용 모오스트랜지스터 54의 게이트전압레벨을 충분히 GND레벨로 유지시킨다. 따라서 이와 같이 본 발명에서는 저전력 및 고속의 트라이스테이트 레벨을 유지할 수 있는 바이씨모오스 데이타출력버퍼를 제공함에 의해 전술한 종래기술로서의 미국특허 보다 속도는 25% 정도 향상되고 또한 전력소비는 20%정도 감소됨이 본 발명자에 의해 확인되었다.

제4도는 본 발명에 의한 기술의 효과를 뒷받침하기 위하여 본 발명자의 시뮬레이션(simulation)결과에 의해 확인된 것으로서 제4a도와 제4b도로 구성되며, 제4a도는 종래기술에 따른 데이타출력버퍼의 데이타출력특성을 보여주는 파형도이고 제4b도는 본 발명에 의한 바이씨모오스 레벨변환회로를 이용한 데이타출력버퍼의 데이타출력특성을 보여주는 파형도이다. 도시된 바와 같이 데이타출력동작시 입력신호 A 및 B로 부터 출력데이타 DOUT의 출력시점이 종래기술에 대비된 본 발명에 의한 데이타출력버퍼는 0.59ns(n:nano(=10^-9))만큼 더 고속으로 인에이블된다.

제1도, 제2도 및 제3도는 전술한 바 있는 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이지만, 본 발명에서와 같은 효과를 동일하게 얻을 수 있는 한에서는 각 신호들의 논리 그리고 적용될 회로의 특성을 고려하여 다소의 변형이 이루어질 수 있음은 이 기술분야의 통상의 지식을 가진자에게는 자명한 사실이다.

한편 제1도는 노아(NOR)형태의 구성으로, 그리고 제2도는 인버터(inverter)형태의 구성으로 실시하였지만, 이 기술분야의 또다른 주요 논리소자를 이루는 낸드(NAND) 형태의 구성도 신호의 논리 그리고 트랜지스터의 변형 등을 통해서 얼마든지 실현 가능하게 된다. 또한 위에서는 입력신호의 레벨이 이씨엘(ECL)레벨인 경우를 고려하여 설명하였지만, 이는 다른 모오스(MOS)논리 또는 티티엘(TTL)논리 또는 그 밖의 논리신호등의 입력에도 그 효과를 달성할 수 있다. 한편 제3도의 구성은 입력신호 A 및 B가 이씨엘(ECL)논리의 신호인 경우를 고려하여 티티엘 램(TTL RAM)의 데이타출력버퍼를 보여주고 있으나, 이는 예컨대 이씨엘(ECL)램인 경우를 고려하여 실시한다면 입력버퍼(input buffer)에 채용하여 실시할 수도 있음은 당 업자들에게는 용이하게 예측될 것이다.

한편, 전술한 본 발명의 기술적 사상에 입각하여 본 발명에 의한 레벨변환회로는 입력신호만에 의해 구동이 이루어지며, 동시에 제1도와 제2도와 같은 효과를 달성할 수 있는 방법이 있다. 이는 후술되는 바와 같으며, 이와 같은 방법을 사용하게 되면 특히 제1도 및 제2도의 회로에 비해 그 동작속도는 더욱 고속화됨을 밝혀둔다.

제5도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제3실시예를 보여주는 회로도이다. 제5도의 구성을 제2도와 같이 인버터 로직을 구현하는 회로로서, 그 구성을 제2도와 비교하게 되면, 제2도에서 기준신호 REF1을 게이트입력하는 피모오스트랜지스터 10이 제5도에서는 제거되었으며, 또한 제2도에서 기준신호 REF2를 게이트입력하는 엔모오스트랜지스터 6이 제5도에서 입력신호 A를 게이트입력하는 엔모오스트랜지스터 68로 구현된 것이다. 이와 같은 제5도의 구성상의 특징은 레벨변환회로의 입력단을 구성하는 피모오스트랜지스터 62와 엔모오스트랜지스터 68의 게이트신호가 입력신호 A를 공통입력하는 것이다. 그래서 입력신호 A를 게이트입력신호로 하는 피모오스트랜지스터 62와 엔모오스트랜지스터 68의 각 디바이스특성에 의해 전원전압단 Vcc로부터 접지전압단 GND로 흐르는 직류전류의 발생을 억제시키는 것이다. 또한 이 피모오스트랜지스터 62와 엔모오스트랜지스터 68의 각 채널사이에는, 드레인과 게이트가 공통으로 접속되어 있는 엔모오스트랜지스터 66의 채널이 삽입되어 있음에 의해, 직류전류의 발생을 억제하는 효과가 더욱 커지게 된다. 입력신호 A 및 B에 따른 제5도의 동작특성을 살펴보면 다음과 같다. 예컨대 A신호가 B신호 보다 그 전압레벨이 낮을 경우, 이때에는 피모오스트랜지스터 62가 도통되어 엔모오스트랜지스터 66과 74의 게이트에 전하를 축적하게 된다. 이때 A신호에 의해 스위칭제어되는 엔모오스트랜지스터 68은 A신호의 저전압레벨로 인하여 비도통되어 엔모오스트랜지스터 66을 통하여 흐르는 DC전류를 제어, 즉 방지하게 된다. 이로 인하여 접속노드 64의 전압레벨을 고속으로 하이레벨로 충전시킬 수 있다. 한편 A신호가 B신호 보다 전압레벨이 높을 경우, 이때에는 피모오스트랜지스터 62는 비도통되고 엔모오스트랜지스터 66과 74의 게이트인 접속노드 64의 전하는 A신호(이는 하이레벨로 된다.)에 의해 제어되는 엔모오스트랜지스터 68이 도통되어 엔모오스트랜지스터 66과 68을 통해 고속으로 방전하게 된다. 즉, 종래기술의 DC전류를 스위칭전류로 변화한 방식을 이용한 것으로서 전력소모를 감소시키면서 엔모오스트랜지스터 74와 76의 도통/비도통 특성을 개선시켜 풀엎용 바이폴라트랜지스터 92와 풀다운용 바이폴라트랜지스터 94가 고속으로 동작하게 된다.

제6도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제4실시예를 보여주는 회로도이다. 제6도의 구성상의 특징은, 제5도와 같이 기준신호 REF1과 REF2가 입력되지 않으며, 입력단이 A신호만의 입력에 의해 구동되는, A, B 및 C를 입력하는 3입력 노아(NOR)게이트임에 있다. 제6도의 구성을 제1도의 구성과 비교하여 살펴보면, 제1도에서 기준신호 REF1을 게이트입력하는 피모오스트랜지스터 10이 제6도에서는 제거되었으며, 또한 제1도에서 기준신호 REF2를 게이트입력하는 엔모오스트랜지스터 6이 제6도에서 입력신호 A를 게이트입력하는 엔모오스트랜지스터 68로 구현되었다. 또한 제6도에는 입력신호 A와 B가 입력되는 경로상에 바이폴라트랜지스터 82, 84가 더 구비되었다. 즉, 입력신호 A가 공급되는 피모오스트랜지스터 62의 게이트에는, 전원전압 Vcc에 컬렉터가 접속되고 제어신호 C를 베이스입력하는 엔피엔형 바이폴라트랜지스터 82의 에미터가 접속되어 있다. 또한 입력신호 B가 공급되는 피모오스트랜지스터 70의 게이트에는, 전원전압 Vcc에 컬렉터가 접속되고 제어신호 C를 베이스입력하는 엔피엔형 바이폴라트랜지스터 84의 에미터가 접속되어 있다. 제6도의 구성은 제5도와 같이 입력신호 A를 게이트입력신호로 하는 피모오스트랜지스터 62와 엔모오스트랜지스터 68의 각 디바이스특성에 의해 전원전압단 Vcc로부터 접지전압단 GND로 흐르는 직류전류의 발생을 억제하고, 또한 제어신호 C가 하이로 공급될 시, 이 하이입력에 의해 피모오스트랜지스터 62와 70가 비도통되도록 직접 제어할 수 있다. 입력신호 A 및 B에 대한 동작특성은 제5도의 그것과 동일하게 이루어지는 바, 그 상세한 설명은 생략한다.

제7도는 본 발명에 의한 바이씨모오스 레벨변환회로의 제5실시예를 보여주는 회로도로서, 제5도와 같은 노아게이트를 구현한다. 제5도의 구성과 비교하여 살펴보면, 입력신호 A와 B의 입력경로상에 구비된 바이폴라트랜지스터들이 제거되고, 제어신호 C를 게이트입력하고 전원전압단 Vcc와 피모오스트랜지스터 70과의 사이에 채널이 형성된 피모오스트랜지스터 90이 구비된 것이 특징이다. 제7도의 구성상 동작특성은 제6도의 동작특성과 같으므로 상세한 설명은 생략한다.

상기와 같은 설명을 참조하면, 제1도 및 제2도에는 정전압레벨을 가지는 기준신호를 이용하는 반면, 제5도, 제6도 및 제7도에는 스위칭전류를 이용함으로써 더욱 고속으로 동작되는 특성을 가지게 된다.

상술한 바와 같이 본 발명은 종래의 바이씨모오스 레벨변환회로의 한계를 극복하기 위해 풀엎단 및/또는 풀다운단에 정전압레벨의 기준신호에 의해 제어되는 트랜지스터를 구비하는 바이씨모오스 레벨변환회로를 구현하고, 이를 채용한 데이타출력버퍼를 제공함에 의해 바이폴라트랜지스터에 의한 높은 구동력과 고속동작 및 저전력소비를 달성할 수 있는 효과가 발생한다. 또한 불안정한 입력신호에 대해서도 그 대응능력이 우수한 특성이 있다.

Claims (5)

1. 반도체집적회로에 있어서: 제1입력신호 A와 제2입력신호 B가 제1 및 제2풀엎트랜지스터 2,14의 각 게이트를 통해 각각 입력되고 이들 신호를 차동증폭하는 차동증폭기 DA와; 상기 차동증폭 DA의 풀다운동작을 제어하도록 상기 차동증폭기 DA의 풀다운경로상에 형성되고 정전압레벨을 가지는 제2기준신호에 의해 제어되는 풀다운트랜지스터 6와; 상기 차동증폭기 DA의 풀엎동작을 제어하도록 상기 차동증폭기 DA의 풀엎경로상에 형성하되 소오스전원에 접속되고 정전압레벨을 가지는 제1기준신호에 의해 제어되는 제3풀엎트랜지스터 10와; 상기 제3풀엎트랜지스터 10와 상기 제2풀엎트랜지스터 14와의 사이에 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작 인에이블용 제어신호 C에 의해 제어되는 제4풀엎트랜지스터 12와; 상기 차동증폭기 DA의 출력신호에 대응된 레벨변환신호를 출력하는 출력단을 각각 구비하고, 상기 제1 및 제2입력신호 A, B와 상기 제어신호 C에 대하여 노아논리로 동작됨을 특징으로 하는 바이씨모오스 레벨변환회로.
2. 반도체집적회로에 있어서: 제1입력신호 A가 입력되는 제1풀엎트랜지스터 2와; 제2입력신호 B가 입력되는 제2풀엎트랜지스터 14와; 상기 제1풀엎트랜지스터 2와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 2로부터 공급되는 전류에 응답하여 스위칭동작되는 제1풀다운트랜지스터 4와; 상기 제1풀다운트랜지스터 4와 채널이 직렬로 연결되고 상기 제1입력신호 A에 응답하여 상기 제1풀다운트랜지스터 4로부터 전송된 전류를 접지전압단으로 풀다운시키는 제2풀다운트랜지스터 6와; 상기 제1풀엎트랜지스터 2와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 2로부터 공급되는 전류에 응답하여 상기 제2풀엎트랜지스터 14로부터 전송된 전류를 접지전압단으로 풀다운시키는 제3풀다운트랜지스터 8와; 상기 제1풀엎트랜지스터 2의 풀엎전류와 상기 제2풀엎트랜지스터 14의 풀엎전류에 응답된 레벨변환신호를 출력하는 출력단을 구비함을 특징으로 하는 바이씨모오스 레벨변환회로.
3. 반도체집적회로에 있어서: 제1입력신호 A가 입력되는 제1풀엎트랜지스터 62와; 제2입력신호 B가 입력되는 제2풀엎트랜지스터 70와; 상기 제1풀엎트랜지스터 62와 채널이 직렬연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 스위칭동작하는 제1풀다운트랜지스터 66와; 상기 제1풀다운트랜지스터 66와 채널이 직렬로 연결되고 상기 제1입력신호 A에 응답하여 상기 제1풀다운트랜지스터로 66로부터 전송된 전류를 접지전압단으로 풀다운시키는 제2풀다운트랜지스터 68와; 상기 제1풀엎트랜지스터 62와 채널이 직렬로 연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 상기 제2풀엎트랜지스터 70으로부터 전송된 전류를 접지전압단으로 풀다운시키는 제3풀다운트랜지스터 74와; 전원전압단과 상기 제1입력신호 A의 입력경로와의 사이에 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 스위칭제어되는 NPN형의 제1바이폴라트랜지스터 82와; 전원전압단과 상기 제2입력신호 B의 입력경로와의 사이에 형성되고 상기 제어신호 C에 의해 스위칭제어되는 NPN형의 제2바이폴라트랜지스터 84와; 상기 제어신호 C가 인에이블될 시 상기 제1풀엎트랜지스터 62의 풀엎전류와 상기 제2풀엎트랜지스터 70의 풀엎전류에 응답된 레벨변환신호를 출력하는 출력단을 각각 구비하고, 상기 제1 및 제2입력신호 A 및 B와 상기 제어신호 C의 각 입력레벨에 응답하여 노아논리로 동작함을 특징으로 하는 바이씨모오스 레벨변환회로.
4. 반도체집적회로에 있어서: 제1입력신호 A가 입력되는 제1풀엎트랜지스터 62와; 제2입력신호 B가 입력되는 제2풀엎트랜지스터 70와; 상기 제1풀엎트랜지스터 62와 채널이 직렬 연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 스위칭동작되는 제1풀다운트랜지스터 66와; 상기 제1풀다운트랜지스터 66와 채널이 직렬 연결되고 상기 제1입력신호 A에 응답하여 상기 제1풀다운트랜지스터로 66로부터 전송된 전류를 접지전압단으로 풀다운시키는 제2풀다운트랜지스터 68와; 상기 제1풀엎트랜지스터 62와 채널이 직렬 연결되고 상기 제1풀엎트랜지스터 62로부터 공급되는 전류에 응답하여 상기 제2풀엎트랜지스터 70으로부터 전송된 전류를 접지전압단으로 풀다운시키는 제3풀다운트랜지스터 74와; 상기 제2풀엎트랜지스터 70와 전원전압단과의 사이에 채널이 형성되고 어드레스들의 디코오딩에 의하거나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 스위칭제어되는 스위칭트랜지스터 90와; 상기 제어신호 C가 인에이블될 시 상기 제1풀엎트랜지스터 62의 풀엎전류와 상기 제2풀엎트랜지스터 70의 풀엎전류에 응답된 레벨변환신호를 출력하는 출력단을 각각 구비하고, 상기 제1 및 제2입력신호 A, B와 제어신호 C의 각 입력레벨에 응답하여 노아논리로 동작함을 특징으로 하는 바이씨모오스 레벨변환회로.
5. 반도체집적회로에 있어서: 제1소오스전원과 출력노드사이에 형성되는 출력용 풀엎트랜지스터 50과; 제1소오스전원과 상기 출력노드사이에 형성되는 출력용 풀다운트랜지스터 54와; 제1입력신호 A와 제2입력신호 B를 각각 제1 및 제2풀엎트랜지스터 2A 또 14A의 각 게이트를 통해 입력하고 이들 신호를 차동증폭하는 차동증폭기 DA1와, 상기 차동증폭기 DA1의 풀다운동작을 제어하도록 풀다운경로상에 형성되고 정전압레벨을 가지는 제2기준신호에 의해 제어되는 제1풀다운트랜지스터 6A와, 상기 제1입력단의 풀엎동작을 제어하도록 풀엎경로상에 형성하되 소오스전원에 직접으로 접속되고 정전압레벨을 가지는 제1기준신호에 의해 제어되는 제3풀엎트랜지스터 10A와, 상기 제3풀엎트랜지스터 10A와 상기 제2풀엎트랜지스터 14A와의 사이에 형성되고 어드레스들의 디코오딩에 의하기나 칩인에이블신호인나 로우어드레스스트로우브신호또는 컬럼어드레스스트로우브신호등에 의해 발생된 소정의 동작인에이블용 제어신호 C에 의해 제어되는 제4풀엎트랜지스터 12A와, 상기 차동증폭기 DA1의 출력신호에 대응된 레벨변환신호를 출력하는 제1출력단을 구비하여 상기 제1 및 제2입력신호 A 및 B와 상기 제어신호 C에 대하여 노아논리로 동작하며, 상기 풀엎트랜지스터 50을 제어하는 풀엎제어회로 60A와; 상기 제1입력신호 A와 제2입력신호 B를 각각 제5 및 제6풀엎트랜지스터 2B 및 14B의 각 게이트를 통해 입력하고 이들 신호를 차동증폭하는 차동증폭기 DA2와, 상기 차동증폭기 DA2의 풀다운동작을 제어하도록 풀다운경로상에 형성되고 상기 제2기준신호에 의해 제어되는 제2풀다운트랜지스터 6B와, 상기 차동증폭기 DA2의 풀엎동작을 제어하도록 풀엎경로상에 형성하되 소오스전원에 직접으로 접속되고 상기 제1기준신호에 의해 제어되는 제7풀엎트랜지스터 10B와, 상기 제7풀엎트랜지스터 10B와 상기 제6풀엎트랜지스터 14B와의 사이에 형성되고 상기 제어신호 C에 의해 제어되는 제8풀엎트랜지스터 12B와, 상기 차동증폭기 DA2의 출력신호에 대응된 레벨변환신호를 출력하는 제2출력단을 구비하여 상기 제1 및 제2입력신호 A 및 B와 상기 제어신호 C에 대하여 노아논리로 동작하며, 상기 풀다운트랜지스터 54를 제어하는 풀다운제어회로 60B를 구비함을 특징으로 하는 바이씨모오스 데이터출력버퍼.