JPS63142918A - 入力回路 - Google Patents
入力回路Info
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- JPS63142918A JPS63142918A JP61290725A JP29072586A JPS63142918A JP S63142918 A JPS63142918 A JP S63142918A JP 61290725 A JP61290725 A JP 61290725A JP 29072586 A JP29072586 A JP 29072586A JP S63142918 A JPS63142918 A JP S63142918A
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- Japan
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- transistor
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- 239000003990 capacitor Substances 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばＴＴＬ回路からの出力を入力とする
ＣＭＯＳインバータ回路のような入力回路に関するもの
である。
ＣＭＯＳインバータ回路のような入力回路に関するもの
である。
［従来の技術］
第５図は、標準的なＣＭＯＳインバータである。
図において、（１）はＰチャネルトランジスタ、（２）
はｎチャネルトランジスタ、Ｖｃｃは電源電圧、Ｖｉｎ
は入力端子、Ｖｏｕｔは出力端子である。第６図は第５
図の回路における入力端子ＶｉｎとＰチャネルトランジ
スタ（１）のソースからｎチャネルトランジスタ（２）
のソースへ流れる貫通電流■の特性を示したものであり
、図においてＶｔｐ＋はＰチャネルトランジスタ（１）
の閾値電圧、Ｖｔｎｚはｎチャネルトランジスタ（２）
の閾値電圧、ＶＴは第５図の入力回路の 値電圧である
。
はｎチャネルトランジスタ、Ｖｃｃは電源電圧、Ｖｉｎ
は入力端子、Ｖｏｕｔは出力端子である。第６図は第５
図の回路における入力端子ＶｉｎとＰチャネルトランジ
スタ（１）のソースからｎチャネルトランジスタ（２）
のソースへ流れる貫通電流■の特性を示したものであり
、図においてＶｔｐ＋はＰチャネルトランジスタ（１）
の閾値電圧、Ｖｔｎｚはｎチャネルトランジスタ（２）
の閾値電圧、ＶＴは第５図の入力回路の 値電圧である
。
次に第５図に示す回路の特性を第６図を参照して説明す
る。Ｖｉｎ （Ｖｔｎｚのとき、ｎチャネルトランジス
タ（２）はＯＦＦ、Ｐチャネルトランジスタ（１）は非
飽和領域となり、Ｖｏｕｔ ＝Ｖｃｃとなる。Ｖｔｎｚ
＜Ｖｉｎ＜ＶＴのとき−ｎチャネルトランジスタ（２
）は飽和領域、Ｐチャネルトランジスタ（１）は非飽和
領域となり、Ｖｏｕｔ−ＶＣＣとなる。Ｖｉｎ＝ＶＴの
とき、ｎチャネルトランジスタ（２）、Ｐチャネルトラ
ンジスタ（１）は共に飽和領域となりＶｏｕ ｔはＶｃ
ｃ付近から０Ｍ付近まで大きく変化する。ＶＴ （Ｖｉ
ｎ （Ｖｃｃ −Ｖｔｐ＋のとき、ｎチャネルトランジ
スタ（２）は非飽和領域、Ｐチャネルトランジスタ（１
）は飽和領域にあり、Ｖｏｕｔ−、Ｑ（ｙ）となる。Ｖ
ｃｃ −Ｉ Ｖｔｐ＋ １ のとき−ｎチャネルトラン
ジスタ（２）は非飽和領域、Ｐチャネルトランジスタ（
１）はＯＦＦとなり、ＶｏｕＬ＝Ｑ（ト）となる。ＣＭ
ＯＳインバータの閾値電圧ＶＴは、ｎチャネルトランジ
スタ（２）の飽和電流とＰチャネルトランジスタ（１）
の飽和電流が一致する点（点Ｐ＋ ）であり、Ｐチャネ
ルトランジスタ（１）とｎチャネルトランジスタ（２）
の特性が等しければ、ＶＴ＝Ｖｃｃ／２となり一５Ｖ系
においてはＶＴ＝２．５（７）である。
る。Ｖｉｎ （Ｖｔｎｚのとき、ｎチャネルトランジス
タ（２）はＯＦＦ、Ｐチャネルトランジスタ（１）は非
飽和領域となり、Ｖｏｕｔ ＝Ｖｃｃとなる。Ｖｔｎｚ
＜Ｖｉｎ＜ＶＴのとき−ｎチャネルトランジスタ（２
）は飽和領域、Ｐチャネルトランジスタ（１）は非飽和
領域となり、Ｖｏｕｔ−ＶＣＣとなる。Ｖｉｎ＝ＶＴの
とき、ｎチャネルトランジスタ（２）、Ｐチャネルトラ
ンジスタ（１）は共に飽和領域となりＶｏｕ ｔはＶｃ
ｃ付近から０Ｍ付近まで大きく変化する。ＶＴ （Ｖｉ
ｎ （Ｖｃｃ −Ｖｔｐ＋のとき、ｎチャネルトランジ
スタ（２）は非飽和領域、Ｐチャネルトランジスタ（１
）は飽和領域にあり、Ｖｏｕｔ−、Ｑ（ｙ）となる。Ｖ
ｃｃ −Ｉ Ｖｔｐ＋ １ のとき−ｎチャネルトラン
ジスタ（２）は非飽和領域、Ｐチャネルトランジスタ（
１）はＯＦＦとなり、ＶｏｕＬ＝Ｑ（ト）となる。ＣＭ
ＯＳインバータの閾値電圧ＶＴは、ｎチャネルトランジ
スタ（２）の飽和電流とＰチャネルトランジスタ（１）
の飽和電流が一致する点（点Ｐ＋ ）であり、Ｐチャネ
ルトランジスタ（１）とｎチャネルトランジスタ（２）
の特性が等しければ、ＶＴ＝Ｖｃｃ／２となり一５Ｖ系
においてはＶＴ＝２．５（７）である。
ところで、標準的なＴＴＬ回路の出力電圧は′Ｈルベル
が２．４（ト）、ゝＬ〜ベルか０．８１Ｖ）であるので
、ＴＴＬ回路の出力を標準的なＣＭＯＳインバータの入
力に接続すると、ＴＴＬ回路の′Ｈ”レベル出力電圧２
．４（ｖ） カＣＭＯ５インバータ（７）閾値電圧２．
５（ｖ）より低いため、ＴＴＬ回路のゞＨ“レベル出力
は１Ｈ“レベルとして認識されないという問題点があっ
た。
が２．４（ト）、ゝＬ〜ベルか０．８１Ｖ）であるので
、ＴＴＬ回路の出力を標準的なＣＭＯＳインバータの入
力に接続すると、ＴＴＬ回路の′Ｈ”レベル出力電圧２
．４（ｖ） カＣＭＯ５インバータ（７）閾値電圧２．
５（ｖ）より低いため、ＴＴＬ回路のゞＨ“レベル出力
は１Ｈ“レベルとして認識されないという問題点があっ
た。
この問題点を解決するために、例えばＩＥＥＥＪｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ、 Ｖｏｌ、２０． Ｎｏ、５（Ｐ９４６）に示さ
れた、Ｐチャネルトランジスタとｎチャネルトランジス
タのトランジスタサイズを変えてＣＭＯＳインバータの
閾値電圧を調整するという方法がある。第５図のＣＭＯ
Ｓインバータにおいて、ｎチャネルトランジスタ（２）
のサイズを大きくすれば、第６図の波線で示すようにｎ
チャネルトランジスタ（２）の飽和電流は増加する。従
ってｎチャネルトランジスタ（２）の飽和電流とＰチャ
ネルトランジスタ（１）の飽和電流が一致する点はＰ＋
からＰ２へと移動し、ＶＴが低下する。このようにして
値電圧を調整することにより、ｃｈｉｏｓインバータを
ＴＴＬ回路の入力回路として使用できる。
ｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ、 Ｖｏｌ、２０． Ｎｏ、５（Ｐ９４６）に示さ
れた、Ｐチャネルトランジスタとｎチャネルトランジス
タのトランジスタサイズを変えてＣＭＯＳインバータの
閾値電圧を調整するという方法がある。第５図のＣＭＯ
Ｓインバータにおいて、ｎチャネルトランジスタ（２）
のサイズを大きくすれば、第６図の波線で示すようにｎ
チャネルトランジスタ（２）の飽和電流は増加する。従
ってｎチャネルトランジスタ（２）の飽和電流とＰチャ
ネルトランジスタ（１）の飽和電流が一致する点はＰ＋
からＰ２へと移動し、ＶＴが低下する。このようにして
値電圧を調整することにより、ｃｈｉｏｓインバータを
ＴＴＬ回路の入力回路として使用できる。
従来の入力回路は以上のように構成され、トランジスタ
のサイズを変えることで、閾値電圧を設定できる。とこ
ろか、例えばＴＴＬ回路のように′Ｈルベルを表す電位
に合わせて閾値電圧を調整しても、このＨレベルを表す
電位は、ＰチャネルトランジスタをＯＦＦさせる電位に
満たないので、ＴＴＬ回路がＨを出力している期間は、
入力回路のＰチャネルトランジスタとｎチャネルトラン
ジスタは共にＯＮしており、常に貫通電流が流れてしま
う。従って電流制限のために、各トランジスタのサイズ
を小さくしなければならず、このことによって、高速化
が図れない、次段のドライブ能力を上げられないなどの
問題点があった。
のサイズを変えることで、閾値電圧を設定できる。とこ
ろか、例えばＴＴＬ回路のように′Ｈルベルを表す電位
に合わせて閾値電圧を調整しても、このＨレベルを表す
電位は、ＰチャネルトランジスタをＯＦＦさせる電位に
満たないので、ＴＴＬ回路がＨを出力している期間は、
入力回路のＰチャネルトランジスタとｎチャネルトラン
ジスタは共にＯＮしており、常に貫通電流が流れてしま
う。従って電流制限のために、各トランジスタのサイズ
を小さくしなければならず、このことによって、高速化
が図れない、次段のドライブ能力を上げられないなどの
問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、貫通電流が流れることなく値電圧を設定で
きる入力回路を得ることを目的とする。
れたもので、貫通電流が流れることなく値電圧を設定で
きる入力回路を得ることを目的とする。
この発明に係る入力回路は、入力端子、出力端子、ＣＭ
ＯＳインバータを構成する第１のＰチャネルトランジス
タ及び第１のｎチャネルトランジスタ、入力端子に印加
される電圧に対し、ある電位差を持って運動した電圧を
与える手段を備え、入力端子が前記第１のｎチャネルト
ランジスタのゲートに接続され、入力電圧に連動した電
圧を与える端子が前記第１のＰチャネルトランジスタの
ゲートに接続されているものである。
ＯＳインバータを構成する第１のＰチャネルトランジス
タ及び第１のｎチャネルトランジスタ、入力端子に印加
される電圧に対し、ある電位差を持って運動した電圧を
与える手段を備え、入力端子が前記第１のｎチャネルト
ランジスタのゲートに接続され、入力電圧に連動した電
圧を与える端子が前記第１のＰチャネルトランジスタの
ゲートに接続されているものである。
［作用］
この発明においては、前記ＣＭＯＳインバータを構成す
る前記第１のＰチャネルトランジスタのゲートに印加さ
れる電圧と、前記第１のｎチャネルトランジスタのゲー
トに印加される電圧との間に電位差を持たせることによ
り、前記ＣＭＯＳイン／−ｅ−夕の閾値電圧を変更する
とともに、貫通電流を抑制する。
る前記第１のＰチャネルトランジスタのゲートに印加さ
れる電圧と、前記第１のｎチャネルトランジスタのゲー
トに印加される電圧との間に電位差を持たせることによ
り、前記ＣＭＯＳイン／−ｅ−夕の閾値電圧を変更する
とともに、貫通電流を抑制する。
第１図はこの発明の一実施例を示す回路図であり、（１
） ＋２１は上記従来回路と同一のものである。（３）
（４）はｎチャネルトランジスタ、（５）はＰチャネル
トランジスタである。
） ＋２１は上記従来回路と同一のものである。（３）
（４）はｎチャネルトランジスタ、（５）はＰチャネル
トランジスタである。
第２図は、第１図の回路における入力電圧Ｖｉｎと、接
続端子Ｖａの電圧Ｖａの関係を示したものであり、Ｖｔ
ｎａはｎチャネルトランジスタ（３）の閾値電圧。
続端子Ｖａの電圧Ｖａの関係を示したものであり、Ｖｔ
ｎａはｎチャネルトランジスタ（３）の閾値電圧。
Ｖｔｎ４はｎチャネルトランジスタ（４）の閾値電圧、
ＶｔｐｓはＰチャネルトランジスタ（５）の閾値電圧で
ある。
ＶｔｐｓはＰチャネルトランジスタ（５）の閾値電圧で
ある。
次に第１図に示す回路の特性を第２回に基づいて説明す
る。（Ｖｃｃ−Ｖｔｎｓ−Ｖｔｎｔ−ｔｖｔｐｓｔ）＜
ｖｉｎ＜Ｖｃｃのとき、トランジスタ（５）はＯＦＦし
ていて、トランジスタ（３）のドレインからトランジス
タ（５）のドレインに流れる電流はなく、接続端子■３
の電位はＶｃｃ −Ｖｔｎ５ である。Ｑ（ｖ） ＜
Ｖｉｎ ＜ （Ｖｃｃ−Ｖｔｎｓ−Ｖｔｎ４− ＩＶｔ
ｐｓｌ）のとき、トランジスタ（５）はＯＮとなり接続
端子■３の電位はトランジスタ＋３＋ ＋４１ ＋５１
のそれぞれのソース・ドレイン間の抵抗値によって決ま
る。トランジスタ（５）のゲート電圧であるＶｉｎが低
下するにつれてトランジスタ（５）のソース・ドレイン
間の抵抗値が低下するので接続端子■λの電位は低下す
る。従って従来のように入力電圧ＶｉｎをＰチャネルト
ランジスタ（１）のゲートに直接印加した場合はＶｉｎ
の電圧がＰ８より低くなるとＰチャネルトランジスタ（
１）はＯＮしてしまうが、第１図の回路においてはＶｉ
ｎの電圧が点Ｐ４より低くならないとＯＮしない。ただ
し、接続端子■λのとり得る最高電位（Ｖｃｃ −Ｖｔ
ｎｚ ）は、Ｐチャネルトランジスタ（１）をＯＦＦさ
せるのに充分なものでなくてはならない。つまり（Ｖｃ
ｃ −Ｖｔｎａ ） ＞ （Ｖｃｃ −ＩＶｔｐ口）の
条件を満足していなければならない。
る。（Ｖｃｃ−Ｖｔｎｓ−Ｖｔｎｔ−ｔｖｔｐｓｔ）＜
ｖｉｎ＜Ｖｃｃのとき、トランジスタ（５）はＯＦＦし
ていて、トランジスタ（３）のドレインからトランジス
タ（５）のドレインに流れる電流はなく、接続端子■３
の電位はＶｃｃ −Ｖｔｎ５ である。Ｑ（ｖ） ＜
Ｖｉｎ ＜ （Ｖｃｃ−Ｖｔｎｓ−Ｖｔｎ４− ＩＶｔ
ｐｓｌ）のとき、トランジスタ（５）はＯＮとなり接続
端子■３の電位はトランジスタ＋３＋ ＋４１ ＋５１
のそれぞれのソース・ドレイン間の抵抗値によって決ま
る。トランジスタ（５）のゲート電圧であるＶｉｎが低
下するにつれてトランジスタ（５）のソース・ドレイン
間の抵抗値が低下するので接続端子■λの電位は低下す
る。従って従来のように入力電圧ＶｉｎをＰチャネルト
ランジスタ（１）のゲートに直接印加した場合はＶｉｎ
の電圧がＰ８より低くなるとＰチャネルトランジスタ（
１）はＯＮしてしまうが、第１図の回路においてはＶｉ
ｎの電圧が点Ｐ４より低くならないとＯＮしない。ただ
し、接続端子■λのとり得る最高電位（Ｖｃｃ −Ｖｔ
ｎｚ ）は、Ｐチャネルトランジスタ（１）をＯＦＦさ
せるのに充分なものでなくてはならない。つまり（Ｖｃ
ｃ −Ｖｔｎａ ） ＞ （Ｖｃｃ −ＩＶｔｐ口）の
条件を満足していなければならない。
第３図は、第１図の回路における入力電圧Ｖｉｎと貫通
電流Ｉとの関係を示したものである。トランジスタ（１
）に電流が流れ始める入力電圧Ｖｉｎの値は従来の場合
（波線で示す）より低くなっており、ＣＭＯＳインバー
タの 値電圧を示すｎチャネルトランジスタの飽和電流
とＰチャネルトランジスタの飽和電流が一致する点はＰ
！からＰ５に移動し、閾値電圧は低下している。また貫
通電流が流れる範囲も減少している。
電流Ｉとの関係を示したものである。トランジスタ（１
）に電流が流れ始める入力電圧Ｖｉｎの値は従来の場合
（波線で示す）より低くなっており、ＣＭＯＳインバー
タの 値電圧を示すｎチャネルトランジスタの飽和電流
とＰチャネルトランジスタの飽和電流が一致する点はＰ
！からＰ５に移動し、閾値電圧は低下している。また貫
通電流が流れる範囲も減少している。
なお、上記実施例では、ＣＭＯＳインバータにおけるＰ
チャネルトランジスタのゲートに印加される電圧とｎチ
ャネルトランジスタのゲートに印加される電圧との間に
電位差をもたせるためにトランジスタ＋３１ ＋４１
（５＋を用いた。ところが入力電圧Ｖｉｎの変化に応じ
てトランジスタ（５）の抵抗値か変化し、その変化に応
じて接続端子Ｖａの電位が変化するという動作のために
、Ｖｉｎの魚群な変化に対し、ｖ３の変化が遅れるとい
う問題がある。第４図に示した（６）はこの問題を解消
するために入力端子Ｖｉｎと接続端子■１との間に接続
されたコンデンサである。
チャネルトランジスタのゲートに印加される電圧とｎチ
ャネルトランジスタのゲートに印加される電圧との間に
電位差をもたせるためにトランジスタ＋３１ ＋４１
（５＋を用いた。ところが入力電圧Ｖｉｎの変化に応じ
てトランジスタ（５）の抵抗値か変化し、その変化に応
じて接続端子Ｖａの電位が変化するという動作のために
、Ｖｉｎの魚群な変化に対し、ｖ３の変化が遅れるとい
う問題がある。第４図に示した（６）はこの問題を解消
するために入力端子Ｖｉｎと接続端子■１との間に接続
されたコンデンサである。
入力電圧Ｖｉｎが一定のとき、前記コンデンサ（６）は
トランジスタ＋３１ （４１＋５１の動作によって生成
されたＶｉｎとＶａの電位差に応じて充電されている。
トランジスタ＋３１ （４１＋５１の動作によって生成
されたＶｉｎとＶａの電位差に応じて充電されている。
入力電圧Ｖｉｎが変化した場合、Ｖａは、トランジスタ
ｊ３１ｔ４１ ＋５１の動作によって変化するより早く
コンデンサ（６）のカップリング作用によって変化する
。その後−トランジスタ［３１ｔ４） （５１の動作に
より■１は安定した電位をとる。このようにコンデンサ
（６）によってトランジスタ＋３１ ＋４１ （５１の
動作に規定される応答速度の遅れを補なうことができる
。
ｊ３１ｔ４１ ＋５１の動作によって変化するより早く
コンデンサ（６）のカップリング作用によって変化する
。その後−トランジスタ［３１ｔ４） （５１の動作に
より■１は安定した電位をとる。このようにコンデンサ
（６）によってトランジスタ＋３１ ＋４１ （５１の
動作に規定される応答速度の遅れを補なうことができる
。
［発明の効果］
この発明は、以上説明したとおり、ＣＭＯＳインバーク
におけるＰチャネルトランジスタのゲートに印加される
電圧とｎチャネルトランジスタのゲートに印加される電
圧との間に電位差をもたせることにより、前記ＣＭＯＳ
インバータの閾値電圧の変更に伴なう貫通電流を抑制す
ることができ、従ってインバータのサイズを大きくし、
高速化を図ること及び、次段のドライブ能力を向上する
ことができるという効果がある。
におけるＰチャネルトランジスタのゲートに印加される
電圧とｎチャネルトランジスタのゲートに印加される電
圧との間に電位差をもたせることにより、前記ＣＭＯＳ
インバータの閾値電圧の変更に伴なう貫通電流を抑制す
ることができ、従ってインバータのサイズを大きくし、
高速化を図ること及び、次段のドライブ能力を向上する
ことができるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路における入力電圧Ｖｉｎと接続端子Ｖａの電圧
■λとの関係を示したもの、第３図は第１図の回路にお
ける入力電圧Ｖｉｎと貫通電流Ｉの関係を示したもの、
第４図は第１図の回路の応答速度を補なうためにコンデ
ンサを付加した回路の回路図、第５図は従来のｃｈｉｏ
ｓインバータの入力回路、第６図は第５図における入力
電圧Ｖｉｎと貫通電流Ｉの関係を示したものである。 図においてｔｌ＋ ＋５１はＰチャネルトランジスタ、
（２）〜（４）はｎチャネルトランジスタ、（６）はコ
ンデンサ。 Ｖ ｔ ｐ ＋はＰチャネルトランジスタ（１）の閾値
電圧、ＶｔｐｓはＰチャネルトランジスタ（５）の閾値
電圧、Ｖｔｎｚはｎチャネルトランジスタ（２）の閾値
電圧。 Ｖｔｎｇはｎチャネルトランジスタ（３）の閾値電圧、
Ｖｔｎ４はｎチャネルトランジスタ（４）の閾値電圧で
ある。 なお、各図中同一符号は同一または相当部分を示す。
図の回路における入力電圧Ｖｉｎと接続端子Ｖａの電圧
■λとの関係を示したもの、第３図は第１図の回路にお
ける入力電圧Ｖｉｎと貫通電流Ｉの関係を示したもの、
第４図は第１図の回路の応答速度を補なうためにコンデ
ンサを付加した回路の回路図、第５図は従来のｃｈｉｏ
ｓインバータの入力回路、第６図は第５図における入力
電圧Ｖｉｎと貫通電流Ｉの関係を示したものである。 図においてｔｌ＋ ＋５１はＰチャネルトランジスタ、
（２）〜（４）はｎチャネルトランジスタ、（６）はコ
ンデンサ。 Ｖ ｔ ｐ ＋はＰチャネルトランジスタ（１）の閾値
電圧、ＶｔｐｓはＰチャネルトランジスタ（５）の閾値
電圧、Ｖｔｎｚはｎチャネルトランジスタ（２）の閾値
電圧。 Ｖｔｎｇはｎチャネルトランジスタ（３）の閾値電圧、
Ｖｔｎ４はｎチャネルトランジスタ（４）の閾値電圧で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）入力端子、出力端子、ＣＭＯＳインバータを構成
する第１のＰチャネルトランジスタ及び第１のｎチャネ
ルトランジスタ、入力端子に印加される電圧に対し、あ
る電位差をもつて連動した電圧を与える手段を備え、入
力端子が前記第１のｎチャネルトランジスタのゲートに
接続され、入力電圧に連動した電圧を与える端子が前記
第１のＰチャネルトランジスタのゲートに接続されてい
ることを特徴とする入力回路 - （２）第２のＰチャネルトランジスタのドレインを接地
し、前記第２のＰチャネルトランジスタのソースを第１
の負荷トランジスタの一端に接続し、前記第１の負荷ト
ランジスタの他端を第２の負荷トランジスタの一端に接
続し第１の接続端子となし、前記第２の負荷トランジス
タの他端を電源に接続し、前記第２のＰチャネルトラン
ジスタのゲートに入力端子を接続することにより、前記
第１の接続端子に入力電圧に連動した電圧を与えること
を特徴とする特許請求の範囲第１項記載の入力回路 - （３）前記第１及び第２の負荷トランジスタをエンハン
スメント型ｎチャネルトランジスタで実現することを特
徴とする特許請求の範囲第２項記載の入力回路 - （４）入力端子、出力端子、ＣＭＯＳインバータを構成
する第１のＰチャネルトランジスタ及び第１のｎチャネ
ルトランジスタ、入力端子に印加される電圧に対し、あ
る電位差をもつて連動した電圧を与える手段、コンデン
サを備え、入力端子が前記第１のｎチャネルトランジス
タのゲートに接続され、入力電圧に連動した電圧を与え
る端子が前記第１のＰチャネルトランジスタのゲートに
接続され、前記第１のｎチャネルトランジスタのゲート
と前記第１のＰチャネルトランジスタのゲートを前記コ
ンデンサを介して接続したことを特徴とする入力回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290725A JPS63142918A (ja) | 1986-12-05 | 1986-12-05 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290725A JPS63142918A (ja) | 1986-12-05 | 1986-12-05 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142918A true JPS63142918A (ja) | 1988-06-15 |
Family
ID=17759715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290725A Pending JPS63142918A (ja) | 1986-12-05 | 1986-12-05 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03262324A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | レベル変換回路 |
-
1986
- 1986-12-05 JP JP61290725A patent/JPS63142918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03262324A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | レベル変換回路 |
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