JPH1168527A - ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック - Google Patents
ヒステリシスインバータ回路、充放電保護回路及びバッテリーパックInfo
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- JPH1168527A JPH1168527A JP9204266A JP20426697A JPH1168527A JP H1168527 A JPH1168527 A JP H1168527A JP 9204266 A JP9204266 A JP 9204266A JP 20426697 A JP20426697 A JP 20426697A JP H1168527 A JPH1168527 A JP H1168527A
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E60/10—Energy storage using batteries
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- Secondary Cells (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
- Protection Of Static Devices (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Abstract
(57)【要約】
【課題】 ２次電池１２の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器１４の接続によっ
て確実な充放電制御を実行する機能、過電流検出時の発
振防止機能を小さいチップ面積で実現すること。 【解決手段】 過放電検出信号２７ａまたは過電流検出
信号２５ａに応じてディレイ信号２６ａをヒステリシス
インバータ回路Ｑ26を介して生成するディレイ回路２６
と、ヒステリシスインバータ回路Ｑ31が充電器接地電位
Ｖ−の電位を監視して短絡検出信号２４ａを生成する短
絡検出回路２４と、充電器接地電位Ｖ−と充電器充放電
電位ＶDDとの間に充電器１４が接続されたことを検出し
て充電制御信号２３ａを生成する充電器接続検出回路２
３を備えた充放電保護回路２０及びこれを用いたバッテ
リーパック１０。
回ってしまった場合であっても充電器１４の接続によっ
て確実な充放電制御を実行する機能、過電流検出時の発
振防止機能を小さいチップ面積で実現すること。 【解決手段】 過放電検出信号２７ａまたは過電流検出
信号２５ａに応じてディレイ信号２６ａをヒステリシス
インバータ回路Ｑ26を介して生成するディレイ回路２６
と、ヒステリシスインバータ回路Ｑ31が充電器接地電位
Ｖ−の電位を監視して短絡検出信号２４ａを生成する短
絡検出回路２４と、充電器接地電位Ｖ−と充電器充放電
電位ＶDDとの間に充電器１４が接続されたことを検出し
て充電制御信号２３ａを生成する充電器接続検出回路２
３を備えた充放電保護回路２０及びこれを用いたバッテ
リーパック１０。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、入力電圧のスレッショルドレベルにヒステリ
シス特性を備えたヒステリシスインバータ回路に関す
る。
し、特に、入力電圧のスレッショルドレベルにヒステリ
シス特性を備えたヒステリシスインバータ回路に関す
る。
【０００２】また本発明は、２次電池の充放電回路に関
し、特に、充電制御時の２次電池の過充電状態、負荷電
流を供給する放電制御時の２次電池の過放電状態、また
は充放電制御時の２次電池の過電流状態を検出して２次
電池を過充電状態、過放電状態または過電流状態から保
護する充放電保護回路に関する。
し、特に、充電制御時の２次電池の過充電状態、負荷電
流を供給する放電制御時の２次電池の過放電状態、また
は充放電制御時の２次電池の過電流状態を検出して２次
電池を過充電状態、過放電状態または過電流状態から保
護する充放電保護回路に関する。
【０００３】また本発明は、バッテリー装置に関し、特
に、充放電保護回路を用いて充放電が可能な２次電池の
バッテリーパックに関する。
に、充放電保護回路を用いて充放電が可能な２次電池の
バッテリーパックに関する。
【０００４】
【従来の技術】図９は、従来の充放電制御回路を説明す
るための回路ブロック図である。
るための回路ブロック図である。
【０００５】従来この種の充放電保護回路及びこれを用
いたバッテリーパックとしては、例えば、特開平７−１
３１９３８号公報（発明の名称：充放電制御回路と充電
式電源装置、出願人：セイコー電子工業株式会社、出願
日：１９９３年１０月２６日、図９参照）に示すような
ものがある。
いたバッテリーパックとしては、例えば、特開平７−１
３１９３８号公報（発明の名称：充放電制御回路と充電
式電源装置、出願人：セイコー電子工業株式会社、出願
日：１９９３年１０月２６日、図９参照）に示すような
ものがある。
【０００６】すなわち、充放電保護回路（充放電制御回
路）は、電源である２次電池から電力供給を受けて動作
しており、充電器が接続されたことを検出して２次電池
に対する充放電制御を実行する機能を有し、２次電池に
電圧分割回路１、過充電用電圧検出回路２、過放電用電
圧検出回路３及び制御回路４が各々並列に接続されてい
た。ここで制御回路４は、過充電用電圧検出回路２及び
過放電用電圧検出回路３から２次電池の状態を検出し
て、外部機器への電源供給あるいは外部電源による充電
を制御するための信号Ｖsを出力していた。更に制御回
路４は、電圧分割回路１に直列に設けられたスイッチ素
子５を制御して電圧分割回路１に流れる電流を低減化し
ていた。
路）は、電源である２次電池から電力供給を受けて動作
しており、充電器が接続されたことを検出して２次電池
に対する充放電制御を実行する機能を有し、２次電池に
電圧分割回路１、過充電用電圧検出回路２、過放電用電
圧検出回路３及び制御回路４が各々並列に接続されてい
た。ここで制御回路４は、過充電用電圧検出回路２及び
過放電用電圧検出回路３から２次電池の状態を検出し
て、外部機器への電源供給あるいは外部電源による充電
を制御するための信号Ｖsを出力していた。更に制御回
路４は、電圧分割回路１に直列に設けられたスイッチ素
子５を制御して電圧分割回路１に流れる電流を低減化し
ていた。
【０００７】このような回路構成の充放電保護回路によ
れば、２次電池の過充電、過放電及び過電流を検出して
２次電池を過充電、過放電及び過電流から保護すること
ができるといった効果が記載されている。
れば、２次電池の過充電、過放電及び過電流を検出して
２次電池を過充電、過放電及び過電流から保護すること
ができるといった効果が記載されている。
【０００８】一方、図９に示す充放電保護回路（充放電
制御回路）は、電源が逆接続された場合にラッチアップ
によりＣＭＯＳＩＣが誤動作してしまう現象を回避する
機能も有していた。
制御回路）は、電源が逆接続された場合にラッチアップ
によりＣＭＯＳＩＣが誤動作してしまう現象を回避する
機能も有していた。
【０００９】図１０は、図９の充放電制御回路に用いた
充電式電源装置を説明するための回路図である。
充電式電源装置を説明するための回路図である。
【００１０】すなわち、図１０に示すように、スイッチ
回路Ａ１０３を制御する充放電制御回路Ａ１０２及び過
電流検出回路Ａ１０５が並列に設けられていた。
回路Ａ１０３を制御する充放電制御回路Ａ１０２及び過
電流検出回路Ａ１０５が並列に設けられていた。
【００１１】過電流検出回路Ａ１０５は、基準電圧回路
Ａ１０６、プルダウン用高抵抗Ａ１１１、電流センス用
抵抗Ａ１０４、コンパレータＡ２１、トランジスタ（ｎ
チャネルＭＯＳＦＥＴ）Ａ１０７、ラッチ機能付コンパ
レータＡ２２、定電流源Ａ１０８、コンデンサＡ１０９
とを有していた。
Ａ１０６、プルダウン用高抵抗Ａ１１１、電流センス用
抵抗Ａ１０４、コンパレータＡ２１、トランジスタ（ｎ
チャネルＭＯＳＦＥＴ）Ａ１０７、ラッチ機能付コンパ
レータＡ２２、定電流源Ａ１０８、コンデンサＡ１０９
とを有していた。
【００１２】このような充放電制御回路Ａ１０２及び過
電流検出回路Ａ１０５を有する回路においては、外部端
子−Ｖ0，＋Ｖ0に充放電制御回路Ａ１０２、２次電池Ａ
１０１及び基準電圧回路Ａ１０６が並列接続され、充放
電制御回路Ａ１０２と外部端子−Ｖ0との間にはプルダ
ウン用高抵抗Ａ１１１が接続され、直列に接続された電
流センス用抵抗Ａ１０４とスイッチ回路Ａ１０３とがプ
ルダウン用高抵抗Ａ１１１に並列に接続され、プルダウ
ン用高抵抗Ａ１１１と電流センス用抵抗Ａ１０４との共
通接続点にはコンパレータＡ２１のマイナス側入力端子
が接続され、基準電圧回路Ａ１０６からの基準電圧がコ
ンパレータＡ２１のプラス側入力端子が接続され、コン
パレータＡ２１の出力はトランジスタ（ｎチャネルＭＯ
ＳＦＥＴ）Ａ１０７のゲート及びラッチ機能付コンパレ
ータＡ２２のゲート回路（論理素子ＮＯＴ）の入力端子
に接続され、直列に接続された定電流源Ａ１０８とコン
デンサＡ１０９とが充放電制御回路Ａ１０２のグランド
側と外部端子−Ｖ0との間に接続され、ラッチ機能付コ
ンパレータＡ２２の出力がスイッチ回路Ａ１０３に出力
されていた。
電流検出回路Ａ１０５を有する回路においては、外部端
子−Ｖ0，＋Ｖ0に充放電制御回路Ａ１０２、２次電池Ａ
１０１及び基準電圧回路Ａ１０６が並列接続され、充放
電制御回路Ａ１０２と外部端子−Ｖ0との間にはプルダ
ウン用高抵抗Ａ１１１が接続され、直列に接続された電
流センス用抵抗Ａ１０４とスイッチ回路Ａ１０３とがプ
ルダウン用高抵抗Ａ１１１に並列に接続され、プルダウ
ン用高抵抗Ａ１１１と電流センス用抵抗Ａ１０４との共
通接続点にはコンパレータＡ２１のマイナス側入力端子
が接続され、基準電圧回路Ａ１０６からの基準電圧がコ
ンパレータＡ２１のプラス側入力端子が接続され、コン
パレータＡ２１の出力はトランジスタ（ｎチャネルＭＯ
ＳＦＥＴ）Ａ１０７のゲート及びラッチ機能付コンパレ
ータＡ２２のゲート回路（論理素子ＮＯＴ）の入力端子
に接続され、直列に接続された定電流源Ａ１０８とコン
デンサＡ１０９とが充放電制御回路Ａ１０２のグランド
側と外部端子−Ｖ0との間に接続され、ラッチ機能付コ
ンパレータＡ２２の出力がスイッチ回路Ａ１０３に出力
されていた。
【００１３】ラッチ機能付コンパレータＡ２２は、前述
のゲート回路（論理素子ＮＯＴ）と、フィードバックル
ープを構成する論理素子ＮＯＴから構成されていた。
のゲート回路（論理素子ＮＯＴ）と、フィードバックル
ープを構成する論理素子ＮＯＴから構成されていた。
【００１４】このような回路構成を有するラッチ機能付
コンパレータＡ２２は、所定の電流値を検出すると出力
が論理値Ｈから論理値Ｌに変化しトランジスタ（ｎチャ
ネルＭＯＳＦＥＴ）Ａ１０７を不活性化（すなわち、Ｏ
ＦＦ）する。これにより、定電流源Ａ１０８がコンデン
サＡ１０９を充電する。
コンパレータＡ２２は、所定の電流値を検出すると出力
が論理値Ｈから論理値Ｌに変化しトランジスタ（ｎチャ
ネルＭＯＳＦＥＴ）Ａ１０７を不活性化（すなわち、Ｏ
ＦＦ）する。これにより、定電流源Ａ１０８がコンデン
サＡ１０９を充電する。
【００１５】コンデンサＡ１０９の充電電位が基準電圧
Ａ１０６の電圧値ＶREFより高くなると、ラッチ機能付
コンパレータＡ２２の出力が論理値Ｈから論理値Ｌに遷
移し、これにより、スイッチ回路Ａ１０３が不活性化さ
れる。このときラッチ機能付コンパレータＡ２２は、内
蔵されたラッチ機能を用いてこのときの論理値Ｌを保持
することができる。この論理値Ｌの保持状態はコンパレ
ータＡ２１の出力によって解除される。
Ａ１０６の電圧値ＶREFより高くなると、ラッチ機能付
コンパレータＡ２２の出力が論理値Ｈから論理値Ｌに遷
移し、これにより、スイッチ回路Ａ１０３が不活性化さ
れる。このときラッチ機能付コンパレータＡ２２は、内
蔵されたラッチ機能を用いてこのときの論理値Ｌを保持
することができる。この論理値Ｌの保持状態はコンパレ
ータＡ２１の出力によって解除される。
【００１６】図１１は、図１０のラッチ機能付コンパレ
ータ回路の内部回路構成を説明するための回路図であ
る。
ータ回路の内部回路構成を説明するための回路図であ
る。
【００１７】プラス入力端子Ａ３１３よりもマイナスの
入力端子Ａ３１４の電位が高くなると、出力端子Ａ３１
５の電位が論理値Ｌに遷移する。このとき、インバータ
ー回路Ａ３１７の出力が論理値Ｈに遷移し、マイナス側
の入力が論理値Ｈに遷移される。これにより、プラス入
力端子の電位が多少変動してもラッチ機能付コンパレー
タＡ２２の出力を論理値Ｌにラッチすることができる。
入力端子Ａ３１４の電位が高くなると、出力端子Ａ３１
５の電位が論理値Ｌに遷移する。このとき、インバータ
ー回路Ａ３１７の出力が論理値Ｈに遷移し、マイナス側
の入力が論理値Ｈに遷移される。これにより、プラス入
力端子の電位が多少変動してもラッチ機能付コンパレー
タＡ２２の出力を論理値Ｌにラッチすることができる。
【００１８】また、負荷が接続されている間は、スイッ
チ回路Ａ１０３が不活性化されるため、コンパレータＡ
２１のマイナス側入力端子が負荷に接続されることによ
り＋Ｖ0にプルアップされ、過電流状態が保持される。
その後、負荷が外されると、プルダウン用高抵抗Ａ１１
１によって、コンパレータＡ２１のマイナス側入力端子
が論理値Ｌに遷移され、コンパレータＡ２１の出力が論
理値Ｈに遷移する。この論理値Ｈにを用いてラッチ機能
付コンパレータＡ２２のラッチ解除端子Ａ３１６が論理
値Ｈに遷移し、その結果、ラッチ機能付コンパレータＡ
２２の出力が論理値Ｈに遷移してラッチ機能が解除され
る。
チ回路Ａ１０３が不活性化されるため、コンパレータＡ
２１のマイナス側入力端子が負荷に接続されることによ
り＋Ｖ0にプルアップされ、過電流状態が保持される。
その後、負荷が外されると、プルダウン用高抵抗Ａ１１
１によって、コンパレータＡ２１のマイナス側入力端子
が論理値Ｌに遷移され、コンパレータＡ２１の出力が論
理値Ｈに遷移する。この論理値Ｈにを用いてラッチ機能
付コンパレータＡ２２のラッチ解除端子Ａ３１６が論理
値Ｈに遷移し、その結果、ラッチ機能付コンパレータＡ
２２の出力が論理値Ｈに遷移してラッチ機能が解除され
る。
【００１９】このようなラッチ機能を設けることによ
り、過電流検出回路Ａ１０５は、過電流検出時にスイッ
チ回路Ａ１０３を制御して電源への過電流を防止するこ
とができ、電源が逆接続された場合であってもラッチア
ップによりＣＭＯＳＩＣが誤動作してしまう現象を回避
できるといった効果が記載されている。
り、過電流検出回路Ａ１０５は、過電流検出時にスイッ
チ回路Ａ１０３を制御して電源への過電流を防止するこ
とができ、電源が逆接続された場合であってもラッチア
ップによりＣＭＯＳＩＣが誤動作してしまう現象を回避
できるといった効果が記載されている。
【００２０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の充放電保護回路（充放電制御回路）では、充
電器が接続されたことを検出して２次電池に対する充放
電制御機能を実行するために電源である２次電池から電
力の供給を受ける必要があり、２次電池の電池電圧が充
放電保護回路（充放電制御回路）の動作可能電圧を下回
ってしまった場合には正常な充放電制御機能を実行する
ことが難しいという技術的課題があった。
うな従来の充放電保護回路（充放電制御回路）では、充
電器が接続されたことを検出して２次電池に対する充放
電制御機能を実行するために電源である２次電池から電
力の供給を受ける必要があり、２次電池の電池電圧が充
放電保護回路（充放電制御回路）の動作可能電圧を下回
ってしまった場合には正常な充放電制御機能を実行する
ことが難しいという技術的課題があった。
【００２１】同様に、過電流検出回路Ａ１０５では、過
電流検出時にスイッチ回路Ａ１０３を制御して電源への
過電流を防止する充放電制御機能、電源が逆接続された
場合であってもラッチアップによりＣＭＯＳＩＣが誤動
作してしまう現象を回避する充放電制御機能を実行する
ために電源である２次電池から電力の供給を受ける必要
があり、２次電池の電池電圧が過電流検出回路Ａ１０５
の動作可能電圧を下回ってしまった場合には正常な充放
電制御機能を実行することが難しいという技術的課題が
あった。
電流検出時にスイッチ回路Ａ１０３を制御して電源への
過電流を防止する充放電制御機能、電源が逆接続された
場合であってもラッチアップによりＣＭＯＳＩＣが誤動
作してしまう現象を回避する充放電制御機能を実行する
ために電源である２次電池から電力の供給を受ける必要
があり、２次電池の電池電圧が過電流検出回路Ａ１０５
の動作可能電圧を下回ってしまった場合には正常な充放
電制御機能を実行することが難しいという技術的課題が
あった。
【００２２】また充電式電源装置において前述のラッチ
機能を実行するためには、過電流検出回路Ａ１０５内に
ラッチ機能付コンパレータＡ２２を余分に付加する必要
があり、その結果、充電式電源装置の回路規模が大きく
なり、チップ面積も大きくなってしまうといった問題点
もあった。
機能を実行するためには、過電流検出回路Ａ１０５内に
ラッチ機能付コンパレータＡ２２を余分に付加する必要
があり、その結果、充電式電源装置の回路規模が大きく
なり、チップ面積も大きくなってしまうといった問題点
もあった。
【００２３】更に、回路の付加に伴って装置の消費電力
が大きくなり、その結果、２次電池の消耗を早めてしま
う可能性があるといった問題点もあった。
が大きくなり、その結果、２次電池の消耗を早めてしま
う可能性があるといった問題点もあった。
【００２４】本発明は、このような従来の問題点を解決
することを課題としており、第１に、電源電位に接続さ
れた第１ｐチャネルＭＯＳＦＥＴと接地電位に接続され
た第１ｎチャネルＭＯＳＦＥＴとがゲートを共通入力と
しドレインを共通出力として直列に接続されて成る初段
インバーター回路と、電源電位に接続された第２ｐチャ
ネルＭＯＳＦＥＴと接地電位に接続された第２ｎチャネ
ルＭＯＳＦＥＴとがゲートを共通入力としドレインを共
通出力として直列に接続されて成る後段インバーター回
路と、電源電位と第１ｐチャネルＭＯＳＦＥＴとの間に
接続され、初段インバーター回路の入力電圧の上昇時の
入力電圧スレッショルドレベルを設定する上昇ヒステリ
シス回路と、接地電位と第１ｎチャネルＭＯＳＦＥＴと
の間に接続され、初段インバーター回路の入力電圧の下
降時の入力電圧スレッショルドレベルを設定する下降ヒ
ステリシス回路とを有し、初段インバーター回路の入力
電圧の上昇時に、活性化された上昇ヒステリシス回路を
介して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続さ
れると共に、不活性化された下降ヒステリシス回路と下
降ヒステリシス抵抗素子とを介して第１ｎチャネルＭＯ
ＳＦＥＴが接地電位に接続され、初段インバーター回路
の入力電圧の下降時に、不活性化された上昇ヒステリシ
ス回路と上昇ヒステリシス抵抗素子とを介して電源電位
に第１ｐチャネルＭＯＳＦＥＴが接続されると共に、活
性化された下降ヒステリシス回路を介して第１ｎチャネ
ルＭＯＳＦＥＴが接地電位に接続されるような構成とす
ることにより、ラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、２次電池の消耗を
軽減できるヒステリシスインバータ回路を実現すること
を課題としている。
することを課題としており、第１に、電源電位に接続さ
れた第１ｐチャネルＭＯＳＦＥＴと接地電位に接続され
た第１ｎチャネルＭＯＳＦＥＴとがゲートを共通入力と
しドレインを共通出力として直列に接続されて成る初段
インバーター回路と、電源電位に接続された第２ｐチャ
ネルＭＯＳＦＥＴと接地電位に接続された第２ｎチャネ
ルＭＯＳＦＥＴとがゲートを共通入力としドレインを共
通出力として直列に接続されて成る後段インバーター回
路と、電源電位と第１ｐチャネルＭＯＳＦＥＴとの間に
接続され、初段インバーター回路の入力電圧の上昇時の
入力電圧スレッショルドレベルを設定する上昇ヒステリ
シス回路と、接地電位と第１ｎチャネルＭＯＳＦＥＴと
の間に接続され、初段インバーター回路の入力電圧の下
降時の入力電圧スレッショルドレベルを設定する下降ヒ
ステリシス回路とを有し、初段インバーター回路の入力
電圧の上昇時に、活性化された上昇ヒステリシス回路を
介して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続さ
れると共に、不活性化された下降ヒステリシス回路と下
降ヒステリシス抵抗素子とを介して第１ｎチャネルＭＯ
ＳＦＥＴが接地電位に接続され、初段インバーター回路
の入力電圧の下降時に、不活性化された上昇ヒステリシ
ス回路と上昇ヒステリシス抵抗素子とを介して電源電位
に第１ｐチャネルＭＯＳＦＥＴが接続されると共に、活
性化された下降ヒステリシス回路を介して第１ｎチャネ
ルＭＯＳＦＥＴが接地電位に接続されるような構成とす
ることにより、ラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、２次電池の消耗を
軽減できるヒステリシスインバータ回路を実現すること
を課題としている。
【００２５】第２に、充電制御時の２次電池の過充電状
態、負荷電流を供給する放電制御時の２次電池の過放電
状態、または充放電制御時の２次電池の過電流状態を検
出して２次電池を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路において、２次電池を
充電する充電器の充電電位に接続され、２次電池の放電
状態を監視すると共に、過放電状態を検知した際に過放
電検出信号を生成する過放電検出回路と、充電器接地電
位に接続され充電器接地電位の電位を監視すると共に、
過電流状態を検知した際に過電流検出信号を生成する過
電流検出回路と、ヒステリシスインバータ回路を有し過
放電検出信号に応じて２次電池において過放電状態を検
出するタイミングにかかるディレイ時間を設定するため
のディレイ信号をヒステリシスインバータ回路を介して
生成しまた過電流検出信号に応じて２次電池において過
電流状態を検出するタイミングにかかるディレイ時間を
設定するためのディレイ信号をヒステリシスインバータ
回路を介して生成するディレイ回路と、充電器接地電位
に接続されたヒステリシスインバータ回路を備えヒステ
リシスインバータ回路が充電器接地電位の電位を監視す
ると共に、短絡状態を検知した際に短絡検出信号を生成
するように構成されている短絡検出回路と、２次電池を
充電する充電器の充電電位に接続され、バッテリー接地
電位を充電器接地電位にシフトして充電制御信号を生成
し充電器接地電位と充電器充放電電位との間に充電器が
接続されたことを検出して充電制御信号を生成する充電
器接続検出回路を兼ねるレベルシフト回路とを有する構
成とすることにより、２次電池の電池電圧が動作可能電
圧を下回ってしまった場合であっても充電器の接続によ
って正常な充放電制御を実行する機能、過電流検出時の
発振防止機能を実現でき、更に、このような充放電制御
機能や発振防止機能をラッチ機能付コンパレータに比べ
て簡便な回路構成で実現でき、回路規模がコンパクト
で、チップ面積が小さく、消費電力が少なく、２次電池
の消耗を軽減できる充放電保護回路を実現することを課
題としている。
態、負荷電流を供給する放電制御時の２次電池の過放電
状態、または充放電制御時の２次電池の過電流状態を検
出して２次電池を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路において、２次電池を
充電する充電器の充電電位に接続され、２次電池の放電
状態を監視すると共に、過放電状態を検知した際に過放
電検出信号を生成する過放電検出回路と、充電器接地電
位に接続され充電器接地電位の電位を監視すると共に、
過電流状態を検知した際に過電流検出信号を生成する過
電流検出回路と、ヒステリシスインバータ回路を有し過
放電検出信号に応じて２次電池において過放電状態を検
出するタイミングにかかるディレイ時間を設定するため
のディレイ信号をヒステリシスインバータ回路を介して
生成しまた過電流検出信号に応じて２次電池において過
電流状態を検出するタイミングにかかるディレイ時間を
設定するためのディレイ信号をヒステリシスインバータ
回路を介して生成するディレイ回路と、充電器接地電位
に接続されたヒステリシスインバータ回路を備えヒステ
リシスインバータ回路が充電器接地電位の電位を監視す
ると共に、短絡状態を検知した際に短絡検出信号を生成
するように構成されている短絡検出回路と、２次電池を
充電する充電器の充電電位に接続され、バッテリー接地
電位を充電器接地電位にシフトして充電制御信号を生成
し充電器接地電位と充電器充放電電位との間に充電器が
接続されたことを検出して充電制御信号を生成する充電
器接続検出回路を兼ねるレベルシフト回路とを有する構
成とすることにより、２次電池の電池電圧が動作可能電
圧を下回ってしまった場合であっても充電器の接続によ
って正常な充放電制御を実行する機能、過電流検出時の
発振防止機能を実現でき、更に、このような充放電制御
機能や発振防止機能をラッチ機能付コンパレータに比べ
て簡便な回路構成で実現でき、回路規模がコンパクト
で、チップ面積が小さく、消費電力が少なく、２次電池
の消耗を軽減できる充放電保護回路を実現することを課
題としている。
【００２６】第３に、充放電保護回路に加えて、２次電
池であるバッテリーセルと、負荷とバッテリーセル間に
直列に接続され放電制御時にバッテリーセルから負荷に
供給される放電電流の通電状態をディレイ信号の論理値
に応じて制御する放電用トランジスタと、充電器とバッ
テリーセル間に直列に接続され、充電制御時に充電器か
らバッテリーセルに供給される充電電流の通電状態を充
電制御信号の論理値に応じて制御する充電用トランジス
タと、バッテリー接地電位に接続され、バッテリーセル
において過充電状態を検出するタイミングにかかるディ
レイ時間を設定するための充放電信号を生成して過充電
検出回路に送信する遅延コンデンサとを有する構成とす
ることにより、２次電池の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器の接続によって正
常な充放電制御を実行する機能、過電流検出時の発振防
止機能を実現でき、更に、このような充放電制御機能や
発振防止機能をラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、２次電池の消耗を
軽減できるバッテリーパックを実現することを課題とし
ている。
池であるバッテリーセルと、負荷とバッテリーセル間に
直列に接続され放電制御時にバッテリーセルから負荷に
供給される放電電流の通電状態をディレイ信号の論理値
に応じて制御する放電用トランジスタと、充電器とバッ
テリーセル間に直列に接続され、充電制御時に充電器か
らバッテリーセルに供給される充電電流の通電状態を充
電制御信号の論理値に応じて制御する充電用トランジス
タと、バッテリー接地電位に接続され、バッテリーセル
において過充電状態を検出するタイミングにかかるディ
レイ時間を設定するための充放電信号を生成して過充電
検出回路に送信する遅延コンデンサとを有する構成とす
ることにより、２次電池の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器の接続によって正
常な充放電制御を実行する機能、過電流検出時の発振防
止機能を実現でき、更に、このような充放電制御機能や
発振防止機能をラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、２次電池の消耗を
軽減できるバッテリーパックを実現することを課題とし
ている。
【００２７】
【課題を解決するための手段】請求項１に記載の発明
は、電源電位に接続された第１ｐチャネルＭＯＳＦＥＴ
Ｑ42と接地電位に接続された第１ｎチャネルＭＯＳＦＥ
ＴＱ43とがゲートを共通入力としドレインを共通出力と
して直列に接続されて成る初段インバーター回路と、電
源電位に接続された第２ｐチャネルＭＯＳＦＥＴＱ47と
接地電位に接続された第２ｎチャネルＭＯＳＦＥＴＱ48
とがゲートを共通入力としドレインを共通出力として直
列に接続されて成る後段インバーター回路と、電源電位
と前記第１ｐチャネルＭＯＳＦＥＴＱ42との間に接続さ
れ、前記初段インバーター回路の入力電圧の上昇時の入
力電圧スレッショルドレベルＶtHを設定する上昇ヒステ
リシス回路（Ｑ41，Ｑ45）と、接地電位と前記第１ｎチ
ャネルＭＯＳＦＥＴＱ43との間に接続され、前記初段イ
ンバーター回路の入力電圧の下降時の入力電圧スレッシ
ョルドレベルＶtLを設定する下降ヒステリシス回路（Ｑ
44，Ｑ46）とを有する構成としたヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）である。
は、電源電位に接続された第１ｐチャネルＭＯＳＦＥＴ
Ｑ42と接地電位に接続された第１ｎチャネルＭＯＳＦＥ
ＴＱ43とがゲートを共通入力としドレインを共通出力と
して直列に接続されて成る初段インバーター回路と、電
源電位に接続された第２ｐチャネルＭＯＳＦＥＴＱ47と
接地電位に接続された第２ｎチャネルＭＯＳＦＥＴＱ48
とがゲートを共通入力としドレインを共通出力として直
列に接続されて成る後段インバーター回路と、電源電位
と前記第１ｐチャネルＭＯＳＦＥＴＱ42との間に接続さ
れ、前記初段インバーター回路の入力電圧の上昇時の入
力電圧スレッショルドレベルＶtHを設定する上昇ヒステ
リシス回路（Ｑ41，Ｑ45）と、接地電位と前記第１ｎチ
ャネルＭＯＳＦＥＴＱ43との間に接続され、前記初段イ
ンバーター回路の入力電圧の下降時の入力電圧スレッシ
ョルドレベルＶtLを設定する下降ヒステリシス回路（Ｑ
44，Ｑ46）とを有する構成としたヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）である。
【００２８】請求項１に記載の発明によれば、ラッチ機
能付コンパレータＡ２２に比べて簡便な回路構成を有
し、回路規模がコンパクトで、チップ面積が小さく、消
費電力が少なく、２次電池１２の消耗を軽減できる上昇
ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシス回
路（Ｑ44，Ｑ46）を用いてヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）を実現できるようになるといった効
果を奏する。
能付コンパレータＡ２２に比べて簡便な回路構成を有
し、回路規模がコンパクトで、チップ面積が小さく、消
費電力が少なく、２次電池１２の消耗を軽減できる上昇
ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシス回
路（Ｑ44，Ｑ46）を用いてヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）を実現できるようになるといった効
果を奏する。
【００２９】請求項２に記載の発明は、請求項１に記載
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記初段インバーター回路の入力電圧の上昇時
に、活性化された前記上昇ヒステリシス回路（Ｑ41，Ｑ
45）を介して電源電位に前記第１ｐチャネルＭＯＳＦＥ
ＴＱ42が接続されると共に、不活性化された前記下降ヒ
ステリシス回路（Ｑ44，Ｑ46）と下降ヒステリシス抵抗
素子Ｑ44とを介して前記第１ｎチャネルＭＯＳＦＥＴＱ
43が接地電位に接続されるように構成したヒステリシス
インバータ回路３０（Ｑ26，Ｑ31）である。
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記初段インバーター回路の入力電圧の上昇時
に、活性化された前記上昇ヒステリシス回路（Ｑ41，Ｑ
45）を介して電源電位に前記第１ｐチャネルＭＯＳＦＥ
ＴＱ42が接続されると共に、不活性化された前記下降ヒ
ステリシス回路（Ｑ44，Ｑ46）と下降ヒステリシス抵抗
素子Ｑ44とを介して前記第１ｎチャネルＭＯＳＦＥＴＱ
43が接地電位に接続されるように構成したヒステリシス
インバータ回路３０（Ｑ26，Ｑ31）である。
【００３０】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路（Ｑ
41，Ｑ45）を介して電源電位に第１ｐチャネルＭＯＳＦ
ＥＴＱ42が接続されることにより、ｐチャネルＭＯＳＦ
ＥＴＱ42のスレッショルドレベルｐＶthだけに基づいて
入力電圧の上昇時における初段インバーター回路のスレ
ッショルドレベルＶtHを回路規模の拡大や消費電力の増
大を伴うことなく設定できる集積化に適した回路を実現
できるようになるといった効果を奏する。
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路（Ｑ
41，Ｑ45）を介して電源電位に第１ｐチャネルＭＯＳＦ
ＥＴＱ42が接続されることにより、ｐチャネルＭＯＳＦ
ＥＴＱ42のスレッショルドレベルｐＶthだけに基づいて
入力電圧の上昇時における初段インバーター回路のスレ
ッショルドレベルＶtHを回路規模の拡大や消費電力の増
大を伴うことなく設定できる集積化に適した回路を実現
できるようになるといった効果を奏する。
【００３１】請求項３に記載の発明は、請求項１又は２
に記載のヒステリシスインバータ回路３０（Ｑ26，Ｑ3
1）において、前記初段インバーター回路の入力電圧の
下降時に、不活性化された前記上昇ヒステリシス回路
（Ｑ41，Ｑ45）と上昇ヒステリシス抵抗素子Ｑ41とを介
して電源電位に前記第１ｐチャネルＭＯＳＦＥＴＱ42が
接続されると共に、活性化された前記下降ヒステリシス
回路（Ｑ44，Ｑ46）を介して前記第１ｎチャネルＭＯＳ
ＦＥＴＱ43が接地電位に接続されるように構成したヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）である。
に記載のヒステリシスインバータ回路３０（Ｑ26，Ｑ3
1）において、前記初段インバーター回路の入力電圧の
下降時に、不活性化された前記上昇ヒステリシス回路
（Ｑ41，Ｑ45）と上昇ヒステリシス抵抗素子Ｑ41とを介
して電源電位に前記第１ｐチャネルＭＯＳＦＥＴＱ42が
接続されると共に、活性化された前記下降ヒステリシス
回路（Ｑ44，Ｑ46）を介して前記第１ｎチャネルＭＯＳ
ＦＥＴＱ43が接地電位に接続されるように構成したヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）である。
【００３２】請求項３に記載の発明によれば、請求項１
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路（Ｑ44，Ｑ46）を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43が接地電位に接続されることにより、この第１ｎチ
ャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶth
だけに基づいて入力電圧の下降時における初段インバー
ター回路のスレッショルドレベルＶtLを回路規模の拡大
や消費電力の増大を伴うことなく設定できる集積化に適
した回路を実現できるようになるといった効果を奏す
る。
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路（Ｑ44，Ｑ46）を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43が接地電位に接続されることにより、この第１ｎチ
ャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶth
だけに基づいて入力電圧の下降時における初段インバー
ター回路のスレッショルドレベルＶtLを回路規模の拡大
や消費電力の増大を伴うことなく設定できる集積化に適
した回路を実現できるようになるといった効果を奏す
る。
【００３３】請求項４に記載の発明は、請求項３に記載
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記上昇ヒステリシス回路（Ｑ41，Ｑ45）は、ｐ
チャネルＭＯＳＦＥＴＱ45と前記上昇ヒステリシス抵抗
素子Ｑ41とが並列に接続されて成る構成としたヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）である。
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記上昇ヒステリシス回路（Ｑ41，Ｑ45）は、ｐ
チャネルＭＯＳＦＥＴＱ45と前記上昇ヒステリシス抵抗
素子Ｑ41とが並列に接続されて成る構成としたヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）である。
【００３４】請求項４に記載の発明によれば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴＱ45のＯ
Ｎ抵抗値に比べて上昇ヒステリシス抵抗素子Ｑ41の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の上昇時に、活性化された上昇ヒステリ
シス回路（Ｑ41，Ｑ45）を介して電源電位に第１ｐチャ
ネルＭＯＳＦＥＴＱ42が接続された場合に、ｐチャネル
ＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶthだけに
基づいて入力電圧の上昇時における初段インバーター回
路のスレッショルドレベルＶtHを回路規模の拡大や消費
電力の増大を伴うことなく設定できる集積化に適した回
路を実現できるようになるといった効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴＱ45のＯ
Ｎ抵抗値に比べて上昇ヒステリシス抵抗素子Ｑ41の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の上昇時に、活性化された上昇ヒステリ
シス回路（Ｑ41，Ｑ45）を介して電源電位に第１ｐチャ
ネルＭＯＳＦＥＴＱ42が接続された場合に、ｐチャネル
ＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶthだけに
基づいて入力電圧の上昇時における初段インバーター回
路のスレッショルドレベルＶtHを回路規模の拡大や消費
電力の増大を伴うことなく設定できる集積化に適した回
路を実現できるようになるといった効果を奏する。
【００３５】請求項５に記載の発明は、請求項３に記載
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記下降ヒステリシス回路（Ｑ44，Ｑ46）は、ｎ
チャネルＭＯＳＦＥＴＱ46と前記下降ヒステリシス抵抗
素子Ｑ44とが並列に接続されて成る構成としたヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）である。
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記下降ヒステリシス回路（Ｑ44，Ｑ46）は、ｎ
チャネルＭＯＳＦＥＴＱ46と前記下降ヒステリシス抵抗
素子Ｑ44とが並列に接続されて成る構成としたヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）である。
【００３６】請求項５に記載の発明によれば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴＱ46のＯ
Ｎ抵抗値に比べて下降ヒステリシス抵抗素子Ｑ44の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の下降時に、活性化された下降ヒステリ
シス回路（Ｑ44，Ｑ46）を介して接地電位に第１ｎチャ
ネルＭＯＳＦＥＴＱ43が接続された場合に、この第１ｎ
チャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶ
thだけに基づいて入力電圧の下降時における初段インバ
ーター回路のスレッショルドレベルＶtLを回路規模の拡
大や消費電力の増大を伴うことなく設定できる集積化に
適した回路を実現できるようになるといった効果を奏す
る。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴＱ46のＯ
Ｎ抵抗値に比べて下降ヒステリシス抵抗素子Ｑ44の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の下降時に、活性化された下降ヒステリ
シス回路（Ｑ44，Ｑ46）を介して接地電位に第１ｎチャ
ネルＭＯＳＦＥＴＱ43が接続された場合に、この第１ｎ
チャネルＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶ
thだけに基づいて入力電圧の下降時における初段インバ
ーター回路のスレッショルドレベルＶtLを回路規模の拡
大や消費電力の増大を伴うことなく設定できる集積化に
適した回路を実現できるようになるといった効果を奏す
る。
【００３７】請求項６に記載の発明は、請求項１乃至３
のいずれか一項に記載のヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）において、前記初段インバーター回路
は、前記第１ｐチャネルＭＯＳＦＥＴＱ42のソースと電
源電位との間に前記上昇ヒステリシス回路（Ｑ41，Ｑ4
5）が並列接続され、前記第１ｎチャネルＭＯＳＦＥＴ
Ｑ43のソースと接地電位との間に前記第１ｎチャネルＭ
ＯＳＦＥＴＱ43のソースと接地電位との間に前記下降ヒ
ステリシス回路（Ｑ44，Ｑ46）が並列接続されて成る構
成としたヒステリシスインバータ回路３０（Ｑ26，Ｑ3
1）である。
のいずれか一項に記載のヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）において、前記初段インバーター回路
は、前記第１ｐチャネルＭＯＳＦＥＴＱ42のソースと電
源電位との間に前記上昇ヒステリシス回路（Ｑ41，Ｑ4
5）が並列接続され、前記第１ｎチャネルＭＯＳＦＥＴ
Ｑ43のソースと接地電位との間に前記第１ｎチャネルＭ
ＯＳＦＥＴＱ43のソースと接地電位との間に前記下降ヒ
ステリシス回路（Ｑ44，Ｑ46）が並列接続されて成る構
成としたヒステリシスインバータ回路３０（Ｑ26，Ｑ3
1）である。
【００３８】請求項６に記載の発明によれば、請求項１
乃至３のいずれか一項に記載の効果に加えて、ｐチャネ
ルＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリ
シス抵抗素子Ｑ41の抵抗値を十分大きく設定することに
より回路規模の拡大や消費電力の増大を伴うことなく上
昇時のスレッショルドレベルＶtHを設定できる集積化に
適した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現でき
るようになるといった効果を奏する。同様の主旨で、ｎ
チャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて下降ヒ
ステリシス抵抗素子Ｑ44の抵抗値を十分大きく設定する
ことにより回路規模の拡大や消費電力の増大を伴うこと
なく下降時のスレッショルドレベルＶtLを設定できる集
積化に適した下降ヒステリシス回路（Ｑ44，Ｑ46）を実
現できるようになるといった効果を奏する。
乃至３のいずれか一項に記載の効果に加えて、ｐチャネ
ルＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリ
シス抵抗素子Ｑ41の抵抗値を十分大きく設定することに
より回路規模の拡大や消費電力の増大を伴うことなく上
昇時のスレッショルドレベルＶtHを設定できる集積化に
適した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現でき
るようになるといった効果を奏する。同様の主旨で、ｎ
チャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて下降ヒ
ステリシス抵抗素子Ｑ44の抵抗値を十分大きく設定する
ことにより回路規模の拡大や消費電力の増大を伴うこと
なく下降時のスレッショルドレベルＶtLを設定できる集
積化に適した下降ヒステリシス回路（Ｑ44，Ｑ46）を実
現できるようになるといった効果を奏する。
【００３９】請求項７に記載の発明は、請求項６に記載
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記後段インバーター回路の共通入力は前記初段
インバーター回路の共通出力に接続され、前記後段イン
バーター回路の共通出力は前記上昇ヒステリシス回路
（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴＱ45のゲート
及び前記下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャ
ネルＭＯＳＦＥＴＱ46のゲートに接続され、前記初段イ
ンバーター回路から出力される論理値を反転した論理値
が前記後段インバーター回路から出力される回路構成に
おいて、前記初段インバーター回路に入力される論理値
の電圧の立ち上がりに応じて活性化された前記上昇ヒス
テリシス回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴ
Ｑ45を介して電源電位に前記第１ｐチャネルＭＯＳＦＥ
ＴＱ42が接続され、当該初段インバーター回路に入力さ
れる論理値の電圧の立ち上がりに応じて前記下降ヒステ
リシス回路（Ｑ44，Ｑ46）のｎチャネルＭＯＳＦＥＴＱ
46が不活性化された状態で前記下降ヒステリシス抵抗素
子Ｑ44を介して前記第１ｎチャネルＭＯＳＦＥＴＱ43が
接地電位に接続されるように構成したヒステリシスイン
バータ回路３０（Ｑ26，Ｑ31）である。
のヒステリシスインバータ回路３０（Ｑ26，Ｑ31）にお
いて、前記後段インバーター回路の共通入力は前記初段
インバーター回路の共通出力に接続され、前記後段イン
バーター回路の共通出力は前記上昇ヒステリシス回路
（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴＱ45のゲート
及び前記下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャ
ネルＭＯＳＦＥＴＱ46のゲートに接続され、前記初段イ
ンバーター回路から出力される論理値を反転した論理値
が前記後段インバーター回路から出力される回路構成に
おいて、前記初段インバーター回路に入力される論理値
の電圧の立ち上がりに応じて活性化された前記上昇ヒス
テリシス回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴ
Ｑ45を介して電源電位に前記第１ｐチャネルＭＯＳＦＥ
ＴＱ42が接続され、当該初段インバーター回路に入力さ
れる論理値の電圧の立ち上がりに応じて前記下降ヒステ
リシス回路（Ｑ44，Ｑ46）のｎチャネルＭＯＳＦＥＴＱ
46が不活性化された状態で前記下降ヒステリシス抵抗素
子Ｑ44を介して前記第１ｎチャネルＭＯＳＦＥＴＱ43が
接地電位に接続されるように構成したヒステリシスイン
バータ回路３０（Ｑ26，Ｑ31）である。
【００４０】請求項７に記載の発明によれば、請求項６
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）の出力段に設け
ることにより、初段インバーター回路に入力される信号
の論理値とヒステリシスインバータ回路３０（Ｑ26，Ｑ
31）の出力信号の論理値との整合をとって初段インバー
ター回路に入力される信号の論理値を保持してヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）から出力できる
ようになるといった効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）の出力段に設け
ることにより、初段インバーター回路に入力される信号
の論理値とヒステリシスインバータ回路３０（Ｑ26，Ｑ
31）の出力信号の論理値との整合をとって初段インバー
ター回路に入力される信号の論理値を保持してヒステリ
シスインバータ回路３０（Ｑ26，Ｑ31）から出力できる
ようになるといった効果を奏する。
【００４１】請求項８に記載の発明は、請求項２、請求
項３、請求項４、請求項６または請求項７に記載のヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）において、
前記上昇ヒステリシス回路（Ｑ41，Ｑ45）における入力
電圧上昇時のスレッショルドレベルＶtHは、ｐチャネル
ＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶthに基づ
いて設定される構成としたヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）である。
項３、請求項４、請求項６または請求項７に記載のヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）において、
前記上昇ヒステリシス回路（Ｑ41，Ｑ45）における入力
電圧上昇時のスレッショルドレベルＶtHは、ｐチャネル
ＭＯＳＦＥＴＱ42のスレッショルドレベルｐＶthに基づ
いて設定される構成としたヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）である。
【００４２】請求項８に記載の発明によれば、請求項
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、ｐチャネルＭＯＳＦＥＴＱ42のスレ
ッショルドレベルｐＶthだけに基づいて入力電圧の上昇
時における初段インバーター回路のスレッショルドレベ
ルＶtHを回路規模の拡大や消費電力の増大を伴うことな
く設定できる集積化に適したヒステリシスインバータ回
路３０（Ｑ26，Ｑ31）を実現できるようになるといった
効果を奏する。
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、ｐチャネルＭＯＳＦＥＴＱ42のスレ
ッショルドレベルｐＶthだけに基づいて入力電圧の上昇
時における初段インバーター回路のスレッショルドレベ
ルＶtHを回路規模の拡大や消費電力の増大を伴うことな
く設定できる集積化に適したヒステリシスインバータ回
路３０（Ｑ26，Ｑ31）を実現できるようになるといった
効果を奏する。
【００４３】請求項９に記載の発明は、請求項２、請求
項３、請求項５、請求項６または請求項７に記載のヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）において、
前記下降ヒステリシス回路（Ｑ44，Ｑ46）における入力
電圧下降時のスレッショルドレベルＶtLは、ｎチャネル
ＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶthと接地
電位との和に基づいて設定される構成としたヒステリシ
スインバータ回路３０（Ｑ26，Ｑ31）である。
項３、請求項５、請求項６または請求項７に記載のヒス
テリシスインバータ回路３０（Ｑ26，Ｑ31）において、
前記下降ヒステリシス回路（Ｑ44，Ｑ46）における入力
電圧下降時のスレッショルドレベルＶtLは、ｎチャネル
ＭＯＳＦＥＴＱ43のスレッショルドレベルｎＶthと接地
電位との和に基づいて設定される構成としたヒステリシ
スインバータ回路３０（Ｑ26，Ｑ31）である。
【００４４】請求項９に記載の発明によれば、請求項
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベル
ｎＶthだけに基づいて入力電圧の下降時における初段イ
ンバーター回路のスレッショルドレベルＶtLを回路規模
の拡大や消費電力の増大を伴うことなく設定できる集積
化に適したヒステリシスインバータ回路３０（Ｑ26，Ｑ
31）を実現できるようになるといった効果を奏する。
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベル
ｎＶthだけに基づいて入力電圧の下降時における初段イ
ンバーター回路のスレッショルドレベルＶtLを回路規模
の拡大や消費電力の増大を伴うことなく設定できる集積
化に適したヒステリシスインバータ回路３０（Ｑ26，Ｑ
31）を実現できるようになるといった効果を奏する。
【００４５】請求項１０に記載の発明は、請求項１乃至
９のいずれか一項に記載のヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）を用いた充放電保護回路２０におい
て、充電制御時の２次電池１２の過充電状態、負荷電流
を供給する放電制御時の２次電池１２の過放電状態、ま
たは充放電制御時の２次電池１２の過電流状態を検出し
て２次電池１２を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路２０において、２次電
池１２を充電する充電器１４の充電電位に接続され、２
次電池１２の放電状態を監視すると共に、過放電状態を
検知した際に過放電検出信号２７ａを生成する過放電検
出回路２７と、充電器接地電位Ｖ−に接続され、当該充
電器接地電位Ｖ−の電位を監視すると共に、過電流状態
を検知した際に過電流検出信号２５ａを生成する過電流
検出回路２５と、前記ヒステリシスインバータ回路Ｑ26
を有し、前記過放電検出信号２７ａに応じて２次電池１
２において過放電状態を検出するタイミングにかかるデ
ィレイ時間を設定するためのディレイ信号２６ａを当該
ヒステリシスインバータ回路Ｑ26を介して生成し、また
前記過電流検出信号２５ａに応じて２次電池１２におい
て過電流状態を検出するタイミングにかかるディレイ時
間を設定するためのディレイ信号２６ａを当該ヒステリ
シスインバータ回路Ｑ26を介して生成するディレイ回路
２６とを有する構成とした充放電保護回路２０である。
９のいずれか一項に記載のヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）を用いた充放電保護回路２０におい
て、充電制御時の２次電池１２の過充電状態、負荷電流
を供給する放電制御時の２次電池１２の過放電状態、ま
たは充放電制御時の２次電池１２の過電流状態を検出し
て２次電池１２を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路２０において、２次電
池１２を充電する充電器１４の充電電位に接続され、２
次電池１２の放電状態を監視すると共に、過放電状態を
検知した際に過放電検出信号２７ａを生成する過放電検
出回路２７と、充電器接地電位Ｖ−に接続され、当該充
電器接地電位Ｖ−の電位を監視すると共に、過電流状態
を検知した際に過電流検出信号２５ａを生成する過電流
検出回路２５と、前記ヒステリシスインバータ回路Ｑ26
を有し、前記過放電検出信号２７ａに応じて２次電池１
２において過放電状態を検出するタイミングにかかるデ
ィレイ時間を設定するためのディレイ信号２６ａを当該
ヒステリシスインバータ回路Ｑ26を介して生成し、また
前記過電流検出信号２５ａに応じて２次電池１２におい
て過電流状態を検出するタイミングにかかるディレイ時
間を設定するためのディレイ信号２６ａを当該ヒステリ
シスインバータ回路Ｑ26を介して生成するディレイ回路
２６とを有する構成とした充放電保護回路２０である。
【００４６】請求項１０に記載の発明によれば、請求項
１乃至９のいずれか一項に記載の効果に加えて、過電流
検出回路２５を設けることにより、２次電池１２の放電
状態を監視して過電流状態を検知した際に過電流検出信
号２５ａを生成できるようになる。また、前述のヒステ
リシスインバータ回路Ｑ26を有するディレイ回路２６を
設けることにより、過電流検出信号２５ａを前述のヒス
テリシスインバータ回路Ｑ26に入力できるようになり、
その結果、上昇時の入力電圧スレッショルドレベルＶtH
と下降時の入力電圧スレッショルドレベルＶtLとで特定
できるヒステリシス特性を有するディレイ信号２６ａを
生成できるようになる。このようなヒステリシス特性を
ディレイ信号２６ａに付与することにより、過電流検出
時の発振防止機能を実現できるようになり、ディレイ信
号２６ａを用いて放電電流の制御を行う放電用トランジ
スタＱ1の過電流検出時の発振防止機能を実現できるよ
うになる。更に、ヒステリシスインバータ回路Ｑ26を設
けることで、ラッチ機能付コンパレータＡ２２に比べて
簡便な回路構成で、かつコンパクトな回路規模、小さい
チップ面積、２次電池１２の消耗を軽減した少ない消費
電力でこのような発振防止機能を有する過電流検出回路
２５を実現できるようになる。
１乃至９のいずれか一項に記載の効果に加えて、過電流
検出回路２５を設けることにより、２次電池１２の放電
状態を監視して過電流状態を検知した際に過電流検出信
号２５ａを生成できるようになる。また、前述のヒステ
リシスインバータ回路Ｑ26を有するディレイ回路２６を
設けることにより、過電流検出信号２５ａを前述のヒス
テリシスインバータ回路Ｑ26に入力できるようになり、
その結果、上昇時の入力電圧スレッショルドレベルＶtH
と下降時の入力電圧スレッショルドレベルＶtLとで特定
できるヒステリシス特性を有するディレイ信号２６ａを
生成できるようになる。このようなヒステリシス特性を
ディレイ信号２６ａに付与することにより、過電流検出
時の発振防止機能を実現できるようになり、ディレイ信
号２６ａを用いて放電電流の制御を行う放電用トランジ
スタＱ1の過電流検出時の発振防止機能を実現できるよ
うになる。更に、ヒステリシスインバータ回路Ｑ26を設
けることで、ラッチ機能付コンパレータＡ２２に比べて
簡便な回路構成で、かつコンパクトな回路規模、小さい
チップ面積、２次電池１２の消耗を軽減した少ない消費
電力でこのような発振防止機能を有する過電流検出回路
２５を実現できるようになる。
【００４７】請求項１１に記載の発明は、請求項１乃至
１０のいずれか一項に記載の充放電保護回路２０におい
て、充電器接地電位Ｖ−に接続された前記ヒステリシス
インバータ回路Ｑ31を備え、当該ヒステリシスインバー
タ回路Ｑ31が当該充電器接地電位Ｖ−の電位を監視する
と共に、短絡状態を検知した際に短絡検出信号２４ａを
生成するように構成されている短絡検出回路２４を有す
る構成とした充放電保護回路２０である。
１０のいずれか一項に記載の充放電保護回路２０におい
て、充電器接地電位Ｖ−に接続された前記ヒステリシス
インバータ回路Ｑ31を備え、当該ヒステリシスインバー
タ回路Ｑ31が当該充電器接地電位Ｖ−の電位を監視する
と共に、短絡状態を検知した際に短絡検出信号２４ａを
生成するように構成されている短絡検出回路２４を有す
る構成とした充放電保護回路２０である。
【００４８】請求項１１に記載の発明によれば、請求項
１乃至１０のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路Ｑ31を有する短絡検出回
路２４を設けることにより、充電器接地電位Ｖ−の電位
をを前述のヒステリシスインバータ回路Ｑ31に入力でき
るようになり、その結果、上昇時の入力電圧スレッショ
ルドレベルＶtHと下降時の入力電圧スレッショルドレベ
ルＶtLとで特定できるヒステリシス特性を有する短絡検
出信号２４ａを生成できるようになる。このようなヒス
テリシス特性を短絡検出信号２４ａに付与することによ
り、短絡検出状態における過電流検出時の発振防止機能
を実現できるようになり、短絡検出信号２４ａを用いて
放電電流の制御を行う放電用トランジスタＱ1の短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになる。更に、ヒステリシスインバータ回路Ｑ31
を設けることで、ラッチ機能付コンパレータＡ２２に比
べて簡便な回路構成で、かつコンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力でこのような発振防止機能を有する短絡検出回
路２４を実現できるようになる。
１乃至１０のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路Ｑ31を有する短絡検出回
路２４を設けることにより、充電器接地電位Ｖ−の電位
をを前述のヒステリシスインバータ回路Ｑ31に入力でき
るようになり、その結果、上昇時の入力電圧スレッショ
ルドレベルＶtHと下降時の入力電圧スレッショルドレベ
ルＶtLとで特定できるヒステリシス特性を有する短絡検
出信号２４ａを生成できるようになる。このようなヒス
テリシス特性を短絡検出信号２４ａに付与することによ
り、短絡検出状態における過電流検出時の発振防止機能
を実現できるようになり、短絡検出信号２４ａを用いて
放電電流の制御を行う放電用トランジスタＱ1の短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになる。更に、ヒステリシスインバータ回路Ｑ31
を設けることで、ラッチ機能付コンパレータＡ２２に比
べて簡便な回路構成で、かつコンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力でこのような発振防止機能を有する短絡検出回
路２４を実現できるようになる。
【００４９】請求項１２に記載の発明は、請求項１０ま
たは１１に記載の充放電保護回路２０において、２次電
池１２を充電する充電器１４の充電電位に接続され、バ
ッテリー接地電位Ｖssを充電器接地電位Ｖ−にシフトし
て充電制御信号２３ａを生成するレベルシフト回路２３
を有する構成とした充放電保護回路２０である。
たは１１に記載の充放電保護回路２０において、２次電
池１２を充電する充電器１４の充電電位に接続され、バ
ッテリー接地電位Ｖssを充電器接地電位Ｖ−にシフトし
て充電制御信号２３ａを生成するレベルシフト回路２３
を有する構成とした充放電保護回路２０である。
【００５０】請求項１２に記載の発明によれば、請求項
１０または１１に記載の効果に加えて、レベルシフト回
路２３は充電器１４の充電電位に接続されているので、
充電器１４が充電電位に接続された際に充電器１４から
電力の供給を受けて動作可能となり充電制御信号２３ａ
を生成できるようになる。すなわち、２次電池１２に充
放電保護回路２０を動作させるだけの電力を供給する能
力が無くなってしまった場合であっても充電器１４が充
電電位に接続されればレベルシフト回路２３が動作可能
状態となって充電制御信号２３ａを生成できるようにな
り、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号２３ａを用いて充電用トランジス
タＱ2を制御して２次電池１２の充電制御ができるよう
になり、充放電保護回路２０を動作させるだけの電力の
供給する能力を２次電池１２において復帰させることが
できるようになるといった効果を奏する。更に、ヒステ
リシスインバータ回路Ｑ26を設けることで、ラッチ機能
付コンパレータＡ２２に比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、２次電池１
２の消耗を軽減した少ない消費電力でこのような充電制
御機能を有するレベルシフト回路２３を実現できるよう
になる。
１０または１１に記載の効果に加えて、レベルシフト回
路２３は充電器１４の充電電位に接続されているので、
充電器１４が充電電位に接続された際に充電器１４から
電力の供給を受けて動作可能となり充電制御信号２３ａ
を生成できるようになる。すなわち、２次電池１２に充
放電保護回路２０を動作させるだけの電力を供給する能
力が無くなってしまった場合であっても充電器１４が充
電電位に接続されればレベルシフト回路２３が動作可能
状態となって充電制御信号２３ａを生成できるようにな
り、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号２３ａを用いて充電用トランジス
タＱ2を制御して２次電池１２の充電制御ができるよう
になり、充放電保護回路２０を動作させるだけの電力の
供給する能力を２次電池１２において復帰させることが
できるようになるといった効果を奏する。更に、ヒステ
リシスインバータ回路Ｑ26を設けることで、ラッチ機能
付コンパレータＡ２２に比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、２次電池１
２の消耗を軽減した少ない消費電力でこのような充電制
御機能を有するレベルシフト回路２３を実現できるよう
になる。
【００５１】請求項１３に記載の発明は、請求項１２に
記載の充放電保護回路２０において、前記レベルシフト
回路２３は、ソースとゲートとが飽和結線されて定電流
源として動作するデプレション型のｎチャネルトランジ
スタＱ4のドレインとエンハンスメント型のｐチャネル
トランジスタＱ3のドレインとが直列に接続され、当該
デプレション型のｎチャネルトランジスタＱ4のソース
が充電器接地電位Ｖ−に接続され、当該エンハンスメン
ト型のｐチャネルトランジスタＱ3のソースが電源電位
である充放電電位ＶDDに接続された回路構成を有する構
成とした充放電保護回路２０である。
記載の充放電保護回路２０において、前記レベルシフト
回路２３は、ソースとゲートとが飽和結線されて定電流
源として動作するデプレション型のｎチャネルトランジ
スタＱ4のドレインとエンハンスメント型のｐチャネル
トランジスタＱ3のドレインとが直列に接続され、当該
デプレション型のｎチャネルトランジスタＱ4のソース
が充電器接地電位Ｖ−に接続され、当該エンハンスメン
ト型のｐチャネルトランジスタＱ3のソースが電源電位
である充放電電位ＶDDに接続された回路構成を有する構
成とした充放電保護回路２０である。
【００５２】請求項１３に記載の発明によれば、請求項
１２に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のｐチャネルトラ
ンジスタＱ3のソースが充電器１４の充電電位である充
放電電位ＶDDに接続されているので論理値Ｌの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、２次電池１２の消耗を
軽減した少ない消費電力に好適なデプレション型のｎチ
ャネルトランジスタＱ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路２３は動作可能状態とな
ることができる結果、充電器１４が充電電位に接続され
た際であっても充電器１４から電力の供給を受けて動作
可能となり充電制御信号２３ａを生成できるようにな
る。すなわち、２次電池１２に充放電保護回路２０を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器１４が充電電位に接続されれば
レベルシフト回路２３が動作可能状態となって充電制御
信号２３ａを生成できるようになり、２次電池１２の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器１４の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
２３ａを用いて充電用トランジスタＱ2を制御して２次
電池１２の充電制御ができるようになり、充放電保護回
路２０を動作させるだけの電力の供給する能力を２次電
池１２において復帰させることができるようになるとい
った効果を奏する。
１２に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のｐチャネルトラ
ンジスタＱ3のソースが充電器１４の充電電位である充
放電電位ＶDDに接続されているので論理値Ｌの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、２次電池１２の消耗を
軽減した少ない消費電力に好適なデプレション型のｎチ
ャネルトランジスタＱ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路２３は動作可能状態とな
ることができる結果、充電器１４が充電電位に接続され
た際であっても充電器１４から電力の供給を受けて動作
可能となり充電制御信号２３ａを生成できるようにな
る。すなわち、２次電池１２に充放電保護回路２０を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器１４が充電電位に接続されれば
レベルシフト回路２３が動作可能状態となって充電制御
信号２３ａを生成できるようになり、２次電池１２の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器１４の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
２３ａを用いて充電用トランジスタＱ2を制御して２次
電池１２の充電制御ができるようになり、充放電保護回
路２０を動作させるだけの電力の供給する能力を２次電
池１２において復帰させることができるようになるとい
った効果を奏する。
【００５３】請求項１４に記載の発明は、請求項１０乃
至１３のいずれか一項に記載の充放電保護回路２０にお
いて、充電器接地電位Ｖ−と充電器充放電電位ＶDDとの
間に充電器１４が接続されたことを検出して充電制御信
号２３ａを生成する充電器接続検出回路２３を有する構
成とした充放電保護回路２０である。
至１３のいずれか一項に記載の充放電保護回路２０にお
いて、充電器接地電位Ｖ−と充電器充放電電位ＶDDとの
間に充電器１４が接続されたことを検出して充電制御信
号２３ａを生成する充電器接続検出回路２３を有する構
成とした充放電保護回路２０である。
【００５４】請求項１４に記載の発明によれば、請求項
１０乃至１３のいずれか一項に記載の効果に加えて、充
放電保護回路２０は充電器１４の充電電位に接続されて
いるので、充電器１４が充電電位に接続された際に充電
器１４から電力の供給を受けて動作可能となり充電制御
信号２３ａを生成できるようになる。すなわち、２次電
池１２に充放電保護回路２０を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器１４が充電電位に接続されればレベルシフト回路２３
が動作可能状態となって充電制御信号２３ａを生成でき
るようになり、２次電池１２の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器１４の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号２３ａを用いて充電用
トランジスタＱ2を制御して２次電池１２の充電制御が
できるようになり、充放電保護回路２０を動作させるだ
けの電力の供給する能力を２次電池１２において復帰さ
せることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Ｑ26を設けることで、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
２次電池１２の消耗を軽減した少ない消費電力でこのよ
うな充電制御機能を有する充放電保護回路２０を実現で
きるようになる。
１０乃至１３のいずれか一項に記載の効果に加えて、充
放電保護回路２０は充電器１４の充電電位に接続されて
いるので、充電器１４が充電電位に接続された際に充電
器１４から電力の供給を受けて動作可能となり充電制御
信号２３ａを生成できるようになる。すなわち、２次電
池１２に充放電保護回路２０を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器１４が充電電位に接続されればレベルシフト回路２３
が動作可能状態となって充電制御信号２３ａを生成でき
るようになり、２次電池１２の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器１４の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号２３ａを用いて充電用
トランジスタＱ2を制御して２次電池１２の充電制御が
できるようになり、充放電保護回路２０を動作させるだ
けの電力の供給する能力を２次電池１２において復帰さ
せることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Ｑ26を設けることで、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
２次電池１２の消耗を軽減した少ない消費電力でこのよ
うな充電制御機能を有する充放電保護回路２０を実現で
きるようになる。
【００５５】更に、このような充電制御機能を前述のレ
ベルシフト回路２３と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、２次電池１
２の消耗の軽減化を容易とすることができる。
ベルシフト回路２３と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、２次電池１
２の消耗の軽減化を容易とすることができる。
【００５６】請求項１５に記載の発明は、請求項１４に
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、ソースとゲートとが飽和結線されて定電
流源として動作するデプレション型のｎチャネルトラン
ジスタＱ4のドレインとエンハンスメント型のｐチャネ
ルトランジスタＱ3のドレインとが直列に接続され、当
該デプレション型のｎチャネルトランジスタＱ4のソー
スが充電器接地電位Ｖ−に接続され、当該エンハンスメ
ント型のｐチャネルトランジスタＱ3のソースが充放電
電位ＶDDに接続された回路構成を有する構成とした充放
電保護回路２０である。
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、ソースとゲートとが飽和結線されて定電
流源として動作するデプレション型のｎチャネルトラン
ジスタＱ4のドレインとエンハンスメント型のｐチャネ
ルトランジスタＱ3のドレインとが直列に接続され、当
該デプレション型のｎチャネルトランジスタＱ4のソー
スが充電器接地電位Ｖ−に接続され、当該エンハンスメ
ント型のｐチャネルトランジスタＱ3のソースが充放電
電位ＶDDに接続された回路構成を有する構成とした充放
電保護回路２０である。
【００５７】請求項１５に記載の発明によれば、請求項
１４に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のｐチャネルトラ
ンジスタＱ3のソースが充電器１４の充電電位である充
放電電位ＶDDに接続されているので論理値Ｌの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、２次電池１２の消耗を
軽減した少ない消費電力に好適なデプレション型のｎチ
ャネルトランジスタＱ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路２３は動作可能状態とな
ることができる結果、充電器１４が充電電位に接続され
た際であっても充電器１４から電力の供給を受けて動作
可能となり充電制御信号２３ａを生成できるようにな
る。すなわち、２次電池１２に充放電保護回路２０を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器１４が充電電位に接続されれば
レベルシフト回路２３が動作可能状態となって充電制御
信号２３ａを生成できるようになり、２次電池１２の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器１４の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
２３ａを用いて充電用トランジスタＱ2を制御して２次
電池１２の充電制御ができるようになり、充放電保護回
路２０を動作させるだけの電力の供給する能力を２次電
池１２において復帰させることができるようになるとい
った効果を奏する。
１４に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池１２の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のｐチャネルトラ
ンジスタＱ3のソースが充電器１４の充電電位である充
放電電位ＶDDに接続されているので論理値Ｌの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、２次電池１２の消耗を
軽減した少ない消費電力に好適なデプレション型のｎチ
ャネルトランジスタＱ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路２３は動作可能状態とな
ることができる結果、充電器１４が充電電位に接続され
た際であっても充電器１４から電力の供給を受けて動作
可能となり充電制御信号２３ａを生成できるようにな
る。すなわち、２次電池１２に充放電保護回路２０を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器１４が充電電位に接続されれば
レベルシフト回路２３が動作可能状態となって充電制御
信号２３ａを生成できるようになり、２次電池１２の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器１４の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
２３ａを用いて充電用トランジスタＱ2を制御して２次
電池１２の充電制御ができるようになり、充放電保護回
路２０を動作させるだけの電力の供給する能力を２次電
池１２において復帰させることができるようになるとい
った効果を奏する。
【００５８】更に、このような充電制御機能を前述のレ
ベルシフト回路２３と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、２次電池１
２の消耗の軽減化を容易とすることができる。
ベルシフト回路２３と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、２次電池１
２の消耗の軽減化を容易とすることができる。
【００５９】請求項１６に記載の発明は、請求項１５に
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、充電器接地電位Ｖ−と充電器充放電電位
ＶDDとの間に充電器１４が接続された際に前記エンハン
スメント型のｐチャネルトランジスタＱ3が不活性化さ
れると共に、前記デプレション型のｎチャネルトランジ
スタＱ4が活性化されて前記充電制御信号２３ａを生成
する判定回路Ｑ3，Ｑ4を有する構成とした充放電保護回
路２０である。
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、充電器接地電位Ｖ−と充電器充放電電位
ＶDDとの間に充電器１４が接続された際に前記エンハン
スメント型のｐチャネルトランジスタＱ3が不活性化さ
れると共に、前記デプレション型のｎチャネルトランジ
スタＱ4が活性化されて前記充電制御信号２３ａを生成
する判定回路Ｑ3，Ｑ4を有する構成とした充放電保護回
路２０である。
【００６０】請求項１６に記載の発明によれば、請求項
１５に記載の効果に加えて、判定回路Ｑ3，Ｑ4を設ける
ことにより、充電器接地電位Ｖ−と充電器充放電電位Ｖ
DDとの間に充電器１４が接続された際にエンハンスメン
ト型のｐチャネルトランジスタＱ3が不活性化させ同時
にデプレション型のｎチャネルトランジスタＱ4が活性
化させる充電制御信号２３ａ（論理値Ｌ）を生成できる
ようになる。そこで、ソースが充電器１４の充電電位で
ある充放電電位ＶDDに接続されているエンハンスメント
型のｐチャネルトランジスタＱ3のゲートに充電制御信
号２３ａ（論理値Ｌ）の信号を入力すればエンハンスメ
ント型のｐチャネルトランジスタＱ3を活性化できるよ
うになる。この様に活性状態にあるエンハンスメント型
のｐチャネルトランジスタＱ3と常時活性化状態にある
デプレション型のｎチャネルトランジスタＱ4とにより
レベルシフト回路２３を動作可能状態に導くことができ
るようになる結果、充電器１４が充電電位に接続された
際であっても充電器１４から電力の供給を受けて動作可
能となり充電制御信号２３ａを生成できるようになる。
すなわち、２次電池１２に充放電保護回路２０を動作さ
せるだけの電力を供給する能力が無くなってしまった場
合であっても充電器１４が充電電位に接続されればレベ
ルシフト回路２３が動作可能状態となって充電制御信号
２３ａを生成できるようになり、２次電池１２の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器１４の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号２３
ａを用いて充電用トランジスタＱ2を制御して２次電池
１２の充電制御ができるようになり、充放電保護回路２
０を動作させるだけの電力の供給する能力を２次電池１
２において復帰させることができるようになるといった
効果を奏する。
１５に記載の効果に加えて、判定回路Ｑ3，Ｑ4を設ける
ことにより、充電器接地電位Ｖ−と充電器充放電電位Ｖ
DDとの間に充電器１４が接続された際にエンハンスメン
ト型のｐチャネルトランジスタＱ3が不活性化させ同時
にデプレション型のｎチャネルトランジスタＱ4が活性
化させる充電制御信号２３ａ（論理値Ｌ）を生成できる
ようになる。そこで、ソースが充電器１４の充電電位で
ある充放電電位ＶDDに接続されているエンハンスメント
型のｐチャネルトランジスタＱ3のゲートに充電制御信
号２３ａ（論理値Ｌ）の信号を入力すればエンハンスメ
ント型のｐチャネルトランジスタＱ3を活性化できるよ
うになる。この様に活性状態にあるエンハンスメント型
のｐチャネルトランジスタＱ3と常時活性化状態にある
デプレション型のｎチャネルトランジスタＱ4とにより
レベルシフト回路２３を動作可能状態に導くことができ
るようになる結果、充電器１４が充電電位に接続された
際であっても充電器１４から電力の供給を受けて動作可
能となり充電制御信号２３ａを生成できるようになる。
すなわち、２次電池１２に充放電保護回路２０を動作さ
せるだけの電力を供給する能力が無くなってしまった場
合であっても充電器１４が充電電位に接続されればレベ
ルシフト回路２３が動作可能状態となって充電制御信号
２３ａを生成できるようになり、２次電池１２の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器１４の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号２３
ａを用いて充電用トランジスタＱ2を制御して２次電池
１２の充電制御ができるようになり、充放電保護回路２
０を動作させるだけの電力の供給する能力を２次電池１
２において復帰させることができるようになるといった
効果を奏する。
【００６１】請求項１７に記載の発明は、請求項１６に
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、充放電電位ＶDDにソースが接続されたｐ
チャネルＭＯＳＦＥＴＱ5（Ｑ7，Ｑ9）とバッテリー接
地電位Ｖssにソースが接続されたｎチャネルＭＯＳＦＥ
ＴＱ６（Ｑ8，Ｑ10）とがゲートを共通入力としドレイ
ンを共通出力として直列に接続され充電器１４が充電器
接地電位Ｖ−と充放電電位ＶDDとの間に接続された際に
活性化されるインバーター回路２３4が前記充電制御信
号２３ａの論理レベルに応じた所定段数だけ縦続接続さ
れたゲート回路２３4，…，２３4が前記判定回路Ｑ3，
Ｑ4の後段に縦続接続される構成とした充放電保護回路
２０である。
記載の充放電保護回路２０において、前記充電器接続検
出回路２３は、充放電電位ＶDDにソースが接続されたｐ
チャネルＭＯＳＦＥＴＱ5（Ｑ7，Ｑ9）とバッテリー接
地電位Ｖssにソースが接続されたｎチャネルＭＯＳＦＥ
ＴＱ６（Ｑ8，Ｑ10）とがゲートを共通入力としドレイ
ンを共通出力として直列に接続され充電器１４が充電器
接地電位Ｖ−と充放電電位ＶDDとの間に接続された際に
活性化されるインバーター回路２３4が前記充電制御信
号２３ａの論理レベルに応じた所定段数だけ縦続接続さ
れたゲート回路２３4，…，２３4が前記判定回路Ｑ3，
Ｑ4の後段に縦続接続される構成とした充放電保護回路
２０である。
【００６２】請求項１７に記載の発明によれば、請求項
１６に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路２３の出力段に設けることにより、充電器接続検出
回路２３の初段に入力される充電制御信号２３ａの論理
レベルと充電器接続検出回路２３の出力段から出力され
る充電制御信号２３ａの論理レベルとの整合をとること
ができるようになるといった効果を奏する。
１６に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路２３の出力段に設けることにより、充電器接続検出
回路２３の初段に入力される充電制御信号２３ａの論理
レベルと充電器接続検出回路２３の出力段から出力され
る充電制御信号２３ａの論理レベルとの整合をとること
ができるようになるといった効果を奏する。
【００６３】請求項１８に記載の発明は、請求項１６ま
たは１７に記載の充放電保護回路２０において、前記充
電器接続検出回路２３は、充放電電位ＶDDにソースが接
続されたｐチャネルＭＯＳＦＥＴＱ51とバッテリー接地
電位Ｖssにソースが接続されたｎチャネルＭＯＳＦＥＴ
Ｑ52とがゲートを共通入力としドレインを共通出力とし
て直列に接続されて成るインバーター回路が前記判定回
路Ｑ3，Ｑ4の前段に縦続接続され、当該インバーター回
路は、充放電電位ＶDDとバッテリー接地電位Ｖssとの差
が当該ｎチャネルＭＯＳＦＥＴＱ52のスレッショルドレ
ベルｎＶthを越えた際に前記充電器接続検出回路２３の
エンハンスメント型のｐチャネルトランジスタＱ3を活
性化する構成とした充放電保護回路２０である。
たは１７に記載の充放電保護回路２０において、前記充
電器接続検出回路２３は、充放電電位ＶDDにソースが接
続されたｐチャネルＭＯＳＦＥＴＱ51とバッテリー接地
電位Ｖssにソースが接続されたｎチャネルＭＯＳＦＥＴ
Ｑ52とがゲートを共通入力としドレインを共通出力とし
て直列に接続されて成るインバーター回路が前記判定回
路Ｑ3，Ｑ4の前段に縦続接続され、当該インバーター回
路は、充放電電位ＶDDとバッテリー接地電位Ｖssとの差
が当該ｎチャネルＭＯＳＦＥＴＱ52のスレッショルドレ
ベルｎＶthを越えた際に前記充電器接続検出回路２３の
エンハンスメント型のｐチャネルトランジスタＱ3を活
性化する構成とした充放電保護回路２０である。
【００６４】請求項１８に記載の発明によれば、請求項
１６または１７に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位ＶDDとバッテリー接地電
位Ｖssとの差電圧は、ｎチャネルＭＯＳＦＥＴＱ52のス
レッショルドレベルｎＶthによって自由に設定できるよ
うになる。またｎチャネルＭＯＳＦＥＴＱ52における下
降時の入力電圧スレッショルドレベルＶtLを変更するこ
とによって、充電電流を流すことができない電池電圧を
自由に設定することができる。
１６または１７に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位ＶDDとバッテリー接地電
位Ｖssとの差電圧は、ｎチャネルＭＯＳＦＥＴＱ52のス
レッショルドレベルｎＶthによって自由に設定できるよ
うになる。またｎチャネルＭＯＳＦＥＴＱ52における下
降時の入力電圧スレッショルドレベルＶtLを変更するこ
とによって、充電電流を流すことができない電池電圧を
自由に設定することができる。
【００６５】請求項１９に記載の発明は、請求項１８に
記載の充放電保護回路２０において、前記インバーター
回路のｎチャネルＭＯＳＦＥＴＱ52のソースとバッテリ
ー接地電位Ｖssとの間に、少なくとも１つ以上カスコー
ド接続されたｎチャネルＭＯＳＦＥＴＱ53を有し、当該
インバーター回路は、当該インバーター回路のｎチャネ
ルＭＯＳＦＥＴＱ52のスレッショルドレベルｎＶthと当
該カスコード接続されたｎチャネルＭＯＳＦＥＴＱ53の
スレッショルドレベルｎＶthとの和が前記充放電電位Ｖ
DDとバッテリー接地電位Ｖssとの差より小さいときに前
記充電器接続検出回路２３のエンハンスメント型のｐチ
ャネルトランジスタＱ3を活性化する構成とした充放電
保護回路２０である。
記載の充放電保護回路２０において、前記インバーター
回路のｎチャネルＭＯＳＦＥＴＱ52のソースとバッテリ
ー接地電位Ｖssとの間に、少なくとも１つ以上カスコー
ド接続されたｎチャネルＭＯＳＦＥＴＱ53を有し、当該
インバーター回路は、当該インバーター回路のｎチャネ
ルＭＯＳＦＥＴＱ52のスレッショルドレベルｎＶthと当
該カスコード接続されたｎチャネルＭＯＳＦＥＴＱ53の
スレッショルドレベルｎＶthとの和が前記充放電電位Ｖ
DDとバッテリー接地電位Ｖssとの差より小さいときに前
記充電器接続検出回路２３のエンハンスメント型のｐチ
ャネルトランジスタＱ3を活性化する構成とした充放電
保護回路２０である。
【００６６】請求項１９に記載の発明によれば、請求項
１８に記載の効果に加えて、充電電流を流すことができ
る充放電電位ＶDDとバッテリー接地電位Ｖssとの差電圧
は、所定段数だけカスコード接続されたｎチャネルＭＯ
ＳＦＥＴＱ53のスレッショルドレベルｎＶthの和によっ
て自由に設定できるようになる。また所定段数だけカス
コード接続されたｎチャネルＭＯＳＦＥＴＱ53における
下降時の入力電圧スレッショルドレベルＶtLを変更する
ことによって、充電電流を流すことができない電池電圧
を自由に設定することができる。
１８に記載の効果に加えて、充電電流を流すことができ
る充放電電位ＶDDとバッテリー接地電位Ｖssとの差電圧
は、所定段数だけカスコード接続されたｎチャネルＭＯ
ＳＦＥＴＱ53のスレッショルドレベルｎＶthの和によっ
て自由に設定できるようになる。また所定段数だけカス
コード接続されたｎチャネルＭＯＳＦＥＴＱ53における
下降時の入力電圧スレッショルドレベルＶtLを変更する
ことによって、充電電流を流すことができない電池電圧
を自由に設定することができる。
【００６７】請求項２０に記載の発明は、請求項１６乃
至１９のいずれか一項に記載の充放電保護回路２０にお
いて、前記充電器接続検出回路２３と前記レベルシフト
回路２３とが、前記ソースとゲートとが飽和結線されて
定電流源として動作するデプレション型のｎチャネルト
ランジスタＱ4のドレインとエンハンスメント型のｐチ
ャネルトランジスタＱ3のドレインとが直列に接続さ
れ、当該デプレション型のｎチャネルトランジスタＱ4
のソースが充電器接地電位Ｖ−に接続され、当該エンハ
ンスメント型のｐチャネルトランジスタＱ3のソースが
充放電電位ＶDDに接続された回路構成を共有する構成と
した充放電保護回路２０である。
至１９のいずれか一項に記載の充放電保護回路２０にお
いて、前記充電器接続検出回路２３と前記レベルシフト
回路２３とが、前記ソースとゲートとが飽和結線されて
定電流源として動作するデプレション型のｎチャネルト
ランジスタＱ4のドレインとエンハンスメント型のｐチ
ャネルトランジスタＱ3のドレインとが直列に接続さ
れ、当該デプレション型のｎチャネルトランジスタＱ4
のソースが充電器接地電位Ｖ−に接続され、当該エンハ
ンスメント型のｐチャネルトランジスタＱ3のソースが
充放電電位ＶDDに接続された回路構成を共有する構成と
した充放電保護回路２０である。
【００６８】請求項２０に記載の発明によれば、請求項
１６乃至１９のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のｎチャネルトランジスタ
Ｑ4とエンハンスメント型のｐチャネルトランジスタＱ3
とが直列に接続された回路構成を用いることにより、レ
ベルシフト回路２３と充電器接続検出回路２３とが同一
の回路を共通化する回路構成が可能であり、回路規模や
チップ面積のコンパクト化、２次電池１２の消耗の軽減
化を容易とすることができる。
１６乃至１９のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のｎチャネルトランジスタ
Ｑ4とエンハンスメント型のｐチャネルトランジスタＱ3
とが直列に接続された回路構成を用いることにより、レ
ベルシフト回路２３と充電器接続検出回路２３とが同一
の回路を共通化する回路構成が可能であり、回路規模や
チップ面積のコンパクト化、２次電池１２の消耗の軽減
化を容易とすることができる。
【００６９】請求項２１に記載の発明は、請求項１０乃
至２０のいずれか一項に記載の充放電保護回路２０にお
いて、２次電池１２を充電する充電器１４の充電電位に
接続され、２次電池１２の充電状態を監視すると共に、
過充電状態を検知した際に過充電検出信号２２ａを生成
する過充電検出回路２２を有し、前記過充電検出回路２
２は、２次電池１２の充電可能状態に応じて活性化され
た際に充電器接地電位Ｖ−をバッテリー接地電位Ｖssに
接続するプルダウントランジスタを有する構成とした充
放電保護回路２０である。
至２０のいずれか一項に記載の充放電保護回路２０にお
いて、２次電池１２を充電する充電器１４の充電電位に
接続され、２次電池１２の充電状態を監視すると共に、
過充電状態を検知した際に過充電検出信号２２ａを生成
する過充電検出回路２２を有し、前記過充電検出回路２
２は、２次電池１２の充電可能状態に応じて活性化され
た際に充電器接地電位Ｖ−をバッテリー接地電位Ｖssに
接続するプルダウントランジスタを有する構成とした充
放電保護回路２０である。
【００７０】請求項２１に記載の発明によれば、請求項
１０乃至２０のいずれか一項に記載の効果に加えて、過
充電検出回路２２を用いることにより、２次電池１２の
充電可能状態と過充電状態とを区別して検知できるよう
になる。
１０乃至２０のいずれか一項に記載の効果に加えて、過
充電検出回路２２を用いることにより、２次電池１２の
充電可能状態と過充電状態とを区別して検知できるよう
になる。
【００７１】請求項２２に記載の発明は、請求項２１に
記載の充放電保護回路２０において、前記過放電検出回
路２７は、２次電池１２の過放電状態に応じて活性化さ
れた際に充電器接地電位Ｖ−を充放電電位ＶDDに接続す
るプルアップトランジスタを有する構成とした充放電保
護回路２０である。
記載の充放電保護回路２０において、前記過放電検出回
路２７は、２次電池１２の過放電状態に応じて活性化さ
れた際に充電器接地電位Ｖ−を充放電電位ＶDDに接続す
るプルアップトランジスタを有する構成とした充放電保
護回路２０である。
【００７２】請求項２２に記載の発明によれば、請求項
２１に記載の効果に加えて、２次電池１２が過放電検出
電圧以下になった際に放電用トランジスタＱ1が不活性
化され、負荷１４が接続されている場合はその負荷１４
で、また負荷１４が接続されていなくても、プルアップ
トランジスタによって充放電電位ＶDDまで充電器接地電
位Ｖ−を上昇させることができるようになる。その結
果、短絡検出回路２４のヒステリシスインバータが反転
され短絡検出状態となって短絡検出信号２４ａが生成さ
れ、同時に短絡検出信号２４ａを用いて充放電保護回路
２０の全回路を停止させて消費電流を０に低減させるス
タンバイ機能を過放電検出回路２７に付加できるように
なる。これにより、回路規模やチップ面積のコンパクト
化、２次電池１２の消耗の軽減化を更に進めることがで
きるようになる。
２１に記載の効果に加えて、２次電池１２が過放電検出
電圧以下になった際に放電用トランジスタＱ1が不活性
化され、負荷１４が接続されている場合はその負荷１４
で、また負荷１４が接続されていなくても、プルアップ
トランジスタによって充放電電位ＶDDまで充電器接地電
位Ｖ−を上昇させることができるようになる。その結
果、短絡検出回路２４のヒステリシスインバータが反転
され短絡検出状態となって短絡検出信号２４ａが生成さ
れ、同時に短絡検出信号２４ａを用いて充放電保護回路
２０の全回路を停止させて消費電流を０に低減させるス
タンバイ機能を過放電検出回路２７に付加できるように
なる。これにより、回路規模やチップ面積のコンパクト
化、２次電池１２の消耗の軽減化を更に進めることがで
きるようになる。
【００７３】請求項２３に記載の発明は、請求項１１に
記載の充放電保護回路２０において、前記短絡検出回路
２４は、２次電池１２の過放電状態に応じて前記プルア
ップトランジスタが活性化された際の充電器接地電位Ｖ
−に応じて全回路を停止させるスタンバイ動作を指示す
る前記短絡検出信号２４ａを前記ヒステリシスインバー
タ回路Ｑ31が生成する構成とした充放電保護回路２０で
ある。
記載の充放電保護回路２０において、前記短絡検出回路
２４は、２次電池１２の過放電状態に応じて前記プルア
ップトランジスタが活性化された際の充電器接地電位Ｖ
−に応じて全回路を停止させるスタンバイ動作を指示す
る前記短絡検出信号２４ａを前記ヒステリシスインバー
タ回路Ｑ31が生成する構成とした充放電保護回路２０で
ある。
【００７４】請求項２３に記載の発明によれば、請求項
１１に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルＶtHと下降時の入力電圧スレッショルドレ
ベルＶtLとで特定できるヒステリシス特性を有するヒス
テリシスインバータ回路Ｑ31を用いてスタンバイ動作を
指示する短絡検出信号２４ａを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号２４ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Ｑ31を設け
ることで、ラッチ機能付コンパレータＡ２２に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、２次電池１２の消耗を軽減した少ない消費電
力でこのような発振防止機能を有する短絡検出回路２４
を実現できるようになる。
１１に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルＶtHと下降時の入力電圧スレッショルドレ
ベルＶtLとで特定できるヒステリシス特性を有するヒス
テリシスインバータ回路Ｑ31を用いてスタンバイ動作を
指示する短絡検出信号２４ａを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号２４ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Ｑ31を設け
ることで、ラッチ機能付コンパレータＡ２２に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、２次電池１２の消耗を軽減した少ない消費電
力でこのような発振防止機能を有する短絡検出回路２４
を実現できるようになる。
【００７５】請求項２４に記載の発明は、請求項１１ま
たは１２に記載の充放電保護回路２０において、前記短
絡検出回路２４は、充電器接地電位Ｖ−と充放電電位Ｖ
DDとの間に充電器１４が接続されて当該充電器接地電位
Ｖ−が前記ヒステリシスインバータ回路Ｑ31のスレッシ
ョルドレベルＶtLを下回った際に前記スタンバイ動作か
ら全回路の動作開始に復帰させる前記短絡検出信号２４
ａを前記ヒステリシスインバータ回路Ｑ31が生成する構
成とした充放電保護回路２０である。
たは１２に記載の充放電保護回路２０において、前記短
絡検出回路２４は、充電器接地電位Ｖ−と充放電電位Ｖ
DDとの間に充電器１４が接続されて当該充電器接地電位
Ｖ−が前記ヒステリシスインバータ回路Ｑ31のスレッシ
ョルドレベルＶtLを下回った際に前記スタンバイ動作か
ら全回路の動作開始に復帰させる前記短絡検出信号２４
ａを前記ヒステリシスインバータ回路Ｑ31が生成する構
成とした充放電保護回路２０である。
【００７６】請求項２４に記載の発明によれば、請求項
１１または１２に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルＶtHと下降時の入力電圧スレッ
ショルドレベルＶtLとで特定できるヒステリシス特性を
有するヒステリシスインバータ回路Ｑ31を用いて全回路
の動作開始に復帰させる短絡検出信号２４ａを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号２４ａ
を用いて放電電流の制御を行う放電用トランジスタＱ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Ｑ31を設けることで、ラッチ機能付コンパレータＡ
２２に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、２次電池１２の消耗を軽減し
た少ない消費電力でこのような発振防止機能を有する短
絡検出回路２４を実現できるようになる。
１１または１２に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルＶtHと下降時の入力電圧スレッ
ショルドレベルＶtLとで特定できるヒステリシス特性を
有するヒステリシスインバータ回路Ｑ31を用いて全回路
の動作開始に復帰させる短絡検出信号２４ａを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号２４ａ
を用いて放電電流の制御を行う放電用トランジスタＱ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Ｑ31を設けることで、ラッチ機能付コンパレータＡ
２２に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、２次電池１２の消耗を軽減し
た少ない消費電力でこのような発振防止機能を有する短
絡検出回路２４を実現できるようになる。
【００７７】請求項２５に記載の発明は、請求項１０乃
至２４のいずれか一項に記載の充放電保護回路２０を用
いたバッテリーパック１０において、前記充放電保護回
路２０に加えて、２次電池１２である前記バッテリーセ
ル１２と、負荷１４と前記バッテリーセル１２間に直列
に接続され、放電制御時に前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を前記ディレ
イ信号２６ａの論理値に応じて制御する放電用トランジ
スタＱ1と、充電器１４と前記バッテリーセル１２間に
直列に接続され、充電制御時に充電器１４から前記バッ
テリーセル１２に供給される充電電流の通電状態を前記
充電制御信号２３ａの論理値に応じて制御する充電用ト
ランジスタＱ2と、バッテリー接地電位Ｖssに接続さ
れ、前記バッテリーセル１２において過充電状態を検出
するタイミングにかかるディレイ時間を設定するための
充放電信号１２ａを生成して前記過充電検出回路２２に
送信する遅延コンデンサＣ1とを有する構成としたバッ
テリーパック１０である。
至２４のいずれか一項に記載の充放電保護回路２０を用
いたバッテリーパック１０において、前記充放電保護回
路２０に加えて、２次電池１２である前記バッテリーセ
ル１２と、負荷１４と前記バッテリーセル１２間に直列
に接続され、放電制御時に前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を前記ディレ
イ信号２６ａの論理値に応じて制御する放電用トランジ
スタＱ1と、充電器１４と前記バッテリーセル１２間に
直列に接続され、充電制御時に充電器１４から前記バッ
テリーセル１２に供給される充電電流の通電状態を前記
充電制御信号２３ａの論理値に応じて制御する充電用ト
ランジスタＱ2と、バッテリー接地電位Ｖssに接続さ
れ、前記バッテリーセル１２において過充電状態を検出
するタイミングにかかるディレイ時間を設定するための
充放電信号１２ａを生成して前記過充電検出回路２２に
送信する遅延コンデンサＣ1とを有する構成としたバッ
テリーパック１０である。
【００７８】請求項２５に記載の発明によれば、請求項
１０乃至２４のいずれか一項に記載の効果に加えて、前
述の充放電保護回路２０を設けることにより、２次電池
１２の電池電圧が動作可能電圧を下回ってしまった場合
であっても充電器１４の接続によって、過電流検出時の
発振防止機能を実現でき、確実な放電制御を放電用トラ
ンジスタＱ1を用いて実行する機能を実現でき、確実な
充電制御を充電用トランジスタＱ2を用いて実行する機
能を実現できるようになるといった効果を奏する。更
に、このような充放電保護回路２０を設けることによ
り、ラッチ機能付コンパレータＡ２２に比べて簡便な回
路構成で、かつコンパクトな回路規模、小さいチップ面
積、２次電池１２の消耗を軽減した少ない消費電力でこ
のような充放電制御機能や発振防止機能を有するバッテ
リーパック１０を実現できるようになる。
１０乃至２４のいずれか一項に記載の効果に加えて、前
述の充放電保護回路２０を設けることにより、２次電池
１２の電池電圧が動作可能電圧を下回ってしまった場合
であっても充電器１４の接続によって、過電流検出時の
発振防止機能を実現でき、確実な放電制御を放電用トラ
ンジスタＱ1を用いて実行する機能を実現でき、確実な
充電制御を充電用トランジスタＱ2を用いて実行する機
能を実現できるようになるといった効果を奏する。更
に、このような充放電保護回路２０を設けることによ
り、ラッチ機能付コンパレータＡ２２に比べて簡便な回
路構成で、かつコンパクトな回路規模、小さいチップ面
積、２次電池１２の消耗を軽減した少ない消費電力でこ
のような充放電制御機能や発振防止機能を有するバッテ
リーパック１０を実現できるようになる。
【００７９】請求項２６に記載の発明は、請求項２５に
記載のバッテリーパック１０において、前記放電用トラ
ンジスタＱ1は、前記ディレイ信号２６ａの論理値と前
記短絡検出信号２４ａの論理値との論理積である放電信
号２６ｂの論理値に応じて前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を制御する構
成としたバッテリーパック１０である。
記載のバッテリーパック１０において、前記放電用トラ
ンジスタＱ1は、前記ディレイ信号２６ａの論理値と前
記短絡検出信号２４ａの論理値との論理積である放電信
号２６ｂの論理値に応じて前記バッテリーセル１２から
負荷１４に供給される放電電流の通電状態を制御する構
成としたバッテリーパック１０である。
【００８０】請求項２６に記載の発明によれば、請求項
２５に記載の効果に加えて、ディレイ信号２６ａの論理
値と短絡検出信号２４ａの論理値との論理積である放電
信号２６ｂとの論理演算を実行し演算結果の論理値に応
じてバッテリーセル１２から負荷１４に供給される放電
電流の通電状態を過放電状態や短絡状態をモニタリング
しながら放電用トランジスタＱ1を用いて制御できるよ
うになるといった効果を奏する。
２５に記載の効果に加えて、ディレイ信号２６ａの論理
値と短絡検出信号２４ａの論理値との論理積である放電
信号２６ｂとの論理演算を実行し演算結果の論理値に応
じてバッテリーセル１２から負荷１４に供給される放電
電流の通電状態を過放電状態や短絡状態をモニタリング
しながら放電用トランジスタＱ1を用いて制御できるよ
うになるといった効果を奏する。
【００８１】請求項２７に記載の発明は、請求項２６に
記載のバッテリーパック１０において、前記レベルシフ
ト回路２３は、充電器接地電位Ｖ−に応じて活性化され
た際に前記充電用トランジスタＱ2を活性化する論理値
を有する前記充電制御信号２３ａを生成する構成とした
バッテリーパック１０である。
記載のバッテリーパック１０において、前記レベルシフ
ト回路２３は、充電器接地電位Ｖ−に応じて活性化され
た際に前記充電用トランジスタＱ2を活性化する論理値
を有する前記充電制御信号２３ａを生成する構成とした
バッテリーパック１０である。
【００８２】請求項２７に記載の発明によれば、請求項
２６に記載の効果に加えて、前述の充放電保護回路２０
にこのようなレベルシフト回路２３を設けることによ
り、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって、前
述の過電流検出時の発振防止機能を実現と同時に、確実
な充電制御を充電用トランジスタＱ2を用いて実行する
機能を実現するための充電制御信号２３ａを生成できる
ようになるといった効果を奏する。更に、このようなレ
ベルシフト回路２３は、ラッチ機能付コンパレータＡ２
２に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池１２の消耗を軽減した
少ない消費電力でこのような充放電制御機能や発振防止
機能を有するバッテリーパック１０を実現することに寄
与する。
２６に記載の効果に加えて、前述の充放電保護回路２０
にこのようなレベルシフト回路２３を設けることによ
り、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって、前
述の過電流検出時の発振防止機能を実現と同時に、確実
な充電制御を充電用トランジスタＱ2を用いて実行する
機能を実現するための充電制御信号２３ａを生成できる
ようになるといった効果を奏する。更に、このようなレ
ベルシフト回路２３は、ラッチ機能付コンパレータＡ２
２に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池１２の消耗を軽減した
少ない消費電力でこのような充放電制御機能や発振防止
機能を有するバッテリーパック１０を実現することに寄
与する。
【００８３】
【発明の実施の形態】以下、図面に基づき、本発明の各
種実施形態を説明する。
種実施形態を説明する。
【００８４】始めに、図面に基づき、本発明の充放電保
護回路の実施形態を説明する。
護回路の実施形態を説明する。
【００８５】図１は、本発明の２次電池１２の充放電保
護回路２０、及びこれをを用いたバッテリーパック１０
の構成を説明するための機能ブロック図である。
護回路２０、及びこれをを用いたバッテリーパック１０
の構成を説明するための機能ブロック図である。
【００８６】図１に示す充放電保護回路２０は、充電制
御時の２次電池１２の過充電状態、負荷電流を供給する
放電制御時の２次電池１２の過放電状態、または充放電
制御時の２次電池１２の過電流状態を検出して２次電池
１２を過充電状態、過放電状態または過電流状態から保
護する機能を有し、更に、過電流検出時の発振防止機
能、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって確実
な充電制御を実行する機能を有している点に特徴を有し
ている。
御時の２次電池１２の過充電状態、負荷電流を供給する
放電制御時の２次電池１２の過放電状態、または充放電
制御時の２次電池１２の過電流状態を検出して２次電池
１２を過充電状態、過放電状態または過電流状態から保
護する機能を有し、更に、過電流検出時の発振防止機
能、２次電池１２の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器１４の接続によって確実
な充電制御を実行する機能を有している点に特徴を有し
ている。
【００８７】このような充放電保護回路２０は、過電流
検出時の発振防止機能を実現するために中心的役割を果
たすヒステリシスインバータ回路３０、２次電池１２の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器１４の接続によって確実な充電制御を実行す
る機能を実現するために中心的役割を果たすレベルシフ
ト回路（充電器接続検出回路）、その他の充電制御機能
や放電制御機能を実現するために中心的役割を果たす過
充電検出回路２２、レベルシフト回路２３、短絡検出回
路２４、過電流検出回路２５、ディレイ回路２６、過放
電検出回路２７を中心にして構成されてており、ＩＣチ
ップ化されて装置内に組み込まれることが通常である。
この様に装置内に組み込まれる場合、装置内のバッテリ
ーから電力の供給を受けるのが通常である。以下の説明
では、充放電保護回路２０を充放電保護ＩＣ２０と呼ぶ
ことにする。
検出時の発振防止機能を実現するために中心的役割を果
たすヒステリシスインバータ回路３０、２次電池１２の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器１４の接続によって確実な充電制御を実行す
る機能を実現するために中心的役割を果たすレベルシフ
ト回路（充電器接続検出回路）、その他の充電制御機能
や放電制御機能を実現するために中心的役割を果たす過
充電検出回路２２、レベルシフト回路２３、短絡検出回
路２４、過電流検出回路２５、ディレイ回路２６、過放
電検出回路２７を中心にして構成されてており、ＩＣチ
ップ化されて装置内に組み込まれることが通常である。
この様に装置内に組み込まれる場合、装置内のバッテリ
ーから電力の供給を受けるのが通常である。以下の説明
では、充放電保護回路２０を充放電保護ＩＣ２０と呼ぶ
ことにする。
【００８８】ここで２次電池１２としては、リチウムイ
オンバッテリー１２が代表的であるので、以下の説明で
は、リチウムイオンバッテリー１２を用いて説明を進め
ることにする。
オンバッテリー１２が代表的であるので、以下の説明で
は、リチウムイオンバッテリー１２を用いて説明を進め
ることにする。
【００８９】また充放電保護ＩＣ２０は、ＩＣチップ化
されてバッテリーパック１０に内蔵された使用形態で、
リチウムイオンバッテリー１２を使用する携帯端末、携
帯電話、無線機等の各種携帯機器に装着されて使用され
るケースが通常である。以下の説明では、負荷１４を携
帯電話１４で代表することにする。
されてバッテリーパック１０に内蔵された使用形態で、
リチウムイオンバッテリー１２を使用する携帯端末、携
帯電話、無線機等の各種携帯機器に装着されて使用され
るケースが通常である。以下の説明では、負荷１４を携
帯電話１４で代表することにする。
【００９０】図２は、ヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）の回路構成を説明するための回路図であ
る。
（Ｑ26，Ｑ31）の回路構成を説明するための回路図であ
る。
【００９１】入力電圧のスレッショルドレベルにヒステ
リシス特性を備えたヒステリシスインバータ回路３０
（具体的には、後述するＱ26やＱ31）は、図２に示すよ
うに、初段インバーター回路と後段インバーター回路と
上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシ
ス回路（Ｑ44，Ｑ46）とを有している。
リシス特性を備えたヒステリシスインバータ回路３０
（具体的には、後述するＱ26やＱ31）は、図２に示すよ
うに、初段インバーター回路と後段インバーター回路と
上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステリシ
ス回路（Ｑ44，Ｑ46）とを有している。
【００９２】このようなヒステリシスインバータ回路３
０（具体的には、後述するＱ26やＱ31）は、後述する充
放電保護回路２０やこれを内蔵するバッテリーパック１
０において過電流検出時の電池電圧変動によって検出の
出力信号が発振しないように過電流検出回路２５に設け
られることが望ましい。
０（具体的には、後述するＱ26やＱ31）は、後述する充
放電保護回路２０やこれを内蔵するバッテリーパック１
０において過電流検出時の電池電圧変動によって検出の
出力信号が発振しないように過電流検出回路２５に設け
られることが望ましい。
【００９３】初段インバーター回路（Ｑ42，Ｑ43）は、
図２に示すように、充放電電位ＶDD（電源電位ＶDD）に
接続された第１ｐチャネルＭＯＳＦＥＴＱ42とバッテリ
ー接地電位Ｖss（接地電位Ｖss）に接続された第１ｎチ
ャネルＭＯＳＦＥＴＱ43とがゲートを共通入力としドレ
インを共通出力として直列に接続された回路構成となっ
ている。
図２に示すように、充放電電位ＶDD（電源電位ＶDD）に
接続された第１ｐチャネルＭＯＳＦＥＴＱ42とバッテリ
ー接地電位Ｖss（接地電位Ｖss）に接続された第１ｎチ
ャネルＭＯＳＦＥＴＱ43とがゲートを共通入力としドレ
インを共通出力として直列に接続された回路構成となっ
ている。
【００９４】また初段インバーター回路（Ｑ42，Ｑ43）
は、図２に示すように、第１ｐチャネルＭＯＳＦＥＴＱ
42のソースと充放電電位ＶDDとの間に上昇ヒステリシス
回路（Ｑ41，Ｑ45）が並列接続され、第１ｎチャネルＭ
ＯＳＦＥＴＱ43のソースとバッテリー接地電位Ｖssとの
間に第１ｎチャネルＭＯＳＦＥＴＱ43のソースとバッテ
リー接地電位Ｖssとの間に下降ヒステリシス回路（Ｑ4
4，Ｑ46）が並列接続された回路構成となっている。
は、図２に示すように、第１ｐチャネルＭＯＳＦＥＴＱ
42のソースと充放電電位ＶDDとの間に上昇ヒステリシス
回路（Ｑ41，Ｑ45）が並列接続され、第１ｎチャネルＭ
ＯＳＦＥＴＱ43のソースとバッテリー接地電位Ｖssとの
間に第１ｎチャネルＭＯＳＦＥＴＱ43のソースとバッテ
リー接地電位Ｖssとの間に下降ヒステリシス回路（Ｑ4
4，Ｑ46）が並列接続された回路構成となっている。
【００９５】このような回路構成によれば、ｐチャネル
ＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリシ
ス抵抗素子Ｑ41の抵抗値を十分大きく設定することによ
り回路規模の拡大や消費電力の増大を伴うことなく上昇
時のスレッショルドレベルＶtHを設定できる集積化に適
した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現できる
ようになるといった効果を奏する。同様の主旨で、ｎチ
ャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて下降ヒス
テリシス抵抗素子Ｑ44の抵抗値を十分大きく設定するこ
とにより回路規模の拡大や消費電力の増大を伴うことな
く下降時のスレッショルドレベルＶtLを設定できる集積
化に適した下降ヒステリシス回路（Ｑ44，Ｑ46）を実現
できるようになるといった効果を奏する。
ＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリシ
ス抵抗素子Ｑ41の抵抗値を十分大きく設定することによ
り回路規模の拡大や消費電力の増大を伴うことなく上昇
時のスレッショルドレベルＶtHを設定できる集積化に適
した上昇ヒステリシス回路（Ｑ41，Ｑ45）を実現できる
ようになるといった効果を奏する。同様の主旨で、ｎチ
ャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて下降ヒス
テリシス抵抗素子Ｑ44の抵抗値を十分大きく設定するこ
とにより回路規模の拡大や消費電力の増大を伴うことな
く下降時のスレッショルドレベルＶtLを設定できる集積
化に適した下降ヒステリシス回路（Ｑ44，Ｑ46）を実現
できるようになるといった効果を奏する。
【００９６】このような回路においては、図２に示すよ
うに、初段インバーター回路（Ｑ42，Ｑ43）に入力され
る論理値の電圧の立ち上がりに応じて活性化された上昇
ヒステリシス回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦ
ＥＴＱ45を介して充放電電位ＶDDに第１ｐチャネルＭＯ
ＳＦＥＴＱ42が接続され、初段インバーター回路（Ｑ4
2，Ｑ43）に入力される論理値の電圧の立ち上がりに応
じて下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャネル
ＭＯＳＦＥＴＱ46が不活性化された状態で下降ヒステリ
シス抵抗素子Ｑ44を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43がバッテリー接地電位Ｖssに接続される回路構成と
なっている。
うに、初段インバーター回路（Ｑ42，Ｑ43）に入力され
る論理値の電圧の立ち上がりに応じて活性化された上昇
ヒステリシス回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦ
ＥＴＱ45を介して充放電電位ＶDDに第１ｐチャネルＭＯ
ＳＦＥＴＱ42が接続され、初段インバーター回路（Ｑ4
2，Ｑ43）に入力される論理値の電圧の立ち上がりに応
じて下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャネル
ＭＯＳＦＥＴＱ46が不活性化された状態で下降ヒステリ
シス抵抗素子Ｑ44を介して第１ｎチャネルＭＯＳＦＥＴ
Ｑ43がバッテリー接地電位Ｖssに接続される回路構成と
なっている。
【００９７】これに依り、回路規模の拡大や消費電力の
増大を伴うことの少ない後段インバーター回路をヒステ
リシスインバータ回路３０（Ｑ26，Ｑ31）の出力段に設
けることにより、初段インバーター回路（Ｑ42，Ｑ43）
に入力される信号の論理値とヒステリシスインバータ回
路３０（Ｑ26，Ｑ31）の出力信号の論理値との整合をと
って初段インバーター回路（Ｑ42，Ｑ43）に入力される
信号の論理値を保持してヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）から出力できるようになるといった効
果を奏する。
増大を伴うことの少ない後段インバーター回路をヒステ
リシスインバータ回路３０（Ｑ26，Ｑ31）の出力段に設
けることにより、初段インバーター回路（Ｑ42，Ｑ43）
に入力される信号の論理値とヒステリシスインバータ回
路３０（Ｑ26，Ｑ31）の出力信号の論理値との整合をと
って初段インバーター回路（Ｑ42，Ｑ43）に入力される
信号の論理値を保持してヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）から出力できるようになるといった効
果を奏する。
【００９８】後段インバーター回路（Ｑ47，Ｑ48）は、
図２に示すように、充放電電位ＶDDに接続された第２ｐ
チャネルＭＯＳＦＥＴＱ47とバッテリー接地電位Ｖssに
接続された第２ｎチャネルＭＯＳＦＥＴＱ48とがゲート
を共通入力としドレインを共通出力として直列に接続さ
れた回路構成となっている。
図２に示すように、充放電電位ＶDDに接続された第２ｐ
チャネルＭＯＳＦＥＴＱ47とバッテリー接地電位Ｖssに
接続された第２ｎチャネルＭＯＳＦＥＴＱ48とがゲート
を共通入力としドレインを共通出力として直列に接続さ
れた回路構成となっている。
【００９９】また上昇ヒステリシス回路（Ｑ41，Ｑ45）
は、図２に示すように、充放電電位ＶDDと第１ｐチャネ
ルＭＯＳＦＥＴＱ42との間に接続され、初段インバータ
ー回路の入力電圧の上昇時の入力電圧スレッショルドレ
ベルＶtHを設定する回路構成となっている。
は、図２に示すように、充放電電位ＶDDと第１ｐチャネ
ルＭＯＳＦＥＴＱ42との間に接続され、初段インバータ
ー回路の入力電圧の上昇時の入力電圧スレッショルドレ
ベルＶtHを設定する回路構成となっている。
【０１００】ここで、上昇ヒステリシス回路（Ｑ41，Ｑ
45）における入力電圧上昇時のスレッショルドレベルＶ
tHは、ｐチャネルＭＯＳＦＥＴＱ42のスレッショルドレ
ベルｐＶthに基づいて設定されることが望ましい。
45）における入力電圧上昇時のスレッショルドレベルＶ
tHは、ｐチャネルＭＯＳＦＥＴＱ42のスレッショルドレ
ベルｐＶthに基づいて設定されることが望ましい。
【０１０１】これに依り、ｐチャネルＭＯＳＦＥＴＱ42
のスレッショルドレベルｐＶthだけに基づいて入力電圧
の上昇時における初段インバーター回路のスレッショル
ドレベルＶtHを回路規模の拡大や消費電力の増大を伴う
ことなく設定できる集積化に適したヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）を実現できるようになると
いった効果を奏する。
のスレッショルドレベルｐＶthだけに基づいて入力電圧
の上昇時における初段インバーター回路のスレッショル
ドレベルＶtHを回路規模の拡大や消費電力の増大を伴う
ことなく設定できる集積化に適したヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）を実現できるようになると
いった効果を奏する。
【０１０２】上昇ヒステリシス回路（Ｑ41，Ｑ45）は、
ｐチャネルＭＯＳＦＥＴＱ45と上昇ヒステリシス抵抗素
子Ｑ41とが並列に接続された回路構成となっている。本
実施形態では、このような回路構成において、回路規模
の拡大や消費電力の増大を伴うことの少ないｐチャネル
ＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリシ
ス抵抗素子Ｑ41の抵抗値を十分大きく設定することが望
ましい。
ｐチャネルＭＯＳＦＥＴＱ45と上昇ヒステリシス抵抗素
子Ｑ41とが並列に接続された回路構成となっている。本
実施形態では、このような回路構成において、回路規模
の拡大や消費電力の増大を伴うことの少ないｐチャネル
ＭＯＳＦＥＴＱ45のＯＮ抵抗値に比べて上昇ヒステリシ
ス抵抗素子Ｑ41の抵抗値を十分大きく設定することが望
ましい。
【０１０３】これに依り、初段インバーター回路（Ｑ4
2，Ｑ43）の入力電圧の上昇時に、活性化された上昇ヒ
ステリシス回路（Ｑ41，Ｑ45）を介して充放電電位ＶDD
に第１ｐチャネルＭＯＳＦＥＴＱ42が接続された場合
に、ｐチャネルＭＯＳＦＥＴＱ42のスレッショルドレベ
ルｐＶthだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルＶtHを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
2，Ｑ43）の入力電圧の上昇時に、活性化された上昇ヒ
ステリシス回路（Ｑ41，Ｑ45）を介して充放電電位ＶDD
に第１ｐチャネルＭＯＳＦＥＴＱ42が接続された場合
に、ｐチャネルＭＯＳＦＥＴＱ42のスレッショルドレベ
ルｐＶthだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルＶtHを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
【０１０４】また、図２に示すように、後段インバータ
ー回路（Ｑ47，Ｑ48）の共通入力は初段インバーター回
路（Ｑ42，Ｑ43）の共通出力に接続され、後段インバー
ター回路（Ｑ47，Ｑ48）の共通出力は上昇ヒステリシス
回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴＱ45のゲ
ート及び下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャ
ネルＭＯＳＦＥＴＱ46のゲートに接続され、初段インバ
ーター回路（Ｑ42，Ｑ43）から出力される論理値を反転
した論理値が後段インバーター回路（Ｑ47，Ｑ48）から
出力される回路構成となっている。
ー回路（Ｑ47，Ｑ48）の共通入力は初段インバーター回
路（Ｑ42，Ｑ43）の共通出力に接続され、後段インバー
ター回路（Ｑ47，Ｑ48）の共通出力は上昇ヒステリシス
回路（Ｑ41，Ｑ45）のｐチャネルＭＯＳＦＥＴＱ45のゲ
ート及び下降ヒステリシス回路（Ｑ44，Ｑ46）のｎチャ
ネルＭＯＳＦＥＴＱ46のゲートに接続され、初段インバ
ーター回路（Ｑ42，Ｑ43）から出力される論理値を反転
した論理値が後段インバーター回路（Ｑ47，Ｑ48）から
出力される回路構成となっている。
【０１０５】下降ヒステリシス回路（Ｑ44，Ｑ46）は、
バッテリー接地電位Ｖssと第１ｎチャネルＭＯＳＦＥＴ
Ｑ43との間に接続され、初段インバーター回路の入力電
圧の下降時の入力電圧スレッショルドレベルＶtLを設定
する回路構成となっている。
バッテリー接地電位Ｖssと第１ｎチャネルＭＯＳＦＥＴ
Ｑ43との間に接続され、初段インバーター回路の入力電
圧の下降時の入力電圧スレッショルドレベルＶtLを設定
する回路構成となっている。
【０１０６】ここで、下降ヒステリシス回路（Ｑ44，Ｑ
46）における入力電圧下降時のスレッショルドレベルＶ
tLは、ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレ
ベルｎＶthとバッテリー接地電位Ｖssとの和に基づいて
設定されることが望ましい。
46）における入力電圧下降時のスレッショルドレベルＶ
tLは、ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレ
ベルｎＶthとバッテリー接地電位Ｖssとの和に基づいて
設定されることが望ましい。
【０１０７】これに依り、バッテリー接地電位Ｖssは一
定電位であるので、第１ｎチャネルＭＯＳＦＥＴＱ43の
スレッショルドレベルｎＶthだけに基づいて入力電圧の
下降時における初段インバーター回路のスレッショルド
レベルＶtLを回路規模の拡大や消費電力の増大を伴うこ
となく設定できる集積化に適したヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を実現できるようになるとい
った効果を奏する。
定電位であるので、第１ｎチャネルＭＯＳＦＥＴＱ43の
スレッショルドレベルｎＶthだけに基づいて入力電圧の
下降時における初段インバーター回路のスレッショルド
レベルＶtLを回路規模の拡大や消費電力の増大を伴うこ
となく設定できる集積化に適したヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を実現できるようになるとい
った効果を奏する。
【０１０８】また下降ヒステリシス回路（Ｑ44，Ｑ46）
は、ｎチャネルＭＯＳＦＥＴＱ46と下降ヒステリシス抵
抗素子Ｑ44とが並列に接続された回路構成となってい
る。
は、ｎチャネルＭＯＳＦＥＴＱ46と下降ヒステリシス抵
抗素子Ｑ44とが並列に接続された回路構成となってい
る。
【０１０９】本実施形態では、このような回路構成にお
いて、回路規模の拡大や消費電力の増大を伴うことの少
ないｎチャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて
下降ヒステリシス抵抗素子Ｑ44の抵抗値を十分大きく設
定することが望ましい。
いて、回路規模の拡大や消費電力の増大を伴うことの少
ないｎチャネルＭＯＳＦＥＴＱ46のＯＮ抵抗値に比べて
下降ヒステリシス抵抗素子Ｑ44の抵抗値を十分大きく設
定することが望ましい。
【０１１０】これに依り、初段インバーター回路の入力
電圧の下降時に、活性化された下降ヒステリシス回路
（Ｑ44，Ｑ46）を介してバッテリー接地電位Ｖssに第１
ｎチャネルＭＯＳＦＥＴＱ43が接続された場合に、この
第１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベ
ルｎＶthだけに基づいて入力電圧の下降時における初段
インバーター回路のスレッショルドレベルＶtLを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
電圧の下降時に、活性化された下降ヒステリシス回路
（Ｑ44，Ｑ46）を介してバッテリー接地電位Ｖssに第１
ｎチャネルＭＯＳＦＥＴＱ43が接続された場合に、この
第１ｎチャネルＭＯＳＦＥＴＱ43のスレッショルドレベ
ルｎＶthだけに基づいて入力電圧の下降時における初段
インバーター回路のスレッショルドレベルＶtLを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
【０１１１】更に詳しく、ヒステリシスインバータ回路
３０（Ｑ26，Ｑ31）の動作を説明する。
３０（Ｑ26，Ｑ31）の動作を説明する。
【０１１２】入力Ｉｎが論理値Ｌの時、出力Ｏｕｔも論
理値Ｌに遷移し、この時、ｐチャネルＭＯＳＦＥＴＱ45
は活性化しており、ｎチャネルＭＯＳＦＥＴＱ46は不活
性化している。
理値Ｌに遷移し、この時、ｐチャネルＭＯＳＦＥＴＱ45
は活性化しており、ｎチャネルＭＯＳＦＥＴＱ46は不活
性化している。
【０１１３】上昇ヒステリシス抵抗素子Ｑ41よりｐチャ
ネルＭＯＳＦＥＴＱ45の活性化抵抗を十分小さくし、下
降ヒステリシス抵抗素子Ｑ44よりｎチャネルＭＯＳＦＥ
ＴＱ46の活性化抵抗を十分小さくしておけば、初段イン
バーター回路（Ｑ42，Ｑ43）は、ｐチャネルＭＯＳＦＥ
ＴＱ45，42，ｎチャネルＭＯＳＦＥＴＱ43、下降ヒステ
リシス抵抗素子Ｑ44で構成されていることになり、スレ
ッショルドレベルは、ｐチャネルＭＯＳＦＥＴＱ42のＶ
thにほぼなる。
ネルＭＯＳＦＥＴＱ45の活性化抵抗を十分小さくし、下
降ヒステリシス抵抗素子Ｑ44よりｎチャネルＭＯＳＦＥ
ＴＱ46の活性化抵抗を十分小さくしておけば、初段イン
バーター回路（Ｑ42，Ｑ43）は、ｐチャネルＭＯＳＦＥ
ＴＱ45，42，ｎチャネルＭＯＳＦＥＴＱ43、下降ヒステ
リシス抵抗素子Ｑ44で構成されていることになり、スレ
ッショルドレベルは、ｐチャネルＭＯＳＦＥＴＱ42のＶ
thにほぼなる。
【０１１４】同様に、Ｉｎが論理値Ｈの時は、Ｏｕｔが
論理値ＨでｐチャネルＭＯＳＦＥＴＱ45は不活性化して
おり、ｎチャネルＭＯＳＦＥＴＱ46は活性化しているの
で、初段インバーター回路（Ｑ42，Ｑ43）は、上昇ヒス
テリシス抵抗素子Ｑ41、ｐチャネルＭＯＳＦＥＴＱ42，
ｎチャネルＭＯＳＦＥＴＱ43，46で構成されていること
になり、スレッショルドレベルは、ｎチャネルＭＯＳＦ
ＥＴＱ43のＶtHの値にほぼ一致する。
論理値ＨでｐチャネルＭＯＳＦＥＴＱ45は不活性化して
おり、ｎチャネルＭＯＳＦＥＴＱ46は活性化しているの
で、初段インバーター回路（Ｑ42，Ｑ43）は、上昇ヒス
テリシス抵抗素子Ｑ41、ｐチャネルＭＯＳＦＥＴＱ42，
ｎチャネルＭＯＳＦＥＴＱ43，46で構成されていること
になり、スレッショルドレベルは、ｎチャネルＭＯＳＦ
ＥＴＱ43のＶtHの値にほぼ一致する。
【０１１５】従って、図２に示すヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）のスレッショルドＶtH，ＶtL
は ＶtH＝充放電電位ＶDD−｜ｐチャネルＭＯＳＦＥＴのス
レッショルドレベルｐＶth｜、 ＶtL＝バッテリー接地電位Ｖss＋ｎチャネルＭＯＳＦＥ
ＴのスレッショルドレベルｎＶth となり、ヒステリシス巾（ＶtHとＶtLとの差）を十分取
ることができ、発振防止に有効なヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を構成することができる。も
ちろん他の回路構成のヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）を使用しても同様である。
タ回路３０（Ｑ26，Ｑ31）のスレッショルドＶtH，ＶtL
は ＶtH＝充放電電位ＶDD−｜ｐチャネルＭＯＳＦＥＴのス
レッショルドレベルｐＶth｜、 ＶtL＝バッテリー接地電位Ｖss＋ｎチャネルＭＯＳＦＥ
ＴのスレッショルドレベルｎＶth となり、ヒステリシス巾（ＶtHとＶtLとの差）を十分取
ることができ、発振防止に有効なヒステリシスインバー
タ回路３０（Ｑ26，Ｑ31）を構成することができる。も
ちろん他の回路構成のヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）を使用しても同様である。
【０１１６】図３は、ヒステリシスインバータ回路３０
（Ｑ26，Ｑ31）における初段インバーター回路の入力電
圧の上昇時の入力電圧スレッショルドレベルＶtHを設定
する動作を説明するためのグラフである。過電流検出回
路２５において、過電流が流れて充電器接地電位Ｖ−が
Ｖrefよりも高くなると、コンパレータＱ21が反転す
る。これによって、ディレイ回路２６内のコンデンサー
Ｃ2が定電流源Ｑ24からの定電流Ｉで充電され、図３の
ａのノードの電位が徐々に上がっていきヒステリシスイ
ンバータＱ26のスレッショルドレベルに達すると、ヒス
テリシスインバータＱ26の出力が反転し、放電信号出力
端子Ｄoutが論理値Ｌとなる。
（Ｑ26，Ｑ31）における初段インバーター回路の入力電
圧の上昇時の入力電圧スレッショルドレベルＶtHを設定
する動作を説明するためのグラフである。過電流検出回
路２５において、過電流が流れて充電器接地電位Ｖ−が
Ｖrefよりも高くなると、コンパレータＱ21が反転す
る。これによって、ディレイ回路２６内のコンデンサー
Ｃ2が定電流源Ｑ24からの定電流Ｉで充電され、図３の
ａのノードの電位が徐々に上がっていきヒステリシスイ
ンバータＱ26のスレッショルドレベルに達すると、ヒス
テリシスインバータＱ26の出力が反転し、放電信号出力
端子Ｄoutが論理値Ｌとなる。
【０１１７】ヒステリシスインバータ回路３０（Ｑ26，
Ｑ31）は、図３に示すように、初段インバーター回路
（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性化（ＯＮ）
された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して充
放電電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が接続
されると同時に、不活性化（ＯＦＦ）された下降ヒステ
リシス回路（Ｑ44，Ｑ46）と下降ヒステリシス抵抗素子
Ｑ44とを介して第１ｎチャネルＭＯＳＦＥＴＱ43がバッ
テリー接地電位Ｖssに接続されるような回路構成となっ
ている。
Ｑ31）は、図３に示すように、初段インバーター回路
（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性化（ＯＮ）
された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して充
放電電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が接続
されると同時に、不活性化（ＯＦＦ）された下降ヒステ
リシス回路（Ｑ44，Ｑ46）と下降ヒステリシス抵抗素子
Ｑ44とを介して第１ｎチャネルＭＯＳＦＥＴＱ43がバッ
テリー接地電位Ｖssに接続されるような回路構成となっ
ている。
【０１１８】更に詳しくヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）の動作を説明する。
０（Ｑ26，Ｑ31）の動作を説明する。
【０１１９】充放電電位ＶDDはバッテリーセル１２の電
圧であり、過電流が流れると、バッテリーセル１２の内
部インピーダンスによって、充放電電位ＶDD電圧が図３
の様に下がる。この瞬間に後述するコンデンサーＣ2
（図５参照）に充電電流が流れ始め、ａのノードは図３
の様に上昇する。
圧であり、過電流が流れると、バッテリーセル１２の内
部インピーダンスによって、充放電電位ＶDD電圧が図３
の様に下がる。この瞬間に後述するコンデンサーＣ2
（図５参照）に充電電流が流れ始め、ａのノードは図３
の様に上昇する。
【０１２０】そして、図３に示すように、ヒステリシス
インバータ回路３０（Ｑ26，Ｑ31）のスレッショルドＶ
tHに達すると、放電信号出力端子Ｄoutが論理値Ｌに遷
移し、図１の放電用トランジスタＱ１を不活性化させる
為、放電電流が流れなくなり、充放電電位ＶDD電圧は急
激に上昇する。
インバータ回路３０（Ｑ26，Ｑ31）のスレッショルドＶ
tHに達すると、放電信号出力端子Ｄoutが論理値Ｌに遷
移し、図１の放電用トランジスタＱ１を不活性化させる
為、放電電流が流れなくなり、充放電電位ＶDD電圧は急
激に上昇する。
【０１２１】この時に、図３に示すように、ヒステリシ
スインバータ回路３０（Ｑ26，Ｑ31）の代わりにスレッ
ショルドが１レベルのインバータを使用すると、図３の
様に充放電電位ＶDDが急激に上昇した時、スレッショル
ドレベルＶtHも上昇するので、ノードａの電圧は再びス
レッショルドＶtHより下がってしまい放電信号出力端子
Ｄoutが再び論理値Ｈになり、放電電流が流れ、充放電
電位ＶDDが下がる。これを繰り返すことによって発振し
てしまう。
スインバータ回路３０（Ｑ26，Ｑ31）の代わりにスレッ
ショルドが１レベルのインバータを使用すると、図３の
様に充放電電位ＶDDが急激に上昇した時、スレッショル
ドレベルＶtHも上昇するので、ノードａの電圧は再びス
レッショルドＶtHより下がってしまい放電信号出力端子
Ｄoutが再び論理値Ｈになり、放電電流が流れ、充放電
電位ＶDDが下がる。これを繰り返すことによって発振し
てしまう。
【０１２２】ヒステリシスインバータ回路３０（Ｑ26，
Ｑ31）を使用することによって、放電信号出力端子Ｄou
tが論理値Ｌに遷移して、充放電電位ＶDDが上昇する時
に、スレッショルドレベルがＶtHからＶtLに移行するの
で、ａの電圧は確実にスレッショルドレベルＶtLよりも
高くなり、放電信号出力端子Ｄoutが論理値Ｌで安定す
る。短絡検出回路２４が動作する場合も同様である。
Ｑ31）を使用することによって、放電信号出力端子Ｄou
tが論理値Ｌに遷移して、充放電電位ＶDDが上昇する時
に、スレッショルドレベルがＶtHからＶtLに移行するの
で、ａの電圧は確実にスレッショルドレベルＶtLよりも
高くなり、放電信号出力端子Ｄoutが論理値Ｌで安定す
る。短絡検出回路２４が動作する場合も同様である。
【０１２３】このような回路構成によれば、初段インバ
ーター回路（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性
化された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して
充放電電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が接
続されることにより、ｐチャネルＭＯＳＦＥＴＱ42のス
レッショルドレベルｐＶthだけに基づいて入力電圧の上
昇時における初段インバーター回路（Ｑ42，Ｑ43）のス
レッショルドレベルＶtHを回路規模の拡大や消費電力の
増大を伴うことなく設定できる集積化に適した回路を実
現できるようになるといった効果を奏する。
ーター回路（Ｑ42，Ｑ43）の入力電圧の上昇時に、活性
化された上昇ヒステリシス回路（Ｑ41，Ｑ45）を介して
充放電電位ＶDDに第１ｐチャネルＭＯＳＦＥＴＱ42が接
続されることにより、ｐチャネルＭＯＳＦＥＴＱ42のス
レッショルドレベルｐＶthだけに基づいて入力電圧の上
昇時における初段インバーター回路（Ｑ42，Ｑ43）のス
レッショルドレベルＶtHを回路規模の拡大や消費電力の
増大を伴うことなく設定できる集積化に適した回路を実
現できるようになるといった効果を奏する。
【０１２４】図４は、短絡検出時における、スレッショ
ルドレベルと充電器接地電位Ｖ−との関係を説明するた
めのグラフである。
ルドレベルと充電器接地電位Ｖ−との関係を説明するた
めのグラフである。
【０１２５】初段インバーター回路（Ｑ42，Ｑ43）の入
力電圧の下降時に、図４に示すように、不活性化された
上昇ヒステリシス回路（Ｑ41，Ｑ45）と上昇ヒステリシ
ス抵抗素子Ｑ41とを介して充放電電位ＶDDに第１ｐチャ
ネルＭＯＳＦＥＴＱ42が接続されると同時に、活性化さ
れた下降ヒステリシス回路（Ｑ44，Ｑ46）を介して第１
ｎチャネルＭＯＳＦＥＴＱ43がバッテリー接地電位Ｖss
に接続されるような回路構成となっている。
力電圧の下降時に、図４に示すように、不活性化された
上昇ヒステリシス回路（Ｑ41，Ｑ45）と上昇ヒステリシ
ス抵抗素子Ｑ41とを介して充放電電位ＶDDに第１ｐチャ
ネルＭＯＳＦＥＴＱ42が接続されると同時に、活性化さ
れた下降ヒステリシス回路（Ｑ44，Ｑ46）を介して第１
ｎチャネルＭＯＳＦＥＴＱ43がバッテリー接地電位Ｖss
に接続されるような回路構成となっている。
【０１２６】更に詳しくヒステリシスインバータ回路３
０（Ｑ26，Ｑ31）の動作を説明する。
０（Ｑ26，Ｑ31）の動作を説明する。
【０１２７】充電器接地電位Ｖ−レベルが図３の短絡検
出回路２４のヒステリシスインバータＱ36のスレッショ
ルドレベルを越えると、瞬間的に放電信号出力端子Ｄou
tを論理値Ｌにして、電流が流れないようにする。
出回路２４のヒステリシスインバータＱ36のスレッショ
ルドレベルを越えると、瞬間的に放電信号出力端子Ｄou
tを論理値Ｌにして、電流が流れないようにする。
【０１２８】この時の電圧波形が図４である。負荷を短
絡すると、充電器接地電位Ｖ−のレベルが図４のように
上昇すると同時に、充放電電位ＶDDが急激に下がる。
絡すると、充電器接地電位Ｖ−のレベルが図４のように
上昇すると同時に、充放電電位ＶDDが急激に下がる。
【０１２９】充電器接地電位Ｖ−がヒステリシスインバ
ータＱ36のスレッショルドＶtHに達した時点で放電信号
出力端子Ｄoutが論理値Ｌに遷移し、充放電電位ＶDD電
圧が上昇するが、ヒステリシスインバータＱ36のスレッ
ショルドレベルがＶtLに移行するので、同様に発振は起
こらない。
ータＱ36のスレッショルドＶtHに達した時点で放電信号
出力端子Ｄoutが論理値Ｌに遷移し、充放電電位ＶDD電
圧が上昇するが、ヒステリシスインバータＱ36のスレッ
ショルドレベルがＶtLに移行するので、同様に発振は起
こらない。
【０１３０】このような回路構成によれば、初段インバ
ーター回路（Ｑ42，Ｑ43）の入力電圧の下降時に、活性
化された下降ヒステリシス回路（Ｑ44，Ｑ46）を介して
第１ｎチャネルＭＯＳＦＥＴＱ43がバッテリー接地電位
Ｖssに接続されることにより、この第１ｎチャネルＭＯ
ＳＦＥＴＱ43のスレッショルドレベルｎＶthだけに基づ
いて入力電圧の下降時における初段インバーター回路の
スレッショルドレベルＶtLを回路規模の拡大や消費電力
の増大を伴うことなく設定できる集積化に適した回路を
実現できるようになるといった効果を奏する。
ーター回路（Ｑ42，Ｑ43）の入力電圧の下降時に、活性
化された下降ヒステリシス回路（Ｑ44，Ｑ46）を介して
第１ｎチャネルＭＯＳＦＥＴＱ43がバッテリー接地電位
Ｖssに接続されることにより、この第１ｎチャネルＭＯ
ＳＦＥＴＱ43のスレッショルドレベルｎＶthだけに基づ
いて入力電圧の下降時における初段インバーター回路の
スレッショルドレベルＶtLを回路規模の拡大や消費電力
の増大を伴うことなく設定できる集積化に適した回路を
実現できるようになるといった効果を奏する。
【０１３１】以上説明したように、ヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）によれば、ラッチ機能付コ
ンパレータＡ２２に比べて簡便な回路構成を有し、回路
規模がコンパクトで、チップ面積が小さく、消費電力が
少なく、リチウムイオンバッテリー１２の消耗を軽減で
きる上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステ
リシス回路（Ｑ44，Ｑ46）を用いてヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）を実現できるようになると
いった効果を奏する。
ータ回路３０（Ｑ26，Ｑ31）によれば、ラッチ機能付コ
ンパレータＡ２２に比べて簡便な回路構成を有し、回路
規模がコンパクトで、チップ面積が小さく、消費電力が
少なく、リチウムイオンバッテリー１２の消耗を軽減で
きる上昇ヒステリシス回路（Ｑ41，Ｑ45）と下降ヒステ
リシス回路（Ｑ44，Ｑ46）を用いてヒステリシスインバ
ータ回路３０（Ｑ26，Ｑ31）を実現できるようになると
いった効果を奏する。
【０１３２】過放電検出回路２７は、リチウムイオンバ
ッテリー１２を充電する充電器１４の充電電位に接続さ
れ、リチウムイオンバッテリー１２の放電状態を監視す
ると同時に、過放電状態を検知した際に過放電検出信号
２７ａ（過放電検出時論理値Ｌ）を生成する機能を有し
ている。
ッテリー１２を充電する充電器１４の充電電位に接続さ
れ、リチウムイオンバッテリー１２の放電状態を監視す
ると同時に、過放電状態を検知した際に過放電検出信号
２７ａ（過放電検出時論理値Ｌ）を生成する機能を有し
ている。
【０１３３】このような過放電検出回路２７を設けるこ
とにより、リチウムイオンバッテリー１２の放電状態を
監視して過放電状態を検知した際に過放電検出信号２７
ａを生成できるようになる。
とにより、リチウムイオンバッテリー１２の放電状態を
監視して過放電状態を検知した際に過放電検出信号２７
ａを生成できるようになる。
【０１３４】レベルシフト回路２３は、図６に示すよう
に、リチウムイオンバッテリー１２を充電する充電器１
４の充電電位に接続され、バッテリー接地電位Ｖssを充
電器接地電位Ｖ−にシフトして充電制御信号２３ａを生
成する機能を有している。
に、リチウムイオンバッテリー１２を充電する充電器１
４の充電電位に接続され、バッテリー接地電位Ｖssを充
電器接地電位Ｖ−にシフトして充電制御信号２３ａを生
成する機能を有している。
【０１３５】このように、レベルシフト回路２３は充電
器１４の充電電位に接続されているので、充電器１４が
充電電位に接続された際に充電器１４から電力の供給を
受けて動作可能となり充電制御信号２３ａを生成できる
ようになる。すなわち、リチウムイオンバッテリー１２
に充放電保護ＩＣ２０を動作させるだけの電力を供給す
る能力が無くなってしまった場合であっても充電器１４
が充電電位に接続されればレベルシフト回路２３が動作
可能状態となって充電制御信号２３ａを生成できるよう
になり、リチウムイオンバッテリー１２の電池電圧が動
作可能電圧を下回ってしまった場合であっても充電器１
４の接続によって確実な充電制御を実行する機能を実現
できるようになる。その結果、充電制御信号２３ａを用
いて充電用トランジスタＱ2を制御してリチウムイオン
バッテリー１２の充電制御ができるようになり、充放電
保護ＩＣ２０を動作させるだけの電力の供給する能力を
リチウムイオンバッテリー１２において復帰させること
ができるようになるといった効果を奏する。更に、ヒス
テリシスインバータ回路Ｑ26を設けることで、ラッチ機
能付コンパレータＡ２２に比べて簡便な回路構成で、か
つコンパクトな回路規模、小さいチップ面積、リチウム
イオンバッテリー１２の消耗を軽減した少ない消費電力
でこのような充電制御機能を有するレベルシフト回路２
３を実現できるようになる。
器１４の充電電位に接続されているので、充電器１４が
充電電位に接続された際に充電器１４から電力の供給を
受けて動作可能となり充電制御信号２３ａを生成できる
ようになる。すなわち、リチウムイオンバッテリー１２
に充放電保護ＩＣ２０を動作させるだけの電力を供給す
る能力が無くなってしまった場合であっても充電器１４
が充電電位に接続されればレベルシフト回路２３が動作
可能状態となって充電制御信号２３ａを生成できるよう
になり、リチウムイオンバッテリー１２の電池電圧が動
作可能電圧を下回ってしまった場合であっても充電器１
４の接続によって確実な充電制御を実行する機能を実現
できるようになる。その結果、充電制御信号２３ａを用
いて充電用トランジスタＱ2を制御してリチウムイオン
バッテリー１２の充電制御ができるようになり、充放電
保護ＩＣ２０を動作させるだけの電力の供給する能力を
リチウムイオンバッテリー１２において復帰させること
ができるようになるといった効果を奏する。更に、ヒス
テリシスインバータ回路Ｑ26を設けることで、ラッチ機
能付コンパレータＡ２２に比べて簡便な回路構成で、か
つコンパクトな回路規模、小さいチップ面積、リチウム
イオンバッテリー１２の消耗を軽減した少ない消費電力
でこのような充電制御機能を有するレベルシフト回路２
３を実現できるようになる。
【０１３６】更にレベルシフト回路２３は、図６に示す
ように、ソースとゲートとが飽和結線されて定電流源と
して動作するデプレション型のｎチャネルトランジスタ
Ｑ4のドレインとエンハンスメント型のｐチャネルトラ
ンジスタＱ3のドレインとが直列に接続され、デプレシ
ョン型のｎチャネルトランジスタＱ4のソースが充電器
接地電位Ｖ−に接続され、エンハンスメント型のｐチャ
ネルトランジスタＱ3のソースが充放電電位ＶDDである
充放電電位ＶDDに接続された回路構成となっている。
ように、ソースとゲートとが飽和結線されて定電流源と
して動作するデプレション型のｎチャネルトランジスタ
Ｑ4のドレインとエンハンスメント型のｐチャネルトラ
ンジスタＱ3のドレインとが直列に接続され、デプレシ
ョン型のｎチャネルトランジスタＱ4のソースが充電器
接地電位Ｖ−に接続され、エンハンスメント型のｐチャ
ネルトランジスタＱ3のソースが充放電電位ＶDDである
充放電電位ＶDDに接続された回路構成となっている。
【０１３７】このような回路構成によれば、コンパクト
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー１２の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のｐチャネルトランジスタＱ3のソース
が充電器１４の充電電位である充放電電位ＶDDに接続さ
れているので論理値Ｌの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力に好適なデプレション型のｎチャネ
ルトランジスタＱ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路２３は動作可能状態となるこ
とができる結果、充電器１４が充電電位に接続された際
であっても充電器１４から電力の供給を受けて動作可能
となり充電制御信号２３ａを生成できるようになる。す
なわち、リチウムイオンバッテリー１２に充放電保護Ｉ
Ｃ２０を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器１４が充電電位に接
続されればレベルシフト回路２３が動作可能状態となっ
て充電制御信号２３ａを生成できるようになり、リチウ
ムイオンバッテリー１２の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器１４の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号２３ａを用いて充電用トラ
ンジスタＱ2を制御してリチウムイオンバッテリー１２
の充電制御ができるようになり、充放電保護ＩＣ２０を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー１２において復帰させることができるように
なるといった効果を奏する。
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー１２の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のｐチャネルトランジスタＱ3のソース
が充電器１４の充電電位である充放電電位ＶDDに接続さ
れているので論理値Ｌの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力に好適なデプレション型のｎチャネ
ルトランジスタＱ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路２３は動作可能状態となるこ
とができる結果、充電器１４が充電電位に接続された際
であっても充電器１４から電力の供給を受けて動作可能
となり充電制御信号２３ａを生成できるようになる。す
なわち、リチウムイオンバッテリー１２に充放電保護Ｉ
Ｃ２０を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器１４が充電電位に接
続されればレベルシフト回路２３が動作可能状態となっ
て充電制御信号２３ａを生成できるようになり、リチウ
ムイオンバッテリー１２の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器１４の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号２３ａを用いて充電用トラ
ンジスタＱ2を制御してリチウムイオンバッテリー１２
の充電制御ができるようになり、充放電保護ＩＣ２０を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー１２において復帰させることができるように
なるといった効果を奏する。
【０１３８】過放電検出回路２７は、リチウムイオンバ
ッテリー１２の過放電状態に応じて活性化された際に充
電器接地電位Ｖ−を充放電電位ＶDDに接続するプルアッ
プトランジスタ（図示せず）を有している。
ッテリー１２の過放電状態に応じて活性化された際に充
電器接地電位Ｖ−を充放電電位ＶDDに接続するプルアッ
プトランジスタ（図示せず）を有している。
【０１３９】これに依り、リチウムイオンバッテリー１
２が過放電検出電圧以下になった際に放電用トランジス
タＱ1が不活性化され、携帯電話１４が接続されている
場合はその携帯電話１４で、また携帯電話１４が接続さ
れていなくても、プルアップトランジスタによって充放
電電位ＶDDまで充電器接地電位Ｖ−を上昇させることが
できるようになる。その結果、短絡検出回路２４のヒス
テリシスインバータが反転され短絡検出状態となって短
絡検出信号２４ａが生成され、同時に短絡検出信号２４
ａを用いて充放電保護ＩＣ２０の全回路を停止させて消
費電流を０に低減させるスタンバイ機能を過放電検出回
路２７に付加できるようになる。これにより、回路規模
やチップ面積のコンパクト化、リチウムイオンバッテリ
ー１２の消耗の軽減化を更に進めることができるように
なる。
２が過放電検出電圧以下になった際に放電用トランジス
タＱ1が不活性化され、携帯電話１４が接続されている
場合はその携帯電話１４で、また携帯電話１４が接続さ
れていなくても、プルアップトランジスタによって充放
電電位ＶDDまで充電器接地電位Ｖ−を上昇させることが
できるようになる。その結果、短絡検出回路２４のヒス
テリシスインバータが反転され短絡検出状態となって短
絡検出信号２４ａが生成され、同時に短絡検出信号２４
ａを用いて充放電保護ＩＣ２０の全回路を停止させて消
費電流を０に低減させるスタンバイ機能を過放電検出回
路２７に付加できるようになる。これにより、回路規模
やチップ面積のコンパクト化、リチウムイオンバッテリ
ー１２の消耗の軽減化を更に進めることができるように
なる。
【０１４０】このように、ヒステリシスインバータ回路
Ｑ26を有するディレイ回路２６を設けることにより、過
放電検出信号２７ａを前述のヒステリシスインバータ回
路Ｑ26に入力できるようになり、その結果、上昇時の入
力電圧スレッショルドレベルＶtHと下降時の入力電圧ス
レッショルドレベルＶtLとで特定できるヒステリシス特
性を有するディレイ信号２６ａを生成できるようにな
る。このようなヒステリシス特性をディレイ信号２６ａ
に付与することにより、過電流検出時の発振防止機能を
実現できるようになり、ディレイ信号２６ａを用いて放
電電流の制御を行う放電用トランジスタＱ1の過電流検
出時の発振防止機能を実現できるようになる。更に、ヒ
ステリシスインバータ回路Ｑ26を設けることで、ラッチ
機能付コンパレータＡ２２に比べて簡便な回路構成で、
かつコンパクトな回路規模、小さいチップ面積、リチウ
ムイオンバッテリー１２の消耗を軽減した少ない消費電
力でこのような発振防止機能を有するディレイ回路２６
を実現できるようになる。
Ｑ26を有するディレイ回路２６を設けることにより、過
放電検出信号２７ａを前述のヒステリシスインバータ回
路Ｑ26に入力できるようになり、その結果、上昇時の入
力電圧スレッショルドレベルＶtHと下降時の入力電圧ス
レッショルドレベルＶtLとで特定できるヒステリシス特
性を有するディレイ信号２６ａを生成できるようにな
る。このようなヒステリシス特性をディレイ信号２６ａ
に付与することにより、過電流検出時の発振防止機能を
実現できるようになり、ディレイ信号２６ａを用いて放
電電流の制御を行う放電用トランジスタＱ1の過電流検
出時の発振防止機能を実現できるようになる。更に、ヒ
ステリシスインバータ回路Ｑ26を設けることで、ラッチ
機能付コンパレータＡ２２に比べて簡便な回路構成で、
かつコンパクトな回路規模、小さいチップ面積、リチウ
ムイオンバッテリー１２の消耗を軽減した少ない消費電
力でこのような発振防止機能を有するディレイ回路２６
を実現できるようになる。
【０１４１】過充電検出回路２２は、リチウムイオンバ
ッテリー１２を充電する充電器１４のバッテリー接地電
位Ｖssに接続され、リチウムイオンバッテリー１２の充
電状態を監視すると同時に、過充電状態を検知した際に
過充電検出信号２２ａ（充電可能時論理値Ｈ）を生成す
る機能を有している。なお、過充電検出回路２２は、リ
チウムイオンバッテリー１２の充電可能状態に応じて活
性化された際に充電器接地電位Ｖ−をバッテリー接地電
位Ｖssに接続するプルダウントランジスタ（図示せず）
を有しててもよい。このような過充電検出回路２２を用
いることにより、リチウムイオンバッテリー１２の充電
可能状態と過充電状態とを区別して検知できるようにな
る。
ッテリー１２を充電する充電器１４のバッテリー接地電
位Ｖssに接続され、リチウムイオンバッテリー１２の充
電状態を監視すると同時に、過充電状態を検知した際に
過充電検出信号２２ａ（充電可能時論理値Ｈ）を生成す
る機能を有している。なお、過充電検出回路２２は、リ
チウムイオンバッテリー１２の充電可能状態に応じて活
性化された際に充電器接地電位Ｖ−をバッテリー接地電
位Ｖssに接続するプルダウントランジスタ（図示せず）
を有しててもよい。このような過充電検出回路２２を用
いることにより、リチウムイオンバッテリー１２の充電
可能状態と過充電状態とを区別して検知できるようにな
る。
【０１４２】図５は、図１の短絡検出回路２４、過電流
検出回路２５及びディレイ２６の回路構成を説明するた
めの回路図である。
検出回路２５及びディレイ２６の回路構成を説明するた
めの回路図である。
【０１４３】短絡検出回路２４は、図５に示すように、
充電器接地電位Ｖ−に接続されたヒステリシスインバー
タ回路Ｑ31を備え、ヒステリシスインバータ回路Ｑ31が
充電器接地電位Ｖ−の電位を監視すると同時に、短絡状
態を検知した際に短絡検出信号２４ａを生成する機能を
有している。
充電器接地電位Ｖ−に接続されたヒステリシスインバー
タ回路Ｑ31を備え、ヒステリシスインバータ回路Ｑ31が
充電器接地電位Ｖ−の電位を監視すると同時に、短絡状
態を検知した際に短絡検出信号２４ａを生成する機能を
有している。
【０１４４】このように、ヒステリシスインバータ回路
Ｑ31を有する短絡検出回路２４を設けることにより、充
電器接地電位Ｖ−の電位をを前述のヒステリシスインバ
ータ回路Ｑ31に入力できるようになり、その結果、上昇
時の入力電圧スレッショルドレベルＶtHと下降時の入力
電圧スレッショルドレベルＶtLとで特定できるヒステリ
シス特性を有する短絡検出信号２４ａを生成できるよう
になる。このようなヒステリシス特性を短絡検出信号２
４ａに付与することにより、短絡検出状態における過電
流検出時の発振防止機能を実現できるようになり、短絡
検出信号２４ａを用いて放電電流の制御を行う放電用ト
ランジスタＱ1の短絡検出状態における過電流検出時の
発振防止機能を実現できるようになる。更に、ヒステリ
シスインバータ回路Ｑ31を設けることで、ラッチ機能付
コンパレータＡ２２に比べて簡便な回路構成で、かつコ
ンパクトな回路規模、小さいチップ面積、リチウムイオ
ンバッテリー１２の消耗を軽減した少ない消費電力でこ
のような発振防止機能を有する短絡検出回路２４を実現
できるようになる。
Ｑ31を有する短絡検出回路２４を設けることにより、充
電器接地電位Ｖ−の電位をを前述のヒステリシスインバ
ータ回路Ｑ31に入力できるようになり、その結果、上昇
時の入力電圧スレッショルドレベルＶtHと下降時の入力
電圧スレッショルドレベルＶtLとで特定できるヒステリ
シス特性を有する短絡検出信号２４ａを生成できるよう
になる。このようなヒステリシス特性を短絡検出信号２
４ａに付与することにより、短絡検出状態における過電
流検出時の発振防止機能を実現できるようになり、短絡
検出信号２４ａを用いて放電電流の制御を行う放電用ト
ランジスタＱ1の短絡検出状態における過電流検出時の
発振防止機能を実現できるようになる。更に、ヒステリ
シスインバータ回路Ｑ31を設けることで、ラッチ機能付
コンパレータＡ２２に比べて簡便な回路構成で、かつコ
ンパクトな回路規模、小さいチップ面積、リチウムイオ
ンバッテリー１２の消耗を軽減した少ない消費電力でこ
のような発振防止機能を有する短絡検出回路２４を実現
できるようになる。
【０１４５】また短絡検出回路２４は、リチウムイオン
バッテリー１２の過放電状態に応じてプルアップトラン
ジスタが活性化された際の充電器接地電位Ｖ−に応じて
全回路を停止させるスタンバイ動作を指示する短絡検出
信号２４ａをヒステリシスインバータ回路Ｑ31が生成す
る回路構成となっている。
バッテリー１２の過放電状態に応じてプルアップトラン
ジスタが活性化された際の充電器接地電位Ｖ−に応じて
全回路を停止させるスタンバイ動作を指示する短絡検出
信号２４ａをヒステリシスインバータ回路Ｑ31が生成す
る回路構成となっている。
【０１４６】具体的には、バッテリーセル１２が過放電
検出電圧以下になると、放電用トランジスタＱ１が不活
性化し、充電器接地電位Ｖ−レベルは、負荷が接続され
ている場合は、その負荷で、負荷が接続されていなくて
も、プルアップトランジスタによって充放電電位ＶDDレ
ベルまで上昇する。これによって、短絡検出回路２４の
ヒステリシスインバータＱ31が反転し、短絡検出状態と
なるが、同時に全回路を停止させて、消費電流を０にす
る信号であるノードｇが論理値Ｈとなる。すなわち、短
絡検出回路２４は、全回路を停止させるスタンバイ回路
も兼ねている。
検出電圧以下になると、放電用トランジスタＱ１が不活
性化し、充電器接地電位Ｖ−レベルは、負荷が接続され
ている場合は、その負荷で、負荷が接続されていなくて
も、プルアップトランジスタによって充放電電位ＶDDレ
ベルまで上昇する。これによって、短絡検出回路２４の
ヒステリシスインバータＱ31が反転し、短絡検出状態と
なるが、同時に全回路を停止させて、消費電流を０にす
る信号であるノードｇが論理値Ｈとなる。すなわち、短
絡検出回路２４は、全回路を停止させるスタンバイ回路
も兼ねている。
【０１４７】このような回路構成によれば、上昇時の入
力電圧スレッショルドレベルＶtHと下降時の入力電圧ス
レッショルドレベルＶtLとで特定できるヒステリシス特
性を有するヒステリシスインバータ回路Ｑ31を用いてス
タンバイ動作を指示する短絡検出信号２４ａを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号２４ａ
を用いて放電電流の制御を行う放電用トランジスタＱ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Ｑ31を設けることで、ラッチ機能付コンパレータＡ
２２に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、リチウムイオンバッテリー１
２の消耗を軽減した少ない消費電力でこのような発振防
止機能を有する短絡検出回路２４を実現できるようにな
る。
力電圧スレッショルドレベルＶtHと下降時の入力電圧ス
レッショルドレベルＶtLとで特定できるヒステリシス特
性を有するヒステリシスインバータ回路Ｑ31を用いてス
タンバイ動作を指示する短絡検出信号２４ａを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号２４ａ
を用いて放電電流の制御を行う放電用トランジスタＱ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Ｑ31を設けることで、ラッチ機能付コンパレータＡ
２２に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、リチウムイオンバッテリー１
２の消耗を軽減した少ない消費電力でこのような発振防
止機能を有する短絡検出回路２４を実現できるようにな
る。
【０１４８】また短絡検出回路２４は、充電器接地電位
Ｖ−と充放電電位ＶDDとの間に充電器１４が接続されて
充電器接地電位Ｖ−がヒステリシスインバータ回路Ｑ31
のスレッショルドレベルＶtLを下回った際にスタンバイ
動作から全回路の動作開始に復帰させる短絡検出信号２
４ａをヒステリシスインバータ回路Ｑ31が生成する回路
構成となっている。
Ｖ−と充放電電位ＶDDとの間に充電器１４が接続されて
充電器接地電位Ｖ−がヒステリシスインバータ回路Ｑ31
のスレッショルドレベルＶtLを下回った際にスタンバイ
動作から全回路の動作開始に復帰させる短絡検出信号２
４ａをヒステリシスインバータ回路Ｑ31が生成する回路
構成となっている。
【０１４９】これに依り、リチウムイオンバッテリー１
２が過放電を検出したあとで、全ての回路を停止させ、
消費電流を０にしても、充電器１４を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護Ｉ
Ｃ２０を実現できる。
２が過放電を検出したあとで、全ての回路を停止させ、
消費電流を０にしても、充電器１４を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護Ｉ
Ｃ２０を実現できる。
【０１５０】具体的には、充電器接地電位Ｖ−レベル
が、短絡検出回路２４のヒステリシスインバータＱ31の
ＶtLを下回ると、ノードｇが論理値Ｌに遷移し、全回路
が動作し、スタンバイ状態から動作状態となる。ヒステ
リシスインバータＱ31の内部は、図２であるから、電流
を消費する経路はない。従って、スタンバイ時に消費電
流が０でも充電器１４を接続されたことを検出して、動
作状態にさせる回路を簡単に構成することができる。
が、短絡検出回路２４のヒステリシスインバータＱ31の
ＶtLを下回ると、ノードｇが論理値Ｌに遷移し、全回路
が動作し、スタンバイ状態から動作状態となる。ヒステ
リシスインバータＱ31の内部は、図２であるから、電流
を消費する経路はない。従って、スタンバイ時に消費電
流が０でも充電器１４を接続されたことを検出して、動
作状態にさせる回路を簡単に構成することができる。
【０１５１】すなわち、上昇時の入力電圧スレッショル
ドレベルＶtHと下降時の入力電圧スレッショルドレベル
ＶtLとで特定できるヒステリシス特性を有するヒステリ
シスインバータ回路Ｑ31を用いて全回路の動作開始に復
帰させる短絡検出信号２４ａを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号２４ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Ｑ31を設け
ることで、ラッチ機能付コンパレータＡ２２に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力でこのような発振防止機能を有する
短絡検出回路２４を実現できるようになる。過電流検出
回路２５は、図５に示すように、充電器接地電位Ｖ−に
接続され、充電器接地電位Ｖ−の電位を監視すると同時
に、過電流状態を検知した際に過電流検出信号２５ａを
生成する機能を有している。
ドレベルＶtHと下降時の入力電圧スレッショルドレベル
ＶtLとで特定できるヒステリシス特性を有するヒステリ
シスインバータ回路Ｑ31を用いて全回路の動作開始に復
帰させる短絡検出信号２４ａを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号２４ａを用いて放電電
流の制御を行う放電用トランジスタＱ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Ｑ31を設け
ることで、ラッチ機能付コンパレータＡ２２に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力でこのような発振防止機能を有する
短絡検出回路２４を実現できるようになる。過電流検出
回路２５は、図５に示すように、充電器接地電位Ｖ−に
接続され、充電器接地電位Ｖ−の電位を監視すると同時
に、過電流状態を検知した際に過電流検出信号２５ａを
生成する機能を有している。
【０１５２】過電流検出回路２５においては、過電流が
流れて充電器接地電位Ｖ−がＶrefよりも高くなると、
コンパレータＱ21が反転する。これによって、ディレイ
回路２６内のコンデンサーＣ2が定電流源Ｑ24からの定
電流Ｉで充電され、ａのノードの電位が徐々に上がって
いきヒステリシスインバータＱ26のスレッショルドレベ
ルに達すると、ヒステリシスインバータＱ26の出力が反
転し、放電信号出力端子Ｄoutが論理値Ｌとなる。
流れて充電器接地電位Ｖ−がＶrefよりも高くなると、
コンパレータＱ21が反転する。これによって、ディレイ
回路２６内のコンデンサーＣ2が定電流源Ｑ24からの定
電流Ｉで充電され、ａのノードの電位が徐々に上がって
いきヒステリシスインバータＱ26のスレッショルドレベ
ルに達すると、ヒステリシスインバータＱ26の出力が反
転し、放電信号出力端子Ｄoutが論理値Ｌとなる。
【０１５３】ディレイ回路２６は、ヒステリシスインバ
ータ回路Ｑ26を有し、過放電検出信号２７ａに応じてリ
チウムイオンバッテリー１２において過放電状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号２６ａをヒステリシスインバータ回路Ｑ26
を介して生成し、また過電流検出信号２５ａに応じてリ
チウムイオンバッテリー１２において過電流状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号２６ａをヒステリシスインバータ回路Ｑ26
を介して生成する機能を有している。
ータ回路Ｑ26を有し、過放電検出信号２７ａに応じてリ
チウムイオンバッテリー１２において過放電状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号２６ａをヒステリシスインバータ回路Ｑ26
を介して生成し、また過電流検出信号２５ａに応じてリ
チウムイオンバッテリー１２において過電流状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号２６ａをヒステリシスインバータ回路Ｑ26
を介して生成する機能を有している。
【０１５４】図６は、電池電圧が０Ｖになっても、充電
器１４を接続することによって、確実に充電信号出力端
子Ｃoutに論理値Ｈを出力できる充電器接続検出回路２
３を説明するための回路図である。
器１４を接続することによって、確実に充電信号出力端
子Ｃoutに論理値Ｈを出力できる充電器接続検出回路２
３を説明するための回路図である。
【０１５５】充電器接続検出回路２３は、図６に示すよ
うに、充電器接地電位Ｖ−と充電器充放電電位ＶDDとの
間に充電器１４が接続されたことを検出して充電制御信
号２３ａを生成する機能を有している。
うに、充電器接地電位Ｖ−と充電器充放電電位ＶDDとの
間に充電器１４が接続されたことを検出して充電制御信
号２３ａを生成する機能を有している。
【０１５６】これに依り、リチウムイオンバッテリー１
２が過放電を検出したあとで、全ての回路を停止させ、
消費電流を０にしても、充電器１４を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護Ｉ
Ｃ２０を実現できる。すなわち、レベルシフト回路２３
は充電器１４の充電電位に接続されているので、充電器
１４が充電電位に接続された際に充電器１４から電力の
供給を受けて動作可能となり充電制御信号２３ａを生成
できるようになる。すなわち、リチウムイオンバッテリ
ー１２に充放電保護ＩＣ２０を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器１４が充電電位に接続されればレベルシフト回路２３
が動作可能状態となって充電制御信号２３ａを生成でき
るようになり、リチウムイオンバッテリー１２の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器１４の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号２３
ａを用いて充電用トランジスタＱ2を制御してリチウム
イオンバッテリー１２の充電制御ができるようになり、
充放電保護ＩＣ２０を動作させるだけの電力の供給する
能力をリチウムイオンバッテリー１２において復帰させ
ることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Ｑ26を設けることで、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー１２の消耗を軽減した少ない
消費電力でこのような充電制御機能を有する充放電保護
ＩＣ２０を実現できるようになる。
２が過放電を検出したあとで、全ての回路を停止させ、
消費電流を０にしても、充電器１４を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護Ｉ
Ｃ２０を実現できる。すなわち、レベルシフト回路２３
は充電器１４の充電電位に接続されているので、充電器
１４が充電電位に接続された際に充電器１４から電力の
供給を受けて動作可能となり充電制御信号２３ａを生成
できるようになる。すなわち、リチウムイオンバッテリ
ー１２に充放電保護ＩＣ２０を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器１４が充電電位に接続されればレベルシフト回路２３
が動作可能状態となって充電制御信号２３ａを生成でき
るようになり、リチウムイオンバッテリー１２の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器１４の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号２３
ａを用いて充電用トランジスタＱ2を制御してリチウム
イオンバッテリー１２の充電制御ができるようになり、
充放電保護ＩＣ２０を動作させるだけの電力の供給する
能力をリチウムイオンバッテリー１２において復帰させ
ることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Ｑ26を設けることで、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー１２の消耗を軽減した少ない
消費電力でこのような充電制御機能を有する充放電保護
ＩＣ２０を実現できるようになる。
【０１５７】更に、このような充電制御機能を前述のレ
ベルシフト回路２３と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー１２の消耗の軽減化を容易とすることが
できる。
ベルシフト回路２３と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー１２の消耗の軽減化を容易とすることが
できる。
【０１５８】また充電器接続検出回路２３は、図４に示
したように充電信号出力端子Ｃout出力のレベルシフト
回路２３そのものでありレベルシフト回路２３と回路を
共通化することが可能である。その場合の回路は、ソー
スとゲートとが飽和結線されて定電流源として動作する
デプレション型のｎチャネルトランジスタＱ4のドレイ
ンとエンハンスメント型のｐチャネルトランジスタＱ3
のドレインとが直列に接続され、デプレション型のｎチ
ャネルトランジスタＱ4のソースが充電器接地電位Ｖ−
に接続され、エンハンスメント型のｐチャネルトランジ
スタＱ3のソースが充放電電位ＶDDに接続された回路構
成となっていることが望ましい。これに依り、飽和結線
されてデプレション型のｎチャネルトランジスタＱ4と
エンハンスメント型のｐチャネルトランジスタＱ3とが
直列に接続された回路構成を用いることにより、レベル
シフト回路２３と充電器接続検出回路２３とが同一の回
路を共通化する回路構成が可能であり、回路規模やチッ
プ面積のコンパクト化、リチウムイオンバッテリー１２
の消耗の軽減化を容易とすることができる。
したように充電信号出力端子Ｃout出力のレベルシフト
回路２３そのものでありレベルシフト回路２３と回路を
共通化することが可能である。その場合の回路は、ソー
スとゲートとが飽和結線されて定電流源として動作する
デプレション型のｎチャネルトランジスタＱ4のドレイ
ンとエンハンスメント型のｐチャネルトランジスタＱ3
のドレインとが直列に接続され、デプレション型のｎチ
ャネルトランジスタＱ4のソースが充電器接地電位Ｖ−
に接続され、エンハンスメント型のｐチャネルトランジ
スタＱ3のソースが充放電電位ＶDDに接続された回路構
成となっていることが望ましい。これに依り、飽和結線
されてデプレション型のｎチャネルトランジスタＱ4と
エンハンスメント型のｐチャネルトランジスタＱ3とが
直列に接続された回路構成を用いることにより、レベル
シフト回路２３と充電器接続検出回路２３とが同一の回
路を共通化する回路構成が可能であり、回路規模やチッ
プ面積のコンパクト化、リチウムイオンバッテリー１２
の消耗の軽減化を容易とすることができる。
【０１５９】また充電器接続検出回路２３は、図６に示
すように、ソースとゲートとが飽和結線されて定電流源
として動作するデプレション型のｎチャネルトランジス
タＱ4のドレインとエンハンスメント型のｐチャネルト
ランジスタＱ3のドレインとが直列に接続され、デプレ
ション型のｎチャネルトランジスタＱ4のソースが充電
器接地電位Ｖ−に接続され、エンハンスメント型のｐチ
ャネルトランジスタＱ3のソースが充放電電位ＶDDに接
続された回路構成となっている。
すように、ソースとゲートとが飽和結線されて定電流源
として動作するデプレション型のｎチャネルトランジス
タＱ4のドレインとエンハンスメント型のｐチャネルト
ランジスタＱ3のドレインとが直列に接続され、デプレ
ション型のｎチャネルトランジスタＱ4のソースが充電
器接地電位Ｖ−に接続され、エンハンスメント型のｐチ
ャネルトランジスタＱ3のソースが充放電電位ＶDDに接
続された回路構成となっている。
【０１６０】このような回路構成によれば、コンパクト
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー１２の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のｐチャネルトランジスタＱ3のソース
が充電器１４の充電電位である充放電電位ＶDDに接続さ
れているので論理値Ｌの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力に好適なデプレション型のｎチャネ
ルトランジスタＱ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路２３は動作可能状態となるこ
とができる結果、充電器１４が充電電位に接続された際
であっても充電器１４から電力の供給を受けて動作可能
となり充電制御信号２３ａを生成できるようになる。す
なわち、リチウムイオンバッテリー１２に充放電保護Ｉ
Ｃ２０を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器１４が充電電位に接
続されればレベルシフト回路２３が動作可能状態となっ
て充電制御信号２３ａを生成できるようになり、リチウ
ムイオンバッテリー１２の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器１４の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号２３ａを用いて充電用トラ
ンジスタＱ2を制御してリチウムイオンバッテリー１２
の充電制御ができるようになり、充放電保護ＩＣ２０を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー１２において復帰させることができるように
なるといった効果を奏する。
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー１２の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のｐチャネルトランジスタＱ3のソース
が充電器１４の充電電位である充放電電位ＶDDに接続さ
れているので論理値Ｌの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー１２の消耗を軽減
した少ない消費電力に好適なデプレション型のｎチャネ
ルトランジスタＱ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路２３は動作可能状態となるこ
とができる結果、充電器１４が充電電位に接続された際
であっても充電器１４から電力の供給を受けて動作可能
となり充電制御信号２３ａを生成できるようになる。す
なわち、リチウムイオンバッテリー１２に充放電保護Ｉ
Ｃ２０を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器１４が充電電位に接
続されればレベルシフト回路２３が動作可能状態となっ
て充電制御信号２３ａを生成できるようになり、リチウ
ムイオンバッテリー１２の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器１４の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号２３ａを用いて充電用トラ
ンジスタＱ2を制御してリチウムイオンバッテリー１２
の充電制御ができるようになり、充放電保護ＩＣ２０を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー１２において復帰させることができるように
なるといった効果を奏する。
【０１６１】更に、このような充電制御機能を前述のレ
ベルシフト回路２３と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー１２の消耗の軽減化を容易とすることが
できる。
ベルシフト回路２３と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー１２の消耗の軽減化を容易とすることが
できる。
【０１６２】また充電器接続検出回路２３は、図６に示
すように、充電器接地電位Ｖ−と充電器充放電電位ＶDD
との間に充電器１４が接続された際にエンハンスメント
型のｐチャネルトランジスタＱ3が不活性化されると同
時に、デプレション型のｎチャネルトランジスタＱ4が
活性化されて充電制御信号２３ａを生成する判定回路Ｑ
3，Ｑ4を有する回路構成となっている。
すように、充電器接地電位Ｖ−と充電器充放電電位ＶDD
との間に充電器１４が接続された際にエンハンスメント
型のｐチャネルトランジスタＱ3が不活性化されると同
時に、デプレション型のｎチャネルトランジスタＱ4が
活性化されて充電制御信号２３ａを生成する判定回路Ｑ
3，Ｑ4を有する回路構成となっている。
【０１６３】このような回路構成によれば、判定回路Ｑ
3，Ｑ4を設けることにより、充電器接地電位Ｖ−と充電
器充放電電位ＶDDとの間に充電器１４が接続された際に
エンハンスメント型のｐチャネルトランジスタＱ3が不
活性化させ同時にデプレション型のｎチャネルトランジ
スタＱ4が活性化させる充電制御信号２３ａ（論理値
Ｌ）を生成できるようになる。そこで、ソースが充電器
１４の充電電位である充放電電位ＶDDに接続されている
エンハンスメント型のｐチャネルトランジスタＱ3のゲ
ートに充電制御信号２３ａ（論理値Ｌ）の信号を入力す
ればエンハンスメント型のｐチャネルトランジスタＱ3
を活性化できるようになる。この様に活性状態にあるエ
ンハンスメント型のｐチャネルトランジスタＱ3と常時
活性化状態にあるデプレション型のｎチャネルトランジ
スタＱ4とによりレベルシフト回路２３を動作可能状態
に導くことができるようになる結果、充電器１４が充電
電位に接続された際であっても充電器１４から電力の供
給を受けて動作可能となり充電制御信号２３ａを生成で
きるようになる。すなわち、リチウムイオンバッテリー
１２に充放電保護ＩＣ２０を動作させるだけの電力を供
給する能力が無くなってしまった場合であっても充電器
１４が充電電位に接続されればレベルシフト回路２３が
動作可能状態となって充電制御信号２３ａを生成できる
ようになり、リチウムイオンバッテリー１２の電池電圧
が動作可能電圧を下回ってしまった場合であっても充電
器１４の接続によって確実な充電制御を実行する機能を
実現できるようになる。その結果、充電制御信号２３ａ
を用いて充電用トランジスタＱ2を制御してリチウムイ
オンバッテリー１２の充電制御ができるようになり、充
放電保護ＩＣ２０を動作させるだけの電力の供給する能
力をリチウムイオンバッテリー１２において復帰させる
ことができるようになるといった効果を奏する。
3，Ｑ4を設けることにより、充電器接地電位Ｖ−と充電
器充放電電位ＶDDとの間に充電器１４が接続された際に
エンハンスメント型のｐチャネルトランジスタＱ3が不
活性化させ同時にデプレション型のｎチャネルトランジ
スタＱ4が活性化させる充電制御信号２３ａ（論理値
Ｌ）を生成できるようになる。そこで、ソースが充電器
１４の充電電位である充放電電位ＶDDに接続されている
エンハンスメント型のｐチャネルトランジスタＱ3のゲ
ートに充電制御信号２３ａ（論理値Ｌ）の信号を入力す
ればエンハンスメント型のｐチャネルトランジスタＱ3
を活性化できるようになる。この様に活性状態にあるエ
ンハンスメント型のｐチャネルトランジスタＱ3と常時
活性化状態にあるデプレション型のｎチャネルトランジ
スタＱ4とによりレベルシフト回路２３を動作可能状態
に導くことができるようになる結果、充電器１４が充電
電位に接続された際であっても充電器１４から電力の供
給を受けて動作可能となり充電制御信号２３ａを生成で
きるようになる。すなわち、リチウムイオンバッテリー
１２に充放電保護ＩＣ２０を動作させるだけの電力を供
給する能力が無くなってしまった場合であっても充電器
１４が充電電位に接続されればレベルシフト回路２３が
動作可能状態となって充電制御信号２３ａを生成できる
ようになり、リチウムイオンバッテリー１２の電池電圧
が動作可能電圧を下回ってしまった場合であっても充電
器１４の接続によって確実な充電制御を実行する機能を
実現できるようになる。その結果、充電制御信号２３ａ
を用いて充電用トランジスタＱ2を制御してリチウムイ
オンバッテリー１２の充電制御ができるようになり、充
放電保護ＩＣ２０を動作させるだけの電力の供給する能
力をリチウムイオンバッテリー１２において復帰させる
ことができるようになるといった効果を奏する。
【０１６４】また充電器接続検出回路２３は、充放電電
位ＶDDにソースが接続されたｐチャネルＭＯＳＦＥＴＱ
5（Ｑ7，Ｑ9）と充電器接地電位Ｖ−にソースが接続さ
れたｎチャネルＭＯＳＦＥＴＱ６（Ｑ8，Ｑ10）とがゲ
ートを共通入力としドレインを共通出力として直列に接
続され充電器１４が充電器接地電位Ｖ−と充放電電位Ｖ
DDとの間に接続された際に活性化されるインバーター回
路２３4が充電制御信号２３ａの論理レベルに応じた所
定段数だけ縦続接続されたゲート回路２３4，…，２３4
が判定回路Ｑ3，Ｑ4の後段に縦続接続される回路構成と
なっている。
位ＶDDにソースが接続されたｐチャネルＭＯＳＦＥＴＱ
5（Ｑ7，Ｑ9）と充電器接地電位Ｖ−にソースが接続さ
れたｎチャネルＭＯＳＦＥＴＱ６（Ｑ8，Ｑ10）とがゲ
ートを共通入力としドレインを共通出力として直列に接
続され充電器１４が充電器接地電位Ｖ−と充放電電位Ｖ
DDとの間に接続された際に活性化されるインバーター回
路２３4が充電制御信号２３ａの論理レベルに応じた所
定段数だけ縦続接続されたゲート回路２３4，…，２３4
が判定回路Ｑ3，Ｑ4の後段に縦続接続される回路構成と
なっている。
【０１６５】更に詳しく、充電器接続検出回路２３の動
作を説明する。
作を説明する。
【０１６６】図６において、バッテリー電圧が０Ｖにな
るということは、充放電電位ＶDD−バッテリー接地電位
Ｖss間の電圧が０Ｖになるということである。
るということは、充放電電位ＶDD−バッテリー接地電位
Ｖss間の電圧が０Ｖになるということである。
【０１６７】この時、充電器１４を接続すると、リチウ
ムイオン電池の場合、４．１Ｖや４．２Ｖといった電圧
が、充放電電位ＶDD−充電器接地電位Ｖ−間にかかる。
充放電電位ＶDD−バッテリー接地電位Ｖss間電圧は０Ｖ
であるから、ｂのノードは、ほとんど充放電電位ＶDDレ
ベルになり、ｐチャネルＭＯＳＦＥＴＱ3のゲート・ソ
ース間電圧は０Ｖとなり、ｐチャネルＭＯＳＦＥＴＱ3
は不活性化している。
ムイオン電池の場合、４．１Ｖや４．２Ｖといった電圧
が、充放電電位ＶDD−充電器接地電位Ｖ−間にかかる。
充放電電位ＶDD−バッテリー接地電位Ｖss間電圧は０Ｖ
であるから、ｂのノードは、ほとんど充放電電位ＶDDレ
ベルになり、ｐチャネルＭＯＳＦＥＴＱ3のゲート・ソ
ース間電圧は０Ｖとなり、ｐチャネルＭＯＳＦＥＴＱ3
は不活性化している。
【０１６８】充放電電位ＶDD−充電器接地電位Ｖ−間に
は充電器１４の電圧が印加されているので、レベルシフ
ト回路２３内のトランジスタは全て動作することができ
る。
は充電器１４の電圧が印加されているので、レベルシフ
ト回路２３内のトランジスタは全て動作することができ
る。
【０１６９】このとき、ｐチャネルＭＯＳＦＥＴＱ3は
不活性化しており、デプレションｎチャネルＭＯＳＦＥ
Ｔ３０は飽和結線されているので定電流で活性化してお
り、従って、ノードｃは論理値Ｌレベル（充電器接地電
位Ｖ−レベル）となり、結果として、充電信号出力端子
Ｃoutは充電器接地電位Ｖ−レベルに対して論理値Ｈが
出力され、確実に充電電流を流すことができる。
不活性化しており、デプレションｎチャネルＭＯＳＦＥ
Ｔ３０は飽和結線されているので定電流で活性化してお
り、従って、ノードｃは論理値Ｌレベル（充電器接地電
位Ｖ−レベル）となり、結果として、充電信号出力端子
Ｃoutは充電器接地電位Ｖ−レベルに対して論理値Ｈが
出力され、確実に充電電流を流すことができる。
【０１７０】このような回路構成によれば、回路規模の
拡大や消費電力の増大を伴うことの少ないゲート回路を
充電器接続検出回路２３の出力段に設けることにより、
充電器接続検出回路２３の初段に入力される充電制御信
号２３ａの論理レベルと充電器接続検出回路２３の出力
段から出力される充電制御信号２３ａの論理レベルとの
整合をとることができるようになるといった効果を奏す
る。
拡大や消費電力の増大を伴うことの少ないゲート回路を
充電器接続検出回路２３の出力段に設けることにより、
充電器接続検出回路２３の初段に入力される充電制御信
号２３ａの論理レベルと充電器接続検出回路２３の出力
段から出力される充電制御信号２３ａの論理レベルとの
整合をとることができるようになるといった効果を奏す
る。
【０１７１】図７は、図６の回路からインバーター回路
２３3（Ｑ５１，Ｑ５２），インバーター回路２３4（Ｑ
５，Ｑ６）を取り除いた回路構成を有する充電器接続検
出回路２３を説明するための回路図である。また充電器
接続検出回路２３は、図７に示すように、充放電電位Ｖ
DDにソースが接続されたｐチャネルＭＯＳＦＥＴＱ51と
バッテリー接地電位Ｖssにソースが接続されたｎチャネ
ルＭＯＳＦＥＴＱ52とがゲートを共通入力としドレイン
を共通出力として直列に接続されて成るインバーター回
路が判定回路Ｑ3，Ｑ4の前段に縦続接続され、インバー
ター回路は、充放電電位ＶDDとバッテリー接地電位Ｖss
との差がｎチャネルＭＯＳＦＥＴＱ52のスレッショルド
レベルｎＶthを越えた際に充電器接続検出回路２３のエ
ンハンスメント型のｐチャネルトランジスタＱ3を活性
化する回路構成となっている。
２３3（Ｑ５１，Ｑ５２），インバーター回路２３4（Ｑ
５，Ｑ６）を取り除いた回路構成を有する充電器接続検
出回路２３を説明するための回路図である。また充電器
接続検出回路２３は、図７に示すように、充放電電位Ｖ
DDにソースが接続されたｐチャネルＭＯＳＦＥＴＱ51と
バッテリー接地電位Ｖssにソースが接続されたｎチャネ
ルＭＯＳＦＥＴＱ52とがゲートを共通入力としドレイン
を共通出力として直列に接続されて成るインバーター回
路が判定回路Ｑ3，Ｑ4の前段に縦続接続され、インバー
ター回路は、充放電電位ＶDDとバッテリー接地電位Ｖss
との差がｎチャネルＭＯＳＦＥＴＱ52のスレッショルド
レベルｎＶthを越えた際に充電器接続検出回路２３のエ
ンハンスメント型のｐチャネルトランジスタＱ3を活性
化する回路構成となっている。
【０１７２】このような回路において、入力に対する出
力の位相は変わっていない。充電信号出力端子Ｃoutを
論理値Ｈに遷移させて充電電流を流す為には、ノードｄ
がｐチャネルＭＯＳＦＥＴＱ3のスレッショルドレベル
ｐＶthよりも下がりノードｅに論理値Ｈを出力しなけれ
ばならない。
力の位相は変わっていない。充電信号出力端子Ｃoutを
論理値Ｈに遷移させて充電電流を流す為には、ノードｄ
がｐチャネルＭＯＳＦＥＴＱ3のスレッショルドレベル
ｐＶthよりも下がりノードｅに論理値Ｈを出力しなけれ
ばならない。
【０１７３】バッテリー電圧、すなわち、充放電電位Ｖ
DD−バッテリー接地電位Ｖss間の電圧がｎチャネルＭＯ
ＳＦＥＴＱ52のスレッショルドレベルｎＶthよりも低い
と、ノードｄは、充放電電位ＶDDレベルもしくはハイイ
ンピーダンスとなるので、ｐチャネルＭＯＳＦＥＴＱ3
を活性化させることができない。
DD−バッテリー接地電位Ｖss間の電圧がｎチャネルＭＯ
ＳＦＥＴＱ52のスレッショルドレベルｎＶthよりも低い
と、ノードｄは、充放電電位ＶDDレベルもしくはハイイ
ンピーダンスとなるので、ｐチャネルＭＯＳＦＥＴＱ3
を活性化させることができない。
【０１７４】すなわち、図７は、バッテリー電圧がｎチ
ャネルＭＯＳＦＥＴＱ3のＶtL以下では充電器１４を接
続しても充電電流が流せない回路となる。
ャネルＭＯＳＦＥＴＱ3のＶtL以下では充電器１４を接
続しても充電電流が流せない回路となる。
【０１７５】このような回路構成によれば、充電電流を
流すことができる充放電電位ＶDDとバッテリー接地電位
Ｖssとの差電圧は、ｎチャネルＭＯＳＦＥＴＱ52のスレ
ッショルドレベルｎＶthによって自由に設定できるよう
になる。またｎチャネルＭＯＳＦＥＴＱ52における下降
時の入力電圧スレッショルドレベルＶtLを変更すること
によって、充電電流を流すことができない電池電圧を自
由に設定することができる。
流すことができる充放電電位ＶDDとバッテリー接地電位
Ｖssとの差電圧は、ｎチャネルＭＯＳＦＥＴＱ52のスレ
ッショルドレベルｎＶthによって自由に設定できるよう
になる。またｎチャネルＭＯＳＦＥＴＱ52における下降
時の入力電圧スレッショルドレベルＶtLを変更すること
によって、充電電流を流すことができない電池電圧を自
由に設定することができる。
【０１７６】図８は、図７のｎチャネルＭＯＳＦＥＴＱ
52の下にもう１つｎチャネルＭＯＳＦＥＴＱ53をカスコ
ード接続した回路構成を有する充電器接続検出回路２３
を説明するための回路図である。
52の下にもう１つｎチャネルＭＯＳＦＥＴＱ53をカスコ
ード接続した回路構成を有する充電器接続検出回路２３
を説明するための回路図である。
【０１７７】充放電保護ＩＣ２０は、図８に示すよう
に、インバーター回路のｎチャネルＭＯＳＦＥＴＱ52の
ソースとバッテリー接地電位Ｖssとの間に、少なくとも
１つ以上カスコード接続されたｎチャネルＭＯＳＦＥＴ
Ｑ53を有し、インバーター回路は、インバーター回路の
ｎチャネルＭＯＳＦＥＴＱ52のスレッショルドレベルｎ
Ｖthとカスコード接続されたｎチャネルＭＯＳＦＥＴＱ
53のスレッショルドレベルｎＶthとの和が充放電電位Ｖ
DDとバッテリー接地電位Ｖssとの差より小さいときに充
電器接続検出回路２３のエンハンスメント型のｐチャネ
ルトランジスタＱ3を活性化する回路構成となっていて
もよい。
に、インバーター回路のｎチャネルＭＯＳＦＥＴＱ52の
ソースとバッテリー接地電位Ｖssとの間に、少なくとも
１つ以上カスコード接続されたｎチャネルＭＯＳＦＥＴ
Ｑ53を有し、インバーター回路は、インバーター回路の
ｎチャネルＭＯＳＦＥＴＱ52のスレッショルドレベルｎ
Ｖthとカスコード接続されたｎチャネルＭＯＳＦＥＴＱ
53のスレッショルドレベルｎＶthとの和が充放電電位Ｖ
DDとバッテリー接地電位Ｖssとの差より小さいときに充
電器接続検出回路２３のエンハンスメント型のｐチャネ
ルトランジスタＱ3を活性化する回路構成となっていて
もよい。
【０１７８】このようなカスコード構造によって、ノー
ドｆを論理値Ｌにして、充電電流を流すことができる充
放電電位ＶDD−バッテリー接地電位Ｖssの電圧は、ｎチ
ャネルＭＯＳＦＥＴＱ52とＱ53のスレッショルドレベル
ｎＶthの和になる。
ドｆを論理値Ｌにして、充電電流を流すことができる充
放電電位ＶDD−バッテリー接地電位Ｖssの電圧は、ｎチ
ャネルＭＯＳＦＥＴＱ52とＱ53のスレッショルドレベル
ｎＶthの和になる。
【０１７９】このようにｎチャネルＭＯＳＦＥＴを何段
にもカスコード接続したり、又、ｎチャネルＭＯＳＦＥ
ＴのＶthを変更することによって、充電電流を流すこと
ができないバッテリー電圧を自由に設定することができ
る。
にもカスコード接続したり、又、ｎチャネルＭＯＳＦＥ
ＴのＶthを変更することによって、充電電流を流すこと
ができないバッテリー電圧を自由に設定することができ
る。
【０１８０】このような回路構成によれば、充電電流を
流すことができる充放電電位ＶDDとバッテリー接地電位
Ｖssとの差電圧は、所定段数だけカスコード接続された
ｎチャネルＭＯＳＦＥＴＱ53のスレッショルドレベルｎ
Ｖthの和によって自由に設定できるようになる。また所
定段数だけカスコード接続されたｎチャネルＭＯＳＦＥ
ＴＱ53における下降時の入力電圧スレッショルドレベル
ＶtLを変更することによって、充電電流を流すことがで
きない電池電圧を自由に設定することができる。
流すことができる充放電電位ＶDDとバッテリー接地電位
Ｖssとの差電圧は、所定段数だけカスコード接続された
ｎチャネルＭＯＳＦＥＴＱ53のスレッショルドレベルｎ
Ｖthの和によって自由に設定できるようになる。また所
定段数だけカスコード接続されたｎチャネルＭＯＳＦＥ
ＴＱ53における下降時の入力電圧スレッショルドレベル
ＶtLを変更することによって、充電電流を流すことがで
きない電池電圧を自由に設定することができる。
【０１８１】次に、図面に基づき、本発明のバッテリー
パックの実施形態を説明する。
パックの実施形態を説明する。
【０１８２】前述の充放電保護ＩＣ２０がＩＣ化されて
内蔵されたバッテリーパック１０は、充放電保護ＩＣ２
０を用いてリチウムイオンバッテリー１２の充放電が実
行できる。このようなバッテリーパック１０は、リチウ
ムイオンバッテリー１２を使用する携帯端末、携帯電
話、無線機等の各種携帯機器に装着されて使用されるケ
ースが通常である。
内蔵されたバッテリーパック１０は、充放電保護ＩＣ２
０を用いてリチウムイオンバッテリー１２の充放電が実
行できる。このようなバッテリーパック１０は、リチウ
ムイオンバッテリー１２を使用する携帯端末、携帯電
話、無線機等の各種携帯機器に装着されて使用されるケ
ースが通常である。
【０１８３】図１は、本発明のバッテリーパック１０の
構成を説明するための機能ブロック図である。
構成を説明するための機能ブロック図である。
【０１８４】バッテリーパック１０は、図１に示すよう
に、充放電保護ＩＣ２０に加えて、リチウムイオンバッ
テリー１２であるバッテリーセル１２、放電用トランジ
スタＱ1、充電用トランジスタＱ2、遅延コンデンサＣ1
を中心にして構成されていることが望ましい。
に、充放電保護ＩＣ２０に加えて、リチウムイオンバッ
テリー１２であるバッテリーセル１２、放電用トランジ
スタＱ1、充電用トランジスタＱ2、遅延コンデンサＣ1
を中心にして構成されていることが望ましい。
【０１８５】充放電保護回路２０の端子は６端子あり、
充放電電位ＶDDが接続される端子、バッテリー接地電位
Ｖssが接続される端子、遅延コンデンサＣTが接続され
る端子、放電信号出力が接続される端子Ｄout，充電信
号出力が接続される端子Ｃout、充電器接地電位Ｖ−が
接続される端子である。
充放電電位ＶDDが接続される端子、バッテリー接地電位
Ｖssが接続される端子、遅延コンデンサＣTが接続され
る端子、放電信号出力が接続される端子Ｄout，充電信
号出力が接続される端子Ｃout、充電器接地電位Ｖ−が
接続される端子である。
【０１８６】ここで、バッテリーセル１２は例えばリチ
ウムイオン電池の場合、過充電検出電圧は、例えば４．
２５Ｖや４．３５Ｖである。
ウムイオン電池の場合、過充電検出電圧は、例えば４．
２５Ｖや４．３５Ｖである。
【０１８７】遅延コンデンサＣ1はバッテリー接地電位
Ｖssに接続され、バッテリーセル１２において過充電状
態を検出するタイミングにかかるディレイ時間を設定す
るための充放電信号１２ａを生成して前述の過充電検出
回路２２に端子ＣTを介して送信する回路構成となって
いる。
Ｖssに接続され、バッテリーセル１２において過充電状
態を検出するタイミングにかかるディレイ時間を設定す
るための充放電信号１２ａを生成して前述の過充電検出
回路２２に端子ＣTを介して送信する回路構成となって
いる。
【０１８８】放電用トランジスタＱ1は、携帯電話１４
とバッテリーセル１２間に直列に接続され、放電制御時
にバッテリーセル１２から携帯電話１４に供給される放
電電流の通電状態をディレイ信号２６ａの論理値に応じ
て制御する回路構成となっている。
とバッテリーセル１２間に直列に接続され、放電制御時
にバッテリーセル１２から携帯電話１４に供給される放
電電流の通電状態をディレイ信号２６ａの論理値に応じ
て制御する回路構成となっている。
【０１８９】また放電用トランジスタＱ1は、ディレイ
信号２６ａの論理値と短絡検出信号２４ａの論理値との
論理積である放電信号２６ｂの論理値に応じてバッテリ
ーセル１２から携帯電話１４に供給される放電電流の通
電状態を制御する回路構成となっている。
信号２６ａの論理値と短絡検出信号２４ａの論理値との
論理積である放電信号２６ｂの論理値に応じてバッテリ
ーセル１２から携帯電話１４に供給される放電電流の通
電状態を制御する回路構成となっている。
【０１９０】このような回路構成によれば、ディレイ信
号２６ａの論理値と短絡検出信号２４ａの論理値との論
理積である放電信号２６ｂとの論理演算を実行し演算結
果の論理値に応じてバッテリーセル１２から携帯電話１
４に供給される放電電流の通電状態を過放電状態や短絡
状態をモニタリングしながら放電用トランジスタＱ1を
用いて制御できるようになるといった効果を奏する。
号２６ａの論理値と短絡検出信号２４ａの論理値との論
理積である放電信号２６ｂとの論理演算を実行し演算結
果の論理値に応じてバッテリーセル１２から携帯電話１
４に供給される放電電流の通電状態を過放電状態や短絡
状態をモニタリングしながら放電用トランジスタＱ1を
用いて制御できるようになるといった効果を奏する。
【０１９１】充電用トランジスタＱ2は、充電器１４と
バッテリーセル１２間に直列に接続され、充電制御時に
充電器１４からバッテリーセル１２に供給される充電電
流の通電状態を充電制御信号２３ａの論理値に応じて制
御する回路構成となっている。
バッテリーセル１２間に直列に接続され、充電制御時に
充電器１４からバッテリーセル１２に供給される充電電
流の通電状態を充電制御信号２３ａの論理値に応じて制
御する回路構成となっている。
【０１９２】この場合、レベルシフト回路２３は、充電
器接地電位Ｖ−に応じて活性化された際に充電用トラン
ジスタＱ2を活性化する論理値を有する充電制御信号２
３ａを生成する回路構成となっている。
器接地電位Ｖ−に応じて活性化された際に充電用トラン
ジスタＱ2を活性化する論理値を有する充電制御信号２
３ａを生成する回路構成となっている。
【０１９３】このような回路構成によれば、前述の充放
電保護ＩＣ２０にこのようなレベルシフト回路２３を設
けることにより、リチウムイオンバッテリー１２の電池
電圧が動作可能電圧を下回ってしまった場合であっても
充電器１４の接続によって、前述の過電流検出時の発振
防止機能を実現と同時に、確実な充電制御を充電用トラ
ンジスタＱ2を用いて実行する機能を実現するための充
電制御信号２３ａを生成できるようになるといった効果
を奏する。更に、このようなレベルシフト回路２３は、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー１２の消耗を軽減した少ない
消費電力でこのような充放電制御機能や発振防止機能を
有するバッテリーパック１０を実現することに寄与す
る。
電保護ＩＣ２０にこのようなレベルシフト回路２３を設
けることにより、リチウムイオンバッテリー１２の電池
電圧が動作可能電圧を下回ってしまった場合であっても
充電器１４の接続によって、前述の過電流検出時の発振
防止機能を実現と同時に、確実な充電制御を充電用トラ
ンジスタＱ2を用いて実行する機能を実現するための充
電制御信号２３ａを生成できるようになるといった効果
を奏する。更に、このようなレベルシフト回路２３は、
ラッチ機能付コンパレータＡ２２に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー１２の消耗を軽減した少ない
消費電力でこのような充放電制御機能や発振防止機能を
有するバッテリーパック１０を実現することに寄与す
る。
【０１９４】以上説明したように、バッテリーパック１
０に依れば、過電流検出時の発振防止の為に、ヒステリ
シスインバータＱ26，Ｑ36を使用することによって、回
路素子数を少なくし、小型のバッテリーパック１０を構
成することができる。更に、前述の充放電保護ＩＣ２０
を設けることにより、リチウムイオンバッテリー１２の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器１４の接続によって、過電流検出時の発振防
止機能を実現でき、確実な放電制御を放電用トランジス
タＱ1を用いて実行する機能を実現でき、バッテリー電
圧が０Ｖになっても、確実に充電電流を流す充電制御を
充電用トランジスタＱ2を用いて実行する機能を実現で
きるようになるといった効果を奏する。また、過充電検
出信号のレベルシフト回路２３を兼用することによっ
て、回路を追加することなく、小型のバッテリーパック
１０を構成することができる。また、バッテリー電圧が
ある設定電圧以下になった時は、確実に充電電流を流す
ことができなくなる回路を、過充電検出信号のレベルシ
フト回路２３を流用することによって回路を追加するこ
となく、小型のバッテリーパック１０を構成することが
できる。また過放電を検出したのちに、消費電流を０に
しても、充電器１４が接続されたことを検出して、動作
状態にする回路を、短絡検出回路２４のヒステリシスイ
ンバータＱ26，Ｑ31を流用することによって、回路を追
加することなく、小型のバッテリーパック１０を構成す
ることができる。更に、このような充放電保護ＩＣ２０
を設けることにより、ラッチ機能付コンパレータＡ２２
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、リチウムイオンバッテリー１２
の消耗を軽減した少ない消費電力でこのような充放電制
御機能や発振防止機能を有するバッテリーパック１０を
実現できるようになる。
０に依れば、過電流検出時の発振防止の為に、ヒステリ
シスインバータＱ26，Ｑ36を使用することによって、回
路素子数を少なくし、小型のバッテリーパック１０を構
成することができる。更に、前述の充放電保護ＩＣ２０
を設けることにより、リチウムイオンバッテリー１２の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器１４の接続によって、過電流検出時の発振防
止機能を実現でき、確実な放電制御を放電用トランジス
タＱ1を用いて実行する機能を実現でき、バッテリー電
圧が０Ｖになっても、確実に充電電流を流す充電制御を
充電用トランジスタＱ2を用いて実行する機能を実現で
きるようになるといった効果を奏する。また、過充電検
出信号のレベルシフト回路２３を兼用することによっ
て、回路を追加することなく、小型のバッテリーパック
１０を構成することができる。また、バッテリー電圧が
ある設定電圧以下になった時は、確実に充電電流を流す
ことができなくなる回路を、過充電検出信号のレベルシ
フト回路２３を流用することによって回路を追加するこ
となく、小型のバッテリーパック１０を構成することが
できる。また過放電を検出したのちに、消費電流を０に
しても、充電器１４が接続されたことを検出して、動作
状態にする回路を、短絡検出回路２４のヒステリシスイ
ンバータＱ26，Ｑ31を流用することによって、回路を追
加することなく、小型のバッテリーパック１０を構成す
ることができる。更に、このような充放電保護ＩＣ２０
を設けることにより、ラッチ機能付コンパレータＡ２２
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、リチウムイオンバッテリー１２
の消耗を軽減した少ない消費電力でこのような充放電制
御機能や発振防止機能を有するバッテリーパック１０を
実現できるようになる。
【発明の効果】請求項１に記載の発明によれば、ラッチ
機能付コンパレータに比べて簡便な回路構成を有し、回
路規模がコンパクトで、チップ面積が小さく、消費電力
が少なく、２次電池の消耗を軽減できる上昇ヒステリシ
ス回路と下降ヒステリシス回路を用いてヒステリシスイ
ンバータ回路を実現できるようになるといった効果を奏
する。
機能付コンパレータに比べて簡便な回路構成を有し、回
路規模がコンパクトで、チップ面積が小さく、消費電力
が少なく、２次電池の消耗を軽減できる上昇ヒステリシ
ス回路と下降ヒステリシス回路を用いてヒステリシスイ
ンバータ回路を実現できるようになるといった効果を奏
する。
【０１９５】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路を介
して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続され
ることにより、ｐチャネルＭＯＳＦＥＴのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路を介
して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続され
ることにより、ｐチャネルＭＯＳＦＥＴのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
【０１９６】請求項３に記載の発明によれば、請求項１
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路を介して第１ｎチャネルＭＯＳＦＥＴが接地電位に接
続されることにより、この第１ｎチャネルＭＯＳＦＥＴ
のスレッショルドレベルだけに基づいて入力電圧の下降
時における初段インバーター回路のスレッショルドレベ
ルを回路規模の拡大や消費電力の増大を伴うことなく設
定できる集積化に適した回路を実現できるようになると
いった効果を奏する。
又は２に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路を介して第１ｎチャネルＭＯＳＦＥＴが接地電位に接
続されることにより、この第１ｎチャネルＭＯＳＦＥＴ
のスレッショルドレベルだけに基づいて入力電圧の下降
時における初段インバーター回路のスレッショルドレベ
ルを回路規模の拡大や消費電力の増大を伴うことなく設
定できる集積化に適した回路を実現できるようになると
いった効果を奏する。
【０１９７】請求項４に記載の発明によれば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて上昇ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の上昇時に、活性化された上昇ヒステリシス回路
を介して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続
された場合に、ｐチャネルＭＯＳＦＥＴのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｐチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて上昇ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の上昇時に、活性化された上昇ヒステリシス回路
を介して電源電位に第１ｐチャネルＭＯＳＦＥＴが接続
された場合に、ｐチャネルＭＯＳＦＥＴのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
【０１９８】請求項５に記載の発明によれば、請求項３
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の下降時に、活性化された下降ヒステリシス回路
を介して接地電位に第１ｎチャネルＭＯＳＦＥＴが接続
された場合に、この第１ｎチャネルＭＯＳＦＥＴのスレ
ッショルドレベルだけに基づいて入力電圧の下降時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになるといった
効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないｎチャネルＭＯＳＦＥＴのＯＮ抵
抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の下降時に、活性化された下降ヒステリシス回路
を介して接地電位に第１ｎチャネルＭＯＳＦＥＴが接続
された場合に、この第１ｎチャネルＭＯＳＦＥＴのスレ
ッショルドレベルだけに基づいて入力電圧の下降時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになるといった
効果を奏する。
【０１９９】請求項６に記載の発明によれば、請求項１
乃至３のいずれか一項に記載の効果に加えて、ｐチャネ
ルＭＯＳＦＥＴのＯＮ抵抗値に比べて上昇ヒステリシス
抵抗素子の抵抗値を十分大きく設定することにより回路
規模の拡大や消費電力の増大を伴うことなく上昇時のス
レッショルドレベルを設定できる集積化に適した上昇ヒ
ステリシス回路を実現できるようになるといった効果を
奏する。同様の主旨で、ｎチャネルＭＯＳＦＥＴのＯＮ
抵抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十
分大きく設定することにより回路規模の拡大や消費電力
の増大を伴うことなく下降時のスレッショルドレベルを
設定できる集積化に適した下降ヒステリシス回路を実現
できるようになるといった効果を奏する。
乃至３のいずれか一項に記載の効果に加えて、ｐチャネ
ルＭＯＳＦＥＴのＯＮ抵抗値に比べて上昇ヒステリシス
抵抗素子の抵抗値を十分大きく設定することにより回路
規模の拡大や消費電力の増大を伴うことなく上昇時のス
レッショルドレベルを設定できる集積化に適した上昇ヒ
ステリシス回路を実現できるようになるといった効果を
奏する。同様の主旨で、ｎチャネルＭＯＳＦＥＴのＯＮ
抵抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十
分大きく設定することにより回路規模の拡大や消費電力
の増大を伴うことなく下降時のスレッショルドレベルを
設定できる集積化に適した下降ヒステリシス回路を実現
できるようになるといった効果を奏する。
【０２００】請求項７に記載の発明によれば、請求項６
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路の出力段に設けることにより、初段
インバーター回路に入力される信号の論理値とヒステリ
シスインバータ回路の出力信号の論理値との整合をとっ
て初段インバーター回路に入力される信号の論理値を保
持してヒステリシスインバータ回路から出力できるよう
になるといった効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路の出力段に設けることにより、初段
インバーター回路に入力される信号の論理値とヒステリ
シスインバータ回路の出力信号の論理値との整合をとっ
て初段インバーター回路に入力される信号の論理値を保
持してヒステリシスインバータ回路から出力できるよう
になるといった効果を奏する。
【０２０１】請求項８に記載の発明によれば、請求項
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、電源電位は一定電位であるので、第
１ｐチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の上昇時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
２、請求項３、請求項４、請求項６または請求項７に記
載の効果に加えて、電源電位は一定電位であるので、第
１ｐチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の上昇時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
【０２０２】請求項９に記載の発明によれば、請求項
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の下降時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
２、請求項３、請求項５、請求項６または請求項７に記
載の効果に加えて、接地電位は一定電位であるので、第
１ｎチャネルＭＯＳＦＥＴのスレッショルドレベルだけ
に基づいて入力電圧の下降時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
【０２０３】請求項１０に記載の発明によれば、請求項
１乃至９のいずれか一項に記載の効果に加えて、過放電
検出回路を設けることにより、２次電池の放電状態を監
視して過放電状態を検知した際に過放電検出信号を生成
できるようになる。また、前述のヒステリシスインバー
タ回路を有するディレイ回路を設けることにより、過放
電検出信号を前述のヒステリシスインバータ回路に入力
できるようになり、その結果、上昇時の入力電圧スレッ
ショルドレベルと下降時の入力電圧スレッショルドレベ
ルとで特定できるヒステリシス特性を有するディレイ信
号を生成できるようになる。このようなヒステリシス特
性をディレイ信号に付与することにより、過電流検出時
の発振防止機能を実現できるようになり、ディレイ信号
を用いて放電電流の制御を行う放電用トランジスタの過
電流検出時の発振防止機能を実現できるようになる。更
に、ヒステリシスインバータ回路を設けることで、ラッ
チ機能付コンパレータに比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、２次電池の
消耗を軽減した少ない消費電力でこのような発振防止機
能を有する過放電検出回路を実現できるようになる。
１乃至９のいずれか一項に記載の効果に加えて、過放電
検出回路を設けることにより、２次電池の放電状態を監
視して過放電状態を検知した際に過放電検出信号を生成
できるようになる。また、前述のヒステリシスインバー
タ回路を有するディレイ回路を設けることにより、過放
電検出信号を前述のヒステリシスインバータ回路に入力
できるようになり、その結果、上昇時の入力電圧スレッ
ショルドレベルと下降時の入力電圧スレッショルドレベ
ルとで特定できるヒステリシス特性を有するディレイ信
号を生成できるようになる。このようなヒステリシス特
性をディレイ信号に付与することにより、過電流検出時
の発振防止機能を実現できるようになり、ディレイ信号
を用いて放電電流の制御を行う放電用トランジスタの過
電流検出時の発振防止機能を実現できるようになる。更
に、ヒステリシスインバータ回路を設けることで、ラッ
チ機能付コンパレータに比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、２次電池の
消耗を軽減した少ない消費電力でこのような発振防止機
能を有する過放電検出回路を実現できるようになる。
【０２０４】請求項１１に記載の発明によれば、請求項
１乃至１０のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路を有する短絡検出回路を
設けることにより、充電器接地電位の電位をを前述のヒ
ステリシスインバータ回路に入力できるようになり、そ
の結果、上昇時の入力電圧スレッショルドレベルと下降
時の入力電圧スレッショルドレベルとで特定できるヒス
テリシス特性を有する短絡検出信号を生成できるように
なる。このようなヒステリシス特性を短絡検出信号に付
与することにより、短絡検出状態における過電流検出時
の発振防止機能を実現できるようになり、短絡検出信号
を用いて放電電流の制御を行う放電用トランジスタの短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになる。更に、ヒステリシスインバータ回路
を設けることで、ラッチ機能付コンパレータに比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、２次電池の消耗を軽減した少ない消費電力で
このような発振防止機能を有する短絡検出回路を実現で
きるようになる。
１乃至１０のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路を有する短絡検出回路を
設けることにより、充電器接地電位の電位をを前述のヒ
ステリシスインバータ回路に入力できるようになり、そ
の結果、上昇時の入力電圧スレッショルドレベルと下降
時の入力電圧スレッショルドレベルとで特定できるヒス
テリシス特性を有する短絡検出信号を生成できるように
なる。このようなヒステリシス特性を短絡検出信号に付
与することにより、短絡検出状態における過電流検出時
の発振防止機能を実現できるようになり、短絡検出信号
を用いて放電電流の制御を行う放電用トランジスタの短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになる。更に、ヒステリシスインバータ回路
を設けることで、ラッチ機能付コンパレータに比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、２次電池の消耗を軽減した少ない消費電力で
このような発振防止機能を有する短絡検出回路を実現で
きるようになる。
【０２０５】請求項１２に記載の発明によれば、請求項
１０または１１に記載の効果に加えて、レベルシフト回
路は充電器の充電電位に接続されているので、充電器が
充電電位に接続された際に充電器から電力の供給を受け
て動作可能となり充電制御信号を生成できるようにな
る。すなわち、２次電池に充放電保護回路を動作させる
だけの電力を供給する能力が無くなってしまった場合で
あっても充電器が充電電位に接続されればレベルシフト
回路が動作可能状態となって充電制御信号を生成できる
ようになり、２次電池の電池電圧が動作可能電圧を下回
ってしまった場合であっても充電器の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号を用いて充電用トランジスタを制
御して２次電池の充電制御ができるようになり、充放電
保護回路を動作させるだけの電力の供給する能力を２次
電池において復帰させることができるようになるといっ
た効果を奏する。更に、ヒステリシスインバータ回路を
設けることで、ラッチ機能付コンパレータに比べて簡便
な回路構成で、かつコンパクトな回路規模、小さいチッ
プ面積、２次電池の消耗を軽減した少ない消費電力でこ
のような充電制御機能を有するレベルシフト回路を実現
できるようになる。
１０または１１に記載の効果に加えて、レベルシフト回
路は充電器の充電電位に接続されているので、充電器が
充電電位に接続された際に充電器から電力の供給を受け
て動作可能となり充電制御信号を生成できるようにな
る。すなわち、２次電池に充放電保護回路を動作させる
だけの電力を供給する能力が無くなってしまった場合で
あっても充電器が充電電位に接続されればレベルシフト
回路が動作可能状態となって充電制御信号を生成できる
ようになり、２次電池の電池電圧が動作可能電圧を下回
ってしまった場合であっても充電器の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号を用いて充電用トランジスタを制
御して２次電池の充電制御ができるようになり、充放電
保護回路を動作させるだけの電力の供給する能力を２次
電池において復帰させることができるようになるといっ
た効果を奏する。更に、ヒステリシスインバータ回路を
設けることで、ラッチ機能付コンパレータに比べて簡便
な回路構成で、かつコンパクトな回路規模、小さいチッ
プ面積、２次電池の消耗を軽減した少ない消費電力でこ
のような充電制御機能を有するレベルシフト回路を実現
できるようになる。
【０２０６】請求項１３に記載の発明によれば、請求項
１２に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のｐチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Ｌの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、２次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のｎチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、２次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、２次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して２次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を２次電池において復帰させることができるようになる
といった効果を奏する。
１２に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のｐチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Ｌの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、２次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のｎチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、２次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、２次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して２次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を２次電池において復帰させることができるようになる
といった効果を奏する。
【０２０７】請求項１４に記載の発明によれば、請求項
１０乃至１３のいずれか一項に記載の効果に加えて、充
放電保護回路は充電器の充電電位に接続されているの
で、充電器が充電電位に接続された際に充電器から電力
の供給を受けて動作可能となり充電制御信号を生成でき
るようになる。すなわち、２次電池に充放電保護回路を
動作させるだけの電力を供給する能力が無くなってしま
った場合であっても充電器が充電電位に接続されればレ
ベルシフト回路が動作可能状態となって充電制御信号を
生成できるようになり、２次電池の電池電圧が動作可能
電圧を下回ってしまった場合であっても充電器の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号を用いて充電用トラン
ジスタを制御して２次電池の充電制御ができるようにな
り、充放電保護回路を動作させるだけの電力の供給する
能力を２次電池において復帰させることができるように
なるといった効果を奏する。更に、ヒステリシスインバ
ータ回路を設けることで、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、２次電池の消耗を軽減した少ない消
費電力でこのような充電制御機能を有する充放電保護回
路を実現できるようになる。
１０乃至１３のいずれか一項に記載の効果に加えて、充
放電保護回路は充電器の充電電位に接続されているの
で、充電器が充電電位に接続された際に充電器から電力
の供給を受けて動作可能となり充電制御信号を生成でき
るようになる。すなわち、２次電池に充放電保護回路を
動作させるだけの電力を供給する能力が無くなってしま
った場合であっても充電器が充電電位に接続されればレ
ベルシフト回路が動作可能状態となって充電制御信号を
生成できるようになり、２次電池の電池電圧が動作可能
電圧を下回ってしまった場合であっても充電器の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号を用いて充電用トラン
ジスタを制御して２次電池の充電制御ができるようにな
り、充放電保護回路を動作させるだけの電力の供給する
能力を２次電池において復帰させることができるように
なるといった効果を奏する。更に、ヒステリシスインバ
ータ回路を設けることで、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、２次電池の消耗を軽減した少ない消
費電力でこのような充電制御機能を有する充放電保護回
路を実現できるようになる。
【０２０８】更に、このような充電制御機能を前述のレ
ベルシフト回路と共通化する回路構成も可能であり、回
路規模やチップ面積のコンパクト化、２次電池の消耗の
軽減化を容易とすることができる。
ベルシフト回路と共通化する回路構成も可能であり、回
路規模やチップ面積のコンパクト化、２次電池の消耗の
軽減化を容易とすることができる。
【０２０９】請求項１５に記載の発明によれば、請求項
１４に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のｐチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Ｌの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、２次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のｎチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、２次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、２次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して２次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を２次電池において復帰させることができるようになる
といった効果を奏する。
１４に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、２次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のｐチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Ｌの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、２次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のｎチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、２次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、２次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して２次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を２次電池において復帰させることができるようになる
といった効果を奏する。
【０２１０】更に、このような充電制御機能を前述のレ
ベルシフト回路と共通化する回路構成が可能であり、回
路規模やチップ面積のコンパクト化、２次電池の消耗の
軽減化を容易とすることができる。
ベルシフト回路と共通化する回路構成が可能であり、回
路規模やチップ面積のコンパクト化、２次電池の消耗の
軽減化を容易とすることができる。
【０２１１】請求項１６に記載の発明によれば、請求項
１５に記載の効果に加えて、判定回路を設けることによ
り、充電器接地電位と充電器充放電電位との間に充電器
が接続された際にエンハンスメント型のｐチャネルトラ
ンジスタが不活性化させ同時にデプレション型のｎチャ
ネルトランジスタが活性化させる充電制御信号（論理値
Ｌ）を生成できるようになる。そこで、ソースが充電器
の充電電位である充放電電位に接続されているエンハン
スメント型のｐチャネルトランジスタのゲートに充電制
御信号（論理値Ｌ）の信号を入力すればエンハンスメン
ト型のｐチャネルトランジスタを活性化できるようにな
る。この様に活性状態にあるエンハンスメント型のｐチ
ャネルトランジスタと常時活性化状態にあるデプレショ
ン型のｎチャネルトランジスタとによりレベルシフト回
路を動作可能状態に導くことができるようになる結果、
充電器が充電電位に接続された際であっても充電器から
電力の供給を受けて動作可能となり充電制御信号を生成
できるようになる。すなわち、２次電池に充放電保護回
路を動作させるだけの電力を供給する能力が無くなって
しまった場合であっても充電器が充電電位に接続されれ
ばレベルシフト回路が動作可能状態となって充電制御信
号を生成できるようになり、２次電池の電池電圧が動作
可能電圧を下回ってしまった場合であっても充電器の接
続によって確実な充電制御を実行する機能を実現できる
ようになる。その結果、充電制御信号を用いて充電用ト
ランジスタを制御して２次電池の充電制御ができるよう
になり、充放電保護回路を動作させるだけの電力の供給
する能力を２次電池において復帰させることができるよ
うになるといった効果を奏する。
１５に記載の効果に加えて、判定回路を設けることによ
り、充電器接地電位と充電器充放電電位との間に充電器
が接続された際にエンハンスメント型のｐチャネルトラ
ンジスタが不活性化させ同時にデプレション型のｎチャ
ネルトランジスタが活性化させる充電制御信号（論理値
Ｌ）を生成できるようになる。そこで、ソースが充電器
の充電電位である充放電電位に接続されているエンハン
スメント型のｐチャネルトランジスタのゲートに充電制
御信号（論理値Ｌ）の信号を入力すればエンハンスメン
ト型のｐチャネルトランジスタを活性化できるようにな
る。この様に活性状態にあるエンハンスメント型のｐチ
ャネルトランジスタと常時活性化状態にあるデプレショ
ン型のｎチャネルトランジスタとによりレベルシフト回
路を動作可能状態に導くことができるようになる結果、
充電器が充電電位に接続された際であっても充電器から
電力の供給を受けて動作可能となり充電制御信号を生成
できるようになる。すなわち、２次電池に充放電保護回
路を動作させるだけの電力を供給する能力が無くなって
しまった場合であっても充電器が充電電位に接続されれ
ばレベルシフト回路が動作可能状態となって充電制御信
号を生成できるようになり、２次電池の電池電圧が動作
可能電圧を下回ってしまった場合であっても充電器の接
続によって確実な充電制御を実行する機能を実現できる
ようになる。その結果、充電制御信号を用いて充電用ト
ランジスタを制御して２次電池の充電制御ができるよう
になり、充放電保護回路を動作させるだけの電力の供給
する能力を２次電池において復帰させることができるよ
うになるといった効果を奏する。
【０２１２】請求項１７に記載の発明によれば、請求項
１６に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路の出力段に設けることにより、充電器接続検出回路
の初段に入力される充電制御信号の論理レベルと充電器
接続検出回路の出力段から出力される充電制御信号の論
理レベルとの整合をとることができるようになるといっ
た効果を奏する。
１６に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路の出力段に設けることにより、充電器接続検出回路
の初段に入力される充電制御信号の論理レベルと充電器
接続検出回路の出力段から出力される充電制御信号の論
理レベルとの整合をとることができるようになるといっ
た効果を奏する。
【０２１３】請求項１８に記載の発明によれば、請求項
１６または１７に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位とバッテリー接地電位と
の差電圧は、ｎチャネルＭＯＳＦＥＴのスレッショルド
レベルによって自由に設定できるようになる。またｎチ
ャネルＭＯＳＦＥＴにおける下降時の入力電圧スレッシ
ョルドレベルを変更することによって、充電電流を流す
ことができない電池電圧を自由に設定することができ
る。
１６または１７に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位とバッテリー接地電位と
の差電圧は、ｎチャネルＭＯＳＦＥＴのスレッショルド
レベルによって自由に設定できるようになる。またｎチ
ャネルＭＯＳＦＥＴにおける下降時の入力電圧スレッシ
ョルドレベルを変更することによって、充電電流を流す
ことができない電池電圧を自由に設定することができ
る。
【０２１４】請求項１９に記載の発明によれば、請求項
１８に記載の効果に加えて、充電電流を流すことができ
る充放電電位とバッテリー接地電位との差電圧は、所定
段数だけカスコード接続されたｎチャネルＭＯＳＦＥＴ
のスレッショルドレベルの和によって自由に設定できる
ようになる。また所定段数だけカスコード接続されたｎ
チャネルＭＯＳＦＥＴにおける下降時の入力電圧スレッ
ショルドレベルを変更することによって、充電電流を流
すことができない電池電圧を自由に設定することができ
る。
１８に記載の効果に加えて、充電電流を流すことができ
る充放電電位とバッテリー接地電位との差電圧は、所定
段数だけカスコード接続されたｎチャネルＭＯＳＦＥＴ
のスレッショルドレベルの和によって自由に設定できる
ようになる。また所定段数だけカスコード接続されたｎ
チャネルＭＯＳＦＥＴにおける下降時の入力電圧スレッ
ショルドレベルを変更することによって、充電電流を流
すことができない電池電圧を自由に設定することができ
る。
【０２１５】請求項２０に記載の発明によれば、請求項
１６乃至１９のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のｎチャネルトランジスタ
とエンハンスメント型のｐチャネルトランジスタとが直
列に接続された回路構成を用いることにより、レベルシ
フト回路と充電器接続検出回路とが同一の回路を共通化
する回路構成が可能であり、回路規模やチップ面積のコ
ンパクト化、２次電池の消耗の軽減化を容易とすること
ができる。
１６乃至１９のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のｎチャネルトランジスタ
とエンハンスメント型のｐチャネルトランジスタとが直
列に接続された回路構成を用いることにより、レベルシ
フト回路と充電器接続検出回路とが同一の回路を共通化
する回路構成が可能であり、回路規模やチップ面積のコ
ンパクト化、２次電池の消耗の軽減化を容易とすること
ができる。
【０２１６】請求項２１に記載の発明によれば、請求項
１０乃至２０のいずれか一項に記載の効果に加えて、過
充電検出回路を用いることにより、２次電池の充電可能
状態と過充電状態とを区別して検知できるようになる。
１０乃至２０のいずれか一項に記載の効果に加えて、過
充電検出回路を用いることにより、２次電池の充電可能
状態と過充電状態とを区別して検知できるようになる。
【０２１７】請求項２２に記載の発明によれば、請求項
２１に記載の効果に加えて、２次電池が過放電検出電圧
以下になった際に放電用トランジスタが不活性化され、
負荷が接続されている場合はその負荷で、また負荷が接
続されていなくても、プルアップトランジスタによって
充放電電位まで充電器接地電位を上昇させることができ
るようになる。その結果、短絡検出回路のヒステリシス
インバータが反転され短絡検出状態となって短絡検出信
号が生成され、同時に短絡検出信号を用いて充放電保護
回路の全回路を停止させて消費電流を０に低減させるス
タンバイ機能を過放電検出回路に付加できるようにな
る。これにより、回路規模やチップ面積のコンパクト
化、２次電池の消耗の軽減化を更に進めることができる
ようになる。
２１に記載の効果に加えて、２次電池が過放電検出電圧
以下になった際に放電用トランジスタが不活性化され、
負荷が接続されている場合はその負荷で、また負荷が接
続されていなくても、プルアップトランジスタによって
充放電電位まで充電器接地電位を上昇させることができ
るようになる。その結果、短絡検出回路のヒステリシス
インバータが反転され短絡検出状態となって短絡検出信
号が生成され、同時に短絡検出信号を用いて充放電保護
回路の全回路を停止させて消費電流を０に低減させるス
タンバイ機能を過放電検出回路に付加できるようにな
る。これにより、回路規模やチップ面積のコンパクト
化、２次電池の消耗の軽減化を更に進めることができる
ようになる。
【０２１８】請求項２３に記載の発明によれば、請求項
１１に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルと下降時の入力電圧スレッショルドレベル
とで特定できるヒステリシス特性を有するヒステリシス
インバータ回路を用いてスタンバイ動作を指示する短絡
検出信号を生成することにより、短絡検出状態における
過電流検出時の発振防止機能を実現できるようになり、
短絡検出信号を用いて放電電流の制御を行う放電用トラ
ンジスタの短絡検出状態における過電流検出時の発振防
止機能を実現できるようになる。更に、ヒステリシスイ
ンバータ回路を設けることで、ラッチ機能付コンパレー
タに比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池の消耗を軽減した少な
い消費電力でこのような発振防止機能を有する短絡検出
回路を実現できるようになる。
１１に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルと下降時の入力電圧スレッショルドレベル
とで特定できるヒステリシス特性を有するヒステリシス
インバータ回路を用いてスタンバイ動作を指示する短絡
検出信号を生成することにより、短絡検出状態における
過電流検出時の発振防止機能を実現できるようになり、
短絡検出信号を用いて放電電流の制御を行う放電用トラ
ンジスタの短絡検出状態における過電流検出時の発振防
止機能を実現できるようになる。更に、ヒステリシスイ
ンバータ回路を設けることで、ラッチ機能付コンパレー
タに比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池の消耗を軽減した少な
い消費電力でこのような発振防止機能を有する短絡検出
回路を実現できるようになる。
【０２１９】請求項２４に記載の発明によれば、請求項
１１または１２に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルと下降時の入力電圧スレッショ
ルドレベルとで特定できるヒステリシス特性を有するヒ
ステリシスインバータ回路を用いて全回路の動作開始に
復帰させる短絡検出信号を生成することにより、短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになり、短絡検出信号を用いて放電電流の制御を
行う放電用トランジスタの短絡検出状態における過電流
検出時の発振防止機能を実現できるようになる。更に、
ヒステリシスインバータ回路を設けることで、ラッチ機
能付コンパレータに比べて簡便な回路構成で、かつコン
パクトな回路規模、小さいチップ面積、２次電池の消耗
を軽減した少ない消費電力でこのような発振防止機能を
有する短絡検出回路を実現できるようになる。
１１または１２に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルと下降時の入力電圧スレッショ
ルドレベルとで特定できるヒステリシス特性を有するヒ
ステリシスインバータ回路を用いて全回路の動作開始に
復帰させる短絡検出信号を生成することにより、短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになり、短絡検出信号を用いて放電電流の制御を
行う放電用トランジスタの短絡検出状態における過電流
検出時の発振防止機能を実現できるようになる。更に、
ヒステリシスインバータ回路を設けることで、ラッチ機
能付コンパレータに比べて簡便な回路構成で、かつコン
パクトな回路規模、小さいチップ面積、２次電池の消耗
を軽減した少ない消費電力でこのような発振防止機能を
有する短絡検出回路を実現できるようになる。
【０２２０】請求項２５に記載の発明によれば、請求項
１０乃至２４のいずれか一項に記載の効果に加えて、前
述の充放電保護回路を設けることにより、２次電池の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器の接続によって、過電流検出時の発振防止機能
を実現でき、確実な放電制御を放電用トランジスタを用
いて実行する機能を実現でき、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現できるように
なるといった効果を奏する。更に、このような充放電保
護回路を設けることにより、ラッチ機能付コンパレータ
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池の消耗を軽減した少な
い消費電力でこのような充放電制御機能や発振防止機能
を有するバッテリーパックを実現できるようになる。
１０乃至２４のいずれか一項に記載の効果に加えて、前
述の充放電保護回路を設けることにより、２次電池の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器の接続によって、過電流検出時の発振防止機能
を実現でき、確実な放電制御を放電用トランジスタを用
いて実行する機能を実現でき、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現できるように
なるといった効果を奏する。更に、このような充放電保
護回路を設けることにより、ラッチ機能付コンパレータ
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、２次電池の消耗を軽減した少な
い消費電力でこのような充放電制御機能や発振防止機能
を有するバッテリーパックを実現できるようになる。
【０２２１】請求項２６に記載の発明によれば、請求項
２５に記載の効果に加えて、ディレイ信号の論理値と短
絡検出信号の論理値との論理積である放電信号との論理
演算を実行し演算結果の論理値に応じてバッテリーセル
から負荷に供給される放電電流の通電状態を過放電状態
や短絡状態をモニタリングしながら放電用トランジスタ
を用いて制御できるようになるといった効果を奏する。
２５に記載の効果に加えて、ディレイ信号の論理値と短
絡検出信号の論理値との論理積である放電信号との論理
演算を実行し演算結果の論理値に応じてバッテリーセル
から負荷に供給される放電電流の通電状態を過放電状態
や短絡状態をモニタリングしながら放電用トランジスタ
を用いて制御できるようになるといった効果を奏する。
【０２２２】請求項２７に記載の発明によれば、請求項
２６に記載の効果に加えて、前述の充放電保護回路にこ
のようなレベルシフト回路を設けることにより、２次電
池の電池電圧が動作可能電圧を下回ってしまった場合で
あっても充電器の接続によって、前述の過電流検出時の
発振防止機能を実現と同時に、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現するための充
電制御信号を生成できるようになるといった効果を奏す
る。更に、このようなレベルシフト回路は、ラッチ機能
付コンパレータに比べて簡便な回路構成で、かつコンパ
クトな回路規模、小さいチップ面積、２次電池の消耗を
軽減した少ない消費電力でこのような充放電制御機能や
発振防止機能を有するバッテリーパックを実現すること
に寄与する。
２６に記載の効果に加えて、前述の充放電保護回路にこ
のようなレベルシフト回路を設けることにより、２次電
池の電池電圧が動作可能電圧を下回ってしまった場合で
あっても充電器の接続によって、前述の過電流検出時の
発振防止機能を実現と同時に、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現するための充
電制御信号を生成できるようになるといった効果を奏す
る。更に、このようなレベルシフト回路は、ラッチ機能
付コンパレータに比べて簡便な回路構成で、かつコンパ
クトな回路規模、小さいチップ面積、２次電池の消耗を
軽減した少ない消費電力でこのような充放電制御機能や
発振防止機能を有するバッテリーパックを実現すること
に寄与する。
【図１】本発明の２次電池の充放電保護回路２０、及び
これをを用いたバッテリーパック１０の構成を説明する
ための機能ブロック図である。
これをを用いたバッテリーパック１０の構成を説明する
ための機能ブロック図である。
【図２】ヒステリシスインバータ回路の回路構成を説明
するための回路図である。
するための回路図である。
【図３】ヒステリシスインバータ回路における初段イン
バーター回路の入力電圧の上昇時の入力電圧スレッショ
ルドレベルを設定する動作を説明するためのグラフであ
る。
バーター回路の入力電圧の上昇時の入力電圧スレッショ
ルドレベルを設定する動作を説明するためのグラフであ
る。
【図４】短絡検出時における、スレッショルドレベルと
充電器接地電位との関係を説明するためのグラフであ
る。
充電器接地電位との関係を説明するためのグラフであ
る。
【図５】図１の短絡検出回路、過電流検出回路及びディ
レイ回路の回路構成を説明するための回路図である。
レイ回路の回路構成を説明するための回路図である。
【図６】電池電圧が０Ｖになっても、充電器を接続する
ことによって、確実に充電信号出力端子に論理値Ｈを出
力できる充電器接続検出回路を説明するための回路図で
ある。
ことによって、確実に充電信号出力端子に論理値Ｈを出
力できる充電器接続検出回路を説明するための回路図で
ある。
【図７】図６の回路からインバーター回路，インバータ
ー回路を取り除いた回路構成を有する充電器接続検出回
路を説明するための回路図である。
ー回路を取り除いた回路構成を有する充電器接続検出回
路を説明するための回路図である。
【図８】図７のｎチャネルＭＯＳＦＥＴの下にもう１つ
ｎチャネルＭＯＳＦＥＴをカスコード接続した回路構成
を有する充電器接続検出回路を説明するための回路図で
ある。
ｎチャネルＭＯＳＦＥＴをカスコード接続した回路構成
を有する充電器接続検出回路を説明するための回路図で
ある。
【図９】従来の充放電制御回路を説明するための回路ブ
ロック図である。
ロック図である。
【図１０】図９の充放電制御回路に用いた充電式電源装
置を説明するための回路図である。
置を説明するための回路図である。
【図１１】図１０のラッチ機能付コンパレータ回路の内
部回路構成を説明するための回路図である。
部回路構成を説明するための回路図である。
１０…バッテリーパック １２…２次電池（バッテリーセル、リチウムイオンバッ
テリー） １２ａ…充放電信号 １４…充電器（負荷） ２０…充放電保護回路 ２２…過充電検出回路 ２２ａ…過充電検出信号 ２３…レベルシフト回路（充電器接続検出回路） ２３ａ…充電制御信号 ２４…短絡検出回路 ２４ａ…短絡検出信号 ２５…過電流検出回路 ２５ａ…過電流検出信号 ２６…ディレイ回路 ２６ａ…ディレイ信号 ２６ｂ…放電信号 ２７…過放電検出回路 ２７ａ…過放電検出信号 ３０…ヒステリシスインバータ回路 Ｃ1…遅延コンデンサＣ1 Ｃout…充電信号出力端子 Ｄout…放電信号出力端子 ｎＶth…下降ヒステリシス回路のｎチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル ｐＶth…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル Ｑ1…放電用トランジスタ Ｑ2…充電用トランジスタ Ｑ3…エンハンスメント型のｐチャネルトランジスタ
（判定回路） Ｑ4…デプレション型のｎチャネルトランジスタ（判定
回路） Ｑ26…ヒステリシスインバータ回路 Ｑ31…ヒステリシスインバータ回路 Ｑ41…上昇ヒステリシス抵抗素子 Ｑ42…第１ｐチャネルＭＯＳＦＥＴ Ｑ43…第１ｎチャネルＭＯＳＦＥＴ Ｑ44…下降ヒステリシス抵抗素子 Ｑ45…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥＴ Ｑ46…下降ヒステリシス回路のｎチャネルＭＯＳＦＥＴ Ｑ47…第２ｐチャネルＭＯＳＦＥＴ Ｑ48…第２ｎチャネルＭＯＳＦＥＴ Ｖ−…充電器接地電位 ＶDD…充放電電位 Ｖss…バッテリー接地電位 Ｖth…スレッショルドレベル ＶtH…上昇時の入力電圧スレッショルドレベル ＶtL…下降時の入力電圧スレッショルドレベル
テリー） １２ａ…充放電信号 １４…充電器（負荷） ２０…充放電保護回路 ２２…過充電検出回路 ２２ａ…過充電検出信号 ２３…レベルシフト回路（充電器接続検出回路） ２３ａ…充電制御信号 ２４…短絡検出回路 ２４ａ…短絡検出信号 ２５…過電流検出回路 ２５ａ…過電流検出信号 ２６…ディレイ回路 ２６ａ…ディレイ信号 ２６ｂ…放電信号 ２７…過放電検出回路 ２７ａ…過放電検出信号 ３０…ヒステリシスインバータ回路 Ｃ1…遅延コンデンサＣ1 Ｃout…充電信号出力端子 Ｄout…放電信号出力端子 ｎＶth…下降ヒステリシス回路のｎチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル ｐＶth…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥ
Ｔのスレッショルドレベル Ｑ1…放電用トランジスタ Ｑ2…充電用トランジスタ Ｑ3…エンハンスメント型のｐチャネルトランジスタ
（判定回路） Ｑ4…デプレション型のｎチャネルトランジスタ（判定
回路） Ｑ26…ヒステリシスインバータ回路 Ｑ31…ヒステリシスインバータ回路 Ｑ41…上昇ヒステリシス抵抗素子 Ｑ42…第１ｐチャネルＭＯＳＦＥＴ Ｑ43…第１ｎチャネルＭＯＳＦＥＴ Ｑ44…下降ヒステリシス抵抗素子 Ｑ45…上昇ヒステリシス回路のｐチャネルＭＯＳＦＥＴ Ｑ46…下降ヒステリシス回路のｎチャネルＭＯＳＦＥＴ Ｑ47…第２ｐチャネルＭＯＳＦＥＴ Ｑ48…第２ｎチャネルＭＯＳＦＥＴ Ｖ−…充電器接地電位 ＶDD…充放電電位 Ｖss…バッテリー接地電位 Ｖth…スレッショルドレベル ＶtH…上昇時の入力電圧スレッショルドレベル ＶtL…下降時の入力電圧スレッショルドレベル
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０１Ｍ 10/44 Ｈ０３Ｋ 19/094 Ｂ
Claims (27)
- 【請求項１】 電源電位に接続された第１ｐチャネルＭ
ＯＳＦＥＴと接地電位に接続された第１ｎチャネルＭＯ
ＳＦＥＴとがゲートを共通入力としドレインを共通出力
として直列に接続されて成る初段インバーター回路と、
電源電位に接続された第２ｐチャネルＭＯＳＦＥＴと接
地電位に接続された第２ｎチャネルＭＯＳＦＥＴとがゲ
ートを共通入力としドレインを共通出力として直列に接
続されて成る後段インバーター回路と、 電源電位と前記第１ｐチャネルＭＯＳＦＥＴとの間に接
続され、前記初段インバーター回路の入力電圧の上昇時
の入力電圧スレッショルドレベルを設定する上昇ヒステ
リシス回路と、 接地電位と前記第１ｎチャネルＭＯＳＦＥＴとの間に接
続され、前記初段インバーター回路の入力電圧の下降時
の入力電圧スレッショルドレベルを設定する下降ヒステ
リシス回路とを有することを特徴とするヒステリシスイ
ンバータ回路。 - 【請求項２】 前記初段インバーター回路の入力電圧の
上昇時に、活性化された前記上昇ヒステリシス回路を介
して電源電位に前記第１ｐチャネルＭＯＳＦＥＴが接続
されると共に、不活性化された前記下降ヒステリシス回
路と下降ヒステリシス抵抗素子とを介して前記第１ｎチ
ャネルＭＯＳＦＥＴが接地電位に接続されるように構成
されていることを特徴とする請求項１に記載のヒステリ
シスインバータ回路。 - 【請求項３】 前記初段インバーター回路の入力電圧の
下降時に、不活性化された前記上昇ヒステリシス回路と
上昇ヒステリシス抵抗素子とを介して電源電位に前記第
１ｐチャネルＭＯＳＦＥＴが接続されると共に、活性化
された前記下降ヒステリシス回路を介して前記第１ｎチ
ャネルＭＯＳＦＥＴが接地電位に接続されるように構成
されていることを特徴とする請求項１又は２に記載のヒ
ステリシスインバータ回路。 - 【請求項４】 前記上昇ヒステリシス回路は、ｐチャネ
ルＭＯＳＦＥＴと前記上昇ヒステリシス抵抗素子とが並
列に接続されて成ることを特徴とする請求項３に記載の
ヒステリシスインバータ回路。 - 【請求項５】 前記下降ヒステリシス回路は、ｎチャネ
ルＭＯＳＦＥＴと前記下降ヒステリシス抵抗素子とが並
列に接続されて成ることを特徴とする請求項３に記載の
ヒステリシスインバータ回路。 - 【請求項６】 前記初段インバーター回路は、前記第１
ｐチャネルＭＯＳＦＥＴのソースと電源電位との間に前
記上昇ヒステリシス回路が並列接続され、前記第１ｎチ
ャネルＭＯＳＦＥＴのソースと接地電位との間に前記第
１ｎチャネルＭＯＳＦＥＴのソースと接地電位との間に
前記下降ヒステリシス回路が並列接続されて成ることを
特徴とする請求項１乃至３のいずれか一項に記載のヒス
テリシスインバータ回路。 - 【請求項７】 前記後段インバーター回路の共通入力は
前記初段インバーター回路の共通出力に接続され、前記
後段インバーター回路の共通出力は前記上昇ヒステリシ
ス回路のｐチャネルＭＯＳＦＥＴのゲート及び前記下降
ヒステリシス回路のｎチャネルＭＯＳＦＥＴのゲートに
接続され、前記初段インバーター回路から出力される論
理値を反転した論理値が前記後段インバーター回路から
出力される回路構成において、 前記初段インバーター回路に入力される論理値の電圧の
立ち上がりに応じて活性化された前記上昇ヒステリシス
回路のｐチャネルＭＯＳＦＥＴを介して電源電位に前記
第１ｐチャネルＭＯＳＦＥＴが接続され、当該初段イン
バーター回路に入力される論理値の電圧の立ち上がりに
応じて前記下降ヒステリシス回路のｎチャネルＭＯＳＦ
ＥＴが不活性化された状態で前記下降ヒステリシス抵抗
素子を介して前記第１ｎチャネルＭＯＳＦＥＴが接地電
位に接続されるように構成されていることを特徴とする
請求項６に記載のヒステリシスインバータ回路。 - 【請求項８】 前記上昇ヒステリシス回路における入力
電圧上昇時のスレッショルドレベルは、ｐチャネルＭＯ
ＳＦＥＴのスレッショルドレベルに基づいて設定される
ことを特徴とする請求項２、請求項３、請求項４、請求
項６または請求項７に記載のヒステリシスインバータ回
路。 - 【請求項９】 前記下降ヒステリシス回路における入力
電圧下降時のスレッショルドレベルは、ｎチャネルＭＯ
ＳＦＥＴのスレッショルドレベルと接地電位との和に基
づいて設定されることを特徴とする請求項２、請求項
３、請求項５、請求項６または請求項７に記載のヒステ
リシスインバータ回路。 - 【請求項１０】 充電制御時の２次電池の過充電状態、
負荷電流を供給する放電制御時の２次電池の過放電状
態、または充放電制御時の２次電池の過電流状態を検出
して２次電池を過充電状態、過放電状態または過電流状
態から保護する充放電保護回路において、 ２次電池を充電する充電器の充電電位に接続され、２次
電池の放電状態を監視すると共に、過放電状態を検知し
た際に過放電検出信号を生成する過放電検出回路と、 充電器接地電位に接続され、当該充電器接地電位の電位
を監視すると共に、過電流状態を検知した際に過電流検
出信号を生成する過電流検出回路と、 前記ヒステリシスインバータ回路を有し、前記過放電検
出信号に応じて２次電池において過放電状態を検出する
タイミングにかかるディレイ時間を設定するためのディ
レイ信号を当該ヒステリシスインバータ回路を介して生
成し、また前記過電流検出信号に応じて２次電池におい
て過電流状態を検出するタイミングにかかるディレイ時
間を設定するためのディレイ信号を当該ヒステリシスイ
ンバータ回路を介して生成するディレイ回路とを有する
ことを特徴とする請求項１乃至９のいずれか一項に記載
のヒステリシスインバータ回路を用いた充放電保護回
路。 - 【請求項１１】 充電器接地電位に接続された前記ヒス
テリシスインバータ回路を備え、当該ヒステリシスイン
バータ回路が当該充電器接地電位の電位を監視すると共
に、短絡状態を検知した際に短絡検出信号を生成するよ
うに構成されている短絡検出回路を有することを特徴と
する請求項１乃至１０のいずれか一項に記載の充放電保
護回路。 - 【請求項１２】 ２次電池を充電する充電器の充電電位
に接続され、バッテリー接地電位を充電器接地電位にシ
フトして充電制御信号を生成するレベルシフト回路を有
することを特徴とする請求項１０または１１に記載の充
放電保護回路。 - 【請求項１３】 前記レベルシフト回路は、ソースとゲ
ートとが飽和結線されて定電流源として動作するデプレ
ション型のｎチャネルトランジスタのドレインとエンハ
ンスメント型のｐチャネルトランジスタのドレインとが
直列に接続され、当該デプレション型のｎチャネルトラ
ンジスタのソースが充電器接地電位に接続され、当該エ
ンハンスメント型のｐチャネルトランジスタのソースが
電源電位である充放電電位に接続された回路構成を有す
ることを特徴とする請求項１２に記載の充放電保護回
路。 - 【請求項１４】 充電器接地電位と充電器充放電電位と
の間に充電器が接続されたことを検出して充電制御信号
を生成する充電器接続検出回路を有することを特徴とす
る請求項１０乃至１３のいずれか一項に記載の充放電保
護回路。 - 【請求項１５】 前記充電器接続検出回路は、ソースと
ゲートとが飽和結線されて定電流源として動作するデプ
レション型のｎチャネルトランジスタのドレインとエン
ハンスメント型のｐチャネルトランジスタのドレインと
が直列に接続され、当該デプレション型のｎチャネルト
ランジスタのソースが充電器接地電位に接続され、当該
エンハンスメント型のｐチャネルトランジスタのソース
が充放電電位に接続された回路構成を有することを特徴
とする請求項１４に記載の充放電保護回路。 - 【請求項１６】 前記充電器接続検出回路は、充電器接
地電位と充電器充放電電位との間に充電器が接続された
際に前記エンハンスメント型のｐチャネルトランジスタ
が不活性化されると共に、前記デプレション型のｎチャ
ネルトランジスタが活性化されて前記充電制御信号を生
成する判定回路を有することを特徴とする請求項１５に
記載の充放電保護回路。 - 【請求項１７】 前記充電器接続検出回路は、充放電電
位にソースが接続されたｐチャネルＭＯＳＦＥＴとバッ
テリー接地電位にソースが接続されたｎチャネルＭＯＳ
ＦＥＴとがゲートを共通入力としドレインを共通出力と
して直列に接続され充電器が充電器接地電位と充放電電
位との間に接続された際に活性化されるインバーター回
路が前記充電制御信号の論理レベルに応じた所定段数だ
け縦続接続されたゲート回路が前記判定回路の後段に縦
続接続され、 ことを特徴とする請求項１６に記載の充放電保護回路。 - 【請求項１８】 前記充電器接続検出回路は、充放電電
位にソースが接続されたｐチャネルＭＯＳＦＥＴとバッ
テリー接地電位にソースが接続されたｎチャネルＭＯＳ
ＦＥＴとがゲートを共通入力としドレインを共通出力と
して直列に接続されて成るインバーター回路が前記判定
回路の前段に縦続接続され、 当該インバーター回路は、充放電電位とバッテリー接地
電位との差が当該ｎチャネルＭＯＳＦＥＴのスレッショ
ルドレベルを越えた際に前記充電器接続検出回路のエン
ハンスメント型のｐチャネルトランジスタを活性化する
ように構成されていることを特徴とする請求項１６また
は１７に記載の充放電保護回路。 - 【請求項１９】 前記インバーター回路のｎチャネルＭ
ＯＳＦＥＴのソースとバッテリー接地電位との間に、少
なくとも１つ以上カスコード接続されたｎチャネルＭＯ
ＳＦＥＴを有し、 当該インバーター回路は、当該インバーター回路のｎチ
ャネルＭＯＳＦＥＴのスレッショルドレベルと当該カス
コード接続されたｎチャネルＭＯＳＦＥＴのスレッショ
ルドレベルとの和が前記充放電電位とバッテリー接地電
位との差より小さいときに前記充電器接続検出回路のエ
ンハンスメント型のｐチャネルトランジスタを活性化す
るように構成されていることを特徴とする請求項１８に
記載の充放電保護回路。 - 【請求項２０】 前記充電器接続検出回路と前記レベル
シフト回路とが、前記ソースとゲートとが飽和結線され
て定電流源として動作するデプレション型のｎチャネル
トランジスタのドレインとエンハンスメント型のｐチャ
ネルトランジスタのドレインとが直列に接続され、当該
デプレション型のｎチャネルトランジスタのソースが充
電器接地電位に接続され、当該エンハンスメント型のｐ
チャネルトランジスタのソースが充放電電位に接続され
た回路構成を共有することを特徴とする請求項１６乃至
１９のいずれか一項に記載の充放電保護回路。 - 【請求項２１】 ２次電池を充電する充電器の充電電位
に接続され、２次電池の充電状態を監視すると共に、過
充電状態を検知した際に過充電検出信号を生成する過充
電検出回路を有し、 前記過充電検出回路は、２次電池の充電可能状態に応じ
て活性化された際に充電器接地電位をバッテリー接地電
位に接続するプルダウントランジスタを有することを特
徴とする請求項１０乃至２０のいずれか一項に記載の充
放電保護回路。 - 【請求項２２】 前記過放電検出回路は、２次電池の過
放電状態に応じて活性化された際に充電器接地電位を充
放電電位に接続するプルアップトランジスタを有するこ
とを特徴とする請求項２１に記載の充放電保護回路。 - 【請求項２３】 前記短絡検出回路は、 ２次電池の過放電状態に応じて前記プルアップトランジ
スタが活性化された際の充電器接地電位に応じて全回路
を停止させるスタンバイ動作を指示する前記短絡検出信
号を前記ヒステリシスインバータ回路が生成するように
構成されていることを特徴とする請求項１１に記載の充
放電保護回路。 - 【請求項２４】 前記短絡検出回路は、 充電器接地電位と充放電電位との間に充電器が接続され
て当該充電器接地電位が前記ヒステリシスインバータ回
路のスレッショルドレベルを下回った際に前記スタンバ
イ動作から全回路の動作開始に復帰させる前記短絡検出
信号を前記ヒステリシスインバータ回路が生成するよう
に構成されていることを特徴とする請求項１１または１
２に記載の充放電保護回路。 - 【請求項２５】 前記充放電保護回路に加えて、 ２次電池である前記バッテリーセルと、 負荷と前記バッテリーセル間に直列に接続され、放電制
御時に前記バッテリーセルから負荷に供給される放電電
流の通電状態を前記ディレイ信号の論理値に応じて制御
する放電用トランジスタと、 充電器と前記バッテリーセル間に直列に接続され、充電
制御時に充電器から前記バッテリーセルに供給される充
電電流の通電状態を前記充電制御信号の論理値に応じて
制御する充電用トランジスタと、 バッテリー接地電位に接続され、前記バッテリーセルに
おいて過充電状態を検出するタイミングにかかるディレ
イ時間を設定するための充放電信号を生成して前記過充
電検出回路に送信する遅延コンデンサとを有することを
特徴とする請求項１０乃至２４のいずれか一項に記載の
充放電保護回路を用いたバッテリーパック。 - 【請求項２６】 前記放電用トランジスタは、前記ディ
レイ信号の論理値と前記短絡検出信号の論理値との論理
積である放電信号の論理値に応じて前記バッテリーセル
から負荷に供給される放電電流の通電状態を制御するよ
うに構成されていることを特徴とする請求項２５に記載
のバッテリーパック。 - 【請求項２７】 前記レベルシフト回路は、充電器接地
電位に応じて活性化された際に前記充電用トランジスタ
を活性化する論理値を有する前記充電制御信号を生成す
るように構成されていることを特徴とする請求項２６に
記載のバッテリーパック。
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| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
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Cited By (7)
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|---|---|---|---|---|
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| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
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