JPH1168527A - ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック - Google Patents
ヒステリシスインバータ回路、充放電保護回路及びバッテリーパックInfo
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- JPH1168527A JPH1168527A JP9204266A JP20426697A JPH1168527A JP H1168527 A JPH1168527 A JP H1168527A JP 9204266 A JP9204266 A JP 9204266A JP 20426697 A JP20426697 A JP 20426697A JP H1168527 A JPH1168527 A JP H1168527A
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Abstract
回ってしまった場合であっても充電器14の接続によっ
て確実な充放電制御を実行する機能、過電流検出時の発
振防止機能を小さいチップ面積で実現すること。 【解決手段】 過放電検出信号27aまたは過電流検出
信号25aに応じてディレイ信号26aをヒステリシス
インバータ回路Q26を介して生成するディレイ回路26
と、ヒステリシスインバータ回路Q31が充電器接地電位
V−の電位を監視して短絡検出信号24aを生成する短
絡検出回路24と、充電器接地電位V−と充電器充放電
電位VDDとの間に充電器14が接続されたことを検出し
て充電制御信号23aを生成する充電器接続検出回路2
3を備えた充放電保護回路20及びこれを用いたバッテ
リーパック10。
Description
し、特に、入力電圧のスレッショルドレベルにヒステリ
シス特性を備えたヒステリシスインバータ回路に関す
る。
し、特に、充電制御時の2次電池の過充電状態、負荷電
流を供給する放電制御時の2次電池の過放電状態、また
は充放電制御時の2次電池の過電流状態を検出して2次
電池を過充電状態、過放電状態または過電流状態から保
護する充放電保護回路に関する。
に、充放電保護回路を用いて充放電が可能な2次電池の
バッテリーパックに関する。
るための回路ブロック図である。
いたバッテリーパックとしては、例えば、特開平7−1
31938号公報(発明の名称:充放電制御回路と充電
式電源装置、出願人:セイコー電子工業株式会社、出願
日:1993年10月26日、図9参照)に示すような
ものがある。
路)は、電源である2次電池から電力供給を受けて動作
しており、充電器が接続されたことを検出して2次電池
に対する充放電制御を実行する機能を有し、2次電池に
電圧分割回路1、過充電用電圧検出回路2、過放電用電
圧検出回路3及び制御回路4が各々並列に接続されてい
た。ここで制御回路4は、過充電用電圧検出回路2及び
過放電用電圧検出回路3から2次電池の状態を検出し
て、外部機器への電源供給あるいは外部電源による充電
を制御するための信号Vsを出力していた。更に制御回
路4は、電圧分割回路1に直列に設けられたスイッチ素
子5を制御して電圧分割回路1に流れる電流を低減化し
ていた。
れば、2次電池の過充電、過放電及び過電流を検出して
2次電池を過充電、過放電及び過電流から保護すること
ができるといった効果が記載されている。
制御回路)は、電源が逆接続された場合にラッチアップ
によりCMOSICが誤動作してしまう現象を回避する
機能も有していた。
充電式電源装置を説明するための回路図である。
回路A103を制御する充放電制御回路A102及び過
電流検出回路A105が並列に設けられていた。
A106、プルダウン用高抵抗A111、電流センス用
抵抗A104、コンパレータA21、トランジスタ(n
チャネルMOSFET)A107、ラッチ機能付コンパ
レータA22、定電流源A108、コンデンサA109
とを有していた。
電流検出回路A105を有する回路においては、外部端
子−V0,+V0に充放電制御回路A102、2次電池A
101及び基準電圧回路A106が並列接続され、充放
電制御回路A102と外部端子−V0との間にはプルダ
ウン用高抵抗A111が接続され、直列に接続された電
流センス用抵抗A104とスイッチ回路A103とがプ
ルダウン用高抵抗A111に並列に接続され、プルダウ
ン用高抵抗A111と電流センス用抵抗A104との共
通接続点にはコンパレータA21のマイナス側入力端子
が接続され、基準電圧回路A106からの基準電圧がコ
ンパレータA21のプラス側入力端子が接続され、コン
パレータA21の出力はトランジスタ(nチャネルMO
SFET)A107のゲート及びラッチ機能付コンパレ
ータA22のゲート回路(論理素子NOT)の入力端子
に接続され、直列に接続された定電流源A108とコン
デンサA109とが充放電制御回路A102のグランド
側と外部端子−V0との間に接続され、ラッチ機能付コ
ンパレータA22の出力がスイッチ回路A103に出力
されていた。
のゲート回路(論理素子NOT)と、フィードバックル
ープを構成する論理素子NOTから構成されていた。
コンパレータA22は、所定の電流値を検出すると出力
が論理値Hから論理値Lに変化しトランジスタ(nチャ
ネルMOSFET)A107を不活性化(すなわち、O
FF)する。これにより、定電流源A108がコンデン
サA109を充電する。
A106の電圧値VREFより高くなると、ラッチ機能付
コンパレータA22の出力が論理値Hから論理値Lに遷
移し、これにより、スイッチ回路A103が不活性化さ
れる。このときラッチ機能付コンパレータA22は、内
蔵されたラッチ機能を用いてこのときの論理値Lを保持
することができる。この論理値Lの保持状態はコンパレ
ータA21の出力によって解除される。
ータ回路の内部回路構成を説明するための回路図であ
る。
入力端子A314の電位が高くなると、出力端子A31
5の電位が論理値Lに遷移する。このとき、インバータ
ー回路A317の出力が論理値Hに遷移し、マイナス側
の入力が論理値Hに遷移される。これにより、プラス入
力端子の電位が多少変動してもラッチ機能付コンパレー
タA22の出力を論理値Lにラッチすることができる。
チ回路A103が不活性化されるため、コンパレータA
21のマイナス側入力端子が負荷に接続されることによ
り+V0にプルアップされ、過電流状態が保持される。
その後、負荷が外されると、プルダウン用高抵抗A11
1によって、コンパレータA21のマイナス側入力端子
が論理値Lに遷移され、コンパレータA21の出力が論
理値Hに遷移する。この論理値Hにを用いてラッチ機能
付コンパレータA22のラッチ解除端子A316が論理
値Hに遷移し、その結果、ラッチ機能付コンパレータA
22の出力が論理値Hに遷移してラッチ機能が解除され
る。
り、過電流検出回路A105は、過電流検出時にスイッ
チ回路A103を制御して電源への過電流を防止するこ
とができ、電源が逆接続された場合であってもラッチア
ップによりCMOSICが誤動作してしまう現象を回避
できるといった効果が記載されている。
うな従来の充放電保護回路(充放電制御回路)では、充
電器が接続されたことを検出して2次電池に対する充放
電制御機能を実行するために電源である2次電池から電
力の供給を受ける必要があり、2次電池の電池電圧が充
放電保護回路(充放電制御回路)の動作可能電圧を下回
ってしまった場合には正常な充放電制御機能を実行する
ことが難しいという技術的課題があった。
電流検出時にスイッチ回路A103を制御して電源への
過電流を防止する充放電制御機能、電源が逆接続された
場合であってもラッチアップによりCMOSICが誤動
作してしまう現象を回避する充放電制御機能を実行する
ために電源である2次電池から電力の供給を受ける必要
があり、2次電池の電池電圧が過電流検出回路A105
の動作可能電圧を下回ってしまった場合には正常な充放
電制御機能を実行することが難しいという技術的課題が
あった。
機能を実行するためには、過電流検出回路A105内に
ラッチ機能付コンパレータA22を余分に付加する必要
があり、その結果、充電式電源装置の回路規模が大きく
なり、チップ面積も大きくなってしまうといった問題点
もあった。
が大きくなり、その結果、2次電池の消耗を早めてしま
う可能性があるといった問題点もあった。
することを課題としており、第1に、電源電位に接続さ
れた第1pチャネルMOSFETと接地電位に接続され
た第1nチャネルMOSFETとがゲートを共通入力と
しドレインを共通出力として直列に接続されて成る初段
インバーター回路と、電源電位に接続された第2pチャ
ネルMOSFETと接地電位に接続された第2nチャネ
ルMOSFETとがゲートを共通入力としドレインを共
通出力として直列に接続されて成る後段インバーター回
路と、電源電位と第1pチャネルMOSFETとの間に
接続され、初段インバーター回路の入力電圧の上昇時の
入力電圧スレッショルドレベルを設定する上昇ヒステリ
シス回路と、接地電位と第1nチャネルMOSFETと
の間に接続され、初段インバーター回路の入力電圧の下
降時の入力電圧スレッショルドレベルを設定する下降ヒ
ステリシス回路とを有し、初段インバーター回路の入力
電圧の上昇時に、活性化された上昇ヒステリシス回路を
介して電源電位に第1pチャネルMOSFETが接続さ
れると共に、不活性化された下降ヒステリシス回路と下
降ヒステリシス抵抗素子とを介して第1nチャネルMO
SFETが接地電位に接続され、初段インバーター回路
の入力電圧の下降時に、不活性化された上昇ヒステリシ
ス回路と上昇ヒステリシス抵抗素子とを介して電源電位
に第1pチャネルMOSFETが接続されると共に、活
性化された下降ヒステリシス回路を介して第1nチャネ
ルMOSFETが接地電位に接続されるような構成とす
ることにより、ラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、2次電池の消耗を
軽減できるヒステリシスインバータ回路を実現すること
を課題としている。
態、負荷電流を供給する放電制御時の2次電池の過放電
状態、または充放電制御時の2次電池の過電流状態を検
出して2次電池を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路において、2次電池を
充電する充電器の充電電位に接続され、2次電池の放電
状態を監視すると共に、過放電状態を検知した際に過放
電検出信号を生成する過放電検出回路と、充電器接地電
位に接続され充電器接地電位の電位を監視すると共に、
過電流状態を検知した際に過電流検出信号を生成する過
電流検出回路と、ヒステリシスインバータ回路を有し過
放電検出信号に応じて2次電池において過放電状態を検
出するタイミングにかかるディレイ時間を設定するため
のディレイ信号をヒステリシスインバータ回路を介して
生成しまた過電流検出信号に応じて2次電池において過
電流状態を検出するタイミングにかかるディレイ時間を
設定するためのディレイ信号をヒステリシスインバータ
回路を介して生成するディレイ回路と、充電器接地電位
に接続されたヒステリシスインバータ回路を備えヒステ
リシスインバータ回路が充電器接地電位の電位を監視す
ると共に、短絡状態を検知した際に短絡検出信号を生成
するように構成されている短絡検出回路と、2次電池を
充電する充電器の充電電位に接続され、バッテリー接地
電位を充電器接地電位にシフトして充電制御信号を生成
し充電器接地電位と充電器充放電電位との間に充電器が
接続されたことを検出して充電制御信号を生成する充電
器接続検出回路を兼ねるレベルシフト回路とを有する構
成とすることにより、2次電池の電池電圧が動作可能電
圧を下回ってしまった場合であっても充電器の接続によ
って正常な充放電制御を実行する機能、過電流検出時の
発振防止機能を実現でき、更に、このような充放電制御
機能や発振防止機能をラッチ機能付コンパレータに比べ
て簡便な回路構成で実現でき、回路規模がコンパクト
で、チップ面積が小さく、消費電力が少なく、2次電池
の消耗を軽減できる充放電保護回路を実現することを課
題としている。
池であるバッテリーセルと、負荷とバッテリーセル間に
直列に接続され放電制御時にバッテリーセルから負荷に
供給される放電電流の通電状態をディレイ信号の論理値
に応じて制御する放電用トランジスタと、充電器とバッ
テリーセル間に直列に接続され、充電制御時に充電器か
らバッテリーセルに供給される充電電流の通電状態を充
電制御信号の論理値に応じて制御する充電用トランジス
タと、バッテリー接地電位に接続され、バッテリーセル
において過充電状態を検出するタイミングにかかるディ
レイ時間を設定するための充放電信号を生成して過充電
検出回路に送信する遅延コンデンサとを有する構成とす
ることにより、2次電池の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器の接続によって正
常な充放電制御を実行する機能、過電流検出時の発振防
止機能を実現でき、更に、このような充放電制御機能や
発振防止機能をラッチ機能付コンパレータに比べて簡便
な回路構成で実現でき、回路規模がコンパクトで、チッ
プ面積が小さく、消費電力が少なく、2次電池の消耗を
軽減できるバッテリーパックを実現することを課題とし
ている。
は、電源電位に接続された第1pチャネルMOSFET
Q42と接地電位に接続された第1nチャネルMOSFE
TQ43とがゲートを共通入力としドレインを共通出力と
して直列に接続されて成る初段インバーター回路と、電
源電位に接続された第2pチャネルMOSFETQ47と
接地電位に接続された第2nチャネルMOSFETQ48
とがゲートを共通入力としドレインを共通出力として直
列に接続されて成る後段インバーター回路と、電源電位
と前記第1pチャネルMOSFETQ42との間に接続さ
れ、前記初段インバーター回路の入力電圧の上昇時の入
力電圧スレッショルドレベルVtHを設定する上昇ヒステ
リシス回路(Q41,Q45)と、接地電位と前記第1nチ
ャネルMOSFETQ43との間に接続され、前記初段イ
ンバーター回路の入力電圧の下降時の入力電圧スレッシ
ョルドレベルVtLを設定する下降ヒステリシス回路(Q
44,Q46)とを有する構成としたヒステリシスインバー
タ回路30(Q26,Q31)である。
能付コンパレータA22に比べて簡便な回路構成を有
し、回路規模がコンパクトで、チップ面積が小さく、消
費電力が少なく、2次電池12の消耗を軽減できる上昇
ヒステリシス回路(Q41,Q45)と下降ヒステリシス回
路(Q44,Q46)を用いてヒステリシスインバータ回路
30(Q26,Q31)を実現できるようになるといった効
果を奏する。
のヒステリシスインバータ回路30(Q26,Q31)にお
いて、前記初段インバーター回路の入力電圧の上昇時
に、活性化された前記上昇ヒステリシス回路(Q41,Q
45)を介して電源電位に前記第1pチャネルMOSFE
TQ42が接続されると共に、不活性化された前記下降ヒ
ステリシス回路(Q44,Q46)と下降ヒステリシス抵抗
素子Q44とを介して前記第1nチャネルMOSFETQ
43が接地電位に接続されるように構成したヒステリシス
インバータ回路30(Q26,Q31)である。
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路(Q
41,Q45)を介して電源電位に第1pチャネルMOSF
ETQ42が接続されることにより、pチャネルMOSF
ETQ42のスレッショルドレベルpVthだけに基づいて
入力電圧の上昇時における初段インバーター回路のスレ
ッショルドレベルVtHを回路規模の拡大や消費電力の増
大を伴うことなく設定できる集積化に適した回路を実現
できるようになるといった効果を奏する。
に記載のヒステリシスインバータ回路30(Q26,Q3
1)において、前記初段インバーター回路の入力電圧の
下降時に、不活性化された前記上昇ヒステリシス回路
(Q41,Q45)と上昇ヒステリシス抵抗素子Q41とを介
して電源電位に前記第1pチャネルMOSFETQ42が
接続されると共に、活性化された前記下降ヒステリシス
回路(Q44,Q46)を介して前記第1nチャネルMOS
FETQ43が接地電位に接続されるように構成したヒス
テリシスインバータ回路30(Q26,Q31)である。
又は2に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路(Q44,Q46)を介して第1nチャネルMOSFET
Q43が接地電位に接続されることにより、この第1nチ
ャネルMOSFETQ43のスレッショルドレベルnVth
だけに基づいて入力電圧の下降時における初段インバー
ター回路のスレッショルドレベルVtLを回路規模の拡大
や消費電力の増大を伴うことなく設定できる集積化に適
した回路を実現できるようになるといった効果を奏す
る。
のヒステリシスインバータ回路30(Q26,Q31)にお
いて、前記上昇ヒステリシス回路(Q41,Q45)は、p
チャネルMOSFETQ45と前記上昇ヒステリシス抵抗
素子Q41とが並列に接続されて成る構成としたヒステリ
シスインバータ回路30(Q26,Q31)である。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないpチャネルMOSFETQ45のO
N抵抗値に比べて上昇ヒステリシス抵抗素子Q41の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の上昇時に、活性化された上昇ヒステリ
シス回路(Q41,Q45)を介して電源電位に第1pチャ
ネルMOSFETQ42が接続された場合に、pチャネル
MOSFETQ42のスレッショルドレベルpVthだけに
基づいて入力電圧の上昇時における初段インバーター回
路のスレッショルドレベルVtHを回路規模の拡大や消費
電力の増大を伴うことなく設定できる集積化に適した回
路を実現できるようになるといった効果を奏する。
のヒステリシスインバータ回路30(Q26,Q31)にお
いて、前記下降ヒステリシス回路(Q44,Q46)は、n
チャネルMOSFETQ46と前記下降ヒステリシス抵抗
素子Q44とが並列に接続されて成る構成としたヒステリ
シスインバータ回路30(Q26,Q31)である。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないnチャネルMOSFETQ46のO
N抵抗値に比べて下降ヒステリシス抵抗素子Q44の抵抗
値を十分大きく設定することにより、初段インバーター
回路の入力電圧の下降時に、活性化された下降ヒステリ
シス回路(Q44,Q46)を介して接地電位に第1nチャ
ネルMOSFETQ43が接続された場合に、この第1n
チャネルMOSFETQ43のスレッショルドレベルnV
thだけに基づいて入力電圧の下降時における初段インバ
ーター回路のスレッショルドレベルVtLを回路規模の拡
大や消費電力の増大を伴うことなく設定できる集積化に
適した回路を実現できるようになるといった効果を奏す
る。
のいずれか一項に記載のヒステリシスインバータ回路3
0(Q26,Q31)において、前記初段インバーター回路
は、前記第1pチャネルMOSFETQ42のソースと電
源電位との間に前記上昇ヒステリシス回路(Q41,Q4
5)が並列接続され、前記第1nチャネルMOSFET
Q43のソースと接地電位との間に前記第1nチャネルM
OSFETQ43のソースと接地電位との間に前記下降ヒ
ステリシス回路(Q44,Q46)が並列接続されて成る構
成としたヒステリシスインバータ回路30(Q26,Q3
1)である。
乃至3のいずれか一項に記載の効果に加えて、pチャネ
ルMOSFETQ45のON抵抗値に比べて上昇ヒステリ
シス抵抗素子Q41の抵抗値を十分大きく設定することに
より回路規模の拡大や消費電力の増大を伴うことなく上
昇時のスレッショルドレベルVtHを設定できる集積化に
適した上昇ヒステリシス回路(Q41,Q45)を実現でき
るようになるといった効果を奏する。同様の主旨で、n
チャネルMOSFETQ46のON抵抗値に比べて下降ヒ
ステリシス抵抗素子Q44の抵抗値を十分大きく設定する
ことにより回路規模の拡大や消費電力の増大を伴うこと
なく下降時のスレッショルドレベルVtLを設定できる集
積化に適した下降ヒステリシス回路(Q44,Q46)を実
現できるようになるといった効果を奏する。
のヒステリシスインバータ回路30(Q26,Q31)にお
いて、前記後段インバーター回路の共通入力は前記初段
インバーター回路の共通出力に接続され、前記後段イン
バーター回路の共通出力は前記上昇ヒステリシス回路
(Q41,Q45)のpチャネルMOSFETQ45のゲート
及び前記下降ヒステリシス回路(Q44,Q46)のnチャ
ネルMOSFETQ46のゲートに接続され、前記初段イ
ンバーター回路から出力される論理値を反転した論理値
が前記後段インバーター回路から出力される回路構成に
おいて、前記初段インバーター回路に入力される論理値
の電圧の立ち上がりに応じて活性化された前記上昇ヒス
テリシス回路(Q41,Q45)のpチャネルMOSFET
Q45を介して電源電位に前記第1pチャネルMOSFE
TQ42が接続され、当該初段インバーター回路に入力さ
れる論理値の電圧の立ち上がりに応じて前記下降ヒステ
リシス回路(Q44,Q46)のnチャネルMOSFETQ
46が不活性化された状態で前記下降ヒステリシス抵抗素
子Q44を介して前記第1nチャネルMOSFETQ43が
接地電位に接続されるように構成したヒステリシスイン
バータ回路30(Q26,Q31)である。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路30(Q26,Q31)の出力段に設け
ることにより、初段インバーター回路に入力される信号
の論理値とヒステリシスインバータ回路30(Q26,Q
31)の出力信号の論理値との整合をとって初段インバー
ター回路に入力される信号の論理値を保持してヒステリ
シスインバータ回路30(Q26,Q31)から出力できる
ようになるといった効果を奏する。
項3、請求項4、請求項6または請求項7に記載のヒス
テリシスインバータ回路30(Q26,Q31)において、
前記上昇ヒステリシス回路(Q41,Q45)における入力
電圧上昇時のスレッショルドレベルVtHは、pチャネル
MOSFETQ42のスレッショルドレベルpVthに基づ
いて設定される構成としたヒステリシスインバータ回路
30(Q26,Q31)である。
2、請求項3、請求項4、請求項6または請求項7に記
載の効果に加えて、pチャネルMOSFETQ42のスレ
ッショルドレベルpVthだけに基づいて入力電圧の上昇
時における初段インバーター回路のスレッショルドレベ
ルVtHを回路規模の拡大や消費電力の増大を伴うことな
く設定できる集積化に適したヒステリシスインバータ回
路30(Q26,Q31)を実現できるようになるといった
効果を奏する。
項3、請求項5、請求項6または請求項7に記載のヒス
テリシスインバータ回路30(Q26,Q31)において、
前記下降ヒステリシス回路(Q44,Q46)における入力
電圧下降時のスレッショルドレベルVtLは、nチャネル
MOSFETQ43のスレッショルドレベルnVthと接地
電位との和に基づいて設定される構成としたヒステリシ
スインバータ回路30(Q26,Q31)である。
2、請求項3、請求項5、請求項6または請求項7に記
載の効果に加えて、接地電位は一定電位であるので、第
1nチャネルMOSFETQ43のスレッショルドレベル
nVthだけに基づいて入力電圧の下降時における初段イ
ンバーター回路のスレッショルドレベルVtLを回路規模
の拡大や消費電力の増大を伴うことなく設定できる集積
化に適したヒステリシスインバータ回路30(Q26,Q
31)を実現できるようになるといった効果を奏する。
9のいずれか一項に記載のヒステリシスインバータ回路
30(Q26,Q31)を用いた充放電保護回路20におい
て、充電制御時の2次電池12の過充電状態、負荷電流
を供給する放電制御時の2次電池12の過放電状態、ま
たは充放電制御時の2次電池12の過電流状態を検出し
て2次電池12を過充電状態、過放電状態または過電流
状態から保護する充放電保護回路20において、2次電
池12を充電する充電器14の充電電位に接続され、2
次電池12の放電状態を監視すると共に、過放電状態を
検知した際に過放電検出信号27aを生成する過放電検
出回路27と、充電器接地電位V−に接続され、当該充
電器接地電位V−の電位を監視すると共に、過電流状態
を検知した際に過電流検出信号25aを生成する過電流
検出回路25と、前記ヒステリシスインバータ回路Q26
を有し、前記過放電検出信号27aに応じて2次電池1
2において過放電状態を検出するタイミングにかかるデ
ィレイ時間を設定するためのディレイ信号26aを当該
ヒステリシスインバータ回路Q26を介して生成し、また
前記過電流検出信号25aに応じて2次電池12におい
て過電流状態を検出するタイミングにかかるディレイ時
間を設定するためのディレイ信号26aを当該ヒステリ
シスインバータ回路Q26を介して生成するディレイ回路
26とを有する構成とした充放電保護回路20である。
1乃至9のいずれか一項に記載の効果に加えて、過電流
検出回路25を設けることにより、2次電池12の放電
状態を監視して過電流状態を検知した際に過電流検出信
号25aを生成できるようになる。また、前述のヒステ
リシスインバータ回路Q26を有するディレイ回路26を
設けることにより、過電流検出信号25aを前述のヒス
テリシスインバータ回路Q26に入力できるようになり、
その結果、上昇時の入力電圧スレッショルドレベルVtH
と下降時の入力電圧スレッショルドレベルVtLとで特定
できるヒステリシス特性を有するディレイ信号26aを
生成できるようになる。このようなヒステリシス特性を
ディレイ信号26aに付与することにより、過電流検出
時の発振防止機能を実現できるようになり、ディレイ信
号26aを用いて放電電流の制御を行う放電用トランジ
スタQ1の過電流検出時の発振防止機能を実現できるよ
うになる。更に、ヒステリシスインバータ回路Q26を設
けることで、ラッチ機能付コンパレータA22に比べて
簡便な回路構成で、かつコンパクトな回路規模、小さい
チップ面積、2次電池12の消耗を軽減した少ない消費
電力でこのような発振防止機能を有する過電流検出回路
25を実現できるようになる。
10のいずれか一項に記載の充放電保護回路20におい
て、充電器接地電位V−に接続された前記ヒステリシス
インバータ回路Q31を備え、当該ヒステリシスインバー
タ回路Q31が当該充電器接地電位V−の電位を監視する
と共に、短絡状態を検知した際に短絡検出信号24aを
生成するように構成されている短絡検出回路24を有す
る構成とした充放電保護回路20である。
1乃至10のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路Q31を有する短絡検出回
路24を設けることにより、充電器接地電位V−の電位
をを前述のヒステリシスインバータ回路Q31に入力でき
るようになり、その結果、上昇時の入力電圧スレッショ
ルドレベルVtHと下降時の入力電圧スレッショルドレベ
ルVtLとで特定できるヒステリシス特性を有する短絡検
出信号24aを生成できるようになる。このようなヒス
テリシス特性を短絡検出信号24aに付与することによ
り、短絡検出状態における過電流検出時の発振防止機能
を実現できるようになり、短絡検出信号24aを用いて
放電電流の制御を行う放電用トランジスタQ1の短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになる。更に、ヒステリシスインバータ回路Q31
を設けることで、ラッチ機能付コンパレータA22に比
べて簡便な回路構成で、かつコンパクトな回路規模、小
さいチップ面積、2次電池12の消耗を軽減した少ない
消費電力でこのような発振防止機能を有する短絡検出回
路24を実現できるようになる。
たは11に記載の充放電保護回路20において、2次電
池12を充電する充電器14の充電電位に接続され、バ
ッテリー接地電位Vssを充電器接地電位V−にシフトし
て充電制御信号23aを生成するレベルシフト回路23
を有する構成とした充放電保護回路20である。
10または11に記載の効果に加えて、レベルシフト回
路23は充電器14の充電電位に接続されているので、
充電器14が充電電位に接続された際に充電器14から
電力の供給を受けて動作可能となり充電制御信号23a
を生成できるようになる。すなわち、2次電池12に充
放電保護回路20を動作させるだけの電力を供給する能
力が無くなってしまった場合であっても充電器14が充
電電位に接続されればレベルシフト回路23が動作可能
状態となって充電制御信号23aを生成できるようにな
り、2次電池12の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器14の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号23aを用いて充電用トランジス
タQ2を制御して2次電池12の充電制御ができるよう
になり、充放電保護回路20を動作させるだけの電力の
供給する能力を2次電池12において復帰させることが
できるようになるといった効果を奏する。更に、ヒステ
リシスインバータ回路Q26を設けることで、ラッチ機能
付コンパレータA22に比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、2次電池1
2の消耗を軽減した少ない消費電力でこのような充電制
御機能を有するレベルシフト回路23を実現できるよう
になる。
記載の充放電保護回路20において、前記レベルシフト
回路23は、ソースとゲートとが飽和結線されて定電流
源として動作するデプレション型のnチャネルトランジ
スタQ4のドレインとエンハンスメント型のpチャネル
トランジスタQ3のドレインとが直列に接続され、当該
デプレション型のnチャネルトランジスタQ4のソース
が充電器接地電位V−に接続され、当該エンハンスメン
ト型のpチャネルトランジスタQ3のソースが電源電位
である充放電電位VDDに接続された回路構成を有する構
成とした充放電保護回路20である。
12に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、2次電池12の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のpチャネルトラ
ンジスタQ3のソースが充電器14の充電電位である充
放電電位VDDに接続されているので論理値Lの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、2次電池12の消耗を
軽減した少ない消費電力に好適なデプレション型のnチ
ャネルトランジスタQ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路23は動作可能状態とな
ることができる結果、充電器14が充電電位に接続され
た際であっても充電器14から電力の供給を受けて動作
可能となり充電制御信号23aを生成できるようにな
る。すなわち、2次電池12に充放電保護回路20を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器14が充電電位に接続されれば
レベルシフト回路23が動作可能状態となって充電制御
信号23aを生成できるようになり、2次電池12の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器14の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
23aを用いて充電用トランジスタQ2を制御して2次
電池12の充電制御ができるようになり、充放電保護回
路20を動作させるだけの電力の供給する能力を2次電
池12において復帰させることができるようになるとい
った効果を奏する。
至13のいずれか一項に記載の充放電保護回路20にお
いて、充電器接地電位V−と充電器充放電電位VDDとの
間に充電器14が接続されたことを検出して充電制御信
号23aを生成する充電器接続検出回路23を有する構
成とした充放電保護回路20である。
10乃至13のいずれか一項に記載の効果に加えて、充
放電保護回路20は充電器14の充電電位に接続されて
いるので、充電器14が充電電位に接続された際に充電
器14から電力の供給を受けて動作可能となり充電制御
信号23aを生成できるようになる。すなわち、2次電
池12に充放電保護回路20を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器14が充電電位に接続されればレベルシフト回路23
が動作可能状態となって充電制御信号23aを生成でき
るようになり、2次電池12の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器14の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号23aを用いて充電用
トランジスタQ2を制御して2次電池12の充電制御が
できるようになり、充放電保護回路20を動作させるだ
けの電力の供給する能力を2次電池12において復帰さ
せることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Q26を設けることで、
ラッチ機能付コンパレータA22に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
2次電池12の消耗を軽減した少ない消費電力でこのよ
うな充電制御機能を有する充放電保護回路20を実現で
きるようになる。
ベルシフト回路23と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、2次電池1
2の消耗の軽減化を容易とすることができる。
記載の充放電保護回路20において、前記充電器接続検
出回路23は、ソースとゲートとが飽和結線されて定電
流源として動作するデプレション型のnチャネルトラン
ジスタQ4のドレインとエンハンスメント型のpチャネ
ルトランジスタQ3のドレインとが直列に接続され、当
該デプレション型のnチャネルトランジスタQ4のソー
スが充電器接地電位V−に接続され、当該エンハンスメ
ント型のpチャネルトランジスタQ3のソースが充放電
電位VDDに接続された回路構成を有する構成とした充放
電保護回路20である。
14に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、2次電池12の消耗を軽減した少ない
消費電力に好適なエンハンスメント型のpチャネルトラ
ンジスタQ3のソースが充電器14の充電電位である充
放電電位VDDに接続されているので論理値Lの信号をゲ
ートに入力するだけで活性化できる。一方、コンパクト
な回路規模、小さいチップ面積、2次電池12の消耗を
軽減した少ない消費電力に好適なデプレション型のnチ
ャネルトランジスタQ4は飽和結線されて常時活性化状
態にあるのでレベルシフト回路23は動作可能状態とな
ることができる結果、充電器14が充電電位に接続され
た際であっても充電器14から電力の供給を受けて動作
可能となり充電制御信号23aを生成できるようにな
る。すなわち、2次電池12に充放電保護回路20を動
作させるだけの電力を供給する能力が無くなってしまっ
た場合であっても充電器14が充電電位に接続されれば
レベルシフト回路23が動作可能状態となって充電制御
信号23aを生成できるようになり、2次電池12の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器14の接続によって確実な充電制御を実行する
機能を実現できるようになる。その結果、充電制御信号
23aを用いて充電用トランジスタQ2を制御して2次
電池12の充電制御ができるようになり、充放電保護回
路20を動作させるだけの電力の供給する能力を2次電
池12において復帰させることができるようになるとい
った効果を奏する。
ベルシフト回路23と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、2次電池1
2の消耗の軽減化を容易とすることができる。
記載の充放電保護回路20において、前記充電器接続検
出回路23は、充電器接地電位V−と充電器充放電電位
VDDとの間に充電器14が接続された際に前記エンハン
スメント型のpチャネルトランジスタQ3が不活性化さ
れると共に、前記デプレション型のnチャネルトランジ
スタQ4が活性化されて前記充電制御信号23aを生成
する判定回路Q3,Q4を有する構成とした充放電保護回
路20である。
15に記載の効果に加えて、判定回路Q3,Q4を設ける
ことにより、充電器接地電位V−と充電器充放電電位V
DDとの間に充電器14が接続された際にエンハンスメン
ト型のpチャネルトランジスタQ3が不活性化させ同時
にデプレション型のnチャネルトランジスタQ4が活性
化させる充電制御信号23a(論理値L)を生成できる
ようになる。そこで、ソースが充電器14の充電電位で
ある充放電電位VDDに接続されているエンハンスメント
型のpチャネルトランジスタQ3のゲートに充電制御信
号23a(論理値L)の信号を入力すればエンハンスメ
ント型のpチャネルトランジスタQ3を活性化できるよ
うになる。この様に活性状態にあるエンハンスメント型
のpチャネルトランジスタQ3と常時活性化状態にある
デプレション型のnチャネルトランジスタQ4とにより
レベルシフト回路23を動作可能状態に導くことができ
るようになる結果、充電器14が充電電位に接続された
際であっても充電器14から電力の供給を受けて動作可
能となり充電制御信号23aを生成できるようになる。
すなわち、2次電池12に充放電保護回路20を動作さ
せるだけの電力を供給する能力が無くなってしまった場
合であっても充電器14が充電電位に接続されればレベ
ルシフト回路23が動作可能状態となって充電制御信号
23aを生成できるようになり、2次電池12の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器14の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号23
aを用いて充電用トランジスタQ2を制御して2次電池
12の充電制御ができるようになり、充放電保護回路2
0を動作させるだけの電力の供給する能力を2次電池1
2において復帰させることができるようになるといった
効果を奏する。
記載の充放電保護回路20において、前記充電器接続検
出回路23は、充放電電位VDDにソースが接続されたp
チャネルMOSFETQ5(Q7,Q9)とバッテリー接
地電位Vssにソースが接続されたnチャネルMOSFE
TQ6(Q8,Q10)とがゲートを共通入力としドレイ
ンを共通出力として直列に接続され充電器14が充電器
接地電位V−と充放電電位VDDとの間に接続された際に
活性化されるインバーター回路234が前記充電制御信
号23aの論理レベルに応じた所定段数だけ縦続接続さ
れたゲート回路234,…,234が前記判定回路Q3,
Q4の後段に縦続接続される構成とした充放電保護回路
20である。
16に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路23の出力段に設けることにより、充電器接続検出
回路23の初段に入力される充電制御信号23aの論理
レベルと充電器接続検出回路23の出力段から出力され
る充電制御信号23aの論理レベルとの整合をとること
ができるようになるといった効果を奏する。
たは17に記載の充放電保護回路20において、前記充
電器接続検出回路23は、充放電電位VDDにソースが接
続されたpチャネルMOSFETQ51とバッテリー接地
電位Vssにソースが接続されたnチャネルMOSFET
Q52とがゲートを共通入力としドレインを共通出力とし
て直列に接続されて成るインバーター回路が前記判定回
路Q3,Q4の前段に縦続接続され、当該インバーター回
路は、充放電電位VDDとバッテリー接地電位Vssとの差
が当該nチャネルMOSFETQ52のスレッショルドレ
ベルnVthを越えた際に前記充電器接続検出回路23の
エンハンスメント型のpチャネルトランジスタQ3を活
性化する構成とした充放電保護回路20である。
16または17に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位VDDとバッテリー接地電
位Vssとの差電圧は、nチャネルMOSFETQ52のス
レッショルドレベルnVthによって自由に設定できるよ
うになる。またnチャネルMOSFETQ52における下
降時の入力電圧スレッショルドレベルVtLを変更するこ
とによって、充電電流を流すことができない電池電圧を
自由に設定することができる。
記載の充放電保護回路20において、前記インバーター
回路のnチャネルMOSFETQ52のソースとバッテリ
ー接地電位Vssとの間に、少なくとも1つ以上カスコー
ド接続されたnチャネルMOSFETQ53を有し、当該
インバーター回路は、当該インバーター回路のnチャネ
ルMOSFETQ52のスレッショルドレベルnVthと当
該カスコード接続されたnチャネルMOSFETQ53の
スレッショルドレベルnVthとの和が前記充放電電位V
DDとバッテリー接地電位Vssとの差より小さいときに前
記充電器接続検出回路23のエンハンスメント型のpチ
ャネルトランジスタQ3を活性化する構成とした充放電
保護回路20である。
18に記載の効果に加えて、充電電流を流すことができ
る充放電電位VDDとバッテリー接地電位Vssとの差電圧
は、所定段数だけカスコード接続されたnチャネルMO
SFETQ53のスレッショルドレベルnVthの和によっ
て自由に設定できるようになる。また所定段数だけカス
コード接続されたnチャネルMOSFETQ53における
下降時の入力電圧スレッショルドレベルVtLを変更する
ことによって、充電電流を流すことができない電池電圧
を自由に設定することができる。
至19のいずれか一項に記載の充放電保護回路20にお
いて、前記充電器接続検出回路23と前記レベルシフト
回路23とが、前記ソースとゲートとが飽和結線されて
定電流源として動作するデプレション型のnチャネルト
ランジスタQ4のドレインとエンハンスメント型のpチ
ャネルトランジスタQ3のドレインとが直列に接続さ
れ、当該デプレション型のnチャネルトランジスタQ4
のソースが充電器接地電位V−に接続され、当該エンハ
ンスメント型のpチャネルトランジスタQ3のソースが
充放電電位VDDに接続された回路構成を共有する構成と
した充放電保護回路20である。
16乃至19のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のnチャネルトランジスタ
Q4とエンハンスメント型のpチャネルトランジスタQ3
とが直列に接続された回路構成を用いることにより、レ
ベルシフト回路23と充電器接続検出回路23とが同一
の回路を共通化する回路構成が可能であり、回路規模や
チップ面積のコンパクト化、2次電池12の消耗の軽減
化を容易とすることができる。
至20のいずれか一項に記載の充放電保護回路20にお
いて、2次電池12を充電する充電器14の充電電位に
接続され、2次電池12の充電状態を監視すると共に、
過充電状態を検知した際に過充電検出信号22aを生成
する過充電検出回路22を有し、前記過充電検出回路2
2は、2次電池12の充電可能状態に応じて活性化され
た際に充電器接地電位V−をバッテリー接地電位Vssに
接続するプルダウントランジスタを有する構成とした充
放電保護回路20である。
10乃至20のいずれか一項に記載の効果に加えて、過
充電検出回路22を用いることにより、2次電池12の
充電可能状態と過充電状態とを区別して検知できるよう
になる。
記載の充放電保護回路20において、前記過放電検出回
路27は、2次電池12の過放電状態に応じて活性化さ
れた際に充電器接地電位V−を充放電電位VDDに接続す
るプルアップトランジスタを有する構成とした充放電保
護回路20である。
21に記載の効果に加えて、2次電池12が過放電検出
電圧以下になった際に放電用トランジスタQ1が不活性
化され、負荷14が接続されている場合はその負荷14
で、また負荷14が接続されていなくても、プルアップ
トランジスタによって充放電電位VDDまで充電器接地電
位V−を上昇させることができるようになる。その結
果、短絡検出回路24のヒステリシスインバータが反転
され短絡検出状態となって短絡検出信号24aが生成さ
れ、同時に短絡検出信号24aを用いて充放電保護回路
20の全回路を停止させて消費電流を0に低減させるス
タンバイ機能を過放電検出回路27に付加できるように
なる。これにより、回路規模やチップ面積のコンパクト
化、2次電池12の消耗の軽減化を更に進めることがで
きるようになる。
記載の充放電保護回路20において、前記短絡検出回路
24は、2次電池12の過放電状態に応じて前記プルア
ップトランジスタが活性化された際の充電器接地電位V
−に応じて全回路を停止させるスタンバイ動作を指示す
る前記短絡検出信号24aを前記ヒステリシスインバー
タ回路Q31が生成する構成とした充放電保護回路20で
ある。
11に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルVtHと下降時の入力電圧スレッショルドレ
ベルVtLとで特定できるヒステリシス特性を有するヒス
テリシスインバータ回路Q31を用いてスタンバイ動作を
指示する短絡検出信号24aを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号24aを用いて放電電
流の制御を行う放電用トランジスタQ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Q31を設け
ることで、ラッチ機能付コンパレータA22に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、2次電池12の消耗を軽減した少ない消費電
力でこのような発振防止機能を有する短絡検出回路24
を実現できるようになる。
たは12に記載の充放電保護回路20において、前記短
絡検出回路24は、充電器接地電位V−と充放電電位V
DDとの間に充電器14が接続されて当該充電器接地電位
V−が前記ヒステリシスインバータ回路Q31のスレッシ
ョルドレベルVtLを下回った際に前記スタンバイ動作か
ら全回路の動作開始に復帰させる前記短絡検出信号24
aを前記ヒステリシスインバータ回路Q31が生成する構
成とした充放電保護回路20である。
11または12に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルVtHと下降時の入力電圧スレッ
ショルドレベルVtLとで特定できるヒステリシス特性を
有するヒステリシスインバータ回路Q31を用いて全回路
の動作開始に復帰させる短絡検出信号24aを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号24a
を用いて放電電流の制御を行う放電用トランジスタQ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Q31を設けることで、ラッチ機能付コンパレータA
22に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、2次電池12の消耗を軽減し
た少ない消費電力でこのような発振防止機能を有する短
絡検出回路24を実現できるようになる。
至24のいずれか一項に記載の充放電保護回路20を用
いたバッテリーパック10において、前記充放電保護回
路20に加えて、2次電池12である前記バッテリーセ
ル12と、負荷14と前記バッテリーセル12間に直列
に接続され、放電制御時に前記バッテリーセル12から
負荷14に供給される放電電流の通電状態を前記ディレ
イ信号26aの論理値に応じて制御する放電用トランジ
スタQ1と、充電器14と前記バッテリーセル12間に
直列に接続され、充電制御時に充電器14から前記バッ
テリーセル12に供給される充電電流の通電状態を前記
充電制御信号23aの論理値に応じて制御する充電用ト
ランジスタQ2と、バッテリー接地電位Vssに接続さ
れ、前記バッテリーセル12において過充電状態を検出
するタイミングにかかるディレイ時間を設定するための
充放電信号12aを生成して前記過充電検出回路22に
送信する遅延コンデンサC1とを有する構成としたバッ
テリーパック10である。
10乃至24のいずれか一項に記載の効果に加えて、前
述の充放電保護回路20を設けることにより、2次電池
12の電池電圧が動作可能電圧を下回ってしまった場合
であっても充電器14の接続によって、過電流検出時の
発振防止機能を実現でき、確実な放電制御を放電用トラ
ンジスタQ1を用いて実行する機能を実現でき、確実な
充電制御を充電用トランジスタQ2を用いて実行する機
能を実現できるようになるといった効果を奏する。更
に、このような充放電保護回路20を設けることによ
り、ラッチ機能付コンパレータA22に比べて簡便な回
路構成で、かつコンパクトな回路規模、小さいチップ面
積、2次電池12の消耗を軽減した少ない消費電力でこ
のような充放電制御機能や発振防止機能を有するバッテ
リーパック10を実現できるようになる。
記載のバッテリーパック10において、前記放電用トラ
ンジスタQ1は、前記ディレイ信号26aの論理値と前
記短絡検出信号24aの論理値との論理積である放電信
号26bの論理値に応じて前記バッテリーセル12から
負荷14に供給される放電電流の通電状態を制御する構
成としたバッテリーパック10である。
25に記載の効果に加えて、ディレイ信号26aの論理
値と短絡検出信号24aの論理値との論理積である放電
信号26bとの論理演算を実行し演算結果の論理値に応
じてバッテリーセル12から負荷14に供給される放電
電流の通電状態を過放電状態や短絡状態をモニタリング
しながら放電用トランジスタQ1を用いて制御できるよ
うになるといった効果を奏する。
記載のバッテリーパック10において、前記レベルシフ
ト回路23は、充電器接地電位V−に応じて活性化され
た際に前記充電用トランジスタQ2を活性化する論理値
を有する前記充電制御信号23aを生成する構成とした
バッテリーパック10である。
26に記載の効果に加えて、前述の充放電保護回路20
にこのようなレベルシフト回路23を設けることによ
り、2次電池12の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器14の接続によって、前
述の過電流検出時の発振防止機能を実現と同時に、確実
な充電制御を充電用トランジスタQ2を用いて実行する
機能を実現するための充電制御信号23aを生成できる
ようになるといった効果を奏する。更に、このようなレ
ベルシフト回路23は、ラッチ機能付コンパレータA2
2に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、2次電池12の消耗を軽減した
少ない消費電力でこのような充放電制御機能や発振防止
機能を有するバッテリーパック10を実現することに寄
与する。
種実施形態を説明する。
護回路の実施形態を説明する。
護回路20、及びこれをを用いたバッテリーパック10
の構成を説明するための機能ブロック図である。
御時の2次電池12の過充電状態、負荷電流を供給する
放電制御時の2次電池12の過放電状態、または充放電
制御時の2次電池12の過電流状態を検出して2次電池
12を過充電状態、過放電状態または過電流状態から保
護する機能を有し、更に、過電流検出時の発振防止機
能、2次電池12の電池電圧が動作可能電圧を下回って
しまった場合であっても充電器14の接続によって確実
な充電制御を実行する機能を有している点に特徴を有し
ている。
検出時の発振防止機能を実現するために中心的役割を果
たすヒステリシスインバータ回路30、2次電池12の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器14の接続によって確実な充電制御を実行す
る機能を実現するために中心的役割を果たすレベルシフ
ト回路(充電器接続検出回路)、その他の充電制御機能
や放電制御機能を実現するために中心的役割を果たす過
充電検出回路22、レベルシフト回路23、短絡検出回
路24、過電流検出回路25、ディレイ回路26、過放
電検出回路27を中心にして構成されてており、ICチ
ップ化されて装置内に組み込まれることが通常である。
この様に装置内に組み込まれる場合、装置内のバッテリ
ーから電力の供給を受けるのが通常である。以下の説明
では、充放電保護回路20を充放電保護IC20と呼ぶ
ことにする。
オンバッテリー12が代表的であるので、以下の説明で
は、リチウムイオンバッテリー12を用いて説明を進め
ることにする。
されてバッテリーパック10に内蔵された使用形態で、
リチウムイオンバッテリー12を使用する携帯端末、携
帯電話、無線機等の各種携帯機器に装着されて使用され
るケースが通常である。以下の説明では、負荷14を携
帯電話14で代表することにする。
(Q26,Q31)の回路構成を説明するための回路図であ
る。
リシス特性を備えたヒステリシスインバータ回路30
(具体的には、後述するQ26やQ31)は、図2に示すよ
うに、初段インバーター回路と後段インバーター回路と
上昇ヒステリシス回路(Q41,Q45)と下降ヒステリシ
ス回路(Q44,Q46)とを有している。
0(具体的には、後述するQ26やQ31)は、後述する充
放電保護回路20やこれを内蔵するバッテリーパック1
0において過電流検出時の電池電圧変動によって検出の
出力信号が発振しないように過電流検出回路25に設け
られることが望ましい。
図2に示すように、充放電電位VDD(電源電位VDD)に
接続された第1pチャネルMOSFETQ42とバッテリ
ー接地電位Vss(接地電位Vss)に接続された第1nチ
ャネルMOSFETQ43とがゲートを共通入力としドレ
インを共通出力として直列に接続された回路構成となっ
ている。
は、図2に示すように、第1pチャネルMOSFETQ
42のソースと充放電電位VDDとの間に上昇ヒステリシス
回路(Q41,Q45)が並列接続され、第1nチャネルM
OSFETQ43のソースとバッテリー接地電位Vssとの
間に第1nチャネルMOSFETQ43のソースとバッテ
リー接地電位Vssとの間に下降ヒステリシス回路(Q4
4,Q46)が並列接続された回路構成となっている。
MOSFETQ45のON抵抗値に比べて上昇ヒステリシ
ス抵抗素子Q41の抵抗値を十分大きく設定することによ
り回路規模の拡大や消費電力の増大を伴うことなく上昇
時のスレッショルドレベルVtHを設定できる集積化に適
した上昇ヒステリシス回路(Q41,Q45)を実現できる
ようになるといった効果を奏する。同様の主旨で、nチ
ャネルMOSFETQ46のON抵抗値に比べて下降ヒス
テリシス抵抗素子Q44の抵抗値を十分大きく設定するこ
とにより回路規模の拡大や消費電力の増大を伴うことな
く下降時のスレッショルドレベルVtLを設定できる集積
化に適した下降ヒステリシス回路(Q44,Q46)を実現
できるようになるといった効果を奏する。
うに、初段インバーター回路(Q42,Q43)に入力され
る論理値の電圧の立ち上がりに応じて活性化された上昇
ヒステリシス回路(Q41,Q45)のpチャネルMOSF
ETQ45を介して充放電電位VDDに第1pチャネルMO
SFETQ42が接続され、初段インバーター回路(Q4
2,Q43)に入力される論理値の電圧の立ち上がりに応
じて下降ヒステリシス回路(Q44,Q46)のnチャネル
MOSFETQ46が不活性化された状態で下降ヒステリ
シス抵抗素子Q44を介して第1nチャネルMOSFET
Q43がバッテリー接地電位Vssに接続される回路構成と
なっている。
増大を伴うことの少ない後段インバーター回路をヒステ
リシスインバータ回路30(Q26,Q31)の出力段に設
けることにより、初段インバーター回路(Q42,Q43)
に入力される信号の論理値とヒステリシスインバータ回
路30(Q26,Q31)の出力信号の論理値との整合をと
って初段インバーター回路(Q42,Q43)に入力される
信号の論理値を保持してヒステリシスインバータ回路3
0(Q26,Q31)から出力できるようになるといった効
果を奏する。
図2に示すように、充放電電位VDDに接続された第2p
チャネルMOSFETQ47とバッテリー接地電位Vssに
接続された第2nチャネルMOSFETQ48とがゲート
を共通入力としドレインを共通出力として直列に接続さ
れた回路構成となっている。
は、図2に示すように、充放電電位VDDと第1pチャネ
ルMOSFETQ42との間に接続され、初段インバータ
ー回路の入力電圧の上昇時の入力電圧スレッショルドレ
ベルVtHを設定する回路構成となっている。
45)における入力電圧上昇時のスレッショルドレベルV
tHは、pチャネルMOSFETQ42のスレッショルドレ
ベルpVthに基づいて設定されることが望ましい。
のスレッショルドレベルpVthだけに基づいて入力電圧
の上昇時における初段インバーター回路のスレッショル
ドレベルVtHを回路規模の拡大や消費電力の増大を伴う
ことなく設定できる集積化に適したヒステリシスインバ
ータ回路30(Q26,Q31)を実現できるようになると
いった効果を奏する。
pチャネルMOSFETQ45と上昇ヒステリシス抵抗素
子Q41とが並列に接続された回路構成となっている。本
実施形態では、このような回路構成において、回路規模
の拡大や消費電力の増大を伴うことの少ないpチャネル
MOSFETQ45のON抵抗値に比べて上昇ヒステリシ
ス抵抗素子Q41の抵抗値を十分大きく設定することが望
ましい。
2,Q43)の入力電圧の上昇時に、活性化された上昇ヒ
ステリシス回路(Q41,Q45)を介して充放電電位VDD
に第1pチャネルMOSFETQ42が接続された場合
に、pチャネルMOSFETQ42のスレッショルドレベ
ルpVthだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルVtHを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
ー回路(Q47,Q48)の共通入力は初段インバーター回
路(Q42,Q43)の共通出力に接続され、後段インバー
ター回路(Q47,Q48)の共通出力は上昇ヒステリシス
回路(Q41,Q45)のpチャネルMOSFETQ45のゲ
ート及び下降ヒステリシス回路(Q44,Q46)のnチャ
ネルMOSFETQ46のゲートに接続され、初段インバ
ーター回路(Q42,Q43)から出力される論理値を反転
した論理値が後段インバーター回路(Q47,Q48)から
出力される回路構成となっている。
バッテリー接地電位Vssと第1nチャネルMOSFET
Q43との間に接続され、初段インバーター回路の入力電
圧の下降時の入力電圧スレッショルドレベルVtLを設定
する回路構成となっている。
46)における入力電圧下降時のスレッショルドレベルV
tLは、nチャネルMOSFETQ43のスレッショルドレ
ベルnVthとバッテリー接地電位Vssとの和に基づいて
設定されることが望ましい。
定電位であるので、第1nチャネルMOSFETQ43の
スレッショルドレベルnVthだけに基づいて入力電圧の
下降時における初段インバーター回路のスレッショルド
レベルVtLを回路規模の拡大や消費電力の増大を伴うこ
となく設定できる集積化に適したヒステリシスインバー
タ回路30(Q26,Q31)を実現できるようになるとい
った効果を奏する。
は、nチャネルMOSFETQ46と下降ヒステリシス抵
抗素子Q44とが並列に接続された回路構成となってい
る。
いて、回路規模の拡大や消費電力の増大を伴うことの少
ないnチャネルMOSFETQ46のON抵抗値に比べて
下降ヒステリシス抵抗素子Q44の抵抗値を十分大きく設
定することが望ましい。
電圧の下降時に、活性化された下降ヒステリシス回路
(Q44,Q46)を介してバッテリー接地電位Vssに第1
nチャネルMOSFETQ43が接続された場合に、この
第1nチャネルMOSFETQ43のスレッショルドレベ
ルnVthだけに基づいて入力電圧の下降時における初段
インバーター回路のスレッショルドレベルVtLを回路規
模の拡大や消費電力の増大を伴うことなく設定できる集
積化に適した回路を実現できるようになるといった効果
を奏する。
30(Q26,Q31)の動作を説明する。
理値Lに遷移し、この時、pチャネルMOSFETQ45
は活性化しており、nチャネルMOSFETQ46は不活
性化している。
ネルMOSFETQ45の活性化抵抗を十分小さくし、下
降ヒステリシス抵抗素子Q44よりnチャネルMOSFE
TQ46の活性化抵抗を十分小さくしておけば、初段イン
バーター回路(Q42,Q43)は、pチャネルMOSFE
TQ45,42,nチャネルMOSFETQ43、下降ヒステ
リシス抵抗素子Q44で構成されていることになり、スレ
ッショルドレベルは、pチャネルMOSFETQ42のV
thにほぼなる。
論理値HでpチャネルMOSFETQ45は不活性化して
おり、nチャネルMOSFETQ46は活性化しているの
で、初段インバーター回路(Q42,Q43)は、上昇ヒス
テリシス抵抗素子Q41、pチャネルMOSFETQ42,
nチャネルMOSFETQ43,46で構成されていること
になり、スレッショルドレベルは、nチャネルMOSF
ETQ43のVtHの値にほぼ一致する。
タ回路30(Q26,Q31)のスレッショルドVtH,VtL
は VtH=充放電電位VDD−|pチャネルMOSFETのス
レッショルドレベルpVth|、 VtL=バッテリー接地電位Vss+nチャネルMOSFE
TのスレッショルドレベルnVth となり、ヒステリシス巾(VtHとVtLとの差)を十分取
ることができ、発振防止に有効なヒステリシスインバー
タ回路30(Q26,Q31)を構成することができる。も
ちろん他の回路構成のヒステリシスインバータ回路30
(Q26,Q31)を使用しても同様である。
(Q26,Q31)における初段インバーター回路の入力電
圧の上昇時の入力電圧スレッショルドレベルVtHを設定
する動作を説明するためのグラフである。過電流検出回
路25において、過電流が流れて充電器接地電位V−が
Vrefよりも高くなると、コンパレータQ21が反転す
る。これによって、ディレイ回路26内のコンデンサー
C2が定電流源Q24からの定電流Iで充電され、図3の
aのノードの電位が徐々に上がっていきヒステリシスイ
ンバータQ26のスレッショルドレベルに達すると、ヒス
テリシスインバータQ26の出力が反転し、放電信号出力
端子Doutが論理値Lとなる。
Q31)は、図3に示すように、初段インバーター回路
(Q42,Q43)の入力電圧の上昇時に、活性化(ON)
された上昇ヒステリシス回路(Q41,Q45)を介して充
放電電位VDDに第1pチャネルMOSFETQ42が接続
されると同時に、不活性化(OFF)された下降ヒステ
リシス回路(Q44,Q46)と下降ヒステリシス抵抗素子
Q44とを介して第1nチャネルMOSFETQ43がバッ
テリー接地電位Vssに接続されるような回路構成となっ
ている。
0(Q26,Q31)の動作を説明する。
圧であり、過電流が流れると、バッテリーセル12の内
部インピーダンスによって、充放電電位VDD電圧が図3
の様に下がる。この瞬間に後述するコンデンサーC2
(図5参照)に充電電流が流れ始め、aのノードは図3
の様に上昇する。
インバータ回路30(Q26,Q31)のスレッショルドV
tHに達すると、放電信号出力端子Doutが論理値Lに遷
移し、図1の放電用トランジスタQ1を不活性化させる
為、放電電流が流れなくなり、充放電電位VDD電圧は急
激に上昇する。
スインバータ回路30(Q26,Q31)の代わりにスレッ
ショルドが1レベルのインバータを使用すると、図3の
様に充放電電位VDDが急激に上昇した時、スレッショル
ドレベルVtHも上昇するので、ノードaの電圧は再びス
レッショルドVtHより下がってしまい放電信号出力端子
Doutが再び論理値Hになり、放電電流が流れ、充放電
電位VDDが下がる。これを繰り返すことによって発振し
てしまう。
Q31)を使用することによって、放電信号出力端子Dou
tが論理値Lに遷移して、充放電電位VDDが上昇する時
に、スレッショルドレベルがVtHからVtLに移行するの
で、aの電圧は確実にスレッショルドレベルVtLよりも
高くなり、放電信号出力端子Doutが論理値Lで安定す
る。短絡検出回路24が動作する場合も同様である。
ーター回路(Q42,Q43)の入力電圧の上昇時に、活性
化された上昇ヒステリシス回路(Q41,Q45)を介して
充放電電位VDDに第1pチャネルMOSFETQ42が接
続されることにより、pチャネルMOSFETQ42のス
レッショルドレベルpVthだけに基づいて入力電圧の上
昇時における初段インバーター回路(Q42,Q43)のス
レッショルドレベルVtHを回路規模の拡大や消費電力の
増大を伴うことなく設定できる集積化に適した回路を実
現できるようになるといった効果を奏する。
ルドレベルと充電器接地電位V−との関係を説明するた
めのグラフである。
力電圧の下降時に、図4に示すように、不活性化された
上昇ヒステリシス回路(Q41,Q45)と上昇ヒステリシ
ス抵抗素子Q41とを介して充放電電位VDDに第1pチャ
ネルMOSFETQ42が接続されると同時に、活性化さ
れた下降ヒステリシス回路(Q44,Q46)を介して第1
nチャネルMOSFETQ43がバッテリー接地電位Vss
に接続されるような回路構成となっている。
0(Q26,Q31)の動作を説明する。
出回路24のヒステリシスインバータQ36のスレッショ
ルドレベルを越えると、瞬間的に放電信号出力端子Dou
tを論理値Lにして、電流が流れないようにする。
絡すると、充電器接地電位V−のレベルが図4のように
上昇すると同時に、充放電電位VDDが急激に下がる。
ータQ36のスレッショルドVtHに達した時点で放電信号
出力端子Doutが論理値Lに遷移し、充放電電位VDD電
圧が上昇するが、ヒステリシスインバータQ36のスレッ
ショルドレベルがVtLに移行するので、同様に発振は起
こらない。
ーター回路(Q42,Q43)の入力電圧の下降時に、活性
化された下降ヒステリシス回路(Q44,Q46)を介して
第1nチャネルMOSFETQ43がバッテリー接地電位
Vssに接続されることにより、この第1nチャネルMO
SFETQ43のスレッショルドレベルnVthだけに基づ
いて入力電圧の下降時における初段インバーター回路の
スレッショルドレベルVtLを回路規模の拡大や消費電力
の増大を伴うことなく設定できる集積化に適した回路を
実現できるようになるといった効果を奏する。
ータ回路30(Q26,Q31)によれば、ラッチ機能付コ
ンパレータA22に比べて簡便な回路構成を有し、回路
規模がコンパクトで、チップ面積が小さく、消費電力が
少なく、リチウムイオンバッテリー12の消耗を軽減で
きる上昇ヒステリシス回路(Q41,Q45)と下降ヒステ
リシス回路(Q44,Q46)を用いてヒステリシスインバ
ータ回路30(Q26,Q31)を実現できるようになると
いった効果を奏する。
ッテリー12を充電する充電器14の充電電位に接続さ
れ、リチウムイオンバッテリー12の放電状態を監視す
ると同時に、過放電状態を検知した際に過放電検出信号
27a(過放電検出時論理値L)を生成する機能を有し
ている。
とにより、リチウムイオンバッテリー12の放電状態を
監視して過放電状態を検知した際に過放電検出信号27
aを生成できるようになる。
に、リチウムイオンバッテリー12を充電する充電器1
4の充電電位に接続され、バッテリー接地電位Vssを充
電器接地電位V−にシフトして充電制御信号23aを生
成する機能を有している。
器14の充電電位に接続されているので、充電器14が
充電電位に接続された際に充電器14から電力の供給を
受けて動作可能となり充電制御信号23aを生成できる
ようになる。すなわち、リチウムイオンバッテリー12
に充放電保護IC20を動作させるだけの電力を供給す
る能力が無くなってしまった場合であっても充電器14
が充電電位に接続されればレベルシフト回路23が動作
可能状態となって充電制御信号23aを生成できるよう
になり、リチウムイオンバッテリー12の電池電圧が動
作可能電圧を下回ってしまった場合であっても充電器1
4の接続によって確実な充電制御を実行する機能を実現
できるようになる。その結果、充電制御信号23aを用
いて充電用トランジスタQ2を制御してリチウムイオン
バッテリー12の充電制御ができるようになり、充放電
保護IC20を動作させるだけの電力の供給する能力を
リチウムイオンバッテリー12において復帰させること
ができるようになるといった効果を奏する。更に、ヒス
テリシスインバータ回路Q26を設けることで、ラッチ機
能付コンパレータA22に比べて簡便な回路構成で、か
つコンパクトな回路規模、小さいチップ面積、リチウム
イオンバッテリー12の消耗を軽減した少ない消費電力
でこのような充電制御機能を有するレベルシフト回路2
3を実現できるようになる。
ように、ソースとゲートとが飽和結線されて定電流源と
して動作するデプレション型のnチャネルトランジスタ
Q4のドレインとエンハンスメント型のpチャネルトラ
ンジスタQ3のドレインとが直列に接続され、デプレシ
ョン型のnチャネルトランジスタQ4のソースが充電器
接地電位V−に接続され、エンハンスメント型のpチャ
ネルトランジスタQ3のソースが充放電電位VDDである
充放電電位VDDに接続された回路構成となっている。
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー12の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のpチャネルトランジスタQ3のソース
が充電器14の充電電位である充放電電位VDDに接続さ
れているので論理値Lの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー12の消耗を軽減
した少ない消費電力に好適なデプレション型のnチャネ
ルトランジスタQ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路23は動作可能状態となるこ
とができる結果、充電器14が充電電位に接続された際
であっても充電器14から電力の供給を受けて動作可能
となり充電制御信号23aを生成できるようになる。す
なわち、リチウムイオンバッテリー12に充放電保護I
C20を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器14が充電電位に接
続されればレベルシフト回路23が動作可能状態となっ
て充電制御信号23aを生成できるようになり、リチウ
ムイオンバッテリー12の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器14の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号23aを用いて充電用トラ
ンジスタQ2を制御してリチウムイオンバッテリー12
の充電制御ができるようになり、充放電保護IC20を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー12において復帰させることができるように
なるといった効果を奏する。
ッテリー12の過放電状態に応じて活性化された際に充
電器接地電位V−を充放電電位VDDに接続するプルアッ
プトランジスタ(図示せず)を有している。
2が過放電検出電圧以下になった際に放電用トランジス
タQ1が不活性化され、携帯電話14が接続されている
場合はその携帯電話14で、また携帯電話14が接続さ
れていなくても、プルアップトランジスタによって充放
電電位VDDまで充電器接地電位V−を上昇させることが
できるようになる。その結果、短絡検出回路24のヒス
テリシスインバータが反転され短絡検出状態となって短
絡検出信号24aが生成され、同時に短絡検出信号24
aを用いて充放電保護IC20の全回路を停止させて消
費電流を0に低減させるスタンバイ機能を過放電検出回
路27に付加できるようになる。これにより、回路規模
やチップ面積のコンパクト化、リチウムイオンバッテリ
ー12の消耗の軽減化を更に進めることができるように
なる。
Q26を有するディレイ回路26を設けることにより、過
放電検出信号27aを前述のヒステリシスインバータ回
路Q26に入力できるようになり、その結果、上昇時の入
力電圧スレッショルドレベルVtHと下降時の入力電圧ス
レッショルドレベルVtLとで特定できるヒステリシス特
性を有するディレイ信号26aを生成できるようにな
る。このようなヒステリシス特性をディレイ信号26a
に付与することにより、過電流検出時の発振防止機能を
実現できるようになり、ディレイ信号26aを用いて放
電電流の制御を行う放電用トランジスタQ1の過電流検
出時の発振防止機能を実現できるようになる。更に、ヒ
ステリシスインバータ回路Q26を設けることで、ラッチ
機能付コンパレータA22に比べて簡便な回路構成で、
かつコンパクトな回路規模、小さいチップ面積、リチウ
ムイオンバッテリー12の消耗を軽減した少ない消費電
力でこのような発振防止機能を有するディレイ回路26
を実現できるようになる。
ッテリー12を充電する充電器14のバッテリー接地電
位Vssに接続され、リチウムイオンバッテリー12の充
電状態を監視すると同時に、過充電状態を検知した際に
過充電検出信号22a(充電可能時論理値H)を生成す
る機能を有している。なお、過充電検出回路22は、リ
チウムイオンバッテリー12の充電可能状態に応じて活
性化された際に充電器接地電位V−をバッテリー接地電
位Vssに接続するプルダウントランジスタ(図示せず)
を有しててもよい。このような過充電検出回路22を用
いることにより、リチウムイオンバッテリー12の充電
可能状態と過充電状態とを区別して検知できるようにな
る。
検出回路25及びディレイ26の回路構成を説明するた
めの回路図である。
充電器接地電位V−に接続されたヒステリシスインバー
タ回路Q31を備え、ヒステリシスインバータ回路Q31が
充電器接地電位V−の電位を監視すると同時に、短絡状
態を検知した際に短絡検出信号24aを生成する機能を
有している。
Q31を有する短絡検出回路24を設けることにより、充
電器接地電位V−の電位をを前述のヒステリシスインバ
ータ回路Q31に入力できるようになり、その結果、上昇
時の入力電圧スレッショルドレベルVtHと下降時の入力
電圧スレッショルドレベルVtLとで特定できるヒステリ
シス特性を有する短絡検出信号24aを生成できるよう
になる。このようなヒステリシス特性を短絡検出信号2
4aに付与することにより、短絡検出状態における過電
流検出時の発振防止機能を実現できるようになり、短絡
検出信号24aを用いて放電電流の制御を行う放電用ト
ランジスタQ1の短絡検出状態における過電流検出時の
発振防止機能を実現できるようになる。更に、ヒステリ
シスインバータ回路Q31を設けることで、ラッチ機能付
コンパレータA22に比べて簡便な回路構成で、かつコ
ンパクトな回路規模、小さいチップ面積、リチウムイオ
ンバッテリー12の消耗を軽減した少ない消費電力でこ
のような発振防止機能を有する短絡検出回路24を実現
できるようになる。
バッテリー12の過放電状態に応じてプルアップトラン
ジスタが活性化された際の充電器接地電位V−に応じて
全回路を停止させるスタンバイ動作を指示する短絡検出
信号24aをヒステリシスインバータ回路Q31が生成す
る回路構成となっている。
検出電圧以下になると、放電用トランジスタQ1が不活
性化し、充電器接地電位V−レベルは、負荷が接続され
ている場合は、その負荷で、負荷が接続されていなくて
も、プルアップトランジスタによって充放電電位VDDレ
ベルまで上昇する。これによって、短絡検出回路24の
ヒステリシスインバータQ31が反転し、短絡検出状態と
なるが、同時に全回路を停止させて、消費電流を0にす
る信号であるノードgが論理値Hとなる。すなわち、短
絡検出回路24は、全回路を停止させるスタンバイ回路
も兼ねている。
力電圧スレッショルドレベルVtHと下降時の入力電圧ス
レッショルドレベルVtLとで特定できるヒステリシス特
性を有するヒステリシスインバータ回路Q31を用いてス
タンバイ動作を指示する短絡検出信号24aを生成する
ことにより、短絡検出状態における過電流検出時の発振
防止機能を実現できるようになり、短絡検出信号24a
を用いて放電電流の制御を行う放電用トランジスタQ1
の短絡検出状態における過電流検出時の発振防止機能を
実現できるようになる。更に、ヒステリシスインバータ
回路Q31を設けることで、ラッチ機能付コンパレータA
22に比べて簡便な回路構成で、かつコンパクトな回路
規模、小さいチップ面積、リチウムイオンバッテリー1
2の消耗を軽減した少ない消費電力でこのような発振防
止機能を有する短絡検出回路24を実現できるようにな
る。
V−と充放電電位VDDとの間に充電器14が接続されて
充電器接地電位V−がヒステリシスインバータ回路Q31
のスレッショルドレベルVtLを下回った際にスタンバイ
動作から全回路の動作開始に復帰させる短絡検出信号2
4aをヒステリシスインバータ回路Q31が生成する回路
構成となっている。
2が過放電を検出したあとで、全ての回路を停止させ、
消費電流を0にしても、充電器14を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護I
C20を実現できる。
が、短絡検出回路24のヒステリシスインバータQ31の
VtLを下回ると、ノードgが論理値Lに遷移し、全回路
が動作し、スタンバイ状態から動作状態となる。ヒステ
リシスインバータQ31の内部は、図2であるから、電流
を消費する経路はない。従って、スタンバイ時に消費電
流が0でも充電器14を接続されたことを検出して、動
作状態にさせる回路を簡単に構成することができる。
ドレベルVtHと下降時の入力電圧スレッショルドレベル
VtLとで特定できるヒステリシス特性を有するヒステリ
シスインバータ回路Q31を用いて全回路の動作開始に復
帰させる短絡検出信号24aを生成することにより、短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになり、短絡検出信号24aを用いて放電電
流の制御を行う放電用トランジスタQ1の短絡検出状態
における過電流検出時の発振防止機能を実現できるよう
になる。更に、ヒステリシスインバータ回路Q31を設け
ることで、ラッチ機能付コンパレータA22に比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー12の消耗を軽減
した少ない消費電力でこのような発振防止機能を有する
短絡検出回路24を実現できるようになる。過電流検出
回路25は、図5に示すように、充電器接地電位V−に
接続され、充電器接地電位V−の電位を監視すると同時
に、過電流状態を検知した際に過電流検出信号25aを
生成する機能を有している。
流れて充電器接地電位V−がVrefよりも高くなると、
コンパレータQ21が反転する。これによって、ディレイ
回路26内のコンデンサーC2が定電流源Q24からの定
電流Iで充電され、aのノードの電位が徐々に上がって
いきヒステリシスインバータQ26のスレッショルドレベ
ルに達すると、ヒステリシスインバータQ26の出力が反
転し、放電信号出力端子Doutが論理値Lとなる。
ータ回路Q26を有し、過放電検出信号27aに応じてリ
チウムイオンバッテリー12において過放電状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号26aをヒステリシスインバータ回路Q26
を介して生成し、また過電流検出信号25aに応じてリ
チウムイオンバッテリー12において過電流状態を検出
するタイミングにかかるディレイ時間を設定するための
ディレイ信号26aをヒステリシスインバータ回路Q26
を介して生成する機能を有している。
器14を接続することによって、確実に充電信号出力端
子Coutに論理値Hを出力できる充電器接続検出回路2
3を説明するための回路図である。
うに、充電器接地電位V−と充電器充放電電位VDDとの
間に充電器14が接続されたことを検出して充電制御信
号23aを生成する機能を有している。
2が過放電を検出したあとで、全ての回路を停止させ、
消費電流を0にしても、充電器14を接続することによ
って、全ての回路を再び動作状態にさせる充放電保護I
C20を実現できる。すなわち、レベルシフト回路23
は充電器14の充電電位に接続されているので、充電器
14が充電電位に接続された際に充電器14から電力の
供給を受けて動作可能となり充電制御信号23aを生成
できるようになる。すなわち、リチウムイオンバッテリ
ー12に充放電保護IC20を動作させるだけの電力を
供給する能力が無くなってしまった場合であっても充電
器14が充電電位に接続されればレベルシフト回路23
が動作可能状態となって充電制御信号23aを生成でき
るようになり、リチウムイオンバッテリー12の電池電
圧が動作可能電圧を下回ってしまった場合であっても充
電器14の接続によって確実な充電制御を実行する機能
を実現できるようになる。その結果、充電制御信号23
aを用いて充電用トランジスタQ2を制御してリチウム
イオンバッテリー12の充電制御ができるようになり、
充放電保護IC20を動作させるだけの電力の供給する
能力をリチウムイオンバッテリー12において復帰させ
ることができるようになるといった効果を奏する。更
に、ヒステリシスインバータ回路Q26を設けることで、
ラッチ機能付コンパレータA22に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー12の消耗を軽減した少ない
消費電力でこのような充電制御機能を有する充放電保護
IC20を実現できるようになる。
ベルシフト回路23と共通化する回路構成も可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー12の消耗の軽減化を容易とすることが
できる。
したように充電信号出力端子Cout出力のレベルシフト
回路23そのものでありレベルシフト回路23と回路を
共通化することが可能である。その場合の回路は、ソー
スとゲートとが飽和結線されて定電流源として動作する
デプレション型のnチャネルトランジスタQ4のドレイ
ンとエンハンスメント型のpチャネルトランジスタQ3
のドレインとが直列に接続され、デプレション型のnチ
ャネルトランジスタQ4のソースが充電器接地電位V−
に接続され、エンハンスメント型のpチャネルトランジ
スタQ3のソースが充放電電位VDDに接続された回路構
成となっていることが望ましい。これに依り、飽和結線
されてデプレション型のnチャネルトランジスタQ4と
エンハンスメント型のpチャネルトランジスタQ3とが
直列に接続された回路構成を用いることにより、レベル
シフト回路23と充電器接続検出回路23とが同一の回
路を共通化する回路構成が可能であり、回路規模やチッ
プ面積のコンパクト化、リチウムイオンバッテリー12
の消耗の軽減化を容易とすることができる。
すように、ソースとゲートとが飽和結線されて定電流源
として動作するデプレション型のnチャネルトランジス
タQ4のドレインとエンハンスメント型のpチャネルト
ランジスタQ3のドレインとが直列に接続され、デプレ
ション型のnチャネルトランジスタQ4のソースが充電
器接地電位V−に接続され、エンハンスメント型のpチ
ャネルトランジスタQ3のソースが充放電電位VDDに接
続された回路構成となっている。
な回路規模、小さいチップ面積、リチウムイオンバッテ
リー12の消耗を軽減した少ない消費電力に好適なエン
ハンスメント型のpチャネルトランジスタQ3のソース
が充電器14の充電電位である充放電電位VDDに接続さ
れているので論理値Lの信号をゲートに入力するだけで
活性化できる。一方、コンパクトな回路規模、小さいチ
ップ面積、リチウムイオンバッテリー12の消耗を軽減
した少ない消費電力に好適なデプレション型のnチャネ
ルトランジスタQ4は飽和結線されて常時活性化状態に
あるのでレベルシフト回路23は動作可能状態となるこ
とができる結果、充電器14が充電電位に接続された際
であっても充電器14から電力の供給を受けて動作可能
となり充電制御信号23aを生成できるようになる。す
なわち、リチウムイオンバッテリー12に充放電保護I
C20を動作させるだけの電力を供給する能力が無くな
ってしまった場合であっても充電器14が充電電位に接
続されればレベルシフト回路23が動作可能状態となっ
て充電制御信号23aを生成できるようになり、リチウ
ムイオンバッテリー12の電池電圧が動作可能電圧を下
回ってしまった場合であっても充電器14の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号23aを用いて充電用トラ
ンジスタQ2を制御してリチウムイオンバッテリー12
の充電制御ができるようになり、充放電保護IC20を
動作させるだけの電力の供給する能力をリチウムイオン
バッテリー12において復帰させることができるように
なるといった効果を奏する。
ベルシフト回路23と共通化する回路構成が可能であ
り、回路規模やチップ面積のコンパクト化、リチウムイ
オンバッテリー12の消耗の軽減化を容易とすることが
できる。
すように、充電器接地電位V−と充電器充放電電位VDD
との間に充電器14が接続された際にエンハンスメント
型のpチャネルトランジスタQ3が不活性化されると同
時に、デプレション型のnチャネルトランジスタQ4が
活性化されて充電制御信号23aを生成する判定回路Q
3,Q4を有する回路構成となっている。
3,Q4を設けることにより、充電器接地電位V−と充電
器充放電電位VDDとの間に充電器14が接続された際に
エンハンスメント型のpチャネルトランジスタQ3が不
活性化させ同時にデプレション型のnチャネルトランジ
スタQ4が活性化させる充電制御信号23a(論理値
L)を生成できるようになる。そこで、ソースが充電器
14の充電電位である充放電電位VDDに接続されている
エンハンスメント型のpチャネルトランジスタQ3のゲ
ートに充電制御信号23a(論理値L)の信号を入力す
ればエンハンスメント型のpチャネルトランジスタQ3
を活性化できるようになる。この様に活性状態にあるエ
ンハンスメント型のpチャネルトランジスタQ3と常時
活性化状態にあるデプレション型のnチャネルトランジ
スタQ4とによりレベルシフト回路23を動作可能状態
に導くことができるようになる結果、充電器14が充電
電位に接続された際であっても充電器14から電力の供
給を受けて動作可能となり充電制御信号23aを生成で
きるようになる。すなわち、リチウムイオンバッテリー
12に充放電保護IC20を動作させるだけの電力を供
給する能力が無くなってしまった場合であっても充電器
14が充電電位に接続されればレベルシフト回路23が
動作可能状態となって充電制御信号23aを生成できる
ようになり、リチウムイオンバッテリー12の電池電圧
が動作可能電圧を下回ってしまった場合であっても充電
器14の接続によって確実な充電制御を実行する機能を
実現できるようになる。その結果、充電制御信号23a
を用いて充電用トランジスタQ2を制御してリチウムイ
オンバッテリー12の充電制御ができるようになり、充
放電保護IC20を動作させるだけの電力の供給する能
力をリチウムイオンバッテリー12において復帰させる
ことができるようになるといった効果を奏する。
位VDDにソースが接続されたpチャネルMOSFETQ
5(Q7,Q9)と充電器接地電位V−にソースが接続さ
れたnチャネルMOSFETQ6(Q8,Q10)とがゲ
ートを共通入力としドレインを共通出力として直列に接
続され充電器14が充電器接地電位V−と充放電電位V
DDとの間に接続された際に活性化されるインバーター回
路234が充電制御信号23aの論理レベルに応じた所
定段数だけ縦続接続されたゲート回路234,…,234
が判定回路Q3,Q4の後段に縦続接続される回路構成と
なっている。
作を説明する。
るということは、充放電電位VDD−バッテリー接地電位
Vss間の電圧が0Vになるということである。
ムイオン電池の場合、4.1Vや4.2Vといった電圧
が、充放電電位VDD−充電器接地電位V−間にかかる。
充放電電位VDD−バッテリー接地電位Vss間電圧は0V
であるから、bのノードは、ほとんど充放電電位VDDレ
ベルになり、pチャネルMOSFETQ3のゲート・ソ
ース間電圧は0Vとなり、pチャネルMOSFETQ3
は不活性化している。
は充電器14の電圧が印加されているので、レベルシフ
ト回路23内のトランジスタは全て動作することができ
る。
不活性化しており、デプレションnチャネルMOSFE
T30は飽和結線されているので定電流で活性化してお
り、従って、ノードcは論理値Lレベル(充電器接地電
位V−レベル)となり、結果として、充電信号出力端子
Coutは充電器接地電位V−レベルに対して論理値Hが
出力され、確実に充電電流を流すことができる。
拡大や消費電力の増大を伴うことの少ないゲート回路を
充電器接続検出回路23の出力段に設けることにより、
充電器接続検出回路23の初段に入力される充電制御信
号23aの論理レベルと充電器接続検出回路23の出力
段から出力される充電制御信号23aの論理レベルとの
整合をとることができるようになるといった効果を奏す
る。
233(Q51,Q52),インバーター回路234(Q
5,Q6)を取り除いた回路構成を有する充電器接続検
出回路23を説明するための回路図である。また充電器
接続検出回路23は、図7に示すように、充放電電位V
DDにソースが接続されたpチャネルMOSFETQ51と
バッテリー接地電位Vssにソースが接続されたnチャネ
ルMOSFETQ52とがゲートを共通入力としドレイン
を共通出力として直列に接続されて成るインバーター回
路が判定回路Q3,Q4の前段に縦続接続され、インバー
ター回路は、充放電電位VDDとバッテリー接地電位Vss
との差がnチャネルMOSFETQ52のスレッショルド
レベルnVthを越えた際に充電器接続検出回路23のエ
ンハンスメント型のpチャネルトランジスタQ3を活性
化する回路構成となっている。
力の位相は変わっていない。充電信号出力端子Coutを
論理値Hに遷移させて充電電流を流す為には、ノードd
がpチャネルMOSFETQ3のスレッショルドレベル
pVthよりも下がりノードeに論理値Hを出力しなけれ
ばならない。
DD−バッテリー接地電位Vss間の電圧がnチャネルMO
SFETQ52のスレッショルドレベルnVthよりも低い
と、ノードdは、充放電電位VDDレベルもしくはハイイ
ンピーダンスとなるので、pチャネルMOSFETQ3
を活性化させることができない。
ャネルMOSFETQ3のVtL以下では充電器14を接
続しても充電電流が流せない回路となる。
流すことができる充放電電位VDDとバッテリー接地電位
Vssとの差電圧は、nチャネルMOSFETQ52のスレ
ッショルドレベルnVthによって自由に設定できるよう
になる。またnチャネルMOSFETQ52における下降
時の入力電圧スレッショルドレベルVtLを変更すること
によって、充電電流を流すことができない電池電圧を自
由に設定することができる。
52の下にもう1つnチャネルMOSFETQ53をカスコ
ード接続した回路構成を有する充電器接続検出回路23
を説明するための回路図である。
に、インバーター回路のnチャネルMOSFETQ52の
ソースとバッテリー接地電位Vssとの間に、少なくとも
1つ以上カスコード接続されたnチャネルMOSFET
Q53を有し、インバーター回路は、インバーター回路の
nチャネルMOSFETQ52のスレッショルドレベルn
Vthとカスコード接続されたnチャネルMOSFETQ
53のスレッショルドレベルnVthとの和が充放電電位V
DDとバッテリー接地電位Vssとの差より小さいときに充
電器接続検出回路23のエンハンスメント型のpチャネ
ルトランジスタQ3を活性化する回路構成となっていて
もよい。
ドfを論理値Lにして、充電電流を流すことができる充
放電電位VDD−バッテリー接地電位Vssの電圧は、nチ
ャネルMOSFETQ52とQ53のスレッショルドレベル
nVthの和になる。
にもカスコード接続したり、又、nチャネルMOSFE
TのVthを変更することによって、充電電流を流すこと
ができないバッテリー電圧を自由に設定することができ
る。
流すことができる充放電電位VDDとバッテリー接地電位
Vssとの差電圧は、所定段数だけカスコード接続された
nチャネルMOSFETQ53のスレッショルドレベルn
Vthの和によって自由に設定できるようになる。また所
定段数だけカスコード接続されたnチャネルMOSFE
TQ53における下降時の入力電圧スレッショルドレベル
VtLを変更することによって、充電電流を流すことがで
きない電池電圧を自由に設定することができる。
パックの実施形態を説明する。
内蔵されたバッテリーパック10は、充放電保護IC2
0を用いてリチウムイオンバッテリー12の充放電が実
行できる。このようなバッテリーパック10は、リチウ
ムイオンバッテリー12を使用する携帯端末、携帯電
話、無線機等の各種携帯機器に装着されて使用されるケ
ースが通常である。
構成を説明するための機能ブロック図である。
に、充放電保護IC20に加えて、リチウムイオンバッ
テリー12であるバッテリーセル12、放電用トランジ
スタQ1、充電用トランジスタQ2、遅延コンデンサC1
を中心にして構成されていることが望ましい。
充放電電位VDDが接続される端子、バッテリー接地電位
Vssが接続される端子、遅延コンデンサCTが接続され
る端子、放電信号出力が接続される端子Dout,充電信
号出力が接続される端子Cout、充電器接地電位V−が
接続される端子である。
ウムイオン電池の場合、過充電検出電圧は、例えば4.
25Vや4.35Vである。
Vssに接続され、バッテリーセル12において過充電状
態を検出するタイミングにかかるディレイ時間を設定す
るための充放電信号12aを生成して前述の過充電検出
回路22に端子CTを介して送信する回路構成となって
いる。
とバッテリーセル12間に直列に接続され、放電制御時
にバッテリーセル12から携帯電話14に供給される放
電電流の通電状態をディレイ信号26aの論理値に応じ
て制御する回路構成となっている。
信号26aの論理値と短絡検出信号24aの論理値との
論理積である放電信号26bの論理値に応じてバッテリ
ーセル12から携帯電話14に供給される放電電流の通
電状態を制御する回路構成となっている。
号26aの論理値と短絡検出信号24aの論理値との論
理積である放電信号26bとの論理演算を実行し演算結
果の論理値に応じてバッテリーセル12から携帯電話1
4に供給される放電電流の通電状態を過放電状態や短絡
状態をモニタリングしながら放電用トランジスタQ1を
用いて制御できるようになるといった効果を奏する。
バッテリーセル12間に直列に接続され、充電制御時に
充電器14からバッテリーセル12に供給される充電電
流の通電状態を充電制御信号23aの論理値に応じて制
御する回路構成となっている。
器接地電位V−に応じて活性化された際に充電用トラン
ジスタQ2を活性化する論理値を有する充電制御信号2
3aを生成する回路構成となっている。
電保護IC20にこのようなレベルシフト回路23を設
けることにより、リチウムイオンバッテリー12の電池
電圧が動作可能電圧を下回ってしまった場合であっても
充電器14の接続によって、前述の過電流検出時の発振
防止機能を実現と同時に、確実な充電制御を充電用トラ
ンジスタQ2を用いて実行する機能を実現するための充
電制御信号23aを生成できるようになるといった効果
を奏する。更に、このようなレベルシフト回路23は、
ラッチ機能付コンパレータA22に比べて簡便な回路構
成で、かつコンパクトな回路規模、小さいチップ面積、
リチウムイオンバッテリー12の消耗を軽減した少ない
消費電力でこのような充放電制御機能や発振防止機能を
有するバッテリーパック10を実現することに寄与す
る。
0に依れば、過電流検出時の発振防止の為に、ヒステリ
シスインバータQ26,Q36を使用することによって、回
路素子数を少なくし、小型のバッテリーパック10を構
成することができる。更に、前述の充放電保護IC20
を設けることにより、リチウムイオンバッテリー12の
電池電圧が動作可能電圧を下回ってしまった場合であっ
ても充電器14の接続によって、過電流検出時の発振防
止機能を実現でき、確実な放電制御を放電用トランジス
タQ1を用いて実行する機能を実現でき、バッテリー電
圧が0Vになっても、確実に充電電流を流す充電制御を
充電用トランジスタQ2を用いて実行する機能を実現で
きるようになるといった効果を奏する。また、過充電検
出信号のレベルシフト回路23を兼用することによっ
て、回路を追加することなく、小型のバッテリーパック
10を構成することができる。また、バッテリー電圧が
ある設定電圧以下になった時は、確実に充電電流を流す
ことができなくなる回路を、過充電検出信号のレベルシ
フト回路23を流用することによって回路を追加するこ
となく、小型のバッテリーパック10を構成することが
できる。また過放電を検出したのちに、消費電流を0に
しても、充電器14が接続されたことを検出して、動作
状態にする回路を、短絡検出回路24のヒステリシスイ
ンバータQ26,Q31を流用することによって、回路を追
加することなく、小型のバッテリーパック10を構成す
ることができる。更に、このような充放電保護IC20
を設けることにより、ラッチ機能付コンパレータA22
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、リチウムイオンバッテリー12
の消耗を軽減した少ない消費電力でこのような充放電制
御機能や発振防止機能を有するバッテリーパック10を
実現できるようになる。
機能付コンパレータに比べて簡便な回路構成を有し、回
路規模がコンパクトで、チップ面積が小さく、消費電力
が少なく、2次電池の消耗を軽減できる上昇ヒステリシ
ス回路と下降ヒステリシス回路を用いてヒステリシスイ
ンバータ回路を実現できるようになるといった効果を奏
する。
に記載の効果に加えて、初段インバーター回路の入力電
圧の上昇時に、活性化された上昇ヒステリシス回路を介
して電源電位に第1pチャネルMOSFETが接続され
ることにより、pチャネルMOSFETのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
又は2に記載の効果に加えて、初段インバーター回路の
入力電圧の下降時に、活性化された下降ヒステリシス回
路を介して第1nチャネルMOSFETが接地電位に接
続されることにより、この第1nチャネルMOSFET
のスレッショルドレベルだけに基づいて入力電圧の下降
時における初段インバーター回路のスレッショルドレベ
ルを回路規模の拡大や消費電力の増大を伴うことなく設
定できる集積化に適した回路を実現できるようになると
いった効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないpチャネルMOSFETのON抵
抗値に比べて上昇ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の上昇時に、活性化された上昇ヒステリシス回路
を介して電源電位に第1pチャネルMOSFETが接続
された場合に、pチャネルMOSFETのスレッショル
ドレベルだけに基づいて入力電圧の上昇時における初段
インバーター回路のスレッショルドレベルを回路規模の
拡大や消費電力の増大を伴うことなく設定できる集積化
に適した回路を実現できるようになるといった効果を奏
する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ないnチャネルMOSFETのON抵
抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十分
大きく設定することにより、初段インバーター回路の入
力電圧の下降時に、活性化された下降ヒステリシス回路
を介して接地電位に第1nチャネルMOSFETが接続
された場合に、この第1nチャネルMOSFETのスレ
ッショルドレベルだけに基づいて入力電圧の下降時にお
ける初段インバーター回路のスレッショルドレベルを回
路規模の拡大や消費電力の増大を伴うことなく設定でき
る集積化に適した回路を実現できるようになるといった
効果を奏する。
乃至3のいずれか一項に記載の効果に加えて、pチャネ
ルMOSFETのON抵抗値に比べて上昇ヒステリシス
抵抗素子の抵抗値を十分大きく設定することにより回路
規模の拡大や消費電力の増大を伴うことなく上昇時のス
レッショルドレベルを設定できる集積化に適した上昇ヒ
ステリシス回路を実現できるようになるといった効果を
奏する。同様の主旨で、nチャネルMOSFETのON
抵抗値に比べて下降ヒステリシス抵抗素子の抵抗値を十
分大きく設定することにより回路規模の拡大や消費電力
の増大を伴うことなく下降時のスレッショルドレベルを
設定できる集積化に適した下降ヒステリシス回路を実現
できるようになるといった効果を奏する。
に記載の効果に加えて、回路規模の拡大や消費電力の増
大を伴うことの少ない後段インバーター回路をヒステリ
シスインバータ回路の出力段に設けることにより、初段
インバーター回路に入力される信号の論理値とヒステリ
シスインバータ回路の出力信号の論理値との整合をとっ
て初段インバーター回路に入力される信号の論理値を保
持してヒステリシスインバータ回路から出力できるよう
になるといった効果を奏する。
2、請求項3、請求項4、請求項6または請求項7に記
載の効果に加えて、電源電位は一定電位であるので、第
1pチャネルMOSFETのスレッショルドレベルだけ
に基づいて入力電圧の上昇時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
2、請求項3、請求項5、請求項6または請求項7に記
載の効果に加えて、接地電位は一定電位であるので、第
1nチャネルMOSFETのスレッショルドレベルだけ
に基づいて入力電圧の下降時における初段インバーター
回路のスレッショルドレベルを回路規模の拡大や消費電
力の増大を伴うことなく設定できる集積化に適したヒス
テリシスインバータ回路を実現できるようになるといっ
た効果を奏する。
1乃至9のいずれか一項に記載の効果に加えて、過放電
検出回路を設けることにより、2次電池の放電状態を監
視して過放電状態を検知した際に過放電検出信号を生成
できるようになる。また、前述のヒステリシスインバー
タ回路を有するディレイ回路を設けることにより、過放
電検出信号を前述のヒステリシスインバータ回路に入力
できるようになり、その結果、上昇時の入力電圧スレッ
ショルドレベルと下降時の入力電圧スレッショルドレベ
ルとで特定できるヒステリシス特性を有するディレイ信
号を生成できるようになる。このようなヒステリシス特
性をディレイ信号に付与することにより、過電流検出時
の発振防止機能を実現できるようになり、ディレイ信号
を用いて放電電流の制御を行う放電用トランジスタの過
電流検出時の発振防止機能を実現できるようになる。更
に、ヒステリシスインバータ回路を設けることで、ラッ
チ機能付コンパレータに比べて簡便な回路構成で、かつ
コンパクトな回路規模、小さいチップ面積、2次電池の
消耗を軽減した少ない消費電力でこのような発振防止機
能を有する過放電検出回路を実現できるようになる。
1乃至10のいずれか一項に記載の効果に加えて、前述
のヒステリシスインバータ回路を有する短絡検出回路を
設けることにより、充電器接地電位の電位をを前述のヒ
ステリシスインバータ回路に入力できるようになり、そ
の結果、上昇時の入力電圧スレッショルドレベルと下降
時の入力電圧スレッショルドレベルとで特定できるヒス
テリシス特性を有する短絡検出信号を生成できるように
なる。このようなヒステリシス特性を短絡検出信号に付
与することにより、短絡検出状態における過電流検出時
の発振防止機能を実現できるようになり、短絡検出信号
を用いて放電電流の制御を行う放電用トランジスタの短
絡検出状態における過電流検出時の発振防止機能を実現
できるようになる。更に、ヒステリシスインバータ回路
を設けることで、ラッチ機能付コンパレータに比べて簡
便な回路構成で、かつコンパクトな回路規模、小さいチ
ップ面積、2次電池の消耗を軽減した少ない消費電力で
このような発振防止機能を有する短絡検出回路を実現で
きるようになる。
10または11に記載の効果に加えて、レベルシフト回
路は充電器の充電電位に接続されているので、充電器が
充電電位に接続された際に充電器から電力の供給を受け
て動作可能となり充電制御信号を生成できるようにな
る。すなわち、2次電池に充放電保護回路を動作させる
だけの電力を供給する能力が無くなってしまった場合で
あっても充電器が充電電位に接続されればレベルシフト
回路が動作可能状態となって充電制御信号を生成できる
ようになり、2次電池の電池電圧が動作可能電圧を下回
ってしまった場合であっても充電器の接続によって確実
な充電制御を実行する機能を実現できるようになる。そ
の結果、充電制御信号を用いて充電用トランジスタを制
御して2次電池の充電制御ができるようになり、充放電
保護回路を動作させるだけの電力の供給する能力を2次
電池において復帰させることができるようになるといっ
た効果を奏する。更に、ヒステリシスインバータ回路を
設けることで、ラッチ機能付コンパレータに比べて簡便
な回路構成で、かつコンパクトな回路規模、小さいチッ
プ面積、2次電池の消耗を軽減した少ない消費電力でこ
のような充電制御機能を有するレベルシフト回路を実現
できるようになる。
12に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、2次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のpチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Lの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、2次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のnチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、2次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、2次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して2次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を2次電池において復帰させることができるようになる
といった効果を奏する。
10乃至13のいずれか一項に記載の効果に加えて、充
放電保護回路は充電器の充電電位に接続されているの
で、充電器が充電電位に接続された際に充電器から電力
の供給を受けて動作可能となり充電制御信号を生成でき
るようになる。すなわち、2次電池に充放電保護回路を
動作させるだけの電力を供給する能力が無くなってしま
った場合であっても充電器が充電電位に接続されればレ
ベルシフト回路が動作可能状態となって充電制御信号を
生成できるようになり、2次電池の電池電圧が動作可能
電圧を下回ってしまった場合であっても充電器の接続に
よって確実な充電制御を実行する機能を実現できるよう
になる。その結果、充電制御信号を用いて充電用トラン
ジスタを制御して2次電池の充電制御ができるようにな
り、充放電保護回路を動作させるだけの電力の供給する
能力を2次電池において復帰させることができるように
なるといった効果を奏する。更に、ヒステリシスインバ
ータ回路を設けることで、ラッチ機能付コンパレータに
比べて簡便な回路構成で、かつコンパクトな回路規模、
小さいチップ面積、2次電池の消耗を軽減した少ない消
費電力でこのような充電制御機能を有する充放電保護回
路を実現できるようになる。
ベルシフト回路と共通化する回路構成も可能であり、回
路規模やチップ面積のコンパクト化、2次電池の消耗の
軽減化を容易とすることができる。
14に記載の効果に加えて、コンパクトな回路規模、小
さいチップ面積、2次電池の消耗を軽減した少ない消費
電力に好適なエンハンスメント型のpチャネルトランジ
スタのソースが充電器の充電電位である充放電電位に接
続されているので論理値Lの信号をゲートに入力するだ
けで活性化できる。一方、コンパクトな回路規模、小さ
いチップ面積、2次電池の消耗を軽減した少ない消費電
力に好適なデプレション型のnチャネルトランジスタは
飽和結線されて常時活性化状態にあるのでレベルシフト
回路は動作可能状態となることができる結果、充電器が
充電電位に接続された際であっても充電器から電力の供
給を受けて動作可能となり充電制御信号を生成できるよ
うになる。すなわち、2次電池に充放電保護回路を動作
させるだけの電力を供給する能力が無くなってしまった
場合であっても充電器が充電電位に接続されればレベル
シフト回路が動作可能状態となって充電制御信号を生成
できるようになり、2次電池の電池電圧が動作可能電圧
を下回ってしまった場合であっても充電器の接続によっ
て確実な充電制御を実行する機能を実現できるようにな
る。その結果、充電制御信号を用いて充電用トランジス
タを制御して2次電池の充電制御ができるようになり、
充放電保護回路を動作させるだけの電力の供給する能力
を2次電池において復帰させることができるようになる
といった効果を奏する。
ベルシフト回路と共通化する回路構成が可能であり、回
路規模やチップ面積のコンパクト化、2次電池の消耗の
軽減化を容易とすることができる。
15に記載の効果に加えて、判定回路を設けることによ
り、充電器接地電位と充電器充放電電位との間に充電器
が接続された際にエンハンスメント型のpチャネルトラ
ンジスタが不活性化させ同時にデプレション型のnチャ
ネルトランジスタが活性化させる充電制御信号(論理値
L)を生成できるようになる。そこで、ソースが充電器
の充電電位である充放電電位に接続されているエンハン
スメント型のpチャネルトランジスタのゲートに充電制
御信号(論理値L)の信号を入力すればエンハンスメン
ト型のpチャネルトランジスタを活性化できるようにな
る。この様に活性状態にあるエンハンスメント型のpチ
ャネルトランジスタと常時活性化状態にあるデプレショ
ン型のnチャネルトランジスタとによりレベルシフト回
路を動作可能状態に導くことができるようになる結果、
充電器が充電電位に接続された際であっても充電器から
電力の供給を受けて動作可能となり充電制御信号を生成
できるようになる。すなわち、2次電池に充放電保護回
路を動作させるだけの電力を供給する能力が無くなって
しまった場合であっても充電器が充電電位に接続されれ
ばレベルシフト回路が動作可能状態となって充電制御信
号を生成できるようになり、2次電池の電池電圧が動作
可能電圧を下回ってしまった場合であっても充電器の接
続によって確実な充電制御を実行する機能を実現できる
ようになる。その結果、充電制御信号を用いて充電用ト
ランジスタを制御して2次電池の充電制御ができるよう
になり、充放電保護回路を動作させるだけの電力の供給
する能力を2次電池において復帰させることができるよ
うになるといった効果を奏する。
16に記載の効果に加えて、回路規模の拡大や消費電力
の増大を伴うことの少ないゲート回路を充電器接続検出
回路の出力段に設けることにより、充電器接続検出回路
の初段に入力される充電制御信号の論理レベルと充電器
接続検出回路の出力段から出力される充電制御信号の論
理レベルとの整合をとることができるようになるといっ
た効果を奏する。
16または17に記載に記載の効果に加えて、充電電流
を流すことができる充放電電位とバッテリー接地電位と
の差電圧は、nチャネルMOSFETのスレッショルド
レベルによって自由に設定できるようになる。またnチ
ャネルMOSFETにおける下降時の入力電圧スレッシ
ョルドレベルを変更することによって、充電電流を流す
ことができない電池電圧を自由に設定することができ
る。
18に記載の効果に加えて、充電電流を流すことができ
る充放電電位とバッテリー接地電位との差電圧は、所定
段数だけカスコード接続されたnチャネルMOSFET
のスレッショルドレベルの和によって自由に設定できる
ようになる。また所定段数だけカスコード接続されたn
チャネルMOSFETにおける下降時の入力電圧スレッ
ショルドレベルを変更することによって、充電電流を流
すことができない電池電圧を自由に設定することができ
る。
16乃至19のいずれか一項に記載の効果に加えて、飽
和結線されてデプレション型のnチャネルトランジスタ
とエンハンスメント型のpチャネルトランジスタとが直
列に接続された回路構成を用いることにより、レベルシ
フト回路と充電器接続検出回路とが同一の回路を共通化
する回路構成が可能であり、回路規模やチップ面積のコ
ンパクト化、2次電池の消耗の軽減化を容易とすること
ができる。
10乃至20のいずれか一項に記載の効果に加えて、過
充電検出回路を用いることにより、2次電池の充電可能
状態と過充電状態とを区別して検知できるようになる。
21に記載の効果に加えて、2次電池が過放電検出電圧
以下になった際に放電用トランジスタが不活性化され、
負荷が接続されている場合はその負荷で、また負荷が接
続されていなくても、プルアップトランジスタによって
充放電電位まで充電器接地電位を上昇させることができ
るようになる。その結果、短絡検出回路のヒステリシス
インバータが反転され短絡検出状態となって短絡検出信
号が生成され、同時に短絡検出信号を用いて充放電保護
回路の全回路を停止させて消費電流を0に低減させるス
タンバイ機能を過放電検出回路に付加できるようにな
る。これにより、回路規模やチップ面積のコンパクト
化、2次電池の消耗の軽減化を更に進めることができる
ようになる。
11に記載の効果に加えて、上昇時の入力電圧スレッシ
ョルドレベルと下降時の入力電圧スレッショルドレベル
とで特定できるヒステリシス特性を有するヒステリシス
インバータ回路を用いてスタンバイ動作を指示する短絡
検出信号を生成することにより、短絡検出状態における
過電流検出時の発振防止機能を実現できるようになり、
短絡検出信号を用いて放電電流の制御を行う放電用トラ
ンジスタの短絡検出状態における過電流検出時の発振防
止機能を実現できるようになる。更に、ヒステリシスイ
ンバータ回路を設けることで、ラッチ機能付コンパレー
タに比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、2次電池の消耗を軽減した少な
い消費電力でこのような発振防止機能を有する短絡検出
回路を実現できるようになる。
11または12に記載の効果に加えて、上昇時の入力電
圧スレッショルドレベルと下降時の入力電圧スレッショ
ルドレベルとで特定できるヒステリシス特性を有するヒ
ステリシスインバータ回路を用いて全回路の動作開始に
復帰させる短絡検出信号を生成することにより、短絡検
出状態における過電流検出時の発振防止機能を実現でき
るようになり、短絡検出信号を用いて放電電流の制御を
行う放電用トランジスタの短絡検出状態における過電流
検出時の発振防止機能を実現できるようになる。更に、
ヒステリシスインバータ回路を設けることで、ラッチ機
能付コンパレータに比べて簡便な回路構成で、かつコン
パクトな回路規模、小さいチップ面積、2次電池の消耗
を軽減した少ない消費電力でこのような発振防止機能を
有する短絡検出回路を実現できるようになる。
10乃至24のいずれか一項に記載の効果に加えて、前
述の充放電保護回路を設けることにより、2次電池の電
池電圧が動作可能電圧を下回ってしまった場合であって
も充電器の接続によって、過電流検出時の発振防止機能
を実現でき、確実な放電制御を放電用トランジスタを用
いて実行する機能を実現でき、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現できるように
なるといった効果を奏する。更に、このような充放電保
護回路を設けることにより、ラッチ機能付コンパレータ
に比べて簡便な回路構成で、かつコンパクトな回路規
模、小さいチップ面積、2次電池の消耗を軽減した少な
い消費電力でこのような充放電制御機能や発振防止機能
を有するバッテリーパックを実現できるようになる。
25に記載の効果に加えて、ディレイ信号の論理値と短
絡検出信号の論理値との論理積である放電信号との論理
演算を実行し演算結果の論理値に応じてバッテリーセル
から負荷に供給される放電電流の通電状態を過放電状態
や短絡状態をモニタリングしながら放電用トランジスタ
を用いて制御できるようになるといった効果を奏する。
26に記載の効果に加えて、前述の充放電保護回路にこ
のようなレベルシフト回路を設けることにより、2次電
池の電池電圧が動作可能電圧を下回ってしまった場合で
あっても充電器の接続によって、前述の過電流検出時の
発振防止機能を実現と同時に、確実な充電制御を充電用
トランジスタを用いて実行する機能を実現するための充
電制御信号を生成できるようになるといった効果を奏す
る。更に、このようなレベルシフト回路は、ラッチ機能
付コンパレータに比べて簡便な回路構成で、かつコンパ
クトな回路規模、小さいチップ面積、2次電池の消耗を
軽減した少ない消費電力でこのような充放電制御機能や
発振防止機能を有するバッテリーパックを実現すること
に寄与する。
これをを用いたバッテリーパック10の構成を説明する
ための機能ブロック図である。
するための回路図である。
バーター回路の入力電圧の上昇時の入力電圧スレッショ
ルドレベルを設定する動作を説明するためのグラフであ
る。
充電器接地電位との関係を説明するためのグラフであ
る。
レイ回路の回路構成を説明するための回路図である。
ことによって、確実に充電信号出力端子に論理値Hを出
力できる充電器接続検出回路を説明するための回路図で
ある。
ー回路を取り除いた回路構成を有する充電器接続検出回
路を説明するための回路図である。
nチャネルMOSFETをカスコード接続した回路構成
を有する充電器接続検出回路を説明するための回路図で
ある。
ロック図である。
置を説明するための回路図である。
部回路構成を説明するための回路図である。
テリー) 12a…充放電信号 14…充電器(負荷) 20…充放電保護回路 22…過充電検出回路 22a…過充電検出信号 23…レベルシフト回路(充電器接続検出回路) 23a…充電制御信号 24…短絡検出回路 24a…短絡検出信号 25…過電流検出回路 25a…過電流検出信号 26…ディレイ回路 26a…ディレイ信号 26b…放電信号 27…過放電検出回路 27a…過放電検出信号 30…ヒステリシスインバータ回路 C1…遅延コンデンサC1 Cout…充電信号出力端子 Dout…放電信号出力端子 nVth…下降ヒステリシス回路のnチャネルMOSFE
Tのスレッショルドレベル pVth…上昇ヒステリシス回路のpチャネルMOSFE
Tのスレッショルドレベル Q1…放電用トランジスタ Q2…充電用トランジスタ Q3…エンハンスメント型のpチャネルトランジスタ
(判定回路) Q4…デプレション型のnチャネルトランジスタ(判定
回路) Q26…ヒステリシスインバータ回路 Q31…ヒステリシスインバータ回路 Q41…上昇ヒステリシス抵抗素子 Q42…第1pチャネルMOSFET Q43…第1nチャネルMOSFET Q44…下降ヒステリシス抵抗素子 Q45…上昇ヒステリシス回路のpチャネルMOSFET Q46…下降ヒステリシス回路のnチャネルMOSFET Q47…第2pチャネルMOSFET Q48…第2nチャネルMOSFET V−…充電器接地電位 VDD…充放電電位 Vss…バッテリー接地電位 Vth…スレッショルドレベル VtH…上昇時の入力電圧スレッショルドレベル VtL…下降時の入力電圧スレッショルドレベル
Claims (27)
- 【請求項1】 電源電位に接続された第1pチャネルM
OSFETと接地電位に接続された第1nチャネルMO
SFETとがゲートを共通入力としドレインを共通出力
として直列に接続されて成る初段インバーター回路と、
電源電位に接続された第2pチャネルMOSFETと接
地電位に接続された第2nチャネルMOSFETとがゲ
ートを共通入力としドレインを共通出力として直列に接
続されて成る後段インバーター回路と、 電源電位と前記第1pチャネルMOSFETとの間に接
続され、前記初段インバーター回路の入力電圧の上昇時
の入力電圧スレッショルドレベルを設定する上昇ヒステ
リシス回路と、 接地電位と前記第1nチャネルMOSFETとの間に接
続され、前記初段インバーター回路の入力電圧の下降時
の入力電圧スレッショルドレベルを設定する下降ヒステ
リシス回路とを有することを特徴とするヒステリシスイ
ンバータ回路。 - 【請求項2】 前記初段インバーター回路の入力電圧の
上昇時に、活性化された前記上昇ヒステリシス回路を介
して電源電位に前記第1pチャネルMOSFETが接続
されると共に、不活性化された前記下降ヒステリシス回
路と下降ヒステリシス抵抗素子とを介して前記第1nチ
ャネルMOSFETが接地電位に接続されるように構成
されていることを特徴とする請求項1に記載のヒステリ
シスインバータ回路。 - 【請求項3】 前記初段インバーター回路の入力電圧の
下降時に、不活性化された前記上昇ヒステリシス回路と
上昇ヒステリシス抵抗素子とを介して電源電位に前記第
1pチャネルMOSFETが接続されると共に、活性化
された前記下降ヒステリシス回路を介して前記第1nチ
ャネルMOSFETが接地電位に接続されるように構成
されていることを特徴とする請求項1又は2に記載のヒ
ステリシスインバータ回路。 - 【請求項4】 前記上昇ヒステリシス回路は、pチャネ
ルMOSFETと前記上昇ヒステリシス抵抗素子とが並
列に接続されて成ることを特徴とする請求項3に記載の
ヒステリシスインバータ回路。 - 【請求項5】 前記下降ヒステリシス回路は、nチャネ
ルMOSFETと前記下降ヒステリシス抵抗素子とが並
列に接続されて成ることを特徴とする請求項3に記載の
ヒステリシスインバータ回路。 - 【請求項6】 前記初段インバーター回路は、前記第1
pチャネルMOSFETのソースと電源電位との間に前
記上昇ヒステリシス回路が並列接続され、前記第1nチ
ャネルMOSFETのソースと接地電位との間に前記第
1nチャネルMOSFETのソースと接地電位との間に
前記下降ヒステリシス回路が並列接続されて成ることを
特徴とする請求項1乃至3のいずれか一項に記載のヒス
テリシスインバータ回路。 - 【請求項7】 前記後段インバーター回路の共通入力は
前記初段インバーター回路の共通出力に接続され、前記
後段インバーター回路の共通出力は前記上昇ヒステリシ
ス回路のpチャネルMOSFETのゲート及び前記下降
ヒステリシス回路のnチャネルMOSFETのゲートに
接続され、前記初段インバーター回路から出力される論
理値を反転した論理値が前記後段インバーター回路から
出力される回路構成において、 前記初段インバーター回路に入力される論理値の電圧の
立ち上がりに応じて活性化された前記上昇ヒステリシス
回路のpチャネルMOSFETを介して電源電位に前記
第1pチャネルMOSFETが接続され、当該初段イン
バーター回路に入力される論理値の電圧の立ち上がりに
応じて前記下降ヒステリシス回路のnチャネルMOSF
ETが不活性化された状態で前記下降ヒステリシス抵抗
素子を介して前記第1nチャネルMOSFETが接地電
位に接続されるように構成されていることを特徴とする
請求項6に記載のヒステリシスインバータ回路。 - 【請求項8】 前記上昇ヒステリシス回路における入力
電圧上昇時のスレッショルドレベルは、pチャネルMO
SFETのスレッショルドレベルに基づいて設定される
ことを特徴とする請求項2、請求項3、請求項4、請求
項6または請求項7に記載のヒステリシスインバータ回
路。 - 【請求項9】 前記下降ヒステリシス回路における入力
電圧下降時のスレッショルドレベルは、nチャネルMO
SFETのスレッショルドレベルと接地電位との和に基
づいて設定されることを特徴とする請求項2、請求項
3、請求項5、請求項6または請求項7に記載のヒステ
リシスインバータ回路。 - 【請求項10】 充電制御時の2次電池の過充電状態、
負荷電流を供給する放電制御時の2次電池の過放電状
態、または充放電制御時の2次電池の過電流状態を検出
して2次電池を過充電状態、過放電状態または過電流状
態から保護する充放電保護回路において、 2次電池を充電する充電器の充電電位に接続され、2次
電池の放電状態を監視すると共に、過放電状態を検知し
た際に過放電検出信号を生成する過放電検出回路と、 充電器接地電位に接続され、当該充電器接地電位の電位
を監視すると共に、過電流状態を検知した際に過電流検
出信号を生成する過電流検出回路と、 前記ヒステリシスインバータ回路を有し、前記過放電検
出信号に応じて2次電池において過放電状態を検出する
タイミングにかかるディレイ時間を設定するためのディ
レイ信号を当該ヒステリシスインバータ回路を介して生
成し、また前記過電流検出信号に応じて2次電池におい
て過電流状態を検出するタイミングにかかるディレイ時
間を設定するためのディレイ信号を当該ヒステリシスイ
ンバータ回路を介して生成するディレイ回路とを有する
ことを特徴とする請求項1乃至9のいずれか一項に記載
のヒステリシスインバータ回路を用いた充放電保護回
路。 - 【請求項11】 充電器接地電位に接続された前記ヒス
テリシスインバータ回路を備え、当該ヒステリシスイン
バータ回路が当該充電器接地電位の電位を監視すると共
に、短絡状態を検知した際に短絡検出信号を生成するよ
うに構成されている短絡検出回路を有することを特徴と
する請求項1乃至10のいずれか一項に記載の充放電保
護回路。 - 【請求項12】 2次電池を充電する充電器の充電電位
に接続され、バッテリー接地電位を充電器接地電位にシ
フトして充電制御信号を生成するレベルシフト回路を有
することを特徴とする請求項10または11に記載の充
放電保護回路。 - 【請求項13】 前記レベルシフト回路は、ソースとゲ
ートとが飽和結線されて定電流源として動作するデプレ
ション型のnチャネルトランジスタのドレインとエンハ
ンスメント型のpチャネルトランジスタのドレインとが
直列に接続され、当該デプレション型のnチャネルトラ
ンジスタのソースが充電器接地電位に接続され、当該エ
ンハンスメント型のpチャネルトランジスタのソースが
電源電位である充放電電位に接続された回路構成を有す
ることを特徴とする請求項12に記載の充放電保護回
路。 - 【請求項14】 充電器接地電位と充電器充放電電位と
の間に充電器が接続されたことを検出して充電制御信号
を生成する充電器接続検出回路を有することを特徴とす
る請求項10乃至13のいずれか一項に記載の充放電保
護回路。 - 【請求項15】 前記充電器接続検出回路は、ソースと
ゲートとが飽和結線されて定電流源として動作するデプ
レション型のnチャネルトランジスタのドレインとエン
ハンスメント型のpチャネルトランジスタのドレインと
が直列に接続され、当該デプレション型のnチャネルト
ランジスタのソースが充電器接地電位に接続され、当該
エンハンスメント型のpチャネルトランジスタのソース
が充放電電位に接続された回路構成を有することを特徴
とする請求項14に記載の充放電保護回路。 - 【請求項16】 前記充電器接続検出回路は、充電器接
地電位と充電器充放電電位との間に充電器が接続された
際に前記エンハンスメント型のpチャネルトランジスタ
が不活性化されると共に、前記デプレション型のnチャ
ネルトランジスタが活性化されて前記充電制御信号を生
成する判定回路を有することを特徴とする請求項15に
記載の充放電保護回路。 - 【請求項17】 前記充電器接続検出回路は、充放電電
位にソースが接続されたpチャネルMOSFETとバッ
テリー接地電位にソースが接続されたnチャネルMOS
FETとがゲートを共通入力としドレインを共通出力と
して直列に接続され充電器が充電器接地電位と充放電電
位との間に接続された際に活性化されるインバーター回
路が前記充電制御信号の論理レベルに応じた所定段数だ
け縦続接続されたゲート回路が前記判定回路の後段に縦
続接続され、 ことを特徴とする請求項16に記載の充放電保護回路。 - 【請求項18】 前記充電器接続検出回路は、充放電電
位にソースが接続されたpチャネルMOSFETとバッ
テリー接地電位にソースが接続されたnチャネルMOS
FETとがゲートを共通入力としドレインを共通出力と
して直列に接続されて成るインバーター回路が前記判定
回路の前段に縦続接続され、 当該インバーター回路は、充放電電位とバッテリー接地
電位との差が当該nチャネルMOSFETのスレッショ
ルドレベルを越えた際に前記充電器接続検出回路のエン
ハンスメント型のpチャネルトランジスタを活性化する
ように構成されていることを特徴とする請求項16また
は17に記載の充放電保護回路。 - 【請求項19】 前記インバーター回路のnチャネルM
OSFETのソースとバッテリー接地電位との間に、少
なくとも1つ以上カスコード接続されたnチャネルMO
SFETを有し、 当該インバーター回路は、当該インバーター回路のnチ
ャネルMOSFETのスレッショルドレベルと当該カス
コード接続されたnチャネルMOSFETのスレッショ
ルドレベルとの和が前記充放電電位とバッテリー接地電
位との差より小さいときに前記充電器接続検出回路のエ
ンハンスメント型のpチャネルトランジスタを活性化す
るように構成されていることを特徴とする請求項18に
記載の充放電保護回路。 - 【請求項20】 前記充電器接続検出回路と前記レベル
シフト回路とが、前記ソースとゲートとが飽和結線され
て定電流源として動作するデプレション型のnチャネル
トランジスタのドレインとエンハンスメント型のpチャ
ネルトランジスタのドレインとが直列に接続され、当該
デプレション型のnチャネルトランジスタのソースが充
電器接地電位に接続され、当該エンハンスメント型のp
チャネルトランジスタのソースが充放電電位に接続され
た回路構成を共有することを特徴とする請求項16乃至
19のいずれか一項に記載の充放電保護回路。 - 【請求項21】 2次電池を充電する充電器の充電電位
に接続され、2次電池の充電状態を監視すると共に、過
充電状態を検知した際に過充電検出信号を生成する過充
電検出回路を有し、 前記過充電検出回路は、2次電池の充電可能状態に応じ
て活性化された際に充電器接地電位をバッテリー接地電
位に接続するプルダウントランジスタを有することを特
徴とする請求項10乃至20のいずれか一項に記載の充
放電保護回路。 - 【請求項22】 前記過放電検出回路は、2次電池の過
放電状態に応じて活性化された際に充電器接地電位を充
放電電位に接続するプルアップトランジスタを有するこ
とを特徴とする請求項21に記載の充放電保護回路。 - 【請求項23】 前記短絡検出回路は、 2次電池の過放電状態に応じて前記プルアップトランジ
スタが活性化された際の充電器接地電位に応じて全回路
を停止させるスタンバイ動作を指示する前記短絡検出信
号を前記ヒステリシスインバータ回路が生成するように
構成されていることを特徴とする請求項11に記載の充
放電保護回路。 - 【請求項24】 前記短絡検出回路は、 充電器接地電位と充放電電位との間に充電器が接続され
て当該充電器接地電位が前記ヒステリシスインバータ回
路のスレッショルドレベルを下回った際に前記スタンバ
イ動作から全回路の動作開始に復帰させる前記短絡検出
信号を前記ヒステリシスインバータ回路が生成するよう
に構成されていることを特徴とする請求項11または1
2に記載の充放電保護回路。 - 【請求項25】 前記充放電保護回路に加えて、 2次電池である前記バッテリーセルと、 負荷と前記バッテリーセル間に直列に接続され、放電制
御時に前記バッテリーセルから負荷に供給される放電電
流の通電状態を前記ディレイ信号の論理値に応じて制御
する放電用トランジスタと、 充電器と前記バッテリーセル間に直列に接続され、充電
制御時に充電器から前記バッテリーセルに供給される充
電電流の通電状態を前記充電制御信号の論理値に応じて
制御する充電用トランジスタと、 バッテリー接地電位に接続され、前記バッテリーセルに
おいて過充電状態を検出するタイミングにかかるディレ
イ時間を設定するための充放電信号を生成して前記過充
電検出回路に送信する遅延コンデンサとを有することを
特徴とする請求項10乃至24のいずれか一項に記載の
充放電保護回路を用いたバッテリーパック。 - 【請求項26】 前記放電用トランジスタは、前記ディ
レイ信号の論理値と前記短絡検出信号の論理値との論理
積である放電信号の論理値に応じて前記バッテリーセル
から負荷に供給される放電電流の通電状態を制御するよ
うに構成されていることを特徴とする請求項25に記載
のバッテリーパック。 - 【請求項27】 前記レベルシフト回路は、充電器接地
電位に応じて活性化された際に前記充電用トランジスタ
を活性化する論理値を有する前記充電制御信号を生成す
るように構成されていることを特徴とする請求項26に
記載のバッテリーパック。
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