JP5433957B2

JP5433957B2 - 半導体装置

Info

Publication number: JP5433957B2
Application number: JP2008043966A
Authority: JP
Inventors: 智幸後藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2014-03-05
Anticipated expiration: 2028-02-26
Also published as: CN101521200A; CN101521200B; US7764109B2; JP2009206122A; US20090212749A1

Description

本発明は、定電圧回路の出力電圧検出等に使用する、抵抗を使用して分圧する抵抗分圧回路を内蔵した半導体装置に関し、特にトリミング抵抗を備えた該抵抗分圧回路を内蔵した半導体装置に関する。

定電圧回路の出力電圧検出等に使用される抵抗分圧回路は、分圧電圧を正確に出力するために、抵抗値の絶対値よりも分圧回路を構成している各抵抗の抵抗値比の精度を向上させることが重要である。半導体装置に形成された抵抗は、同じ形状の抵抗であっても、半導体チップ内で離れた場所に配置された場合は、製造プロセスの影響を受けて同じ抵抗値にはならなかった。また、半導体装置に形成された抵抗は、モールド処理における応力の掛かり方等が異なるというような要因でも抵抗値が変化していた。このため、分圧回路に使用する抵抗は、通常、半導体チップの抵抗レイアウト領域にまとめて形成されているが、該抵抗レイアウト領域の中央付近と周辺部や両端では、同じ構成の抵抗であっても抵抗値が異なり、正確な抵抗値比を得ることが難しかった。

このような問題を解決するために、分圧回路を構成している抵抗を複数の単位抵抗に分割して、その単位抵抗を抵抗ごとに交互に並べて配置する方法があった（例えば、特許文献１及び２参照。）。また、この他に、分圧抵抗を構成する各抵抗のうち、相対的な精度が要求される複数の抵抗を隣接して前記抵抗レイアウト領域の中央部に配置し、その他の抵抗はその外側に配置する方法があった（例えば、特許文献３参照。）。
特開昭５８−１００４４９号公報特開２０００−２９４７３２号公報特許第３８８７２６０号公報

しかし、前者の前記方法では、単位抵抗を抵抗ごとに交互に並べて配置するため配線が煩雑になるという問題があった。また、単位抵抗の数をおよそ同数にそろえる必要があるため、単位抵抗の数が増えて前記抵抗レイアウト領域が大きくなったり、極端に抵抗値が異なる場合は交互に並べられない場合が発生したりする等の問題があった。更に、高精度が必要な抵抗とそうでない抵抗を一律に交互に並べているため、分圧回路を構成する抵抗の数が多くなると高精度が必要な抵抗の精度を上げることが難しいという問題も発生していた。
また、後者の前記方法では、抵抗値の大きさには関係せず、配線も簡単であるが、抵抗値比の精度に関しては前者の前記方法ほどの効果は期待できなかった。

本発明は、このような問題を解決するためになされたものであり、抵抗値が大きく異なる抵抗の組み合わせでもよく、しかも配線がそれほど煩雑にならず高精度が必要な抵抗の抵抗値比を正確に設定することができる分圧回路を構成することができる半導体装置を得ることを目的とする。

この発明に係る半導体装置は、半導体チップ上に複数の単位抵抗を平行に並べて形成された抵抗レイアウト領域に、少なくとも、第１抵抗と、第２抵抗と、前記抵抗レイアウト領域外に形成されたトリミングヒューズが並列に接続された１つ以上のトリミング抵抗とを直列に接続した回路が形成され、該直列回路に印加された電圧を分圧して出力する分圧回路を内蔵した半導体装置において、
前記第１抵抗、第２抵抗及びトリミング抵抗の中で抵抗値の大きい上位３つの主要３抵抗は、それぞれ所定の数の前記単位抵抗からなる複数のブロックに分割され、該主要３抵抗の該ブロックが隣接して配置されてなる組を複数形成し、該各組は、前記抵抗レイアウト領域の中央部に、隣接して配置されるものである。

また、複数の前記トリミング抵抗を有する場合、前記分圧回路を形成する、前記主要３抵抗を除く各他の抵抗は、前記単位抵抗単位で２つのブロックに分割され、該各他の抵抗における各１つの該ブロックは、前記主要３抵抗の両側に対称に配置されるようにした。

この場合、前記各他の抵抗の前記各ブロックは、前記主要３抵抗の両側に、抵抗値の大きい順に配置されるようにした。

また、前記各他の抵抗の前記各ブロックは、前記主要３抵抗の両側に、抵抗値比の要求精度が高い順に配置されるようにしてもよい。

また、複数の前記トリミング抵抗を有する場合、前記分圧回路を形成する、前記主要３抵抗を除く各他の抵抗の内、抵抗値比の要求精度が高い抵抗は、偶数個の前記ブロックに分割され、該各ブロックは、前記主要３抵抗の前記各組の間に配置されるようにした。

具体的には、前記各他の抵抗の前記各ブロックは、前記抵抗レイアウト領域の中央部に対して対称に配置されるようにした。

本発明の半導体装置によれば、分圧回路を構成する各抵抗の内、特に高精度を必要とする抵抗を３つに絞り、この３つの主要３抵抗を複数に分割して組み合わせた組単位で抵抗レイアウト領域の中央付近に配置するようにしたことから、抵抗間の配線をそれほど煩雑にすることなく、前記主要３抵抗の抵抗値比を高精度に設定することができる。

また、前記主要３抵抗以外の前記トリミング抵抗を、それぞれ２つに分割して前記主要３抵抗の両側に配置するようにしたことから、前記主要３抵抗との抵抗値比を高精度に維持することができる。

更に、前記トリミング抵抗の内、高抵抗のもの又は抵抗値比の要求精度が高いものから順に抵抗レイアウト領域の内側から外側に配置するようにしたことから、トリミング抵抗の中でも重要な抵抗ほど主要３抵抗との抵抗値比を正確に設定することができる。

更に、前記トリミング抵抗の中で特に高精度が要求されるものは、前記主要３抵抗の前記各組の間に配置するようにしたことから、前記トリミング抵抗の中でも重要な抵抗ほど、前記主要３抵抗との抵抗値比をより正確に設定することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置に内蔵される分圧回路の回路例を示した図である。
図１において、分圧回路１は、所定の機能を有する半導体集積回路で構成された半導体装置に内蔵され、入力電圧Ｖｉｎを分圧して分圧電圧Ｖｏｕｔとして出力するものであり、主抵抗である抵抗Ｒ１，Ｒ２と、トリミングヒューズＦ１〜Ｆ７と、トリミングヒューズＦ１〜Ｆ７が対応して並列に接続されたトリミング抵抗Ｒｔ１〜Ｒｔ７で構成されている。なお、抵抗Ｒ１は第１抵抗を、抵抗Ｒ２は第２抵抗をそれぞれなす。

入力電圧Ｖｉｎと抵抗Ｒ２の一端との間に、トリミング抵抗Ｒｔ１〜Ｒｔ７が直列に接続され、トリミング抵抗Ｒｔ１〜Ｒｔ７にはトリミングヒューズＦ１〜Ｆ７が対応して並列に接続されている。抵抗Ｒ２の他端と接地電圧ＧＮＤとの間に抵抗Ｒ１が接続され、抵抗Ｒ１と抵抗Ｒ２との接続部から分圧電圧Ｖｏｕｔが出力される。
このような構成において、図１のすべての抵抗は、半導体チップ上では２本以上の単位抵抗でそれぞれ構成され、抵抗レイアウト領域にそれぞれ形成されている。図１では、各抵抗の符号の横に示した括弧内の数値は、右側から順に、単位抵抗の抵抗値に対する比率、その抵抗値を得るために使用している単位抵抗の数、その抵抗を構成する単位抵抗のブロックの数及び１つのブロックに含まれている単位抵抗の数を示している。

例えば、抵抗Ｒ１の括弧内の表記は（６，２４，４×６）となっている。この意味は、最初の６が、抵抗Ｒ１の抵抗値が単位抵抗の抵抗値の６倍であることを示し、２番目の２４は、単位抵抗を２４本使用して構成していることを示している。更に、３番目の４×６は、単位抵抗４本を１ブロックとしたものが６組あることを示している。同様に、抵抗Ｒ２では、抵抗値が単位抵抗の３０倍で、単位抵抗を３０本使用し、単位抵抗４本を１ブロックとしたものが５組あり、５本を１ブロックとしたものが２組あることを示している。更に、トリミング抵抗Ｒｔ７では、抵抗値が単位抵抗の１／１６倍で、単位抵抗を１６本使用し、単位抵抗８本を１ブロックとしたものが２組あることを示している。

トリミング抵抗Ｒｔ１〜Ｒｔ７の各抵抗値は、トリミング抵抗Ｒｔ１が最も大きく、トリミングＲｔ７が最も小さい。また、各トリミング抵抗の抵抗値の関係は、例えばトリミング抵抗Ｒｔ２がトリミング抵抗Ｒｔ１の半分であるというように、符号の添え字の数字が大きくなるほど抵抗値は２のべき乗分の１の割合で小さくなるよう設定されている。なお、図１では、説明を分かりやすくするために、各トリミング抵抗Ｒｔ１〜Ｒｔ７は抵抗値順に並べられており、しかも抵抗Ｒ２と入力電圧Ｖｉｎとの間に直列に接続されているが、これは一例であり、各トリミング抵抗Ｒｔ１〜Ｒｔ７と抵抗Ｒ１，Ｒ２が直列に接続されていれば、どのような配置になっていてもよい。また、各トリミング抵抗Ｒｔ１〜Ｒｔ７の直列回路は、接地電圧ＧＮＤ側に接続されるようにしてもよい。

図２は、図１の分圧回路１における各抵抗の配置例を示した図であり、図２では、該各抵抗を、半導体チップ上の抵抗レイアウト領域に配置した場合を示している。なお、図２の各抵抗の符号の右側に示した角括弧内の数値は、その抵抗の分割数と何番目の組であるかということを分数で示している。また、トリミングヒューズＦ１〜Ｆ７は、抵抗レイアウト領域外に形成されていることから図示していない。

図３は、図２の中央部に配置されているＢ〜Ｆ組の内の１つを詳細に示した図である。
図１の分圧回路１で最も抵抗値比の精度が要求される抵抗は、抵抗Ｒ１とＲ２である。次にトリミング抵抗の中で最も抵抗値の大きいものはトリミング抵抗Ｒｔ１である。このようなことから、主要な抵抗Ｒ１、Ｒ２及びトリミング抵抗Ｒｔ１を抵抗レイアウト領域の中央に配置している。また、その配置の方法として、この主要な３つの抵抗を構成している単位抵抗の数をほぼ同数の組に分割している。図３では、抵抗Ｒ１を６組、抵抗Ｒ２を７組、トリミング抵抗Ｒｔ１を８組に分割している。

抵抗Ｒ１の分割数が６組とやや少ない理由は、抵抗Ｒ１が図３に示すように、単位抵抗４本を１ブロックとしており、該４本を更に２本ごとの小ブロックに分けて、該小ブロックの２本を並列に接続したものを更に直列に接続していることから、１ブロックを４本単位で分割するのが配線を簡素化する上で好ましいためである。このような条件を考慮して、できるだけ同数に近い数に分割すればよい。
分割された各抵抗を構成する単位抵抗は、図３に示すように抵抗ごとに隣接して配置されて結線されている。すなわち、抵抗Ｒ１は、前記のように４本の抵抗を２本ずつ並列に接続したものを更に直列に接続しており、抵抗Ｒ２は、４本の抵抗をすべて直列に接続している。更に、トリミング抵抗Ｒｔ１は、２本の抵抗を並列に接続している。

このように、抵抗ごとの単位抵抗をまとめた小ブロックを隣接して配置した組を作っており、図２では、該各組をＡ〜Ｇで示し、該組を単位として、図２に示すように抵抗レイアウト領域の中央部に隣接して配置している。残りのトリミング抵抗Ｒｔ２〜Ｒｔ７は、それぞれ単位抵抗単位で２つに分割し、前記主要３抵抗の両側に対象に配置している。このとき、抵抗値の大きいトリミング抵抗ほど中央寄りに配置している。更に、抵抗レイアウト領域の最も外側にはそれぞれダミー抵抗を配置している。

このような構成にすることにより、各抵抗の単位抵抗を交互に並べる場合と比較して、単位抵抗同士の配線が大幅に簡素化することができ、しかも適度に前記主要３抵抗が交じり合っているため、抵抗値比の精度を向上させることができる。また、トリミング抵抗の下位ビットのように抵抗値比の精度が比較的低くてもよい抵抗は、前記主要３抵抗の外側に配置することにより、前記主要３抵抗の抵抗値比の精度低下を防止することができる。更に、トリミング抵抗の中でも高い抵抗値比の精度が要求される抵抗ほど、抵抗レイアウト領域の内側に配置したことから、トリミング精度の低下を防ぐことができる。更に、前記ダミー抵抗を設けることにより、抵抗レイアウト領域の最も変動の大きくなる領域には、実際に使用する抵抗を配置しないようにしたため、より抵抗値比の精度を向上させることができる。

ここで、トリミング抵抗Ｒｔ２の抵抗値比の精度を更に向上させる必要がある場合、図２を図４のようにすればよい。図４では、トリミング抵抗Ｒｔ２を２つに分割し、中央に配置した前記主要３抵抗のＤ組の上下にそれぞれ配置している。このようにすることにより、トリミング抵抗Ｒｔ２と前記主要３抵抗との抵抗値比は、図２の場合よりも向上させることができる。しかし、前記主要３抵抗同士の抵抗値比の精度は僅かに低下するため、各抵抗の抵抗値や分圧電圧の要求精度等を総合的に考慮して、図２又は図４の何れの配置を採用するかを判断する必要がある。

次に、図５は、図１の分圧回路１における各抵抗の他の配置例を示した図であり、図５では、図２と同じもの又は同様のものは同じ符号で示している。
図５は、トリミング抵抗Ｒｔ２に加えてトリミング抵抗Ｒｔ３の抵抗値比の精度も向上させるようにしたものである。
図５において、トリミング抵抗Ｒｔ２及びＲｔ３をそれぞれ２つに分割し、トリミング抵抗Ｒｔ２は、中央に配置した前記主要３抵抗のＤ組の上下両側に配置し、トリミング抵抗Ｒｔ３は、前記主要３抵抗のＣ組とＥ組の外側に対応して配置されている。このようにすることにより、トリミングＲｔ３と前記主要３抵抗との抵抗値比は、図２及び図４よりも更に向上させることができる。しかし、前記主要３抵抗同士の抵抗値比精度は、図４の場合よりも更に少し低下する。このため、図２、図４及び図５の何れの配置を採用するかは、前記したように、各抵抗の抵抗値や分圧電圧の要求精度等を総合的に考慮して判断する必要がある。

なお、図４及び図５では、トリミング抵抗Ｒｔ２とＲｔ３をそれぞれ２つに分割して、抵抗レイアウト領域の中央を挟んで２箇所に配置した場合を例にして示したが、トリミング抵抗Ｒｔ２やＲｔ３を構成する単位抵抗の数が多い場合は、分割数を２つ以上の偶数個に増やして、前記主要３抵抗の各組の間で対称な位置に配置するようにしてもよい。また、前記説明では、７つのトリミング抵抗Ｒｔ１〜Ｒｔ７を有する場合を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、１つ以上のトリミング抵抗を有する場合に適用することができる。

本発明の第１の実施の形態における半導体装置に内蔵される分圧回路の回路例を示した図である。図１の分圧回路１における各抵抗の配置例を示した図である。図２の中央部に配置されているＢ〜Ｆ組の内の１つを詳細に示した図である。図１の分圧回路１における各抵抗の他の配置例を示した図である。図１の分圧回路１における各抵抗の他の配置例を示した図である。

符号の説明

１分圧回路
Ｒ１，Ｒ２抵抗
Ｒｔ１〜Ｒｔ７トリミング抵抗
Ｆ１〜Ｆ７トリミングヒューズ

Claims

半導体チップ上に複数の単位抵抗を平行に並べて形成された抵抗レイアウト領域に、少なくとも、第１抵抗と、第２抵抗と、前記抵抗レイアウト領域外に形成されたトリミングヒューズが並列に接続された１つ以上のトリミング抵抗とを直列に接続した回路が形成され、該直列回路に印加された電圧を分圧して出力する分圧回路を内蔵した半導体装置において、
前記第１抵抗、第２抵抗及びトリミング抵抗の中で抵抗値の大きい上位３つの主要３抵抗は、それぞれ所定の数の前記単位抵抗からなる複数のブロックに分割され、該主要３抵抗の該ブロックが隣接して配置されてなる組を複数形成し、該各組は、前記抵抗レイアウト領域の中央部に、隣接して配置されることを特徴とする半導体装置。
複数の前記トリミング抵抗を有する場合、前記分圧回路を形成する、前記主要３抵抗を除く各他の抵抗は、前記単位抵抗単位で２つのブロックに分割され、該各他の抵抗における各１つの該ブロックは、前記主要３抵抗の両側に対称に配置されること特徴とする請求項１記載の半導体装置。
前記各他の抵抗の前記各ブロックは、前記主要３抵抗の両側に、抵抗値の大きい順に配置されることを特徴とする請求項２記載の半導体装置。
前記各他の抵抗の前記各ブロックは、前記主要３抵抗の両側に、抵抗値比の要求精度が高い順に配置されることを特徴とする請求項２記載の半導体装置。
複数の前記トリミング抵抗を有する場合、前記分圧回路を形成する、前記主要３抵抗を除く各他の抵抗の内、抵抗値比の要求精度が高い抵抗は、偶数個の前記ブロックに分割され、該各ブロックは、前記主要３抵抗の前記各組の間に配置されることを特徴とする請求項１、２、３又は４記載の半導体装置。
前記各他の抵抗の前記各ブロックは、前記抵抗レイアウト領域の中央部に対して対称に配置されること特徴とする請求項５記載の半導体装置。
前記抵抗レイアウト領域の両端部にそれぞれ配置されたダミー抵抗を備えることを特徴とする請求項１、２、３、４、５又は６記載の半導体装置。