JP2018170457A - 抵抗分圧回路を有する半導体装置 - Google Patents

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Abstract

【課題】半導体パッケージの封止樹脂から半導体チップに対して応力がかかっても、 分圧比の変動が小さい抵抗分圧回路を提供する。【解決手段】Ｎ型の多結晶シリコンとＰ型の多結晶シリコンは、応力に対し、逆方向のシフト量を示すので、抵抗分圧回路を構成する全ての抵抗をＮ型の多結晶シリコンとＰ型の多結晶シリコンを交互に配置し並列あるいは直列接続し構成することで、それぞれの抵抗自身で、実装時に樹脂から受ける応力をキャンセルすることが可能となり抵抗分圧回路の実装時の分圧比変動を従来よりも低減することが可能である。【選択図】図１

Description

本発明は、抵抗分圧回路を有する半導体装置に関する。
定電圧出力ＩＣやリチウム電池保護ＩＣ等のアナログＩＣである電源ＩＣにおいて、近年、出力電圧あるいは監視電圧の更なる高精度化が要求され、その精度は±１％や±０．５％、あるいはそれ以上である。高精度を実現する為には、ウエハー製造工程（前工程）段階で発生した製造ばらつきを、ウエハーテスト工程（後工程）において、多結晶シリコン製のヒューズをレーザー等によって選択的に切断することでトリミングし、特性値を合わせこむなどの手法が取られている。
図４を用いて、抵抗分圧回路を用いた定電圧出力回路の一例について説明する。定電圧出力回路は、基準電圧生成回路、アンプ、抵抗分圧回路、及び、出力トランジスタより構成される。定電圧出力回路は、一定の出力電圧を供給する。アンプは、基準電圧生成回路及び抵抗分圧回路からの２つの入力電圧を受け、この２つの電圧が等しくなるよう動作する。例えば、基準電圧が１．０Ｖであり、抵抗分圧回路の分圧比が１：１であると、定電圧出力回路の出力電圧は２．０Ｖになる。要求される定電圧出力回路の出力電圧の精度が、±１％であるとすると、出力電圧は、±１％の範囲につまり１．９８Ｖ〜２．０２Ｖの範囲とする必要がある。この出力電圧の値を高精度にあわせ込むのが抵抗分圧回路である。
抵抗分圧回路の原理を図５に示す。Ｐ型の不純物を注入した多結晶シリコン６でつくられた抵抗１に並列にトリミング用のヒューズ２が配置される。ヒューズ２が切断されることで、抵抗分圧回路の分圧比が調整され、出力電圧の合わせ込みが高精度に実現される。
図６に、抵抗分圧回路の具体的な構成を示す。単位抵抗を１Ｒとして、単位抵抗が組み合わされた抵抗要素である１／８Ｒ７、１／４Ｒ８、１／２Ｒ９、１Ｒ１０、２Ｒ１１、４Ｒ１２、Ｒｒｅｆ（Ａ）１３、およびＲｒｅｆ（Ｂ）１４が直列接続された回路である。ここで、抵抗要素１／８Ｒ７は、８個の１Ｒの並列接続で実現され、抵抗要素４Ｒ１２は、４個の１Ｒの直列接続で実現される。他も同様であり、すべて同型の単位抵抗から構成されている。つまり、これらの複数の抵抗要素は、２進法で重み付けされた抵抗値をそれぞれ有する。また、抵抗分圧回路には複数のヒューズ２がＲｒｅｆ（Ａ）１３、Ｒｒｅｆ（Ｂ）１４以外のそれぞれの抵抗要素に並列接続されている。ヒューズ２を選択的に切断し、抵抗分圧回路の分圧比を調整することによって、出力電圧の合わせ込みが実現される。
しかし、このように高精度に作成したチップでも、パッケージング工程やプリント基板への実装工程において特性変化が生じる場合があり、場合によっては製品仕様を満たせなくなることが発生する。パッケージング工程や基板実装工程での特性変化の原因は、熱応力による素子特性の変化であり、ピエゾ抵抗効果と考えられる。すなわち、これらの工程を経ることによって半導体チップに応力がかかったり、加えられた熱によって応力のかかり方が変化したりすることで、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧などが変化するのである。プリント基板への実装後に半導体製品の特性を調整できるようにしておく発明が、防止の為になされている（例えば、特許文献１参照）。しかしながら、特許文献１に記載された工程は複雑であり、より簡単な特性値の安定化手法が望まれる。
特開２０００−１２４３４３号公報
アナログＩＣのパッケージングにおいて、近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化も進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合、より大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。
抵抗分圧回路は定電圧出力回路において出力電圧を高精度に合わせこむ大きな役割を果たしている。抵抗分圧回路に不均一な応力がかかり、分圧比が、例えば、理想は１：１になっているはずが、１：１．０２になることによって、出力電圧の精度±１％を満たせなくなる。
本発明は、これら応力による分圧比変動を低減することが可能な抵抗分圧回路を提供することを目的とする。
本発明は、上記課題を解決するため、
直列接続された、２進法で重み付けされた抵抗値をそれぞれ有する複数の抵抗要素と、
前記複数の抵抗要素にそれぞれ対応して設けられ、前記複数の抵抗要素の短絡をそれぞれ制御する、複数の短絡制御素子と、
を備え、
前記複数の抵抗要素は、それぞれ、Ｎ型の多結晶シリコンとＰ型の多結晶シリコンとを交互に配置し、直列もしくは並列に接続して構成したことを特徴とする抵抗分圧回路を有する半導体装置とする。
Ｎ型の多結晶シリコンとＰ型の多結晶シリコンは、応力に対し、逆方向のシフト量を示すので、抵抗分圧回路を構成する全ての抵抗をＮ型の多結晶シリコンとＰ型の多結晶シリコンを交互に配置し並列あるいは直列接続し構成することで、それぞれの抵抗自身で、実装時に樹脂から受ける応力をキャンセルすることが可能となり抵抗分圧回路の実装時の分圧比変動を従来よりも低減することが可能である。
本発明の抵抗分圧回路を示す図である。 本発明の抵抗分圧回路を示す図である。 Ｎ型の多結晶シリコンとＰ型の多結晶シリコンの実装前後における抵抗値シフト率を示す図である。 定電圧出力回路を示す図である。 抵抗分圧回路を示す模式図である。 従来の抵抗分圧回路を示す図である。
以下、本発明の実施形態について、図面を参照して説明する。
本実施形態は、抵抗分圧回路を構成する抵抗要素１／８Ｒ７、１／４Ｒ８、１／２Ｒ９、１Ｒ１０、２Ｒ１１、４Ｒ１２、Ｒｒｅｆ（Ａ）１３、およびＲｒｅｆ（Ｂ）１４を配置し、それぞれの抵抗要素を直列接続する点は従来と同じである。異なる点は、それぞれの抵抗要素を構成するに当たって、従来は、図６を用いて説明したように、すべての抵抗はＰ型の不純物を注入した多結晶シリコン６を用いて形成されていたのに対し、本実施形態においては、例えば、１／８Ｒ７であればＮ型の不純物を注入した多結晶シリコン５からなる単位抵抗とＰ型の不純物を注入した多結晶シリコン６からなる単位抵抗を交互に配置し、コンタクト４を介してメタル配線３で並列に接続して作成し、４Ｒ１２であれば、Ｎ型の不純物を注入した多結晶シリコン５とＰ型の不純物を注入した多結晶シリコン６を交互に配置し、コンタクト４を介してメタル配線３で直列に接続することで作成することである。他の抵抗も同様に作成する。
ただし、抵抗要素１Ｒ１０に関しては、他の抵抗を構成する１Ｒの長さを半分にしたＮ型の短尺多結晶シリコン１５とＰ型の短尺多結晶シリコン１６を直列に接続することでＮ型の多結晶シリコンとＰ型の多結晶シリコンから構成することができる。こうすることで、全ての抵抗要素をＮ型の多結晶シリコンとＰ型の多結晶シリコンを同数組み合わせて構成することができることになる。さらに、抵抗要素１Ｒ１０を除いた他の抵抗要素は同じ形の単位抵抗から構成されている。
抵抗要素１Ｒ１０の他の構成方法を図２に示す。図２においては、他の単位抵抗と同型のＮ型の多結晶シリコン５とＰ型の多結晶シリコン６をひとつずつ並列に接続して得られる１／２Ｒを直列に２個接続することで抵抗要素１Ｒ１０を構成している。この構成方法では、全ての抵抗要素は同じ形を有する、Ｎ型の多結晶シリコン５からなる単位抵抗とＰ型の多結晶シリコン６からなる単位抵抗から構成することが可能である。Ｎ型の多結晶シリコン５からなる単位抵抗とＰ型の多結晶シリコン６からなる単位抵抗は同じ抵抗値を有することが好ましいが、同じ抵抗値を有していなくても、全ての抵抗要素は同じ数のＮ型の多結晶シリコン５からなる単位抵抗とＰ型の多結晶シリコン６からなる単位抵抗から構成されるので、抵抗値の比は正しく設定することができ、問題は無い。
図３に示すように、Ｎ型の多結晶シリコン５とＰ型の多結晶シリコン６は、実装時に樹脂から受ける応力に対し、実装前後の抵抗値の変動(シフト方向)は、逆の方向となる傾向を持っていることが確認されている。本発明は、この傾向を利用したものである。このようにＮ型の多結晶シリコン５とＰ型の多結晶シリコン６は、応力に対し、逆方向のシフト量を示すので、Ｎ型の多結晶シリコン５とＰ型の多結晶シリコン６を交互に配置し並列あるいは直列に接続し抵抗を構成することで、それぞれの抵抗要素自身で、実装時に樹脂から受ける応力をキャンセルすることが可能となる。これにより、部品の小型化要求により半導体チップの薄型化が進んで、より大きな応力が、半導体チップにかかったとしても、応力をキャンセルして、抵抗素子により高精度に設定された分圧比を維持することが可能となる。
１ 抵抗
２ トリミング用ヒューズ
３ メタル配線
４ コンタクト
５ Ｎ型の多結晶シリコン
６ Ｐ型の多結晶シリコン
７ １／８Ｒ
８ １／４Ｒ
９ １／２Ｒ
１０ １Ｒ
１１ ２Ｒ
１２ ４Ｒ
１３ Ｒｒｅｆ（Ａ）
１４ Ｒｒｅｆ（Ｂ）

Claims (3)

  1. 直列接続された、２進法で重み付けされた抵抗値をそれぞれ有する複数の抵抗要素と、
    前記複数の抵抗要素にそれぞれ対応して設けられ、前記複数の抵抗要素の短絡をそれぞれ制御する、複数の短絡制御素子と、
    を備え、
    前記複数の抵抗要素は、それぞれ、Ｎ型の多結晶シリコンとＰ型の多結晶シリコンとを交互に配置し、直列もしくは並列に接続して構成したことを特徴とする抵抗分圧回路を有する半導体装置。
  2. 前記複数の抵抗要素の中で、前記２進法で重み付けされた抵抗値の１に対応する抵抗要素は、他の抵抗要素を構成しているＮ型の多結晶シリコンの長さの１／２の長さを有するＮ型の短尺多結晶シリコンと他の抵抗要素を構成しているＰ型の多結晶シリコンの長さの１／２の長さを有するＰ型の短尺多結晶シリコンとを直列に接続することで構成されている請求項１記載の抵抗分圧回路を有する半導体装置。
  3. 前記複数の抵抗要素の中で、前記２進法で重み付けされた抵抗値の１に対応する抵抗要素は、他の抵抗要素を構成しているＮ型の多結晶シリコンと他の抵抗要素を構成しているＰ型の多結晶シリコンとを一つずつ並列に接続したものを二つ直列に接続して構成されている請求項１記載の抵抗分圧回路を有する半導体装置。
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