JP2017184107A - 抵抗アレイ、出力バッファ及び半導体装置の製造方法 - Google Patents

抵抗アレイ、出力バッファ及び半導体装置の製造方法 Download PDF

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Abstract

【課題】精度良く所望の抵抗値に調整することが可能な抵抗アレイ、この抵抗アレイを有する出力バッファ、及び半導体装置の製造方法を提供することを目的とする。【解決手段】直列接続された複数の抵抗を夫々が含む複数の直列抵抗部R1〜Rnと、直列抵抗部各々の一端同士を共通に接続する共通ラインとを含む抵抗アレイの、各直列抵抗部において、複数の抵抗各々のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を導電性ラインで短絡することにより、当該抵抗アレイの抵抗値を所望の抵抗値に調整する。【選択図】図1

Description

本発明は、複数の抵抗を含む抵抗アレイ、この抵抗アレイを有する出力バッファ、及び半導体装置の製造方法に関する。
半導体装置からなる電子機器には、この電子機器で生成された信号を外部出力する為に、電子機器同士を接続する伝送路上での信号の減衰分を補償する出力バッファが設けられている。尚、この出力バッファの出力端には、静電破壊防止、及び伝送路に対するインピーダンスマッチングを図る為の抵抗(以下、出力抵抗と称する)が接続されている。
また、このような出力抵抗として、可変抵抗を採用した出力バッファ回路が提案されている(例えば、特許文献1参照)。当該可変抵抗は、MOS(Metal Oxide Semiconductor)トランジスタのトランスファーゲートからなり、そのゲート電圧を制御することにより、パスゲートの抵抗値を可変にしている。
特開2009−164718号公報
しかしながら、トランスファーゲートを所望の抵抗値に設定する為には、当該抵抗値に対応したゲート電圧を生成してトランスファーゲートのゲート端に供給する回路(例えば、基準抵抗、コンパレータ及び出力ドライバ)が必要となり、装置規模が増大するという問題が生じる。
また、上記した出力抵抗をポリシリコン等を利用した固定抵抗とした場合、静電破壊防止及び伝送路に対するインピーダンスマッチングを図る為に必要となる抵抗値は例えば700オーム以下の低抵抗となる為、製造上のバラツキに起因する抵抗誤差率が大となるという問題が生じる。
そこで、本発明は、精度良く所望の抵抗値に調整することが可能な抵抗アレイ、この抵抗アレイを有する出力バッファ、及び当該抵抗アレイが形成されている半導体装置の製造方法を提供することを目的とする。
本発明に係る抵抗アレイは、半導体で形成された抵抗アレイであって、直列接続された第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第n(nは2以上の整数)の直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を共通に接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む。
本発明に係る半導体装置の製造方法は、半導体装置の製造方法であって、第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第nの直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの所定の1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を測定用半導体装置として製造する第1の製造工程と、前記測定用半導体装置に形成されている前記抵抗アレイの抵抗値を実測抵抗値として測定する抵抗値測定工程と、前記実測抵抗値に基づき、前記第1〜第nの直列抵抗部の各々毎に前記第1〜第Mの抵抗のうちの1の抵抗を有効な抵抗として指定する抵抗選択情報を生成する抵抗選択情報生成工程と、第1〜第Mの抵抗を夫々が含む第1〜第nの直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記抵抗選択情報にて示される前記1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を出荷用半導体装置として製造する第2の製造工程と、を有する。
本発明に係る出力バッファは、入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、直列接続された第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第n(nは2以上の整数)の直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端と前記外部端子とを接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む出力抵抗部と、前記第1〜第nの直列抵抗部に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第1〜第nの増幅信号を対応する前記第1〜第nの直列抵抗部各々の前記第1の抵抗の一端に供給する第1〜第nのドライバと、を有する。
また、本発明に係る出力バッファは、入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、第1〜第n(nは2以上の整数)の抵抗と、前記第1〜第nの抵抗各々の一端を前記外部端子に接続する共通ラインと、を含む出力抵抗部と、前記第1〜第nの抵抗に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第1〜第nの増幅信号を対応する前記第1〜第nの抵抗各々の他端に供給する第1〜第nのスリーステートドライバと、前記第1〜第nのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に設定する第1〜第nのイネーブル信号を前記第1〜第nのスリーステートドライバに供給する出力インピーダンス調整部と、を有する。
本発明では、直列接続された複数の抵抗を夫々が含む複数の直列抵抗部を有する抵抗アレイの直列抵抗部の各々において、複数の抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を導電性のラインで短絡することにより、当該抵抗アレイ自体の抵抗値を所望の抵抗値に調整するようにしている。また、本発明では、第1〜第nの抵抗を含む出力抵抗部と、入力信号を夫々個別に増幅した第1〜第nの増幅信号を第1〜第nの抵抗に夫々供給する第1〜第nのスリーステートドライバと、を含む出力バッファにおいて、第1〜第nのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に固定設定することにより、出力抵抗部の抵抗値を調整するようにしている。
よって、製造直後の抵抗アレイ(出力抵抗部)の実際の抵抗値が所望の抵抗値と一致していなくても、複数の抵抗のうちで有効とする抵抗の組み合わせ方を変更することにより、抵抗アレイ(出力抵抗部)の抵抗値を所望の抵抗値に調整することが可能となる。更に、抵抗アレイ(出力抵抗部)に含まれる抵抗の数を増加する、或いは各抵抗同士の抵抗値の差を小さくすることにより、抵抗値を調整する際の分解能を高めることができるので、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。
本発明に係る抵抗アレイとしての出力抵抗部10を含む出力バッファ100の一例を示す回路図である。 RA選択パターン、RB選択パターン及びRC選択パターン各々での直列抵抗部の断面を示す断面図である。 出力バッファ100を含む半導体ICチップの製造方法を概略的に示すフロー図である。 直列抵抗部R1〜R22による抵抗選択パターンPT1〜PT46と、各抵抗選択パターンでの抵抗比率の一例を示す図である。 本発明に係る出力バッファ300を示す回路図である。
図1は、本発明に係る抵抗アレイを含む出力バッファ100の一例を示す回路図である。出力バッファ100は、例えば半導体IC(Integrated Circuit)チップに形成されている。出力バッファ100は、当該半導体ICチップに形成されている内部回路で生成された信号SIGを増幅し、増幅された信号をこの半導体ICチップの出力パッド200を介して外部出力する。
出力バッファ100は、図1に示すように、抵抗アレイからなる出力抵抗部10、プリドライバ部20及び出力ドライバ部30を有する。
プリドライバ部20は、夫々の入力端同士が接続されており、当該入力端を介して単一の信号SIGを個別に受けるドライバPD1〜PD(n)を(nは2以上の整数)含む。ドライバPD1〜PD(n)は、信号SIGを個別に増幅して得た増幅信号a1〜a(n)を出力ドライバ部30に供給する。
出力ドライバ部30は、増幅信号a1〜a(n)の各々を個別に受けるドライバOD1〜OD(n)を含む。ドライバOD1〜OD(n)は、夫々が受けた増幅信号a1〜a(n)を増幅して得られた増幅信号b1〜b(n)を出力抵抗部10に供給する。
出力抵抗部10は、互いに異なる抵抗値を有する抵抗RA、RB及びRCが直列に接続された抵抗群を夫々が含む直列抵抗部R1〜R(n)を有する。尚、抵抗RA、RB、RCは全て、静電破壊保護を為す程度の抵抗値を有する。また、抵抗RA、RB、RCの抵抗値は例えば以下のような大小関係を有する。
RA>RB>RC
直列抵抗部R1〜R(n)各々の抵抗RAの一端Q1には、増幅信号b1〜b(n)が個別に供給されており、夫々の他端Q2には抵抗RBの一端Q3が接続されている。直列抵抗部R1〜R(n)各々の抵抗RBの他端Q4には、抵抗RCの一端Q5が接続されている。直列抵抗部R1〜R(n)各々の抵抗RCの他端Q6は共通ラインLOを介して出力パッド200に共通に接続されている。
直列抵抗部R1〜R(n)の各々は、抵抗RA、RB及びRCのうちで抵抗RAのみを有効な抵抗とするRA選択パターン、抵抗RBのみを有効な抵抗とするRB選択パターン、及び抵抗RCのみを有効な抵抗とするRC選択パターンのうちの1つの形態で形成されている。
尚、図1に示される実施例では、直列抵抗部R1がRB選択パターンで形成されており、直列抵抗部R2がRA選択パターンで形成されており、直列抵抗部R3がRC選択パターンで形成されている。
RA選択パターンでは、例えば図1における直列抵抗部R2にて示すように、抵抗RBの一端Q3及び抵抗RCの他端Q6が短絡ラインLMRによって短絡されている。つまり、RA選択パターンでは、抵抗RA、RB及びRCのうちで抵抗RAを除く抵抗列(RB、RC)の両端が短絡ラインLMRによって短絡されているのである。これにより、RA選択パターンでの直列抵抗部R2の実際の抵抗値は、抵抗RAの抵抗値となる。
RB選択パターンでは、例えば図1における直列抵抗部R1にて示すように、抵抗RAの一端Q1及び他端Q2が短絡ラインLLによって短絡されており、抵抗RCの一端Q5及び他端Q6が短絡ラインLRによって短絡されている。つまり、RB選択パターンでは、抵抗RA、RB及びRCのうちで抵抗RBを除く各抵抗(RA、RC)の両端が短絡ラインLL又はLRによって短絡されているのである。これにより、RB選択パターンでの直列抵抗部R1の実際の抵抗値は、抵抗RBの抵抗値となる。
RC選択パターンでは、例えば図1における直列抵抗部R3にて示すように、抵抗RAの一端Q1及び抵抗RBの他端Q4が短絡ラインLMLによって短絡されている。つまり、RC選択パターンでは、抵抗RA、RB及びRCのうちで抵抗RCを除く抵抗列(RA、RB)の両端が短絡ラインLMLによって短絡されているのである。これにより、RC選択パターンでの直列抵抗部R3の実際の抵抗値は、抵抗RCの抵抗値となる。
図2は、直列抵抗部R1〜R(n)のうちの1つを抜粋して、RA選択パターン、RB選択パターン及びRC選択パターン各々での直列抵抗部の断面を示す断面図である。図2に示すように、RA選択パターン、RB選択パターン及びRC選択パターンのいずれにおいても、直列抵抗部R1〜R(n)の各々は、半導体基板SUBの表面に分散して形成されたポリシリコン抵抗領域PLa、PLb及びPLcと、絶縁層OFと、コンタクトホールC1〜C6と、金属層MT1及びMT2と、を有する。
絶縁層OFは、例えばSi2等からなり、半導体基板SUBの表面と、ポリシリコン抵抗領域PLa、PLb及びPLc各々の表面とを覆うように形成されている。各直列抵抗部のコンタクトホールC1〜C6は、絶縁層OFの一方の面から他方の面に向けて貫通して形成されている。尚、コンタクトホールC1〜C6各々の内部には、例えばアルミニウム等の導電性材料からなる金属層MT1(MT2)と同一の材料が充填されている。この際、コンタクトホールC1はポリシリコン抵抗領域PLaの一端上に形成されており、コンタクトホールC2はポリシリコン抵抗領域PLaの他端上に形成されている。また、コンタクトホールC3はポリシリコン抵抗領域PLbの一端上に形成されており、コンタクトホールC4はポリシリコン抵抗領域PLbの他端上に形成されている。また、コンタクトホールC5はポリシリコン抵抗領域PLcの一端上に形成されており、コンタクトホールC6はポリシリコン抵抗領域PLcの他端上に形成されている。
図2に示すように、各直列抵抗部では、ポリシリコン抵抗領域PLa、コンタクトホールC1及びC2を含む破線にて囲む領域p1が図1に示す抵抗RAとなり、ポリシリコン抵抗領域PLb、コンタクトホールC3及びC4を含む破線にて囲む領域p2が抵抗RBとなる。また、図2において、ポリシリコン抵抗領域PLc、コンタクトホールC5及びC6を含む破線にて囲む領域p3が図1に示す抵抗RCとなる。
尚、抵抗RA、RB、RCの各々は、図2に示すように、各ポリシリコン抵抗領域(PLa、PLb、PLc)中には、抵抗値が高い高抵抗部HAと、当該高抵抗部HAよりも抵抗値が低い低抵抗部LAが形成される。つまり、図2に示すように、各ポリシリコン抵抗領域において、その一端に形成されている第1のコンタクトホール(例えば、C1、C3、C5)と、他端に形成されている第2のコンタクトホール(例えばC2、C4、C6)との中央部に高抵抗部HAが形成されており、第1及び第2のコンタクトホール各々の近傍に低抵抗部LAが形成されている。よって、各抵抗(RA、RB、RC)の抵抗値は、夫々の高抵抗部HAでの抵抗値と、夫々の一対の低抵抗部LAでの抵抗値との合成抵抗値となる。
ここで、RA選択パターンでは、図2に示すように、コンタクトホールC1の開口部及び絶縁層OFの表面を覆うように金属層MT1が形成されている。更に、RA選択パターンでは、コンタクトホールC2〜C6を含む領域r1に亘り、当該コンタクトホールC2〜C6各々の開口部及び絶縁層OFの表面を覆うように金属層MT2が形成されている。RA選択パターンでは、金属層MT2が図1に示す短絡ラインLMRを担う。
また、RB選択パターンでは、図2に示すように、コンタクトホールC1〜C3を含む領域r2に亘り、当該コンタクトホールC1〜C3各々の開口部及び絶縁層OFの表面を覆うように金属層MT1が形成されている。更に、RB選択パターンでは、コンタクトホールC4〜C6を含む領域r3に亘り、当該コンタクトホールC4〜C6各々の開口部及び絶縁層OFの表面を覆うように金属層MT2が形成されている。RB選択パターンでは、金属層MT1が図1に示す短絡ラインLLを担い、金属層MT2が図1に示す短絡ラインLRを担う。
また、RC選択パターンでは、コンタクトホールC1〜C5を含む領域r4に亘り当該コンタクトホールC1〜C5各々の開口部及び絶縁層OFの表面を覆うように金属層MT1が形成されている。更に、RC選択パターンでは、コンタクトホールC6の開口部及び絶縁層OFの表面を覆うように、金属層MT2が形成されている。つまり、RC選択パターンでは、金属層MT1が図1に示す短絡ラインLMLを担う。
尚、上記実施例では、直列抵抗部R1〜R(n)の各々において直列接続されている抵抗の数は、抵抗RA、RB、RCの3つであるが、2つ以上の複数個であっても良い。
要するに、抵抗アレイとしての出力抵抗部10は、第1〜第M(Mは2以上の整数)の抵抗(RA、RB、RC)を夫々が含む第1〜第n(nは2以上の整数)の直列抵抗部(R1〜R(n))と、以下の共通ライン及び短絡ラインとを有するものであれば良い。つまり、第1〜第nの直列抵抗部各々の第Mの抵抗(RC)の一端同士が共通ライン(LO)によって接続されており、且つ第1〜第nの直列抵抗部の各々内において、第1〜第Mの抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端が短絡ライン(LL、LR、LMR、LML)によって短絡されているのである。
以下に、図1及び図2に示される出力バッファ100を含む半導体ICチップの製造方法について、図3に示す概略製造フローに沿って説明する。
先ず、半導体製造装置(図示せぬ)が、出力バッファ100における出力抵抗部10の直列抵抗部R1〜R(n)が全て図2に示すRA選択パターンで形成されている半導体ICチップを測定用チップAとして製造する(ステップS1)。次に、半導体製造装置は、出力抵抗部10の直列抵抗部R1〜R(n)が全て図2に示すRB選択パターンで形成されている半導体ICチップを測定用チップBとして製造する(ステップS2)。次に、半導体製造装置は、出力抵抗部10の直列抵抗部R1〜R(n)が全て図2に示すRC選択パターンで形成されている半導体ICチップを測定用チップCとして製造する(ステップS3)。
上記したステップS1〜S3による測定用チップA〜Cの製造後、先ず、測定用チップAをテスタ(図示せず)に接続する。
テスタは、測定用チップAの出力抵抗部10の抵抗値を実測抵抗値XRAとして測定する(ステップS4)。例えば、ステップS4においてテスタは、論理レベル1(又は0)に対応した電圧値を夫々が有する増幅信号b1〜b(n)を出力ドライバ30を介して出力抵抗部10に供給させつつ、出力パッド200の電圧値を取り込む。ここで、測定用チップAでは、直列抵抗部R1〜R(n)は全てRA選択パターンで形成されているので、当該測定用チップAの出力抵抗部10は、等価的には、抵抗RA、RB及びRCのうちの抵抗RAのみがn個並列に接続されたものとなっている。よって、ステップS4において、テスタは、上記のように取り込んだパッド200の電圧値及び論理レベル1(又は0)に対応した電圧値に基づき、抵抗RAがn個並列に接続された回路の合成抵抗値を、出力抵抗部10の実測抵抗値XRAとして算出する。
次に、測定用チップBをテスタに接続する。テスタは、測定用チップBの出力抵抗部10の抵抗値を実測抵抗値XRBとして測定する(ステップS5)。例えば、ステップS5においてテスタは、論理レベル1(又は0)に対応した電圧値を夫々が有する増幅信号b1〜b(n)を出力ドライバ30を介して出力抵抗部10に供給させつつ、出力パッド200の電圧値を取り込む。ここで、測定用チップBでは、直列抵抗部R1〜R(n)は全てRB選択パターンで形成されているので、当該測定用チップBの出力抵抗部10は、等価的には、抵抗RA、RB及びRCのうちの抵抗RBのみがn個並列に接続されたものとなっている。よって、ステップS5において、テスタは、上記のように取り込んだパッド200の電圧値及び論理レベル1(又は0)に対応した電圧値に基づき、抵抗RBがn個並列に接続された回路の合成抵抗値を、出力抵抗部10の実測抵抗値XRBとして算出する。
次に、測定用チップCをテスタに接続する。テスタは、測定用チップCの出力抵抗部10の抵抗値を、実測抵抗値XRCとして測定する(ステップS6)。例えば、ステップS6においてテスタは、論理レベル1(又は0)に対応した電圧値を夫々が有する増幅信号b1〜b(n)を出力ドライバ30を介して出力抵抗部10に供給させつつ、出力パッド200の電圧値を取り込む。ここで、測定用チップCでは、直列抵抗部R1〜R(n)は全てRC選択パターンで形成されているので、当該測定用チップCの出力抵抗部10は、等価的には、抵抗RA、RB及びRCのうちの抵抗RCのみがn個並列に接続されたものとなっている。よって、ステップS6において、テスタは、上記のように取り込んだパッド200の電圧値及び論理レベル1(又は0)に対応した電圧値に基づき、抵抗RCがn個並列に接続された回路の合成抵抗値を、出力抵抗部10の実測抵抗値XRCとして算出する。
次に、テスタは、実測抵抗値XRA、XRB及びXRCに基づき、直列抵抗部R1〜R(n)による合成抵抗値を所望の抵抗値と一致させる抵抗選択パターンを示す製造用抵抗選択情報を生成する(ステップS7)。尚、所望の抵抗値とは、出力抵抗部10の抵抗値として要求される抵抗値であり、抵抗選択パターンとは、直列抵抗部R1〜R(n)の各々毎に、その直列抵抗部RにおいてRA選択パターン、RB選択パターン及びRC選択パターンのうちのいずれを採用するのかを表すパターンである。つまり、製造用抵抗選択情報とは、直列抵抗部R1〜R(n)の各々毎に、直列接続されている抵抗RA、RB及びRCのうちのいずれの抵抗を有効な抵抗とするのかを指定する情報である。
例えば、ステップS7において、テスタは、先ず、実測抵抗値XRA、XRB及びXRCのうちの中間の抵抗値を表す実測抵抗値XRBを”1”とした際の実測抵抗値XRAの比率(以下、抵抗比率と称する)を最大抵抗比率として算出すると共に、実測抵抗値XRCの抵抗比率を最小抵抗比率として算出する。ここで、テスタは、直列抵抗部R1〜R(n)の各々がRA選択パターン、RB選択パターン及びRC選択パターンのうちの1を取り得ることから想定される3のn乗通りの抵抗選択パターンのうちから、その抵抗選択パターンによる合成抵抗値が互いに異なるものを抜粋する。例えば、直列抵抗部R1〜R(n)の数”n”が22である場合、直列抵抗部R1〜R22による抵抗選択パターンは3の22乗通りとなるが、その中から合成抵抗値が異なる代表的な抵抗選択パターンとして、図4に示すような46通りの抵抗選択パターンPT1〜PT46を抜粋する。そして、テスタは、算出した最大抵抗比率及び最小抵抗比率に基づき、上記のように抜粋した抵抗選択パターンの各々毎にその抵抗選択パターンでの合成抵抗値に対応した抵抗比率を求め、各抵抗選択パターンに割り当てる。例えば、実測抵抗値XRAの抵抗比率(最大抵抗比率)が”1.25”である場合、テスタは、合成抵抗値が最大となる抵抗選択パターン、つまり図4に示すように、直列抵抗部R1〜R22が全てRA選択パターンとなる抵抗選択パターンPT1に”1.25”の抵抗比率を割り当てる。また、実測抵抗値XRCの抵抗比率(最小抵抗率)が例えば”0.75”である場合、テスタは、合成抵抗値が最小となる抵抗選択パターン、つまり図4に示すように直列抵抗部R1〜R22が全てRC選択パターンとなる抵抗選択パターンPT46に”0.75”の抵抗比率を割り当てる。この際、直列抵抗部R1〜R22のうちで、RA選択パターンで形成される直列抵抗部の数が多いほど合成抵抗値が増加する一方、RC選択パターンで形成される直列抵抗部の数が多いほど合成抵抗値が低下する。そこで、テスタは、最大の抵抗比率”1.25”及び最小の抵抗比率”0.75”に基づき、図4に示すように、抵抗選択パターンPT2〜PT45の各々に、その抵抗選択パターンを採用した場合での合成抵抗値に対応した抵抗比率を割り当てる。次に、テスタは、出力抵抗部10の抵抗値として要求される所望の抵抗値を実測抵抗値XRBで除算した除算結果を実測抵抗比率とし、この実測抵抗比率と同一の抵抗比率又は最近傍値の抵抗比率に対応した抵抗選択パターンを、上記した抵抗選択パターン群、例えば抵抗選択パターンPT1〜PT46の中から選出する。そして、テスタは、当該選出した抵抗選択パターンによって表される情報、つまり直列抵抗部R1〜R(n)の各々毎に、抵抗RA、RB及びRCのうちから有効とする1の抵抗を指定する製造用抵抗選択情報を生成する。例えば、実測抵抗比率が”1.21”となる場合には、テスタは、図4に抵抗選択パターンPT1〜PT46のうちからPT4を選出する。尚、抵抗選択パターンPT4では、図4に示すように、直列抵抗部R1〜R19の各々をRA選択パターンで形成し、直列抵抗部R20〜R22の各々をRB選択パターンで形成することを表している。よって、この際、テスタは、直列抵抗部R1〜R19の各々では抵抗RA、RB及びRCのうちのRAを有効な抵抗として指定すると共に、直列抵抗部R20〜R22の各々では抵抗RBを有効な抵抗として指定する製造用抵抗選択情報を生成する。
そして、上記したステップS7において製造用抵抗選択情報が生成されると、半導体製造装置が、当該製造用抵抗選択情報に従って直列抵抗部R1〜R(n)の各々に短絡ライン(LL、LR、LMR、LML)を形成した出力抵抗部10を含む半導体ICチップを、出荷用半導体装置として製造する(ステップS8)。
尚、図3に示す製造フローでは、3つの測定用チップA、B及びCを製造し、夫々の出力抵抗部10の抵抗値を実際に測定することにより、抵抗RA、RB及びRCに夫々対応した実測抵抗値XRA、XRB及びXRCを得るようにしている。しかしながら、測定用チップA〜Cのうちの2つだけ(例えば測定用チップA及びB)を製造し、夫々の出力抵抗部10の抵抗値を実測することにより2つの抵抗(例えば抵抗RA、RB)の実測抵抗値(例えばXRA、XRB)を得て、当該実測抵抗値に基づき、残りの1つの抵抗(例えば抵抗RC)の実測抵抗値を算出するようにしても良い。又、上記実施例では、各測定用チップA、B、Cにおいて、直列抵抗部R1〜R(n)を全て単一の抵抗選択パターンで製造しているが、2つ、又は3つの抵抗選択パターンを混在させて製造するようにしても良い。
要するに、本発明においては、以下の第1の製造工程、抵抗値測定工程、抵抗選択情報生成工程、第2の製造工程により、抵抗値の調整が施された出力抵抗部10(抵抗アレイ)を含む半導体ICチップを、出荷用半導体装置として製造するものであれば良いのである。先ず、第1の製造工程(S1〜S3)では、第1〜第Mの抵抗(RA、RB、RC)を夫々が含む第1〜第nの直列抵抗部(R1〜R(n))と、第1〜第nの直列抵抗部各々の第Mの抵抗(RC)の一端同士を接続する共通ライン(LO)と、第1〜第nの直列抵抗部の各々において第1〜第Mの抵抗のうちの所定の1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ライン(LL、LR、LMR、LML)と、を有する抵抗アレイ(10)が形成された測定用半導体装置を製造する。次に、抵抗値測定工程(S4〜S6)では、測定用半導体装置に形成されている抵抗アレイ(10)の抵抗値を実測抵抗値(XRA、XRB、XRC)として測定する。次に、抵抗選択情報生成工程(S7)では、実測抵抗値に基づき、第1〜第nの直列抵抗部の各々毎に第1〜第Mの抵抗のうちの1の抵抗を有効な抵抗として指定する製造用抵抗選択情報を生成する。そして、第2の製造工程(S8)において、第1〜第Mの抵抗を夫々が含む第1〜第nの直列抵抗部と、第1〜第nの直列抵抗部各々の第Mの抵抗の一端同士を接続する共通ラインと、第1〜第nの直列抵抗部の各々において、上記した製造用抵抗選択情報にて示される1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ライン(LL、LR、LMR、LML)と、を有する抵抗アレイが形成された半導体ICチップを出荷用半導体装置として製造する。
よって、抵抗アレイとしての出力抵抗部10、及び図3に示す製造方法によれば、抵抗値を所望の抵抗値に調整した出力抵抗部10を含む出力バッファ100が形成された、出荷用の半導体装置を製造することが可能となる。この際、出力抵抗部10及び図3に示す製造方法によれば、出力抵抗部10に含まれる直列抵抗部の数(n個)を増やす、又は各直列抵抗部を為す抵抗の数(M個)を増やす、或いは各抵抗同士の抵抗値の差を小さくすることにより、抵抗値を調整する際の分解能を高めることができる。従って、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。また、測定用半導体装置に対する出荷用半導体装置の変更部位は、出力抵抗部10の金属配線MT1又はMT2だけである。よって、出荷用半導体装置を製造する為のマスクパターンにおいて、出力抵抗部10の金属配線MT1又はMT2を形成する為のマスクパターンを除く他のマスクパターンは、測定用半導体装置を製造する為に作成したマスクパターンと同一である。従って、測定用半導体装置の製造後、抵抗値の調整を施した出荷用半導体装置を新たに製造するにあたり、マスクパターンの変更に伴う製造コストの増加を抑えることが可能となる。
図5は、本発明に係る出力バッファ300の構成を示す回路図である。出力バッファ300は、図1に示される出力バッファ100と同様に半導体ICチップに形成されており、当該半導体ICチップに形成されている回路で生成された信号SIGを取り込み、この半導体ICチップの出力パッド200を介して外部出力する。
出力バッファ300は、抵抗アレイからなる出力抵抗部10A、プリドライバ部20A、出力ドライバ部30及び出力インピーダンス調整部50を有する。
プリドライバ部20Aは、夫々の入力端同士が接続されており、当該入力端を介して単一の信号SIGを個別に取り込むスリーステート型のドライバPQ1〜PQ(n)を(nは2以上の整数)含む。ドライバPQ1〜PQ(n)には、夫々に対応したイネーブル信号Y1〜Y(n)が個別に供給されている。各ドライバPQは、自身に供給されたイネーブル信号Yが例えば論理レベル0を表す場合にはディスエイブル状態に設定され、自身の出力端子をハイインピーダンス状態に固定する。また、ドライバPQ1〜PQ(n)は、自身に供給されたイネーブル信号Yが例えば論理レベル1を表す場合にはイネーブル状態に設定され、信号SIGを増幅して得た信号を自身の出力端子を介して出力する。ドライバPQ1〜PQ(n)は、夫々の出力端子の電圧値を表す増幅信号a1〜a(n)を出力ドライバ部30に供給する。
出力ドライバ部30は、増幅信号a1〜a(n)の各々を個別に受けるドライバOD1〜OD(n)を含む。ドライバOD1〜OD(n)は、夫々が受けた増幅信号a1〜a(n)を増幅して得られた増幅信号b1〜b(n)を出力抵抗部10Aに供給する。
出力抵抗部10Aは、増幅信号b1〜b(n)を夫々の一端で個別に受ける抵抗RR1〜RR(n)を有する。抵抗RR1〜RR(n)各々の他端は共通ラインLOを介して出力パッド200に共通に接続されている。尚、抵抗RR1〜RR(n)各々の抵抗値は、少なくとも静電破壊保護を為す程度の抵抗値を有していれば、互いに同一、或いは異なる抵抗値であっても良い。
出力インピーダンス調整部50は、ドライバPQ1〜PQ(n)を個別にイネーブル状態、又はディスエイブル状態に設定する、夫々2値(論理レベル0又は1)のイネーブル信号Y1〜Y(n)をドライバPQ1〜PQ(n)に供給する。
要するに、図5に示される出力バッファ300は、以下の出力抵抗部と、第1〜第nのスリーステートドライバと、出力インピーダンス調整部とを有するものである。つまり、出力抵抗部(10A)は、第1〜第nの抵抗(RR1〜RR(n))と、第1〜第nの抵抗各々の一端を外部端子(200)に接続する共通ライン(LO)と、を含む。第1〜第nのスリーステートドライバ(PQ1〜PQ(n))は、第1〜第nの抵抗に夫々対応して設けられており、入力信号(SIG)を夫々個別に増幅した第1〜第nの増幅信号(a1〜a(n))を対応する第1〜第nの抵抗各々の他端に供給する。そして、出力インピーダンス調整部(50)は、第1〜第nのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に設定する第1〜第nのイネーブル信号(Y1〜Y(n))を第1〜第nのスリーステートドライバに供給する。
以下に、図5に示される出力バッファ300における出力インピーダンスの調整方法について説明する。
製品出荷前の初期状態時には、出力インピーダンス調整部50は、ドライバPQ1〜PQ(n)のうちで予め指定されているドライバPQの各々をイネーブル状態、他のドライバPQの各々をディスエイブル状態に設定するイネーブル信号Y1〜Y(n)を、ドライバPQ1〜PQ(n)に供給する。よって、初期状態時には、ドライバPQ1〜PQ(n)のうちでディスエイブル状態に設定されたドライバPQと直列に接続されている抵抗RRが無効、イネーブル状態に設定されたドライバPQと直列に接続されている抵抗RRが有効となる。これにより、出力抵抗部10Aの抵抗値は、イネーブル状態に設定されたドライバPQと直列に接続されている抵抗RRの各々の合成抵抗値となる。よって、例えばドライバPQ1〜PQ(n)のうちでドライバPQ1〜PQ5がイネーブル状態、その他のドライバPQ6〜PQ(n)がディスエイブル状態に設定された場合には、出力抵抗部10Aの抵抗値は、抵抗RR1〜RR5の合成抵抗値となる。
次に、このような初期状態にある出力インピーダンス調整部50を含む半導体ICチップに対してテスタが、図3に示すステップS5と同様な方法で、出力抵抗部10Aの抵抗値を実測抵抗値として測定する。
ここで、テスタは、出力抵抗部10Aの抵抗値として要求される所望の抵抗値に対して実測抵抗値が低い場合には、抵抗RR1〜RR(n)のうちから、当該所望の抵抗値と実測抵抗値との誤差分だけこの実測抵抗値よりも高い合成抵抗値となる抵抗RRのグループを選択する。また、上記した所望の抵抗値に対して実測抵抗値が高い場合には、テスタは、抵抗RR1〜RR(n)のうちから、当該所望の抵抗値と実測抵抗値との誤差分だけこの実測抵抗値よりも低い合成抵抗値となる抵抗RRのグループを選択する。
そして、テスタは、電源遮断後も、上記のように選択したグループに属する抵抗RRの各々をイネーブル状態、その他の抵抗RRをディスエイブル状態に設定するイネーブル信号Y1〜Y(n)を生成させるように、出力インピーダンス調整部50の設定を固定する。すなわち、出力インピーダンス調整部50により、出力抵抗部10Aの抵抗RR1〜RR(n)のうちで有効とする抵抗RRの数、及び有効とする抵抗RRの組み合わせを設定することにより、出力抵抗部10Aの抵抗値を所望の抵抗値に調整するのである。
そして、このような調整が施された出力バッファ300を含む半導体ICチップが製品出荷される。
よって、図5に示す出力バッファ300によれば、製造直後の出力抵抗部10Aの実際の抵抗値が所望の抵抗値と一致していなくても、複数の抵抗のうちで有効とする抵抗の組み合わせ方を変更することにより、その抵抗値を所望の抵抗値に調整することが可能となる。更に、出力抵抗部10Aに含まれる抵抗の数を増やし、且つ各抵抗の抵抗値を低くすることにより、抵抗値を調整する際の分解能を高めることができるので、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。
10、10A 出力抵抗部
20、20A プリドライバ部
100、300 出力バッファ
LL、LR、LML、LMR 短絡ライン
LO 共通ライン
R1〜R(n) 直列抵抗部
RR1〜RR(n) 抵抗

Claims (7)

  1. 半導体で形成された抵抗アレイであって、
    直列接続された第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第n(nは2以上の整数)の直列抵抗部と、
    前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を共通に接続する共通ラインと、
    前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含むことを特徴とする抵抗アレイ。
  2. 前記第1〜第Mの抵抗は互いに異なる抵抗値を有し、前記一部の抵抗は前記第1〜第Mの抵抗のうちのいずれか1の抵抗であることを特徴とする請求項1記載の抵抗アレイ。
  3. 半導体装置の製造方法であって、
    第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第nの直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの所定の1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を測定用半導体装置として製造する第1の製造工程と、
    前記測定用半導体装置に形成されている前記抵抗アレイの抵抗値を実測抵抗値として測定する抵抗値測定工程と、
    前記実測抵抗値に基づき、前記第1〜第nの直列抵抗部の各々毎に前記第1〜第Mの抵抗のうちの1の抵抗を有効な抵抗として指定する抵抗選択情報を生成する抵抗選択情報生成工程と、
    第1〜第Mの抵抗を夫々が含む第1〜第nの直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端同士を接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記抵抗選択情報にて示される前記1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を出荷用半導体装置として製造する第2の製造工程と、を有することを特徴とする半導体装置の製造方法。
  4. 前記第1〜第Mの抵抗は互いに異なる抵抗値を有することを特徴とする請求項3記載の半導体装置の製造方法。
  5. 入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、
    直列接続された第1〜第M(Mは2以上の整数)の抵抗を夫々が含む第1〜第n(nは2以上の整数)の直列抵抗部と、前記第1〜第nの直列抵抗部各々の前記第Mの抵抗の一端と前記外部端子とを接続する共通ラインと、前記第1〜第nの直列抵抗部の各々において前記第1〜第Mの抵抗のうちの少なくとも1の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む出力抵抗部と、
    前記第1〜第nの直列抵抗部に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第1〜第nの増幅信号を対応する前記第1〜第nの直列抵抗部各々の前記第1の抵抗の一端に供給する第1〜第nのドライバと、を有することを特徴とする出力バッファ。
  6. 前記第1〜第Mの抵抗は互いに異なる抵抗値を有し、前記一部の抵抗は前記第1〜第Mの抵抗のうちのいずれか1の抵抗であることを特徴とする請求項5記載の出力バッファ。
  7. 入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、
    第1〜第n(nは2以上の整数)の抵抗と、前記第1〜第nの抵抗各々の一端を前記外部端子に接続する共通ラインと、を含む出力抵抗部と、
    前記第1〜第nの抵抗に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第1〜第nの増幅信号を対応する前記第1〜第nの抵抗各々の他端に供給する第1〜第nのスリーステートドライバと、
    前記第1〜第nのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に設定する第1〜第nのイネーブル信号を前記第1〜第nのスリーステートドライバに供給する出力インピーダンス調整部と、を有することを特徴とする出力バッファ。
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