KR20080001130A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20080001130A
KR20080001130A KR1020060059266A KR20060059266A KR20080001130A KR 20080001130 A KR20080001130 A KR 20080001130A KR 1020060059266 A KR1020060059266 A KR 1020060059266A KR 20060059266 A KR20060059266 A KR 20060059266A KR 20080001130 A KR20080001130 A KR 20080001130A
Authority
KR
South Korea
Prior art keywords
reference signal
voltage
level
circuit
trimming
Prior art date
Application number
KR1020060059266A
Other languages
English (en)
Inventor
강길옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059266A priority Critical patent/KR20080001130A/ko
Publication of KR20080001130A publication Critical patent/KR20080001130A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 내부전압을 생성하기 위한 기준신호의 레벨을 보다 용이하게 조절할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 장치의 내부동작을 위해 내부전압을 생성하기 위한 내부전원회로; 트리밍신호에 응답하여, 상기 내부전원의 레벨을 정해주기 위한 기준신호를 출력하되, 테스트 신호의 입력으로 상기 기준신호의 레벨을 조절하여 출력하기 위한 기준신호 디바이더 회로; 및 상기 기준신호 레벨을 조절하기 위한 다수의 트리밍 신호를 상기 기준신호 디바이더 회로로 제공하기 위한 트리밍회로를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 트래밍, 기준전압, 디바이더.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도2는 도1에 도시된 기준전원 디바이더 회로를 나타내는 회로도.
도3은 도2의 기준전원 디바이더 회로의 동작을 나타내는 파형도.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도5는 도4에 도시된 기준전원 디바이더 회로를 나타내는 회로도.
* 도면이 주요부분에 대한 부호의 설명 *
100 : 트래밍회로 200 : 기준전원 디바이더 회로
300 : 내부전원회로 400 : 기준전원 발생기 회로
500 : 테스트 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원발생회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 전원전압과 접지전압을 인가받은 다음, 내부적으로 필요한 다양한 레벨의 내부전압을 생성하고 있다. 외부에서 공급되는 전원전압은 잡음 및 전압레벨의 변화가 있을 수 있기 때문에, 내부의 안정적인 동작을 위해서도 잡음이 제거되고, 안정적인 레벨을 유지하는 내부전압이 필요한 것이다. 이를 위해, 반도체 메모리 장치는 외부에서 입력되는 전원전압을 이용하여 내부전원을 생성하기 위한 내부전압을 직접적으로 생성하는 내부전압 생성회로를 구비하고 있고, 또한 내부전압의 레벨을 감지하여 일정한 기준레벨을 알려주는 기준전압 발생회로등을 구비하고 있다. 따라서 기준전압 발생회로가 출력하는 기준신호의 전압레벨이 반도체 메모리 장치의 내부전압의 전압레벨을 정해주는 중요한 역할을 하게 된다.
그러나, 현재의 반도체 제조공정에서는 한번 설계를 한 다음, 일단 제조까지 된 상태에서는 기준신호의 전압레벨을 조절하는 것이 어려워 내부적으로 설계된 대로 내부전압이 출력되는지 테스트해보는 것도 매우 어려운 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 내부전압을 생성하기 위한 기준신호의 레벨을 보다 용이하게 조절할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 메모리 장치의 내부동작을 위해 내부전압을 생성하기 위한 내부전원회로; 트리밍신호에 응답하여, 상기 내부전원의 레벨을 정해주기 위한 기준신호를 출력하되, 테스트 신호의 입력으로 상기 기준신호의 레벨을 조절하여 출력하기 위한 기준신호 디바이더 회로; 및 상기 기준신호 레벨을 조절하기 위한 다수의 트리밍 신호를 상기 기준신호 디바이더 회로로 제공하기 위한 트리밍회로를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 트리밍회로(10), 기준전원 디바이더 회로(20), 내부전원 회로(30), 기준전원 발생기 회로(40)을 구비한다. 기준전원 디바이더 회로(20)는 기준전원 발생기회로(40)에서는 기준전압(VRO)을 출력한다. 트리밍 회로(10)에서는 내부전압(OUT)의 레벨을 선택할 수 있는 트리밍신호(TRIM1, TRIM2, TRIM3)를 출력한다. 기준전원 디바이더 회로(20)는 기준전원(VRO)과 트리밍 신호를 입력받아 기준신호(VREF)을 제공한다. 이 기준신호에 응답하여 내부전원회로(30)은 내부전원(OUT)의 레벨을 결정하여 출력한 다.
도2는 도1에 도시된 기준전원 디바이더 회로를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 먼저 기준전압(VRO)가 일정한 레벨을 유지하며 입력되고, 트래밍회로(10)에서 트래밍신호(TRIM1,TRIM2,TRIM2)가 입력된다. 트리밍신호중 활성화된 것에 대응하여 전송게이트(T1 ~ T3)가 턴온된다. 직렬연결된 저항에 의해 기준전압(VRO)와 접지전압의 사이에 다수의 분배된 전압을 전송게이트들로 제공되고, 턴온된 전송게이트에 의해 전달되는 전압이 기준신호(VREF)가 되어 내부전원회로로 제공된다.
기준전원발생기 회로에서 생성되어 제공되는 기준전압(VRO)는 전압레벨이 비교적 높은 전압이다. 이 높은 전압을 다수의 직렬연결된 저항을 이용하여 분배하여 제공하게 된다. 그러나, 반도체 제조공정은 그 특성상 항상 설계된 대로 제조되는 것이 아니라 일정한 왜곡이 생길 수 있다. 따라서 기준전압(VRO)의 레벨도 제조공정상의 변형에 의해 전압레벨이 변할 수 있다. 이렇게 기준전압(VRO)의 전압레벨이 변하게 되면, 이로 인해 내부 전압(OUT)의 전압레벨이 바뀌게 되고, 그로 인해 반도체 메모리 장치의 내부동작이 에러가 생기게 된다. 이 때문에 테스트 공정에서 반도체 메모리 장치가 불량으로 제조되었다고 판단될 수 있는 것이다. 공정변동으로 인한 기준전압(VRO)의 전압레벨이 변하더라도, 트리밍신호를 다수개 배치시켜 트리밍신호에 의해 기준신호(VREF)의 전압레벨의 변동을 원래대로 되도록 하고 있다. 기준전압(VRO)가 설계된 것보다 너무 높게 출력되면, 트리밍신호(TRIM3)을 활성화시키고, 너무 낮게 출력되면, 트리밍신호(TRIM1)을 활성화시켜 출력하는 것이 다.
한편, 트리밍회로에 배치된 다수의 퓨즈를 선택적으로 블로잉시킴으로서, 트리밍신호는 선택적으로 활성화된다. 따라서 웨이퍼상태에서 기준신호(VREF)의 레벨을 테스트하여 문제가 발생하면 트리밍회로에 배치된 다수의 퓨즈중 원하는 기준신호를 출력할 수 있는 퓨즈를 블로잉하게 되는 것이다.
도3은 도2의 기준전원 디바이더 회로의 동작을 나타내는 파형도이다. 도3에는 전술한 바대로, 기준전압(VRO)와 기준신호(VREF)에 대한 상관관계에 대한 시뮬레이션 파형이 나와 있다.
이상과 같은 방법으로 반도체 메모리 장치는 내부전원의 레벨을 일정하게 유지시켜 출력하도록 하고 있다. 그러나, 메모리 장치가 패키지까지 한 상태에서 실제 컴퓨터등에 장착상 상태에서 테스트를 진행할 때에는 기준전압을 조절할 수 있는 방법이 없다. 패키지 상태에서 살제 컴퓨터에 장착되었을 때에 내부적으로 안정적인 내부전압이 생성되어 제공되는 지 알기 위해서는 기준신호의 레벨을 외부에서 조절할 수 있는 회로가 있어야 하는 것이다.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 트리밍회로(100), 기준전원 디바이더 회로(200), 내부전원 회로(300), 기준전원 발생기 회로(400)를 구비한다. 기준전원 디바이더 회로(200)는 기준전원 발생기회로(400)에서는 기준전압(VRO)을 출력한다. 트리밍 회로(10)에서는 내부전압(OUT)의 레벨을 선택할 수 있는 트리밍신호(TRIM1, TRIM2, TRIM3)를 출력한다. 기준전원 디바이더 회로(20)는 기준전원(VRO)과 트리밍 신호를 입력받아 기준신호(VREF)을 제공한다. 이 기준신호에 응답하여 내부전원회로(300)은 내부전원(OUT)의 레벨을 결정하여 출력한다. 도시된 테스트 회로(500)는 테스트 신호(TEST1,TEST2)를 출력하고, 기준전원 디바이더 회로(200)는 도1에 도시된 바와 같은 동작으로 기준신호(VREF)를 출력하되, 테스트 회로(500)에서 출력되는 테스트 신호(TEST1,TEST2)도 받도록 구성되어 있다.
도5는 도4에 도시된 기준전원 디바이더 회로를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 기준신호 디바이더 회로(200)는 접지전압(VSS)과 기준신호(VERF)를 제공하기 위한 기준전압(VRO)을 직렬연결된 저항을 이용하여 다수의 분배된 전압으로 제공하되, 테스트 신호(TEST1,TEST2)에 응답하여 분배된 전압의 레벨을 조절하여 출력하는 전압 디바이더부(210)와, 다수의 분배된 전압에 각각 대응하는 트래밍신호(TRIM1,TRIM2,TRIM3)의 활성화여부에 따라, 다수의 분배된 전압중 하나를 선택하여 기준신호(VREF)로 제공하기 위한 기준신호 출력부(220)를 구비한다.
전압 디바이더부(210)는 기준전압(VRO)과 접지전압(VSS) 사이에 배치된 직렬연결된 다수의 저항(R5 ~ R10)와, 게이트로 테스트 신호(TEST1,TEST2)를 입력받고, 다수의 저항(R5 ~ R10)중 선택된 일부의 저항(R5,R6) 양단에 접속된 적어도 하나 이상의 모스트랜지스터(MP1,MP2)를 구비한다.
기준신호 출력부(220)는 다수의 분배된 전압을 각각 대응하는 트래밍신호에 응답하여 전달하기 위한 다수의 전송게이트(T4~T6)를 구비한다.
반도체 메모리 장치를 제조하고 나면, 웨이퍼 상태에서 테스트를 하여 제조공정상에 왜곡된 상태에 대응하여 트리밍회로의 퓨즈를 선택적으로 블로잉하여 트리밍신호를 선택적으로 활성화시킨다. 기준 전원발생기 회로(400)에서 기준전압(VRO)를출력 하게 되면, 전압 디바이더부(210)에 배치된 직렬연결된 다수의 저항에 의해 분배된다. 다수의 분배된 전압은 트리밍신호에 대응하여 활성화된 전송게이트에 의해 기준신호(VREFE)로 출력된다.
이어서 패키기공정을 거쳐서 패키기를 진행한다. 패키지 상태에서는 이미 트리밍신호는 고정적으로 제공되고 있기 때문에 기준신호(VERF)의 신호를 고정된 값을 유지하고 있다. 이 때 테스트신호를 출력하게 되면 기준신호(VERF)의 레벨을 조절할 수 있게 된다. 테스트신호(TEST1)는 기준신호(VERF)를 높게 가져가기 위한 신호이고, 테스트신호(TEST2)는 기준신호(VERF)의 전압레벨을 낮게 가져가기 위한 신호이다. 예를 들어 테스트신호(REST1)를 로우레벨로 출력하고, 테스트신호(TEST2)를 로우레벨로 출력하게 되면, 전압분배시 저항(R5)은 없는 것처럼 되어 각 저항에 의해 분배된 전압레벨이 올라가는 것이다. 테스트신호(REST1)를 하이레벨로 출력하고, 테스트신호(TEST2)를 하이레벨로 출력하게 되면, 전압분배시 저항(R10)은 없는 것처럼 되어 각 저항에 의해 분배된 전압레벨이 내려가게 된다. 분배된 전압레벨이 내려가게 되면, 결국 기준신호의 레벨도 내려가고 그로인해 내부전압(OUT)의 레벨로 조정되는 것이다. 트리밍신호에 의해 셋팅된 기준신호(VREF)를 유지하려면, 테스트신호(REST1)를 하이레벨로 출력하고, 테스트신호(TEST2)를 로우레벨로 출력하 게 된다.
본 발명에서 제공한 반도체 메모리 장치에 의해서, 패키지까지 한 상태에서도 내부전원의 전압레벨을 테스트신호를 이용하여 조절할 수 있기 때문에, 보다 신뢰성 있는 테스트가 가능하게 되었다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 패키지 이후에도 반도체 메모리 장치의 내부전원레벨을 쉽게 조절할 수 있게 되었다. 그로 인해 다양한 테스트를 진행할 수 있게 되고, 그로인해 신뢰성있는 반도체 메모리 장치를 보다 쉽게 만들 수 있다.

Claims (4)

  1. 메모리 장치의 내부동작을 위해 내부전압을 생성하기 위한 내부전원회로;
    트리밍신호에 응답하여, 상기 내부전원의 레벨을 정해주기 위한 기준신호를 출력하되, 테스트 신호의 입력으로 상기 기준신호의 레벨을 조절하여 출력하기 위한 기준신호 디바이더 회로; 및
    상기 기준신호 레벨을 조절하기 위한 다수의 트리밍 신호를 상기 기준신호 디바이더 회로로 제공하기 위한 트리밍회로
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기준신호 디바이더 회로는
    접지전압과 상기 기준신호를 제공하기 위한 기준전압을 직렬연결된 저항을 이용하여 다수의 분배된 전압으로 제공하되, 상기 테스트 신호에 응답하여 상기 분배된 전압의 레벨을 조절하여 출력하는 전압 디바이더부; 및
    상기 다수의 분배된 전압에 각각 대응하는 트리밍신호의 활성화여부에 따라, 상기 다수의 분배된 전압중 하나를 선택하여 상기 기준신호로 제공하기 위한 기준신호 출력부를 구비하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 디바이더부는
    상기 기준전압과 상기 접지전압 사이에 배치된 직렬연결된 다수의 저항; 및
    게이트로 상기 테스트 신호를 입력받고, 상기 다수의 저항중 선택된 일부의 저항 양단에 접속된 적어도 하나 이상의 모스트랜지스터를 구비하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 기준신호 출력부는
    상기 다수의 분배된 전압을 각각 대응하는 트리밍신호에 응답하여 전달하기 위한 다수의 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060059266A 2006-06-29 2006-06-29 반도체 메모리 장치 KR20080001130A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059266A KR20080001130A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059266A KR20080001130A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20080001130A true KR20080001130A (ko) 2008-01-03

Family

ID=39213190

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059266A KR20080001130A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20080001130A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106318B1 (ko) * 2008-12-03 2012-01-18 전주대학교 산학협력단 한지난석 제조 방법 및 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106318B1 (ko) * 2008-12-03 2012-01-18 전주대학교 산학협력단 한지난석 제조 방법 및 장치

Similar Documents

Publication Publication Date Title
KR100668498B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법
US20140049243A1 (en) Current generator and method of operating
JP2010147979A (ja) 半導体装置およびパワーオンリセット回路の調整方法
JP2006352034A (ja) ヒューズ回路及び電子回路
KR20130093231A (ko) 저항 측정 회로, 저항 측정 방법 그리고 임피던스 조절회로
US6784704B2 (en) Semiconductor integrated circuit having circuit for changing timing of inactivating power-on resetting circuit
US6166589A (en) Reference voltage generator circuit for an integrated circuit device
US20020171472A1 (en) Voltage and time control circuits and methods of operating the same
KR100699840B1 (ko) 퓨즈 절단에 상관없이 반도체 집적 회로의 최적화 조건을재설정하는 로직 회로
KR20080001130A (ko) 반도체 메모리 장치
JP4776071B2 (ja) 半導体装置
JP2008244729A (ja) 終端抵抗調整方法および終端抵抗調整回路
KR100206351B1 (ko) 반도체장치 및 반도체장치의 내부전원전위의 조정방법
US20100309735A1 (en) Internal power supply circuit, semiconductor device, and semiconductor device manufacturing method
JP6309154B2 (ja) 半導体デバイス駆動回路
KR20070079111A (ko) 반도체 메모리 장치의 기준 전압 생성 회로
JP2017184107A (ja) 抵抗アレイ、出力バッファ及び半導体装置の製造方法
KR100780619B1 (ko) 반도체 장치
KR100280560B1 (ko) 전기적 특성을 변화시키는 회로를 갖는 반도체 기억 장치
US20020017688A1 (en) Semiconductor memory circuit
KR20070116363A (ko) 반도체 메모리의 온 다이 터미네이션 장치
KR100856126B1 (ko) 퓨즈 메탈을 이용한 연산 증폭기의 오프셋 보상 방법 및 그장치
KR100675016B1 (ko) 온도 의존성이 낮은 기준전압 발생회로
KR100610443B1 (ko) 내부 전압 발생 회로
KR100632617B1 (ko) 리페어 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination