KR102469122B1 - 듀얼 모드 공급 회로 및 방법 - Google Patents

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티에스엠씨 차이나 컴퍼니 리미티드
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Abstract

회로는 공급 노드와 바이어스 노드 사이에 있는 제1 수동 소자, 바이어스 노드와 기준 노드 사이에 있는 제1 스위칭 소자와 제2 수동 소자, 출력 노드와 피드백 노드 사이에 있는 제3 수동 소자와 제2 스위칭 소자, 피드백 노드와 기준 노드 사이에 있는 제4 수동 소자, 공급 노드와 출력 노드 사이에 있는 제3 스위칭 소자, 및 바이어스 노드 및 피드백 노드 전압들에 기초하여 트랜지스터를 제어하는 증폭기를 포함한다. 제1 모드에서, 제1 및 제2 스위칭 소자들은 오프되고, 제3 스위칭 소자는 온되며, 공급 노드는 제1 전압 레벨을 수신한다. 제2 노드에서, 제1 및 제2 스위칭 소자들은 온되고, 제3 스위칭 소자는 오프되며, 제1 전압 레벨보다 더 큰 제2 전압 레벨이 공급 노드 상에서 수신된다.

Description

듀얼 모드 공급 회로 및 방법{DUAL MODE SUPPLY CIRCUIT AND METHOD}
본 발명은 듀얼 모드 공급 회로 및 방법에 관한 것이다.
집적 회로(integrated circuit; IC)는 통상적으로 코어 부분과 입출력(input-output; I/O) 부분을 포함한다. I/O 부분은 코어 회로와 IC 외부에 있는 회로 사이의 인터페이스 또는 버퍼로서 역할을 하며, IC를 제조하는 데 사용되는 기술, 예컨대, 베이스라인 피처 크기 기술 노드에 기초하는 동작 전압 범위를 갖는다. 일부 응용들에서, I/O 버퍼는 듀얼 전력 모드들, 즉, 외부 전력 전압 레벨이 내부 동작 전압 범위와 일치하는 제1 전력 모드와, 외부 전력 전압 레벨이 내부 동작 전압 범위보다 더 큰(예컨대, 내부 동작 전압 범위보다 두 배 더 큰) 제2 전력 모드에서 동작가능할 필요가 있다. 예시적인 응용들은 보안 디지털(secure digital; SD) 카드 및 감소형 기가비트 미디어 독립 인터페이스(reduced gigabit media-independent interface; RGMII) 회로를 포함한다.
일부 실시예들에서, 회로는, 전력 공급 노드, 기준 노드, 바이어스 노드, 출력 노드, 피드백 노드, 전력 공급 노드와 바이어스 노드 사이에 결합된 제1 수동 소자, 바이어스 노드와 기준 노드 사이에 직렬 결합된 제1 스위칭 소자와 제2 수동 소자, 전력 공급 노드와 출력 노드 사이에 결합된 제1 트랜지스터, 출력 노드와 피드백 노드 사이에 직렬 결합된 제3 수동 소자와 제2 스위칭 소자, 피드백 노드와 기준 노드 사이에 결합된 제4 수동 소자, 전력 공급 노드와 출력 노드 사이에 결합된 제3 스위칭 소자, 및 바이어스 노드 상의 바이어스 전압과 피드백 노드 상의 피드백 전압에 기초하여 제1 트랜지스터를 제어하도록 구성된 증폭기를 포함한다. 회로는, 제1 동작 모드에서, 제1 및 제2 스위칭 소자들을 스위칭 오프시키고, 제3 스위칭 소자를 스위칭 온시키며, 전력 공급 노드 상에서 제1 전압 레벨을 수신하고, 제2 동작 모드에서, 제1 및 제2 스위칭 소자들을 스위칭 온시키고, 제3 스위칭 소자를 스위칭 오프시키고, 전력 공급 노드 상에서 제2 전압 레벨을 수신하도록 구성되며, 제2 전압 레벨은 제1 전압 레벨보다 더 크다. 일부 실시예들에서, 회로는 출력 노드와 기준 노드 사이에 결합된 제1 인버터를 포함하고, 제1 인버터는 출력 노드 상의 제1 출력 전압과 모드 선택 신호에 기초하여 제1 모드 제어 신호를 생성하도록 구성되고, 제1 및 제2 스위칭 소자들 각각은 제1 모드 제어 신호에 기초하여 스위칭 온 및 오프되도록 구성된다. 일부 실시예들에서, 회로는 출력 노드와 기준 노드 사이에 결합된 제2 인버터를 포함하고, 제2 인버터는 제1 모드 제어 신호에 상보적인 제2 모드 제어 신호를 생성하도록 구성되고, 제1 및 제2 스위칭 소자들 각각은 제2 모드 제어 신호를 수신하도록 구성된다. 일부 실시예들에서, 제1 스위칭 소자는 제2 모드 제어 신호를 수신하도록 구성된 n형 트랜지스터를 포함한다. 일부 실시예들에서, 제2 스위칭 소자는 제1 및 제2 모드 제어 신호들을 수신하도록 구성된 전송 게이트를 포함한다. 일부 실시예들에서, 회로는 출력 노드와 기준 노드 사이에 결합된 제2 인버터 - 제2 인버터는 제1 모드 제어 신호에 상보적인 제2 출력 전압을 생성하도록 구성됨 -, 및 제1 트랜지스터와 전력 공급 노드 사이에 결합된 제2 트랜지스터 - 제2 트랜지스터는 제2 출력 전압을 수신하도록 구성됨 -를 포함한다. 일부 실시예들에서, 회로는 전력 공급 노드와 제2 인버터의 출력 단자 사이에 결합된 레벨 시프터를 포함하고, 레벨 시프터는 제1 모드 제어 신호와 제1 출력 전압에 기초하여 제2 모드 제어 신호를 생성하도록 구성된다. 제3 스위칭 소자는 제2 모드 제어 신호에 기초하여 스위칭 온 및 오프되도록 구성된다. 일부 실시예들에서, 제1 스위칭 소자는 기준 노드와 제2 수동 소자 사이에 결합된다. 일부 실시예들에서, 제2 스위칭 소자는 출력 노드와 제4 수동 소자 사이에 결합된다. 일부 실시예들에서, 증폭기는 바이어스 전압을 수신하도록 구성된 비반전 입력부와, 피드백 전압을 수신하도록 구성된 반전 입력부를 포함하고, 제1 트랜지스터는 p형 트랜지스터이다. 일부 실시예들에서, 회로는 바이어스 노드와 기준 노드 사이에 결합된 용량성 소자를 포함한다.
일부 실시예들에서, 듀얼 모드 회로를 동작시키는 방법은, 전력 공급 노드에서 전력 공급 전압을 수신하는 단계, 제1 인버터에서, 제1 전압 레벨을 갖는 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호를 수신하는 단계, 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여, 제1 논리 레벨에 상보적인 제2 논리 레벨을 갖는 제1 모드 제어 신호를 생성하기 위해 제1 인버터를 사용하는 단계, 및 제2 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여: 바이어스 경로를 기준 노드로부터 결합해제시키기 위해 제1 스위칭 소자를 사용하는 단계 - 바이어스 경로는 출력 노드 상의 출력 전압을 제어하도록 구성된 증폭기의 제1 입력 단자에 결합됨 -, 피드백 경로를 출력 노드로부터 결합해제시키기 위해 제2 스위칭 소자를 사용하는 단계 - 피드백 경로는 증폭기의 제2 입력 단자에 결합됨 -, 및 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 단계를 포함한다. 일부 실시예들에서, 전력 공급 노드에서 전력 공급 전압을 수신하는 단계는, 전력 공급 전압을 기준 노드 상에서 수신된 기준 전압 레벨에서부터 제1 전압 레벨까지 램핑시키는 단계, 및 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용한 후, 전력 공급 노드와 출력 노드 사이에 결합된 트랜지스터를 스위칭 오프시키기 위해 증폭기를 사용하는 단계를 포함한다. 일부 실시예들에서, 바이어스 경로를 기준 노드로부터 결합해제시키기 위해 제1 스위칭 소자를 사용하는 단계 또는 피드백 경로를 출력 노드로부터 결합해제시키기 위해 제2 스위칭 소자를 사용하는 단계 각각은 제2 인버터를 사용하여 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이다. 일부 실시예들에서, 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 단계는 레벨 시프터를 사용하여 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이고, 제2 모드 제어 신호는 제1 논리 레벨을 갖는다. 일부 실시예들에서, 방법은, 제1 인버터에서, 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 모드 선택 신호를 수신하는 단계, 제2 논리 레벨을 갖는 모드 선택 신호에 응답하여, 제1 논리 레벨을 갖는 제1 모드 제어 신호를 생성하기 위해 제1 인버터를 사용하는 단계, 및 제1 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여: 바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 단계, 피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 단계, 출력 노드를 전력 공급 노드로부터 결합해제시키기 위해 제3 스위칭 소자를 사용하는 단계, 및 제2 입력 단자에서 생성된 피드백 전압과 제1 입력 단자에서 생성된 바이어스 전압에 기초하여 출력 노드 상의 출력 전압을 제어하기 위해 증폭기를 사용하는 단계를 포함한다. 일부 실시예들에서, 제2 논리 레벨을 갖는 모드 선택 신호는 제3 전압 레벨을 갖는 모드 선택 신호를 포함하고, 바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 단계 또는 피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 단계 각각은 제2 인버터를 사용하여 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이며, 제2 모드 제어 신호는 제2 논리 레벨을 가지며, 제2 논리 레벨을 갖는 제2 모드 선택 신호는 제3 전압 레벨보다 더 크되 제2 전압 레벨보다는 더 작은 제4 전압 레벨을 갖는 제2 모드 제어 신호를 포함한다.
일부 실시예들에서, 회로는, 전력 공급 전압을 갖도록 구성된 전력 공급 노드, 기준 전압 레벨을 갖도록 구성된 기준 노드, 출력 노드, 전력 공급 노드와 기준 노드 사이에 결합된 제1 전압 분배기, 제1 전압 분배기와 기준 노드 사이에 결합된 제1 스위칭 소자, 출력 노드와 기준 노드 사이에 결합된 제2 전압 분배기, 출력 노드와 제2 전압 분배기 사이에 결합된 제2 스위칭 소자, 전력 공급 노드와 출력 노드 사이에 병렬 결합된 제1 트랜지스터와 제3 스위칭 소자, 및 제1 전압 분배기에 의해 생성된 바이어스 전압과 제2 전압 분배기에 의해 생성된 피드백 전압에 기초하여 제1 트랜지스터를 제어하도록 구성된 증폭기를 포함한다. 회로는, 제1 전압 레벨을 갖는 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여, 제1 및 제2 스위칭 소자들을 스위칭 오프시키고, 제3 스위칭 소자를 스위칭 온시키며, 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 모드 선택 신호에 응답하여, 제1 및 제2 스위칭 소자들을 스위칭 온시키고, 제3 스위칭 소자를 스위칭 오프시키도록 구성된다. 일부 실시예들에서, 회로는 모드 선택 신호에 응답하여 제1 및 제2 모드 제어 신호들을 생성하도록 구성된 한 쌍의 인버터들을 포함하고, 제1 스위칭 소자는 제1 모드 제어 신호를 수신하도록 구성된 n형 트랜지스터를 포함하며, 제2 스위칭 소자는 제1 및 제2 모드 제어 신호들 각각을 수신하도록 구성된 전송 게이트를 포함한다. 일부 실시예들에서, 제1 논리 레벨을 갖는 모드 선택 신호는 기준 전압 레벨을 갖는 모드 선택 신호를 포함하고, 제2 논리 레벨을 갖는 모드 선택 신호는 제1 및 제2 전압 레벨들 각각보다 작은 제3 전압 레벨을 갖는 모드 제어 신호를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1c는 일부 실시예들에 따른, 듀얼 모드 회로의 개략도들이다.
도 2는 일부 실시예들에 따른, 듀얼 모드 회로 동작 파라미터들의 도면이다.
도 3a 내지 도 3d는 일부 실시예들에 따른, 수동 소자들의 개략도들이다.
도 4a 내지 도 4d는 일부 실시예들에 따른, 스위칭 소자들의 개략도들이다.
도 5a 내지 도 5c는 일부 실시예들에 따른, 용량성 소자들의 개략도들이다.
도 6은 일부 실시예들에 따른, 듀얼 모드 회로를 동작시키는 방법의 흐름도이다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화시키기 위해 컴포넌트들, 값들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 소자 또는 피처에 대한 다른 소자(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에서, 듀얼 모드 공급 회로는 기준 및 피드백 전압들의 생성이 고전압 모드 동작에 대해서만 인에이블되도록 증폭기 입력 단자들에 결합된 인에이블링 회로들을 포함한다. 저전압 모드 동작에 대해 기준 및 피드백 전압들의 생성을 디스에이블시킴으로써, 파워 업(power-up) 시퀀스는 증폭기가 출력 노드를 제어할 수 있기 전에 출력 노드를 전력 입력 노드에 결합시키는 것을 포함한다. 증폭기 입력 단자들에 결합된 인에이블링 회로들을 포함하지 않는 접근법들에 비해, 이로써 듀얼 모드 공급 회로는 저전압 모드 동작을 위한 파워 업 시퀀스의 신뢰성을 향상시킨다. 또한, 기준 및 피드백 전압들의 생성을 디스에이블시키면 증폭기 입력 단자들에 결합된 인에이블링 회로들을 포함하지 않는 접근법들에 비해 저전압 모드 동작 동안 대기 누설 전류를 감소시킨다.
도 1a 내지 도 1c는 일부 실시예들에 따른, 듀얼 모드 회로(100)의 개략도들이다. 일부 실시예들에서 중간 바이어스 공급 회로(100)라고도 칭해지는 듀얼 모드 회로(100)는 아래에서 논의되는 바와 같이 두 개의 동작 모드들 각각에서 동작하도록 구성된 IC이다. 듀얼 모드 회로(100)의 구성은 도 1a와 관련하여 아래에서 논의되고, 제1 및 제2 동작 모드들은 각각 도 1b 및 도 1c와 관련하여 아래에서 논의되며, 제1 동작 모드에 대응하는 파워 업 시퀀스는 도 2와 관련하여 아래에서 논의된다.
듀얼 모드 회로(100)는 기준 전압 레벨, 예를 들어, 기준 전압 레벨(VSS)이라고도 칭해지는 접지 전압 레벨을 갖는 기준 전압(VSS)을 수신하도록 구성된 기준 노드(VSSN)와, 전력 공급 전압(VDDPST33)을 수신하도록 구성된 전력 공급 노드(VDDN)를 포함한다. 전력 공급 전압(VDDPST33)은 제1 전압 레벨 또는 제1 전압 레벨보다 더 큰 제2 전압 레벨 중 하나를 갖도록 구성된다. 제1 전압 레벨에 대응하는 제1 동작 모드 및 제2 전압 레벨에 대응하는 제2 동작 모드 각각에서, 듀얼 모드 회로(100)는 출력 노드(OUT) 상에서 출력 전압(VDDPST18)을 그리고 출력 노드(OUTL) 상에서 출력 전압(VDDPST18L)을 생성하도록 구성된다.
듀얼 모드 회로(100)의 전력 부분은 전력 공급 노드(VDDN)에서부터 기준 노드(VSSN)까지 연장되는 분기들(B1~B4)을 포함한다. 분기(B1)는 직렬 결합된 제1 및 제2 수동 소자들(PD1, PD2)과 스위칭 소자(SW1)를 포함하고; 분기(B2)는 증폭기(A1)를 포함하고; 분기(B3)는 직렬 결합된 트랜지스터들(P1, P2), 출력 노드(OUT), 스위칭 소자(SW2), 및 수동 소자들(PD3, PD4)을 포함하고; 분기(B4)는 직렬 결합된 스위칭 소자(SW3), 출력 노드(OUT), 및 인버터(INV1)를 포함한다. 다양한 실시예들에서, 분기들(B1~B4) 중 하나 이상은 도 1a 내지 도 1c에서 도시된 것들에 더하여 하나 이상의 회로 소자, 예를 들어, 스위칭 소자를 포함하고/하거나, 듀얼 모드 회로(100)는 도 1a 내지 도 1c에서 도시된 분기들(B1~B4)에 더하여 하나 이상의 분기, 예를 들어, 정전기 방전(electrostatic discharge; ESD) 분기를 포함한다.
수동 소자, 예를 들어, 수동 소자(PD1~PD4)는 인가된 전류에 응답하여 미리 결정된 전압 강하를 발생시키고/발생시키거나 동작시 인가된 전압에 응답하여 미리 결정된 전류 레벨을 도통시키도록 구성된 하나 이상의 IC 구조물, 예를 들어, 저항기 또는 다이오드를 포함하는 2단자 회로 컴포넌트이다. 다양한 실시예들에서, 수동 소자는 도 3a 내지 도 3d와 관련하여 아래에서 논의되는 수동 소자들(300A~300D) 중 하나 이상이다.
스위칭 소자, 예를 들어, 스위칭 소자(SW1~SW3)는 하나 이상의 제어 신호에 응답하여 두 개의 단자들을 선택적으로 결합시키고 결합해제시키며, 이로써 동작시, 스위칭 온 상태에서 저저항 경로를 그리고 스위칭 오프 상태에서 고저항 경로를 제공하도록 구성된 하나 이상의 IC 구조물, 예를 들어, 트랜지스터를 포함하는 능동 회로 컴포넌트이다. 다양한 실시예들에서, 스위칭 소자는 도 4a 내지 도 4d와 관련하여 아래에서 논의되는 스위칭 소자들(400A~400D) 중 하나이다.
둘 이상의 회로 소자들 사이에 하나 이상의 저항성 소자 및/또는 하나 이상의 논리 소자, 예컨대, 인버터 또는 논리 게이트를 포함하는 하나 이상의 직접 신호 연결 및/또는 하나 이상의 간접 신호 연결에 기초하여 둘 이상의 회로 소자들이 결합되는 것으로 간주된다. 일부 실시예들에서, 둘 이상의 결합된 회로 소자들 사이의 신호 통신은 하나 이상의 논리 소자에 의해 수정되거나(예를 들어, 반전되거나) 또는 조건화될 수 있다.
분기(B1)에서, 수동 소자들(PD1, PD2)과 스위칭 소자(SW1)의 직렬 구성은 수동 소자들(PD1, PD2) 사이에 위치한 바이어스 노드(NB)와, 바이어스 노드(NB)와 기준 노드(VSSN) 사이에 위치한 스위칭 소자(SW1)를 포함한다. 이에 의해 수동 소자들(PD1, PD2)과 스위칭 소자(SW1)는 동작시 바이어스 노드(NB) 상에서 바이어스 전압(Vb)을 생성할 수 있는 구성가능한 전압 분배기로서 배열된다. 일부 실시예들에서, 스위칭 소자(SW1)를 바이어스 전압 인에이블 회로(SW1)라고 칭한다.
스위칭 소자(SW1)는 신호들(MODE18 또는 MODE18B)(아래에서 더 논의됨) 중 하나 또는 둘 다를 수신하도록 구성된 하나 이상의 입력 단자(라벨표시되지 않음)를 포함하며, 이에 따라 동작시 신호들(MODE18 또는 MODE18B) 중 하나 또는 둘 다에 응답하여 스위칭 온 및 오프되도록 구성된다. 일부 실시예들에서, 스위칭 소자(SW1)는 도 4a 내지 도 4d와 관련하여 아래에서 논의되는 스위칭 소자들(400A~400D) 중 하나이다.
제1 동작 모드에서, 바이어스 노드(NB)가 기준 노드(VSSN)로부터 결합해제되고, 바이어스 전압(Vb)이 수동 소자(PD1)를 거쳐 전력 공급 노드(VDDN) 상의 전력 공급 전압(VDDPST33)을 추종하도록, 스위칭 소자(SW1)는 스위칭 오프되도록 구성되며, 이는 도 1b와 관련하여 아래에서 더 논의된다. 제2 동작 모드에서, 바이어스 노드(NB)가 수동 소자(PD2)를 거쳐 기준 노드(VSSN)에 결합되고, 바이어스 전압(Vb)이 수동 소자들(PD1, PD2)의 전압 분배기에 의해 분할된 전력 공급 전압(VDDPST33)의 값을 갖도록, 스위칭 소자(SW1)는 스위칭 온되도록 구성되며, 이는 도 1c와 관련하여 아래에서 더 논의된다.
도 1a 내지 도 1c에서 도시된 실시예에서, 스위칭 소자(SW1)는 수동 소자(PD2)와 기준 노드(VSSN) 사이에 위치한다. 일부 실시예들에서, 스위칭 소자(SW1)는 바이어스 노드(NB)와 수동 소자(PD2) 사이에 위치한다.
일부 실시예들에서, 듀얼 모드 회로(100)는 바이어스 노드(NB)와 기준 노드(VSSN) 사이에 결합된 용량성 소자(C1)를 포함하고, 용량성 소자(C1)는 이에 의해 수동 소자(PD2) 및 스위칭 소자(SW1)와 병렬로 구성된다.
용량성 소자, 예를 들어, 용량성 소자(C1)는 두 개의 단자들 사이에 미리 결정된 커패시턴스 레벨을 갖도록 구성된 하나 이상의 IC 구조물, 예를 들어 커패시터를 포함하는 2단자 회로 컴포넌트이다. 다양한 실시예들에서, 용량성 소자는 도 5a 내지 도 5c와 관련하여 아래에서 논의되는 용량성 소자들(500A~500C) 중 하나이다.
동작시, 용량성 소자(C1)는, 존재하는 경우, 예를 들어, 바이어스 노드(NB)와 기준 노드(VSSN) 사이의 저 임피던스 경로를 통해 하나 이상의 교류(AC) 노이즈 신호를 감쇠시킴으로써 바이어스 노드(NB) 상의 바이어스 전압(Vb)을 안정화시키는 역할을 한다.
분기(B2)에서, 증폭기(A1)는 비반전 입력 단자에서의 전압과 반전 입력 단자에서의 전압 사이의 차이에 기초하여 크기와 극성을 갖는 전압(Vo)을 생성하도록 구성된 복수의 IC 구조물들, 예컨대, 트랜지스터들을 포함하는 전자 회로이다. 증폭기(A1)는 전력 공급 노드(VDDN)와 기준 노드(VSSN)에 결합된 전력 입력 단자들(라벨표시되지 않음)을 포함하며, 이에 따라 전력 공급 전압(VDDPST33)의 전압 도메인에서 동작하도록 구성된다.
도 1a 내지 도 1c에서 도시된 실시예에서, 비반전 입력 단자는 바이어스 노드(NB)에 결합되고, 반전 입력 단자는 피드백 전압(Vfb)을 갖도록 구성된 피드백 노드(NF)에 결합되며; 이에 따라 증폭기(A1)는 바이어스 전압(Vb)과 피드백 전압(Vfb) 사이의 차이에 기초하여 전압(Vo)을 생성하도록 구성된다. 일부 실시예들에서, 증폭기(A1)는, 이와 달리, 예를 들어, 비반전 입력 단자가 피드백 노드(NF)에 결합되고, 반전 입력 단자가 바이어스 노드(NB)에 결합됨으로써, 바이어스 전압(Vb)과 피드백 전압(Vfb) 사이의 차이에 기초하여 전압(Vo)을 생성하도록 구성된다.
분기(B3)에서, 트랜지스터들(P1, P2), 출력 노드(OUT), 수동 소자들(PD3, PD4), 및 스위칭 소자(SW2)의 직렬 구성은 트랜지스터들(P1, P2)이 전력 공급 노드(VDDN)와 출력 노드(OUT) 사이에 직렬로 결합되는 것을 포함한다. 트랜지스터(P1)의 게이트는 출력 전압(VDDPST18L)을 수신하도록 구성되고, 트랜지스터(P2)의 게이트는 전압(Vo)을 수신하도록 구성된다. 일부 실시예들에서, 트랜지스터(P1)의 게이트는 전압(VDDPST18L) 대신에 신호(MODE18B)를 수신하도록 구성된다.
도 1a 내지 도 1c에서 도시된 실시예에서, 트랜지스터들(P1, P2) 각각은 p형 트랜지스터이고, 이에 따라 트랜지스터들(P1, P2)은 출력 전압(VDDPST18L)과 전압(Vo)에 응답하여 출력 노드(OUT)를 전력 공급 노드(VDDN)에 선택적으로 결합시키도록 구성된다. 다양한 실시예들에서, 트랜지스터들(P1 또는 P2) 중 하나 또는 둘 다는 n형 트랜지스터이고, 이에 따라 트랜지스터들(P1, P2)은 출력 전압(VDDPST18L)과 전압(Vo)에 응답하여 이와 달리 출력 노드(OUT)를 전력 공급 노드(VDDN)에 선택적으로 결합시키도록 구성된다.
스위칭 소자(SW2)와 수동 소자(PD3)는 출력 노드(OUT)와 피드백 노드(NF) 사이에 직렬 결합되고, 수동 소자(PD4)는 피드백 노드(NF)와 기준 노드(VSSN) 사이에 결합된다. 이에 의해 수동 소자들(PD3, PD4)과 스위칭 소자(SW2)는 동작시 피드백 노드(NF) 상에서 피드백 전압(Vfb)을 생성할 수 있는 구성가능한 전압 분배기로서 배열된다. 일부 실시예들에서, 스위칭 소자(SW2)를 피드백 전압 인에이블 회로(SW2)라고 칭한다.
스위칭 소자(SW2)는 신호들(MODE18 또는 MODE18B) 중 하나 또는 둘 다를 수신하도록 구성된 하나 이상의 입력 단자(라벨표시되지 않음)를 포함하며, 이에 따라 동작시 신호들(MODE18 또는 MODE18B) 중 하나 또는 둘 다에 응답하여 스위칭 온 및 오프되도록 구성된다. 일부 실시예들에서, 스위칭 소자(SW2)는 도 4a 내지 도 4d와 관련하여 아래에서 논의되는 스위칭 소자들(400A~400D) 중 하나이다.
제1 동작 모드에서, 출력 노드(OUT)가 기준 노드(VSSN)로부터 결합해제되고, 피드백 전압(Vfb)이 수동 소자(PD4)를 거쳐 기준 노드(VSSN) 상의 기준 전압(VSS)을 추종하도록, 스위칭 소자(SW2)는 스위칭 오프되도록 구성되며, 이는 도 1b와 관련하여 아래에서 더 논의된다. 제2 동작 모드에서, 피드백 노드(NF)가 수동 소자(PD3)를 거쳐 출력 노드(OUT)에 결합되고, 피드백 전압(Vfb)이 수동 소자들(PD3, PD4)의 전압 분배기에 의해 분할된 출력 전압(VDDPST18)의 값을 갖도록, 스위칭 소자(SW2)는 스위칭 온되도록 구성되며, 이는 도 1c와 관련하여 아래에서 더 논의된다.
도 1a 내지 도 1c에서 도시된 실시예에서, 스위칭 소자(SW2)는 출력 노드(OUT)와 수동 소자(PD3) 사이에 위치한다. 일부 실시예들에서, 스위칭 소자(SW2)는 수동 소자(PD3)와 피드백 노드(NF) 사이에 위치한다.
분기(B4)에서, 스위칭 소자(SW3), 출력 노드(OUT), 및 인버터(INV1)의 직렬 구성은 스위칭 소자(SW3)가 전력 공급 노드(VDDN)와 출력 노드(OUT) 사이에 결합되고, 인버터(INV1)가 출력 노드(OUT)와 기준 노드(VSSN) 사이에 결합되는 것을 포함한다.
스위칭 소자(SW3)는 신호(MODE33)(아래에서 더 논의됨)를 수신하도록 구성된 입력 단자(라벨표시되지 않음)를 포함하며, 이에 따라 동작시 신호(MODE33)에 응답하여 스위칭 온 및 오프되도록 구성된다. 일부 실시예들에서, 스위칭 소자(SW3)는 도 4a 내지 도 4d와 관련하여 아래에서 논의되는 스위칭 소자들(400A~400D) 중 하나이다.
제1 동작 모드에서, 출력 노드(OUT)가 전력 공급 노드(VDDN)로부터 결합해제되고, 출력 전압(VDDPST18)이 스위칭 소자(SW3)를 거쳐 전력 공급 노드(VDDN) 상의 전력 공급 전압(VDDPST33)을 추종하도록, 스위칭 소자(SW3)는 스위칭 온되도록 구성되며, 이는 도 1b와 관련하여 아래에서 더 논의된다. 제2 동작 모드에서, 출력 노드(OUT)가 스위칭 소자(SW3)를 거쳐 전력 공급 노드(VDDN)에 결합되지 않고, 출력 노드(OUT) 상의 출력 전압(VDDPST18)이 듀얼 모드 회로(100)의 분기들(B1~B3)에 의해 제어되도록, 스위칭 소자(SW3)는 스위칭 오프되도록 구성되며, 이는 도 1c와 관련하여 아래에서 더 논의된다. 일부 실시예들에서, 제2 동작 모드에 따라 구성된 분기들(B1~B3)을 로우 드롭아웃 레귤레이터(low-dropout regulator)라고 통칭한다.
인버터, 예컨대, 인버터(INV1)는 입력 신호에 상보적이고, 대응하는 전력 입력 단자들에서의 전압 레벨들에 대응하는 논리적 하이 및 로우 전압 레벨들을 갖는 출력 신호를 생성하도록 구성된 복수의 IC 구조물들, 예컨대, 트랜지스터들을 포함하는 전자 소자이다. 따라서 인버터는 전력 입력 단자들에서의 전압 레벨들의 전압 도메인에서 동작하도록 구성된다.
일부 실시예들에서, 인버터, 예를 들어, 인버터(INV1)는, 인버터가 안정된 전력 소스로서 사용가능한 출력 신호를 생성할 수 있을만큼 충분히 큰 전류를 소싱(sourcing)할 수 있는 복수의 IC 구조물들을 포함하며, 이러한 실시예들에서 상기 출력 신호를 출력 전압이라고도 칭한다. 일부 실시예들에서, 출력 전압을 생성하도록 구성된 인버터는 출력 신호를 생성하도록 구성된 인버터보다 더 큰 및/또는 더 많은 수의 트랜지스터들을 포함하며, 트랜지스터들의 크기와 수는 총 채널 크기에 대응한다. 일부 실시예들에서, 출력 전압을 생성하도록 구성된 인버터는 출력 신호를 생성하도록 구성된 인버터의 총 채널 크기보다 200배 더 큰 총 채널 크기를 갖는다. 기생 게이트 커패시턴스는 총 채널 크기가 증가함에 따라 증가하기 때문에, 일부 실시예들에서, 총 채널 크기가 증가함에 따라 인버터 스위칭 속도는 감소한다.
[표 1]은 출력 신호 생성에 대응하는 제1 인버터 실시예 및 출력 전압 생성에 대응하는 제2 인버터 실시예에 대한 총 채널 크기들의 비제한적인 예시이다. 각 인버터 유형에 대해, 각각의 p형 및 n형 트랜지스터는 나노미터(㎚) 단위의 채널 폭과 (㎚ 단위의) 채널 길이를 가지며, 인버터는 배수와 동일한 각 유형의 복수의 트랜지스터 인스턴스들을 포함한다. 따라서 (㎚2 단위의) 총 채널 크기는 채널 폭의 두 배(p형 + n형)를 상기 배수로 곱함으로써 주어진다. [표 1]에서 도시된 예시에서, 출력 전압을 생성하도록 구성된 인버터는 출력 신호를 생성하도록 구성된 인버터의 총 채널 크기의 205배에 해당하는 총 채널 크기를 갖는다.
[표 1] 인버터 채널 크기 예시
Figure 112021070360047-pat00001
인버터(INV1)는 신호(MODE18)를 수신하도록 구성된 입력 단자(라벨표시되지 않음)와, 출력 노드(OUT)와 기준 노드(VSSN)에 결합된 전력 입력 단자들(라벨표시되지 않음)을 포함하고, 이에 따라 출력 전압(VDDPST18)의 전압 도메인에서 동작함으로써 신호(MODE18)에 상보적인 출력 전압(VDDPST18L)을 생성하도록 구성된다.
듀얼 모드 회로(100)의 신호 부분은 출력 노드(OUT)와 기준 노드(VSSN) 사이에 결합된 인버터(INV2), 전력 공급 노드(VDDN)와 출력 노드(OUTL) 사이에 결합된 레벨 시프터(LVL1), 및 출력 노드(OUT)와 기준 노드(VSSN) 사이에 결합된 인버터(INV3)를 포함한다. 인버터들(INV2, INV3)과 레벨 시프터(LVL1)의 입력 및 출력 단자들은 명확성을 목적으로 라벨표시되지 않는다.
레벨 시프터, 예컨대, 레벨 시프터(LVL1)는 제1 입력 단자에서 수신된 입력 신호에 상보적이고, 제2 입력 단자에서 수신된 제어 신호에 의해 인에이블되는 출력 신호를 생성하도록 구성된 복수의 IC 구조물들, 예컨대, 트랜지스터들을 포함하는 전자 소자이다. 출력 신호는 대응하는 전력 입력 단자들에서의 전압 레벨들에 대응하는 논리적 하이 및 로우 전압 레벨들을 가지며, 출력 신호의 논리적 하이 전압 레벨은 입력 신호의 논리적 하이 전압 레벨보다 더 클 수 있다. 이에 따라 레벨 시프터는 전력 입력 단자들에서의 전압 레벨들의 전압 도메인에서 동작하도록 구성된다.
인버터(INV2)는 신호(MSCORE)를 수신하도록 구성된 입력 단자를 포함하고; 레벨 시프터(LVL1)는 인버터(INV1)의 출력 단자에 결합된 제1 입력 단자, 및 출력 노드(OUT)에 결합된 제2 입력 단자를 포함하고; 인버터(INV3)는 인버터(INV2)의 출력 단자에 결합된 입력 단자를 포함한다.
일부 실시예들에서 모드 선택 신호(MSCORE)라고도 칭해지는 신호(MSCORE)는 듀얼 모드 회로(100) 외부의 회로(미도시됨)로부터 수신된 신호이며, 예를 들어 듀얼 모드 회로(100)의 제1 동작 모드에 대응하는 논리적 로우 전압 레벨, 예컨대, 기준 전압 레벨(VSS)과, 듀얼 모드 회로(100)의 제2 동작 모드에 대응하는 논리적 하이 전압 레벨, 예컨대, 아래에서 논의되는 코어 전압 레벨(Vc)을 갖도록 구성된다. 일부 실시예들에서, 듀얼 모드 회로(100)는 IC의 I/O 또는 인터페이스 부분 내에 포함되고, 신호(MSCORE)는 IC의 코어 부분으로부터 수신된다.
일부 실시예들에서, 신호(MSCORE)의 논리적 하이 전압 레벨은 전력 공급 전압(VDDPST33)의 제1 전압 레벨보다 더 작은 값을 갖는다. 일부 실시예들에서, 신호(MSCORE)의 논리적 하이 전압 레벨은 전력 공급 전압(VDDPST33)의 제1 전압 레벨의 절반 미만인 값을 갖는다. 일부 실시예들에서, 신호(MSCORE)의 논리적 하이 전압 레벨은 0.5볼트(V) 내지 1.0V의 범위의 값을 갖는다. 신호(MSCORE)의 논리적 하이 전압 레벨의 값들을 감소시키는 것은 신호(MSCORE)의 소스, 예컨대, IC의 코어 부분의 전력 소비 레벨을 감소시키는 것에 대응한다.
인버터(INV2)는 신호(MSCORE)에 상보적인 신호(MODE18)(일부 실시예들에서는 이를 모드 제어 신호(MODE18)라고도 칭함)를 생성하도록 구성된다. 신호(MODE18)는 출력 전압(VDDPST18)의 전압 레벨에 대응하는 논리적 하이 전압 레벨과, 기준 전압 레벨(VSS)에 대응하는 논리적 로우 전압 레벨을 갖는다.
레벨 시프터(LVL1)는 신호(MODE18)에 상보적인 신호(MODE33)(일부 실시예들에서는 이를 모드 제어 신호(MODE33)라고도 칭함)를 생성하도록 구성된다. 신호(MODE33)는 전력 공급 전압(VDDPST33)의 전압 레벨에 대응하는 논리적 하이 전압 레벨과, 출력 전압(VDDPST18L)의 전압 레벨에 대응하는 논리적 로우 전압 레벨을 갖는다.
레벨 시프터(LVL1)가 논리적 하이 전압 레벨을 갖는 출력 전압(VDDPST18)에 의해 인에이블되고 논리적 로우 전압 레벨을 갖는 출력 전압(VDDPST18)에 의해 디스에이블되도록, 레벨 시프터(LVL1)는 출력 전압(VDDPST18)의 전압 레벨에 기초하여 신호(MODE33)를 선택적으로 생성하도록 구성된다.
인버터(INV3)는 신호(MODE18)에 상보적인 신호(MODE18B)(일부 실시예들에서는 이를 모드 제어 신호(MODE18B)라고도 칭함)를 생성하도록 구성된다. 신호(MODE18B)는 출력 전압(VDDPST18)의 전압 레벨에 대응하는 논리적 하이 전압 레벨과, 기준 전압 레벨(VSS)에 대응하는 논리적 로우 전압 레벨을 갖는다.
일부 실시예들에서, 인버터(INV3)는 인버터(INV1) 내에 포함된 트랜지스터들의 총 채널 크기보다 더 작은 총 채널 크기를 갖는 트랜지스터들을 포함하고, 인버터(INV3)는 이에 따라 인버터(INV1)보다 더 큰 스위칭 속도를 갖도록 구성된다. 일부 실시예들에서, 인버터(INV1)는 인버터(INV3)의 총 채널 크기보다 200배 더 큰 총 채널 크기를 갖는 트랜지스터들을 포함한다.
일부 실시예들에서, 듀얼 모드 회로(100)는 신호(MODE18B)를 생성하도록 구성된 인버터(INV3)를 포함하지 않으며, 스위칭 소자들(SW1 또는 SW2) 중 하나 또는 둘 다는 인버터(INV1)에 의해 생성된 전압(VDDPST18L)을 수신하도록 구성된다.
상술된 구성에 의해, 듀얼 모드 회로(100)는 전력 공급 전압(VDDPST33)이 포함된 IC 구조물들의 동작 전압 범위에 대응하는 제1 전압 레벨(V1)을 갖는 도 1b에서 예시된 제1 동작 모드에서 정상 상태(steady-state) 동작이 가능할 수 있고, 전력 공급 전압(VDDPST33)이 제1 전압 레벨보다 더 큰 제2 전압 레벨(V2)을 갖는 도 1c에서 예시된 제2 동작 모드에서 정상 상태 동작이 가능할 수 있다.
다양한 실시예들에서, 제1 전압 레벨(V1)과 제2 전압 레벨(V2)은 예컨대 듀얼 모드 회로(100) 외부에 있는 하나 이상의 회로(도시되지 않음)의 동작 전압 레벨들에 대응하여, 제1 또는 제2 동작 모드들 중 하나 또는 둘 다는 듀얼 모드 회로(100)와 상기 하나 이상의 회로 사이에 호환성을 제공하도록 구성된다. 일부 실시예들에서, 제1 전압 레벨(V1) 또는 제2 전압 레벨(V2) 중 하나 또는 둘 다는 SD 카드 또는 RGMII 동작에 대응한다.
일부 실시예들에서, 전력 공급 전압(VDDPST33)은 1.0V 내지 2.0V 범위의 제1 전압 레벨(V1)을 갖는다. 일부 실시예들에서, 전력 공급 전압(VDDPST33)은 1.5V 내지 1.8V 범위의 제1 전압 레벨(V1)을 갖는다.
일부 실시예들에서, 전력 공급 전압(VDDPST33)은 2.5V 내지 4.0V 범위의 제2 전압 레벨(V2)을 갖는다. 일부 실시예들에서, 전력 공급 전압(VDDPST33)은 3.0V 내지 3.3V 범위의 제2 전압 레벨(V2)을 갖는다.
도 1b와 도 1c에서 도시된 실시예에서, 스위칭 소자들(SW1, SW2) 각각은 신호들(MODE18, MODE18B) 각각을 수신하도록 구성되고, 이에 의해 신호들(MODE18 및/또는 MODE18B)에 응답하여 스위칭 온 및 오프되도록 구성된다. 다양한 실시예들에서, 스위칭 소자들(SW1 또는 SW2) 중 하나 또는 둘 다는 신호들(MODE18 또는 MODE18B) 중 단하나를 수신하도록 구성되고, 이에 의해 신호들(MODE18 또는 MODE18B) 중 하나에 응답하여 스위칭 온 및 오프되도록 구성된다.
일부 실시예들에서, 스위칭 소자(SW1)는 n형 트랜지스터, 예를 들어 도 4b와 관련하여 아래에서 논의되는 스위칭 소자(400B)의 트랜지스터(N2)를 포함하고, 이에 의해 신호(MODE18B)에 응답하여 스위칭 온 및 오프되도록 구성된다.
일부 실시예들에서, 스위칭 소자(SW2)는 전송 게이트, 예를 들어, 도 4a와 관련하여 아래에서 논의되는 스위칭 소자(400A)의 전송 게이트(TG1)를 포함하고, 이에 의해 신호들(MODE18, MODE18B)에 응답하여 스위칭 온 및 오프되도록 구성된다.
일부 실시예들에서, 스위칭 소자(SW3)는 복수의 p형 트랜지스터, 예를 들어 도 4d와 관련하여 아래에서 논의되는 스위칭 소자(400D)의 트랜지스터들(P5, P6)을 포함하고, 이에 의해 신호(MODE33)에 응답하여 스위칭 온 및 오프되도록 구성된다.
도 1b에서 도시된 제1 동작 모드의 정상 상태 동작에서, 전력 공급 노드(VDDN) 상의 전력 공급 전압(VDDPST33)과 출력 노드(OUT) 상에서 생성된 출력 전압(VDDPST18) 각각은 아래에서 논의되는 바와 같이 제1 전압 레벨(V1)을 갖는다.
신호(MSCORE)가 기준 전압 레벨(VSS)을 갖는 것에 기초하여, 인버터(INV2)는 제1 전압 레벨(V1)을 갖는 신호(MODE18)를 생성하고, 인버터(INV3)는 기준 전압 레벨(VSS)을 갖는 신호(MODE18B)를 생성한다. 신호(MODE18)가 전압 레벨(V1)을 갖는 것 또는 신호(MODE18B)가 기준 전압 레벨(VSS)을 갖는 것 중 하나 또는 둘 다에 기초하여, 스위칭 소자들(SW1, SW2) 각각이 스위칭 오프된다.
신호(MODE18)가 전압 레벨(V1)을 갖는 것에 기초하여, 레벨 시프터(LVL1)는 기준 전압 레벨(VSS)을 갖는 신호(MODE33)를 생성하고, 이에 의해 스위칭 소자(SW3)를 스위칭 온시키고, 인버터(INV1)는 기준 전압 레벨(VSS)을 갖는 출력 전압(VDDPST18L)을 생성하고, 이에 의해 트랜지스터(P1)를 스위칭 온시킨다.
분기(B1)는 이에 따라 증폭기(A1)의 비반전 입력부에서 제1 전압 레벨(V1)을 갖는 바이어스 전압(Vb)을 생성하도록 구성되고, 분기(B3)는 이에 따라 증폭기(A1)의 반전 입력부에서 기준 전압 레벨(VSS)을 갖는 피드백 전압(Vfb)을 생성하도록 구성된다. 제1 전압 레벨(V1)이 기준 전압 레벨(VSS)보다 큰 것에 기초하여, 증폭기(A1)는 제1 전압 레벨(V1)을 갖는 전압(Vo)을 생성하고, 이에 의해 트랜지스터(P2)를 스위칭 오프시킨다.
출력 노드(OUT)가 트랜지스터(P2)에 의해 전력 공급 노드(VDDN)로부터 결합해제되고, 스위칭 소자(SW2)에 의해 기준 노드(VSSN)로부터 결합해제되며, 스위칭 소자(SW3)를 통해 전력 공급 노드(VDDN)에 결합되는 것에 기초하여, 출력 노드(OUT)는 제1 전압 레벨(V1)을 갖는다.
도 1c에서 도시된 제2 동작 모드의 정상 상태 동작에서, 전력 공급 노드(VDDN) 상의 전력 공급 전압(VDDPST33)은 아래에서 논의되는 바와 같이 제2 전압 레벨(V2)을 갖고, 출력 노드(OUT) 상에서 생성된 출력 전압(VDDPST18)은 제2 전압 레벨(V2)의 절반과 동일한 전압 레벨(V2/2)을 갖는다.
신호(MSCORE)가 코어 전압 레벨(Vc)을 갖는 것에 기초하여, 인버터(INV2)는 기준 전압 레벨(VSS)을 갖는 신호(MODE18)를 생성하고, 인버터(INV3)는 전압 레벨(V2/2)을 갖는 신호(MODE18B)를 생성한다. 신호(MODE18)가 기준 전압 레벨(VSS)을 갖는 것 또는 신호(MODE18B)가 전압 레벨(V2/2)을 갖는 것 중 하나 또는 둘 다에 기초하여, 스위칭 소자들(SW1, SW2) 각각이 스위칭 온된다.
신호(MODE18)가 기준 전압 레벨(VSS)을 갖는 것에 기초하여, 레벨 시프터(LVL1)는 제2 전압 레벨(V2)을 갖는 신호(MODE33)를 생성하고, 이에 의해 스위칭 소자(SW3)를 스위칭 오프시키고, 인버터(INV1)는 전압 레벨(V2/2)을 갖는 출력 전압(VDDPST18L)을 생성하고, 이에 의해 트랜지스터(P1)를 스위칭 온시킨다. 전압 레벨(V2/2)은, 제2 전압 레벨(V2)과 전압 레벨(V2/2) 사이의 차이가 트랜지스터(P1)의 최대 규정 동작 전압보다 작도록, 제2 전압 레벨(V2)에 대한 값을 갖는다.
수동 소자들(PD1, PD2)에 걸친 상대적 전압 강하에 기초하여, 분기(B1)는 증폭기(A1)의 비반전 입력부에서 전압(V3)을 갖는 바이어스 전압(Vb)을 생성하도록 구성된다. 증폭기(A1)는 트랜지스터(P2)에 흐르는 전류 흐름을 제어하기 위해 전압(Vo)을 생성하여, 수동 소자들(PD3, PD4)에 걸친 상대적 전압 강하가 증폭기(A1)의 반전 입력부에서 전압 레벨(V3)을 갖는 피드백 전압(Vfb)을 생성하도록 한다.
듀얼 모드 회로(100)는 전압 레벨(V2/2)의 미리 결정된 분율과 동일한 전압 레벨(V3)을 갖는 바이어스 전압(Vb) 및 피드백 전압(Vfb) 각각을 생성하도록 구성된 수동 소자들(PD1~PD4)을 포함한다. 일부 실시예들에서, 듀얼 모드 회로(100)는 전압 레벨(V2/2)의 0.4 내지 0.6 범위의 분율과 동일한 전압 레벨(V3)을 갖는 바이어스 전압(Vb) 및 피드백 전압(Vfb) 각각을 생성하도록 구성된 수동 소자들(PD1~PD4)을 포함한다. 일부 실시예들에서, 듀얼 모드 회로(100)는 0.9V 내지 1.1V 범위의 전압 레벨(V3)을 갖는 바이어스 전압(Vb) 및 피드백 전압(Vfb) 각각을 생성하도록 구성된 수동 소자들(PD1~PD4)을 포함한다.
이에 의해 듀얼 모드 회로(100)는, 출력 전압(VDDPST18, VDDPST18L) 각각이 전압 레벨(V2/2)을 갖도록, 증폭기(A1)의 입력부들에서 전압 레벨(V3)을 갖는 바이어스 전압(Vb)과 피드백 전압(Vfb) 각각을 생성하도록 구성된 수동 소자들(PD1~PD4)을 포함한다.
전술한 구성에 의해, 듀얼 모드 회로(100)는 제1 동작 모드에서 제1 전압 레벨(V1)을 그리고 제2 동작 모드에서 전압 레벨(V2/2)을 갖는 출력 전압(VDDPST18)을 생성할 수 있으며, 이 전압 레벨들 각각은 듀얼 모드 회로(100) 내에 포함된 IC 구조물들의 동작 전압 범위에 대응한다. 제1 동작 모드에서, 스위칭 소자들(SW1, SW2)이 스위칭 오프되기 때문에, 듀얼 모드 회로(100)는 바이어스 및 피드백 전압 경로들에서 스위칭 소자들을 포함하지 않는 접근법에 비해 상당히 감소된 대기 누설 전류를 갖고서 출력 전압(VDDPST18)을 생성한다. 일부 실시예들에서, 듀얼 모드 회로(100)는 바이어스 및 피드백 전압 경로들에서 스위칭 소자들을 포함하지 않는 접근법에 비해 98%보다 더 크게 감소된 대기 전류를 갖고서 제1 동작 모드에서 동작한다.
도 2와 관련하여 아래에서 논의되는 바와 같이, 전술된 구성에 의해, 듀얼 모드 회로(100)는 또한, 바이어스 및 피드백 전압 경로들에서 스위칭 소자들을 포함하지 않는 접근법에 비해 파워 업 신뢰성이 개선되도록, 증폭기(A1)가 이와 달리 출력 노드(OUT)를 제어할 수 있기 전에 출력 노드(OUT)를 전력 공급 노드(VDDN)에 결합시키는 것에 의해 제1 동작 모드에서 파워 업될 수 있다.
도 2는 일부 실시예들에 따른, 듀얼 모드 회로(100) 동작 파라미터들의 도면이다. 일부 실시예들에서, 도 2에서 도시된 동작 파라미터들을 파워 업 시퀀스라고 칭한다. 도 2는 전력 공급 전압(VDDPST33), 출력 전압(VDDPST18)(또한 신호(MODE18)를 나타냄), 및 신호(MODE33) 각각에 대해 x축 상에서 플로팅된 시간과 y축 상에서 플로팅된 전압을 포함하는 비제한적인 예시를 나타낸다.
도 2는 x축을 따라 세 개의 특정 시간들, 즉 파워 업 시퀀스의 개시에 대응하는 시간(t0), 중간 시간(t1), 및 듀얼 모드 회로(100)가 도 1c에서 도시된 제1 동작 모드에서 정상 상태 동작에 도달한 것에 대응하는 시간(t2)을 도시한다. 제1 동작 모드에서의 동작에 따라, 신호(MSCORE)(미도시됨)는 파워 업 시퀀스 전체에 걸쳐 논리적 로우 전압 레벨을 갖는다.
전력 공급 전압(VDDPST33), 출력 전압(VDDPST18)(신호(MODE18)), 및 신호(MODE33) 각각이 도 1a 내지 도 1c와 관련하여 위에서 논의된 기준 전압 레벨(VSS) 및 제1 전압 레벨(V1)에 대해 플로팅된다. 전력 공급 전압(VDDPST33)은 전력 공급 노드(VDDN)에서 듀얼 모드 회로(100)에 의해 수신된 전력 공급 전압 레벨들을 나타낸다.
시간(t0) 이전에, 전력 공급 전압(VDDPST33), 출력 전압(VDDPST18), 및 신호(MODE33) 각각은 파워 다운(powered down) 상태에 대응하는 기준 전압 레벨(VSS)을 갖는다. 도 2에서 도시된 실시예에서, 시간(t0)에서 시간(t2)까지, 전력 공급 전압(VDDPST33)은 기준 전압 레벨(VSS)에서 제1 전압 레벨(V1)까지 선형적으로 램핑(ramp)하여, 시간(t1)에서 전압 레벨(Vt)에 도달한다. 일부 실시예들에서, 전력 공급 전압(VDDPST33)은 기준 전압 레벨(VSS)에서 제1 전압 레벨(V1)까지 선형적이 아닌 다른 방식으로 램핑하여, 시간(t1)에서 전압 레벨(Vt)에 도달한다.
전압 레벨(Vt)은 전력 공급 전압(VDDPST33)의 값에 대응하되, 이 값 위에서는 레벨 시프터(LVL1)가 인에이블되어 도 1b와 관련하여 위에서 논의된 출력 전압(VDDPST18)과 신호(MODE18)에 기초하여 신호(MODE33)를 생성한다. 일부 실시예들에서, 전압 레벨(Vt)은 레벨 시프터(LVL1) 내에 포함된 하나 이상의 트랜지스터의 문턱 전압 레벨에 대응한다. 일부 실시예들에서, 전압 레벨(Vt)은 0.4V 내지 0.7V 범위의 값을 갖는다.
시간(t0)에서 시간(t1)까지, 트랜지스터들(P1, P2)은 부분적으로 스위칭 온되어, 전력 공급 전압(VDDPST33)의 램핑을 지연시키면서 출력 전압(VDDPST18)이 전력 공급 노드(VDDN) 상의 전력 공급 전압(VDDPST33)에 의해 풀 업되도록 한다. 제1 동작 모드에 대응하는 신호(MSCORE)(도시되지 않음)의 로우 논리 레벨 및 출력 전압(VDDPST18)에 응답하여, 도 1b와 관련하여 위에서 논의된 인버터(INV2)는 출력 전압(VDDPST18)을 추종하는 신호(MODE18)를 생성한다.
전력 공급 전압(VDDPST33)이 전압 레벨(Vt) 미만이기 때문에, 레벨 시프터(LVL1)는 출력 전압(VDDPST18) 및 신호(MODE18)에 응답하지 않고, 전력 공급 전압(VDDPST33)의 램핑을 추종하는 신호(MODE33)를 생성한다.
시간(t1)에서, 전압 레벨(Vt)을 가로지르는 전력 공급 전압(VDDPST33)은 레벨 시프터(LVL1)를 인에이블되게 하여, 출력 전압(VDDPST18)과 신호(MODE18)의 논리적 하이 전압 레벨들에 응답하여 기준 전압 레벨(VSS)을 갖는 신호(MODE33)를 생성한다.
기준 전압 레벨(VSS)을 갖는 신호(MODE33)는 스위칭 소자(SW3)를 스위칭 온되게 하여, 신호(MODE18)가 출력 전압(VDDPST18)을 계속해서 추종하면서, 출력 전압(VDDPST18)이 스위칭 소자(SW3)를 통해 전력 공급 전압(VDDPST33)을 추종하도록 출력 노드(OUT)를 전력 공급 노드(VDDN)에 결합시킨다.
따라서, 시간(t1)에서 시간(t2)까지, 전력 공급 전압(VDDPST33), 출력 전압(VDDPST18), 및 신호(MODE18) 각각은 제1 전압 레벨(V1)까지 램핑 업하고, 신호(MODE33)는 기준 전압 레벨(VSS)에 남아 있고, 듀얼 모드 회로(100)는 정상 상태 동작에 도달한다.
시간(t0)에서 시간(t2)까지, 출력 전압(VDDPST18)을 추종하는 신호(MODE18)는 도 1b와 관련하여 위에서 논의된 인버터(INV3)로 하여금 기준 전압 레벨(VSS)을 갖는 신호(MODE18B)를 생성하게 하여, 각각의 스위칭 소자들(SW1, SW2)을 스위칭 오프시킨다. 스위칭 오프되는 스위칭 소자(SW1)는 바이어스 노드(NB), 그리고 이에 따라 증폭기(A1)의 비반전 입력 단자를 기준 노드(VSSN)로부터 결합해제시키고, 스위칭 오프되는 스위칭 소자(SW2)는 출력 노드(OUT)를 피드백 노드(NF)로부터, 그리고 이에 따라 증폭기(A1)의 반전 입력 단자로부터 결합해제시킨다.
기준 노드(VSSN)와 출력 노드(OUT) 각각으로부터 증폭기(A1)의 입력 단자들을 결합해제시키는 것은, 대응하는 노드들로부터 증폭기 입력 단자들을 결합해제시키기 위해 스위칭 소자들이 사용되지 않는 접근법들에서보다 더 신속하게 출력 전압(VDDPST18)과 신호(MODE18)를 램핑 업시킨다. 출력 전압(VDDPST18)과 신호(MODE18)가 램핑 업되는 레이트()의 증가는 스위칭 소자(SW3)가 스위칭 온되게 하고, 이에 따라 증폭기(A1)가 이와 달리, 예를 들어 출력 노드(OUT)를 전력 공급 노드(VDDN)로부터 결합해제시킴으로써 트랜지스터(P2)를 통해 출력 노드(OUT)를 제어하기 전에 출력 노드(OUT)를 전력 공급 노드(VDDN)에 결합시킨다. 따라서, 출력 전압(VDDPST18)은 대응하는 노드들로부터 증폭기 입력 단자들을 결합해제시키기 위해 스위칭 소자들이 사용되지 않는 접근법들에서보다 더 신뢰할 수 있게 제1 전압 레벨(V1)로 램핑된다.
도 3a 내지 도 3d는 일부 실시예들에 따른, 각각의 수동 소자들(300A~300D)의 개략도들이다. 각각의 수동 소자들(300A~300D)은 도 1a 내지 도 2와 관련하여 위에서 논의된 수동 소자들(PD1~PD4) 중 일부 또는 전부로서 사용가능하다. 각각의 수동 소자들(300A~300D)은 명확성을 목적으로 라벨표시되지 않은 두 개의 단자들을 포함한다.
수동 소자(300A)는 두 개의 단자들 사이에 결합되고, 이에 따라 동작시, 저항성 소자(R1)를 통한 주어진 전류 레벨의 인가가 두 개의 단자들 사이에서 미리 결정된 전압 강하를 생성하고/생성하거나 두 개의 단자들에 걸친 주어진 전압 레벨의 인가가 저항성 소자(R1)를 통한 미리 결정된 전류 레벨을 생성하도록, 미리 결정된 저항값을 갖도록 구성된 저항성 소자(R1), 예컨대, 저항기 또는 복수의 저항기들을 포함한다.
수동 소자(300B)는 두 개의 단자들 사이에 직렬 결합된 n개의 다이오드들(D1~Dn)을 포함하고; 수동 소자(300C)는 두 개의 단자들 사이에 직렬 결합된 n개의 다이오드 구성 n형 트랜지스터들(N1~Nn)을 포함하며; 수동 소자(300D)는 두 개의 단자들 사이에 직렬 결합된 n개의 다이오드 구성 p형 트랜지스터들(P1~Pn)을 포함한다. 다양한 실시예들에서, 수동 소자들(300B~300D) 중 하나 이상은 1개 내지 3개 범위의 개수 n을 포함한다. 일부 실시예들에서, 수동 소자들(300B~300D) 중 하나 이상은 3개보다 더 큰 개수 n을 포함한다.
이에 의해, 각각의 수동 소자들(300B~300D)은 동작시, 주어진 전류 레벨의 인가에 응답하여 두 개의 단자들 사이에 미리 결정된 전압 강하를 갖고/갖거나 두 개의 단자들에 걸친 주어진 전압 레벨의 인가에 응답하여 미리 결정된 전류 레벨을 도통시키도록 구성된다.
수동 소자들(PD1~PD4) 중 하나 이상의 일부 또는 전부로서 수동 소자들(300A~300D) 중 하나 이상을 포함함으로써, 듀얼 모드 회로는 듀얼 모드 회로(100)와 관련하여 위에서 논의된 이점들을 실현할 수 있다.
도 4a 내지 도 4d는 일부 실시예들에 따른, 각각의 스위칭 소자들(400A~400D)의 개략도들이다. 각각의 스위칭 소자들(400A~400D)은 도 1a 내지 도 2와 관련하여 위에서 논의된 스위칭 소자들(SW1~SW3) 중 하나로서 사용가능하다. 각각의 스위칭 소자들(400A~400D)은 명확성을 목적으로 라벨표시되지 않은 두 개의 단자들을 포함한다.
스위칭 소자(400A)는 두 개의 단자들 사이에 결합된 전송 게이트(TG1)를 포함하고, 전송 게이트는 상보적 제어 신호들, 예를 들어 도 1a 내지 도 2와 관련하여 위에서 논의된 신호들(MODE18, MODE18B)을 수신하도록 구성된 두 개의 게이트들을 포함한다. 이에 의해 스위칭 소자(400A)는 동작시, 제1 쌍의 논리 레벨들을 갖는 상보적 신호들에 응답하여 두 개의 단자들 사이에 저저항 경로를 제공하고, 반대 쌍의 논리 레벨들을 갖는 상보적 신호들에 응답하여 두 개의 단자들 사이에 고저항 경로를 제공하도록 구성된다.
스위칭 소자(400B)는 두 개의 단자들 사이에 결합된 n형 트랜지스터(N2)를 포함하고, 트랜지스터(N2)는 제어 신호, 예를 들어 도 1a 내지 도 2와 관련하여 위에서 논의된 신호(MODE18B)를 수신하도록 구성된 게이트를 포함한다. 이에 의해 스위칭 소자(400B)는 동작시, 논리적 하이 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 저저항 경로를 제공하고, 논리적 로우 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 고저항 경로를 제공하도록 구성된다.
스위칭 소자(400C)는 두 개의 단자들 사이에 결합된 p형 트랜지스터(P4)를 포함하고, 트랜지스터(P4)는 제어 신호, 예를 들어 도 1a 내지 도 2와 관련하여 위에서 논의된 신호(MODE18)를 수신하도록 구성된 게이트를 포함한다. 이에 의해 스위칭 소자(400C)는 동작시, 논리적 로우 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 저저항 경로를 제공하고, 논리적 하이 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 고저항 경로를 제공하도록 구성된다.
스위칭 소자(400D)는 두 개의 단자들 사이에 결합된 p형 트랜지스터들(P5, P6)을 포함하고, 트랜지스터들(P5, P6) 각각은 제어 신호, 예를 들어 도 1a 내지 도 2와 관련하여 위에서 논의된 신호(MODE33)를 수신하도록 구성된 게이트를 포함한다. 이에 의해 스위칭 소자(400D)는 동작시, 논리적 로우 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 저저항 경로를 제공하고, 논리적 하이 레벨을 갖는 제어 신호에 응답하여 두 개의 단자들 사이에 고저항 경로를 제공하도록 구성된다.
스위칭 소자들(SW1~SW3) 중 하나 이상으로서 스위칭 소자들(400A~400D) 중 하나 이상을 포함함으로써, 듀얼 모드 회로는 듀얼 모드 회로(100)와 관련하여 위에서 논의된 이점들을 실현할 수 있다.
도 5a 내지 도 5c는 일부 실시예들에 따른, 각각의 용량성 소자들(500A~500C)의 개략도들이다. 용량성 소자들(500A~500C) 각각은 도 1a 내지 도 2와 관련하여 위에서 논의된 용량성 소자(C1)로서 사용가능하다. 각각의 용량성 소자들(500A~500C)은 명확성을 목적으로 라벨표시되지 않은 두 개의 단자들을 포함한다.
용량성 소자(500A)는 두 개의 단자들 사이에 결합된 커패시터(C1)를 포함한다. 커패시터(C1)는 대응하는 유전체층들에 의해 분리된 두 개 이상의 전극들을 포함하는 IC 구조물이며, 이에 의해 동작시 두 개의 단자들 사이에 미리 결정된 커패시턴스 레벨을 제공하도록 구성된다.
용량성 소자(500B)는 두 개의 단자들 중 하나에 결합된 게이트와, 두 개의 단자들 중 다른 단자에 결합되면서 서로 결합된 소스/드레인 단자들을 갖는 n형 트랜지스터(N3)를 포함한다. 이에 의해 용량성 소자(500B)는 동작시 두 개의 단자들 사이에 미리 결정된 커패시턴스 레벨을 제공하도록 구성된다.
용량성 소자(500C)는 두 개의 단자들 중 하나에 결합된 게이트와, 두 개의 단자들 중 다른 단자에 결합되면서 서로 결합된 소스/드레인 단자들을 갖는 p형 트랜지스터(P7)를 포함한다. 이에 의해 용량성 소자(500C)는 동작시 두 개의 단자들 사이에 미리 결정된 커패시턴스 레벨을 제공하도록 구성된다.
용량성 소자(C1)로서 용량성 소자들(500A~500C) 중 하나 이상을 포함함으로써, 듀얼 모드 회로는 듀얼 모드 회로(100)와 관련하여 위에서 논의된 이점들을 실현할 수 있다.
도 6은 하나 이상의 실시예들에 따른, 듀얼 모드 회로를 동작시키는 방법(600)의 흐름도이다. 방법(600)은 듀얼 모드 회로, 예를 들어, 도 1a 내지 도 5c와 관련하여 위에서 논의된 듀얼 모드 회로(100)와 함께 사용가능하다.
방법(600)의 동작들이 도 6에서 도시되는 시퀀스는 단지 설명을 위한 것일 뿐이며; 방법(600)의 동작들은 도 6에서 도시된 것과는 다른 시퀀스들로 실행될 수 있다. 일부 실시예들에서, 도 6에서 도시된 것 이외의 동작들이 도 6에서 도시된 동작들 전에, 동작들 사이에, 동작들 동안에, 및/또는 동작들 후에 수행된다. 일부 실시예들에서, 방법(600)의 동작들은 회로, 예를 들어, SD 또는 RGMII 회로를 동작시키는 것의 일부이다.
동작(610)에서, 일부 실시예들에서, 전력 공급 전압이 전력 공급 노드에서 수신된다. 일부 실시예들에서, 전력 공급 전압을 수신하는 것은 SD 또는 RGMII 회로에 대응하는 전력 공급 전압을 수신하는 것을 포함한다. 일부 실시예들에서, 전력 공급 노드에서 전력 공급 전압을 수신하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 전력 공급 노드(VDDN)에서 전력 공급 전압(VDDPST33)을 수신하는 것을 포함한다.
일부 실시예들에서, 전력 공급 노드에서 전력 공급 전압을 수신하는 것은 기준 노드에서 기준 전압 레벨을 갖는 기준 전압을 수신하는 것을 포함한다. 일부 실시예들에서, 기준 노드에서 기준 전압을 수신하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 기준 노드(VSSN)에서 기준 전압 레벨(VSS)을 갖는 기준 전압(VSS)을 수신하는 것을 포함한다.
일부 실시예들에서, 전력 공급 노드에서 전력 공급 전압을 수신하는 것은 전력 공급 전압을 기준 전압 레벨에서부터 전압 레벨까지 램핑시키는 것을 포함한다. 일부 실시예들에서, 기준 전압 레벨에서부터 전압 레벨까지 램핑하는 전력 공급 전압은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 기준 전압 레벨(VSS)에서부터 제1 전압 레벨, 예를 들어, 제1 전압 레벨(V1), 또는 제2 전압 레벨, 예를 들어, 제2 전압 레벨(V2) 중 하나까지 램핑하는 전력 공급 전압(VDDPST33)을 포함한다.
동작(620)에서, 제1 전압 레벨을 갖는 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호가 수신되고, 제1 논리 레벨에 상보적인 제2 논리 레벨을 갖는 제1 모드 제어 신호가 생성된다. 모드 선택 신호는 제1 인버터에서 수신되고, 제1 인버터는 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여 제1 모드 제어 신호를 생성하는데 사용된다. 일부 실시예들에서, 제1 논리 레벨은 논리적 로우 레벨이고, 제2 논리 레벨은 논리적 하이 레벨이다.
일부 실시예들에서, 모드 선택 신호를 수신하는 것은 IC의 코어 부분으로부터 모드 선택 신호를 수신하는 것을 포함한다. 일부 실시예들에서, 모드 선택 신호를 수신하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 신호(MSCORE)를 수신하는 것을 포함한다.
일부 실시예들에서, 제1 전압 레벨을 갖는 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호를 수신하는 것은 전력 공급 전압을 기준 전압 레벨에서부터 제1 전압 레벨까지 램핑시키는 것을 포함한다. 일부 실시예들에서, 제1 전압 레벨을 갖는 전력 공급 전압을 나타내는 제1 논리 레벨은 제1 전압 레벨, 예를 들어, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 제1 전압 레벨(V1)을 갖는 전력 공급 전압(VDDPST33)을 포함한다.
일부 실시예들에서, 제1 인버터에서 모드 선택 신호를 수신하는 것과 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여 제1 모드 제어 신호를 생성하기 위해 제1 인버터를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 신호(MODE18)를 생성하기 위해 인버터(INV2)를 사용하는 것을 포함한다.
일부 실시예들에서, 제1 모드 제어 신호를 생성하기 위해 제1 인버터를 사용하는 것은 제1 모드 제어 신호로부터 제2 모드 제어 신호를 생성하기 위해 제2 인버터를 사용하는 것을 포함하고, 제2 모드 제어 신호는 제1 논리 레벨을 갖는다. 일부 실시예들에서, 제1 모드 제어 신호로부터 제2 모드 제어 신호를 생성하기 위해 제2 인버터를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 신호(MODE18)로부터 신호(MODE18B)를 생성하기 위해 인버터(INV3)를 사용하는 것을 포함한다. 일부 실시예들에서, 제1 모드 제어 신호로부터 제2 모드 제어 신호를 생성하기 위해 제2 인버터를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 신호(MODE18)로부터 전압(VDDPST18L)을 생성하기 위해 인버터(INV1)를 사용하는 것을 포함한다.
동작(630)에서, 제2 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여, 제1 스위칭 소자가 기준 노드로부터 바이어스 경로를 결합해제시키기 위해 사용되고, 제2 스위칭 소자가 출력 노드로부터 피드백 경로를 결합해제시키기 위해 사용되며, 제3 스위칭 소자가 전력 공급 노드로부터 출력 노드를 결합시키기 위해 사용된다. 바이어스 경로는 출력 노드 상의 출력 전압을 제어하도록 구성된 증폭기의 제1 입력 단자에 결합되고, 피드백 경로는 증폭기의 제2 입력 단자에 결합된다.
기준 노드로부터 바이어스 경로를 결합해제시키기 위해 제1 스위칭 소자를 사용하는 것은 기준 노드 또는 증폭기의 제1 입력 단자에 결합된 바이어스 노드 중 하나로부터 제1 전압 분배기의 수동 소자를 결합해제시키기 위해 제1 스위칭 소자를 사용하는 것을 포함한다. 일부 실시예들에서, 기준 노드로부터 바이어스 경로를 결합해제시키기 위해 제1 스위칭 소자를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 바이어스 노드(NB) 또는 기준 노드(VSSN) 중 하나로부터 수동 소자(PD2)를 결합해제시키기 위해 스위칭 소자(SW1)를 사용하는 것을 포함한다.
출력 노드로부터 피드백 경로를 결합해제시키기 위해 제2 스위칭 소자를 사용하는 것은 출력 노드 또는 증폭기의 제2 입력 단자에 결합된 피드백 노드 중 하나로부터 제2 전압 분배기의 수동 소자를 결합해제시키기 위해 제2 스위칭 소자를 사용하는 것을 포함한다. 일부 실시예들에서, 출력 노드로부터 피드백 경로를 결합해제시키기 위해 제2 스위칭 소자를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 출력 노드(OUT) 또는 피드백 노드(NF) 중 하나로부터 수동 소자(PD3)를 결합해제시키기 위해 스위칭 소자(SW2)를 사용하는 것을 포함한다.
일부 실시예들에서, 제2 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여 기준 노드로부터 바이어스 경로를 결합해제시키기 위해 제1 스위칭 소자를 사용하는 것 또는 출력 노드로부터 피드백 경로를 결합해제시키기 위해 제2 스위칭 소자를 사용하는 것 중 하나 또는 둘 다는 제1 논리 레벨을 갖는 제2 모드 제어 신호에 응답하는 것을 포함한다. 일부 실시예들에서, 제1 논리 레벨을 갖는 제2 모드 제어 신호에 응답하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 기준 전압 레벨(VSS)을 갖는 신호(MODE18B)에 응답하는 것을 포함한다. 일부 실시예들에서, 제1 논리 레벨을 갖는 제2 모드 제어 신호에 응답하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 기준 전압 레벨(VSS)을 갖는 전압(VDDPST18L)에 응답하는 것을 포함한다.
출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 것은 출력 노드와 전력 공급 노드 사이에 저저항 경로를 제공하기 위해 제3 스위칭 소자를 사용하는 것을 포함한다. 일부 실시예들에서, 출력 노드와 전력 공급 노드 사이에 저저항 경로를 제공하기 위해 제3 스위칭 소자를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 출력 노드(OUT)를 전력 공급 노드(VDDN)에 결합시키기 위해 스위칭 소자(SW3)를 사용하는 것을 포함한다.
일부 실시예들에서, 제2 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 것은 제1 모드 제어 신호로부터 생성된 제3 모드 제어 신호에 응답하는 것이며, 제3 모드 제어 신호는 제1 논리 레벨을 갖는다. 일부 실시예들에서, 제2 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 것은 제1 모드 제어 신호로부터 제3 모드 제어 신호를 생성하기 위해 레벨 시프터를 사용하는 것을 포함한다. 일부 실시예들에서, 제1 모드 제어 신호로부터 제3 모드 제어 신호를 생성하기 위해 레벨 시프터를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 기준 전압 레벨(VSS)을 갖는 신호(MODE33)를 생성하기 위해 레벨 시프터(LVL1)를 사용하는 것을 포함한다.
일부 실시예들에서, 출력 노드를 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 것은, 출력 노드를 전력 공급 노드에 결합시킨 후, 전력 공급 노드와 출력 노드 사이에 결합된 트랜지스터를 스위칭 오프시키기 위해 증폭기를 사용하는 것을 포함한다. 일부 실시예들에서, 전력 공급 노드와 출력 노드 사이에 결합된 트랜지스터를 스위칭 오프시키기 위해 증폭기를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 전력 공급 노드(VDDN)와 출력 노드(OUT) 사이에 결합된 트랜지스터(P2)를 스위칭 오프시키기 위해 증폭기(A1)를 사용하는 것을 포함한다.
동작(640)에서, 일부 실시예들에서, 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 모드 선택 신호가 수신된다. 모드 선택 신호는 동작(620)과 관련하여 위에서 논의된 제1 인버터에서 수신되고, 제1 인버터는 제2 논리 레벨을 갖는 모드 선택 신호에 응답하여 제1 논리 레벨을 갖는 제1 모드 제어 신호를 생성하는데 사용된다.
일부 실시예들에서, 제2 전압 레벨을 갖는 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 모드 선택 신호를 수신하는 것은 전력 공급 전압을 기준 전압 레벨에서부터 제2 전압 레벨까지 램핑시키는 것을 포함한다. 일부 실시예들에서, 제2 전압 레벨을 갖는 전력 공급 전압을 나타내는 제2 논리 레벨은 제2 전압 레벨, 예를 들어, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 제2 전압 레벨(V2)을 갖는 전력 공급 전압(VDDPST33)을 포함한다.
일부 실시예들에서, 제1 모드 제어 신호를 생성하기 위해 제1 인버터를 사용하는 것은 제1 모드 제어 신호로부터 제2 논리 레벨을 갖는 제2 모드 제어 신호를 생성하기 위해 제2 인버터를 사용하는 것, 예를 들어, 도 1a 내지 도 2와 관련하여 위에서 각각 논의된 바와 같이, 신호(MODE18)로부터 신호(MODE18B)를 생성하기 위해 인버터(INV3)를 사용하는 것 또는 신호(MODE18)로부터 전압(VDDPST18L)을 생성하기 위해 인버터(INV1)를 사용하는 것을 포함한다.
일부 실시예들에서, 모드 선택 신호, 예를 들어, 제2 논리 레벨을 갖는 신호(MSCORE)는 제3 전압 레벨을 갖는 모드 선택 신호를 포함하고, 제2 논리 레벨을 갖는 제2 모드 제어 신호는 제4 전압 레벨으르 갖는 제2 모드 제어 신호, 예를 들어, 도 1a 내지 도 1c와 관련하여 위에서 논의된 바와 같이, 제3 전압 레벨보다 더 크되 제2 전압 레벨, 예를 들어, 전압 레벨(V2)보다 더 작은 전압 레벨(V2/2)을 갖는 신호(MODE18)를 포함한다.
동작(650)에서, 일부 실시예들에서, 제1 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여, 제1 스위칭 소자가 바이어스 경로를 기준 노드에 결합시키기 위해 사용되고, 제2 스위칭 소자가 피드백 경로를 출력 노드에 결합시키기 위해 사용되고, 제3 스위칭 소자가 출력 노드를 전력 공급 노드로부터 결합해제시키기 위해 사용되며, 증폭기가 출력 노드 상의 출력 전압을 제어하기 위해 사용된다.
바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 것은 제1 전압 분배기의 수동 소자를 기준 노드 또는 증폭기의 제1 입력 단자에 결합된 바이어스 노드 중 하나에 결합시키기 위해 제1 스위칭 소자를 사용하는 것을 포함한다. 일부 실시예들에서, 바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 바이어스 노드(NB) 또는 기준 노드(VSSN) 중 하나에 수동 소자(PD2)를 결합시키기 위해 스위칭 소자(SW1)를 사용하는 것을 포함한다.
바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 것은 제2 전압 레벨에 기초하여 증폭기의 제1 입력 단자에서 바이어스 전압을 생성하기 위해 제1 전압 분배기를 사용하는 것, 예컨대, 제2 전압 레벨, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 제2 전압 레벨(V2)을 갖는 전력 공급 전압(VDDPST33)에 기초하여 증폭기(A1)의 비반전 입력 단자에서 바이어스 전압(Vb)을 생성하는 것을 포함한다.
피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 것은 출력 노드 또는 증폭기의 제2 입력 단자에 결합된 피드백 노드 중 하나에 제2 전압 분배기의 수동 소자를 결합시키기 위해 제2 스위칭 소자를 사용하는 것을 포함한다. 일부 실시예들에서, 피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 것은 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 출력 노드(OUT) 또는 피드백 노드(NF) 중 하나에 수동 소자(PD3)를 결합시키기 위해 스위칭 소자(SW2)를 사용하는 것을 포함한다.
피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 것은 출력 전압의 출력 전압 레벨에 기초하여 증폭기의 제2 입력 단자에서 피드백 전압을 생성하기 위해 제2 전압 분배기를 사용하는 것, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 전압 레벨(V2/2)을 갖는 출력 전압(VDDPST18)에 기초하여 증폭기(A1)의 반전 입력 단자에서 피드백 전압(Vfb)을 생성하는 것을 포함한다.
일부 실시예들에서, 제1 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여 바이어스 경로를 기준 노드에 결합시키기 위해 제1 스위칭 소자를 사용하는 것 또는 피드백 경로를 출력 노드에 결합시키기 위해 제2 스위칭 소자를 사용하는 것 중 하나 또는 둘 다는 제2 논리 레벨을 갖는 제2 모드 제어 신호에 응답하는 것, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 기준 전압 레벨(VSS)을 갖는 신호(MODE18) 또는 전압(VDDPST18)에 응답하는 것을 포함한다.
출력 노드를 전력 공급 노드로부터 결합해제시키기 위해 제3 스위칭 소자를 사용하는 것은, 출력 노드와 전력 공급 노드 사이에 저저항 경로를 제공하기 위해 제3 스위칭 소자를 사용하는 것, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 출력 노드(OUT)를 전력 공급 노드(VDDN)로부터 결합해제시키기 위해 스위칭 소자(SW3)를 사용하는 것을 포함한다.
출력 노드 상의 출력 전압을 제어하기 위해 증폭기를 사용하는 것은 바이어스 및 피드백 전압들에 기초하여 제어 신호를 생성하는 것과, 전력 공급 노드와 출력 노드 사이에 결합된 트랜지스터를 제어하기 위해 제어 신호를 사용하는 것, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 바이어스 전압(Vb)과 피드백 전압(Vfb)에 기초하여 전압(Vo)을 생성하기 위해 증폭기(A1)를 사용하는 것과, 트랜지스터(P2)를 제어하기 위해 전압(Vo)을 사용하는 것을 포함한다.
일부 실시예들에서, 제1 논리 레벨을 갖는 제1 모드 제어 신호에 응답하여 출력 노드를 전력 공급 노드로부터 결합해제시키기 위해 제3 스위칭 소자를 사용하는 것은 예컨대, 제2 전압 레벨, 예컨대, 도 1a 내지 도 2와 관련하여 위에서 논의된 바와 같은 제2 전압 레벨(V2)을 갖는 신호(MODE33)를 생성하기 위해 레벨 시프터(LVL1)를 사용함으로써, 제2 논리 레벨을 갖는 제3 모드 제어 신호에 응답하는 것이다.
방법(600)의 동작들 중 일부 또는 전부를 실행함으로써, 듀얼 모드 회로 동작은 제1 동작 모드 동안 기준 및 출력 노드들로부터 증폭기의 단자들을 선택적으로 결합해제시키기 위해 스위칭 소자들을 사용하는 것을 포함하고, 이에 따라 듀얼 모드 회로(100)와 관련하여 위에서 논의된 이점들을 획득한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 회로에 있어서,
전력 공급 노드;
기준 노드;
바이어스 노드;
출력 노드;
피드백 노드;
상기 전력 공급 노드와 상기 바이어스 노드 사이에 결합된 제1 수동 소자;
상기 바이어스 노드와 상기 기준 노드 사이에 직렬 결합된 제1 스위칭 소자와 제2 수동 소자;
상기 전력 공급 노드와 상기 출력 노드 사이에 결합된 제1 트랜지스터;
상기 출력 노드와 상기 피드백 노드 사이에 직렬 결합된 제3 수동 소자와 제2 스위칭 소자;
상기 피드백 노드와 상기 기준 노드 사이에 결합된 제4 수동 소자;
상기 전력 공급 노드와 상기 출력 노드 사이에 결합된 제3 스위칭 소자; 및
상기 바이어스 노드 상의 바이어스 전압과 상기 피드백 노드 상의 피드백 전압에 기초하여 상기 제1 트랜지스터를 제어하도록 구성된 증폭기
를 포함하고,
상기 회로는,
제1 동작 모드에서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 오프시키고, 상기 제3 스위칭 소자를 스위칭 온시키며, 상기 전력 공급 노드 상에서 제1 전압 레벨을 수신하고,
제2 동작 모드에서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 온시키고, 상기 제3 스위칭 소자를 스위칭 오프시키고, 상기 전력 공급 노드 상에서 제2 전압 레벨을 수신하도록 구성되며,
상기 제2 전압 레벨은 상기 제1 전압 레벨보다 더 큰 것인 회로.
실시예 2. 실시예 1에 있어서,
상기 출력 노드와 상기 기준 노드 사이에 결합된 제1 인버터
를 더 포함하고,
상기 제1 인버터는 상기 출력 노드 상의 제1 출력 전압과 모드 선택 신호에 기초하여 제1 모드 제어 신호를 생성하도록 구성되며,
상기 제1 스위칭 소자와 상기 제2 스위칭 소자 각각은 상기 제1 모드 제어 신호에 기초하여 스위칭 온 및 오프되도록 구성된 것인 회로.
실시예 3. 실시예 2에 있어서,
상기 출력 노드와 상기 기준 노드 사이에 결합된 제2 인버터
를 더 포함하고,
상기 제2 인버터는 상기 제1 모드 제어 신호에 상보적인 제2 모드 제어 신호를 생성하도록 구성되며,
상기 제1 스위칭 소자와 상기 제2 스위칭 소자 각각은 상기 제2 모드 제어 신호를 수신하도록 구성된 것인 회로.
실시예 4. 실시예 3에 있어서,
상기 제1 스위칭 소자는 상기 제2 모드 제어 신호를 수신하도록 구성된 n형 트랜지스터를 포함한 것인 회로.
실시예 5. 실시예 3에 있어서,
상기 제2 스위칭 소자는 상기 제1 모드 제어 신호와 상기 제2 모드 제어 신호를 수신하도록 구성된 전송 게이트를 포함한 것인 회로.
실시예 6. 실시예 2에 있어서,
상기 출력 노드와 상기 기준 노드 사이에 결합된 제2 인버터 - 상기 제2 인버터는 상기 제1 모드 제어 신호에 상보적인 제2 출력 전압을 생성하도록 구성됨 -; 및
상기 제1 트랜지스터와 상기 전력 공급 노드 사이에 결합된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제2 출력 전압을 수신하도록 구성됨 -
를 더 포함하는 회로.
실시예 7. 실시예 6에 있어서,
상기 전력 공급 노드와 상기 제2 인버터의 출력 단자 사이에 결합된 레벨 시프터
를 더 포함하고,
상기 레벨 시프터는 상기 제1 모드 제어 신호와 상기 제1 출력 전압에 기초하여 제2 모드 제어 신호를 생성하도록 구성되며,
상기 제3 스위칭 소자는 상기 제2 모드 제어 신호에 기초하여 스위칭 온 및 오프되도록 구성된 것인 회로.
실시예 8. 실시예 1에 있어서,
상기 제1 스위칭 소자는 상기 기준 노드와 상기 제2 수동 소자 사이에 결합된 것인 회로.
실시예 9. 실시예 1에 있어서,
상기 제2 스위칭 소자는 상기 출력 노드와 상기 제4 수동 소자 사이에 결합된 것인 회로.
실시예 10. 실시예 1에 있어서,
상기 증폭기는 상기 바이어스 전압을 수신하도록 구성된 비반전 입력부와, 상기 피드백 전압을 수신하도록 구성된 반전 입력부를 포함하며,
상기 제1 트랜지스터는 p형 트랜지스터인 것인 회로.
실시예 11. 실시예 1에 있어서,
상기 바이어스 노드와 상기 기준 노드 사이에 결합된 용량성 소자
를 더 포함하는 회로.
실시예 12. 듀얼 모드 회로를 동작시키는 방법에 있어서,
전력 공급 노드에서 전력 공급 전압을 수신하는 단계;
제1 인버터에서, 제1 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호를 수신하는 단계;
상기 제1 논리 레벨을 갖는 상기 모드 선택 신호에 응답하여, 상기 제1 논리 레벨에 상보적인 제2 논리 레벨을 갖는 제1 모드 제어 신호를 생성하기 위해 상기 제1 인버터를 사용하는 단계; 및
상기 제2 논리 레벨을 갖는 상기 제1 모드 제어 신호에 응답하여:
바이어스 경로를 기준 노드로부터 결합해제시키기 위해 제1 스위칭 소자를 사용하는 단계 - 상기 바이어스 경로는 출력 노드 상의 출력 전압을 제어하도록 구성된 증폭기의 제1 입력 단자에 결합됨 -,
피드백 경로를 상기 출력 노드로부터 결합해제시키기 위해 제2 스위칭 소자를 사용하는 단계 - 상기 피드백 경로는 상기 증폭기의 제2 입력 단자에 결합됨 -, 및
상기 출력 노드를 상기 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 단계
를 포함하는 듀얼 모드 회로를 동작시키는 방법.
실시예 13. 실시예 12에 있어서,
상기 전력 공급 노드에서 전력 공급 전압을 수신하는 단계는,
상기 전력 공급 전압을 상기 기준 노드 상에서 수신된 기준 전압 레벨에서부터 상기 제1 전압 레벨까지 램핑(ramp)시키는 단계, 및
상기 출력 노드를 상기 전력 공급 노드에 결합시키기 위해 상기 제3 스위칭 소자를 사용한 후, 상기 전력 공급 노드와 상기 출력 노드 사이에 결합된 트랜지스터를 스위칭 오프시키기 위해 상기 증폭기를 사용하는 단계
를 포함한 것인 듀얼 모드 회로를 동작시키는 방법.
실시예 14. 실시예 12에 있어서,
상기 바이어스 경로를 상기 기준 노드로부터 결합해제시키기 위해 상기 제1 스위칭 소자를 사용하는 단계 또는 상기 피드백 경로를 상기 출력 노드로부터 결합해제시키기 위해 상기 제2 스위칭 소자를 사용하는 단계 각각은, 제2 인버터를 사용하여 상기 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이며,
상기 제2 모드 제어 신호는 상기 제1 논리 레벨을 갖는 것인 듀얼 모드 회로를 동작시키는 방법.
실시예 15. 실시예 12에 있어서,
상기 출력 노드를 상기 전력 공급 노드에 결합시키기 위해 상기 제3 스위칭 소자를 사용하는 단계는 레벨 시프터를 사용하여 상기 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이고,
상기 제2 모드 제어 신호는 상기 제1 논리 레벨을 갖는 것인 듀얼 모드 회로를 동작시키는 방법.
실시예 16. 실시예 12에 있어서,
상기 제1 인버터에서, 상기 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 상기 제2 논리 레벨을 갖는 상기 모드 선택 신호를 수신하는 단계;
상기 제2 논리 레벨을 갖는 상기 모드 선택 신호에 응답하여, 상기 제1 논리 레벨을 갖는 상기 제1 모드 제어 신호를 생성하기 위해 상기 제1 인버터를 사용하는 단계; 및
상기 제1 논리 레벨을 갖는 상기 제1 모드 제어 신호에 응답하여:
상기 바이어스 경로를 상기 기준 노드에 결합시키기 위해 상기 제1 스위칭 소자를 사용하는 단계,
상기 피드백 경로를 상기 출력 노드에 결합시키기 위해 상기 제2 스위칭 소자를 사용하는 단계,
상기 출력 노드를 상기 전력 공급 노드로부터 결합해제시키기 위해 상기 제3 스위칭 소자를 사용하는 단계, 및
상기 제2 입력 단자에서 생성된 피드백 전압과 상기 제1 입력 단자에서 생성된 바이어스 전압에 기초하여 상기 출력 노드 상의 상기 출력 전압을 제어하기 위해 상기 증폭기를 사용하는 단계
를 더 포함하는 듀얼 모드 회로를 동작시키는 방법.
실시예 17. 실시예 16에 있어서,
상기 제2 논리 레벨을 갖는 상기 모드 선택 신호는 제3 전압 레벨을 갖는 상기 모드 선택 신호를 포함하고,
상기 바이어스 경로를 상기 기준 노드에 결합시키기 위해 상기 제1 스위칭 소자를 사용하는 단계 또는 상기 피드백 경로를 상기 출력 노드에 결합시키기 위해 상기 제2 스위칭 소자를 사용하는 단계 각각은 제2 인버터를 사용하여 상기 제1 모드 제어 신호로부터 생성된 제2 모드 제어 신호에 응답한 것이고, 상기 제2 모드 제어 신호는 상기 제2 논리 레벨을 가지며;
상기 제2 논리 레벨을 갖는 상기 제2 모드 선택 신호는 상기 제3 전압 레벨보다 더 크되 상기 제2 전압 레벨보다는 더 작은 제4 전압 레벨을 갖는 상기 제2 모드 제어 신호를 포함한 것인 듀얼 모드 회로를 동작시키는 방법.
실시예 18. 회로에 있어서,
전력 공급 전압을 갖도록 구성된 전력 공급 노드;
기준 전압 레벨을 갖도록 구성된 기준 노드;
출력 노드;
상기 전력 공급 노드와 상기 기준 노드 사이에 결합된 제1 전압 분배기;
상기 제1 전압 분배기와 상기 기준 노드 사이에 결합된 제1 스위칭 소자;
상기 출력 노드와 상기 기준 노드 사이에 결합된 제2 전압 분배기;
상기 출력 노드와 상기 제2 전압 분배기 사이에 결합된 제2 스위칭 소자;
상기 전력 공급 노드와 상기 출력 노드 사이에 병렬 결합된 제1 트랜지스터와 제3 스위칭 소자; 및
상기 제1 전압 분배기에 의해 생성된 바이어스 전압과 상기 제2 전압 분배기에 의해 생성된 피드백 전압에 기초하여 상기 제1 트랜지스터를 제어하도록 구성된 증폭기
를 포함하고,
상기 회로는,
제1 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 오프시키고, 상기 제3 스위칭 소자를 스위칭 온시키며,
상기 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 상기 모드 선택 신호에 응답하여, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 온시키고, 상기 제3 스위칭 소자를 스위칭 오프시키도록 구성된 것인 회로.
실시예 19. 실시예 18에 있어서,
상기 모드 선택 신호에 응답하여 제1 모드 제어 신호와 제2 모드 제어 신호를 생성하도록 구성된 한 쌍의 인버터들
을 더 포함하고,
상기 제1 스위칭 소자는 상기 제1 모드 제어 신호를 수신하도록 구성된 n형 트랜지스터를 포함하며,
상기 제2 스위칭 소자는 상기 제1 모드 제어 신호와 상기 제2 모드 제어 신호 각각을 수신하도록 구성된 전송 게이트를 포함한 것인 회로.
실시예 20. 실시예 18에 있어서,
상기 제1 논리 레벨을 갖는 상기 모드 선택 신호는 상기 기준 전압 레벨을 갖는 상기 모드 선택 신호를 포함하며,
상기 제2 논리 레벨을 갖는 상기 모드 선택 신호는 상기 제1 전압 레벨과 상기 제2 전압 레벨 각각보다 더 작은 제3 전압 레벨을 갖는 상기 모드 선택 신호를 포함한 것인 회로.

Claims (10)

  1. 회로에 있어서,
    전력 공급 노드;
    기준 노드;
    바이어스 노드;
    출력 노드;
    피드백 노드;
    상기 전력 공급 노드와 상기 바이어스 노드 사이에 결합된 제1 수동 소자;
    상기 바이어스 노드와 상기 기준 노드 사이에 직렬 결합된 제1 스위칭 소자와 제2 수동 소자;
    상기 전력 공급 노드와 상기 출력 노드 사이에 결합된 제1 트랜지스터;
    상기 출력 노드와 상기 피드백 노드 사이에 직렬 결합된 제3 수동 소자와 제2 스위칭 소자;
    상기 피드백 노드와 상기 기준 노드 사이에 결합된 제4 수동 소자;
    상기 전력 공급 노드와 상기 출력 노드 사이에 결합된 제3 스위칭 소자; 및
    상기 바이어스 노드 상의 바이어스 전압과 상기 피드백 노드 상의 피드백 전압에 기초하여 상기 제1 트랜지스터를 제어하도록 구성된 증폭기
    를 포함하고,
    상기 회로는,
    제1 동작 모드에서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 오프시키고, 상기 제3 스위칭 소자를 스위칭 온시키며, 상기 전력 공급 노드 상에서 제1 전압 레벨을 수신하고,
    제2 동작 모드에서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 온시키고, 상기 제3 스위칭 소자를 스위칭 오프시키고, 상기 전력 공급 노드 상에서 제2 전압 레벨을 수신하도록 구성되며,
    상기 제2 전압 레벨은 상기 제1 전압 레벨보다 더 큰 것인 회로.
  2. 제1항에 있어서,
    상기 출력 노드와 상기 기준 노드 사이에 결합된 제1 인버터
    를 더 포함하고,
    상기 제1 인버터는 상기 출력 노드 상의 제1 출력 전압과 모드 선택 신호에 기초하여 제1 모드 제어 신호를 생성하도록 구성되며,
    상기 제1 스위칭 소자와 상기 제2 스위칭 소자 각각은 상기 제1 모드 제어 신호에 기초하여 스위칭 온 및 오프되도록 구성된 것인 회로.
  3. 제1항에 있어서,
    상기 제1 스위칭 소자는 상기 기준 노드와 상기 제2 수동 소자 사이에 결합된 것인 회로.
  4. 제1항에 있어서,
    상기 제2 스위칭 소자는 상기 출력 노드와 상기 제4 수동 소자 사이에 결합된 것인 회로.
  5. 제1항에 있어서,
    상기 증폭기는 상기 바이어스 전압을 수신하도록 구성된 비반전 입력부(non-inverting input)와, 상기 피드백 전압을 수신하도록 구성된 반전 입력부(inverting input)를 포함하며,
    상기 제1 트랜지스터는 p형 트랜지스터인 것인 회로.
  6. 제1항에 있어서,
    상기 바이어스 노드와 상기 기준 노드 사이에 결합된 용량성 소자
    를 더 포함하는 회로.
  7. 듀얼 모드 회로를 동작시키는 방법에 있어서,
    전력 공급 노드에서 전력 공급 전압을 수신하는 단계;
    제1 인버터에서, 제1 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호를 수신하는 단계;
    상기 제1 논리 레벨을 갖는 상기 모드 선택 신호에 응답하여, 상기 제1 논리 레벨에 상보적인 제2 논리 레벨을 갖는 제1 모드 제어 신호를 생성하기 위해 상기 제1 인버터를 사용하는 단계; 및
    상기 제2 논리 레벨을 갖는 상기 제1 모드 제어 신호에 응답하여:
    바이어스 경로를 기준 노드로부터 결합해제시키기 위해 제1 스위칭 소자를 사용하는 단계 - 상기 바이어스 경로는 출력 노드 상의 출력 전압을 제어하도록 구성된 증폭기의 제1 입력 단자에 결합됨 -,
    피드백 경로를 상기 출력 노드로부터 결합해제시키기 위해 제2 스위칭 소자를 사용하는 단계 - 상기 피드백 경로는 상기 증폭기의 제2 입력 단자에 결합됨 -, 및
    상기 출력 노드를 상기 전력 공급 노드에 결합시키기 위해 제3 스위칭 소자를 사용하는 단계
    를 포함하는 듀얼 모드 회로를 동작시키는 방법.
  8. 회로에 있어서,
    전력 공급 전압을 갖도록 구성된 전력 공급 노드;
    기준 전압 레벨을 갖도록 구성된 기준 노드;
    출력 노드;
    상기 전력 공급 노드와 상기 기준 노드 사이에 결합된 제1 전압 분배기;
    상기 제1 전압 분배기와 상기 기준 노드 사이에 결합된 제1 스위칭 소자;
    상기 출력 노드와 상기 기준 노드 사이에 결합된 제2 전압 분배기;
    상기 출력 노드와 상기 제2 전압 분배기 사이에 결합된 제2 스위칭 소자;
    상기 전력 공급 노드와 상기 출력 노드 사이에 병렬 결합된 제1 트랜지스터와 제3 스위칭 소자; 및
    상기 제1 전압 분배기에 의해 생성된 바이어스 전압과 상기 제2 전압 분배기에 의해 생성된 피드백 전압에 기초하여 상기 제1 트랜지스터를 제어하도록 구성된 증폭기
    를 포함하고,
    상기 회로는,
    제1 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제1 논리 레벨을 갖는 모드 선택 신호에 응답하여, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 오프시키고, 상기 제3 스위칭 소자를 스위칭 온시키며,
    상기 제1 전압 레벨보다 더 큰 제2 전압 레벨을 갖는 상기 전력 공급 전압을 나타내는 제2 논리 레벨을 갖는 상기 모드 선택 신호에 응답하여, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자를 스위칭 온시키고, 상기 제3 스위칭 소자를 스위칭 오프시키도록 구성된 것인 회로.
  9. 제8항에 있어서,
    상기 모드 선택 신호에 응답하여 제1 모드 제어 신호와 제2 모드 제어 신호를 생성하도록 구성된 한 쌍의 인버터들
    을 더 포함하고,
    상기 제1 스위칭 소자는 상기 제1 모드 제어 신호를 수신하도록 구성된 n형 트랜지스터를 포함하며,
    상기 제2 스위칭 소자는 상기 제1 모드 제어 신호와 상기 제2 모드 제어 신호 각각을 수신하도록 구성된 전송 게이트를 포함한 것인 회로.
  10. 제8항에 있어서,
    상기 제1 논리 레벨을 갖는 상기 모드 선택 신호는 상기 기준 전압 레벨을 갖는 상기 모드 선택 신호를 포함하며,
    상기 제2 논리 레벨을 갖는 상기 모드 선택 신호는 상기 제1 전압 레벨과 상기 제2 전압 레벨 각각보다 더 작은 제3 전압 레벨을 갖는 상기 모드 선택 신호를 포함한 것인 회로.
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