CN111294296A - 发送器和通信系统 - Google Patents

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CN111294296A CN202010099191.7A CN202010099191A CN111294296A CN 111294296 A CN111294296 A CN 111294296A CN 202010099191 A CN202010099191 A CN 202010099191A CN 111294296 A CN111294296 A CN 111294296A
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Abstract

本发明公开的一种发送器和通信系统，该发送器包括：输出端子；驱动电路，在多个电压之间执行输出端子的电压的转换，多个电压包括第一电压、第二电压以及在第一电压和第二电压之间的第三电压；以及控制器，控制驱动电路，使从所述第三电压到第一电压或第二电压的电压转换中的转换开始时刻与第一电压和第二电压之间的电压转换中的交叉时刻匹配。

Description

发送器和通信系统
本申请为国际申请日为2015年3月4日、国际申请号为PCT/JP2015/056305、发明名称为“发送装置和通信装置”的中国国家阶段申请的分案申请，该中国国家阶段申请的进入国家阶段日为2016年9月14日、申请号为201580014380.7、发明名称为“发送装置和通信装置”。
技术领域
本公开涉及发送信号的发送器和配备有这种发送器的通信系统。
背景技术
近年来，与在电子装置中实现的高功能和多功能能力联合，诸如半导体芯片、传感器和显示设备的各种设备已经被构建到电子装置中。大量数据已经被交换到这些设备中，并且已经从这些设备交换大量数据，并且随着改善电子装置的高功能和多功能能力，数据量已经增加。
关于传递较大量数据的方法，已经公开了各种技术。例如，已经公开了利用PTL 1和PTL2中的三个电压电平传递数据的通信系统。
引文列表
专利文献
[PTL 1]日本未审专利申请公开(PCT申请的公开的日文译文)No.JP2011-517159
[PTL 2]日本未审专利申请公开(PCT申请的公开的日文译文)No.JP2010-520715
发明内容
同时，在通信系统中，通常期望高通信质量，并且预期通信质量的额外的改善。
于是，期望提供发送器和使得能够改善通信质量的通信系统。
根据本公开的实施例的发送器包括输出端子、驱动电路和控制器。驱动电路在多个电压间执行输出端子的电压的转换，多个电压包括第一电压、第二电压以及在所述第一电压和所述第二电压之间的第三电压。控制器控制驱动电路，使从所述第三电压到所述第一电压或所述第二电压的电压转换中的转换开始时刻与所述第一电压和所述第二电压之间的电压转换中的交叉时刻匹配。
根据本公开的实施例的通信系统包括发送器和接收器。发送器包括输出端子、驱动电路和控制器。驱动电路被配置为在多个电压之间执行输出端子的电压的转换，多个电压包括第一电压、第二电压以及在第一电压和第二电压之间的第三电压。控制器，被配置为控制驱动电路，使从第三电压到第一电压或第二电压的电压转换中的转换开始时刻与第一电压和第二电压之间的电压转换中的交叉时刻匹配。
根据本公开的实施例的发送器包括输出端子、驱动器和控制器。驱动器在多个电压间执行输出端子的电压的转换。控制器控制驱动器，致使在多个电压之间的电压转换中的一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻。
根据本公开的实施例的通信系统包括发送器和接收器。发送器具有输出端子、驱动器和控制器。驱动器在多个电压之间执行输出端子的电压的转换。控制器控制驱动器，致使在多个电压之间的电压转换中的一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻。
在根据本公开的相应的实施例的发送器和通信系统中，输出端子的电压在多个电压间转换。此时，执行控制，致使一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻。
根据根据本公开的相应的实施例的发送器和通信系统，一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻，并且因而，可能改善通信质量。应当注意，这里所描述的效果是非限制性的，并且由本技术实现的效果可以是本公开中所描述的效果中的一个或多个。
附图说明
[图1]图1是示出根据本公开的实施例的通信系统的配置示例的框图。
[图2]图2是示出根据第一实施例的发送部的配置示例的框图。
[图3]图3是示出图2中所示出的驱动器的配置示例的电路图。
[图4]图4是示出图2中所示出的发送部的操作示例的表。
[图5]图5是示出图1中所示出的接收器的配置示例的电路图。
[图6]图6是示出图1中所示出的接收器的操作示例的解释性图示。
[图7]图7是示出图2中所示出的发送部的操作示例的时序波形图。
[图8A]图8A是示出图3中所示出的驱动器的操作示例的解释性图示。
[图8B]图8B是示出图3中所示出的驱动器的另一个操作示例的解释性图示。
[图8C]图8C是示出图3中所示出的驱动器的另一个操作示例的解释性图示。
[图9]图9是示出图2中所示出的发送部的操作示例的解释性图示。
[图10]图10是示出图2中所示出的发送部的操作示例的眼图。
[图11]图11是示出根据比较示例的发送部的配置示例的框图。
[图12]图12是示出图11中所示出的发送部的操作示例的时序波形图。
[图13]图13是示出图11中所示出的发送部的操作示例的解释性图示。
[图14]图14是示出图11中所示出的发送部的操作示例的眼图。
[图15]图15是示出根据第一实施例的修改示例的发送部的配置示例的框图。
[图16]图16是示出图15中所示出的驱动电路的配置示例的电路图。
[图17]图17是示出图15中所示出的发送部的操作示例的时序波形图。
[图18A]图18A是示出图16中所示出的驱动电路的操作示例的解释性图示。
[图18B]图18B是示出图16中所示出的驱动电路的另一个操作示例的解释性图示。
[图18C]图18C是示出图16中所示出的驱动电路的另一个操作示例的解释性图示。
[图19]图19是示出根据第一实施例的另一个修改示例的发送部的配置示例的框图。
[图20]图20是示出根据第一实施例的另一个修改示例的发送部的配置示例的框图。
[图21]图21是示出根据第一实施例的另一个修改示例的通信系统的配置示例的框图。
[图22]图22是示出根据第二实施例的发送部的配置示例的框图。
[图23]图23是示出图22中所示出的发送部的操作示例的时序波形图。
[图24]图24是示出图22中所示出的发送部的操作示例的解释性图示。
[图25]图25是示出根据第二实施例的修改示例的发送部的配置示例的框图。
[图26]图26是示出图25中所示出的发送部的操作示例的时序波形图。
[图27]图27是示出根据第三实施例的发送部的配置示例的框图。
[图28]图28是示出图27中所示出的发送部的操作示例的时序波形图。
[图29]图29是示出图27中所示出的驱动器的操作示例的解释性图示。
[图30]图30是示出图27中所示出的发送部的操作示例的解释性图示。
[图31]图31是示出根据第三实施例的修改示例的发送部的配置示例的框图。
[图32]图32是示出图31中所例示的发送部的操作示例的时序波形图。
[图33]图33是根据上面所描述的实施例中的任一个的发送器被应用于的智能手机的外观配置的透视图。
[图34]图34是示出根据上面所描述的实施例中的任一个的发送器被应用于的应用处理器的配置示例的框图。
[图35]图35是示出根据上面所描述的实施例中的任一个的发送器被应用于的图像传感器的配置示例的框图。
具体实施方式
在下文中，将参考附图详细描述本公开的一些实施例。应当注意，将以以下次序给出描述。
1.第一实施例
2.第二实施例
3.第三实施例
4.应用示例
<1.第一实施例>
[配置示例]
图1示出根据本公开的第一实施例的发送器所应用于的通信系统的配置示例。通信系统1使用具有三个电压电平的信号实行通信。通信系统1包括发送器10和接收器100。
发送器10具有发送部11A、发送部11B和发送部11C。发送部11A基于控制信号UPA、控制信号DNA和控制信号MMA生成信号SIGA，以经由发送线9A将信号SIGA发送到接收器100。类似地，发送部11B基于控制信号UPB、控制信号DNB和控制信号MMB生成信号SIGB，以经由发送线9B将信号SIGB发送到接收器100，并且发送部11C基于控制信号UPC、控制信号DNC和控制信号MMC生成信号SIGC，以经由发送线9C将信号SIGC发送到接收器100。在该示例中，发送线9A-发送线9B中的每条的特性阻抗可以是50[Ω]。
应当注意，在下文中，发送部11适当地被用作表示发送部11A、发送部11B和发送部11C中的任一个。同样地，控制信号UP适当地被用作表示控制信号UPA、控制信号UPB和控制信号UPC中的任一个；控制信号DN适当地被用作表示控制信号DNA、控制信号DNB和控制信号DNC中的任一个；控制信号MM适当地被用作表示控制信号MMA、控制信号MMB和控制信号MMC中的任一个；并且信号SIG适当地被用作表示控制信号SIGA、控制信号SIGB和控制信号SIGC中的任一个。
图2示出发送部11的配置示例。发送部11具有控制器20和驱动器13。
控制器20基于控制信号UP、控制信号DN和控制信号MM，生成信号UP2、信号DN2、信号UP3和信号DN3。控制器20具有延时电路21-延时电路23、逻辑电路24和逻辑电路25，以及与电路26-与电路28。
延时电路21将控制信号UP延迟了延迟量td1，并且输出这样的延迟控制信号UP作为信号UP1。延时电路22将控制信号DN延迟了延迟量td1，并且输出这样的延迟控制信号DN作为信号DN1。更具体地说，延时电路21的延迟量与延时电路22的延迟量相同。延时电路23将控制信号MM延迟了延迟量td2，并且输出这样的延迟控制信号MM作为信号MM1。延时电路23的延迟量td2大于延时电路21和延时电路22中规定的延迟量td1(td2＞td1)。如在下文中所描述的，这些延时电路21-延时电路23的延迟量中的每个旨在为信号SIG设置每个转换的开始时刻。
与电路26计算控制信号MM和信号MM1的逻辑与，并输出结果作为信号Mflag。逻辑电路24计算信号UP1的反相信号与信号Mflag的与非，并且输出结果作为信号UP2。逻辑电路25计算信号DN1的反相信号和信号Mflag的与非，并且输出结果作为信号DN2。与电路27计算信号UP1和信号Mflag的逻辑与，并且输出结果作为信号UP3。与电路28计算信号DN1和信号Mflag的逻辑与，并且输出结果作为信号DN3。
驱动器13基于信号UP2、信号DN2、信号UP3和信号DN3生成信号SIG。驱动器13具有驱动电路30和驱动电路40。信号UP2被输入到驱动电路30的正输入端子，而信号DN2被输入到负输入端子，并且输出端子耦接到驱动电路40的输出端子和发送部11的输出端子Tout。信号UP3被输入到驱动电路40的正输入端子，而信号DN3被输入到负输入端子，并且输出端子耦接到驱动电路30的输出端子和输出端子Tout。
图3例示驱动器13的配置示例。驱动电路30具有晶体管32和晶体管33以及电阻器31、电阻器34和电阻器35。在该示例中，晶体管32和晶体管33是N沟道MOS(金属氧化物半导体)FET(场效应晶体管)。信号UP2所被提供到的晶体管32的栅极对应于驱动电路30的正输入端子；源极耦接到电阻器31的一端；并且漏极耦接到晶体管33的漏极和电阻器35的一端。信号DN2所被提供到的晶体管33的栅极对应于驱动电路30的负输入端子；源极耦接到电阻器34的一端；并且漏极耦接到晶体管32的漏极和电阻器35的一端。电阻器31的一端耦接到晶体管32的源极，并且电压V1被提供到其另一端。例如，电压V1可以是400[mV]。电阻器34的一端耦接到晶体管33的源极，并且另一端接地。电阻器35的一端耦接到晶体管32和晶体管33的漏极，并且对应于驱动电路30的输出端子的另一端耦接到输出端子Tout。在该示例中，电阻器31的电阻、晶体管32的导通电阻和电阻器35的电阻的总和大约是100[Ω]。类似地，在该示例中，电阻器34的电阻、晶体管33的导通电阻和电阻器35的电阻的总和大约是100[Ω]。
与驱动电路30一样，驱动电路40具有晶体管42和晶体管43，以及电阻器41、电阻器44和电阻器45。在该示例中，晶体管42和晶体管43是N沟道MOS FET。信号UP3所被提供到的晶体管42的栅极对应于驱动电路40的正输入端子；源极耦接到电阻器41的一端；并且漏极耦接到晶体管43的漏极和电阻器45的一端。信号DN3所被提供到的晶体管43的栅极对应于驱动电路40的负输入端子；源极耦接到电阻器44的一端；并且漏极耦接到晶体管42的漏极和电阻器45的一端。电阻器41的第一端耦接到晶体管42的源极，并且电压V1被提供到其第二端。电阻器44的第一端耦接到晶体管43的源极，并且第二端接地。电阻器45的第一端耦接到晶体管42和晶体管43的漏极，并且对应于驱动电路40的输出端子的第二端耦接到输出端子Tout。在该示例中，电阻器41的电阻、晶体管42的导通电阻和电阻器45的电阻的总和大约是100[Ω]。类似地，在该示例中，电阻器44的电阻、晶体管43的导通电阻和电阻器45的电阻大约是100[Ω]。
如此，驱动电路30的输出端子和驱动电路40的输出端子彼此耦接。如在下文中所描述的，在发送部11中，不管信号SIG的任何电压电平，四个晶体管32、晶体管33、晶体管42和晶体管43中的两个都接通。这允许发送部11实现输出阻抗大约是50[Ω]，这使得很容易取得阻抗匹配。
图4例示发送部11的输入/输出特性。如图4中所指示的，当控制信号UP和控制信号MM中的每个是“1”，并且控制信号DN是“0”时，信号SIG变成高电平电压VH。另外，当控制信号DN和MM中的每个是“1”，并且控制信号UP是“0”时，信号SIG变成低电平电压VL。而且，当控制信号MM是“0”时，信号SIG变成与控制信号UP和控制信号DN的电平无关的中间电平电压VM。更具体地说，控制信号MM是控制确定信号SIG是否被设置为中间电平电压VM的信号，并且当控制信号MM是“0”时，发送部11将信号SIG设置为中间电平电压VM。供选择地，当控制信号MM是“1”时，发送部11根据控制信号UP和控制信号DN的电平，将信号SIG设置为高电平电压VH或低电平电压VL。
如上面所描述的，发送部11A-发送部11C中的每个输出三个电压电平(高电平电压VH、低电平电压VL和中间电平电压VM)中的一个。在这种情形下，在发送器10中，三个发送部11A-发送部11C输出彼此不同的电压电平。换句话说，信号SIGA、信号SIGB和信号SIGC的电压电平彼此不同。
图5例示接收器100的配置示例。接收器100接收信号SIGA、信号SIGB和信号SIGC。接收器100具有电阻器101A-电阻器101C和放大器102A-放大器102C。
电阻器101A-电阻器101C中的每个作为通信系统1中的端接电阻器，并且在该示例中，其电阻可以是大约50[Ω]。信号SIGA所被提供到的电阻器101A的一端被耦接到输入端子TinA和任何其它端子。信号SIGB所被提供到的电阻器101B的一端被耦接到输入端子TinB和任何其它端子。信号SIGC所被提供到的电阻器101C的一端被耦接到输入端子TinC和任何其它端子。电阻器101A的另一端被耦接到电阻器101B的另一端和电阻器101C的另一端。电阻器101B的另一端被耦接到电阻器101A的另一端和电阻器101C的另一端。电阻器101C的另一端被耦接到电阻器101A的另一端和电阻器101B的另一端。
根据在正输入端子上的信号和在负输入端子上的信号之间的差值，放大器102A-放大器102C中的每个输出“1”或“0”。信号SIGA所被提供到的放大器102A的正输入端子被耦接到放大器102C的负输入端子、电阻器101A的一端和输入端子TinA，并且信号SIGB所被提供到的放大器102A的负输入端子被耦接到放大器102B的正输入端子、电阻器101B的一端和输入端子TinB。信号SIGB所被提供到的放大器102B的正输入端子被耦接到放大器102A的负输入端子、电阻器101B的一端和输入端子TinB，并且信号SIGC所被提供到的放大器102B的负输入端子被耦接到放大器102C的正输入端子、电阻器101C的一端和输入端子TinC。信号SIGC所被提供到的放大器102C的正输入端子被耦接到放大器102B的负输入端子、电阻器101C的一端和输入端子TinC，并且信号SIGC所被提供到的放大器102C的负输入端子耦接到放大器102A的正输入端子、电阻器101A的一端和输入端子TinA。
图6例示接收器100的操作示例。在该示例中，信号SIGA是高电平电压VH；信号SIGB是低电平电压VL；并且信号SIGC是中间电平电压VM。在这种情况下，电流Iin以输入端子TinA、电阻器101A、电阻器101B和输入端子TinB的次序流过输入端子TinA、电阻器101A、电阻器101B和输入端子TinB。其后，高电平电压VH被提供在放大器102A的正输入端子上，而低电平电压VL被提供在负输入端子上，并且放大器102A输出“1”。另外，低电平电压VL被提供在放大器102B的正输入端子上，而中间电平电压VM被提供在负输入端子上，并且放大器102B输出“0”。而且，中间电平电压VM被提供在放大器102C的正输入端子上，而高电平电压VH被提供在负输入端子上，并且放大器102C输出“0”。
以这样的方式，在接收器100中，根据信号SIGA到信号SIGC中的两个之间的差值，放大器102A-放大器102C中的每个输出“1”或“0”，并且随后阶段电路基于输出信号执行预先确定的处理操作。
这里，“晶体管32和晶体管42”中的每个对应于本技术中的“第一开关”的具体示例。“晶体管33和晶体管43”中的每个对应于本技术中的“第二开关”的具体示例。
[操作和功能]
随后，根据本实施例经提供对通信系统1的操作和功能的描述。
(整体操作的概述)
首先，参考图1和图2描述了通信系统1的整体操作的概述。发送部11A基于控制信号UPA、控制信号DNA和控制信号MMA生成信号SIGA，以经由发送线9A将信号SIGA发送到接收器100。类似地，发送部11B基于控制信号UPB、控制信号DNB和控制信号MMB生成信号SIGB，以经由发送线9B将信号SIGB发送到接收器100，并且发送部11C基于控制信号UPC、控制信号DNC和控制信号MMC生成信号SIGC，以经由发送线9C将信号SIGC发送到接收器100。然后，接收器100接收信号SIGA、信号SIGB和信号SIGC。
(发送部11的详细操作)
在每个发送部11(发送部11A到发送部11C)中，控制器20基于控制信号UP、控制信号DN和控制信号MM，生成信号UP2、信号DN2、信号UP3和信号DN3。随后，驱动器13基于信号UP2、信号DN2、信号UP3和信号DN3，生成信号SIG(信号SIGA到信号SIGC)。在下文中，提供对发送部11的详细操作的描述。
图7例示发送部11的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表信号UP1或信号DN1的波形；(C)代表控制信号MM的波形；(D)代表信号MM1的波形；(E)代表信号Mflag的波形；(F)代表信号UP2或信号DN2的波形；(G)代表信号UP3或信号DN3的波形；以及(H)代表信号SIG的波形。
每个具有时间P的最小脉冲宽度的控制信号UP、控制信号DN和控制信号MM被提供到发送部11。延时电路21将控制信号UP延迟了延迟量td1，以生成信号UP1，并且类似地，延时电路22将控制信号DN延迟了延迟量td1，以生成信号DN1(图7的(A)和(B))。另外，延时电路23将控制信号MM延迟了延迟量td2，以生成信号MM1(图7的(C)和(D))。与电路26计算控制信号MM和信号MM1的逻辑与，以生成信号Mflag(图7的(C)到(E))。
在时刻t3之前，由于信号Mflag是“1”，所以逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图7的(F))。同样地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图7的(G))。然后，根据在这些信号UP2、信号DN2、信号UP3和信号DN3中的变化，驱动器13在高电平电压VH和低电平电压VL之间执行信号SIG的转换(图7的(H))。
图8A示出在信号SIG被设置为高电平电压VH的情况下驱动器13的操作状态。在图8A中，晶体管32、晶体管33、晶体管42和晶体管43中的每个被描绘为示出其操作状态的开关。在这种情况下，信号UP2和信号UP3变成“1”，并且信号DN2和信号DN3变成“0”。于是，晶体管32和晶体管42接通，并且晶体管33和晶体管43断开。因此，电流I1以电阻器31、晶体管32和电阻器35的次序流过电阻器31、晶体管32和电阻器35，并且电流I2以电阻器41、晶体管42和电阻器45的次序流过电阻器41、晶体管42和电阻器45。从而，信号SIG变成高电平电压VH。
图8B示出在信号SIG被设置为低电平电压VL的情况下驱动器13的操作状态。在这种情况下，信号UP2和信号UP3变成“0”，并且信号DN2和信号DN3变成“1”。于是，晶体管32和晶体管42断开，并且晶体管33和晶体管43接通。因此，电流I3以电阻器35、晶体管33和电阻器34的次序流过电阻器35、晶体管33和电阻器34，并且电流I4以电阻器45、晶体管43和电阻器44的次序流过电阻器45、晶体管43和电阻器44。从而，信号SIG变成低电平电压VL。
信号SIG的转换需要一定量的时间。在执行信号SIG的转换中，在当信号UP2、信号DN2、信号UP3和信号DN3变化的时刻(例如，但不局限于时刻t1和时刻t2)处，驱动器13开始信号SIG的转换(图7的(H))。具体而言，如图8A中所例示的，通过接通晶体管32和晶体管42且使电流I1和电流I2流动，驱动器13从低电平电压VL朝向高电平电压VH开始信号SIG的转换。供选择地，如图8B中所例示的，通过接通晶体管33和晶体管43且使电流I3和电流I4流动，驱动器13从高电平电压VH朝向低电平电压VL开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
其次，在时刻t3，信号Mflag从“1”变化为“0”(图7的(E))。从而，逻辑电路24将信号UP2设置为“1”，并且逻辑电路25将信号DN2设置为“1”(图7的(F))。类似地，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图7的(G))。于是，驱动器13执行从高电平电压VH或低电平电压VL到中间电平电压VM的信号SIG的转换(图7的(H))。
图8C例示在信号SIG被设置为中间电平电压VM的情况下驱动器13的操作状态。在这种情况下，信号UP2和信号DN2变成“1”，并且信号UP3和信号DN3变成“0”。因此，晶体管32和晶体管42接通，并且晶体管33和晶体管43断开。更具体地说，在驱动器13中实现所谓的戴维南(Thevenin)端接。结果，电流I5以电阻器31和晶体管32的次序流过电阻器31和晶体管32，并且电流I6以晶体管33和电阻器34的次序流过晶体管33和电阻器34。从而，信号SIG变成中间电平电压VM。
在执行信号SIG的转换中，在时刻t3，驱动器13开始信号SIG的转换(图7的(H))。具体而言，如图8C中所示出的，通过接通晶体管32和晶体管33且使电流I5和电流I6流动，驱动器13从低电平电压VL或高电平电压VH朝向中间电平电压VM开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到中间电平电压VM，导致转换的完成。
其次，在时刻t5，信号Mflag从“0”变化为“1”(图7的(E))。从而，逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图7的(F))。类似地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图7的(G))。于是，驱动器13从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图7的(H))。在这种情形下，在该时刻t5，驱动器13开始信号SIG的转换。具体而言，如图8A中所例示的，通过接通晶体管32和晶体管42且使电流I1和电流I2流动，驱动器13从中间电平电压VM朝向高电平电压VH开始信号SIG的转换。供选择地，如图8B中所例示的，通过接通晶体管33和晶体管43且使电流I3和电流I4流动，驱动器13从中间电平电压VM朝向低电平电压VL开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
如上面所描述的，发送部11将控制信号UP和控制信号DN延迟了延迟量td1，并且将控制信号MM延迟了延迟量td2，由此基于延迟信号控制驱动器13。这允许发送部11使信号SIG中的每个转换的开始时刻偏移。
图9例示信号SIG的每个转换，并且(A)以叠加的方式描绘了每个转换；(B)代表从高电平电压VH到中间电平电压VM的转换Thm和从低电平电压VL到中间电平电压VM的转换Tlm；(C)代表从高电平电压VH到低电平电压VL的转换Thl和从低电平电压VL到高电平电压VH的转换Tlh；以及(D)代表从中间电平电压VM到高电平电压VH的转换Tmh和从中间电平电压VM到低电平电压VL的转换Tml。应当注意，信号SIG的每个转换可以实际上显示例如看起来像逐渐朝向目标电压靠拢的波形；然而，为了便于解释，图9用直线例示每个转换。
如图9中所示的，在发送部11中，转换Thm和转换Tlm的开始时刻t11(图9的(B))被设置为早于转换Th1和转换Tlh的开始时刻t12(图9的(C))的时刻。这里，时刻t11和时刻t12之间的差值对应于延时电路21和延时电路22的延迟量td1。以这样的方式，通过使转换的开始时刻偏移，可能基本上使转换Thm和转换Tlm的结束时刻与转换Thl和转换Tlh的交叉时刻匹配。更具体地说，转换Thm和转换Tlm的转换速率低于转换Thl和转换Tlh的转换速率。因而，在发送部11中，通过早于转换Thl和转换Tlh开始转换Thm和转换Tlm，可以基本上使转换Thm和转换Tlm的结束时刻与转换Thl和转换Tlh的交叉时刻匹配。
另外，在发送部11中，转换Tmh和转换Tml的开始时刻t13(图9的(D))被设置为晚于转换Th1和转换Tlh的开始时刻t12(图9的(C))的时刻。这里，时刻t11和时刻t13之间的差值对应于延时电路23的延迟量td2。以这样的方式，通过使转换Tmh和转换Tml的开始时刻延迟，可能基本上使转换Tmh和转换Tml的开始时刻与转换Thl和转换Tlh的交叉时刻匹配。
如上面所描述的，在发送部11中，通过使每个转换的开始时刻偏移，转换Thm和转换Tlm的结束时刻、转换Thl和转换Tlh的交叉时刻，以及转换Tmh和转换Tml的开始时刻基本上匹配。这使得能够使信号SIG的眼图中的眼孔扩大。
图10例示信号SIG的眼图。在信号SIG中，产生两个眼孔E1和眼孔E2。在高电平电压VH和中间电平电压VM之间产生眼孔E1，并且在中间电平电压VM和低电平电压VL之间产生眼孔E2。眼孔E1和眼孔E2中的每个的时间宽度基本上与时间P相同。如上面所描述的，发送部11被提供具有延时电路21和延时电路23，以使每个转换的开始时刻偏移，因而，与在下文中描述的比较示例的情况相比较，可使眼孔E1和眼孔E2的时间宽度加宽，加过引起通信质量改善。
另外，如图8A至图8C中所例示的，在发送部11中，不管信号SIG的电压电平如何，四个晶体管32、晶体管33、晶体管42和晶体管43中的两个接通。具体而言，当信号SIG被设置为高电平电压VH时，发送部11接通晶体管32和晶体管42(图8A)；当信号SIG被设置为低电平电压VL时，接通晶体管33和晶体管43(图8B)；以及当信号SIG被设置为中间电平电压VM时，接通晶体管32和晶体管33(图8C)。这允许发送部11维持输出阻抗大约是50[Ω]，而与信号SIG的电压电平无关，这使得可更容易地实现阻抗匹配。
(比较示例)
其次，根据比较示例提供对发送部11R的描述。
图11根据比较示例例示发送部11R的配置示例。发送部11R具有控制器20R。控制器20R具有逻辑电路24和逻辑电路25，以及与电路27和与电路28。根据上面所描述的第一实施例，控制器20R类似于控制器20，不同的是省略了延时电路21到延时电路23以及与电路26。换句话说，逻辑电路24和与电路27基于控制信号UP和控制信号MM操作，并且逻辑电路25和与电路28基于控制信号DN和控制信号MM操作。
图12例示发送部11R的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表控制信号MM的波形；(C)代表信号UP2或信号DN2的波形；(D)代表信号UP3或信号DN3的波形；以及(E)代表信号SIG的波形。
在时刻t23之前，由于控制信号MM是“1”，所以逻辑电路24输出控制信号UP作为信号UP2，并且逻辑电路25输出控制信号DN作为信号DN2(图12的(C))。同样地，与电路27输出控制信号UP作为信号UP3，并且与电路28输出控制信号DN作为信号DN3(图12的(D))。然后，根据在这些信号UP2、信号DN2、信号UP3和信号DN3中的变化，驱动器13执行高电平电压VH和低电平电压VL之间的信号SIG的转换(图12的(E))。在这种情形下，在当信号UP2、信号DN2、信号UP3和信号DN3变化的时刻(例如，但不局限于时刻t21和时刻t22)，驱动器13开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
其次，在时刻t23，控制信号MM从“1”变化为“0”(图12的(B))。从而，逻辑电路24将信号UP2设置为“1”，并且逻辑电路25将信号DN2设置为“1”(图12的(C))。类似地，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图12的(D))。于是，驱动器13执行从高电平电压VH或低电平电压VL到中间电平电压VM的信号SIG的转换(图12的(E))。在这种情形下，在该时刻t23，驱动器13开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到中间电平电压VML，导致转换的完成。
随后，在时刻t24，控制信号MM从“0”变化为“1”(图12的(B))。从而，逻辑电路24输出控制信号UP作为信号UP2，并且逻辑电路25输出控制信号DN作为信号DN2(图12的(C))。类似地，与电路27输出控制信号UP作为信号UP3，并且与电路28输出控制信号DN作为信号DN3(图12的(D))。于是，驱动器13从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图12的(E))。在这种情形下，在该时刻t24，驱动器13开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
图13例示来自发送部11R的输出信号SIG的每个转换，并且(A)以叠加的方式描绘每个转换；(B)代表转换Thm和转换Tlm；(C)代表转换Thl和转换Tlh；以及(D)代表转换Tmh和转换Tml。如从图13看到的，在根据本比较示例的发送部11R中，转换Thm和转换Tlm的开始时刻(图13的(B))、转换Thl和转换Tlh的开始时刻(图13的(C))，以及转换Tmh和转换Tml的开始时刻(图13的(D))基本上彼此一致。因此，在发送部11R中，如图13的(A)中所例示的，在信号SIG中出现抖动J。
图14例示在发送部11R中的信号SIG的眼图。在信号SIG中，与本实施例的情况一样，产生两个眼孔ER1和眼孔ER2。眼孔ER1和眼孔ER2中的每个的时间宽度等于通过从时间P减去与抖动J有关的时间得出的值。换句话说，眼孔ER1和眼孔ER2中的每个的时间宽度窄于根据本示例(图10)的眼孔E1和眼孔E2中的每个的时间宽度。结果，这可致使在发送部11R中的通信质量被降低。
相比之下，在根据本实施例的发送部11中，延时电路21到延时电路23被提供用于使每个转换的开始时刻偏移。具体而言，如图9中所示的，转换Thm和转换Tlm的开始时刻(图9的(B))被设置为早于转换Thl和转换Tlh的开始时刻(图9的(C))的时刻，并且转换Tmh和转换Tml的开始时刻(图9的(D))被设置为晚于转换Thl和转换Tlh的开始时刻(图9的(C))的时刻。每个转换的开始时刻以这样的方式在发送部11中从其它转换的开始时刻偏移；因而，可使信号SIG的眼图中的眼孔的时间宽度加宽，结果引起通信质量改善。
[效果]
如迄今为止所描述的，在第一实施例中，每个转换的开始时刻从其它转换的开始时刻偏移，如此允许通信质量被改善。
另外，在本实施例中，驱动器在将信号SIG设置为中间电平电压中是戴维南端接的，并且因而可更容易地实现阻抗匹配。
[修改示例1-1]
在上面所描述的本实施例中，驱动器13在将信号SIG设置为中间电平电压VM中是戴维南端接的；然而，配置并不局限于此。在下文中，详细描述根据该修改示例的发送部14。
图15例示发送部14的配置示例。发送部14具有控制器29和驱动电路50。控制器29基于控制信号UP、控制信号DN和控制信号MM，生成信号UP3和信号DN3。控制器29具有延时电路21到延时电路23和与电路26到与电路28。换句话说，控制器29类似于根据上面所描述的第一实施例的控制器20，不同的是省略了逻辑电路24和逻辑电路25。驱动电路50基于信号UP3和信号DN3，生成信号SIG。
图16例示驱动电路50的配置示例。与根据上面所描述的第一实施例的驱动电路30和驱动电路40一样，驱动电路50具有晶体管52和晶体管53，以及电阻器51、电阻器54和电阻器55。在该示例中，晶体管52和晶体管53是N沟道MOS FET。从控制器29将信号UP3所提供到的晶体管52的栅极对应于驱动电路50的正输入端子；源极耦接到电阻器51的一端；并且漏极耦接到晶体管53的漏极和电阻器55的一端。从控制器29将信号DN3提供到的晶体管53的栅极对应于驱动电路50的负输入端子；源极耦接到电阻器54的一端；并且漏极耦接到晶体管52的漏极和电阻器55的一端。电阻器51的一端耦接到晶体管52的源极，并且电压V1被提供到电阻器51的另一端。电阻器54的一端耦接到晶体管53的源极，并且另一端接地。电阻器55的一端耦接到晶体管52和晶体管53的漏极，并且对应于驱动电路50的输出端子的另一端耦接到输出端子Tout。在该示例中，电阻器51的电阻、晶体管52的导通电阻和电阻器55的电阻的总和大约是50[Ω]。类似地，在该示例中，电阻器54的电阻、晶体管53的导通电阻和电阻器55的电阻的总和大约是50[Ω]。
图17例示发送部14的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表信号UP1或信号DN1的波形；(C)代表控制信号MM的波形；(D)代表信号MM1的波形；(E)代表信号Mflag的波形；(F)代表信号UP3或信号DN3的波形；以及(G)代表信号SIG的波形。
在时刻t43之前，由于信号Mflag是“1”，所以与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图17的(F))。然后，根据在这些信号UP3和信号DN3中的变化，驱动电路50执行高电平电压VH和低电平电压VL之间的信号SIG的转换(图17的(G))。
图18A示出在信号SIG被设置为高电平电压VH的情况下驱动电路50的操作状态。在这种情况下，信号UP3变成“1”，并且信号DN3变成“0”。于是，晶体管52接通，并且晶体管53断开。因此，电流I7以电阻器51、晶体管52和电阻器55的次序流过电阻器51、晶体管52和电阻器55。从而，信号SIG变成高电平电压VH。
图18B示出在信号SIG被设置为低电平电压VL的情况下驱动电路50的操作状态。在这种情况下，信号UP3变成“0”，并且信号DN3变成“1”。于是，晶体管52断开，并且晶体管53接通。因此，电流I8以电阻器55、晶体管53和电阻器54的次序流过电阻器55、晶体管53和电阻器54。从而，信号SIG变成低电平电压VL。
在执行信号SIG的转换中，在当信号UP3和信号DN3变化的时刻(例如，但不局限于时刻t41和时刻t42)，驱动电路50开始信号SIG的转换(图17的(G))。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
其次，在时刻t43，信号Mflag从“1”变化为“0”(图17的(E))。从而，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图17的(F))。于是，驱动电路50从高电平电压VH或低电平电压VL到中间电平电压VM实行信号SIG的转换(图7的(G))。
图18C例示了在信号SIG被设置为中间电平电压VM的情况下驱动电路50的操作状态。在这种情况下，由于信号UP3和信号DN3两者都变成“0”，所以晶体管52和晶体管53两者都断开。更具体地说，驱动电路50的输出阻抗被置于高阻抗状态中。因此，信号SIG经由接收电路90的电阻器101A到电阻器101C被设置为中间电平电压VM。
在执行信号SIG的转换中，在时刻t43，驱动电路50开始信号SIG的转换(图17的(G))。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到中间电平电压VM，导致转换的完成。
其次，在时刻t45，信号Mflag从“0”变化为“1”(图17的(E))。从而，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图17的(F))。于是，驱动电路50从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图17的(G))。在这种情形下，在该时刻t45，驱动电路50开始信号SIG的转换。然后，由于转换的开始，在已经过去预先确定的时间之后，信号SIG达到高电平电压VH或低电平电压VL，导致转换的完成。
用这样的配置，还有可能获得类似于通过根据上面所描述的第一实施例的发送部11取得的这些的效果。
[修改示例1-2]
在上面所描述的实施例中，信号DN2被提供到驱动电路30的负输入端子，并且信号DN3被提供到驱动电路40的负输入端子；然而，配置并不局限于此。供选择地，例如，像如图19中所例示的发送部15，信号DN2可以被提供到驱动电路40的负输入端子，并且信号DN3可以被提供到驱动电路30的负输入端子。在这种情况下，在将信号SIG设置为中间电平电压VM中，驱动电路30的晶体管32和驱动电路40的晶体管43接通。用这样的配置，还有可能获得类似于通过根据上面所描述的第一实施例的发送部11取得的这些的效果。
[修改示例1-3]
在上面所描述的实施例中，延时电路21和延时电路22将输入信号延迟了延迟量td1，并且延时电路23将输入信号延迟了延迟量td2；然而，配置并不局限于此。供选择地，例如，像如图20中所例示的发送部16，可以使得配置允许可变的延迟量。该发送部16具有控制器60。控制器60具有延时电路61到延时电路63以及延迟量设置器64。延时电路61被配置为允许延迟量基于延迟控制信号CTL1变化，并且将控制信号UP延时，并且输出延时的控制信号UP作为信号UP1。延时电路62被配置为允许延迟量基于延时控制信号CTL2变化，并且将控制信号DN延迟，并且输出延迟控制信号DN作为信号DN1。延时电路63被配置为允许延迟量基于延迟控制信号CTL3变化，并且将控制信号MM延迟，并且输出延迟控制信号MM作为信号MM1。延迟量设置器64经由延迟控制信号CTL1到延迟控制信号CTL3设置延时电路61到延时电路63的延迟量。这允许发送部16调节延时电路61到延时电路63的延迟量，因此，这使得能够调节眼孔E1和眼孔E2的时间宽度。
另外，例如，像如图21中所例示的通信系统2，可以基于来自接收器的指令控制延迟量。通信系统2具有接收器110和发送器70。接收器110具有检测器111。该检测器111检测信号SIGA到信号SIGC的眼孔和抖动，并且输出检测结果作为信号DET。发送器70具有发送部71A到发送部71C。发送部71A到发送部71C中的每个具有类似于发送部16(图20)的配置的配置，并且被配置为允许延时电路61到延时电路63的延迟量基于信号DET变化。
对于该通信系统2，例如，在校准模式中，调节延时电路61到延时电路63的延迟量以使眼孔E1和眼孔E2的时间宽度加宽。具体而言，最初，发送器70发送每个具有预先确定的图案的信号SIGA到信号SIGC用于校准。然后，接收器110检测信号SIGA到信号SIGC的眼孔和抖动，并且将检测结果通知给发送器70。随后，发送器70基于该检测结果改变延时电路61到延时电路63的延迟量。通过重复这样的操作，例如，多于一次，可调节延时电路61到延时电路63的延迟量，以便使眼孔E1和眼孔E2的时间宽度加宽。其后，在延迟量的调节之后，终止校准模式以实施正常数据发送。例如，可以在供电时或者在当被传递的数据量很小时定期地实行这样的校准。
<2.第二实施例>
其次，根据第二实施例提供了对通信系统3的描述。在第二实施例中，提供了实行预加重的发送部。任何其它配置类似于在上面所描述的第一实施例(图1和其它附图)中的这些。应当注意，用相同的附图标记代表本质上与根据上面所描述的第一实施例的通信系统1中的这些相同的任何部件部分，并且适当地省略了相关的描述。
如图1中所例示的，通信系统3具有发送器80。发送器80具有三个发送部81A、发送部81B和发送部81C。应当注意，在下文中，发送部81适当地被用作表示发送部81A、发送部81B和发送部81C中的任一个的部分。
图22例示发送部81的配置示例。发送部81具有控制器90和驱动器13。控制器90具有延时电路91到延时电路93、逻辑电路94，以及选择器95和选择器96。延时电路91将控制信号DN延迟了延迟量td11。延时电路92将控制信号UP延迟了延迟量td11。延时电路93将控制信号MM延迟了延迟量td11，并且输出这样的延迟的控制信号MM作为信号Mflag。更具体地说，延时电路91到延时电路93的延迟量彼此相同。逻辑电路94计算控制信号MM的反相信号与信号Mflag的逻辑与，并且输出结果作为信号MP。当信号MP是“1”时，选择器95输出延时电路91的输出信号作为信号UP1，并且当信号MP是“0”时，输出控制信号UP作为信号UP1。当信号MP是“1”时，选择器96输出延时电路92的输出信号作为信号DN1，并且当信号MP是“0”时，输出控制信号DN作为信号DN1。
图23例示发送部81的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表控制信号MM的波形；(C)代表信号Mflag的波形；(D)代表信号MP的波形；(E)代表信号UP1或信号DN1的波形；(F)代表信号UP2或信号DN2的波形；(G)代表信号UP3或信号DN3的波形；以及(H)代表信号SIG的波形。
延时电路93将控制信号MM延迟了延迟量td11以生成信号Mflag(图23的(B)和(C))。然后，逻辑电路94计算控制信号MM的反相信号与信号Mflag的逻辑与以生成信号MP(图23的(B)到(D))。当该信号MP是“0”时，选择器95输出控制信号UP作为信号UP1，并且选择器96输出控制信号DN作为信号DN1(图23的(E))。另外，当信号MP是“1”时，选择器95输出延时电路91的输出信号作为信号UP1，并且选择器96输出延时电路92的输出信号作为信号DN1。
在时刻t54之前，由于信号Mflag是“1”，所以逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图23的(F))。同样地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图23的(G))。然后，根据在这些信号UP2、信号DN2、信号UP3和信号DN3中的变化，驱动器13在高电平电压VH和低电平电压VL之间执行信号SIG的转换(图23的(H))。
在这种情形下，在时刻t53之前或之后，当MP信号从“0”变化为“1”时，信号UP1和信号DN1两者被反相。换句话说，控制信号UP和控制信号DN彼此反相，并且因而，例如，在时刻t52到时刻t53的时间段期间的控制信号UP可以变成在时刻t53到时刻t54的时间段期间的延时电路91的输出信号的反相信号(也就是说，延迟控制信号DN)。信号UP1和信号DN1在时刻t53之前或之后以这样的方式被反相，并且因而信号UP2、信号DN2、信号UP3和信号DN3也在时刻t53之前或之后被反相。
于是，在时刻t53到时刻t54的时间段期间，当信号SIG从低电平电压VL转换为中间电平电压VM时，如图8A中所例示的，在驱动器13中，晶体管32和晶体管42两者都接通。结果，信号SIG如同从低电平电压VL转换到高电平电压VH一样变化，以达到中间电平电压VM。类似地，当信号SIG从高电平电压VH转换到中间电平电压VM时，如图8B中所例示的，在驱动器13中，晶体管33和晶体管43两者都接通。因此，信号SIG如同从高电平电压VH转换到低电平电压VL一样变化，以达到中间电平电压VM。以这样的方式，在时刻t53到时刻t54的时间段期间，发送部81实行预加重。
其次，在时刻t54，信号Mflag从“1”变化为“0”(图23的(C))。从而，逻辑电路24将信号UP2设置为“1”，并且逻辑电路25将信号DN2设置为“1”(图23的(F))。类似地，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图23的G)。此时，如图8C中所例示的，在驱动器13中，晶体管33和晶体管43两者都接通，导致实现戴维南端接。于是，在那之后，信号SIG维持中间电平电压VM(图23的(H))。
其次，在时刻t56，信号Mflag从“0”变化为“1”(图23的(C))。从而，逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图23的(F))。类似地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图23的(G))。于是，驱动器13从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图23的(H))。
如上面所描述的，在从高电平电压VM或低电平电压VL转换到中间电平电压VM的时候，在发送部81中实施预加重。这使得能够以更少的时间执行从高电平电压VM或低电平电压VL到中间电平电压VM的转换。
图24例示信号SIG的每个转换，并且(A)以叠加的方式描绘每个转换；(B)代表从高电平电压VH到中间电平电压VM的转换Thm和从低电平电压VL到中间电平电压VM的转换Tlm；(C)代表从高电平电压VH到低电平电压VL的转换Thl和从低电平电压VL到高电平电压VH的转换Tlh；以及(D)代表从中间电平电压VM到高电平电压VH的转换Tmh和从中间电平电压VM到低电平电压VL的转换Tml。
如图24中所例示的，在发送部81中，使转换Thm和转换Tlm(图24的B)的转换速率几乎等于转换Thl和转换Tlh的转换速率(图24的(C))。更具体地说，在发送部81中，例如，当信号SIG从高电平电压VH转换到中间电平电压VM时，借助于预加重，信号SIG如同从高电平电压VH转换到低电平电压VL一样变化。类似地，例如，当信号SIG从低电平电压VL转换到中间电平电压VM时，借助于预加重，信号SIG如同从低电平电压VL转换到高电平电压VH一样变化。因而，在发送部81中，可能基本上使转换Thm和转换Tlm的结束时刻与转换Thl和转换Tlh的交叉时刻匹配。
另外，与上面所描述的第一实施例(图9)的情况一样，在发送部81中，转换Tmh和转换Tml的开始时刻t62(图24的(D))被设置为晚于转换Thl和转换Tlh的开始时刻t61(图24的(C))的时间。这里，时刻t61和时刻t62之间的差值对应于延时电路91到延时电路93的延迟量td11。如此，通过延迟转换Tmh和转换Tml的开始时间，可能基本上使转换Tmh和转换Tml的开始时刻与转换Thl和转换Tlh的交叉时刻匹配。
如上面所描述的，在发送部81中，当信号SIG从高电平电压VH或低电平电压VL转换到中间电平电压VM时，实施预加重，并且当信号SIG从中间电平电压VM转换到高电平电压VH或低电平电压VL时，延迟开始时刻。这允许发送部81基本上使转换Thm和转换Tlm的结束时刻、转换Thl和转换Tlh的交叉时刻，以及转换Tmh和转换Tml的开始时刻匹配。这使得能够使信号SIG的眼图中的眼孔扩大，引起通信质量改善。
如迄今为止所描述的，在本实施例中，在从高电平电压或低电平电压转换到中间电平电压的时候，实施预加重，并且因而可改善通信质量。任何其它效果类似于在上面所描述的第一实施例的情况中所取得的这些。
[修改示例2-1]
在上面所描述的实施例中，驱动器13在将信号SIG设置为中间电平电压VM中是戴维南端接的；然而，配置并不局限于此。在下文中，详细描述了根据该修改示例的发送部84。
图25例示发送部84的配置示例。发送部84具有控制器99和驱动电路50。控制器99基于控制信号UP、控制信号DN和控制信号MM生成信号UP3和信号DN3。控制器99具有延时电路91到延时电路93、逻辑电路94、选择器95和选择器96，以及与电路27和与电路28。换句话说，控制器99类似于根据上面所描述的第二实施例的控制器90，不同的是省略了逻辑电路24和逻辑电路25。
图26例示发送部84的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表控制信号MM的波形；(C)代表信号Mflag的波形；(D)代表信号MP的波形；(E)代表信号UP1或信号DN1的波形；(F)代表信号UP3或信号DN3的波形；以及(G)代表信号SIG的波形。
在时刻t74之前，由于信号Mflag是“1”，所以与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图26的(F))。然后，根据在这些信号UP3和信号DN3中的变化，驱动器50在高电平电压VH和低电平电压VL之间执行信号SIG的转换(图26的(G))。此时，与根据上面所描述的第二实施例的发送部81一样，在时刻t73到时刻t74的时间段期间，发送部84实施预加重，并且在时刻t74，信号SIG达到中间电平电压VM。
其次，在时刻t74，信号Mflag从“1”变化为“0”(图26的(C))。从而，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图26的(F))。此时，如图18C中所例示的，在驱动电路50中，晶体管52和晶体管53两者都断开，导致输出阻抗被置于高阻抗状态中。于是，在那之后，信号SIG维持中间电平电压VM(图26的(G))。
其次，在时刻t76，信号Mflag从“0”变化为“1”(图26的(C))。从而，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图26的(F))。于是，驱动电路50从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图26的(G))。
用这样的配置，还有可能获得类似于通过根据上面所描述的第二实施例的发送部81取得的这些的效果。
[其它修改示例]
上面所描述的第一实施例的修改示例中的每个可以应用于根据上面所描述的第二实施例的发送部81。
<3.第三实施例>
其次，根据第三实施例提供了对通信系统4的描述。在第三实施例中，提供了发送部，该发送部以与根据第二实施例的发送部81不同的方式实行预加重。任何其它配置类似于上面所描述的第一实施例(图1和其它附图)中的这些。应当注意，用相同的附图标记代表本质上与根据上面所描述的第一实施例的通信系统1中的这些相同的任何部件部分，并且适当地省略了相关的描述。
如图1中所例示的，通信系统4具有发送器120。发送器120具有三个发送部121A、发送部121B和发送部121C。应当注意，在下文中，发送部121适当地被用作表示发送部121A、发送部121B和发送部121C中的任一个的部分。
图27例示发送部121的配置示例。发送部121具有控制器130和驱动器13。控制器130具有延时电路131到延时电路133、逻辑电路134，以及或电路135和或电路136。延时电路131将控制信号UP延迟了延迟量td21，并且输出延迟控制信号UP作为信号UP4。延时电路132将控制信号DN延迟了延迟量td21，并且输出延迟控制信号DN作为信号DN4。更具体地说，延时电路131和延时电路132的延迟量相同。延时电路133将控制信号MM延迟了延迟量td22，并且输出延迟控制信号MM作为信号MM2。延时电路133的延迟量td22大于在延时电路131和延时电路132中规定的延迟量td21(td22＞td21)。逻辑电路134计算控制信号MM的反相信号与信号Mflag的逻辑与，并且输出结果作为信号MP。或电路135计算信号UP4和信号MP的逻辑与，并且输出结果作为信号UP1。或电路136计算信号DN4和信号MP的逻辑与，并且输出结果作为信号DN1。
图28例示发送部121的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表信号UP4或信号DN4的波形；(C)代表控制信号MM的波形；(D)代表信号Mflag的波形；(E)代表信号MP的波形；(F)代表信号UP1或信号DN1的波形；(G)代表信号UP2或信号DN2的波形；(H)代表信号UP3或信号DN3的波形；以及(I)代表信号SIG的波形。
延时电路131将控制信号UP延迟了延迟量td21，以生成信号UP4，并且延时电路132将控制信号DN延迟了延迟量td21，以生成信号DN4(图28的(A)和(B))。延时电路133将控制信号MM延迟了延迟量td22，以生成信号Mflag(图28的(C)和(D))。逻辑电路134计算控制信号MM的反相信号与信号Mflag的逻辑与，以生成信号MP(图28的(E))。或电路135计算控制信号UP4与信号MP的逻辑与，以生成信号UP1，并且或电路136计算信号DN4与信号MP的逻辑与，以生成信号DN1(图28的(F))。
在时刻t84之前，由于信号Mflag是“1”，所以逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图28的(G))。同样地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图28的(H))。然后，根据在这些信号UP2、信号DN2、信号UP3和信号DN3中的变化，驱动器13在高电平电压VH和低电平电压VL之间执行信号SIG的转换(图28的(I))。
此时，在时刻t83到时刻t84的时间段期间，因为信号MP是“1”，所以信号UP1和信号DN1也变成“1”，并且信号UP2、信号DN2、信号UP3和信号DN3也变成“1”。于是，驱动器13从高电平电压VH或低电平电压VL到中间电平电压VM执行信号SIG的转换(图28的(I))。
图29例示在信号SIG被设置为中间电平电压VM的情况下驱动器13的操作状态。在这种情况下，信号UP2、信号DN2、信号UP3和信号DN3变成“1”，并且因而，晶体管32、晶体管33、晶体管42和晶体管43接通。更具体地说，在驱动器13中实现所谓的戴维南端接。因此，电流I5以电阻器31和晶体管32的次序流过电阻器31和晶体管32，并且电流I6以晶体管33和电阻器34的次序流过晶体管33和电阻器34。类似地，电流I7以电阻器41和晶体管42的次序流过电阻器41和晶体管42，并且电流I8以晶体管43和电阻器44的次序流过晶体管43和电阻器44。从而，信号SIG变成中间电平电压VM。
其次，在时刻t84，信号Mflag从“1”变化为“0”(图28的(D))。从而，逻辑电路24将信号UP2设置为“1”，并且逻辑电路25将信号DN2设置为“1”(图28的(G))。类似地，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图28的(H))。此时，如图8C中所例示的，在驱动器13中，晶体管33和晶体管43两者都接通，导致实现戴维南端接。于是，在那之后，信号SIG维持中间电平电压VM(图28的(I))。
其次，在时刻t85，信号Mflag从“0”变化为“1”(图28的(D))。从而，逻辑电路24输出信号UP1作为信号UP2，并且逻辑电路25输出信号DN1作为信号DN2(图28的(G))。类似地，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图28的(H))。于是，驱动器13从中间电平电压VM到高电平电压VH或低电平电压VL实行信号SIG的转换(图28的(I))。
如上面所描述的，在发送部121中，在从高电平电压VH或低电平电压VL转换到中间电平电压VM的时候，通过戴维南端接实施预加重。这使得能够以更少的时间实行从高电平电压VH或低电平电压VL到中间电平电压VM的转换。
图30例示信号SIG的每个转换，并且(A)以叠加的方式描绘了每个转换；(B)代表从高电平电压VH到中间电平电压VM的转换Thm和从低电平电压VL到中间电平电压VM的转换Tlm；(C)代表从高电平电压VH到低电平电压VL的转换Thl和从低电平电压VL到高电平电压VH的转换Tlh；以及(D)代表从中间电平电压VM到高电平电压VH的转换Tmh和从中间电平电压VM到低电平电压VL的转换Tml。
如图30中所例示的，在发送部121中，转换Thm和转换Tlm的开始时刻t91(图30的(B))被设置为早于转换Thl和转换Tlh的开始时刻t92(图30的(C))的时刻。这里，在时刻t91和时刻t92之间的差值对应于延时电路131和延时电路132的延迟量td21。以这样的方式，通过使转换的开始时刻偏移，可基本上使转换Thm和转换Tlm的结束时刻与转换Thl和转换Tlh的交叉时刻匹配。更具体地说，在发送部121中，在转换Thm和转换Tlm中，通过戴维南端接实施预加重；然而，在该示例中，转换Thm和转换Tlm的转换速率低于转换Thl和转换Tlh的转换速率。因而，在发送部11中，通过早于转换Thl和转换Tlh开始转换Thm和转换Tlm，可基本上使转换Thm和转换Tlm的结束时刻与转换Thl和转换Tlh的交叉时刻匹配。
另外，与上面所描述的第一实施例(图9)的情况一样，在发送部121中，转换Tmh和转换Tml的开始时刻t93(图30的(D))被设置为晚于转换Thl和转换Tlh的开始时刻t92(图30的(C))的时间。这里，时刻t91和时刻t93之间的差值对应于延时电路133的延迟量td22。以这样的方式，通过将转换Tmh和转换Tml的开始时间延时，可基本上使转换Tmh和转换Tml的开始时刻与转换Thl和转换Tlh的交叉时刻匹配。
如上面所描述的，在发送部121中，通过戴维南端接实施预加重，并且当信号SIG从高电平电压VH或低电平电压VL转换到中间电平电压VM时，转换的开始时间被提前。另外，在发送部121中，当信号SIG从中间电平电压VM转换到高电平电压VH或低电平电压VL时，转换的开始时刻被推迟。这允许发送部121基本上使转换Thm和转换Tlm的结束时间、转换Thl和转换Tlh的交叉时刻，以及转换Tmh和转换Tml的开始时刻匹配。因此，这使得能够使信号SIG的眼图中的眼孔扩大，引起通信质量改善。
如迄今为止所描述的，在第三实施例中，在从高电平电压或低电平电压转换到中间电平电压的时候，通过戴维南端接实施预加重，并且因而可增加信号转换速率，引起通信质量改善。
另外，在第三实施例中，在从高电平电压或低电平电压转换到中间电平电压的时候，除了通过戴维南端接实行预加重之外，调节转换的开始时间，并且因而可能使信号SIG的眼图中的眼孔扩大，引起通信质量改善。
任何其它效果类似于在上面所描述的第一实施例的情况中所取得的这些。
[修改示例3-1]
在上面所描述的第三实施例中，驱动器13在将信号SIG设置为中间电平电压VM中是戴维南端接的；然而，配置并不局限于此。在下文中，详细描述了根据该修改示例的发送部124。
图31例示发送部124的配置示例。发送部124具有控制器139和驱动电路50。控制器139基于控制信号UP、控制信号DN和控制信号MM生成信号UP3和信号DN3。控制器139具有延时电路131到延时电路133、逻辑电路134、或电路135和或电路136，以及与电路27和与电路28。换句话说，控制器139类似于根据上面所描述的第三实施例的控制器130，不同的是省略了逻辑电路24和逻辑电路25。
图32例示发送部124的操作示例，并且(A)代表控制信号UP或控制信号DN的波形；(B)代表信号UP4或信号DN4的波形；(C)代表控制信号MM的波形；(D)代表信号Mflag的波形；(E)代表信号MP的波形；(F)代表信号UP1或信号DN1的波形；(G)代表信号UP3或信号DN3的波形；以及(H)代表信号SIG的波形。
在时间t104之前，由于信号Mflag是“1”，所以与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图32的(G))。然后，根据在这些信号UP3和信号DN3中的变化，驱动器50在高电平电压VH和低电平电压VL之间执行信号SIG的转换(图32的(H))。此时，与根据上面所描述的第三实施例的发送部121一样，在时刻t103到时刻t104的时间段期间，通过戴维南端接，发送部124实施预加重，并且在时刻t104，信号SIG达到中间电平电压VM。
其次，在时刻t104，信号Mflag从“1”变化为“0”(图32的(D))。从而，与电路27将信号UP3设置为“0”，并且与电路28将信号DN3设置为“0”(图32的(G))。此时，如图18C中所例示的，在驱动电路50中，晶体管52和晶体管53两者都断开，导致输出阻抗被置于高阻抗状态中。于是，在那之后，信号SIG维持中间电平电压VM(图32的(H))。
其次，在时刻105，信号Mflag从“0”变化为“1”(图32的(D))。从而，与电路27输出信号UP1作为信号UP3，并且与电路28输出信号DN1作为信号DN3(图32的(G))。于是，驱动电路50从中间电平电压VM到高电平电压VH或低电平电压VL执行信号SIG的转换(图32的(H))。
用这样的配置，还有可能获得类似于通过根据上面所描述的第三实施例的发送部121取得的这些的效果。
[其它修改示例]
上面所描述的第一实施例的修改示例中的每个可以应用于根据上面所描述的第三实施例的发送部121。
<4.应用示例>
其次，提供了对上面所描述的实施例和修改示例的任一个中解释的发送器的应用示例的描述。
图33例示根据上面所描述的实施例及其修改示例的任一个的发送器被应用于的智能手机300(多功能移动电话)的外部视图。各种设备被构建到该智能手机300中，并且根据上面所描述的实施例和修改示例的任一个的发送器被应用于通信系统中，其中在该通信系统中，在这些设备之中进行数据通信。
图34例示被用于智能手机300中的应用处理器310的配置示例。应用处理器310具有CPU(中央处理单元)311、存储器控制器312、电源控制器313、外部接口314、GPU(图形处理单元)315、媒体处理器316、显示器控制器317和MIPI(移动工业处理器接口)接口318。在该示例中，CPU 311、存储器控制器312、电源控制器313、外部接口314、GPU 315、媒体处理器316和显示器控制器317耦接到系统总线319，以允许经由该系统总线319在这些部分之中进行数据通信。
CPU 311依照程序处理将在智能手机300中被处置的各种信息。存储器控制器312控制将由CPU 311使用的存储器501，用于信息处理操作。电源控制器313控制智能手机300的电源。
外部接口314是用于与外部设备通信的接口，并且在该示例中，耦接到无线通信部502和图像传感器503。无线通信部502与移动电话基站实行无线通信，并且可以包括例如基带部、RF(射频)前端部和其它部件。图像传感器503获取图像，并且可以包括例如CMOS传感器。
GPU 315实施图像处理操作。媒体处理器316处理信息诸如语音、字符和图形。显示器控制器317经由MIPI接口318控制显示器504。MIPI接口318将图像信号发送到显示器504。可以使用像这样的图像信号，例如，YUV格式、RGB格式和其它格式信号。例如，根据上面所描述的实施例和修改示例的任一个的发送器可以应用于该MIPI接口318。
图35示出图像传感器410的配置示例。图像传感器410具有传感器部411、ISP(图像信号处理器)412、JPEG(联合照片专家组)编码器413、CPU 414、RAM(随机存取存储器)415、ROM(只读存储器)416、电源控制器417、I2C(内置集成电路)接口418和MIPI接口419。在该示例中，这些框中的每个耦接到系统总线420，以允许经由该系统总线420在这些框之中进行数据通信。
传感器部411获取图像，并且可以由例如CMOS传感器配置传感器部分411。ISP 412对由传感器部411获取的图像实行预先确定的处理操作。JPEG编码器413对由ISP 412处理的图像进行编码，以生成JPEG格式图像。CPU 414依照程序控制图像传感器410的每个框。RAM 415是将由CPU 414使用的存储器，用于信息处理操作。ROM 416储存将在CPU 414中被执行的程序。电源控制器417控制图像传感器410的电源。I2C接口418从应用处理器310接收控制信号。另外，虽然未例示，但是除了控制信号之外，图像传感器410还从应用处理器310接收时钟信号。具体而言，图像传感器410被配置为基于在各种频率处的时钟信号是可操作的。MIPI接口419将图像信号发送到应用处理器310。可以使用像这样的图像信号，例如，YUV格式、RGB格式和其它格式信号。例如，根据上面所描述的实施例和修改示例的任一个的发送器可以应用于该MIPI接口419。
迄今为止参考一些实施例和修改示例，以及关于电子装置的应用示例描述了本技术；然而，本技术并不局限于此，并且可以以各种方式进行修改。
例如，在上面所描述的实施例的每个中，发送部11被配置为允许三个电压电平(高电平电压VH、低电平电压VL和中间电平电压VM)的生成；然而，配置并不局限于此。供选择地，例如，发送部11可以被配置为允许四个或更多电压电平的生成。
另外，例如，在上面所描述的实施例的每个中，发送器10配备有三个发送部11A到发送部11C；然而，配置并不局限于此。供选择地，发送器10可以被提供具有两个或更少或者四个或更多发送部。
应当注意，在本说明书中描述的效果是说明性的和非限制性的，并且任何其它效果可以是可得到的。
应当注意，本技术可以包括以下配置。
(1)一种发送器，包括：
输出端子；
驱动器，该驱动器在多个电压之间执行输出端子的电压的转换；以及
控制器，该控制器控制驱动器，致使在多个电压之中的电压转换中的一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻。
(2)根据(1)的发送器，其中，多个电压包括第一电压、第二电压，以及在第一电压和第二电压之间的第三电压。
(3)根据(2)的发送器，其中，在从第三电压到第一电压或第二电压的电压转换中的转换开始时刻晚于在第一电压和第二电压之间的电压转换中的转换开始时刻。
(4)根据(2)或(3)的发送器，其中，在第一电压和第二电压之间的电压转换中的转换开始时刻晚于在从第一电压或第二电压到第三电压的电压转换中的转换开始时刻。
(5)根据(1)-(4)中任一项的发送器，其中，控制器具有一个或多个延时电路，该一个或多个延时电路设置每个转换开始时刻。
(6)根据(5)的发送器，其中，一个或多个延时电路中的至少一个被配置为允许延迟量变化。
(7)根据(2)或(3)的发送器，其中，
驱动器具有两个驱动电路，以及
驱动电路中的每个具有：
第一开关，该第一开关具有一端和另一端，一端被引导到第一电源，并且另一端被引导到输出端子，该第一电源输出对应于第一电压的电压，以及
第二开关，该第二开关具有一端和另一端，一端被引导到第二电源，并且另一端被引导到输出端子，该第二电源输出对应于第二电压的电压。
(8)根据(7)的发送器，其中，在从第一电压到第三电压的电压转换的时候，在预先确定的时间段期间，控制器一旦接通第二开关中的每个，并且一旦断开第一开关中的每个，则随后断开第二开关中的一个，并且接通第一开关中的一个。
(9)根据(7)的发送器，其中，在从第一电压到第三电压的电压转换的时候，在预先确定的时间段期间，控制器一旦接通第一开关中的每个和第二开关中的每个，则随后断开第一开关中的一个和第二开关中的一个。
(10)根据(8)或(9)的发送器，其中，控制器具有一个或多个延时电路，该一个或多个延时电路设置预先确定的时间段的时间长度。
(11)根据(7)-(10)中任一项的发送器，其中，
驱动器通过接通第一开关中的每个，并且断开第二开关中的每个，将输出端子的电压设置为第一电压，
驱动器通过接通第二开关中的每个，并且断开第一开关中的每个，将输出端子的电压设置为第二电压，以及
驱动器通过接通第一开关中的一个且断开另一个，并且接通第二开关中的一个且断开另一个，将输出端子的电压设置为第三电压。
(12)根据(2)或(3)的发送器，其中，
驱动器具有：
第一开关，该第一开关具有一端和另一端，该一端被引导到第一电源，并且另一端被引导到输出端子，该第一电源输出对应于第一电压的电压，以及
第二开关，该第二开关具有一端和另一端，一端被引导到第二电源，并且另一端被引导到输出端子，该第二电源输出对应于第二电压的电压。
(13)根据(12)的发送器，其中，在从第一电压到第三电压的电压转换的时候，在预先确定的时间段期间，控制器一旦接通第二开关，并且断开第一开关，则随后断开第二开关。
(14)根据(12)的发送器，其中，在从第一电压到第三电压的电压转换的时候，在预先确定的时间段期间，控制器一旦接通第一开关和第二开关，则随后分别断开第一开关和第二开关。
(15)根据(12)-(14)中任一项的发送器，其中，
驱动器通过接通第一开关，并且断开第二开关，将输出端子的电压设置为第一电压，
驱动器通过接通第二开关，并且断开第一开关，将输出端子的电压设置为第二电压，以及
驱动器通过断开第一开关和第二开关，经由一个或多个端接电阻器，将输出端子的电压设置为第三电压。
(16)一种通信系统，配备有发送器和接收器，该发送器包括：
输出端子；
驱动器，该驱动器在多个电压之间执行输出端子的电压的转换；以及
控制器，该控制器控制驱动器，致使在多个电压之间的电压转换中的一个电压转换中的转换开始时刻晚于另一个电压转换中的转换开始时刻。
(17)根据(16)的通信系统，其中，接收器具有检测器，该检测器基于所接收到的信号获取一个或多个参数，以及
控制器基于一个或多个参数设置转换开始时刻。
(18)根据(17)的通信系统，其中，控制器具有设置每个转换开始时刻的一个或多个延时电路，并且基于一个或多个参数，调节在一个或多个延时电路中的延迟量。
(19)根据(17)或(18)的通信系统，具有校准模式，其中，
提供了校准模式，
在校准模式中，驱动器发送具有预先确定的图案的预先确定的信号，检测器基于预先确定的信号，获取一个或多个参数，以及
控制器基于一个或多个参数，设置转换开始时刻。
本申请要求于2014年3月25日向日本专利局提交的日本优先权专利申请No.JP2014-062570的权益，其全部公开内容以引用方式并入本文。
本领域中的技术人员应当理解，根据设计要求和其它因素，只要各种修改、组合、子组合和变更在随附权利要求书或其等同物的保护范围内，就可以发生各种修改、组合、子组合和变更。

Claims (28)

1.一种发送器，包括：
输出端子；
驱动电路，被配置为在多个电压间执行所述输出端子的电压的转换，所述多个电压包括第一电压、第二电压以及在所述第一电压和所述第二电压之间的第三电压；以及
控制器，被配置为控制所述驱动电路，使从所述第三电压到所述第一电压或所述第二电压的电压转换中的转换开始时刻与所述第一电压和所述第二电压之间的电压转换中的交叉时刻匹配。
2.根据权利要求1所述的发送器，其中，在从所述第三电压到所述第一电压或所述第二电压的电压转换中的转换开始时刻晚于在所述第一电压和所述第二电压之间的电压转换中的转换开始时刻。
3.根据权利要求1所述的发送器，其中，在所述第一电压和所述第二电压之间的电压转换中的转换开始时刻晚于在从所述第一电压或所述第二电压到所述第三电压的电压转换中的转换开始时刻。
4.根据权利要求1所述的发送器，其中，所述控制器具有一个或多个延时电路，所述一个或多个延时电路设置每个转换开始时刻。
5.根据权利要求4所述的发送器，其中，所述一个或多个延时电路中的至少一个被配置为允许延迟量变化。
6.根据权利要求1所述的发送器，其中，
所述驱动电路具有：
第一开关，所述第一开关具有一端和另一端，所述一端被引导到第一电源，并且所述另一端被引导到所述输出端子，所述第一电源输出对应于所述第一电压的电压，以及
第二开关，所述第二开关具有一端和另一端，所述第二开关的所述一端被引导到第二电源，并且所述第二开关的所述另一端被引导到所述输出端子，所述第二电源输出对应于所述第二电压的电压。
7.根据权利要求6所述的发送器，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第二开关中的每个，并且一旦断开所述第一开关中的每个，则随后断开所述第二开关中的一个，并且接通所述第一开关中的一个。
8.根据权利要求6所述的发送器，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第一开关中的每个和所述第二开关中的每个，则随后断开所述第一开关中的一个和所述第二开关中的一个。
9.根据权利要求7所述的发送器，其中，所述控制器具有一个或多个延时电路，所述一个或多个延时电路设置所述预先确定的时间段的时间长度。
10.根据权利要求6所述的发送器，其中，
所述驱动电路通过接通所述第一开关中的每个，并且断开所述第二开关中的每个，将所述输出端子的电压设置为所述第一电压，
所述驱动电路通过接通所述第二开关中的每个，并且断开所述第一开关中的每个，将所述输出端子的所述电压设置为所述第二电压，以及
所述驱动电路通过接通所述第一开关中的一个且断开另一个，并且接通所述第二开关中的一个且断开另一个，将所述输出端子的所述电压设置为所述第三电压。
11.根据权利要求1所述的发送器，其中，所述驱动电路具有：
第一开关，所述第一开关具有一端和另一端，所述一端被引导到第一电源，并且所述另一端被引导到所述输出端子，所述第一电源输出对应于所述第一电压的电压，以及
第二开关，所述第二开关具有一端和另一端，所述第二开关的所述一端被引导到第二电源，并且所述第二开关的所述另一端被引导到所述输出端子，所述第二电源输出对应于所述第二电压的电压。
12.根据权利要求11所述的发送器，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第二开关，并且断开所述第一开关，则随后断开所述第二开关。
13.根据权利要求11所述的发送器，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦分别接通所述第一开关和所述第二开关，则随后分别断开所述第一开关和所述第二开关。
14.根据权利要求11所述的发送器，其中，
所述驱动电路通过接通所述第一开关并且断开所述第二开关，将所述输出端子的电压设置为所述第一电压，
所述驱动电路通过接通所述第二开关并且断开所述第一开关，将所述输出端子的电压设置为所述第二电压，以及
所述驱动电路通过断开所述第一开关和所述第二开关，经由一个或多个端接电阻器，将所述输出端子的电压为设置所述第三电压。
15.一种通信系统，配备有发送器和接收器，所述发送器包括：
输出端子；
驱动电路，被配置为在多个电压之间执行所述输出端子的电压的转换，所述多个电压包括第一电压、第二电压以及在所述第一电压和所述第二电压之间的第三电压；以及
控制器，被配置为控制所述驱动电路，使从所述第三电压到所述第一电压或所述第二电压的电压转换中的转换开始时刻与所述第一电压和所述第二电压之间的电压转换中的交叉时刻匹配。
16.根据权利要求15所述的通信系统，其中，在从所述第三电压到所述第一电压或所述第二电压的电压转换中的转换开始时刻晚于在所述第一电压和所述第二电压之间的电压转换中的转换开始时刻。
17.根据权利要求15所述的通信系统，其中，在所述第一电压和所述第二电压之间的电压转换中的转换开始时刻晚于在从所述第一电压或所述第二电压到所述第三电压的电压转换中的转换开始时刻。
18.根据权利要求15所述的通信系统，其中，其中，所述控制器具有一个或多个延时电路，所述一个或多个延时电路设置每个转换开始时刻。
19.根据权利要求18所述的通信系统，其中，所述一个或多个延时电路中的至少一个被配置为允许延迟量变化。
20.根据权利要求15所述的通信系统，其中，
所述驱动电路具有：
第一开关，所述第一开关具有一端和另一端，所述一端被引导到第一电源，并且所述另一端被引导到所述输出端子，所述第一电源输出对应于所述第一电压的电压，以及
第二开关，所述第二开关具有一端和另一端，所述第二开关的所述一端被引导到第二电源，并且所述第二开关的所述另一端被引导到所述输出端子，所述第二电源输出对应于所述第二电压的电压。
21.根据权利要求20所述的通信系统，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第二开关中的每个，并且一旦断开所述第一开关中的每个，则随后断开所述第二开关中的一个，并且接通所述第一开关中的一个。
22.根据权利要求20所述的通信系统，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第一开关中的每个和所述第二开关中的每个，则随后断开所述第一开关中的一个和所述第二开关中的一个。
23.根据权利要求21所述的通信系统，其中，所述控制器具有一个或多个延时电路，所述一个或多个延时电路设置所述预先确定的时间段的时间长度。
24.根据权利要求20所述的通信系统，其中，
所述驱动电路通过接通所述第一开关中的每个，并且断开所述第二开关中的每个，将所述输出端子的电压设置为所述第一电压，
所述驱动电路通过接通所述第二开关中的每个，并且断开所述第一开关中的每个，将所述输出端子的所述电压设置为所述第二电压，以及
所述驱动电路通过接通所述第一开关中的一个且断开另一个，并且接通所述第二开关中的一个且断开另一个，将所述输出端子的所述电压设置为所述第三电压。
25.根据权利要求15所述的通信系统，其中，所述驱动电路具有：
第一开关，所述第一开关具有一端和另一端，所述一端被引导到第一电源，并且所述另一端被引导到所述输出端子，所述第一电源输出对应于所述第一电压的电压，以及
第二开关，所述第二开关具有一端和另一端，所述第二开关的所述一端被引导到第二电源，并且所述第二开关的所述另一端被引导到所述输出端子，所述第二电源输出对应于所述第二电压的电压。
26.根据权利要求25所述的通信系统，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦接通所述第二开关，并且断开所述第一开关，则随后断开所述第二开关。
27.根据权利要求25所述的通信系统，其中，在从所述第一电压到所述第三电压的电压转换的时候，在预先确定的时间段期间，所述控制器一旦分别接通所述第一开关和所述第二开关，则随后分别断开所述第一开关和所述第二开关。
28.根据权利要求25所述的通信系统，其中，
所述驱动电路通过接通所述第一开关并且断开所述第二开关，将所述输出端子的电压设置为所述第一电压，
所述驱动电路通过接通所述第二开关并且断开所述第一开关，将所述输出端子的电压设置为所述第二电压，以及
所述驱动电路通过断开所述第一开关和所述第二开关，经由一个或多个端接电阻器，将所述输出端子的电压为设置所述第三电压。
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