JP2009077099A - 信号送信機、信号受信機及び多重差動伝送システム - Google Patents
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Abstract
【課題】プリエンファシスの量を可変にするとともに、複数の出力端子の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる。
【解決手段】多重差動伝送システムにおいて、信号送信機10は差動ドライバ回路11〜13とプリエンファシス差動ドライバ回路14〜16とを備える。差動ドライバ回路11〜13はそれぞれ出力信号S11a〜S13aとその位相反転信号S11b〜S13bとを送信する。出力信号S11a〜S13aのうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、プリエンファシス差動ドライバ回路14〜16はそれぞれ各出力信号S11a〜S13aのパルスが変化するタイミングでそれぞれ出力信号S11a〜S13aの信号電圧に応じて決定されるプリエンファシス量を有するプリエンファシス出力信号SE14a〜SE16aを出力する。
【選択図】図1
【解決手段】多重差動伝送システムにおいて、信号送信機10は差動ドライバ回路11〜13とプリエンファシス差動ドライバ回路14〜16とを備える。差動ドライバ回路11〜13はそれぞれ出力信号S11a〜S13aとその位相反転信号S11b〜S13bとを送信する。出力信号S11a〜S13aのうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、プリエンファシス差動ドライバ回路14〜16はそれぞれ各出力信号S11a〜S13aのパルスが変化するタイミングでそれぞれ出力信号S11a〜S13aの信号電圧に応じて決定されるプリエンファシス量を有するプリエンファシス出力信号SE14a〜SE16aを出力する。
【選択図】図1
Description
本発明は、信号送信機、信号受信機及び多重差動伝送システムに関し、特に、3ビットのビット情報信号を3本の信号線からなる信号伝送路を介して差動伝送する多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機に関する。
近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにおいて、VGA(Video Graphics Array)からXGA(eXtended Graphics Array)へと高画質となるに従い、画像情報を転送する信号速度は高速化が進んでいる。そこで、高速デジタル・データ伝送の方法として、低振幅の差動伝送方法が用いられるようになった。この伝送方法は、1本の平衡ケーブル又はプリント基板上に形成された2本の信号線パターンを介して、互いに逆相で振幅の等しい信号を送る伝送方法である。特徴としては、低ノイズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野において導入が進んでいる。
しかしながら、高速データ伝送においては、伝送路における高周波成分の減衰が無視できなくなり、伝送距離が長くなるにしたがって信号が劣化することが問題となっていた。それに対して、高周波成分を送信機側で予め強調して送信するプリエンファシスを行うことが一般的である。特許文献1に開示された従来例に係る波形等価回路においては、2個のブリッジ形の差動スイッチ回路の一方をメインドライバ回路に、他方をプリエンファシス用ドライバとして使用し、差動出力端子を共有したドライバ回路を構成し、出力部抵抗を可変とすることにより、インピーダンスの関係式に従ってエンファサイズの振幅差ΔVを可変にする。
しかしながら、従来例に係る波形等価回路は、インピーダンスの関係式に従ってエンファサイズの振幅差ΔVを変化させるため、信号振幅が決まればプリエンファシスの量も一義的に決まり、プリエンファシスの量が実質的に可変にならないという問題点があった。
また、従来例に係る波形等価回路を複数の信号を合成して多重化する多重差動伝送に適用した場合、合成後の伝送波形において正側のプリエンファシスと負側のプリエンファシスとが加算されて相殺され、プリエンファシスの効果が持続しないという問題点があった。
本発明の目的は以上の問題点を解決し、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる波形等価機能を有する多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機を提供することにある。
第1の発明に係る信号送信機は、信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第1、第2及び第3の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、第1のビット情報信号に応答して、第1出力信号と、上記第1出力信号の位相反転信号である反転第1出力信号とを送信する第1の差動ドライバ回路と、第2のビット情報信号に応答して、第2出力信号と、上記第2出力信号の位相反転信号である反転第2出力信号とを送信する第2の差動ドライバ回路と、第3のビット情報信号に応答して、第3出力信号と、上記第3出力信号の位相反転信号である反転第3出力信号とを送信する第3の差動ドライバ回路と、前記第1のビット情報信号に基づいて発生される第1のプリエンファシス信号に応答して、前記第1出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第1プリエンファシス出力信号と、上記第1プリエンファシス出力信号の位相反転信号である反転第1プリエンファシス出力信号とを送信する第1のプリエンファシス差動ドライバ回路と、前記第2のビット情報信号に基づいて発生される第2のプリエンファシス信号に応答して、前記第2出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第2プリエンファシス出力信号と、上記第2プリエンファシス出力信号の位相反転信号である反転第2プリエンファシス出力信号とを送信する第2のプリエンファシス差動ドライバ回路と、前記第3のビット情報信号に基づいて発生される第3のプリエンファシス信号に応答して、前記第3出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第3プリエンファシス出力信号と、上記第3プリエンファシス出力信号の位相反転信号である反転第3プリエンファシス出力信号とを送信する第3のプリエンファシス差動ドライバ回路とを備え、上記第1出力信号と上記第1プリエンファシス出力信号とを合成した信号と、上記反転第3出力信号と上記反転第3プリエンファシス出力信号とを合成した信号とを合成して第1の信号線に送信し、上記第2出力信号と上記第2プリエンファシス出力信号とを合成した信号と、上記反転第1出力信号と上記反転第1プリエンファシス出力信号とを合成した信号とを合成して第2の信号線に送信し、上記第3出力信号と上記第3プリエンファシス出力信号とを合成した信号と上記反転第2出力信号と上記反転第2プリエンファシス出力信号とを合成した信号とを合成して第1の信号線に送信し、第1出力信号、第2出力信号及び第3出力信号のうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、前記第1、第2及び第3のプリエンファシス差動ドライバ回路は、それぞれ前記第1、第2及び第3の差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じてそれぞれ決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする信号送信機。
上記信号送信機において、前記第1、第2及び第3のプリエンファシス差動ドライバ回路は、それぞれ前記第1、第2及び第3の差動ドライバ回路からの各出力信号のパルスが変化する直前で、当該各出力信号の信号電圧に応じて決定されかつ当該出力信号のパルスと正負が異なるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする。
第2の発明に係る信号受信機は、上記信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第1、第2及び第3の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、上記第1の信号線と上記第2の信号線との間に接続された第1の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第1のビット情報信号として出力する第1の差動レシーバと、上記第2の信号線と上記第3の信号線との間に接続された第2の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第2のビット情報信号として出力する第2の差動レシーバと、上記第3の信号線と上記第1の信号線との間に接続された第3の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第3のビット情報信号として出力する第3の差動レシーバとを備えたことを特徴とする。
第3の発明に係る多重差動伝送システムは、上記信号送信機と上記信号受信機とを備えたことを特徴とする。
本発明に係る信号送信機、信号受信機及び多重差動伝送システムによれば、各差動ドライバ回路が出力する出力信号のうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路は、それぞれ各差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力するので、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させることができる。
以下、本発明に係る一実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
実施形態.
図1は本発明の一実施形態に係る多重差動伝送システムの構成を示すブロック図である。図1において、本実施形態に係る多重差動伝送システムは、信号送信機10と信号受信機20とが信号伝送路30を介して接続されて構成される。
図1は本発明の一実施形態に係る多重差動伝送システムの構成を示すブロック図である。図1において、本実施形態に係る多重差動伝送システムは、信号送信機10と信号受信機20とが信号伝送路30を介して接続されて構成される。
信号送信機10は、
(a)ハイレベル又はローレベルを有するビット情報信号B1及びその反転信号/B1に応答して、第1出力信号S11aとその位相反転信号である反転第1出力信号S11bを出力する差動ドライバ回路11と、
(b)ハイレベル又はローレベルを有するビット情報信号B2及びその反転信号/B2に応答して、第2出力信号S12aとその位相反転信号である反転第2出力信号S12bを出力する差動ドライバ回路12と、
(c)ハイレベル又はローレベルを有するビット情報信号B3及びその反転信号/B3に応答して、第3出力信号S13aとその位相反転信号である反転第3出力信号S13bを出力する差動ドライバ回路13と、
(d)ハイレベル又はローレベルを有するプリエンファシス信号E1及びその反転信号/E1に応答して、第1出力信号S11aの信号電圧に比例するプリエンファシス量を有する第1プリエンファシス出力信号SE14aとその位相反転信号である反転第1プリエンファシス出力信号SE14bを出力するプリエンファシス差動ドライバ回路14と、
(e)ハイレベル又はローレベルを有するプリエンファシス信号E2及びその反転信号/E2に応答して、第2出力信号S12aの信号電圧に比例するプリエンファシス量を有する第2プリエンファシス出力信号SE15aとその位相反転信号である反転第2プリエンファシス出力信号SE15bを出力するプリエンファシス差動ドライバ回路15と、
(f)ハイレベル又はローレベルを有するプリエンファシス信号E3及びその反転信号/E3に応答して、第3出力信号S13aの信号電圧に比例するプリエンファシス量を有する第3プリエンファシス出力信号SE16aとその位相反転信号である反転第3プリエンファシス出力信号SE16bを出力するプリエンファシス差動ドライバ回路16とを備える。
(a)ハイレベル又はローレベルを有するビット情報信号B1及びその反転信号/B1に応答して、第1出力信号S11aとその位相反転信号である反転第1出力信号S11bを出力する差動ドライバ回路11と、
(b)ハイレベル又はローレベルを有するビット情報信号B2及びその反転信号/B2に応答して、第2出力信号S12aとその位相反転信号である反転第2出力信号S12bを出力する差動ドライバ回路12と、
(c)ハイレベル又はローレベルを有するビット情報信号B3及びその反転信号/B3に応答して、第3出力信号S13aとその位相反転信号である反転第3出力信号S13bを出力する差動ドライバ回路13と、
(d)ハイレベル又はローレベルを有するプリエンファシス信号E1及びその反転信号/E1に応答して、第1出力信号S11aの信号電圧に比例するプリエンファシス量を有する第1プリエンファシス出力信号SE14aとその位相反転信号である反転第1プリエンファシス出力信号SE14bを出力するプリエンファシス差動ドライバ回路14と、
(e)ハイレベル又はローレベルを有するプリエンファシス信号E2及びその反転信号/E2に応答して、第2出力信号S12aの信号電圧に比例するプリエンファシス量を有する第2プリエンファシス出力信号SE15aとその位相反転信号である反転第2プリエンファシス出力信号SE15bを出力するプリエンファシス差動ドライバ回路15と、
(f)ハイレベル又はローレベルを有するプリエンファシス信号E3及びその反転信号/E3に応答して、第3出力信号S13aの信号電圧に比例するプリエンファシス量を有する第3プリエンファシス出力信号SE16aとその位相反転信号である反転第3プリエンファシス出力信号SE16bを出力するプリエンファシス差動ドライバ回路16とを備える。
なお、各プリエンファシス信号E1,E2,E3は、各ビット情報信号B1,B2,B3に対して反転されかつ強調パルスの幅に対応する所定時間だけ先行して出力されるように図示しないコントローラにより制御される。具体的には、例えば、各プリエンファシス信号E1,E2,E3を強調パルスの幅に対応する所定時間だけ遅延させるための遅延回路と、遅延させた各プリエンファシス信号E1,E2,E3を反転するためのインバータとを備えることにより各ビット情報信号B1,B2,B3を生成する。
差動ドライバ回路11は、電源電圧Vdd1及び−Vdd1の間に互いに直列に接続されたMOSトランジスタ11a及び11bと、電源電圧Vdd1及び−Vdd1の間に互いに直列に接続されたMOSトランジスタ11c及び11dと、MOSトランジスタ11a及び11bの接続点と信号伝送路30との間に接続された抵抗11eと、MOSトランジスタ11c及び11dの接続点と信号伝送路30との間に接続された抵抗11fとを備えて構成される。MOSトランジスタ11a及び11bは、ビット情報信号B1によってオンオフを制御され、MOSトランジスタ11c及び11dは、ビット情報信号B1の反転信号/B1によってオンオフを制御される。なお、差動ドライバ回路12は差動ドライバ回路11と同様に構成され、差動ドライバ回路13は、電源電圧Vdd1及び−Vdd1に代えて電源電圧Vdd2及び−Vdd2に接続される点を除いて、差動ドライバ回路11と同様に構成される。また、プリエンファシス差動ドライバ回路14,15は、電源電圧Vdd1及び−Vdd1に代えて電源電圧Vdd3及び−Vdd3に接続される点を除いて、差動ドライバ回路11と同様に構成される。プリエンファシス差動ドライバ回路16は、電源電圧Vdd1及び−Vdd1に代えて電源電圧Vdd2よりも大きい電源電圧Vdd4及び−Vdd4に接続される点を除いて、差動ドライバ回路11と同様に構成される。電源電圧Vdd1,Vdd2,Vdd3,Vdd4の間には、次式(1)〜(3)の関係が成り立つ。
[数1]
|Vdd1|<|Vdd2| (1)
|Vdd1|<|Vdd2| (1)
[数2]
|Vdd3|>|Vdd1| (2)
|Vdd3|>|Vdd1| (2)
[数3]
|Vdd4|>|Vdd2| (3)
|Vdd4|>|Vdd2| (3)
信号伝送路30は信号線31,32,33により構成される。ここで、まず、差動ドライバ回路11からの第1出力信号S11aとプリエンファシス差動ドライバ回路14からの第1プリエンファシス出力信号SE14aとが合成された信号(信号S21a)と、差動ドライバ回路13からの反転第3出力信号S13bとプリエンファシス差動ドライバ回路16からの反転第3プリエンファシス出力信号SE16bとが合成された信号(信号S23b)とが合成された後、多重化信号S31として信号線31に送出される。また、差動ドライバ回路12からの第2出力信号S12aとプリエンファシス差動ドライバ回路15からの第2プリエンファシス出力信号SE15aとが合成された信号(信号S22a)と、差動ドライバ回路11からの反転第1出力信号S11bとプリエンファシス差動ドライバ回路14からの反転第1プリエンファシス出力信号SE14bとが合成された信号(信号S21b)とが合成された後、多重化信号S32として信号線32に送出される。さらに、差動ドライバ回路13からの第3出力信号S13aとプリエンファシス差動ドライバ回路16からの第3プリエンファシス出力信号SE16aとが合成された信号(信号S23a)と、差動ドライバ回路12からの反転第2出力信号S12bとプリエンファシス差動ドライバ回路15からの反転第2プリエンファシス出力信号SE15bとが合成された信号(信号S22b)とが合成された後、多重化信号S33として信号線33に送出される。
信号受信機20は、それぞれビット情報判定器(終端電圧V1,V2,V3が負であるか否かを判断するコンパレータで構成される。)である3個の差動レシーバ21,22,23と、それぞれ抵抗値R1,R2,R3を有する3個の終端抵抗41,42,43とを備えて構成される。信号線31と信号線32の間に終端抵抗41が接続され、当該終端抵抗41に流れる電流の方向又は終端抵抗41に発生する終端電圧V1の極性は差動レシーバ21により検出される。また、信号線32と信号線33の間に終端抵抗42が接続され、当該終端抵抗42に流れる電流の方向又は終端抵抗42に発生する終端電圧V2の極性は差動レシーバ22により検出される。さらに、信号線33と信号線31の間に終端抵抗43が接続され、当該終端抵抗43に流れる電流の方向又は終端抵抗43に発生する終端電圧V3の極性は差動レシーバ23により検出される。
差動ドライバ回路11,12の各出力信号の絶対値をVd1とし、差動ドライバ回路13の出力信号の2値信号電圧の絶対値をVd2とすると、本実施形態に係る設定条件(Vd2>Vd1(例えば、Vd1=1[V];Vd2=1.5[V]のとき)においては、ビット情報信号000、111とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。
(1)|Vd2|≠|Vd1|:Vd2=Vd1のとき、ビット情報信号000,111を送ると各信号線間電位差が0になり判定不可となるため。
(2)|Vd2|≠|3Vd1|:Vd2=3Vd1のとき、ビット情報信号010,l011,100,101を送ると各信号線間電位差に0が発生し判定不可となるため。
(1)|Vd2|≠|Vd1|:Vd2=Vd1のとき、ビット情報信号000,111を送ると各信号線間電位差が0になり判定不可となるため。
(2)|Vd2|≠|3Vd1|:Vd2=3Vd1のとき、ビット情報信号010,l011,100,101を送ると各信号線間電位差に0が発生し判定不可となるため。
以下、ビット「0」を送るとき、差動ドライバ回路11,12のビット情報信号B1及びB2に−1V、その反転信号/B1及び/B2に+1Vを印加し、差動ドライバ回路13のビット情報信号B3には−1.5V、その反転信号/B3には+1.5Vを印加し、ビット「1」を送るとき、差動ドライバ回路11,12のビット情報信号B1及びB2に+1V、その反転信号/B1及び/B2に−1Vを印加し、差動ドライバ回路13のビット情報信号B3には+1.5V、その反転信号/B3には−1.5Vを印加するものとし、一度に3ビット分のデータを伝送する場合について説明する。
図2は、図1の多重差動伝送システムにおいて伝送されるビット情報信号B1,B2,B3のビット列の一例を示す図である。また、図3は図2のビット列を伝送するときの図1の差動ドライバ回路11,12,13の各出力信号S21a,S22a,S23aを示す波形図である。図3において、横軸は時刻を示し、縦軸は信号電圧を示す。図3に示すように、各出力信号S21a,S22a,S23aは、プリエンファシス差動ドライバ回路14,15,16からの各プリエンファシス出力信号SE14a,SE15a,SE16aによって、それぞれ差動ドライバ回路11,12,13の各出力信号S11a,S12a,S13aの信号電圧に応じたプリエンファシス量だけ強調されている。具体的には、例えば、プリエンファシス差動ドライバ回路14,15,16は、それぞれ出力信号S11a,S12a,S13aのパルスの変化の直前で、各パルスの変化方向と正負が異なりかつ各出力信号S11a,S12a,S13aの信号電圧の20%に相当するプリエンファシス量を有する各プリエンファシス出力信号SE14a,SE15a,SE16aを出力する。各出力信号S11a,S12a,S13aの信号電圧に対する各プリエンファシス量の割合は、例えばプリエンファシス差動ドライバ回路14,15,16内の抵抗11e及び11fの値を変更することによって変更することができる。
図4は図2のビット列を伝送するときの図1の信号伝送路30における各多重化信号S31,S32,S33を示す波形図である。図4に示すように、差動ドライバ回路11,12,13の各出力信号S11a,S12a,S13aの信号電圧に応じて付加されるプリエンファシス量が異なるため、合成後の伝送波形である多重化信号S31,S32,S33においても追加された強調パルスが維持され、プリエンファシスの効果が持続する。従って、高速データ伝送において、伝送路での個々の出力波形の高周波成分の減衰を補償することができ、結果として良好な信号伝送を行うことができる。
以上説明したように、本実施形態に係る多重差動伝送システムによれば、各差動ドライバ回路11,12,13が出力する出力信号S11a,S12a,S13aのうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路14,15,16は、それぞれ各差動ドライバ回路11,12,13からの各出力信号S11a,S12a,S13aのパルスが変化するタイミングで、当該各出力信号S11a,S12a,S13aの信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号SE14a,SE15a,SE16aを出力するので、プリエンファシスの量を可変にするとともに、複数の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させることができる。
なお、本実施形態において、プリエンファシス差動ドライバ回路14,15,16は、各出力信号S11a,S12a,S13aのパルスの変化の直前で、各パルスの変化方向と正負が異なる各プリエンファシス出力信号SE14a,SE15a,SE16aを出力した。しかしながら、本発明はこれに限らず、プリエンファシス差動ドライバ回路14,15,16は、各出力信号S11a,S12a,S13aのパルスの変化の直後で、各パルスの変化方向と正負が同一である各プリエンファシス出力信号SE14a,SE15a,SE16aを出力してもよい。その場合、各プリエンファシス信号E1,E2,E3が各ビット情報信号B1,B2,B3に対して反転しかつ強調パルスの幅に対応する所定時間だけ先行するように制御されることに代えて、各プリエンファシス信号E1,E2,E3が各ビット情報信号B1,B2,B3に対して反転せずかつ強調パルスの幅に対応する所定時間だけ遅延されるように制御される。
また、差動ドライバ回路11,12の各出力信号の絶対値をVd1とし、差動ドライバ回路13の出力信号の2値信号電圧の絶対値をVd2としたが、本発明はこれに限らず、差動ドライバ回路11,12,13の各出力信号の絶対値が異なるように設定されてもよい。
以上詳述したように、本発明に係る差動伝送装置によれば、各差動ドライバ回路が出力する出力信号のうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、各プリエンファシス差動ドライバ回路は、それぞれ各差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じて決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力するので、プリエンファシスの量を可変にするとともに、複数の出力端子の信号を合成して多重化する多重差動伝送において、合成後の伝送波形においてもプリエンファシスの効果を持続させる。
本発明は、例えばフラットディスプレイパネル等において画像情報を伝送するための差動伝送装置として利用することができる。
10…信号送信機、
11,12,13…差動ドライバ回路、
14,15,16…プリエンファシス差動ドライバ回路、
20…信号受信機、
21,22,23…差動レシーバ、
30…信号伝送路、
31,32,33…信号線、
41,42,43…終端抵抗。
11,12,13…差動ドライバ回路、
14,15,16…プリエンファシス差動ドライバ回路、
20…信号受信機、
21,22,23…差動レシーバ、
30…信号伝送路、
31,32,33…信号線、
41,42,43…終端抵抗。
Claims (4)
- 信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第1、第2及び第3の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、
第1のビット情報信号に応答して、第1出力信号と、上記第1出力信号の位相反転信号である反転第1出力信号とを送信する第1の差動ドライバ回路と、
第2のビット情報信号に応答して、第2出力信号と、上記第2出力信号の位相反転信号である反転第2出力信号とを送信する第2の差動ドライバ回路と、
第3のビット情報信号に応答して、第3出力信号と、上記第3出力信号の位相反転信号である反転第3出力信号とを送信する第3の差動ドライバ回路と、
前記第1のビット情報信号に基づいて発生される第1のプリエンファシス信号に応答して、前記第1出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第1プリエンファシス出力信号と、上記第1プリエンファシス出力信号の位相反転信号である反転第1プリエンファシス出力信号とを送信する第1のプリエンファシス差動ドライバ回路と、
前記第2のビット情報信号に基づいて発生される第2のプリエンファシス信号に応答して、前記第2出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第2プリエンファシス出力信号と、上記第2プリエンファシス出力信号の位相反転信号である反転第2プリエンファシス出力信号とを送信する第2のプリエンファシス差動ドライバ回路と、
前記第3のビット情報信号に基づいて発生される第3のプリエンファシス信号に応答して、前記第3出力信号の信号電圧に応じて決定されるプリエンファシス量を有する第3プリエンファシス出力信号と、上記第3プリエンファシス出力信号の位相反転信号である反転第3プリエンファシス出力信号とを送信する第3のプリエンファシス差動ドライバ回路とを備え、
上記第1出力信号と上記第1プリエンファシス出力信号とを合成した信号と、上記反転第3出力信号と上記反転第3プリエンファシス出力信号とを合成した信号とを合成して第1の信号線に送信し、上記第2出力信号と上記第2プリエンファシス出力信号とを合成した信号と、上記反転第1出力信号と上記反転第1プリエンファシス出力信号とを合成した信号とを合成して第2の信号線に送信し、上記第3出力信号と上記第3プリエンファシス出力信号とを合成した信号と上記反転第2出力信号と上記反転第2プリエンファシス出力信号とを合成した信号とを合成して第1の信号線に送信し、
第1出力信号、第2出力信号及び第3出力信号のうち少なくとも1つの出力信号の振幅が他の出力信号の振幅と異なり、
前記第1、第2及び第3のプリエンファシス差動ドライバ回路は、それぞれ前記第1、第2及び第3の差動ドライバ回路からの各出力信号のパルスが変化するタイミングで、当該各出力信号の信号電圧に応じてそれぞれ決定されるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする信号送信機。 - 前記第1、第2及び第3のプリエンファシス差動ドライバ回路は、それぞれ前記第1、第2及び第3の差動ドライバ回路からの各出力信号のパルスが変化する直前で、当該各出力信号の信号電圧に応じて決定されかつ当該出力信号のパルスと正負が異なるプリエンファシス量を有する各プリエンファシス出力信号を出力することを特徴とする請求項1記載の信号送信機。
- 請求項1又は2記載の信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第1、第2及び第3の信号線からなる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、
上記第1の信号線と上記第2の信号線との間に接続された第1の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第1のビット情報信号として出力する第1の差動レシーバと、
上記第2の信号線と上記第3の信号線との間に接続された第2の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第2のビット情報信号として出力する第2の差動レシーバと、
上記第3の信号線と上記第1の信号線との間に接続された第3の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第3のビット情報信号として出力する第3の差動レシーバとを備えたことを特徴とする信号受信機。 - 請求項1又は2記載の信号送信機と、
請求項3記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。
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