TW201541910A - 發訊裝置及通訊系統 - Google Patents

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TW201541910A
TW201541910A TW104105928A TW104105928A TW201541910A TW 201541910 A TW201541910 A TW 201541910A TW 104105928 A TW104105928 A TW 104105928A TW 104105928 A TW104105928 A TW 104105928A TW 201541910 A TW201541910 A TW 201541910A
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Abstract

本發明之發訊裝置包含：輸出端子；驅動器部，其係使輸出端子之電壓於複數個電壓之間轉換；及控制部，其係以使複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制驅動器部。

Description

發訊裝置及通訊系統
本發明係關於一種發訊信號之發訊裝置、及具備如此之發訊裝置之通訊系統。
伴隨近年之電子機器之高功能化及多功能化，而於電子機器中，裝載有半導體晶片、感測器、顯示器件等各種器件。於該等器件間，進行較多之資料之交換，且其資料量相應於電子機器之高功能化及多功能化而增多。
關於進行更多資料之交換之方法，已揭示有各種技術。例如，於專利文獻1、2中，揭示有利用3個電壓位準進行資料之交換之通訊系統。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特表2011-517159號公報
[專利文獻2]日本專利特表2010-520715號公報
且說，通訊系統一般而言期待通訊品質較高，且期待進一步之通訊品質之提昇。
因而，較理想為提供一種可使通訊品質提昇之發訊裝置及通訊系統。
本發明之一實施形態中之發訊裝置係包括輸出端子、驅動器部、及控制部。驅動器部係使輸出端子之電壓於複數個電壓之間轉換者。控制部係以使複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制驅動器部。
本發明之一實施形態中之通訊系統係包括發訊裝置、及接收裝置。發訊裝置具有輸出端子、驅動器部、及控制部。驅動器部係使輸出端子之電壓於複數個電壓之間轉換者。控制部係以使複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制驅動器部。
於本發明之一實施形態中之發訊裝置及通訊系統中，輸出端子之電壓於複數個電壓之間進行轉換。此時，以一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式進行控制。
根據本發明之一實施形態中之發訊裝置及通訊系統，設為使一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲，因此，可提昇通訊品質。再者，此處記載之效果並非被限定者，亦可具有本發明中記載之任一效果。
1、3、4‧‧‧通訊系統
9A~9C‧‧‧傳輸線路
10‧‧‧發訊裝置
11、11A、11B、11C、 11R、14、15、16‧‧‧發訊部
13‧‧‧驅動器部
20、20R‧‧‧控制部
21‧‧‧延遲電路(td1)
22‧‧‧延遲電路(td1)
23‧‧‧延遲電路(td2)
24、25‧‧‧邏輯電路
26~28‧‧‧邏輯積電路
29‧‧‧控制部
30、40、50‧‧‧驅動器電路
31、34、35、41、44、 45、51、54、55‧‧‧電阻元件
32、33、42、43、52、53‧‧‧電晶體
60‧‧‧控制部
61‧‧‧延遲電路(td1)
62‧‧‧延遲電路(td1)
63‧‧‧延遲電路(td2)
64‧‧‧延遲量設定部
71A、71B、71C‧‧‧發訊部
80‧‧‧發訊裝置
81、81A、81B、81C‧‧‧發訊部
84‧‧‧發訊部
91‧‧‧延遲電路(td11)
92‧‧‧延遲電路(td11)
93‧‧‧延遲電路(td11)
94‧‧‧邏輯電路
95、96‧‧‧選擇器
99‧‧‧控制部
100‧‧‧接收裝置
101A~101C‧‧‧電阻元件
102A~102C‧‧‧放大器
110‧‧‧接收裝置
111‧‧‧檢測部
120‧‧‧發訊裝置
121、121A、121B、121C、124‧‧‧發訊部
130‧‧‧控制部
131‧‧‧延遲電路(td21)
132‧‧‧延遲電路(td21)
133‧‧‧延遲電路(td22)
134‧‧‧邏輯電路
135、136‧‧‧邏輯和電路
300‧‧‧智慧型手機
310‧‧‧應用處理機
311‧‧‧CPU(中央處理單元)
312‧‧‧記憶體控制部
313‧‧‧電源控制部
314‧‧‧外部介面
315‧‧‧GPU(圖形處理單元)
316‧‧‧媒體處理部
317‧‧‧顯示器控制部
318‧‧‧MIPI(行動產業處理器介面)介面
319‧‧‧系統匯流排
410‧‧‧影像感測器
411‧‧‧感測器部
412‧‧‧ISP(影像訊號處理器)
413‧‧‧JPEG(聯合圖像專家小組)編碼器
414‧‧‧CPU(中央處理單元)
415‧‧‧RAM(隨機存取記憶體)
416‧‧‧ROM(唯讀記憶體)
417‧‧‧電源控制部
418‧‧‧I2C(Inter-Integrated Circuit，內部整合電路)介面
419‧‧‧MIPI(行動產業處理器介面)介面
420‧‧‧系統匯流排
501‧‧‧記憶體
502‧‧‧無線通訊部
503‧‧‧影像感測器
504‧‧‧顯示器
CTL1~CTL3‧‧‧延遲控制信號
DET‧‧‧信號
E1、E2、ER1、ER2‧‧‧眼高
Iin、I1~I8‧‧‧電流
J‧‧‧抖動
t1~t6、t21~t24、t41~ t43、t45、t52~t54、t56、t61、t62、t73、t74、t76、t83、t84、t91 ~t93、t103~t105‧‧‧時序
td1、td2、td11、td12、td21、td22‧‧‧延遲量
TinA、TinB、TinC‧‧‧輸入端子
Thm、Thl、Tlh、Tlm、Tml、Tmh‧‧‧轉換
SIG、SIGA、SIGB、SIGC‧‧‧控制信號
t11~t13‧‧‧開始時序
Tout‧‧‧輸出端子
UP、DN、MM、UPA、DNA、MMA、UPB、DNB、MMB、UPC、DNC、MMC‧‧‧控制信號
UP、DN、UP1、DN1、UP2、DN2、UP3、DN3、UP4、DN4、MM1、MM2、Mflag‧‧‧信號
P‧‧‧時間
VH‧‧‧高位準電
VM‧‧‧中位準電
VL‧‧‧低位準電
V1‧‧‧電壓
圖1係表示本發明之實施形態之通訊系統之一構成例之方塊圖。
圖2係表示第1實施形態之發訊部之一構成例之方塊圖。
圖3係表示圖2所示之驅動器部之一構成例之電路圖。
圖4係表示圖2所示之發訊部之一動作例之表格。
圖5係表示圖1所示之接收裝置之一構成例之電路圖。
圖6係表示圖1所示之接收裝置之一動作例之說明圖。
圖7(A)-(H)係表示圖2所示之發訊部之一動作例之時序波形圖。
圖8A係表示圖3所示之驅動器部之一動作例之說明圖。
圖8B係表示圖3所示之驅動器部之其他動作例之說明圖。
圖8C係表示圖3所示之驅動器部之其他動作例之說明圖。
圖9(A)-(D)係表示圖2所示之發訊部之一動作例之說明圖。
圖10係表示圖2所示之發訊部之一動作例之眼圖。
圖11係表示比較例之發訊部之一構成例之方塊圖。
圖12(A)-(E)係表示圖11所示之發訊部之一動作例之時序波形圖。
圖13(A)-(D)係表示圖11所示之發訊部之一動作例之說明圖。
圖14係表示圖11所示之發訊部之一動作例之眼圖。
圖15係表示第1實施形態之變化例之發訊部之一構成例之方塊圖。
圖16係表示圖15所示之驅動器電路之一構成例之電路圖。
圖17(A)-(G)係表示圖15所示之發訊部之一動作例之時序波形圖。
圖18A係表示圖16所示之驅動器電路之一動作例之說明圖。
圖18B係表示圖16所示之驅動器電路之其他動作例之說明圖。
圖18C係表示圖16所示之驅動器電路之其他動作例之說明圖。
圖19係表示第1實施形態之其他變化例之發訊部之一構成例之方塊圖。
圖20係表示第1實施形態之其他變化例之發訊部之一構成例之方塊圖。
圖21係表示第1實施形態之其他變化例之通訊系統之一構成例之方塊圖。
圖22係表示第2實施形態之發訊部之一構成例之方塊圖。
圖23(A)-(H)係表示圖22所示之發訊部之一動作例之時序波形圖。
圖24(A)-(D)係表示圖22所示之發訊部之一動作例之說明圖。
圖25係表示第2實施形態之變化例之發訊部之一構成例之方塊圖。
圖26(A)-(G)係表示圖25所示之發訊部之一動作例之時序波形圖。
圖27係表示第3實施形態之發訊部之一構成例之方塊圖。
圖28(A)-(I)係表示圖27所示之發訊部之一動作例之時序波形圖。
圖29係表示圖27所示之驅動器部之一動作例之說明圖。
圖30(A)-(D)係表示圖27所示之發訊部之一動作例之說明圖。
圖31係表示第3實施形態之變化例之發訊部之一構成例之方塊圖。
圖32(A)-(H)係表示圖31所示之發訊部之一動作例之時序波形圖。
圖33係表示適用實施形態之發訊裝置之智慧型手機之外觀構成之立體圖。
圖34係表示適用實施形態之發訊裝置之應用處理機之一構成例之方塊圖。
圖35係表示適用實施形態之發訊裝置之影像感測器之一構成例之方塊圖。
以下，對於本發明之實施形態，參照圖式詳細地進行說明。再者，說明係以如下之順序進行。
1.第1實施形態 2.第2實施形態 3.第3實施形態 4.適用例 <1.第1實施形態> [構成例]
圖1係表示適用第1實施形態之發訊裝置之通訊系統之一構成例者。通訊系統1係使用具有3個電壓位準之信號進行通訊者。通訊系統1具備發訊裝置10、及接收裝置100。
發訊裝置10具有發訊部11A、11B、11C。發訊部11A係基於控制信號UPA、DNA、MMA產生信號SIGA，且經由傳輸線路9A將該信號SIGA發訊至接收裝置100。同樣地，發訊部11B係基於控制信號UPB、DNB、MMB產生信號SIGB，且經由傳輸線路9B將該信號SIGB發訊至接收裝置100，發訊部11C係基於控制信號UPC、DNC、MMC產生信號SIGC，且經由傳輸線路9C將該信號SIGC發訊至接收裝置100。傳輸線路9A~9C之特性阻抗於該例中為50[Ω]。
再者，以下，適當地使用發訊部11作為表示發訊部11A、11B、11C中之任意一個發訊部者。同樣地，適當地使用控制信號UP作為表示控制信號UPA、UPB、UPC中之任意一個控制信號者，適當地使用控制信號DN作為表示控制信號DNA、DNB、DNC中之任意一個控制信號者，適當地使用控制信號MM作為表示控制信號MMA、MMB、MMC中之任意一個控制信號者，適當地使用信號SIG作為表示控制信號SIGA、SIGB、SIGC中之任意一個控制信號者。
圖2係表示發訊部11之一構成例者。發訊部11具有控制部20、及驅動器部13。
控制部20係基於控制信號UP、DN、MM，產生信號UP2、DN2、UP3、DN3者。控制部20具有延遲電路21~23、邏輯電路24、25、及邏輯積電路26~28。
延遲電路21係將控制信號UP以延遲量td1延遲，且作為信號UP1輸出。延遲電路22係將控制信號DN以延遲量td1延遲，且作為信號 DN1輸出。即，延遲電路21之延遲量與延遲電路22之延遲量相同。延遲電路23係將控制信號MM以延遲量td2延遲，且作為信號MM1輸出。延遲電路23之延遲量td2大於延遲電路21、22之延遲量td1(td2>td1)。該等延遲電路21~23之各延遲量係如下所述地設定信號SIG之各轉換之開始時序者。
邏輯積電路26係求出控制信號MM與信號MM1之邏輯積，且作為信號Mflag輸出。邏輯電路24係求出信號UP1之反轉信號與信號Mflag之反及，且作為信號UP2輸出。邏輯電路25係求出信號DN1之反轉信號與信號Mflag之反及，且作為信號DN2輸出。邏輯積電路27係求出信號UP1與信號Mflag之邏輯積，且作為信號UP3輸出。邏輯積電路28係求出信號DN1與信號Mflag之邏輯積，且作為信號DN3輸出。
驅動器部13係基於信號UP2、DN2、UP3、DN3，產生信號SIG。驅動器部13具有驅動器電路30、40。對驅動器電路30之正輸入端子輸入信號UP2，且對負輸入端子輸入信號DN2，輸出端子係連接於驅動器電路40之輸出端子，並且連接於發訊部11之輸出端子Tout。對驅動器電路40之正輸入端子輸入信號UP3，且對負輸入端子輸入信號DN3，輸出端子係連接於驅動器電路30之輸出端子，並且連接於輸出端子Tout。
圖3係表示驅動器部13之一構成例者。驅動器電路30具有電晶體32、33、及電阻元件31、34、35。電晶體32、33於該例中為N通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型之FET(Field Effect Transistor，場效電晶體)。電晶體32之閘極係對應於驅動器電路30之正輸入端子，且被供給信號UP2，源極係連接於電阻元件31之一端，汲極係連接於電晶體33之汲極，並且連接於電阻元件35之一端。電晶體33之閘極係對應於驅動器電路30之負輸入端子，且被供給信號DN2，源極係連接於電阻元件34之一端，汲極係連接於電晶體32 之汲極，並且連接於電阻元件35之一端。電阻元件31之一端係連接於電晶體32之源極，且另一端中被供給電壓V1。電壓V1為例如400[mV]。電阻元件34之一端係連接於電晶體33之源極，且另一端接地。電阻元件35之一端係連接於電晶體32、33之汲極，另一端對應於驅動器電路30之輸出端子，且連接於輸出端子Tout。於該例中，電阻元件31之電阻值、電晶體32之接通電阻之電阻值及電阻元件35之電阻值之和為100[Ω]左右，同樣地，電阻元件34之電阻值、電晶體33之接通電阻之電阻值及電阻元件35之電阻值之和於該例中為100[Ω]左右。
驅動器電路40係與驅動器電路30同樣地具有電晶體42、43、及電阻元件41、44、45。電晶體42、43於該例中為N通道MOS型之FET。電晶體42之閘極係對應於驅動器電路40之正輸入端子，且被供給信號UP3，源極係連接於電阻元件41之一端，汲極係連接於電晶體43之汲極，並且連接於電阻元件45之一端。電晶體43之閘極係對應於驅動器電路40之負輸入端子，且被供給信號DN3，源極係連接於電阻元件44之一端，汲極係連接於電晶體42之汲極，並且連接於電阻元件45之一端。電阻元件41之一端係連接於電晶體42之源極，且另一端中被供給電壓V1。電阻元件44之一端係連接於電晶體43之源極，且另一端接地。電阻元件45之一端係連接於電晶體42、43之汲極，另一端係對應於驅動器電路40之輸出端子，且連接於輸出端子Tout。於該例中，電阻元件41之電阻值、電晶體42之接通電阻之電阻值及電阻元件45之電阻值之和為100[Ω]左右，同樣地，電阻元件44之電阻值、電晶體43之接通電阻之電阻值及電阻元件45之電阻值之和於該例中為100[Ω]左右。
以此方式，將驅動器電路30之輸出端子與驅動器電路40之輸出端子相互地連接。繼而，如下所述，於發訊部11中，與信號SIG之電壓位準無關地4個電晶體32、33、42、43中之2個電晶體均成為接通狀 態。藉此，發訊部11可將輸出阻抗設為50[Ω]左右，從而可易於實現阻抗匹配。
圖4係表示發訊部11之輸入輸出特性者。如圖4所示，於控制信號UP、MM為「1」，且控制信號DN為「0」之情形時，信號SIG成為高位準電壓VH。又，於控制信號DN、MM為「1」，且控制信號UP為「0」之情形時，信號SIG成為低位準電壓VL。又，於控制信號MM為「0」之情形時，與控制信號UP、DN無關地信號SIG成為中位準電壓VM。即，控制信號MM係控制是否將信號SIG設為中位準電壓VM之信號，發訊部11係於控制信號MM為「0」之情形時，將信號SIG設定為中位準電壓VM。繼而，發訊部11係於控制信號MM為「1」之情形時，根據控制信號UP、DN，將信號SIG設定為高位準電壓VH或低位準電壓VL。
以此方式，發訊部11A~11C之各者將3個電壓位準(高位準電壓VH、低位準電壓VL、及中位準電壓VM)中之任一個輸出。此時，於發訊裝置10中，3個發訊部11A~11C將相互不同之電壓位準輸出。即，信號SIGA、SIGB、SIGC之電壓位準變得相互不同。
圖5係表示接收裝置100之一構成例者。接收裝置100係接收信號SIGA、SIGB、SIGC者。接收裝置100具有電阻元件101A~101C、及放大器102A~102C。
電阻元件101A~101C係作為通訊系統1中之終端電阻發揮功能者，且電阻值於該例中為50[Ω]左右。電阻元件101A之一端係連接於輸入端子TinA等，並且被供給信號SIGA，且另一端係連接於電阻元件101B、101C之另一端。電阻元件101B之一端係連接於輸入端子TinB等，並且被供給信號SIGB，且另一端係連接於電阻元件101A、101C之另一端。電阻元件101C之一端係連接於輸入端子TinC等，並且被供給信號SIGC，另一端係連接於電阻元件101A、101B之另一 端。
放大器102A~102C係分別根據正輸入端子中之信號與負輸入端子中之信號之差分，將「1」或「0」輸出者。放大器102A之正輸入端子係連接於放大器102C之負輸入端子、電阻元件101A之一端及輸入端子TinA，並且被供給信號SIGA，且負輸入端子係連接於放大器102B之正輸入端子、電阻元件101B之一端及輸入端子TinB，並且被供給信號SIGB。放大器102B之正輸入端子係連接於放大器102A之負輸入端子、電阻元件101B之一端及輸入端子TinB，並且被供給信號SIGB，且負輸入端子係連接於放大器102C之正輸入端子、電阻元件101C之一端及輸入端子TinC，並且被供給信號SIGC。放大器102C之正輸入端子係連接於放大器102B之負輸入端子、電阻元件101C之一端及輸入端子TinC，並且被供給信號SIGC，且負輸入端子係連接於放大器102A之正輸入端子、電阻元件101A及輸入端子TinA，並且被供給信號SIGA。
圖6係表示接收裝置100之一動作例者。於該例中，信號SIGA為高位準電壓VH，信號SIGB為低位準電壓VL，信號SIGC為中位準電壓VM。於該情形時，電流Iin以輸入端子TinA、電阻元件101A、電阻元件101B、輸入端子TinB之順序流動。繼而，對放大器102A之正輸入端子供給高位準電壓VH，並且對負輸入端子供給低位準電壓VL，從而放大器102A輸出「1」。又，對放大器102B之正輸入端子供給低位準電壓VL，並且對負輸入端子供給中位準電壓VM，從而放大器102B輸出「0」。又，對放大器102C之正輸入端子供給中位準電壓VM，並且對負輸入端子供給高位準電壓VH，從而放大器102C輸出「0」。
以此方式，於接收裝置100中，放大器102A~102C之各者根據信號SIGA~SIGC中之2個差分，將「1」或「0」輸出，且後段電路基於 該輸出信號進行特定之處理。
此處，電晶體32、42係對應於本發明中之「第1開關」之一具體例。電晶體33、43係對應於本發明中之「第2開關」之一具體例。
[動作及作用]
繼而，對本實施形態之通訊系統1之動作及作用進行說明。
(整體動作概要)
首先，參照圖1、2，說明通訊系統1之整體動作概要。發訊部11A係基於控制信號UPA、DNA、MMA，產生信號SIGA，且經由傳輸線路9A將該信號SIGA發訊至接收裝置100。同樣地，發訊部11B係基於控制信號UPB、DNB、MMB產生信號SIGB，且經由傳輸線路9B將該信號SIGB發訊至接收裝置100，發訊部11C係基於控制信號UPC、DNC、MMC產生信號SIGC，且經由傳輸線路9C將該信號SIGC發訊至接收裝置100。繼而，接收裝置100接收信號SIGA、SIGB、SIGC。
(發訊部11之詳細動作)
於各發訊部11(發訊部11A~11C)中，控制部20基於控制信號UP、DN、MM，產生信號UP2、DN2、UP3、DN3。繼而，驅動器部13基於信號UP2、DN2、UP3、DN3，產生信號SIG(信號SIGA~SIGC)。以下，對發訊部11之詳細動作進行說明。
圖7係表示發訊部11之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示信號UP1或信號DN1之波形，(C)係表示控制信號MM之波形，(D)係表示信號MM1之波形，(E)係表示信號Mflag之波形，(F)係表示信號UP2或信號DN2之波形，(G)係表示信號UP3或信號DN3之波形，(H)係表示信號SIG之波形。
於發訊部11中，被供給最小脈寬為時間P之控制信號UP、DN、MM。延遲電路21係將控制信號UP以延遲量td1延遲，產生信號UP1， 同樣地，延遲電路22係將控制信號DN以延遲量td1延遲，產生信號DN1(圖7(A)、(B))。又，延遲電路23係將控制信號MM以延遲量td2延遲，產生信號MM1(圖7(C)、(D))。邏輯積電路26係求出控制信號MM與信號MM1之邏輯積，產生信號Mflag(圖7(C)~(E))。
於時序t3以前，信號Mflag為「1」，故邏輯電路24將信號UP1作為信號UP2輸出，邏輯電路25將信號DN1作為信號DN2輸出(圖7(F))。同樣地，邏輯積電路27將信號UP1作為信號UP3輸出，邏輯積電路28將信號DN1作為信號DN3輸出(圖7(G))。繼而，驅動器部13根據該等信號UP2、DN2、UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖7(H))。
圖8A係表示將信號SIG設為高位準電壓VH之情形時之驅動器部13之動作狀態者。該圖8A係將電晶體32、33、42、43描繪成表示其動作狀態之開關。於該情形時，信號UP2、UP3成為「1」，並且信號DN2、DN3成為「0」，藉此，電晶體32、42成為接通狀態，並且電晶體33、43成為斷開狀態。其結果，電阻元件31、電晶體32、及電阻元件35中以此順序流動電流I1，並且電阻元件41、電晶體42、及電阻元件45中以此順序流動電流I2。其結果，信號SIG成為高位準電壓VH。
圖8B係表示將信號SIG設為低位準電壓VL之情形時之驅動器部13之動作狀態者。於該情形時，信號UP2、UP3成為「0」，並且信號DN2、DN3成為「1」，藉此，電晶體32、42成為斷開狀態，並且電晶體33、43成為接通狀態。其結果，電阻元件35、電晶體33、及電阻元件34中以此順序流過電流I3，並且電阻元件45、電晶體43、及電阻元件44中以此順序流過電流I4。其結果，信號SIG成為低位準電壓VL。
對於信號SIG之轉換需要某種程度之時間。驅動器部13於使信號SIG轉換時，於信號UP2、DN2、UP3、DN3已變化之時序(例如時序t1、t2等)，使信號SIG之轉換開始(圖7(H))。具體而言，驅動器部13 係如圖8A所示，藉由將電晶體32、42設為接通狀態使電流I1、I2流動，而自低位準電壓VL向高位準電壓VH開始進行轉換，或者，如圖8B所示，藉由將電晶體33、43設為接通狀態使電流I3、I4流動，而自高位準電壓VH向低位準電壓VL開始進行轉換。繼而，於轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
繼而，於時序t3，信號Mflag自「1」變化為「0」(圖7(E))。藉此，邏輯電路24將信號UP2設為「1」，邏輯電路25將信號DN2設為「1」(圖7(F))。同樣地，邏輯積電路27將信號UP3設為「0」，邏輯積電路28將信號DN3設為「0」(圖7(G))。據此，驅動器部13將信號SIG自高位準電壓VH或低位準電壓VL轉換為中位準電壓VM(圖7(H))。
圖8C係表示將信號SIG設為中位準電壓VM之情形時之驅動器部13之動作狀態者。於該情形時，信號UP2、DN2成為「1」，並且信號UP3、DN3成為「0」，故電晶體32、42成為接通狀態，並且電晶體33、43成為斷開狀態。即，於驅動器部13中實現所謂之戴維寧終端。其結果，電阻元件31及電晶體32中以此順序流過電流I5，並且電晶體33及電阻元件34中以此順序流過電流I6。其結果，信號SIG成為中位準電壓VM。
驅動器部13係於使信號SIG轉換時，於時序t3開始進行信號SIG之轉換(圖7(H))。具體而言，驅動器部13如圖8C所示，藉由將電晶體32、33設為接通狀態使電流I5、I6流動，而自低位準電壓VL或高位準電壓VH向中位準電壓VM開始進行轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到中位準電壓VM，從而轉換結束。
繼而，於時序t5，信號Mflag自「0」變化為「1」(圖7(E))。藉此，邏輯電路24將信號UP1以信號UP2輸出，且邏輯電路25將信號DN1以信號DN2輸出(圖7(F))。同樣地，邏輯積電路27將信號UP1以信 號UP3輸出，邏輯積電路28將信號DN1以信號DN3輸出(圖7(G))。相應於此，驅動器部13使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL轉換(圖7(H))。此時，驅動器部13於該時序t5，開始進行信號SIG之轉換。具體而言，驅動器部13如圖8A所示，藉由將電晶體32、42設為接通狀態使電流I1、I2流動，而自中位準電壓VM向高位準電壓VH開始進行轉換，或者，如圖8B所示，藉由將電晶體33、43設為接通狀態使電流I3、I4流動，而自中位準電壓VM向低位準電壓VL開始進行轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
以此方式，於發訊部11中，將控制信號UP、DN以延遲量td1延遲，並且將控制信號MM以延遲量td2延遲，且基於被延遲之信號，控制驅動器部13。藉此，於發訊部11中，可將信號SIG中之各轉換之開始時序錯開。
圖9係表示信號SIG之各種轉換者，(A)係重疊地描繪各種轉換而成者，(B)係表示自高位準電壓VH向中位準電壓VM之轉換Thm及自低位準電壓VL向中位準電壓VM之轉換Tlm，(C)係表示自高位準電壓VH向低位準電壓VL之轉換Thl及自低位準電壓VL向高位準電壓VH之轉換Tlh，(D)係表示自中位準電壓VM向高位準電壓VH之轉換Tmh及自中位準電壓VM向低位準電壓VL之轉換Tml。再者，信號SIG之各轉換係表示實際上例如朝向目標電壓逐漸地收斂之波形，但該圖9為便於說明而利用直線表示各轉換。
如圖9所示，發訊部11係將轉換Thm、Tlm(圖9(B))之開始時序t11設定為相較轉換Thl、Tlh(圖9(C))之開始時序t12提前之時序。此處，時序t11與時序t12之差係對應於延遲電路21、22之延遲量td1者。以此方式，將轉換之開始時序錯開，藉此，使轉換Thm、Tlm之結束時序與轉換Thl、Tlh之交叉時序大致一致。即，轉換Thm、Tlm之轉換率 係低於轉換Thl、Tlh之轉換率。由此，發訊部11可藉由使轉換Thm、Tlm相較轉換Thl、Tlh提前開始，而使轉換Thm、Tlm之結束時序與轉換Thl、Tlh之交叉時序大致一致。
又，發訊部11係將轉換Tmh、Tml(圖9(D))之開始時序t13設定為相較轉換Thl、Tlh(圖9(C))之開始時序t12延遲之時序。此處，時序t11與時序t13之差係對應於延遲電路23之延遲量td2者。藉由以此方式，使轉換Tmh、Tml之開始時序延遲，而使轉換Tmh、Tml之開始時序與轉換Thl、Tlh之交叉時序大致一致。
以此方式，發訊部11使各轉換之開始時序錯開，藉此，便可使轉換Thm、Tlm之結束時序、轉換Thl、Tlh之交叉時序、及轉換Tmh、Tml之開始時序大致一致。藉此，便可將信號SIG之眼圖中之眼高(Eye Height)擴大。
圖10係表示信號SIG之眼圖者。信號SIG中產生2個眼高E1、E2。眼高E1係產生於高位準電壓VH與中位準電壓VM之間，眼高E2係產生於中位準電壓VM與低位準電壓VL之間。眼高E1、E2之時間寬度係大致與時間P相同。於發訊部11中，如上所述地設置有延遲電路21~23，且設為使各轉換之開始時序錯開，因此，與下述比較例之情形相比，可將眼高E1、E2之時間寬度擴大，其結果，可提昇通訊品質。
又，於發訊部11中，如圖8A~8C所示，與信號SIG之電壓位準無關地將4個電晶體32、33、42、43中之2個電晶體設為接通狀態。具體而言，發訊部11係於將電壓SIG設為高位準電壓VH之情形時，將電晶體32、42設為接通狀態(圖8A)，於將電壓SIG設為低位準電壓VL之情形時，將電晶體33、43設為接通狀態(圖8B)，於將電壓SIG設為中位準電壓VM之情形時，將電晶體32、33設為接通狀態(圖8C)。藉此，發訊部11可與信號SIG之電壓位準無關地將輸出阻抗設為50[Ω]左右，從而可容易實現阻抗匹配。
(比較例)
繼而，對比較例之發訊部11R進行說明。
圖11係表示比較例之發訊部11R之一構成例者。發訊部11R具有控制部20R。控制部20R具有邏輯電路24、25、及邏輯積電路27、28。控制部20R係將上述第1實施形態之控制部20至延遲電路21~23及邏輯積電路26省略而成者。即，邏輯電路24及邏輯積電路27係基於控制信號UP、MM進行動作，邏輯電路25及邏輯積電路28係基於控制信號DN、MM進行動作。
圖12係表示發訊部11R之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示控制信號MM之波形，(C)係表示信號UP2或信號DN2之波形，(D)係表示信號UP3或信號DN3之波形，(E)係表示信號SIG之波形。
於時序t23以前，因控制信號MM為「1」，故邏輯電路24將控制信號UP作為信號UP2輸出，邏輯電路25將控制信號DN作為信號DN2輸出(圖12(C))。同樣地，邏輯積電路27將控制信號UP作為信號UP3輸出，邏輯積電路28將控制信號DN作為信號DN3輸出(圖12(D))。繼而，驅動器部13根據該等信號UP2、DN2、UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖12(E))。此時，驅動器部13於信號UP2、DN2、UP3、DN3已變化之時序(例如時序t21、t22等)，開始進行信號SIG之轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
繼而，於時序t23，控制信號MM自「1」變化為「0」(圖12(B))。藉此，邏輯電路24將信號UP2設為「1」，且邏輯電路25將信號DN2設為「1」(圖12(C))。同樣地，邏輯積電路27將信號UP3設為「0」，邏輯積電路28將信號DN3設為「0」(圖12(D))。據此，驅動器 部13使信號SIG自高位準電壓VH或低位準電壓VL向中位準電壓VM轉換(圖12(E))。此時，驅動器部13於該時序t23，使信號SIG開始進行轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到中位準電壓VM，從而轉換結束。
繼而，於時序t24，控制信號MM自「0」變化為「1」(圖12(B))。藉此，邏輯電路24將控制信號UP作為信號UP2輸出，且邏輯電路25將控制信號DN作為信號DN2輸出(圖12(C))。同樣地，邏輯積電路27將控制信號UP作為信號UP3輸出，邏輯積電路28將控制信號DN作為信號DN3輸出(圖12(D))。據此，驅動器部13使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL進行轉換(圖12(E))。此時，驅動器部13於該時序t24，使信號SIG開始進行轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
圖13係表示發訊部11R之輸出信號SIG之各轉換者，(A)係重疊地描繪各轉換而成者，(B)係表示轉換Thm及轉換Tlm，(C)係表示轉換Thl及轉換Tlh，(D)係表示Tmh及轉換Tml。如此一來，於本比較例之發訊部11R中，轉換Thm、Tlm(圖13(B))之開始時序、轉換Thl、Tlh(圖13(C))之開始時序、及轉換Tmh、Tml(圖13(D))之開始時序大致相同。其結果，於發訊部11R中，如圖13(A)所示，在信號SIG中產生抖動J。
圖14係表示發訊部11R之輸出信號SIG之眼圖者。於信號SIG中，與本實施形態之情形同樣地產生2個眼高ER1、ER2。該等眼高ER1、ER2之時間寬度係將時間P減去抖動J之量所得者。即，眼高ER1、ER2之時間寬度相比本實施形態之眼高E1、E2之時間寬度(圖10)變窄。藉此，發訊部11R中存在導致通訊品質下降之虞。
另一方面，於本實施形態之發訊部11中，設置延遲電路21~23， 且設為使各轉換之開始時序錯開。具體而言，如圖9所示，將轉換Thm、Tlm(圖9(B))之開始時序設定為相較轉換Thl、Tlh(圖9(C))之開始時序提前之時序，又，將轉換Tmh、Tml(圖9(D))之開始時序設定為相較轉換Thl、Tlh(圖9(C))之開始時序延遲之時序。以此方式，於發訊部11中使各轉換之開始時序錯開，因此，可將信號SIG之眼圖中之眼高之時間寬度擴大，其結果，可提昇通訊品質。
[效果]
如上所述，於本實施形態中，因使各轉換之開始時序錯開，故可提昇通訊品質。
又，於本實施形態中，因於將信號SIG設為中位準電壓時，將驅動器部設為戴維寧終端，故可容易實現阻抗匹配。
[變化例1-1]
上述實施形態係於將信號SIG設定為中位準電壓VM時，將驅動器部13設為戴維寧終端，但並非限定於此。以下，對本變化例之發訊部14詳細地進行說明。
圖15係表示發訊部14之一構成例者。發訊部14具有控制部29及驅動器電路50。控制部29係基於控制信號UP、DN、MM，產生信號UP3、DN3者。控制部29具有延遲電路21~23、及邏輯積電路26~28。即，控制部29係自上述第1實施形態之控制部20中將邏輯電路24、25省略所得者。驅動器電路50係基於信號UP3、DN3，產生信號SIG。
圖16係表示驅動器電路50之一構成例者。驅動器電路50係與上述第1實施形態之驅動器電路30、40同樣地，具有電晶體52、53、及電阻元件51、54、55。電晶體52、53於該例中為N通道MOS型之FET。電晶體52之閘極係對應於驅動器電路50之正輸入端子者，且自控制部29被供給信號UP3，源極係連接於電阻元件51之一端，汲極係 連接於電晶體53之汲極，並且連接於電阻元件55之一端。電晶體53之閘極係對應於驅動器電路50之負輸入端子者，且自控制部29被供給信號DN3，源極係連接於電阻元件54之一端，汲極係連接於電晶體52之汲極，並且連接於電阻元件55之一端。電阻元件51之一端係連接於電晶體52之源極，且另一端中被供給電壓V1。電阻元件54之一端係連接於電晶體53之源極，且另一端接地。電阻元件55之一端係連接於電晶體52、53之汲極，另一端係對應於驅動器電路50之輸出端子，且連接於輸出端子Tout。於該例中，電阻元件51之電阻值、電晶體52之接通電阻之電阻值、及電阻元件55之電阻值之和為50[Ω]左右，同樣地，電阻元件54之電阻值、電晶體53之接通電阻之電阻值、及電阻元件55之電阻值之和於該例中為50[Ω]左右。
圖17係表示發訊部14之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示信號UP1或信號DN1之波形，(C)係表示控制信號MM之波形，(D)係表示信號MM1之波形，(E)係表示信號Mflag之波形，(F)係表示信號UP3或信號DN3之波形，(G)係表示信號SIG之波形。
於時序t43以前，因信號Mflag為「1」，故邏輯積電路27將信號UP1作為信號UP3輸出，邏輯積電路28將信號DN1作為信號DN3輸出(圖17(F))。繼而，驅動器電路50根據該等信號UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖17(G))。
圖18A係表示將信號SIG設為高位準電壓VH之情形時之驅動器電路50之動作狀態者。於該情形時，信號UP3成為「1」，並且信號DN3成為「0」，藉此，電晶體52成為接通狀態，並且電晶體53成為斷開狀態。其結果，電流I7以電阻元件51、電晶體52、及電阻元件55之順序流過該等電阻元件51、電晶體52、及電阻元件55中。其結果，信號SIG成為高位準電壓VH。
圖18B係表示將信號SIG設為低位準電壓VL之情形時之驅動器電路50之動作狀態者。於該情形時，信號UP3成為「0」，並且信號DN3成為「1」，藉此，電晶體52成為斷開狀態，並且電晶體53成為接通狀態。其結果，電流I8以電阻元件55、電晶體53、及電阻元件54之順序流過該等電阻元件55、電晶體53、及電阻元件54中。其結果，信號SIG成為低位準電壓VL。
驅動器電路50係於使信號SIG轉換時，於信號UP3、DN3已變化之時序(例如時序t41、t42等)，開始進行信號SIG之轉換(圖17(G))。繼而，自轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
繼而，於時序t43，信號Mflag自「1」變化為「0」(圖17(E))。藉此，邏輯積電路27將信號UP3設為「0」，且邏輯積電路28將信號DN3設為「0」(圖17(F))。據此，驅動器電路50使信號SIG自高位準電壓VH或低位準電壓VL向中位準電壓VM轉換(圖17(G))。
圖18C係表示將信號SIG設為中位準電壓VM之情形時之驅動器電路50之動作狀態者。於該情形時，因信號UP3、DN3均成為「0」，故電晶體52、53均成為斷開狀態。即，驅動器電路50之輸出阻抗成為高阻抗。藉此，信號SIG經由接收電路90之電阻元件101A~101C，被設定為中位準電壓VM。
驅動器電路50係於使信號SIG轉換時，在時序t43，開始進行信號SIG之轉換(圖17(G))。繼而，自轉換開始起經過特定時間後，信號SIG達到中位準電壓VM，從而轉換結束。
繼而，於時序t45，信號Mflag自「0」變化為「1」(圖17(E))。藉此，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖17(F))。據此，驅動器電路50使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL轉換(圖 17(G))。此時，驅動器電路50於該時序t45，開始進行信號SIG之轉換。繼而，自轉換開始起經過特定時間後，信號SIG達到高位準電壓VH或低位準電壓VL，從而轉換結束。
即便以此方式構成，亦可獲得與上述第1實施形態之發訊部11相同之效果。
[變化例1-2]
上述實施形態係將信號DN2供給至驅動器電路30之負輸入端子，並且將信號DN3供給至驅動器電路40之負輸入端子，但並非限定於此。亦可取而代之，例如，如圖19所示之發訊部15般，將信號DN2供給至驅動器電路40之負輸入端子，並且將信號DN3供給至驅動器電路30之負輸入端子。於該情形時，當將信號SIG設定為中位準電壓VM時，驅動器電路30之電晶體32與驅動器電路40之電晶體43成為接通狀態。即便以此方式構成，亦可獲得與上述第1實施形態之發訊部11相同之效果。
[變化例1-3]
上述實施形態係延遲電路21、22使輸入信號以延遲量td1延遲，且延遲電路23使輸入信號以延遲量td2延遲，但並非限定於此，亦可取而代之，例如，如圖20所示之發訊部16般，以可變更延遲量之方式構成。該發訊部16具有控制部60。控制部60具有延遲電路61~63、及延遲量設定部64。延遲電路61係以可基於延遲控制信號CTL1變更延遲量之方式構成者，且將控制信號UP延遲而作為信號UP1輸出。延遲電路62係以可基於延遲控制信號CTL2變更延遲量之方式構成者，且將控制信號DN延遲而作為信號DN1輸出。延遲電路63係以可基於延遲控制信號CTL3變更延遲量之方式構成者，且將控制信號MM延遲而作為信號MM1輸出。延遲量設定部64係經由延遲控制信號CTL1~CTL3，設定延遲電路61~63之延遲量者。藉此，於發訊部16中，可 調整延遲電路61~63之延遲量，其結果，可調整眼高E1、E2之時間寬度。
又，例如，亦可如圖21所示之通訊系統2般，基於來自接收裝置之指示，控制延遲量。通訊系統2係包括接收裝置110及發訊裝置70。接收裝置110係具有檢測部111。該檢測部111係檢測信號SIGA~SIGC之眼高或抖動，且將該檢測結果作為信號DET輸出者。發訊裝置70係具有發訊部71A~71C。發訊部71A~71C係具有與發訊部16(圖20)相同之構成者，且以可基於信號DET，變更延遲電路61~63之延遲量之方式構成。
該通訊系統2係例如於校準模式中，以眼高E1、E2之時間寬度變寬之方式，調整延遲電路61~63之延遲量。具體而言，首先，發訊裝置70發訊校準用之特定之圖案之信號SIGA~SIGC。繼而，接收裝置110檢測該信號SIGA~SIGC之眼高或抖動，且將該檢測結果通知發訊裝置70。繼而，發訊裝置70基於該檢測結果，變更延遲電路61~63之延遲量。可藉由將如此之動作反覆進行例如複數次，而以眼高E1、E2之時間寬度變寬之方式，調整延遲電路61~63之延遲量。繼而，於延遲量之調整後，將校準模式結束，進行通常之資料傳輸。如此之校準既可於例如電源接通時實施，亦可定期地實施，且亦可於被交換之資料量較少時實施。
<2.第2實施形態>
繼而，對第2實施形態之通訊系統3進行說明。本實施形態係具備進行預強調之發訊部者。其他構成係與上述第1實施形態(圖1等)相同。再者，對於與上述第1實施形態之通訊系統1實質上相同之構成部分標註同一符號，且適當地省略說明。
如圖1所示，通訊系統3係具備發訊裝置80。發訊裝置80具有3個發訊部81A、81B、81C。再者，以下，適當地採用發訊部81作為表示 發訊部81A、81B、81C中之任意一個發訊部者。
圖22係表示發訊部81之一構成例者。發訊部81具有控制部90、及驅動器部13。控制部90具有延遲電路91~93、邏輯電路94、及選擇器95、96。延遲電路91係將控制信號DN以延遲量td11延遲後輸出者。延遲電路92係將控制信號UP以延遲量td11延遲後輸出者。延遲電路93係將控制信號MM以延遲量td11延遲，且作為信號Mflag輸出者。即，延遲電路91~93之延遲量相同。邏輯電路94係求出控制信號MM之反轉信號與信號Mflag之邏輯積，且作為信號MP輸出者。選擇器95係於信號MP為「1」之情形時，將延遲電路91之輸出信號作為信號UP1輸出，且於信號MP為「0」之情形時，將控制信號UP作為信號UP1輸出者。選擇器96係於信號MP為「1」之情形時，將延遲電路92之輸出信號作為信號DN1輸出，且於信號MP為「0」之情形時，將控制信號DN作為信號DN1輸出者。
圖23係表示發訊部81之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示控制信號MM之波形，(C)係表示信號Mflag之波形，(D)係表示信號MP之波形，(E)係表示信號UP1或信號DN1之波形，(F)係表示信號UP2或信號DN2之波形，(G)係表示信號UP3或信號DN3之波形，(H)係表示信號SIG之波形。
延遲電路93係將控制信號MM以延遲量td11延遲，產生信號Mflag(圖23(B)、(C))。繼而，邏輯電路94求出控制信號MM之反轉信號與信號Mflag之邏輯積，產生信號MP(圖23(B)~(D))。於該信號MP為「0」之情形時，選擇器95將控制信號UP作為信號UP1輸出，且選擇器96將控制信號DN作為信號DN1輸出(圖23(E))。又，於信號MP為「1」之情形時，選擇器95將延遲電路91之輸出信號作為信號UP1輸出，且將延遲電路92之輸出信號作為信號DN1輸出。
於時序t54以前，因信號Mflag為「1」，故邏輯電路24將信號UP1 作為信號UP2輸出，且邏輯電路25將信號DN1作為信號DN2輸出(圖23(F))。同樣地，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖23(G))。繼而，驅動器部13根據該等信號UP2、DN2、UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖23(H))。
此時，於信號MP已自「0」變化為「1」之時序t53之前後，信號UP1、DN1均進行反轉。即，因控制信號UP與控制信號DN為相互反轉者，因此，例如時序t52~t53之期間內之控制信號UP成為將時序t53~t54之期間內之延遲電路91之輸出信號(即將控制信號DN延遲所得之信號)反轉所得之信號。以此方式，信號UP1、DN1於時序t53之前後進行反轉，故而，信號UP2、DN2、UP3、DN3亦於時序t53之前後進行反轉。
由此，於時序t53~t54，信號SIG自低位準電壓VL轉換為中位準電壓VM之情形時，於驅動器部13中，如圖8A所示，電晶體32、42均成為接通狀態。藉此，信號SIG如同自低位準電壓VL轉換為高位準電壓VH地進行變化，從而達到中位準電壓VM。同樣地，於信號SIG自高位準電壓VH轉換為中位準電壓VM之情形時，於驅動器部13中如圖8B所示，電晶體33、43均成為接通狀態。藉此，信號SIG如同自高位準電壓VH轉換為低位準電壓VL地進行變化，從而達到中位準電壓VM。以此方式，發訊部81於該時序t53~t54之期間內，進行預強調。
繼而，於時序t54，信號Mflag自「1」變化為「0」(圖23(C))。藉此，邏輯電路24將信號UP2設為「1」，且邏輯電路25將信號DN2設為「1」(圖23(F))。同樣地，邏輯積電路27將信號UP3設為「0」，且邏輯積電路28將信號DN3設為「0」(圖23(G))。此時，於驅動器部13中如圖8C所示，電晶體33、34均成為接通狀態，從而實現戴維寧終 端。藉此，此後，信號SIG維持中位準電壓VM(圖23(H))。
繼而，於時序t56中，信號Mflag自「0」變化為「1」(圖23(C))。藉此，邏輯電路24將信號UP1作為信號UP2輸出，且邏輯電路25將信號DN1作為信號DN2輸出(圖23(F))。同樣地，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖23(G))。據此，驅動器部13使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL轉換(圖23(H))。
以此方式，於發訊部81中自高位準電壓VH或低位準電壓VL轉換為中位準電壓VM時，進行預強調。藉此，可以較短之時間進行自高位準電壓VH或低位準電壓VL向中位準電壓VM之轉換。
圖24係表示信號SIG之各轉換者，(A)係將各轉換重疊地描繪而成者，(B)表示自高位準電壓VH向中位準電壓VM之轉換Thm及自低位準電壓VL向中位準電壓VM之轉換Tlm，(C)係表示自高位準電壓VH向低位準電壓VL之轉換Thl及自低位準電壓VL向高位準電壓VH之轉換Tlh，(D)係表示自中位準電壓VM向高位準電壓VH之轉換Tmh及自中位準電壓VM向低位準電壓VL之轉換Tml。
如圖24所示，於發訊部81中，轉換Thm、Tlm(圖24(B))之轉換率係與轉換Thl、Tlh(圖24(C))之轉換率大致相同。即，於發訊部81中，例如於信號SIG自高位準電壓VH轉換為中位準電壓VM時，藉由預強調，而如同自高位準電壓VH轉換為低位準電壓VL般之進行變化。同樣地，例如於信號SIG自低位準電壓VL轉換為中位準電壓VM時，藉由預強調，而如同自低位準電壓VL轉換為高位準電壓VH般之進行變化。藉此，於發訊部81中，可使轉換Thm、Tlm之結束時序與轉換Thl、Tlh之交叉時序大致一致。
又，於發訊部81中，與上述第1實施形態之情形(圖9)同樣地，將轉換Tmh、Tml(圖24(D))之開始時序t62設定為相較轉換Thl、Tlh(圖 24(C))之開始時序t61延遲之時序。此處，時序t61與時序t62之差係對應於延遲電路91~93之延遲量td11者。以此方式，可藉由使轉換Tmh、Tml之開始時序延遲，而使轉換Tmh、Tml之開始時序與轉換Thl、Tlh之交叉時序大致一致。
以此方式，於發訊部81中，在信號SIG自高位準電壓VH或低位準電壓VL轉換為中位準電壓VM時進行預強調，並且在信號SIG自中位準電壓VM轉換為高位準電壓VH或低位準電壓VL時，使轉換之開始時序延遲。藉此，於發訊部81中，可使轉換Thm、Tlm之結束時序、轉換Thl、Tlh之交叉時序、及轉換Tmh、Tml之開始時序大致一致，其結果，可將信號SIG之眼圖中之眼高擴大，從而提昇通訊品質。
如上所述，於本實施形態中，在自高位準電壓或低位準電壓轉換為中位準電壓時，設為進行預強調，因此，可提昇通訊品質。其他效果與上述第1實施形態之情形相同。
[變化例2-1]
上述實施形態係於將信號SIG設定為中位準電壓VM時將驅動器部13設為戴維寧終端，但並非限定於此。以下，對本變化例之發訊部84詳細地進行說明。
圖25係表示發訊部84之一構成例者。發訊部84具有控制部99、及驅動器電路50。控制部99係基於控制信號UP、DN、MM而產生信號UP3、DN3者。控制部99具有延遲電路91~93、邏輯電路94、選擇器95、96、及邏輯積電路27、28。即，控制部99係自上述第2實施形態之控制部90中將邏輯電路24、25省略所得者。
圖26係表示發訊部84之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示控制信號MM之波形，(C)係表示信號Mflag之波形，(D)係表示信號MP之波形，(E)係表示信號UP1或信號DN1之波形，(F)係表示信號UP3或信號DN3之波形，(G)係表示信號 SIG之波形。
於時序t74以前，因信號Mflag為「1」，故邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖26(F))。繼而，驅動器電路50根據該等信號UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖26(G))。此時，發訊部84與上述第2實施形態之發訊部81同樣地於時序t73~t74之期間內進行預強調，從而信號SIG於時序t74，達到中位準電壓VM。
繼而，於時序t74中，信號Mflag自「1」變化為「0」(圖26(C))。藉此，邏輯積電路27將信號UP3設為「0」，且邏輯積電路28將信號DN3設為「0」(圖26(F))。此時，於驅動器電路50中圖18C所示，電晶體52、53均成為斷開狀態，輸出阻抗成為高阻抗。藉此，此後，信號SIG維持中位準電壓VM(圖26(G))。
繼而，於時序t76中，信號Mflag自「0」變化為「1」(圖26(C))。藉此，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖26(F))。據此，驅動器電路50使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL轉換(圖26(G))。
即便以此方式構成，亦可獲得與上述第2實施形態之發訊部81相同之效果。
[其他變化例]
於上述第2實施形態之發訊部81中，亦可適用上述第1實施形態之各變化例。
<3.第3實施形態>
繼而，對第3實施形態之通訊系統4進行說明。本實施形態係具備以與第2實施形態之發訊部81不同之方法進行預強調之發訊部者。 其他構成係與上述第1實施形態(圖1等)相同。再者，對於與上述第1實施形態之通訊系統1實質上相同之構成部分標註同一符號，且適當地省略說明。
如圖1所示，通訊系統4係具備發訊裝置120。發訊裝置120具有3個發訊部121A、121B、121C。再者，以下，適當地採用發訊部121作為表示發訊部121A、121B、121C中之任意一個發訊部者。
圖27係表示發訊部121之一構成例者。發訊部121具有控制部130及驅動器部13。控制部130具有延遲電路131~133、邏輯電路134、及邏輯和電路135、136。延遲電路131係將控制信號UP以延遲量td21延遲，且作為信號UP4輸出者。延遲電路132係將控制信號DN以延遲量td21延遲，且作為信號DN4輸出者。即，延遲電路131、132之延遲量相同。延遲電路133係將控制信號MM以延遲量td22延遲，且作為信號MM2輸出者。延遲電路133之延遲量td22係大於延遲電路131、132之延遲量td21(td22>td21)。邏輯電路134係求出控制信號MM之反轉信號與信號Mflag之邏輯積，且作為信號MP輸出者。邏輯和電路135係求出信號UP4與信號MP之邏輯和，且作為信號UP1輸出者。邏輯和電路136係求出信號DN4與信號MP之邏輯和，且作為信號DN1輸出者。
圖28係表示發訊部121之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示信號UP4或信號DN4之波形，(C)係表示控制信號MM之波形，(D)係表示信號Mflag之波形，(E)係表示信號MP之波形，(F)係表示信號UP1或信號DN1之波形，(G)係表示信號UP2或信號DN2之波形，(H)係表示信號UP3或信號DN3之波形，(I)係表示信號SIG之波形。
延遲電路131係將控制信號UP以延遲量td21延遲，產生信號UP4，延遲電路132係將控制信號DN以延遲量td21延遲，產生信號DN4(圖28(A)、(B))。延遲電路133係將控制信號MM以延遲量td22延 遲，產生信號Mflag(圖28(C)、(D))。邏輯電路134係求出控制信號MM之反轉信號與信號Mflag之邏輯積，產生信號MP(圖28(E))。邏輯和電路135係求出信號UP4與信號MP之邏輯和，產生信號UP1，邏輯和電路136係求出信號DN4與信號MP之邏輯和，產生信號DN1(圖28(F))。
於時序t84以前，因信號Mflag為「1」，故邏輯電路24將信號UP1作為信號UP2輸出，且邏輯電路25將信號DN1作為信號DN2輸出(圖28(G))。同樣地，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖28(H))。繼而，驅動器部13根據該等信號UP2、DN2、UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖28(I))。
此時，於時序t83~t84之期間，因信號MP為「1」，故信號UP1、DN1亦成為「1」，且信號UP2、DN2、UP3、DN3亦成為「1」。據此，驅動器部13使信號SIG自高位準電壓VH或低位準電壓VL向中位準電壓VM轉換(圖28(I))。
圖29係表示將信號SIG設為中位準電壓VM之情形時之驅動器部13之動作狀態者。於該情形時，因信號UP2、DN2、UP3、DN3成為「1」，故電晶體32、33、42、43成為接通狀態。即，於驅動器部13中實現所謂之戴維寧終端。其結果，電流I5以電阻元件31、電晶體32之順序流過該等電阻元件31、電晶體32，並且電流I6以電晶體33、電阻元件34之順序流過該等電晶體33、電阻元件34，同樣地，電流I7以電阻元件41、電晶體42之順序流過該等電阻元件41、電晶體42，並且電流I8以電晶體43、電阻元件44之順序流過該等電晶體43、電阻元件44。其結果，信號SIG成為中位準電壓VM。
繼而，於時序t84中，信號Mflag自「1」變化為「0」(圖28(D))。藉此，邏輯電路24將信號UP2設為「1」，且邏輯電路25將信號DN2設為「1」(圖28(G))。同樣地，邏輯積電路27將信號UP3設為「0」，且 邏輯積電路28將信號DN3設為「0」(圖28(H))。此時，於驅動器部13中如圖8C所示，電晶體33、34均成為接通狀態，從而實現戴維寧終端。藉此，此後，信號SIG維持中位準電壓VM(圖28(I))。
繼而，於時序t85，信號Mflag自「0」變化為「1」(圖28(D))。藉此，邏輯電路24將信號UP1作為信號UP2輸出，且邏輯電路25將信號DN1作為信號DN2輸出(圖28(G))。同樣地，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖28(H))。據此，驅動器部13使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL轉換(圖28(I))。
以此方式，於發訊部121中，在自高位準電壓VH或低位準電壓VL轉換為中位準電壓VM時，藉由戴維寧終端而進行預強調。藉此，可以較短之時間進行自高位準電壓VH或低位準電壓VL向中位準電壓VM之轉換。
圖30係表示信號SIG之各轉換者，(A)係將各轉換重疊地描繪而成者，(B)係表示自高位準電壓VH向中位準電壓VM之轉換Thm及自低位準電壓VL向中位準電壓VM之轉換Tlm，(C)係表示自高位準電壓VH向低位準電壓VL之轉換Thl及自低位準電壓VL向高位準電壓VH之轉換Tlh，(D)係表示自中位準電壓VM向高位準電壓VH之轉換Tmh及自中位準電壓VM向低位準電壓VL之轉換Tml。
如圖30所示，於發訊部121中，將轉換Thm、Tlm(圖30(B))之開始時序t91設定為相較轉換Thl、Tlh(圖30(C))之開始時序t92提前之時序設定。此處，時序t91與時序t92之差係對應於延遲電路131、132之延遲量td21者。可藉由以此方式，將轉換之開始時序錯開，而使轉換Thm、Tlm之結束時序與轉換Thl、Tlh之交叉時序大致一致。即，於發訊部121中，在轉換Thm、Tlm中，藉由戴維寧終端而進行預強調，但該例中，轉換Thm、Tlm之轉換率低於轉換Thl、Tlh之轉換率。由 此，於發訊部11中，可藉由使轉換Thm、Tlm相較轉換Thl、Tlh提前開始，而使轉換Thm、Tlm之結束時序與轉換Thl、Tlh之交叉時序大致一致。
又，於發訊部121中，與上述第1實施形態之情形(圖9)同樣地，將轉換Tmh、Tml(圖30(D))之開始時序t93設定為相較轉換Thl、Tlh(圖30(C))之開始時序t92延遲之時序。此處，時序t91與時序t93之差係對應於延遲電路133之延遲量td22者。可藉由以此方式，使轉換Tmh、Tml之開始時序延遲，而使轉換Tmh、Tml之開始時序與轉換Thl、Tlh之交叉時序大致一致。
如上所述，於發訊部121中，在信號SIG自高位準電壓VH或低位準電壓VL轉換為中位準電壓VM時，藉由戴維寧終端而進行預強調，並且使轉換之開始時序提前。又，於發訊部121中，在信號SIG自中位準電壓VM轉換為高位準電壓VH或低位準電壓VL時，使轉換之開始時序延遲。藉此，於發訊部121中，可使轉換Thm、Tlm之結束時序、轉換Thl、Tlh之交叉時序、及轉換Tmh、Tml之開始時序大致一致，其結果，可將信號SIG之眼圖中之眼高擴大，從而提昇通訊品質。
如此地，於本實施形態中，在自高位準電壓或低位準電壓轉換為中位準電壓時，設為藉由戴維寧終端而進行預強調，因此，可提昇信號之轉換率，從而提昇通訊品質。
又，於本實施形態中，在自高位準電壓或低位準電壓轉換為中位準電壓時，不僅藉由戴維寧終端進行預強調，而且調節轉換之開始時序，因此，可將信號SIG之眼圖中之眼高擴大，從而提昇通訊品質。
其他效果係與上述第1實施形態之情形相同。
[變化例3-1]
上述實施形態係於將信號SIG設定為中位準電壓VM時，將驅動 器部13設為戴維寧終端，但並非限定於此。以下，對本變化例之發訊部124詳細地進行說明。
圖31係表示發訊部124之一構成例者。發訊部124具有控制部139、及驅動器電路50。控制部139係基於控制信號UP、DN、MM，產生信號UP3、DN3者。控制部139具有延遲電路131~133、邏輯電路134、邏輯和電路135、136、及邏輯積電路27、28。即，控制部139係自上述第3實施形態之控制部130中將邏輯電路24、25省略所得者。
圖32係表示發訊部124之一動作例者，(A)係表示控制信號UP或控制信號DN之波形，(B)係表示信號UP4或信號DN4之波形，(C)係表示控制信號MM之波形，(D)係表示信號Mflag之波形，(E)係表示信號MP之波形，(F)係表示信號UP1或信號DN1之波形，(G)係表示信號UP3或信號DN3之波形，(H)係表示信號SIG之波形。
於時序t104以前，因信號Mflag為「1」，故而，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯積電路28將信號DN1作為信號DN3輸出(圖32(G))。繼而，驅動器電路50根據該等信號UP3、DN3之變化，使信號SIG於高位準電壓VH與低位準電壓VL之間進行轉換(圖32(H))。此時，發訊部124係與上述第3實施形態之發訊部121同樣地，於時序t103~t104之期間內，藉由戴維寧終端進行預強調，從而信號SIG於時序t104中，達到中位準電壓VM。
繼而，於時序t104中，信號Mflag自「1」變化為「0」(圖32(D))。藉此，邏輯積電路27將信號UP3設為「0」，且邏輯積電路28將信號DN3設為「0」(圖32(G))。此時，於驅動器電路50中如圖18C所示，電晶體52、53均成為斷開狀態，且輸出阻抗成為高阻抗。由此，此後，信號SIG維持中位準電壓VM(圖32(H))。
繼而，於時序t105中，信號Mflag自「0」變化為「1」(圖32(D))。藉此，邏輯積電路27將信號UP1作為信號UP3輸出，且邏輯 積電路28將信號DN1作為信號DN3輸出(圖32(G))。據此，驅動器電路50使信號SIG自中位準電壓VM向高位準電壓VH或低位準電壓VL進行轉換(圖32(H))。
即便以此方式構成，亦可獲得與上述第3實施形態之發訊部121相同之效果。
[其他變化例]
於上述第3實施形態之發訊部121中，亦可適用上述第1實施形態之各變化例。
<4.適用例>
繼而，對上述實施形態及變化例中說明之發訊裝置之適用例進行說明。
圖33係表示適用上述實施形態等之發訊裝置之智慧型手機300(多功能行動電話)之外觀者。於該智慧型手機300裝載有各種器件，且於該等器件間進行資料之交換之通訊系統中，適用上述實施形態等之發訊裝置。
圖34係表示用於智慧型手機300之應用處理機310之一構成例者。應用處理機310具有CPU(Central Processing Unit，中央處理單元)311、記憶體控制部312、電源控制部313、外部介面314、GPU(Graphics Processing Unit，圖形處理單元)315、媒體處理部316、顯示器控制部317、及MIPI(Mobile Industry Processor Interface，行動產業處理器介面)介面318。CPU311、記憶體控制部312、電源控制部313、外部介面314、GPU315、媒體處理部316、及顯示器控制部317於該例中連接於系統匯流排319，且可經由該系統匯流排319，相互地進行資料之交換。
CPU311係按照程式，處理智慧型手機300中所操作之各種資訊。記憶體控制部312係控制CPU311進行資訊處理時所使用之記憶體 501。電源控制部313係控制智慧型手機300之電源。
外部介面314係用以與外部器件進行通訊之介面，且於該例中與無線通訊部502及影像感測器503連接。無線通訊部502係與行動電話之基地台進行無線通訊者，且例如包含基頻部或RF(Radio Frequency，射頻)前端部等而構成。影像感測器503係獲取圖像者，且例如包含CMOS感測器而構成。
GPU315係進行圖像處理者。媒體處理部316係處理聲頻、字符、或圖形等資訊者。顯示器控制部317係經由MIPI介面318，控制顯示器504。MIPI介面318將將圖像信號發訊至顯示器504者。作為圖像信號，例如可採用YUV格式或RGB格式等信號。該MIPI介面318中，例如適用上述實施形態等之發訊裝置。
圖35係表示影像感測器410之一構成例者。影像感測器410具有感測器部411、ISP(Image Signal Processor，影像訊號處理器)412、JPEG(Joint Photographic Experts Group，聯合圖像專家小組)編碼器413、CPU414、RAM(Random Access Memory，隨機存取記憶體)415、ROM(Read Only Memory，唯讀記憶體)416、電源控制部417、I2C(Inter-Integrated Circuit，內部整合電路)介面418、及MIPI介面419。該等各區塊於該例中連接於系統匯流排420，且經由該系統匯流排420，相互地進行資料之交換。
感測器部411係獲取圖像者，且例如包含CMOS感測器。ISP412係對感測器部411所獲取之圖像進行特定之處理者。JPEG編碼器413係編碼ISP412所處理之圖像，產生JPEG格式之圖像者。CPU414係按照程式，控制影像感測器410之各區塊。RAM415係CPU414進行資訊處理時所使用之記憶體。ROM416係記憶於CPU414中被執行之程式者。電源控制部417係控制影像感測器410之電源者。I2C介面418係自應用處理機310接收控制信號者。又，雖未進行圖示，但影像感測器 410可自應用處理機310，不僅接收控制信號而且亦接收時脈信號。具體而言，影像感測器410係構成為可基於各種頻率之時脈信號進行動作。MIPI介面419係將圖像信號發訊至應用處理機310者。作為圖像信號，例如可採用YUV格式或RGB格式等信號。該MIPI介面419中，例如適用上述實施形態等之發訊裝置。
以上，列舉若干個實施形態及變化例、及對於電子機器之適用例而說明了本技術，但本技術並非限定於該等實施形態等，而可進行各種變化。
例如，於上述各實施形態中，發訊部11係構成為可產生3個電壓位準(高位準電壓VH、低位準電壓VL、中位準電壓VM)，但並非限定於此，亦可取而代之地例如構成為能夠產生4個以上電壓位準。
又，例如，上述各實施形態係於發訊裝置10中設置有3個發訊部11A~11C，但並非限定於此，亦可取而代之地設置2個以下或4個以上之發訊部。
再者，本說明書中所記載之效果僅為例示，並非被限定者，又，亦可具有其他效果。
再者，本技術亦可以如下方式構成。
(1)一種發訊裝置，其包括：輸出端子；驅動器部，其係使上述輸出端子之電壓於複數個電壓之間進行轉換；及控制部，其係以使上述複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制上述驅動器部。
(2)如上述(1)記載之發訊裝置，其中上述複數個電壓係包含第1電壓、第2電壓、及上述第1電壓與上 述第2電壓之間之第3電壓。
(3)如上述(2)記載之發訊裝置，其中自上述第3電壓向上述第1電壓或上述第2電壓之電壓轉換中之轉換開始時序相較上述第1電壓與上述第2電壓之間之電壓轉換中之轉換開始時序延遲。
(4)如上述(2)或(3)記載之發訊裝置，其中上述第1電壓與上述第2電壓之間之電壓轉換中之轉換開始時序相較自上述第1電壓或上述第2電壓向上述第3電壓之電壓轉換中之轉換開始時序延遲。
(5)如上述(1)至(4)中任一項記載之發訊裝置，其中上述控制部具有設定各轉換開始時序之1個或複數個延遲電路。
(6)如上述(5)記載之發訊裝置，其中上述1個或複數個延遲電路中之至少1個延遲電路係以延遲量可變更之方式構成。
(7)如上述(2)或(3)記載之發訊裝置，其中上述驅動器部具有2個驅動器電路，各驅動器電路具有：第1開關，其係一端導引至將對應於上述第1電壓之電壓輸出之第1電源，且另一端導引至上述輸出端子；及第2開關，其係一端導引至將對應於上述第2電壓之電壓輸出之第2電源，且另一端導引至上述輸出端子。
(8)如上述(7)記載之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第2開關之各者設為暫時接通狀態，並且將上述第1開關分別設為暫時斷開狀態後，將上述第2開關中之一者設為斷開狀態，並且將上述第1開關中之一者設為接通狀態。
(9)如上述(7)記載之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第1開關之各者及第2開關之各者設為暫時接通狀態後，將上述第1開關中之一者及上述第2開關中之一者設為斷開狀態。
(10)如上述(8)或(9)記載之發訊裝置，其中上述控制部具有設定上述特定期間之時間長度之1個或複數個延遲電路。
(11)如上述(7)至(10)中任一項記載之發訊裝置，其中上述驅動器部係藉由將上述第1開關之各者設為接通狀態，並且將上述第2開關之各者設為斷開狀態，而將上述輸出端子之電壓設定為上述第1電壓，藉由將上述第2開關之各者設為接通狀態，並且將上述第1開關之各者設為斷開狀態，而將上述輸出端子之電壓設定為上述第2電壓，且藉由將上述第1開關中之一者設為接通狀態，將另一者設為斷開狀態，並且將上述第2開關中之一者設為接通狀態，將另一者設為斷開狀態，而將上述輸出端子之電壓設定為上述第3電壓。
(12)如上述(2)或(3)記載之發訊裝置，其中上述驅動器部具有：第1開關，其係一端導引至將對應於上述第1電壓之電壓輸出之第1電源，且另一端導引至上述輸出端子；及第2開關，其係一端導引至將對應於上述第2電壓之電壓輸出之第2電源，且另一端導引至上述輸出端子。
(13)如上述(12)記載之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於 特定期間內將上述第2開關設為暫時接通狀態，並且將上述第1開關設為斷開狀態後，將上述第2開關設為斷開狀態。
(14)如上述(12)記載之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第1開關及第2開關分別設為暫時接通狀態後，將上述第1開關及上述第2開關分別設為斷開狀態。
(15)如上述(12)至(14)中任一項記載之發訊裝置，其中上述驅動器部係藉由將上述第1開關設為接通狀態，並且將上述第2開關設為斷開狀態，而將上述輸出端子之電壓設定為上述第1電壓，藉由將上述第2開關設為接通狀態，並且將上述第1開關設為斷開狀態，而將上述輸出端子之電壓設定為上述第2電壓，且藉由將上述第1開關及上述第2開關設為斷開狀態，而經由1個或複數個終端電阻元件，將上述輸出端子之電壓設定為上述第3電壓。
(16)一種通訊系統，其包括：發訊裝置、及接收裝置，上述發訊裝置具有：輸出端子；驅動器部，其係使上述輸出端子之電壓於複數個電壓之間進行轉換；及控制部，其係以使上述複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制上述驅動器部。
(17)如上述(16)記載之通訊系統，其中上述接收裝置具有基於接收信號獲取1個或複數個參數之檢測 部，且上述控制部基於上述1個或複數個參數，設定上述轉換開始時序。
(18)如上述(17)記載之通訊系統，其中上述控制部具有設定各轉換開始時序之1個或複數個延遲電路，且基於上述1個或複數個參數，調整上述1個或複數個延遲電路中之延遲量。
(19)如上述(17)或(18)記載之通訊系統，其具有校準模式，上述驅動器部係於上述校準模式中，發訊具有特定圖案之特定之信號，上述檢測部係基於上述特定之信號，獲取上述1個或複數個參數，上述控制部係基於上述1個或複數個參數，設定上述轉換開始時序。
本申請案係基於日本專利局於2014年3月25日提出申請之日本專利申請編號2014-062570號而主張優先權者，且將該申請案之全部內容以參照之形式引用於本申請案中。
若為業者，則可根據設計上之必要情況或其他之要因，設想各種修正、組合、次組合、及變更，但可認為該等情況係包含於隨附之申請專利範圍或其均等物之範圍者。
t11~t13‧‧‧開始時序
td1、td2‧‧‧延遲量
Thm、Thl、Tlh、Tlm、Tml、Tmh‧‧‧轉換
VH‧‧‧高位準電
VM‧‧‧中位準電
VL‧‧‧低位準電

Claims (19)

  1. 一種發訊裝置，其包括：輸出端子；驅動器部，其係使上述輸出端子之電壓於複數個電壓之間進行轉換；及控制部，其係以使上述複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制上述驅動器部。
  2. 如請求項1之發訊裝置，其中上述複數個電壓係包含第1電壓、第2電壓、及上述第1電壓與上述第2電壓之間之第3電壓。
  3. 如請求項2之發訊裝置，其中自上述第3電壓向上述第1電壓或上述第2電壓之電壓轉換之轉換開始時序係相較上述第1電壓與上述第2電壓之間之電壓轉換之轉換開始時序延遲。
  4. 如請求項2之發訊裝置，其中上述第1電壓與上述第2電壓之間之電壓轉換之轉換開始時序係相較自上述第1電壓或上述第2電壓向上述第3電壓之電壓轉換之轉換開始時序延遲。
  5. 如請求項1之發訊裝置，其中上述控制部具有設定各轉換開始時序之1個或複數個延遲電路。
  6. 如請求項5之發訊裝置，其中上述1個或複數個延遲電路中之至少1個延遲電路係以延遲量可變更之方式構成。
  7. 如請求項2之發訊裝置，其中上述驅動器部具有2個驅動器電路，各驅動器電路具有：第1開關，其係一端導引至將對應於上述第1電壓之電壓輸出之第1電源，且另一端導引至上述輸出端子；及第2開關，其係一端導引至將對應於上述第2電壓之電壓輸出之第2電源，且另一端導引至上述輸出端子。
  8. 如請求項7之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第2開關之各者設為暫時接通狀態，並且將上述第1開關分別設為暫時斷開狀態後，將上述第2開關中之一者設為斷開狀態，並且將上述第1開關中之一者設為接通狀態。
  9. 如請求項7之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第1開關之各者及第2開關之各者設為暫時接通狀態後，將上述第1開關中之一者及上述第2開關中之一者設為斷開狀態。
  10. 如請求項8之發訊裝置，其中上述控制部具有設定上述特定期間之時間長度之1個或複數個延遲電路。
  11. 如請求項7之發訊裝置，其中上述驅動器部係藉由將上述第1開關之各者設為接通狀態，並且將上述第2開關之各者設為斷開狀態，而將上述輸出端子之電壓設定為上述第1電壓，藉由將上述第2開關之各者設為接通狀態，並且將上述第1開 關之各者設為斷開狀態，而將上述輸出端子之電壓設定為上述第2電壓，且藉由將上述第1開關中之一者設為接通狀態，將另一者設為斷開狀態，並且將上述第2開關中之一者設為接通狀態，將另一者設為斷開狀態，而將上述輸出端子之電壓設定為上述第3電壓。
  12. 如請求項2之發訊裝置，其中上述驅動器部具有：第1開關，其係一端導引至將對應於上述第1電壓之電壓輸出之第1電源，且另一端導引至上述輸出端子；及第2開關，其係一端導引至將對應於上述第2電壓之電壓輸出之第2電源，且另一端導引至上述輸出端子。
  13. 如請求項12之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第2開關設為暫時接通狀態，並且將上述第1開關設為斷開狀態後，將上述第2開關設為斷開狀態。
  14. 如請求項12之發訊裝置，其中於自上述第1電壓向上述第3電壓之電壓轉換時，上述控制部於特定期間內將上述第1開關及第2開關分別設為暫時接通狀態後，將上述第1開關及上述第2開關分別設為斷開狀態。
  15. 如請求項12之發訊裝置，其中上述驅動器部係藉由將上述第1開關設為接通狀態，並且將上述第2開關設為斷開狀態，而將上述輸出端子之電壓設定為上述第1電壓，藉由將上述第2開關設為接通狀態，並且將上述第1開關設為斷開狀態，而將上述輸出端子之電壓設定為上述第2電壓，且藉由將上述第1開關及上述第2開關設為斷開狀態，而經由1個 或複數個終端電阻元件，將上述輸出端子之電壓設定為上述第3電壓。
  16. 一種通訊系統，其包括：發訊裝置、及接收裝置，上述發訊裝置具有：輸出端子；驅動器部，其係使上述輸出端子之電壓於複數個電壓之間進行轉換；及控制部，其係以使上述複數個電壓之間之電壓轉換中之一電壓轉換中之轉換開始時序相較另一電壓轉換中之轉換開始時序延遲之方式，控制上述驅動器部。
  17. 如請求項16之通訊系統，其中上述接收裝置具有基於接收信號獲取1個或複數個參數之檢測部，且上述控制部基於上述1個或複數個參數，設定上述轉換開始時序。
  18. 如請求項17之通訊系統，其中上述控制部具有設定各轉換開始時序之1個或複數個延遲電路，且基於上述1個或複數個參數，調整上述1個或複數個延遲電路中之延遲量。
  19. 如請求項17之通訊系統，其具有校準模式，上述驅動器部係於上述校準模式中，發訊具有特定圖案之特定之信號，上述檢測部係基於上述特定之信號，獲取上述1個或複數個參 數，上述控制部係基於上述1個或複數個參數，設定上述轉換開始時序。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI748976B (zh) * 2016-02-02 2021-12-11 日商新力股份有限公司 發送裝置及通信系統
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
TW202337178A (zh) * 2016-03-01 2023-09-16 日商新力股份有限公司 發送裝置、發送方法及通信系統
US9722822B1 (en) * 2016-03-04 2017-08-01 Inphi Corporation Method and system using driver equalization in transmission line channels with power or ground terminations
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
JP6790435B2 (ja) * 2016-04-20 2020-11-25 ソニー株式会社 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法
EP3493497B1 (en) * 2016-07-26 2021-01-27 Sony Semiconductor Solutions Corporation Transmission device, transmission method, and communication system
DE112017006291T5 (de) * 2016-12-14 2019-09-05 Sony Semiconductor Solutions Corporation Übertragungsvorrichtung, übertragungsverfahren und kommunikationssystem
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
JP7449785B2 (ja) * 2020-06-17 2024-03-14 日立Astemo株式会社 電子制御装置、判定方法
CN116569489A (zh) * 2020-12-17 2023-08-08 索尼半导体解决方案公司 发送装置和电子设备

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972309A (en) * 1989-03-14 1990-11-20 Hughes Aircraft Company N-phase sinewave converter
US5903231A (en) 1996-12-16 1999-05-11 Vidicast Ltd. System for encoding base N data using a multi-level coding scheme
JP3636910B2 (ja) 1998-11-24 2005-04-06 日本電気エンジニアリング株式会社 ラインドライバ回路
US6333654B1 (en) * 2000-03-15 2001-12-25 Nortel Networks Limited Variable power supply technique for use with a high efficiency line driver
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
JP3574410B2 (ja) * 2001-01-25 2004-10-06 シャープ株式会社 電圧変換回路及びこれを備えた半導体集積回路装置
US6927613B2 (en) * 2001-09-07 2005-08-09 Freescale Semiconductor, Inc. Circuit generating constant narrow-pulse-width bipolarity cycle monocycles using CMOS circuits
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
GB0310844D0 (en) * 2003-05-12 2003-06-18 Adiabatic Logic Ltd Improvements to resonant line drivers
KR100520648B1 (ko) * 2003-05-16 2005-10-13 삼성전자주식회사 반도체 광 증폭기를 이용한 듀오바이너리 광 전송장치
JP2005006444A (ja) * 2003-06-13 2005-01-06 Japan Aviation Electronics Industry Ltd 照明灯電源装置
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
JP2005217999A (ja) * 2004-02-02 2005-08-11 Hitachi Ltd デジタルデータ伝送回路
WO2005101635A1 (en) * 2004-04-16 2005-10-27 System General Corp. Soft-switching power converter having power saving means
JP5106757B2 (ja) 2004-06-24 2012-12-26 三星電子株式会社 電圧レベルコーディングシステム及び方法
US9137063B2 (en) * 2005-01-20 2015-09-15 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
KR100670653B1 (ko) * 2005-06-29 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 출력 드라이버
JP4937609B2 (ja) * 2006-03-15 2012-05-23 株式会社日立製作所 出力バッファ回路と差動出力バッファ回路並びに伝送方法
JP2008054220A (ja) * 2006-08-28 2008-03-06 Rohm Co Ltd パルス発生器およびそれを用いた電子機器ならびにパルス発生方法
US7724161B1 (en) * 2006-12-12 2010-05-25 Marvell International Ltd. Truncation for three-level digital amplifier
US8064535B2 (en) 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US7432747B1 (en) * 2007-04-04 2008-10-07 Etron Technology Inc. Gate driving circuit
JP2009077099A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 信号送信機、信号受信機及び多重差動伝送システム
JP4960833B2 (ja) * 2007-10-31 2012-06-27 パナソニック株式会社 シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路
KR20090049290A (ko) * 2007-11-13 2009-05-18 삼성전자주식회사 멀티 레벨 펄스 진폭 변조 트랜스시버 및 데이터 송수신방법
US8848810B2 (en) 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
US7795915B2 (en) * 2008-08-04 2010-09-14 Chil Semiconductor Corporation Multi-level signaling
JP5384910B2 (ja) * 2008-11-11 2014-01-08 ルネサスエレクトロニクス株式会社 半導体集積回路及びクロック同期化制御方法
JP5167373B2 (ja) * 2008-12-25 2013-03-21 パナソニック株式会社 表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセット
US7919984B2 (en) * 2008-12-31 2011-04-05 Intel Corporation System and apparatus of reconfigurable transceiver design for multi-mode signaling
KR20100116253A (ko) * 2009-04-22 2010-11-01 삼성전자주식회사 입출력 회로 및 이를 포함하는 집적회로 장치
US9843309B2 (en) * 2009-11-19 2017-12-12 Rambus Inc. Receiver with time-varying threshold voltage
KR101356292B1 (ko) * 2009-12-28 2014-01-28 엘지디스플레이 주식회사 Ｄｃ―ｄｃ 컨버터 및 그 제어방법과 이를 이용한 표시장치
CN102111066B (zh) * 2009-12-28 2013-05-15 精英电脑股份有限公司 节能电子装置、散热风扇电源控制系统及其控制方法
US9059816B1 (en) * 2010-05-20 2015-06-16 Kandou Labs, S.A. Control loop management and differential delay correction for vector signaling code communications links
JP2012044394A (ja) 2010-08-18 2012-03-01 Sony Corp 信号伝送装置、及び伝送制御方法
CN202050285U (zh) * 2011-04-26 2011-11-23 广东康菱动力科技有限公司 大型数据存储中心大马力高压柴油发电机组电力系统
JP5866920B2 (ja) * 2011-09-22 2016-02-24 セイコーエプソン株式会社 スイッチング装置及びその制御方法
JP6008215B2 (ja) 2012-04-19 2016-10-19 パナソニックＩｐマネジメント株式会社 多値信号伝送システム
US9438236B2 (en) * 2012-07-06 2016-09-06 Freescale Semiconductor, Inc. Input/output driver circuit, integrated circuit and method therefor
EP2704301B1 (en) * 2012-08-31 2016-07-27 Stichting IMEC Nederland DC-DC converter and control method thereof
JP2014062570A (ja) 2012-09-20 2014-04-10 Nsk Ltd ボールねじ用ナットの製造方法
KR20140105932A (ko) * 2013-02-25 2014-09-03 삼성전자주식회사 전압 레벨 변환 회로 및 이를 포함하는 디스플레이 장치
WO2014138081A1 (en) * 2013-03-05 2014-09-12 Silicon Image, Inc. Calibration of single-ended high-speed interfaces
US20140368667A1 (en) * 2013-06-14 2014-12-18 Intel Corporation Apparatus, system, and method for n-phase data mapping
CN103457616B (zh) * 2013-09-03 2015-05-27 广州润芯信息技术有限公司 一种直接变频发射机的正交失配校准方法和装置
US9215063B2 (en) * 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
US10015027B2 (en) * 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
KR102349415B1 (ko) * 2017-08-07 2022-01-11 삼성전자주식회사 펄스 진폭 변조 송신기 및 펄스 진폭 변조 수신기

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