JP6451738B2 - 送信装置および通信システム - Google Patents

Description

本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。

近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。

より多くのデータのやり取りを行う方法について、様々な技術が開示されている。例えば、特許文献１，２には、３つの電圧レベルを利用してデータのやりとりを行う通信システムが開示されている。

特表２０１１−５１７１５９号公報 特表２０１０−５２０７１５号公報

ところで、通信システムでは、一般に通信品質が高いことが望まれ、さらなる通信品質の向上が期待されている。

したがって、通信品質を高めることができる送信装置および通信システムを提供することが望ましい。

本開示の一実施形態における送信装置は、出力端子と、ドライバ部と、制御部とを備えている。ドライバ部は、出力端子の電圧を複数の電圧の間で遷移させるものである。制御部は、複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、ドライバ部を制御するものである。上記複数の電圧は、第１の電圧と、第２の電圧と、第１の電圧と第２の電圧との間の第３の電圧とを含む。第３の電圧から第１の電圧または第２の電圧への電圧遷移における遷移開始タイミングは、第１の電圧と第２の電圧との間の電圧遷移における交差タイミングと一致するように、第１の電圧と第２の電圧との間の電圧遷移における遷移開始タイミングよりも遅いタイミングに設定されている。

本開示の一実施形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、出力端子と、ドライバ部と、制御部とを有している。ドライバ部は、出力端子の電圧を複数の電圧の間で遷移させるものである。制御部は、複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、ドライバ部を制御するものである。上記複数の電圧は、第１の電圧と、第２の電圧と、第１の電圧と第２の電圧との間の第３の電圧とを含む。第３の電圧から第１の電圧または第２の電圧への電圧遷移における遷移開始タイミングは、第１の電圧と第２の電圧との間の電圧遷移における交差タイミングと一致するように、第１の電圧と第２の電圧との間の電圧遷移における遷移開始タイミングよりも遅いタイミングに設定されている。

本開示の一実施形態における送信装置および通信システムでは、出力端子の電圧が、複数の電圧の間で遷移する。その際、一の電圧遷移における遷移開始タイミングが、他の一の電圧遷移における遷移開始タイミングよりも遅くなるように制御される。

本開示の一実施形態における送信装置および通信システムによれば、一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするようにしたので、通信品質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の実施の形態に係る通信システムの一構成例を表すブロック図である。 第１の実施の形態に係る送信部の一構成例を表すブロック図である。 図２に示したドライバ部の一構成例を表す回路図である。 図２に示した送信部の一動作例を表す表である。 図１に示した受信装置の一構成例を表す回路図である。 図１に示した受信装置の一動作例を表す説明図である。 図２に示した送信部の一動作例を表すタイミング波形図である。 図３に示したドライバ部の一動作例を表す説明図である。 図３に示したドライバ部の他の動作例を表す説明図である。 図３に示したドライバ部の他の動作例を表す説明図である。 図２に示した送信部の一動作例を表す説明図である。 図２に示した送信部の一動作例を表すアイダイアグラムである。 比較例に係る送信部の一構成例を表すブロック図である。 図１１に示した送信部の一動作例を表すタイミング波形図である。 図１１に示した送信部の一動作例を表す説明図である。 図１１に示した送信部の一動作例を表すアイダイアグラムである。 第１の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図１５に示したドライバ回路の一構成例を表す回路図である。 図１５に示した送信部の一動作例を表すタイミング波形図である。 図１６に示したドライバ回路の一動作例を表す説明図である。 図１６に示したドライバ回路の他の動作例を表す説明図である。 図１６に示したドライバ回路の他の動作例を表す説明図である。 第１の実施の形態の他の変形例に係る送信部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る送信部の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信部の一構成例を表すブロック図である。 図２２に示した送信部の一動作例を表すタイミング波形図である。 図２２に示した送信部の一動作例を表す説明図である。 第２の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図２５に示した送信部の一動作例を表すタイミング波形図である。 第３の実施の形態に係る送信部の一構成例を表すブロック図である。 図２７に示した送信部の一動作例を表すタイミング波形図である。 図２７に示したドライバ部の一動作例を表す説明図である。 図２７に示した送信部の一動作例を表す説明図である。 第３の実施の形態の変形例に係る送信部の一構成例を表すブロック図である。 図３１に示した送信部の一動作例を表すタイミング波形図である。 実施の形態に係る送信装置が適用されたスマートフォンの外観構成を表す斜視図である。 実施の形態に係る送信装置が適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 実施の形態に係る送信装置が適用されたイメージセンサの一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る送信装置が適用された通信システムの一構成例を表すものである。通信システム１は、３つの電圧レベルを有する信号を用いて通信を行うものである。通信システム１は、送信装置１０と、受信装置１００とを備えている。

送信装置１０は、送信部１１Ａ，１１Ｂ，１１Ｃを有している。送信部１１Ａは、制御信号ＵＰＡ，ＤＮＡ，ＭＭＡに基づいて信号ＳＩＧＡを生成し、伝送線路９Ａを介して受信装置１００に送信するものである。同様に、送信部１１Ｂは、制御信号ＵＰＢ，ＤＮＢ，ＭＭＢに基づいて信号ＳＩＧＢを生成し、伝送線路９Ｂを介して受信装置１００に送信するものであり、送信部１１Ｃは、制御信号ＵＰＣ，ＤＮＣ，ＭＭＣに基づいて信号ＳＩＧＣを生成し、伝送線路９Ｃを介して受信装置１００に送信するものである。伝送線路９Ａ〜９Ｃの特性インピーダンスは、この例では、５０［Ω］である。

なお、以下では、送信部１１Ａ，１１Ｂ，１１Ｃのうちの任意の一つを表すものとして送信部１１を適宜用いる。同様に、制御信号ＵＰＡ，ＵＰＢ，ＵＰＣのうちの任意の一つを表すものとして制御信号ＵＰを適宜用い、制御信号ＤＮＡ，ＤＮＢ，ＤＮＣのうちの任意の一つを表すものとして制御信号ＤＮを適宜用い、制御信号ＭＭＡ，ＭＭＢ，ＭＭＣのうちの任意の一つを表すものとして制御信号ＭＭを適宜用い、制御信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣのうちの任意の一つを表すものとして信号ＳＩＧを適宜用いる。

図２は、送信部１１の一構成例を表すものである。送信部１１は、制御部２０と、ドライバ部１３とを有している。

制御部２０は、制御信号ＵＰ，ＤＮ，ＭＭに基づいて、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３を生成するものである。制御部２０は、遅延回路２１〜２３と、論理回路２４，２５と、論理積回路２６〜２８とを有している。

遅延回路２１は、制御信号ＵＰを遅延量ｔｄ１だけ遅延して、信号ＵＰ１として出力するものである。遅延回路２２は、制御信号ＤＮを遅延量ｔｄ１だけ遅延して、信号ＤＮ１として出力するものである。すなわち、遅延回路２１の遅延量と遅延回路２２の遅延量は同じである。遅延回路２３は、制御信号ＭＭを遅延量ｔｄ２だけ遅延して、信号ＭＭ１として出力するものである。遅延回路２３の遅延量ｔｄ２は、遅延回路２１，２２の遅延量ｔｄ１よりも大きい（ｔｄ２＞ｔｄ１）ものである。これらの遅延回路２１〜２３の各遅延量は、後述するように、信号ＳＩＧの各遷移の開始タイミングを設定するものである。

論理積回路２６は、制御信号ＭＭと信号ＭＭ１との論理積を求め、信号Ｍflagとして出力するものである。論理回路２４は、信号ＵＰ１の反転信号と信号Ｍflagとの否定論理積を求め、信号ＵＰ２として出力するものである。論理回路２５は、信号ＤＮ１の反転信号と信号Ｍflagとの否定論理積を求め、信号ＤＮ２として出力するものである。論理積回路２７は、信号ＵＰ１と信号Ｍflagとの論理積を求め、信号ＵＰ３として出力するものである。論理積回路２８は、信号ＤＮ１と信号Ｍflagとの論理積を求め、信号ＤＮ３として出力するものである。

ドライバ部１３は、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３に基づいて、信号ＳＩＧを生成するものである。ドライバ部１３は、ドライバ回路３０，４０を有している。ドライバ回路３０の正入力端子には信号ＵＰ２が入力され、負入力端子には信号ＤＮ２が入力され、出力端子は、ドライバ回路４０の出力端子に接続されるとともに送信部１１の出力端子Ｔoutに接続されている。ドライバ回路４０の正入力端子には信号ＵＰ３が入力され、負入力端子には信号ＤＮ３が入力され、出力端子は、ドライバ回路３０の出力端子に接続されるとともに出力端子Ｔoutに接続されている。

図３は、ドライバ部１３の一構成例を表すものである。ドライバ回路３０は、トランジスタ３２，３３と、抵抗素子３１，３４，３５とを有している。トランジスタ３２，３３は、この例では、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。トランジスタ３２のゲートは、ドライバ回路３０の正入力端子に対応するものであり、信号ＵＰ２が供給され、ソースは抵抗素子３１の一端に接続され、ドレインはトランジスタ３３のドレインに接続されるとともに抵抗素子３５の一端に接続されている。トランジスタ３３のゲートは、ドライバ回路３０の負入力端子に対応するものであり、信号ＤＮ２が供給され、ソースは抵抗素子３４の一端に接続され、ドレインはトランジスタ３２のドレインに接続されるとともに抵抗素子３５の一端に接続されている。抵抗素子３１の一端はトランジスタ３２のソースに接続され、他端には電圧Ｖ１が供給されている。電圧Ｖ１は、例えば４００［ｍＶ］である。抵抗素子３４の一端はトランジスタ３３のソースに接続され、他端は接地されている。抵抗素子３５の一端はトランジスタ３２，３３のドレインに接続され、他端は、ドライバ回路３０の出力端子に対応するものであり、出力端子Ｔoutに接続されている。この例では、抵抗素子３１の抵抗値と、トランジスタ３２のオン抵抗の抵抗値と、抵抗素子３５の抵抗値の和は、１００［Ω］程度であり、同様に、抵抗素子３４の抵抗値と、トランジスタ３３のオン抵抗の抵抗値と、抵抗素子３５の抵抗値の和は、この例では１００［Ω］程度である。

ドライバ回路４０は、ドライバ回路３０と同様に、トランジスタ４２，４３と、抵抗素子４１，４４，４５とを有している。トランジスタ４２，４３は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタ４２のゲートは、ドライバ回路４０の正入力端子に対応するものであり、信号ＵＰ３が供給され、ソースは抵抗素子４１の一端に接続され、ドレインはトランジスタ４３のドレインに接続されるとともに抵抗素子４５の一端に接続されている。トランジスタ４３のゲートは、ドライバ回路４０の負入力端子に対応するものであり、信号ＤＮ３が供給され、ソースは抵抗素子４４の一端に接続され、ドレインはトランジスタ４２のドレインに接続されるとともに抵抗素子４５の一端に接続されている。抵抗素子４１の一端はトランジスタ４２のソースに接続され、他端には電圧Ｖ１が供給されている。抵抗素子４４の一端はトランジスタ４３のソースに接続され、他端は接地されている。抵抗素子４５の一端はトランジスタ４２，４３のドレインに接続され、他端は、ドライバ回路４０の出力端子に対応するものであり、出力端子Ｔoutに接続されている。この例では、抵抗素子４１の抵抗値と、トランジスタ４２のオン抵抗の抵抗値と、抵抗素子４５の抵抗値の和は、１００［Ω］程度であり、同様に、抵抗素子４４の抵抗値と、トランジスタ４３のオン抵抗の抵抗値と、抵抗素子４５の抵抗値の和は、この例では１００［Ω］程度である。

このように、ドライバ回路３０の出力端子と、ドライバ回路４０の出力端子は互いに接続されている。そして、後述するように、送信部１１では、信号ＳＩＧの電圧レベルにかかわらず、４つのトランジスタ３２，３３，４２，４３のうちの２つのトランジスタがオン状態になる。これにより、送信部１１は、出力インピーダンスを５０［Ω］程度にすることができ、インピーダンスマッチングを実現しやすくすることができるようになっている。

図４は、送信部１１の入出力特性を表すものである。図４に示すように、制御信号ＵＰ，ＭＭが“１”であり、制御信号ＤＮが“０”である場合には、信号ＳＩＧは高レベル電圧ＶＨになる。また、制御信号ＤＮ，ＭＭが“１”であり、制御信号ＵＰが“０”である場合には、信号ＳＩＧは低レベル電圧ＶＬになる。また、制御信号ＭＭが“０”である場合には、制御信号ＵＰ，ＤＮにかかわらず、信号ＳＩＧは中レベル電圧ＶＭになる。すなわち、制御信号ＭＭは、信号ＳＩＧを中レベル電圧ＶＭにするか否かを制御する信号であり、送信部１１は、制御信号ＭＭが“０”である場合に、信号ＳＩＧを中レベル電圧ＶＭに設定する。そして、送信部１１は、制御信号ＭＭが“１”である場合には、制御信号ＵＰ，ＤＮに応じて信号ＳＩＧを高レベル電圧ＶＨまたは低レベル電圧ＶＬに設定するようになっている。

このように、送信部１１Ａ〜１１Ｃのそれぞれは、３つの電圧レベル（高レベル電圧ＶＨ、低レベル電圧ＶＬ、および中レベル電圧ＶＭ）のうちのいずれか一つを出力する。その際、送信装置１０では、３つの送信部１１Ａ〜１１Ｃが、互いに異なる電圧レベルを出力する。すなわち、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧レベルは、互いに異なるようになっている。

図５は、受信装置１００の一構成例を表すものである。受信装置１００は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信するものである。受信装置１００は、抵抗素子１０１Ａ〜１０１Ｃと、アンプ１０２Ａ〜１０２Ｃとを有している。

抵抗素子１０１Ａ〜１０１Ｃは、通信システム１における終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子１０１Ａの一端は、入力端子ＴinＡなどに接続されるとともに信号ＳＩＧＡが供給され、他端は抵抗素子１０１Ｂ，１０１Ｃの他端に接続されている。抵抗素子１０１Ｂの一端は、入力端子ＴinＢなどに接続されるとともに信号ＳＩＧＢが供給され、他端は抵抗素子１０１Ａ，１０１Ｃの他端に接続されている。抵抗素子１０１Ｃの一端は、入力端子ＴinＣなどに接続されるとともに信号ＳＩＧＣが供給され、他端は抵抗素子１０１Ａ，１０１Ｂの他端に接続されている。

アンプ１０２Ａ〜１０２Ｃは、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じて“１”または“０”を出力するものである。アンプ１０２Ａの正入力端子は、アンプ１０２Ｃの負入力端子、抵抗素子１０１Ａの一端、および入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、負入力端子は、アンプ１０２Ｂの正入力端子、抵抗素子１０１Ｂの一端、および入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給される。アンプ１０２Ｂの正入力端子は、アンプ１０２Ａの負入力端子、抵抗素子１０１Ｂの一端、および入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、負入力端子は、アンプ１０２Ｃの正入力端子、抵抗素子１０１Ｃの一端、および入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給される。アンプ１０２Ｃの正入力端子は、アンプ１０２Ｂの負入力端子、抵抗素子１０１Ｃの一端、および入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、負入力端子は、アンプ１０２Ａの正入力端子、抵抗素子１０１Ａの一端、および入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給される。

図６は、受信装置１００の一動作例を表すものである。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬであり、信号ＳＩＧＣは中レベル電圧ＶＭである。この場合には、入力端子ＴinＡ、抵抗素子１０１Ａ、抵抗素子１０１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ１０２Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、アンプ１０２Ａは“１”を出力する。また、アンプ１０２Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、アンプ１０２Ｂは“０”を出力する。また、アンプ１０２Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、アンプ１０２Ｃは“０”を出力するようになっている。

このようにして、受信装置１００では、アンプ１０２Ａ〜１０２Ｃのそれぞれが、信号ＳＩＧＡ〜ＳＩＧＣのうちの２つの差分に応じて“１”または“０”を出力し、後段回路がその出力信号に基づいて所定の処理を行うようになっている。

ここで、トランジスタ３２，４２は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタ３３，４３は、本開示における「第２のスイッチ」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の通信システム１の動作および作用について説明する。

（全体動作概要）
まず、図１，２を参照して、通信システム１の全体動作概要を説明する。送信部１１Ａは、制御信号ＵＰＡ，ＤＮＡ，ＭＭＡに基づいて信号ＳＩＧＡを生成し、伝送線路９Ａを介して受信装置１００に送信する。同様に、送信部１１Ｂは、制御信号ＵＰＢ，ＤＮＢ，ＭＭＢに基づいて信号ＳＩＧＢを生成し、伝送線路９Ｂを介して受信装置１００に送信し、送信部１１Ｃは、制御信号ＵＰＣ，ＤＮＣ，ＭＭＣに基づいて信号ＳＩＧＣを生成し、伝送線路９Ｃを介して受信装置１００に送信する。そして、受信装置１００は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信する。

（送信部１１の詳細動作）
各送信部１１（送信部１１Ａ〜１１Ｃ）では、制御部２０が、制御信号ＵＰ，ＤＮ，ＭＭに基づいて、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３を生成する。そして、ドライバ部１３が、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３に基づいて信号ＳＩＧ（信号ＳＩＧＡ〜ＳＩＧＣ）を生成する。以下に、送信部１１の詳細動作について説明する。

図７は、送信部１１の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｃ）は制御信号ＭＭの波形を示し、（Ｄ）は信号ＭＭ１の波形を示し、（Ｅ）は信号Ｍflagの波形を示し、（Ｆ）は信号ＵＰ２または信号ＤＮ２の波形を示し、（Ｇ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｈ）は信号ＳＩＧの波形を示す。

送信部１１には、最小パルス幅が時間Ｐである制御信号ＵＰ，ＤＮ，ＭＭが供給される。遅延回路２１は、制御信号ＵＰを遅延量ｔｄ１だけ遅延して信号ＵＰ１を生成し、同様に、遅延回路２２は、制御信号ＤＮを遅延量ｔｄ１だけ遅延して信号ＤＮ１を生成する（図７（Ａ），（Ｂ））。また、遅延回路２３は、制御信号ＭＭを遅延量ｔｄ２だけ遅延して信号ＭＭ１を生成する（図７（Ｃ），（Ｄ））。論理積回路２６は、制御信号ＭＭと信号ＭＭ１の論理積を求めて信号Ｍflagを生成する（図７（Ｃ）〜（Ｅ））。

タイミングｔ３以前では、信号Ｍflagが“１”であるため、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図７（Ｆ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図７（Ｇ））。そして、ドライバ部１３は、これらの信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図７（Ｈ））。

図８Ａは、信号ＳＩＧを高レベル電圧ＶＨにする場合におけるドライバ部１３の動作状態を表すものである。この図８Ａでは、トランジスタ３２，３３，４２，４３を、その動作状態を示すスイッチとして描いている。この場合には、信号ＵＰ２，ＵＰ３が“１”になるとともに信号ＤＮ２，ＤＮ３が“０”になり、これにより、トランジスタ３２，４２がオン状態になるとともにトランジスタ３３，４３がオフ状態になる。その結果、抵抗素子３１、トランジスタ３２、および抵抗素子３５にこの順で電流Ｉ１が流れるとともに、抵抗素子４１、トランジスタ４２、および抵抗素子４５にこの順で電流Ｉ２が流れる。その結果、信号ＳＩＧが高レベル電圧ＶＨになる。

図８Ｂは、信号ＳＩＧを低レベル電圧ＶＬにする場合におけるドライバ部１３の動作状態を表すものである。この場合には、信号ＵＰ２，ＵＰ３が“０”になるとともに信号ＤＮ２，ＤＮ３が“１”になり、これにより、トランジスタ３２，４２がオフ状態になるとともにトランジスタ３３，４３がオン状態になる。その結果、抵抗素子３５、トランジスタ３３、および抵抗素子３４にこの順で電流Ｉ３が流れるとともに、抵抗素子４５、トランジスタ４３、および抵抗素子４４にこの順で電流Ｉ４が流れる。その結果、信号ＳＩＧが低レベル電圧ＶＬになる。

信号ＳＩＧの遷移には、ある程度の時間を要する。ドライバ部１３は、信号ＳＩＧを遷移させる際、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３が変化したタイミング（例えばタイミングｔ１，ｔ２など）において、信号ＳＩＧの遷移を開始させる（図７（Ｈ））。具体的には、ドライバ部１３は、図８Ａに示したように、トランジスタ３２，４２をオン状態にして電流Ｉ１，Ｉ２を流すことにより、低レベル電圧ＶＬから高レベル電圧ＶＨに向かって遷移を開始させ、あるいは、図８Ｂに示したように、トランジスタ３３，４３をオン状態にして電流Ｉ３，Ｉ４を流すことにより、高レベル電圧ＶＨから低レベル電圧ＶＬに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

次に、タイミングｔ３において、信号Ｍflagが“１”から“０”に変化する（図７（Ｅ））。これにより、論理回路２４は信号ＵＰ２を“１”にし、論理回路２５は信号ＤＮ２を“１”にする（図７（Ｆ））。同様に、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図７（Ｇ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへ遷移させる（図７（Ｈ））。

図８Ｃは、信号ＳＩＧを中レベル電圧ＶＭにする場合におけるドライバ部１３の動作状態を表すものである。この場合には、信号ＵＰ２，ＤＮ２が“１”になるとともに信号ＵＰ３，ＤＮ３が“０”になるため、トランジスタ３２，４２がオン状態になるとともにトランジスタ３３，４３がオフ状態になる。すなわち、ドライバ部１３では、いわゆるテブナン終端が実現される。その結果、抵抗素子３１およびトランジスタ３２にこの順で電流Ｉ５が流れるとともに、トランジスタ３３および抵抗素子３４にこの順で電流Ｉ６が流れる。その結果、信号ＳＩＧが中レベル電圧ＶＭになる。

ドライバ部１３は、信号ＳＩＧを遷移させる際、タイミングｔ３において、信号ＳＩＧの遷移を開始させる（図７（Ｈ））。具体的には、ドライバ部１３は、図８Ｃに示したように、トランジスタ３２，３３をオン状態にして電流Ｉ５，Ｉ６を流すことにより、低レベル電圧ＶＬまたは高レベル電圧ＶＨから中レベル電圧ＶＭに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは中レベル電圧ＶＭに到達し、遷移が終了する。

次に、タイミングｔ５において、信号Ｍflagが“０”から“１”に変化する（図７（Ｅ））。これにより、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図７（Ｆ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図７（Ｇ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図７（Ｈ））。その際、ドライバ部１３は、このタイミングｔ５において、信号ＳＩＧの遷移を開始させる。具体的には、ドライバ部１３は、図８Ａに示したように、トランジスタ３２，４２をオン状態にして電流Ｉ１，Ｉ２を流すことにより、中レベル電圧ＶＭから高レベル電圧ＶＨに向かって遷移を開始させ、あるいは、図８Ｂに示したように、トランジスタ３３，４３をオン状態にして電流Ｉ３，Ｉ４を流すことにより、中レベル電圧ＶＭから低レベル電圧ＶＬに向かって遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

このように、送信部１１では、制御信号ＵＰ，ＤＮを遅延量ｔｄ１だけ遅延するとともに制御信号ＭＭを遅延量ｔｄ２だけ遅延し、遅延された信号に基づいてドライバ部１３を制御する。これにより、送信部１１では、信号ＳＩＧにおける各遷移の開始タイミングをずらすことができる。

図９は、信号ＳＩＧの各遷移を表すものであり、（Ａ）は各遷移を重ねて描いたものであり、（Ｂ）は高レベル電圧ＶＨから中レベル電圧ＶＭへの遷移Ｔhmおよび低レベル電圧ＶＬから中レベル電圧ＶＭへの遷移Ｔlmを示し、（Ｃ）は高レベル電圧ＶＨから低レベル電圧ＶＬへの遷移Ｔhlおよび低レベル電圧ＶＬから高レベル電圧ＶＨへの遷移Ｔlhを示し、（Ｄ）は中レベル電圧ＶＭから高レベル電圧ＶＨへの遷移Ｔmhおよび中レベル電圧ＶＭから低レベル電圧ＶＬへの遷移Ｔmlを示す。なお、信号ＳＩＧの各遷移は、実際には、例えば、目標電圧に向かって徐々に収束するような波形を示すが、この図９では、説明の便宜上、各遷移を直線により示している。

図９に示したように、送信部１１では、遷移Ｔhm，Ｔlm（図９（Ｂ））の開始タイミングｔ１１を、遷移Ｔhl，Ｔlh（図９（Ｃ））の開始タイミングｔ１２よりも早いタイミングに設定している。ここで、タイミングｔ１１とタイミングｔ１２の差は、遅延回路２１，２２の遅延量ｔｄ１に対応するものである。このように、遷移の開始タイミングをずらすことにより、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。すなわち、遷移Ｔhm，Ｔlmのスルーレートは、遷移Ｔhl，Ｔlhのスルーレートよりも低い。よって、送信部１１では、遷移Ｔhm，Ｔlmを遷移Ｔhl，Ｔlhよりも早く開始することにより、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

また、送信部１１では、遷移Ｔmh，Ｔml（図９（Ｄ））の開始タイミングｔ１３を、遷移Ｔhl，Ｔlh（図９（Ｃ））の開始タイミングｔ１２よりも遅いタイミングに設定している。ここで、タイミングｔ１１とタイミングｔ１３との差は、遅延回路２３の遅延量ｔｄ２に対応するものである。このように、遷移Ｔmh，Ｔmlの開始タイミングを遅らせることにより、遷移Ｔmh，Ｔmlの開始タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

このように、送信部１１では、各遷移の開始タイミングをずらすことにより、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングと、遷移Ｔmh，Ｔmlの開始タイミングとをほぼ一致させる。これにより、信号ＳＩＧのアイダイアグラムにおけるアイ開口を広げることができる。

図１０は、信号ＳＩＧのアイダイアグラムを表すものである。信号ＳＩＧでは、２つのアイ開口Ｅ１，Ｅ２が生じる。アイ開口Ｅ１は、高レベル電圧ＶＨと中レベル電圧ＶＭとの間に生じ、アイ開口Ｅ２は、中レベル電圧ＶＭと低レベル電圧ＶＬとの間に生じる。アイ開口Ｅ１，Ｅ２の時間幅は、ほぼ時間Ｐと同じである。送信部１１では、上述したように、遅延回路２１〜２３を設け、各遷移の開始タイミングをずらすようにしたので、後述する比較例の場合と比べて、アイ開口Ｅ１，Ｅ２の時間幅を広げることができ、その結果、通信品質を高めることができる。

また、送信部１１では、図８Ａ〜８Ｃに示したように、信号ＳＩＧの電圧レベルにかかわらず、４つのトランジスタ３２，３３，４２，４３のうちの２つのトランジスタをオン状態にした。具体的には、送信部１１は、電圧ＳＩＧを高レベル電圧ＶＨにする場合には、トランジスタ３２，４２をオン状態にし（図８Ａ）、電圧ＳＩＧを低レベル電圧ＶＬにする場合には、トランジスタ３３，４３をオン状態にし（図８Ｂ）、電圧ＳＩＧを中レベル電圧ＶＭにする場合には、トランジスタ３２，３３をオン状態にしている（図８Ｃ）。これにより、送信部１１は、信号ＳＩＧの電圧レベルにかかわらず、出力インピーダンスを５０［Ω］程度にすることができ、インピーダンスマッチングを実現しやすくすることができる。

（比較例）
次に、比較例に係る送信部１１Ｒについて説明する。

図１１は、比較例に係る送信部１１Ｒの一構成例を表すものである。送信部１１Ｒは、制御部２０Ｒを有している。制御部２０Ｒは、論理回路２４，２５と、論理積回路２７，２８を有している。制御部２０Ｒは、上記第１の実施の形態に係る制御部２０から遅延回路２１〜２３および論理積回路２６を省いたものである。すなわち、論理回路２４および論理積回路２７は、制御信号ＵＰ，ＭＭに基づいて動作し、論理回路２５および論理積回路２８は、制御信号ＤＮ，ＭＭに基づいて動作するようになっている。

図１２は、送信部１１Ｒの一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は制御信号ＭＭの波形を示し、（Ｃ）は信号ＵＰ２または信号ＤＮ２の波形を示し、（Ｄ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｅ）は信号ＳＩＧの波形を示す。

タイミングｔ２３以前では、制御信号ＭＭが“１”であるため、論理回路２４は制御信号ＵＰを信号ＵＰ２として出力し、論理回路２５は制御信号ＤＮを信号ＤＮ２として出力する（図１２（Ｃ））。同様に、論理積回路２７は制御信号ＵＰを信号ＵＰ３として出力し、論理積回路２８は制御信号ＤＮを信号ＤＮ３として出力する（図１２（Ｄ））。そして、ドライバ部１３は、これらの信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図１２（Ｅ））。その際、ドライバ部１３は、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３が変化したタイミング（例えばタイミングｔ２１，ｔ２２など）において、信号ＳＩＧの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

次に、タイミングｔ２３において、制御信号ＭＭが“１”から“０”に変化する（図１２（Ｂ））。これにより、論理回路２４は信号ＵＰ２を“１”にし、論理回路２５は信号ＤＮ２を“１”にする（図１２（Ｃ））。同様に、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図１２（Ｄ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへ遷移させる（図１２（Ｅ））。その際、ドライバ部１３は、このタイミングｔ２３において、信号ＳＩＧの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは中レベル電圧ＶＭに到達し、遷移が終了する。

次に、タイミングｔ２４において、制御信号ＭＭが“０”から“１”に変化する（図１２（Ｂ））。これにより、論理回路２４は制御信号ＵＰを信号ＵＰ２として出力し、論理回路２５は制御信号ＤＮを信号ＤＮ２として出力する（図１２（Ｃ））。同様に、論理積回路２７は制御信号ＵＰを信号ＵＰ３として出力し、論理積回路２８は制御信号ＤＮを信号ＤＮ３として出力する（図１２（Ｄ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図１２（Ｅ））。その際、ドライバ部１３は、このタイミングｔ２４において、信号ＳＩＧの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

図１３は、送信部１１Ｒの出力信号ＳＩＧの各遷移を表すものであり、（Ａ）は各遷移を重ねて描いたものであり、（Ｂ）は遷移Ｔhmおよび遷移Ｔlmを示し、（Ｃ）は遷移Ｔhlおよび遷移Ｔlhを示し、（Ｄ）はＴmhおよび遷移Ｔmlを示す。このように、本比較例に係る送信部１１Ｒでは、遷移Ｔhm，Ｔlm（図１３（Ｂ））の開始タイミングと、遷移Ｔhl，Ｔlh（図１３（Ｃ））の開始タイミングと、遷移Ｔmh，Ｔml（図１３（Ｄ））の開始タイミングとは、ほぼ同じである。その結果、送信部１１Ｒでは、図１３（Ａ）に示したように、信号ＳＩＧにジッタＪが生じている。

図１４は、送信部１１Ｒの出力信号ＳＩＧのアイダイアグラムを表すものである。信号ＳＩＧでは、本実施の形態の場合と同様に２つのアイ開口ＥＲ１，ＥＲ２が生じる。これらのアイ開口ＥＲ１，ＥＲ２の時間幅は、時間ＰからジッタＪの分を差し引いたものである。すなわち、アイ開口ＥＲ１，ＥＲ２の時間幅は、本実施の形態に係るアイ開口Ｅ１，Ｅ２の時間幅（図１０）に比べて狭くなってしまう。これにより、送信部１１Ｒでは、通信品質を低下してしまうおそれがある。

一方、本実施の形態に係る送信部１１では、遅延回路２１〜２３を設け、各遷移の開始タイミングをずらすようにした。具体的には、図９に示したように、遷移Ｔhm，Ｔlm（図９（Ｂ））の開始タイミングを、遷移Ｔhl，Ｔlh（図９（Ｃ））の開始タイミングよりも早いタイミングに設定し、また、遷移Ｔmh，Ｔml（図９（Ｄ））の開始タイミングを、遷移Ｔhl，Ｔlh（図９（Ｃ））の開始タイミングよりも遅いタイミングに設定した。このように、送信部１１では、各遷移の開始タイミングをずらすようにしたので、信号ＳＩＧのアイダイアグラムにおけるアイ開口の時間幅を広げることができ、その結果、通信品質を高めることができる。

［効果］
以上のように本実施の形態では、各遷移の開始タイミングをずらすようにしたので、通信品質を高めることができる。

また、本実施の形態では、信号ＳＩＧを中レベル電圧にする際、ドライバ部をテブナン終端したので、インピーダンスマッチングを実現しやすくすることができる。

［変形例１−１］
上記実施の形態では、信号ＳＩＧを中レベル電圧ＶＭに設定する際にドライバ部１３をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部１４について詳細に説明する。

図１５は、送信部１４の一構成例を表すものである。送信部１４は、制御部２９と、ドライバ回路５０とを有している。制御部２９は、制御信号ＵＰ，ＤＮ，ＭＭに基づいて、信号ＵＰ３，ＤＮ３を生成するものである。制御部２９は、遅延回路２１〜２３と、論理積回路２６〜２８とを有している。すなわち、制御部２９は、上記第１の実施の形態に係る制御部２０から論理回路２４，２５を省いたものである。ドライバ回路５０は、信号ＵＰ３，ＤＮ３に基づいて、信号ＳＩＧを生成するものである。

図１６は、ドライバ回路５０の一構成例を表すものである。ドライバ回路５０は、上記第１の実施の形態に係るドライバ回路３０，４０と同様に、トランジスタ５２，５３と、抵抗素子５１，５４，５５とを有している。トランジスタ５２，５３は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタ５２のゲートは、ドライバ回路５０の正入力端子に対応するものであり、制御部２９から信号ＵＰ３が供給され、ソースは抵抗素子５１の一端に接続され、ドレインはトランジスタ５３のドレインに接続されるとともに抵抗素子５５の一端に接続されている。トランジスタ５３のゲートは、ドライバ回路５０の負入力端子に対応するものであり、制御部２９から信号ＤＮ３が供給され、ソースは抵抗素子５４の一端に接続され、ドレインはトランジスタ５２のドレインに接続されるとともに抵抗素子５５の一端に接続されている。抵抗素子５１の一端はトランジスタ５２のソースに接続され、他端には電圧Ｖ１が供給されている。抵抗素子５４の一端はトランジスタ５３のソースに接続され、他端は接地されている。抵抗素子５５の一端はトランジスタ５２，５３のドレインに接続され、他端は、ドライバ回路５０の出力端子に対応するものであり、出力端子Ｔoutに接続されている。この例では、抵抗素子５１の抵抗値と、トランジスタ５２のオン抵抗の抵抗値と、抵抗素子５５の抵抗値の和は、５０［Ω］程度であり、同様に、抵抗素子５４の抵抗値と、トランジスタ５３のオン抵抗の抵抗値と、抵抗素子５５の抵抗値の和は、この例では５０［Ω］程度である。

図１７は、送信部１４の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｃ）は制御信号ＭＭの波形を示し、（Ｄ）は信号ＭＭ１の波形を示し、（Ｅ）は信号Ｍflagの波形を示し、（Ｆ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｇ）は信号ＳＩＧの波形を示す。

タイミングｔ４３以前では、信号Ｍflagが“１”であるため、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図１７（Ｆ））。そして、ドライバ回路５０は、これらの信号ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図１７（Ｇ））。

図１８Ａは、信号ＳＩＧを高レベル電圧ＶＨにする場合におけるドライバ回路５０の動作状態を表すものである。この場合には、信号ＵＰ３が“１”になるとともに信号ＤＮ３が“０”になり、これにより、トランジスタ５２がオン状態になるとともにトランジスタ５３がオフ状態になる。その結果、抵抗素子５１、トランジスタ５２、および抵抗素子５５にこの順で電流Ｉ７が流れる。その結果、信号ＳＩＧが高レベル電圧ＶＨになる。

図１８Ｂは、信号ＳＩＧを低レベル電圧ＶＬにする場合におけるドライバ回路５０の動作状態を表すものである。この場合には、信号ＵＰ３が“０”になるとともに信号ＤＮ３が“１”になり、これにより、トランジスタ５２がオフ状態になるとともにトランジスタ５３がオン状態になる。その結果、抵抗素子５５、トランジスタ５３、および抵抗素子５４にこの順で電流Ｉ８が流れる。その結果、信号ＳＩＧが低レベル電圧ＶＬになる。

ドライバ回路５０は、信号ＳＩＧを遷移させる際、信号ＵＰ３，ＤＮ３が変化したタイミング（例えばタイミングｔ４１，ｔ４２など）において、信号ＳＩＧの遷移を開始させる（図１７（Ｇ））。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

次に、タイミングｔ４３において、信号Ｍflagが“１”から“０”に変化する（図１７（Ｅ））。これにより、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図１７（Ｆ））。これに応じて、ドライバ回路５０は、信号ＳＩＧを、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへ遷移させる（図１７（Ｇ））。

図１８Ｃは、信号ＳＩＧを中レベル電圧ＶＭにする場合におけるドライバ回路５０の動作状態を表すものである。この場合には、信号ＵＰ３，ＤＮ３がともに“０”になるため、トランジスタ５２，５３はともにオフ状態になる。すなわち、ドライバ回路５０の出力インピーダンスは、ハイインピーダンスになる。これにより、信号ＳＩＧは、受信回路９０の抵抗素子１０１Ａ〜１０１Ｃを介して、中レベル電圧ＶＭに設定される。

ドライバ回路５０は、信号ＳＩＧを遷移させる際、タイミングｔ４３において、信号ＳＩＧの遷移を開始させる（図１７（Ｇ））。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは中レベル電圧ＶＭに到達し、遷移が終了する。

次に、タイミングｔ４５において、信号Ｍflagが“０”から“１”に変化する（図１７（Ｅ））。これにより、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図１７（Ｆ））。これに応じて、ドライバ回路５０は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図１７（Ｇ））。その際、ドライバ回路５０は、このタイミングｔ４５において、信号ＳＩＧの遷移を開始させる。そして、遷移が開始してから所定時間経過した後に、信号ＳＩＧは高レベル電圧ＶＨまたは低レベル電圧ＶＬに到達し、遷移が終了する。

このように構成しても、上記第１の実施の形態に係る送信部１１と同様の効果を得ることができる。

［変形例１−２］
上記実施の形態では、信号ＤＮ２をドライバ回路３０の負入力端子に供給するとともに、信号ＤＮ３をドライバ回路４０の負入力端子に供給したが、これに限定されるものではない。これに代えて、例えば、図１９に示す送信部１５のように、信号ＤＮ２をドライバ回路４０の負入力端子に供給するとともに、信号ＤＮ３をドライバ回路３０の負入力端子に供給してもよい。この場合には、信号ＳＩＧを中レベル電圧ＶＭに設定する際、ドライバ回路３０のトランジスタ３２と、ドライバ回路４０のトランジスタ４３とがオン状態になる。このように構成しても、上記第１の実施の形態に係る送信部１１と同様の効果を得ることができる。

［変形例１−３］
上記実施の形態では、遅延回路２１，２２は、入力信号を遅延量ｔｄ１だけ遅延し、遅延回路２３は、入力信号を遅延量ｔｄ２だけ遅延したが、これに限定されるものではなく、これに代えて、例えば、図２０に示す送信部１６のように、遅延量を変更可能に構成してもよい。この送信部１６は、制御部６０を有している。制御部６０は、遅延回路６１〜６３と、遅延量設定部６４とを有している。遅延回路６１は、遅延制御信号ＣＴＬ１に基づいて遅延量を変更可能に構成されたものであり、制御信号ＵＰを遅延して信号ＵＰ１として出力するものである。遅延回路６２は、遅延制御信号ＣＴＬ２に基づいて遅延量を変更可能に構成されたものであり、制御信号ＤＮを遅延して信号ＤＮ１として出力するものである。遅延回路６３は、遅延制御信号ＣＴＬ３に基づいて遅延量を変更可能に構成されたものであり、制御信号ＭＭを遅延して信号ＭＭ１として出力するものである。遅延量設定部６４は、遅延制御信号ＣＴＬ１〜ＣＴＬ３を介して、遅延回路６１〜６３の遅延量を設定するものである。これにより、送信部１６では、遅延回路６１〜６３の遅延量を調整することができ、その結果、アイ開口Ｅ１，Ｅ２の時間幅を調整することができる。

また、例えば、図２１に示す通信システム２のように、受信装置からの指示に基づいて、遅延量を制御してもよい。通信システム２は、受信装置１１０と、送信装置７０とを備えている。受信装置１１０は、検出部１１１を有している。この検出部１１１は、信号ＳＩＧＡ〜ＳＩＧＣのアイ開口やジッタを検出し、その検出結果を信号ＤＥＴとして出力するものである。送信装置７０は、送信部７１Ａ〜７１Ｃを有している。送信部７１Ａ〜７１Ｃは、送信部１６（図２０）と同様の構成を有するものであり、信号ＤＥＴに基づいて、遅延回路６１〜６３の遅延量を変更可能に構成されたものである。

この通信システム２では、例えば、キャリブレーションモードにおいて、アイ開口Ｅ１，Ｅ２の時間幅が広くなるように、遅延回路６１〜６３の遅延量が調整される。具体的には、まず、送信装置７０がキャリブレーション用の所定のパターンの信号ＳＩＧＡ〜ＳＩＧＣを送信する。そして、受信装置１１０は、その信号ＳＩＧＡ〜ＳＩＧＣのアイ開口やジッタを検出し、その検出結果を送信装置７０に通知する。そして、送信装置７０は、この検出結果に基づいて、遅延回路６１〜６３の遅延量を変更する。このような動作を例えば複数回繰り返すことにより、アイ開口Ｅ１，Ｅ２の時間幅が広くなるように、遅延回路６１〜６３の遅延量を調整することができる。そして、遅延量の調整後に、キャリブレーションモードを終了して、通常のデータ伝送を行う。このようなキャリブレーションは、例えば、電源投入時に実施するようにしてもよいし、定期的に実施するようにしてもよいし、やりとりされるデータ量が少ないときに実施するようにしてもよい。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る通信システム３について説明する。本実施の形態は、プリエンファシスを行う送信部を備えたものである。その他の構成は、上記第１の実施の形態（図１など）と同様である。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１に示したように、通信システム３は、送信装置８０を備えている。送信装置８０は、３つの送信部８１Ａ，８１Ｂ，８１Ｃを有している。なお、以下では、送信部８１Ａ，８１Ｂ，８１Ｃのうちの任意の一つを表すものとして送信部８１を適宜用いる。

図２２は、送信部８１の一構成例を表すものである。送信部８１は、制御部９０と、ドライバ部１３とを有している。制御部９０は、遅延回路９１〜９３と、論理回路９４と、セレクタ９５，９６とを有している。遅延回路９１は、制御信号ＤＮを遅延量ｔｄ１１だけ遅延して出力するものである。遅延回路９２は、制御信号ＵＰを遅延量ｔｄ１１だけ遅延して出力するものである。遅延回路９３は、制御信号ＭＭを遅延量ｔｄ１１だけ遅延して、信号Ｍflagとして出力するものである。すなわち、遅延回路９１〜９３の遅延量は同じである。論理回路９４は、制御信号ＭＭの反転信号と信号Ｍflagとの論理積を求め、信号ＭＰとして出力するものである。セレクタ９５は、信号ＭＰが“１”である場合には遅延回路９１の出力信号を信号ＵＰ１として出力し、信号ＭＰが“０”である場合には制御信号ＵＰを信号ＵＰ１として出力するものである。セレクタ９６は、信号ＭＰが“１”である場合には遅延回路９２の出力信号を信号ＤＮ１として出力し、信号ＭＰが“０”である場合には制御信号ＤＮを信号ＤＮ１として出力するものである。

図２３は、送信部８１の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は制御信号ＭＭの波形を示し、（Ｃ）は信号Ｍflagの波形を示し、（Ｄ）は信号ＭＰの波形を示し、（Ｅ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｆ）は信号ＵＰ２または信号ＤＮ２の波形を示し、（Ｇ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｈ）は信号ＳＩＧの波形を示す。

遅延回路９３は、制御信号ＭＭを遅延量ｔｄ１１だけ遅延して信号Ｍflagを生成する（図２３（Ｂ），（Ｃ））。そして、論理回路９４は、制御信号ＭＭの反転信号と信号Ｍflagの論理積を求めて信号ＭＰを生成する（図２３（Ｂ）〜（Ｄ））。この信号ＭＰが“０”である場合には、セレクタ９５は制御信号ＵＰを信号ＵＰ１として出力し、セレクタ９６は制御信号ＤＮを信号ＤＮ１として出力する（図２３（Ｅ））。また、信号ＭＰが“１”である場合には、セレクタ９５は遅延回路９１の出力信号を信号ＵＰ１として出力し、遅延回路９２の出力信号を信号ＤＮ１として出力する。

タイミングｔ５４以前では、信号Ｍflagが“１”であるため、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図２３（Ｆ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２３（Ｇ））。そして、ドライバ部１３は、これらの信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図２３（Ｈ））。

その際、信号ＭＰが“０”から“１”に変化したタイミングｔ５３の前後では、信号ＵＰ１，ＤＮ１はともに反転する。すなわち、制御信号ＵＰと制御信号ＤＮは互いに反転したものであるため、例えば、タイミングｔ５２〜ｔ５３の期間における制御信号ＵＰは、タイミングｔ５３〜ｔ５４の期間における遅延回路９１の出力信号（すなわち制御信号ＤＮを遅延した信号）を反転した信号になる。このように、信号ＵＰ１，ＤＮ１が、タイミングｔ５３の前後で反転するため、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３もまた、タイミングｔ５３の前後で反転する。

よって、タイミングｔ５３〜ｔ５４において、信号ＳＩＧが低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する場合には、ドライバ部１３では、図８Ａに示したように、トランジスタ３２，４２がともにオン状態になる。これにより、信号ＳＩＧは、あたかも低レベル電圧ＶＬから高レベル電圧ＶＨに遷移するかのように変化し、中レベル電圧ＶＭに到達する。同様に、信号ＳＩＧが高レベル電圧ＶＨから中レベル電圧ＶＭに遷移する場合には、ドライバ部１３では、図８Ｂに示したように、トランジスタ３３，４３がともにオン状態になる。これにより、信号ＳＩＧは、あたかも高レベル電圧ＶＨから低レベル電圧ＶＬに遷移するかのように変化し、中レベル電圧ＶＭに到達する。このように、送信部８１は、このタイミングｔ５３〜ｔ５４の期間において、プリエンファシスを行う。

次に、タイミングｔ５４において、信号Ｍflagが“１”から“０”に変化する（図２３（Ｃ））。これにより、論理回路２４は信号ＵＰ２を“１”にし、論理回路２５は信号ＤＮ２を“１”にする（図２３（Ｆ））。同様に、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図２３（Ｇ））。このとき、ドライバ部１３では、図８Ｃに示したように、トランジスタ３３，３４がともにオン状態になり、テブナン終端が実現される。よって、この後、信号ＳＩＧは、中レベル電圧ＶＭを維持する（図２３（Ｈ））。

次に、タイミングｔ５６において、信号Ｍflagが“０”から“１”に変化する（図２３（Ｃ））。これにより、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図２３（Ｆ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２３（Ｇ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図２３（Ｈ））。

このように、送信部８１では、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する際、プリエンファシスを行う。これにより、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへの遷移を短い時間で行うことができる。

図２４は、信号ＳＩＧの各遷移を表すものであり、（Ａ）は各遷移を重ねて描いたものであり、（Ｂ）は高レベル電圧ＶＨから中レベル電圧ＶＭへの遷移Ｔhmおよび低レベル電圧ＶＬから中レベル電圧ＶＭへの遷移Ｔlmを示し、（Ｃ）は高レベル電圧ＶＨから低レベル電圧ＶＬへの遷移Ｔhlおよび低レベル電圧ＶＬから高レベル電圧ＶＨへの遷移Ｔlhを示し、（Ｄ）は中レベル電圧ＶＭから高レベル電圧ＶＨへの遷移Ｔmhおよび中レベル電圧ＶＭから低レベル電圧ＶＬへの遷移Ｔmlを示す。

図２４に示したように、送信部８１では、遷移Ｔhm，Ｔlm（図２４（Ｂ））のスルーレートは、遷移Ｔhl，Ｔlh（図２４（Ｃ））のスルーレートとほぼ同じにしている。すなわち、送信部８１では、例えば、信号ＳＩＧが高レベル電圧ＶＨから中レベル電圧ＶＭに遷移する際、プリエンファシスにより、あたかも高レベル電圧ＶＨから低レベル電圧ＶＬに遷移するかのように変化する。同様に、例えば、信号ＳＩＧが低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する際、プリエンファシスにより、あたかも低レベル電圧ＶＬから高レベル電圧ＶＨに遷移するかのように変化する。これにより、送信部８１では、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

また、送信部８１では、上記第１の実施の形態の場合（図９）と同様に、遷移Ｔmh，Ｔml（図２４（Ｄ））の開始タイミングｔ６２は、遷移Ｔhl，Ｔlh（図２４（Ｃ））の開始タイミングｔ６１よりも遅いタイミングに設定している。ここで、タイミングｔ６１とタイミングｔ６２との差は、遅延回路９１〜９３の遅延量ｔｄ１１に対応するものである。このように、遷移Ｔmh，Ｔmlの開始タイミングを遅らせることにより、遷移Ｔmh，Ｔmlの開始タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

このように、送信部８１では、信号ＳＩＧが高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する際にプリエンファシスを行うとともに、信号ＳＩＧが中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬに遷移する際に遷移の開始タイミングを遅らせる。これにより、送信部８１では、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングと、遷移Ｔmh，Ｔmlの開始タイミングとをほぼ一致させることができ、その結果、信号ＳＩＧのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。

以上のように本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、プリエンファシスを行うようにしたので、通信品質を高めることができる。その他の効果は、上記第１の実施の形態の場合と同様である。

［変形例２−１］
上記実施の形態では、信号ＳＩＧを中レベル電圧ＶＭに設定する際にドライバ部１３をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部８４について詳細に説明する。

図２５は、送信部８４の一構成例を表すものである。送信部８４は、制御部９９と、ドライバ回路５０とを有している。制御部９９は、制御信号ＵＰ，ＤＮ，ＭＭに基づいて、信号ＵＰ３，ＤＮ３を生成するものである。制御部９９は、遅延回路９１〜９３と、論理回路９４と、セレクタ９５，９６と、論理積回路２７，２８とを有している。すなわち、制御部９９は、上記第２の実施の形態に係る制御部９０から論理回路２４，２５を省いたものである。

図２６は、送信部８４の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は制御信号ＭＭの波形を示し、（Ｃ）は信号Ｍflagの波形を示し、（Ｄ）は信号ＭＰの波形を示し、（Ｅ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｆ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｇ）は信号ＳＩＧの波形を示す。

タイミングｔ７４以前では、信号Ｍflagが“１”であるため、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２６（Ｆ））。そして、ドライバ回路５０は、これらの信号ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図２６（Ｇ））。その際、送信部８４は、上記第２の実施の形態に係る送信部８１と同様に、タイミングｔ７３〜ｔ７４の期間においてプリエンファシスを行い、信号ＳＩＧは、タイミングｔ７４において、中レベル電圧ＶＭに到達する。

次に、タイミングｔ７４において、信号Ｍflagが“１”から“０”に変化する（図２６（Ｃ））。これにより、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図２６（Ｆ））。このとき、ドライバ回路５０では、図１８Ｃに示したように、トランジスタ５２，５３がともにオフ状態になり、出力インピーダンスがハイインピーダンスになる。よって、この後、信号ＳＩＧは、中レベル電圧ＶＭを維持する（図２６（Ｇ））。

次に、タイミングｔ７６において、信号Ｍflagが“０”から“１”に変化する（図２６（Ｃ））。これにより、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２６（Ｆ））。これに応じて、ドライバ回路５０は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図２６（Ｇ））。

このように構成しても、上記第２の実施の形態に係る送信部８１と同様の効果を得ることができる。

［その他の変形例］
上記第２の実施の形態に係る送信部８１に、上記第１の実施の形態の各変形例を適用してもよい。

＜３．第３の実施の形態＞
次に、第３の実施の形態に係る通信システム４について説明する。本実施の形態は、第２の実施の形態に係る送信部８１とは異なる方法でプリエンファシスを行う送信部を備えたものである。その他の構成は、上記第１の実施の形態（図１など）と同様である。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１に示したように、通信システム４は、送信装置１２０を備えている。送信装置１２０は、３つの送信部１２１Ａ，１２１Ｂ，１２１Ｃを有している。なお、以下では、送信部１２１Ａ，１２１Ｂ，１２１Ｃのうちの任意の一つを表すものとして送信部１２１を適宜用いる。

図２７は、送信部１２１の一構成例を表すものである。送信部１２１は、制御部１３０と、ドライバ部１３とを有している。制御部１３０は、遅延回路１３１〜１３３と、論理回路１３４と、論理和回路１３５，１３６とを有している。遅延回路１３１は、制御信号ＵＰを遅延量ｔｄ２１だけ遅延して、信号ＵＰ４として出力するものである。遅延回路１３２は、制御信号ＤＮを遅延量ｔｄ２１だけ遅延して、信号ＤＮ４として出力するものである。すなわち、遅延回路１３１，１３２の遅延量は同じである。遅延回路１３３は、制御信号ＭＭを遅延量ｔｄ２２だけ遅延して、信号ＭＭ２として出力するものである。遅延回路１３３の遅延量ｔｄ２２は、遅延回路１３１，１３２の遅延量ｔｄ２１よりも大きい（ｔｄ２２＞ｔｄ２１）ものである。論理回路１３４は、制御信号ＭＭの反転信号と信号Ｍflagの論理積を求め、信号ＭＰとして出力するものである。論理和回路１３５は、信号ＵＰ４と信号ＭＰとの論理和を求め、信号ＵＰ１として出力するものである。論理和回路１３６は、信号ＤＮ４と信号ＭＰとの論理和を求め、信号ＤＮ１として出力するものである。

図２８は、送信部１２１の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は信号ＵＰ４または信号ＤＮ４の波形を示し、（Ｃ）は制御信号ＭＭの波形を示し、（Ｄ）は信号Ｍflagの波形を示し、（Ｅ）は信号ＭＰの波形を示し、（Ｆ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｇ）は信号ＵＰ２または信号ＤＮ２の波形を示し、（Ｈ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｉ）は信号ＳＩＧの波形を示す。

遅延回路１３１は、制御信号ＵＰを遅延量ｔｄ２１だけ遅延して信号ＵＰ４を生成し、遅延回路１３２は、制御信号ＤＮを遅延量ｔｄ２１だけ遅延して信号ＤＮ４を生成する（図２８（Ａ），（Ｂ））。遅延回路１３３は、制御信号ＭＭを遅延量ｔｄ２２だけ遅延して信号Ｍflagを生成する（図２８（Ｃ），（Ｄ））。論理回路１３４は、制御信号ＭＭの反転信号と信号Ｍflagの論理積を求めて信号ＭＰを生成する（図２８（Ｅ））。論理和回路１３５は、信号ＵＰ４と信号ＭＰの論理和を求めて信号ＵＰ１を生成し、論理和回路１３６は、信号ＤＮ４と信号ＭＰの論理和を求めて信号ＤＮ１を生成する（図２８（Ｆ））。

タイミングｔ８４以前では、信号Ｍflagが“１”であるため、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図２８（Ｇ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２８（Ｈ））。そして、ドライバ部１３は、これらの信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図２８（Ｉ））。

その際、タイミングｔ８３〜ｔ８４の期間では、信号ＭＰが“１”であるため、信号ＵＰ１，ＤＮ１もまた“１”になり、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３もまた“１”になる。これに応じて、ドライバ部１３は、信号ＳＩＧを、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへ遷移させる（図２８（Ｉ））。

図２９は、信号ＳＩＧを中レベル電圧ＶＭにする場合におけるドライバ部１３の動作状態を表すものである。この場合には、信号ＵＰ２，ＤＮ２，ＵＰ３，ＤＮ３が“１”になるため、トランジスタ３２，３３，４２，４３がオン状態になる。すなわち、ドライバ部１３では、いわゆるテブナン終端が実現される。その結果、抵抗素子３１およびトランジスタ３２にこの順で電流Ｉ５が流れるとともに、トランジスタ３３および抵抗素子３４にこの順で電流Ｉ６が流れ、同様に、抵抗素子４１およびトランジスタ４２にこの順で電流Ｉ７が流れるとともに、トランジスタ４３および抵抗素子４４にこの順で電流Ｉ８が流れる。その結果、信号ＳＩＧが中レベル電圧ＶＭになる。

次に、タイミングｔ８４において、信号Ｍflagが“１”から“０”に変化する（図２８（Ｄ））。これにより、論理回路２４は信号ＵＰ２を“１”にし、論理回路２５は信号ＤＮ２を“１”にする（図２８（Ｇ））。同様に、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図２８（Ｈ））。このとき、ドライバ部１３では、図８Ｃに示したように、トランジスタ３３，３４がともにオン状態になり、テブナン終端が実現される。よって、この後、信号ＳＩＧは、中レベル電圧ＶＭを維持する（図２８（Ｉ））。

次に、タイミングｔ８５において、信号Ｍflagが“０”から“１”に変化する（図２８（Ｄ））。これにより、論理回路２４は信号ＵＰ１を信号ＵＰ２として出力し、論理回路２５は信号ＤＮ１を信号ＤＮ２として出力する（図２８（Ｇ））。同様に、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図２８（Ｈ））。これに応じて、ドライバ部１３は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図２８（Ｉ））。

このように、送信部１２１では、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する際、テブナン終端によりプリエンファシスを行う。これにより、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭへの遷移を短い時間で行うことができる。

図３０は、信号ＳＩＧの各遷移を表すものであり、（Ａ）は各遷移を重ねて描いたものであり、（Ｂ）は高レベル電圧ＶＨから中レベル電圧ＶＭへの遷移Ｔhmおよび低レベル電圧ＶＬから中レベル電圧ＶＭへの遷移Ｔlmを示し、（Ｃ）は高レベル電圧ＶＨから低レベル電圧ＶＬへの遷移Ｔhlおよび低レベル電圧ＶＬから高レベル電圧ＶＨへの遷移Ｔlhを示し、（Ｄ）は中レベル電圧ＶＭから高レベル電圧ＶＨへの遷移Ｔmhおよび中レベル電圧ＶＭから低レベル電圧ＶＬへの遷移Ｔmlを示す。

図３０に示したように、送信部１２１では、遷移Ｔhm，Ｔlm（図３０（Ｂ））の開始タイミングｔ９１を、遷移Ｔhl，Ｔlh（図３０（Ｃ））の開始タイミングｔ９２よりも早いタイミングに設定している。ここで、タイミングｔ９１とタイミングｔ９２の差は、遅延回路１３１，１３２の遅延量ｔｄ２１に対応するものである。このように、遷移の開始タイミングをずらすことにより、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。すなわち、送信部１２１では、遷移Ｔhm，Ｔlmにおいて、テブナン終端によりプリエンファシスを行っているものの、この例では、遷移Ｔhm，Ｔlmのスルーレートは、遷移Ｔhl，Ｔlhのスルーレートよりも低い。よって、送信部１２１では、遷移Ｔhm，Ｔlmを遷移Ｔhl，Ｔlhよりも早く開始することにより、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

また、送信部１２１では、上記第１の実施の形態の場合（図９）と同様に、遷移Ｔmh，Ｔml（図３０（Ｄ））の開始タイミングｔ９３を、遷移Ｔhl，Ｔlh（図３０（Ｃ））の開始タイミングｔ９２よりも遅いタイミングに設定している。ここで、タイミングｔ９１とタイミングｔ９３との差は、遅延回路１３３の遅延量ｔｄ２２に対応するものである。このように、遷移Ｔmh，Ｔmlの開始タイミングを遅らせることにより、遷移Ｔmh，Ｔmlの開始タイミングと、遷移Ｔhl，Ｔlhの交差タイミングとをほぼ一致させることができる。

このように、送信部１２１では、信号ＳＩＧが高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭに遷移する際に、テブナン終端によりプリエンファシスを行うとともに、遷移の開始タイミングを早める。また、送信部１２１では、信号ＳＩＧが中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬに遷移する際に遷移の開始タイミングを遅らせる。これにより、送信部１２１では、遷移Ｔhm，Ｔlmの終了タイミングと、遷移Ｔhl，Ｔlhの交差タイミングと、遷移Ｔmh，Ｔmlの開始タイミングとをほぼ一致させることができ、その結果、信号ＳＩＧのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。

以上のように本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、テブナン終端によりプリエンファシスを行うようにしたので、信号のスルーレートを高くすることができ、通信品質を高めることができる。

また、本実施の形態では、高レベル電圧または低レベル電圧から中レベル電圧に遷移する際、テブナン終端によりプリエンファシスに加え、遷移の開始タイミングを調節するようにしたので、信号ＳＩＧのアイダイアグラムにおけるアイ開口を広げ、通信品質を高めることができる。

その他の効果は、上記第１の実施の形態の場合と同様である。

［変形例３−１］
上記実施の形態では、信号ＳＩＧを中レベル電圧ＶＭに設定する際にドライバ部１３をテブナン終端したが、これに限定されるものではない。以下に、本変形例に係る送信部１２４について詳細に説明する。

図３１は、送信部１２４の一構成例を表すものである。送信部１２４は、制御部１３９と、ドライバ回路５０とを有している。制御部１３９は、制御信号ＵＰ，ＤＮ，ＭＭに基づいて、信号ＵＰ３，ＤＮ３を生成するものである。制御部１３９は、遅延回路１３１〜１３３と、論理回路１３４と、論理和回路１３５，１３６と、論理積回路２７，２８とを有している。すなわち、制御部１３９は、上記第３の実施の形態に係る制御部１３０から論理回路２４，２５を省いたものである。

図３２は、送信部１２４の一動作例を表すものであり、（Ａ）は制御信号ＵＰまたは制御信号ＤＮの波形を示し、（Ｂ）は信号ＵＰ４または信号ＤＮ４の波形を示し、（Ｃ）は制御信号ＭＭの波形を示し、（Ｄ）は信号Ｍflagの波形を示し、（Ｅ）は信号ＭＰの波形を示し、（Ｆ）は信号ＵＰ１または信号ＤＮ１の波形を示し、（Ｇ）は信号ＵＰ３または信号ＤＮ３の波形を示し、（Ｈ）は信号ＳＩＧの波形を示す。

タイミングｔ１０４以前では、信号Ｍflagが“１”であるため、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図３２（Ｇ））。そして、ドライバ回路５０は、これらの信号ＵＰ３，ＤＮ３の変化に応じて、信号ＳＩＧを、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移させる（図３２（Ｈ））。その際、送信部１２４は、上記第３の実施の形態に係る送信部１２１と同様に、タイミングｔ１０３〜ｔ１０４の期間において、テブナン終端によるプリエンファシスを行い、信号ＳＩＧは、タイミングｔ１０４において、中レベル電圧ＶＭに到達する。

次に、タイミングｔ１０４において、信号Ｍflagが“１”から“０”に変化する（図３２（Ｄ））。これにより、論理積回路２７は信号ＵＰ３を“０”にし、論理積回路２８は信号ＤＮ３を“０”にする（図３２（Ｇ））。このとき、ドライバ回路５０では、図１８Ｃに示したように、トランジスタ５２，５３がともにオフ状態になり、出力インピーダンスがハイインピーダンスになる。よって、この後、信号ＳＩＧは、中レベル電圧ＶＭを維持する（図３２（Ｈ））。

次に、タイミングｔ１０５において、信号Ｍflagが“０”から“１”に変化する（図３２（Ｄ））。これにより、論理積回路２７は信号ＵＰ１を信号ＵＰ３として出力し、論理積回路２８は信号ＤＮ１を信号ＤＮ３として出力する（図３２（Ｇ））。これに応じて、ドライバ回路５０は、信号ＳＩＧを、中レベル電圧ＶＭから高レベル電圧ＶＨまたは低レベル電圧ＶＬへ遷移させる（図３２（Ｈ））。

このように構成しても、上記第３の実施の形態に係る送信部１２１と同様の効果を得ることができる。

［その他の変形例］
上記第３の実施の形態に係る送信部１２１に、上記第１の実施の形態の各変形例を適用してもよい。

＜４．適用例＞
次に、上記実施の形態および変形例で説明した送信装置の適用例について説明する。

図３３は、上記実施の形態等の送信装置が適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の送信装置が適用されている。

図３４は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。

ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。

外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ５０３と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ５０３は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。

ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース３１８には、例えば、上記実施の形態等の送信装置が適用される。

図３５は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ^２Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。

センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ^２Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース４１９には、例えば、上記実施の形態等の送信装置が適用される。

以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態では、送信部１１は、３つの電圧レベル（高レベル電圧ＶＨ、低レベル電圧ＶＬ、中レベル電圧ＶＭ）を生成可能に構成したが、これに限定されるものではなく、これに代えて、例えば、４つ以上の電圧レベルを生成可能に構成してもよい。

また、例えば、上記の各実施の形態では、送信装置１０に３つの送信部１１Ａ〜１１Ｃを設けたが、これに限定されるものではなく、これに代えて、２つ以下、または４つ以上の送信部を設けてもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）出力端子と、
前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
を備えた送信装置。

（２）前記複数の電圧は、第１の電圧と、第２の電圧と、前記第１の電圧と前記第２の電圧との間の第３の電圧とを含む
前記（１）に記載の送信装置。

（３）前記第３の電圧から前記第１の電圧または前記第２の電圧への電圧遷移における遷移開始タイミングは、前記第１の電圧と前記第２の電圧との間の電圧遷移における遷移開始タイミングよりも遅い
前記（２）に記載の送信装置。

（４）前記第１の電圧と前記第２の電圧との間の電圧遷移における遷移開始タイミングは、前記第１の電圧または前記第２の電圧から前記第３の電圧への電圧遷移における遷移開始タイミングよりも遅い
前記（２）または（３）に記載の送信装置。

（５）前記制御部は、各遷移開始タイミングを設定する１または複数の遅延回路を有する
前記（１）から（４）のいずれかに記載の送信装置。

（６）前記１または複数の遅延回路のうちの少なくとも１つは、遅延量が変更可能に構成されている
前記（５）に記載の送信装置。

（７）前記ドライバ部は、２つのドライバ回路を有し、
各ドライバ回路は、
一端が前記第１の電圧に対応する電圧を出力する第１の電源に導かれ、他端が前記出力端子に導かれた第１のスイッチと、
一端が前記第２の電圧に対応する電圧を出力する第２の電源に導かれ、他端が前記出力端子に導かれた第２のスイッチと
を有する
前記（２）または（３）に記載の送信装置。

（８）前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第２のスイッチのそれぞれを一旦オン状態にするとともに前記第１のスイッチをそれぞれ一旦オフ状態にした後に、前記第２のスイッチのうちの一方をオフ状態にするとともに前記第１のスイッチのうちの一方をオン状態にする
前記（７）に記載の送信装置。

（９）前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第１のスイッチのそれぞれおよび第２のスイッチのそれぞれを一旦オン状態にした後に、前記第１のスイッチのうちの一方および前記第２のスイッチのうちの一方をオフ状態にする
前記（７）に記載の送信装置。

（１０）前記制御部は、前記所定期間の時間長を設定する１または複数の遅延回路を有する
前記（８）または（９）に記載の送信装置。

（１１）前記ドライバ部は、
前記第１のスイッチのそれぞれをオン状態にするとともに前記第２のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第１の電圧に設定し、
前記第２のスイッチのそれぞれをオン状態にするとともに前記第１のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第２の電圧に設定し、
前記第１のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに前記第２のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記出力端子の電圧を前記第３の電圧に設定する
前記（７）から（１０）のいずれかに記載の送信装置。

（１２）前記ドライバ部は、
一端が前記第１の電圧に対応する電圧を出力する第１の電源に導かれ、他端が前記出力端子に導かれた第１のスイッチと、
一端が前記第２の電圧に対応する電圧を出力する第２の電源に導かれ、他端が前記出力端子に導かれた第２のスイッチと
を有する
前記（２）または（３）に記載の送信装置。

（１３）前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第２のスイッチを一旦オン状態にするとともに前記第１のスイッチをオフ状態にした後に、前記第２のスイッチをオフ状態にする
前記（１２）に記載の送信装置。

（１４）前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第１のスイッチおよび第２のスイッチをそれぞれ一旦オン状態にした後に、前記第１のスイッチおよび前記第２のスイッチをそれぞれオフ状態にする
前記（１２）に記載の送信装置。

（１５）前記ドライバ部は、
前記第１のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第１の電圧に設定し、
前記第２のスイッチをオン状態にするとともに前記第１のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第２の電圧に設定し、
前記第１のスイッチおよび前記第２のスイッチをオフ状態にすることにより、１または複数の終端抵抗素子を介して、前記出力端子の電圧を前記第３の電圧に設定する
前記（１２）から（１４）のいずれかに記載の送信装置。

（１６）送信装置と
受信装置と
を備え、
前記送信装置は、
出力端子と、
前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
を有する
通信システム。

（１７）前記受信装置は、受信信号に基づいて１または複数のパラメータを取得する検出部を有し、
前記制御部は、前記１または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
前記（１６）に記載の通信システム。

（１８）前記制御部は、各遷移開始タイミングを設定する１または複数の遅延回路を有し、前記１または複数のパラメータに基づいて、前記１または複数の遅延回路における遅延量を調整する
前記（１７）に記載の通信システム。

（１９）キャリブレーションモードを有し
前記ドライバ部は、前記キャリブレーションモードにおいて、所定パターンを有する所定の信号を送信し、
前記検出部は、前記所定の信号に基づいて前記１または複数のパラメータを取得し、
前記制御部は、前記１または複数のパラメータに基づいて、前記遷移開始タイミングを設定する
前記（１７）または（１８）に記載の通信システム。

本出願は、日本国特許庁において２０１４年３月２５日に出願された日本特許出願番号２０１４−０６２５７０号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

1. 出力端子と、
   前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
   前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
   を備え、
   前記複数の電圧は、第１の電圧と、第２の電圧と、前記第１の電圧と前記第２の電圧との間の第３の電圧とを含み、
   前記第３の電圧から前記第１の電圧または前記第２の電圧への電圧遷移における遷移開始タイミングは、前記第１の電圧と前記第２の電圧との間の電圧遷移における交差タイミングと一致するように、前記第１の電圧と前記第２の電圧との間の電圧遷移における遷移開始タイミングよりも遅いタイミングに設定された
   送信装置。
2. 前記第１の電圧と前記第２の電圧との間の電圧遷移における遷移開始タイミングは、前記第１の電圧と前記第２の電圧との間の電圧遷移における交差タイミングが前記第１の電圧または前記第２の電圧から前記第３の電圧への電圧遷移における遷移終了タイミングと一致するように、前記第１の電圧または前記第２の電圧から前記第３の電圧への電圧遷移における遷移開始タイミングよりも遅いタイミングに設定された
   請求項１に記載の送信装置。
3. 前記制御部は、各遷移開始タイミングを設定する１または複数の遅延回路を有する
   請求項１または請求項２に記載の送信装置。
4. 前記１または複数の遅延回路のうちの少なくとも１つは、遅延量が変更可能に構成されている
   請求項３に記載の送信装置。
5. 前記ドライバ部は、２つのドライバ回路を有し、
   各ドライバ回路は、
   一端が前記第１の電圧に対応する電圧が供給された第１の電源ノードに導かれ、他端が前記出力端子に導かれた第１のスイッチと、
   一端が前記第２の電圧に対応する電圧が供給された第２の電源ノードに導かれ、他端が前記出力端子に導かれた第２のスイッチと
   を有する
   請求項１から請求項４のいずれか一項に記載の送信装置。
6. 前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第２のスイッチのそれぞれを一旦オン状態にするとともに前記第１のスイッチをそれぞれを一旦オフ状態にした後に、前記第２のスイッチのうちの一方をオフ状態にするとともに前記第１のスイッチのうちの一方をオン状態にする
   請求項５に記載の送信装置。
7. 前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第１のスイッチのそれぞれおよび第２のスイッチのそれぞれを一旦オン状態にした後に、前記第１のスイッチのうちの一方および前記第２のスイッチのうちの一方をオフ状態にする
   請求項５に記載の送信装置。
8. 前記制御部は、前記所定期間の時間長を設定する１または複数の遅延回路を有する
   請求項６または請求項７に記載の送信装置。
9. 前記ドライバ部は、
   前記第１のスイッチのそれぞれをオン状態にするとともに前記第２のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第１の電圧に設定し、
   前記第２のスイッチのそれぞれをオン状態にするとともに前記第１のスイッチのそれぞれをオフ状態にすることにより、前記出力端子の電圧を前記第２の電圧に設定し、
   前記第１のスイッチのうちの一方をオン状態にし他方をオフ状態にするとともに前記第２のスイッチのうちの一方をオン状態にし他方をオフ状態にすることにより、前記出力端子の電圧を前記第３の電圧に設定する
   請求項５から請求項８のいずれか一項に記載の送信装置。
10. 前記ドライバ部は、
    一端が前記第１の電圧に対応する電圧が供給された第１の電源ノードに導かれ、他端が前記出力端子に導かれた第１のスイッチと、
    一端が前記第２の電圧に対応する電圧が供給された第２の電源ノードに導かれ、他端が前記出力端子に導かれた第２のスイッチと
    を有する
    請求項１から請求項４のいずれか一項に記載の送信装置。
11. 前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第２のスイッチを一旦オン状態にするとともに前記第１のスイッチをオフ状態にした後に、前記第２のスイッチをオフ状態にする
    請求項１０に記載の送信装置。
12. 前記第１の電圧から前記第３の電圧への電圧遷移の際、前記制御部は、所定期間において前記第１のスイッチおよび第２のスイッチをそれぞれ一旦オン状態にした後に、前記第１のスイッチおよび前記第２のスイッチをそれぞれオフ状態にする
    請求項１０に記載の送信装置。
13. 前記ドライバ部は、
    前記第１のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第１の電圧に設定し、
    前記第２のスイッチをオン状態にするとともに前記第１のスイッチをオフ状態にすることにより、前記出力端子の電圧を前記第２の電圧に設定し、
    前記第１のスイッチおよび前記第２のスイッチをオフ状態にすることにより、１または複数の終端抵抗素子を介して、前記出力端子の電圧を前記第３の電圧に設定する
    請求項１０から請求項１２のいずれか一項に記載の送信装置。
14. 送信装置と
    受信装置と
    を備え、
    前記送信装置は、
    出力端子と、
    前記出力端子の電圧を複数の電圧の間で遷移させるドライバ部と、
    前記複数の電圧の間の電圧遷移のうちの一の電圧遷移における遷移開始タイミングを、他の一の電圧遷移における遷移開始タイミングよりも遅くするように、前記ドライバ部を制御する制御部と
    を有し、
    前記複数の電圧は、第１の電圧と、第２の電圧と、前記第１の電圧と前記第２の電圧との間の第３の電圧とを含み、
    前記第３の電圧から前記第１の電圧または前記第２の電圧への電圧遷移における遷移開始タイミングは、前記第１の電圧と前記第２の電圧との間の電圧遷移における交差タイミングと一致するように、前記第１の電圧と前記第２の電圧との間の電圧遷移における遷移開始タイミングよりも遅いタイミングに設定された
    通信システム。

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