KR102265253B1

KR102265253B1 - 송신 장치 및 통신 시스템

Info

Publication number: KR102265253B1
Application number: KR1020167024471A
Authority: KR
Inventors: 타카노리 사에키
Original assignee: 소니그룹주식회사
Priority date: 2014-03-25
Filing date: 2015-03-04
Publication date: 2021-06-16
Also published as: CN106105124A; CN111314251A; US20230232392A1; JP6624273B2; WO2015146511A1; JP6795078B2; CN111294296A; CN106105124B; US20160374091A1; JP6451738B2; CN111314251B; KR20160135716A; US20200280990A1; EP3125485B1; CN111294296B; US11096174B2; US10687336B2; TW201541910A; US11606795B2; JP2020039172A

Abstract

본 개시의 송신 장치는, 출력 단자와, 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 드라이버부와, 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 드라이버부를 제어하는 제어부를 구비한다.

Description

송신 장치 및 통신 시스템{TRANSMISSION DEVICE AND COMMUNICATION DEVICE}

본 개시는, 신호를 송신하는 송신 장치 및 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.

근래의 전자 기기의 고기능화 및 다기능화에 수반하여, 전자 기기에는, 반도체 칩, 센서, 표시 디바이스 등의 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행하여지고, 그 데이터량은, 전자 기기의 고기능화 및 다기능화에 대응하여 크게 이루어져 왔다.

보다 많은 데이터의 교환을 행하는 방법에 관해, 다양한 기술이 개시되어 있다. 예를 들면, 특허 문헌 1, 2에는, 3개의 전압 레벨을 이용하여 데이터의 교환을 행하는 통신 시스템이 개시되어 있다.

특허 문헌 1 : 일본 특표2011-517159호 공보 특허 문헌 2 : 일본 특표2010-520715호 공보

그런데, 통신 시스템에서는, 일반적으로 통신 품질이 높을 것이 요망되고, 더한층의 통신 품질의 향상이 기대되고 있다.

따라서 통신 품질을 높일 수 있는 송신 장치 및 통신 시스템을 제공하는 것이 바람직하다.

본 개시의 한 실시 형태에서의 송신 장치는, 출력 단자와, 드라이버부와, 제어부를 구비하고 있다. 드라이버부는, 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 것이다. 제어부는, 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 드라이버부를 제어하는 것이다.

본 개시의 한 실시 형태에서의 통신 시스템은, 송신 장치와, 수신 장치를 구비하고 있다. 송신 장치는, 출력 단자와, 드라이버부와, 제어부를 갖고 있다. 드라이버부는, 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 것이다. 제어부는, 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 드라이버부를 제어하는 것이다.

본 개시의 한 실시 형태에서의 송신 장치 및 통신 시스템에서는, 출력 단자의 전압이, 복수의 전압 사이에서 천이한다. 그 때, 하나의 전압 천이에서의 천이 시작 타이밍이, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦어지도록 제어된다.

본 개시의 한 실시 형태에서의 송신 장치 및 통신 시스템에 의하면, 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록 하였기 때문에, 통신 품질을 높일 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시중에 기재된 어느 하나의 효과가 있어도 좋다.

도 1은 본 개시의 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 2는 제1의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 3은 도 2에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 4는 도 2에 도시한 송신부의 한 동작례를 도시하는 표.
도 5는 도 1에 도시한 수신 장치의 한 구성례를 도시하는 회로도.
도 6은 도 1에 도시한 수신 장치의 한 동작례를 도시하는 설명도.
도 7은 도 2에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 8A는 도 3에 도시한 드라이버부의 한 동작례를 도시하는 설명도.
도 8B는 도 3에 도시한 드라이버부의 다른 동작례를 도시하는 설명도.
도 8C는 도 3에 도시한 드라이버부의 다른 동작례를 도시하는 설명도.
도 9는 도 2에 도시한 송신부의 한 동작례를 도시하는 설명도.
도 10은 도 2에 도시한 송신부의 한 동작례를 도시하는 아이 다이어그램.
도 11은 비교례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 12는 도 11에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 13은 도 11에 도시한 송신부의 한 동작례를 도시하는 설명도.
도 14는 도 11에 도시한 송신부의 한 동작례를 도시하는 아이 다이어그램.
도 15는 제1의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 16은 도 15에 도시한 드라이버 회로의 한 구성례를 도시하는 회로도.
도 17은 도 15에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 18A는 도 16에 도시한 드라이버 회로의 한 동작례를 도시하는 설명도.
도 18B는 도 16에 도시한 드라이버 회로의 다른 동작례를 도시하는 설명도.
도 18C는 도 16에 도시한 드라이버 회로의 다른 동작례를 도시하는 설명도.
도 19는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 20은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 21은 제1의 실시의 형태의 다른 변형례에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 22는 제2의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 23은 도 22에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 24는 도 22에 도시한 송신부의 한 동작례를 도시하는 설명도.
도 25는 제2의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 26은 도 25에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 27은 제3의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 28은 도 27에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 29는 도 27에 도시한 드라이버부의 한 동작례를 도시하는 설명도.
도 30은 도 27에 도시한 송신부의 한 동작례를 도시하는 설명도.
도 31은 제3의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 32는 도 31에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 33은 실시의 형태에 관한 송신 장치가 적용된 스마트 폰의 외관 구성을 도시하는 사시도.
도 34는 실시의 형태에 관한 송신 장치가 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 35는 실시의 형태에 관한 송신 장치가 적용된 이미지 센서의 한 구성례를 도시하는 블록도.

이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1의 실시의 형태

2. 제2의 실시의 형태

3. 제3의 실시의 형태

4. 적용례

<1. 제1의 실시의 형태>

[구성례]

도 1은, 제1의 실시의 형태에 관한 송신 장치가 적용된 통신 시스템의 한 구성례를 도시하는 것이다. 통신 시스템(1)은, 3개의 전압 레벨을 갖는 신호를 이용하여 통신을 행하는 것이다. 통신 시스템(1)은, 송신 장치(10)와, 수신 장치(100)를 구비하고 있다.

송신 장치(10)는, 송신부(11A, 11B, 11C)를 갖고 있다. 송신부(11A)는, 제어 신호(UPA, DNA, MMA)에 의거하여 신호(SIGA)를 생성하고, 전송선로(9A)를 통하여 수신 장치(100)에 송신하는 것이다. 마찬가지로, 송신부(11B)는, 제어 신호(UPB, DNB, MMB)에 의거하여 신호(SIGB)를 생성하고, 전송선로(9B)를 통하여 수신 장치(100)에 송신하는 것이고, 송신부(11C)는, 제어 신호(UPC, DNC, MMC)에 의거하여 신호(SIGC)를 생성하고, 전송선로(9C)를 통하여 수신 장치(100)에 송신하는 것이다. 전송선로(9A∼9C)의 특성 임피던스는, 이 예에서는, 50[Ω]이다.

또한, 이하에서는, 송신부(11A, 11B, 11C) 중의 임의의 하나를 나타내는 것으로 하여 송신부(11)를 적절히 이용한다. 마찬가지로, 제어 신호(UPA, UPB, UPC) 중의 임의의 하나를 나타내는 것으로 하여 제어 신호(UP)를 적절히 이용하고, 제어 신호(DNA, DNB, DNC) 중의 임의의 하나를 나타내는 것으로 하여 제어 신호(DN)를 적절히 이용하고, 제어 신호(MMA, MMB, MMC) 중의 임의의 하나를 나타내는 것으로 하여 제어 신호(MM)를 적절히 이용하고, 제어 신호(SIGA, SIGB, SIGC) 중의 임의의 하나를 나타내는 것으로 하여 신호(SIG)를 적절히 이용한다.

도 2는, 송신부(11)의 한 구성례를 도시하는 것이다. 송신부(11)는, 제어부(20)와, 드라이버부(13)를 갖고 있다.

제어부(20)는, 제어 신호(UP, DN, MM)에 의거하여, 신호(UP2, DN2, UP3, DN3)를 생성하는 것이다. 제어부(20)는, 지연 회로(21∼23)와, 논리 회로(24, 25)와, 논리곱 회로(26∼28)를 갖고 있다.

지연 회로(21)는, 제어 신호(UP)를 지연량(td1)만큼 지연하여, 신호(UP1)로서 출력하는 것이다. 지연 회로(22)는, 제어 신호(DN)를 지연량(td1)만큼 지연하여, 신호(DN1)로서 출력하는 것이다. 즉, 지연 회로(21)의 지연량과 지연 회로(22)의 지연량은 같다. 지연 회로(23)는, 제어 신호(MM)를 지연량(td2)만큼 지연하여, 신호(MM1)로서 출력하는 것이다. 지연 회로(23)의 지연량(td2)은, 지연 회로(21, 22)의 지연량(td1)보다도 큰(td2>td1) 것이다. 이러한 지연 회로(21∼23)의 각 지연량은, 후술하는 바와 같이, 신호(SIG)의 각 천이의 시작 타이밍을 설정하는 것이다.

논리곱 회로(26)는, 제어 신호(MM)와 신호(MM1)와의 논리곱을 구하고, 신호(Mflag)로서 출력하는 것이다. 논리 회로(24)는, 신호(UP1)의 반전 신호와 신호(Mflag)와의 부정 논리곱을 구하고, 신호(UP2)로서 출력하는 것이다. 논리 회로(25)는, 신호(DN1)의 반전 신호와 신호(Mflag)와의 부정 논리곱을 구하고, 신호(DN2)로서 출력하는 것이다. 논리곱 회로(27)는, 신호(UP1)와 신호(Mflag)와의 논리곱을 구하고, 신호(UP3)로서 출력하는 것이다. 논리곱 회로(28)는, 신호(DN1)와 신호(Mflag)와의 논리곱을 구하고, 신호(DN3)로서 출력하는 것이다.

드라이버부(13)는, 신호(UP2, DN2, UP3, DN3)에 의거하여, 신호(SIG)를 생성하는 것이다. 드라이버부(13)는, 드라이버 회로(30, 40)를 갖고 있다. 드라이버 회로(30)의 정입력 단자에는 신호(UP2)가 입력되고, 부입력 단자에는 신호(DN2)가 입력되고, 출력 단자는, 드라이버 회로(40)의 출력 단자에 접속됨과 함께 송신부(11)의 출력 단자(Tout)에 접속되어 있다. 드라이버 회로(40)의 정입력 단자에는 신호(UP3)가 입력되고, 부입력 단자에는 신호(DN3)가 입력되고, 출력 단자는, 드라이버 회로(30)의 출력 단자에 접속됨과 함께 출력 단자(Tout)에 접속되어 있다.

도 3은, 드라이버부(13)의 한 구성례를 도시하는 것이다. 드라이버 회로(30)는, 트랜지스터(32, 33)와, 저항 소자(31, 34, 35)를 갖고 있다. 트랜지스터(32, 33)는, 이 예에서는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 트랜지스터(32)의 게이트는, 드라이버 회로(30)의 정입력 단자에 대응하는 것이고, 신호(UP2)가 공급되고, 소스는 저항 소자(31)의 일단에 접속되고, 드레인은 트랜지스터(33)의 드레인에 접속됨과 함께 저항 소자(35)의 일단에 접속되어 있다. 트랜지스터(33)의 게이트는, 드라이버 회로(30)의 부입력 단자에 대응하는 것이고, 신호(DN2)가 공급되고, 소스는 저항 소자(34)의 일단에 접속되고, 드레인은 트랜지스터(32)의 드레인에 접속됨과 함께 저항 소자(35)의 일단에 접속되어 있다. 저항 소자(31)의 일단은 트랜지스터(32)의 소스에 접속되고, 타단에는 전압(V1)이 공급되어 있다. 전압(V1)은, 예를 들면 400[mV]이다. 저항 소자(34)의 일단은 트랜지스터(33)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(35)의 일단은 트랜지스터(32, 33)의 드레인에 접속되고, 타단은, 드라이버 회로(30)의 출력 단자에 대응하는 것이고, 출력 단자(Tout)에 접속되어 있다. 이 예에서는, 저항 소자(31)의 저항치와, 트랜지스터(32)의 온 저항의 저항치와, 저항 소자(35)의 저항치의 합은, 100[Ω] 정도이고, 마찬가지로, 저항 소자(34)의 저항치와, 트랜지스터(33)의 온 저항의 저항치와, 저항 소자(35)의 저항치의 합은, 이 예에서는 100[Ω] 정도이다.

드라이버 회로(40)는, 드라이버 회로(30)와 마찬가지로, 트랜지스터(42, 43)와, 저항 소자(41, 44, 45)를 갖고 있다. 트랜지스터(42, 43)는, 이 예에서는, N채널 MOS형의 FET이다. 트랜지스터(42)의 게이트는, 드라이버 회로(40)의 정입력 단자에 대응하는 것이고, 신호(UP3)가 공급되고, 소스는 저항 소자(41)의 일단에 접속되고, 드레인은 트랜지스터(43)의 드레인에 접속됨과 함께 저항 소자(45)의 일단에 접속되어 있다. 트랜지스터(43)의 게이트는, 드라이버 회로(40)의 부입력 단자에 대응하는 것이고, 신호(DN3)가 공급되고, 소스는 저항 소자(44)의 일단에 접속되고, 드레인은 트랜지스터(42)의 드레인에 접속됨과 함께 저항 소자(45)의 일단에 접속되어 있다. 저항 소자(41)의 일단은 트랜지스터(42)의 소스에 접속되고, 타단에는 전압(V1)이 공급되어 있다. 저항 소자(44)의 일단은 트랜지스터(43)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(45)의 일단은 트랜지스터(42, 43)의 드레인에 접속되고, 타단은, 드라이버 회로(40)의 출력 단자에 대응하는 것이고, 출력 단자(Tout)에 접속되어 있다. 이 예에서는, 저항 소자(41)의 저항치와, 트랜지스터(42)의 온 저항의 저항치와, 저항 소자(45)의 저항치의 합은, 100[Ω] 정도이고, 마찬가지로, 저항 소자(44)의 저항치와, 트랜지스터(43)의 온 저항의 저항치와, 저항 소자(45)의 저항치의 합은, 이 예에서는 100[Ω] 정도이다.

이와 같이, 드라이버 회로(30)의 출력 단자와, 드라이버 회로(40)의 출력 단자는 서로 접속되어 있다. 그리고, 후술하는 바와 같이, 송신부(11)에서는, 신호(SIG)의 전압 레벨에 관계없이, 4개의 트랜지스터(32, 33, 42, 43) 중의 2개의 트랜지스터가 온 상태가 된다. 이에 의해, 송신부(11)는, 출력 임피던스를 50[Ω] 정도로 할 수 있고, 임피던스 매칭을 실현하기 쉽게 할 수 있도록 되어 있다.

도 4는, 송신부(11)의 입출력 특성을 나타내는 것이다. 도 4에 도시하는 바와 같이, 제어 신호(UP, MM)가 "1"이고, 제어 신호(DN)가 "0"인 경우에는, 신호(SIG)는 고레벨 전압(VH)이 된다. 또한, 제어 신호(DN, MM)가 "1"이고, 제어 신호(UP)가 "0"인 경우에는, 신호(SIG)는 저레벨 전압(VL)이 된다. 또한, 제어 신호(MM)가 "0"인 경우에는, 제어 신호(UP, DN)에 관계없이, 신호(SIG)는 중레벨 전압(VM)이 된다. 즉, 제어 신호(MM)는, 신호(SIG)를 중레벨 전압(VM)으로 하는지의 여부를 제어하는 신호이고, 송신부(11)는, 제어 신호(MM)가 "0"인 경우에, 신호(SIG)를 중레벨 전압(VM)으로 설정한다. 그리고, 송신부(11)는, 제어 신호(MM)가 "1"인 경우에는, 제어 신호(UP, DN)에 응하여 신호(SIG)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정하도록 되어 있다.

이와 같이, 송신부(11A∼11C)의 각각은, 3개의 전압 레벨(고레벨 전압(VH), 저레벨 전압(VL) 및 중레벨 전압(VM)) 중의 어느 하나를 출력한다. 그 때, 송신 장치(10)에서는, 3개의 송신부(11A∼11C)가, 서로 다른 전압 레벨을 출력한다. 즉, 신호(SIGA, SIGB, SIGC)의 전압 레벨은, 서로 다르게 되어 있다.

도 5는, 수신 장치(100)의 한 구성례를 도시하는 것이다. 수신 장치(100)는, 신호(SIGA, SIGB, SIGC)를 수신하는 것이다. 수신 장치(100)는, 저항 소자(101A∼101C)와, 앰프(102A∼102C)를 갖고 있다.

저항 소자(101A∼101C)는, 통신 시스템(1)에서의 종단(終端) 저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 50[Ω] 정도이다. 저항 소자(101A)의 일단은, 입력 단자(TinA) 등에 접속됨과 함께 신호(SIGA)가 공급되고, 타단은 저항 소자(101B, 101C)의 타단에 접속되어 있다. 저항 소자(101B)의 일단은, 입력 단자(TinB) 등에 접속됨과 함께 신호(SIGB)가 공급되고, 타단은 저항 소자(101A, 101C)의 타단에 접속되어 있다. 저항 소자(101C)의 일단은, 입력 단자(TinC) 등에 접속됨과 함께 신호(SIGC)가 공급되고, 타단은 저항 소자(101A, 101B)의 타단에 접속되어 있다.

앰프(102A∼102C)는, 각각, 정입력 단자에서의 신호와 부입력 단자에서의 신호의 차분(差分)에 응하여 "1" 또는 "0"를 출력하는 것이다. 앰프(102A)의 정입력 단자는, 앰프(102C)의 부입력 단자, 저항 소자(101A)의 일단 및 입력 단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급되고, 부입력 단자는, 앰프(102B)의 정입력 단자, 저항 소자(101B)의 일단 및 입력 단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급된다. 앰프(102B)의 정입력 단자는, 앰프(102A)의 부입력 단자, 저항 소자(101B)의 일단 및 입력 단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급되고, 부입력 단자는, 앰프(102C)의 정입력 단자, 저항 소자(101C)의 일단 및 입력 단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급된다. 앰프(102C)의 정입력 단자는, 앰프(102B)의 부입력 단자, 저항 소자(101C)의 일단 및 입력 단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급되고, 부입력 단자는, 앰프(102A)의 정입력 단자, 저항 소자(101A) 및 입력 단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급된다.

도 6은, 수신 장치(100)의 한 동작례를 도시하는 것이다. 이 예에서는, 신호(SIGA)는 고레벨 전압(VH)이고, 신호(SIGB)는 저레벨 전압(VL)이고, 신호(SIGC)는 중레벨 전압(VM)이다. 이 경우에는, 입력 단자(TinA), 저항 소자(101A), 저항 소자(101B), 입력 단자(TinB)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(102A)의 정입력 단자에는 고레벨 전압(VH)이 공급됨과 함께 부입력 단자에는 저레벨 전압(VL)이 공급되고, 앰프(102A)는 "1"를 출력한다. 또한, 앰프(102B)의 정입력 단자에는 저레벨 전압(VL)이 공급됨과 함께 부입력 단자에는 중레벨 전압(VM)이 공급되고, 앰프(102B)는 "0"를 출력한다. 또한, 앰프(102C)의 정입력 단자에는 중레벨 전압(VM)이 공급됨과 함께 부입력 단자에는 고레벨 전압(VH)이 공급되고, 앰프(102C)는 "0"를 출력하도록 되어 있다.

이와 같이 하여, 수신 장치(100)에서는, 앰프(102A∼102C)의 각각이, 신호(SIGA∼SIGC) 중의 2개의 차분에 응하여 "1" 또는 "0"를 출력하고, 후단 회로가 그 출력 신호에 의거하여 소정의 처리를 행하도록 되어 있다.

여기서, 트랜지스터(32, 42)는, 본 개시에서의 「제1의 스위치」의 한 구체례에 대응한다. 트랜지스터(33, 43)는, 본 개시에서의 「제2의 스위치」의 한 구체례에 대응한다.

[동작 및 작용]

계속되고, 본 실시의 형태의 통신 시스템(1)의 동작 및 작용에 관해 설명한다.

(전체 동작 개요)

우선, 도 1, 2를 참조하여, 통신 시스템(1)의 전체 동작 개요를 설명한다. 송신부(11A)는, 제어 신호(UPA, DNA, MMA)에 의거하여 신호(SIGA)를 생성하고, 전송선로(9A)를 통하여 수신 장치(100)에 송신한다. 마찬가지로, 송신부(11B)는, 제어 신호(UPB, DNB, MMB)에 의거하여 신호(SIGB)를 생성하고, 전송선로(9B)를 통하여 수신 장치(100)에 송신하고, 송신부(11C)는, 제어 신호(UPC, DNC, MMC)에 의거하여 신호(SIGC)를 생성하고, 전송선로(9C)를 통하여 수신 장치(100)에 송신한다. 그리고, 수신 장치(100)는, 신호(SIGA, SIGB, SIGC)를 수신한다.

(송신부(11)의 상세 동작)

각 송신부(11)(송신부(11A∼11C))에서는, 제어부(20)가, 제어 신호(UP, DN, MM)에 의거하여, 신호(UP2, DN2, UP3, DN3)를 생성한다. 그리고, 드라이버부(13)가, 신호(UP2, DN2, UP3, DN3)에 의거하여 신호(SIG)(신호(SIGA∼SIGC))를 생성한다. 이하에, 송신부(11)의 상세 동작에 관해 설명한다.

도 7은, 송신부(11)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (C)는 제어 신호(MM)의 파형을 나타내고, (D)는 신호(MM1)의 파형을 나타내고, (E)는 신호(Mflag)의 파형을 나타내고, (F)는 신호(UP2) 또는 신호(DN2)의 파형을 나타내고, (G)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (H)는 신호(SIG)의 파형을 나타낸다.

송신부(11)에는, 최소 펄스폭이 시간(P)인 제어 신호(UP, DN, MM)가 공급된다. 지연 회로(21)는, 제어 신호(UP)를 지연량(td1)만큼 지연하여 신호(UP1)를 생성하고, 마찬가지로, 지연 회로(22)는, 제어 신호(DN)를 지연량(td1)만큼 지연하여 신호(DN1)를 생성한다(도 7(A), (B)). 또한, 지연 회로(23)는, 제어 신호(MM)를 지연량(td2)만큼 지연하여 신호(MM1)를 생성한다(도 7(C), (D)). 논리곱 회로(26)는, 제어 신호(MM)와 신호(MM1)의 논리곱을 구하여 신호(Mflag)를 생성한다(도 7(C)∼(E)).

타이밍(t3) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 7(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 7(G)). 그리고, 드라이버부(13)는, 이들 신호(UP2, DN2, UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이(遷移)시킨다(도 7(H)).

도 8A는, 신호(SIG)를 고레벨 전압(VH)으로 하는 경우에 있어서의 드라이버부(13)의 동작 상태를 도시하는 것이다. 이 도 8A에서는, 트랜지스터(32, 33, 42, 43)를, 그 동작 상태를 나타내는 스위치로서 그리고 있다. 이 경우에는, 신호(UP2, UP3)가 "1"이 되면 모두 신호(DN2, DN3)가 "0"이 되고, 이에 의해, 트랜지스터(32, 42)가 온 상태가 됨과 함께 트랜지스터(33, 43)가 오프 상태가 된다. 그 결과, 저항 소자(31), 트랜지스터(32) 및 저항 소자(35)에 이 순서로 전류(I1)가 흐름과 함께, 저항 소자(41), 트랜지스터(42) 및 저항 소자(45)에 이 순서로 전류(I2)가 흐른다. 그 결과, 신호(SIG)가 고레벨 전압(VH)이 된다.

도 8B는, 신호(SIG)를 저레벨 전압(VL)으로 하는 경우에 있어서의 드라이버부(13)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP2, UP3)가 "0"이 되면 모두 신호(DN2, DN3)가 "1"이 되고, 이에 의해, 트랜지스터(32, 42)가 오프 상태가 됨과 함께 트랜지스터(33, 43)가 온 상태가 된다. 그 결과, 저항 소자(35), 트랜지스터(33) 및 저항 소자(34)에 이 순서로 전류(I3)가 흐름과 함께, 저항 소자(45), 트랜지스터(43) 및 저항 소자(44)에 이 순서로 전류(I4)가 흐른다. 그 결과, 신호(SIG)가 저레벨 전압(VL)이 된다.

신호(SIG)의 천이에는, 어느 정도의 시간을 필요로 한다. 드라이버부(13)는, 신호(SIG)를 천이시킬 때, 신호(UP2, DN2, UP3, DN3)가 변화한 타이밍(예를 들면 타이밍(t1), t2 등)에서, 신호(SIG)의 천이를 시작시킨다(도 7(H)). 구체적으로는, 드라이버부(13)는, 도 8A에 도시한 바와 같이, 트랜지스터(32, 42)를 온 상태로 하여 전류(I1, I2)를 흘림에 의해, 저레벨 전압(VL)부터 고레벨 전압(VH)을 향하여 천이를 시작시키고, 또는, 도 8B에 도시한 바와 같이, 트랜지스터(33, 43)를 온 상태로 하여 전류(I3, I4)를 흘림에 의해, 고레벨 전압(VH)부터 저레벨 전압(VL)을 향하여 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t3)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 7(E)). 이에 의해, 논리 회로(24)는 신호(UP2)를 "1"로 하고 논리 회로(25)는 신호(DN2)를 "1"로 한다(도 7(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 7(G)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이시킨다(도 7(H)).

도 8C는, 신호(SIG)를 중레벨 전압(VM)으로 하는 경우에 있어서의 드라이버부(13)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP2, DN2)가 "1"이 되면 모두 신호(UP3, DN3)가 "0"이 되기 때문에, 트랜지스터(32, 42)가 온 상태가 됨과 함께 트랜지스터(33, 43)가 오프 상태가 된다. 즉, 드라이버부(13)에서는, 이른바 테브난 종단(終端)이 실현된다. 그 결과, 저항 소자(31) 및 트랜지스터(32)에 이 순서로 전류(I5)가 흐름과 함께, 트랜지스터(33) 및 저항 소자(34)에 이 순서로 전류(I6)가 흐른다. 그 결과, 신호(SIG)가 중레벨 전압(VM)이 된다.

드라이버부(13)는, 신호(SIG)를 천이시킬 때, 타이밍(t3)에서, 신호(SIG)의 천이를 시작시킨다(도 7(H)). 구체적으로는, 드라이버부(13)는, 도 8C에 도시한 바와 같이, 트랜지스터(32, 33)를 온 상태로 하여 전류(I5, I6)를 흘림에 의해, 저레벨 전압(VL) 또는 고레벨 전압(VH)부터 중레벨 전압(VM)을 향하여 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 중레벨 전압(VM)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t5)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 7(E)). 이에 의해, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 7(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 7(G)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 7(H)). 그 때, 드라이버부(13)는, 이 타이밍(t5)에서, 신호(SIG)의 천이를 시작시킨다. 구체적으로는, 드라이버부(13)는, 도 8A에 도시한 바와 같이, 트랜지스터(32, 42)를 온 상태로 하여 전류(I1, I2)를 흘림에 의해, 중레벨 전압(VM)부터 고레벨 전압(VH)을 향하여 천이를 시작시키고, 또는, 도 8B에 도시한 바와 같이, 트랜지스터(33, 43)를 온 상태로 하여 전류(I3, I4)를 흘림에 의해, 중레벨 전압(VM)부터 저레벨 전압(VL)을 향하여 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

이와 같이, 송신부(11)에서는, 제어 신호(UP, DN)를 지연량(td1)만큼 지연함과 함께 제어 신호(MM)를 지연량(td2)만큼 지연하여, 지연된 신호에 의거하여 드라이버부(13)를 제어한다. 이에 의해, 송신부(11)에서는, 신호(SIG)에 있어서 각 천이의 시작 타이밍을 어긋낼 수 있다.

도 9는, 신호(SIG)의 각 천이를 도시하는 것으로서, (A)는 각 천이를 겹쳐서 그린 것이고, (B)는 고레벨 전압(VH)부터 중레벨 전압(VM)으로의 천이(Thm) 및 저레벨 전압(VL)부터 중레벨 전압(VM)으로의 천이(Tlm)를 나타내고, (C)는 고레벨 전압(VH)부터 저레벨 전압(VL)으로의 천이(Thl) 및 저레벨 전압(VL)부터 고레벨 전압(VH)으로의 천이(Tlh)를 나타내고, (D)는 중레벨 전압(VM)부터 고레벨 전압(VH)으로의 천이(Tmh) 및 중레벨 전압(VM)부터 저레벨 전압(VL)으로의 천이(Tml)를 나타낸다. 또한, 신호(SIG)의 각 천이는, 실제로는, 예를 들면, 목표 전압을 향하여 서서히 수속하는 파형을 나타내지만, 이 도 9에서는, 설명의 편의상, 각 천이를 직선에 의해 나타내고 있다.

도 9에 도시한 바와 같이, 송신부(11)에서는, 천이(Thm, Tlm)(도 9(B))의 시작 타이밍(t11)을, 천이(Thl, Tlh)(도 9(C))의 시작 타이밍(t12)보다도 빠른(早い) 타이밍으로 설정하고 있다. 여기서, 타이밍(t11)과 타이밍(t12)의 차는, 지연 회로(21, 22)의 지연량(td1)에 대응하는 것이다. 이와 같이, 천이의 시작 타이밍을 어긋냄에 의해, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다. 즉, 천이(Thm, Tlm)의 스루 레이트는, 천이(Thl, Tlh)의 스루 레이트보다도 낮다. 따라서, 송신부(11)에서는, 천이(Thm, Tlm)를 천이(Thl, Tlh)보다도 빨리 시작함에 의해, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

또한, 송신부(11)에서는, 천이(Tmh, Tml)(도 9(D))의 시작 타이밍(t13)을, 천이(Thl, Tlh)(도 9(C))의 시작 타이밍(t12)보다도 늦은(遲い) 타이밍으로 설정하고 있다. 여기서, 타이밍(t11)과 타이밍(t13)과의 차는, 지연 회로(23)의 지연량(td2)에 대응하는 것이다. 이와 같이, 천이(Tmh, Tml)의 시작 타이밍을 늦춤에 의해, 천이(Tmh, Tml)의 시작 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

이와 같이, 송신부(11)에서는, 각 천이의 시작 타이밍을 어긋냄에 의해, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍과, 천이(Tmh, Tml)의 시작 타이밍을 거의 일치시킨다. 이에 의해, 신호(SIG)의 아이 다이어그램에서의 아이 개구를 넓힐 수 있다.

도 10은, 신호(SIG)의 아이 다이어그램을 도시하는 것이다. 신호(SIG)에서는, 2개의 아이 개구(E1, E2)가 생긴다. 아이 개구(E1)는, 고레벨 전압(VH)과 중레벨 전압(VM)의 사이에 생기고, 아이 개구(E2)는, 중레벨 전압(VM)과 저레벨 전압(VL)의 사이에 생긴다. 아이 개구(E1, E2)의 시간폭은, 거의 시간(P)과 같다. 송신부(11)에서는, 상술한 바와 같이, 지연 회로(21∼23)를 마련하고, 각 천이의 시작 타이밍을 어긋내도록 하였기 때문에, 후술하는 비교례의 경우에 비하여, 아이 개구(E1, E2)의 시간폭을 넓힐 수 있고, 그 결과, 통신 품질을 높일 수 있다.

또한, 송신부(11)에서는, 도 8A∼8C에 도시한 바와 같이, 신호(SIG)의 전압 레벨에 관계없이, 4개의 트랜지스터(32, 33, 42, 43) 중의 2개의 트랜지스터를 온 상태로 하였다. 구체적으로는, 송신부(11)는, 전압(SIG)를 고레벨 전압(VH)로 하는 경우에는, 트랜지스터(32, 42)를 온 상태로 하고(도 8A), 전압(SIG)를 저레벨 전압(VL)으로 하는 경우에는, 트랜지스터(33, 43)를 온 상태로 하고(도 8B), 전압(SIG)를 중레벨 전압(VM)으로 하는 경우에는, 트랜지스터(32, 33)를 온 상태로 하고 있다(도 8C). 이에 의해, 송신부(11)는, 신호(SIG)의 전압 레벨에 관계없이, 출력 임피던스를 50[Ω] 정도로 할 수 있고, 임피던스 매칭을 실현하기 쉽게 할 수 있다.

(비교례)

다음에, 비교례에 관한 송신부(11R)에 관해 설명한다.

도 11은, 비교례에 관한 송신부(11R)의 한 구성례를 도시하는 것이다. 송신부(11R)는, 제어부(20R)를 갖고 있다. 제어부(20R)는, 논리 회로(24, 25)와, 논리곱 회로(27, 28)를 갖고 있다. 제어부(20R)는, 상기 제1의 실시의 형태에 관한 제어부(20)로부터 지연 회로(21∼23) 및 논리곱 회로(26)를 줄인 것이다. 즉, 논리 회로(24) 및 논리곱 회로(27)는, 제어 신호(UP, MM)에 의거하여 동작하고, 논리 회로(25) 및 논리곱 회로(28)는, 제어 신호(DN, MM)에 의거하여 동작하도록 되어 있다.

도 12는, 송신부(11R)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 제어 신호(MM)의 파형을 나타내고, (C)는 신호(UP2) 또는 신호(DN2)의 파형을 나타내고, (D)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (E)는 신호(SIG)의 파형을 나타낸다.

타이밍(t23) 이전에는, 제어 신호(MM)가 "1"이기 때문에, 논리 회로(24)는 제어 신호(UP)를 신호(UP2)로서 출력하고, 논리 회로(25)는 제어 신호(DN)를 신호(DN2)로서 출력한다(도 12(C)). 마찬가지로, 논리곱 회로(27)는 제어 신호(UP)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 제어 신호(DN)를 신호(DN3)로서 출력한다(도 12(D)). 그리고, 드라이버부(13)는, 이들 신호(UP2, DN2, UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 12(E)). 그 때, 드라이버부(13)는, 신호(UP2, DN2, UP3, DN3)가 변화한 타이밍(예를 들면 타이밍(t21, t22) 등)에서, 신호(SIG)의 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t23)에서, 제어 신호(MM)가 "1"로부터 "0"으로 변화한다(도 12(B)). 이에 의해, 논리 회로(24)는 신호(UP2)를 "1"로 하고 논리 회로(25)는 신호(DN2)를 "1"로 한다(도 12(C)). 마찬가지로, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 12(D)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이시킨다(도 12(E)). 그 때, 드라이버부(13)는, 이 타이밍(t23)에서, 신호(SIG)의 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 중레벨 전압(VM)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t24)에서, 제어 신호(MM)가 "0"으로부터 "1"로 변화한다(도 12(B)). 이에 의해, 논리 회로(24)는 제어 신호(UP)를 신호(UP2)로서 출력하고, 논리 회로(25)는 제어 신호(DN)를 신호(DN2)로서 출력한다(도 12(C)). 마찬가지로, 논리곱 회로(27)는 제어 신호(UP)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 제어 신호(DN)를 신호(DN3)로서 출력한다(도 12(D)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 12(E)). 그 때, 드라이버부(13)는, 이 타이밍(t24)에서, 신호(SIG)의 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

도 13은, 송신부(11R)의 출력 신호(SIG)의 각 천이를 도시하는 것으로서, (A)는 각 천이를 겹쳐서 그린 것이고, (B)는 천이(Thm) 및 천이(Tlm)를 나타내고, (C)는 천이(Thl) 및 천이(Tlh)를 나타내고, (D)는 Tmh 및 천이(Tml)를 나타낸다. 이와 같이, 본 비교례에 관한 송신부(11R)에서는, 천이(Thm, Tlm)(도 13(B))의 시작 타이밍과, 천이(Thl, Tlh)(도 13(C))의 시작 타이밍과, 천이(Tmh, Tml)(도 13(D))의 시작 타이밍은, 거의 동일하다. 그 결과, 송신부(11R)에서는, 도 13(A)에 도시한 바와 같이, 신호(SIG)에 지터(J)가 생기고 있다.

도 14는, 송신부(11R)의 출력 신호(SIG)의 아이 다이어그램을 도시하는 것이다. 신호(SIG)에서는, 본 실시의 형태의 경우와 마찬가지로(2)개의 아이 개구(ER1, ER2)가 생긴다. 이들 아이 개구(ER1, ER2)의 시간폭은, 시간(P)로부터 지터(J)의 분을 공제한 것이다. 즉, 아이 개구(ER1, ER2)의 시간폭은, 본 실시의 형태에 관한 아이 개구(E1, E2)의 시간폭(도 10)에 비하여 좁아져 버린다. 이에 의해, 송신부(11R)에서는, 통신 품질이 저하되어 버릴 우려가 있다.

한편, 본 실시의 형태에 관한 송신부(11)에서는, 지연 회로(21∼23)를 마련하여, 각 천이의 시작 타이밍을 어긋내도록 하였다. 구체적으로는, 도 9에 도시한 바와 같이, 천이(Thm, Tlm)(도 9(B))의 시작 타이밍을, 천이(Thl, Tlh)(도 9(C))의 시작 타이밍보다도 빠른 타이밍으로 설정하고, 또한, 천이(Tmh, Tml)(도 9(D))의 시작 타이밍을, 천이(Thl, Tlh)(도 9(C))의 시작 타이밍보다도 늦은 타이밍으로 설정하였다. 이와 같이, 송신부(11)에서는, 각 천이의 시작 타이밍을 어긋내도록 하였기 때문에, 신호(SIG)의 아이 다이어그램에서의 아이 개구의 시간폭을 넓힐 수 있고, 그 결과, 통신 품질을 높일 수 있다.

[효과]

이상과 같이 본 실시의 형태에서는, 각 천이의 시작 타이밍을 어긋내도록 하였기 때문에, 통신 품질을 높일 수 있다.

또한, 본 실시의 형태에서는, 신호(SIG)를 중레벨 전압에 한 때, 드라이버부를 테브난 종단 하였기 때문에, 임피던스 매칭을 실현하기 쉽게 할 수 있다.

[변형례 1-1]

상기 실시의 형태에서는, 신호(SIG)를 중레벨 전압(VM)으로 설정할 때에 드라이버부(13)를 테브난 종단 하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신부(14)에 관해 상세히 설명한다.

도 15는, 송신부(14)의 한 구성례를 도시하는 것이다. 송신부(14)는, 제어부(29)와, 드라이버 회로(50)를 갖고 있다. 제어부(29)는, 제어 신호(UP, DN, MM)에 의거하여, 신호(UP3, DN3)를 생성하는 것이다. 제어부(29)는, 지연 회로(21∼23)와, 논리곱 회로(26∼28)를 갖고 있다. 즉, 제어부(29)는, 상기 제1의 실시의 형태에 관한 제어부(20)로부터 논리 회로(24, 25)를 줄인 것이다. 드라이버 회로(50)는, 신호(UP3, DN3)에 의거하여, 신호(SIG)를 생성하는 것이다.

도 16은, 드라이버 회로(50)의 한 구성례를 도시하는 것이다. 드라이버 회로(50)는, 상기 제1의 실시의 형태에 관한 드라이버 회로(30, 40)와 마찬가지로, 트랜지스터(52, 53)와, 저항 소자(51, 54, 55)를 갖고 있다. 트랜지스터(52, 53)는, 이 예에서는, N채널 MOS형의 FET이다. 트랜지스터(52)의 게이트는, 드라이버 회로(50)의 정입력 단자에 대응하는 것이고, 제어부(29)로부터 신호(UP3)가 공급되고, 소스는 저항 소자(51)의 일단에 접속되고, 드레인은 트랜지스터(53)의 드레인에 접속됨과 함께 저항 소자(55)의 일단에 접속되어 있다. 트랜지스터(53)의 게이트는, 드라이버 회로(50)의 부입력 단자에 대응하는 것이고, 제어부(29)로부터 신호(DN3)가 공급되고, 소스는 저항 소자(54)의 일단에 접속되고, 드레인은 트랜지스터(52)의 드레인에 접속됨과 함께 저항 소자(55)의 일단에 접속되어 있다. 저항 소자(51)의 일단은 트랜지스터(52)의 소스에 접속되고, 타단에는 전압(V1)이 공급되어 있다. 저항 소자(54)의 일단은 트랜지스터(53)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(55)의 일단은 트랜지스터(52, 53)의 드레인에 접속되고, 타단은, 드라이버 회로(50)의 출력 단자에 대응하는 것이고, 출력 단자(Tout)에 접속되어 있다. 이 예에서는, 저항 소자(51)의 저항치와, 트랜지스터(52)의 온 저항의 저항치와, 저항 소자(55)의 저항치의 합은, 50[Ω] 정도이고, 마찬가지로, 저항 소자(54)의 저항치와, 트랜지스터(53)의 온 저항의 저항치와, 저항 소자(55)의 저항치의 합은, 이 예에서는 50[Ω] 정도이다.

도 17은, 송신부(14)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (C)는 제어 신호(MM)의 파형을 나타내고, (D)는 신호(MM1)의 파형을 나타내고, (E)는 신호(Mflag)의 파형을 나타내고, (F)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (G)는 신호(SIG)의 파형을 나타낸다.

타이밍(t43) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 17(F)). 그리고, 드라이버 회로(50)는, 이들 신호(UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 17(G)).

도 18A는, 신호(SIG)를 고레벨 전압(VH)으로 하는 경우에 있어서의 드라이버 회로(50)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP3)가 "1"이 되면 모두 신호(DN3)가 "0"이 되고, 이에 의해, 트랜지스터(52)가 온 상태가 됨과 함께 트랜지스터(53)가 오프 상태가 된다. 그 결과, 저항 소자(51), 트랜지스터(52) 및 저항 소자(55)에 이 순서로 전류(I7)가 흐른다. 그 결과, 신호(SIG)가 고레벨 전압(VH)이 된다.

도 18B는, 신호(SIG)를 저레벨 전압(VL)으로 하는 경우에 있어서의 드라이버 회로(50)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP3)가 "0"이 되면 모두 신호(DN3)가 "1"이 되고, 이에 의해, 트랜지스터(52)가 오프 상태가 됨과 함께 트랜지스터(53)가 온 상태가 된다. 그 결과, 저항 소자(55), 트랜지스터(53) 및 저항 소자(54)에 이 순서로 전류(I8)가 흐른다. 그 결과, 신호(SIG)가 저레벨 전압(VL)이 된다.

드라이버 회로(50)는, 신호(SIG)를 천이시킬 때, 신호(UP3, DN3)가 변화한 타이밍(예를 들면 타이밍(t41), t42 등)에서, 신호(SIG)의 천이를 시작시킨다(도 17(G)). 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t43)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 17(E)). 이에 의해, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 17(F)). 이에 응하여, 드라이버 회로(50)는, 신호(SIG)를, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이시킨다(도 17(G)).

도 18C는, 신호(SIG)를 중레벨 전압(VM)으로 하는 경우에 있어서의 드라이버 회로(50)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP3, DN3)가 모두 "0"이 되기 때문에, 트랜지스터(52, 53)는 모두 오프 상태가 된다. 즉, 드라이버 회로(50)의 출력 임피던스는, 하이 임피던스가 된다. 이에 의해, 신호(SIG)는, 수신 회로(90)의 저항 소자(101A∼101C)를 통하여, 중레벨 전압(VM)으로 설정된다.

드라이버 회로(50)는, 신호(SIG)를 천이시킬 때, 타이밍(t43)에서, 신호(SIG)의 천이를 시작시킨다(도 17(G)). 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 중레벨 전압(VM)에 도달하고, 천이가 종료된다.

다음에, 타이밍(t45)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 17(E)). 이에 의해, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 17(F)). 이에 응하여, 드라이버 회로(50)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 17(G)). 그 때, 드라이버 회로(50)는, 이 타이밍(t45)에서, 신호(SIG)의 천이를 시작시킨다. 그리고, 천이가 시작하고 나서 소정 시간 경과한 후에, 신호(SIG)는 고레벨 전압(VH) 또는 저레벨 전압(VL)에 도달하고, 천이가 종료된다.

이와 같이 구성하여도, 상기 제1의 실시의 형태에 관한 송신부(11)와 같은 효과를 얻을 수 있다.

[변형례 1-2]

상기 실시의 형태에서는, 신호(DN2)를 드라이버 회로(30)의 부입력 단자에 공급함과 함께, 신호(DN3)를 드라이버 회로(40)의 부입력 단자에 공급하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 도 19에 도시하는 송신부(15)와 같이, 신호(DN2)를 드라이버 회로(40)의 부입력 단자에 공급함과 함께, 신호(DN3)를 드라이버 회로(30)의 부입력 단자에 공급하여도 좋다. 이 경우에는, 신호(SIG)를 중레벨 전압(VM)으로 설정할 때, 드라이버 회로(30)의 트랜지스터(32)와, 드라이버 회로(40)의 트랜지스터(43)가 온 상태가 된다. 이와 같이 구성하여도, 상기 제1의 실시의 형태에 관한 송신부(11)와 같은 효과를 얻을 수 있다.

[변형례 1-3]

상기 실시의 형태에서는, 지연 회로(21, 22)는, 입력 신호를 지연량(td1)만큼 지연하고, 지연 회로(23)는, 입력 신호를 지연량(td2)만큼 지연됐지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 20에 도시하는 송신부(16)과 같이, 지연량을 변경 가능하게 구성하여도 좋다. 이 송신부(16)는, 제어부(60)를 갖고 있다. 제어부(60)는, 지연 회로(61∼63)와, 지연량 설정부(64)를 갖고 있다. 지연 회로(61)는, 지연 제어 신호(CTL1)에 의거하여 지연량을 변경 가능하게 구성된 것이고, 제어 신호(UP)를 지연하여 신호(UP1)로서 출력하는 것이다. 지연 회로(62)는, 지연 제어 신호(CTL2)에 의거하여 지연량을 변경 가능하게 구성된 것이고, 제어 신호(DN)를 지연하여 신호(DN1)로서 출력하는 것이다. 지연 회로(63)는, 지연 제어 신호(CTL3)에 의거하여 지연량을 변경 가능하게 구성된 것이고, 제어 신호(MM)를 지연하여 신호(MM1)로서 출력하는 것이다. 지연량 설정부(64)는, 지연 제어 신호(CTL1∼CTL3)를 통하여, 지연 회로(61∼63)의 지연량을 설정하는 것이다. 이에 의해, 송신부(16)에서는, 지연 회로(61∼63)의 지연량을 조정할 수 있고, 그 결과, 아이 개구(E1, E2)의 시간폭을 조정할 수 있다.

또한, 예를 들면, 도 21에 도시하는 통신 시스템(2)과 같이, 수신 장치로부터의 지시에 의거하여, 지연량을 제어하여도 좋다. 통신 시스템(2)는, 수신 장치(110)와, 송신 장치(70)를 구비하고 있다. 수신 장치(110)는, 검출부(111)를 갖고 있다. 이 검출부(111)는, 신호(SIGA∼SIGC)의 아이 개구나 지터를 검출하고, 그 검출 결과를 신호(DET)로서 출력하는 것이다. 송신 장치(70)는, 송신부(71A∼71C)를 갖고 있다. 송신부(71A∼71C)는, 송신부(16)(도 20)와 같은 구성을 갖는 것이고, 신호(DET)에 의거하여, 지연 회로(61∼63)의 지연량을 변경 가능하게 구성된 것이다.

이 통신 시스템(2)에서는, 예를 들면, 캘리브레이션 모드에서, 아이 개구(E1, E2)의 시간폭이 넓게 되도록, 지연 회로(61∼63)의 지연량이 조정된다. 구체적으로는, 우선, 송신 장치(70)가 캘리브레이션용의 소정의 패턴의 신호(SIGA∼SIGC)를 송신한다. 그리고, 수신 장치(110)는, 그 신호(SIGA∼SIGC)의 아이 개구나 지터를 검출하고, 그 검출 결과를 송신 장치(70)에 통지한다. 그리고, 송신 장치(70)는, 이 검출 결과에 의거하여, 지연 회로(61∼63)의 지연량을 변경한다. 이와 같은 동작을 예를 들면 복수회 반복함에 의해, 아이 개구(E1, E2)의 시간폭이 넓게 되도록, 지연 회로(61∼63)의 지연량을 조정할 수 있다. 그리고, 지연량의 조정 후에, 캘리브레이션 모드를 종료하고, 통상의 데이터 전송을 행한다. 이와 같은 캘리브레이션은, 예를 들면, 전원 투입시에 실시하도록 하여도 좋고, 정기적으로 실시하도록 하여도 좋고, 교환되는 데이터량이 적은 때에 실시하도록 하여도 좋다.

<2. 제2의 실시의 형태>

다음에, 제2의 실시의 형태에 관한 통신 시스템(3)에 관해 설명한다. 본 실시의 형태는, 프리엠퍼시스를 행하는 송신부를 구비한 것이다. 그 밖의 구성은, 상기 제1의 실시의 형태(도 1 등)와 마찬가지이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(1)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 1에 도시한 바와 같이, 통신 시스템(3)는, 송신 장치(80)를 구비하고 있다. 송신 장치(80)는, 3개의 송신부(81A, 81B, 81C)를 갖고 있다. 또한, 이하에서는, 송신부(81A, 81B, 81C) 중의 임의의 하나를 나타내는 것으로 하여 송신부(81)를 적절히 이용한다.

도 22는, 송신부(81)의 한 구성례를 도시하는 것이다. 송신부(81)는, 제어부(90)와, 드라이버부(13)를 갖고 있다. 제어부(90)는, 지연 회로(91∼93)와, 논리 회로(94)와, 셀렉터(95, 96)를 갖고 있다. 지연 회로(91)는, 제어 신호(DN)를 지연량(td11)만큼 지연하여 출력하는 것이다. 지연 회로(92)는, 제어 신호(UP)를 지연량(td11)만큼 지연하여 출력하는 것이다. 지연 회로(93)는, 제어 신호(MM)를 지연량(td11)만큼 지연하여, 신호(Mflag)로서 출력하는 것이다. 즉, 지연 회로(91∼93)의 지연량은 같다. 논리 회로(94)는, 제어 신호(MM)의 반전 신호와 신호(Mflag)와의 논리곱을 구하고, 신호(MP)로서 출력하는 것이다. 셀렉터(95)는, 신호(MP)가 "1"인 경우에는 지연 회로(91)의 출력 신호를 신호(UP1)로서 출력하고, 신호(MP)가 "0"인 경우에는 제어 신호(UP)를 신호(UP1)로서 출력하는 것이다. 셀렉터(96)는, 신호(MP)가 "1"인 경우에는 지연 회로(92)의 출력 신호를 신호(DN1)로서 출력하고, 신호(MP)가 "0"인 경우에는 제어 신호(DN)를 신호(DN1)로서 출력하는 것이다.

도 23은, 송신부(81)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 제어 신호(MM)의 파형을 나타내고, (C)는 신호(Mflag)의 파형을 나타내고, (D)는 신호(MP)의 파형을 나타내고, (E)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (F)는 신호(UP2) 또는 신호(DN2)의 파형을 나타내고, (G)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (H)는 신호(SIG)의 파형을 나타낸다.

지연 회로(93)는, 제어 신호(MM)를 지연량(td11)만큼 지연하여 신호(Mflag)를 생성한다(도 23(B), (C)). 그리고, 논리 회로(94)는, 제어 신호(MM)의 반전 신호와 신호(Mflag)의 논리곱을 구하여 신호(MP)를 생성한다(도 23(B)∼(D)). 이 신호(MP)가 "0"인 경우에는, 셀렉터(95)는 제어 신호(UP)를 신호(UP1)로서 출력하고, 셀렉터(96)는 제어 신호(DN)를 신호(DN1)로서 출력한다(도 23(E)). 또한, 신호(MP)가 "1"인 경우에는, 셀렉터(95)는 지연 회로(91)의 출력 신호를 신호(UP1)로서 출력하고, 지연 회로(92)의 출력 신호를 신호(DN1)로서 출력한다.

타이밍(t54) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 23(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 23(G)). 그리고, 드라이버부(13)는, 이들 신호(UP2, DN2, UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 23(H)).

그 때, 신호(MP)가 "0"으로부터 "1"로 변화한 타이밍(t53)의 전후에서는, 신호(UP1, DN1)는 모두 반전한다. 즉, 제어 신호(UP)와 제어 신호(DN)는 서로 반전하는 것이기 때문에, 예를 들면, 타이밍(t52)∼t53)의 기간에서 제어 신호(UP)는, 타이밍(t53∼t54)의 기간에서 지연 회로(91)의 출력 신호(즉 제어 신호(DN)를 지연된 신호)를 반전한 신호가 된다. 이와 같이, 신호(UP1, DN1)가, 타이밍(t53)의 전후에서 반전하기 때문에, 신호(UP2, DN2, UP3, DN3)도 또한, 타이밍(t53)의 전후에서 반전한다.

따라서, 타이밍(t53∼t54)에서, 신호(SIG)가 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이하는 경우에는, 드라이버부(13)에서는, 도 8A에 도시한 바와 같이, 트랜지스터(32, 42)가 모두 온 상태가 된다. 이에 의해, 신호(SIG)는, 마치 저레벨 전압(VL)부터 고레벨 전압(VH)로 천이하는 것처럼 변화하고, 중레벨 전압(VM)에 도달한다. 마찬가지로, 신호(SIG)가 고레벨 전압(VH)부터 중레벨 전압(VM)으로 천이하는 경우에는, 드라이버부(13)에서는, 도 8B에 도시한 바와 같이, 트랜지스터(33, 43)가 모두 온 상태가 된다. 이에 의해, 신호(SIG)는, 마치 고레벨 전압(VH)부터 저레벨 전압(VL)으로 천이하는 것처럼 변화하고, 중레벨 전압(VM)에 도달한다. 이와 같이, 송신부(81)는, 이 타이밍(t53∼t54)의 기간에서, 프리엠퍼시스를 행한다.

다음에, 타이밍(t54)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 23(C)). 이에 의해, 논리 회로(24)는 신호(UP2)를 "1"로 하고 논리 회로(25)는 신호(DN2)를 "1"로 한다(도 23(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 23(G)). 이 때, 드라이버부(13)에서는, 도 8C에 도시한 바와 같이, 트랜지스터(33, 34)가 모두 온 상태가 되고, 테브난 종단이 실현된다. 따라서, 이 후, 신호(SIG)는, 중레벨 전압(VM)을 유지한다(도 23(H)).

다음에, 타이밍(t56)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 23(C)). 이에 의해, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 23(F)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 23(G)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 23(H)).

이와 같이, 송신부(81)에서는, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이할 때, 프리엠퍼시스를 행한다. 이에 의해, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로의 천이를 짧은 시간에 행할 수 있다.

도 24는, 신호(SIG)의 각 천이를 도시하는 것으로서, (A)는 각 천이를 겹쳐서 그린 것이고, (B)는 고레벨 전압(VH)부터 중레벨 전압(VM)으로의 천이(Thm) 및 저레벨 전압(VL)부터 중레벨 전압(VM)으로의 천이(Tlm)를 나타내고, (C)는 고레벨 전압(VH)부터 저레벨 전압(VL)으로의 천이(Thl) 및 저레벨 전압(VL)부터 고레벨 전압(VH)으로의 천이(Tlh)를 나타내고, (D)는 중레벨 전압(VM)부터 고레벨 전압(VH)으로의 천이(Tmh) 및 중레벨 전압(VM)부터 저레벨 전압(VL)으로의 천이(Tml)를 나타낸다.

도 24에 도시한 바와 같이, 송신부(81)에서는, 천이(Thm, Tlm)(도 24(B))의 스루 레이트는, 천이(Thl, Tlh)(도 24(C))의 스루 레이트와 거의 같게 하고 있다. 즉, 송신부(81)에서는, 예를 들면, 신호(SIG)가 고레벨 전압(VH)부터 중레벨 전압(VM)으로 천이할 때, 프리엠퍼시스에 의해, 마치 고레벨 전압(VH)부터 저레벨 전압(VL)으로 천이하는 것처럼 변화한다. 마찬가지로, 예를 들면, 신호(SIG)가 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이할 때, 프리엠퍼시스에 의해, 마치 저레벨 전압(VL)부터 고레벨 전압(VH)로 천이하는 것처럼 변화한다. 이에 의해, 송신부(81)에서는, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

또한, 송신부(81)에서는, 상기 제1의 실시의 형태의 경우(도 9)와 마찬가지로, 천이(Tmh, Tml)(도 24(D))의 시작 타이밍(t62)은, 천이(Thl, Tlh)(도 24(C))의 시작 타이밍(t61)보다도 늦은 타이밍으로 설정하고 있다. 여기서, 타이밍(t61)과 타이밍(t62)과의 차는, 지연 회로(91∼93)의 지연량(td11)에 대응하는 것이다. 이와 같이, 천이(Tmh, Tml)의 시작 타이밍을 늦춤에 의해, 천이(Tmh, Tml)의 시작 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

이와 같이, 송신부(81)에서는, 신호(SIG)가 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이할 때에 프리엠퍼시스를 행함과 함께, 신호(SIG)가 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이할 때로 천이의 시작 타이밍을 늦춘다. 이에 의해, 송신부(81)에서는, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍과, 천이(Tmh, Tml)의 시작 타이밍을 거의 일치시킬 수 있고, 그 결과, 신호(SIG)의 아이 다이어그램에서의 아이 개구를 넓혀, 통신 품질을 높일 수 있다.

이상과 같이 본 실시의 형태에서는, 고레벨 전압 또는 저레벨 전압부터 중레벨 전압으로 천이할 때, 프리엠퍼시스를 행하도록 하였기 때문에, 통신 품질을 높일 수 있다. 그 밖의 효과는, 상기 제1의 실시의 형태의 경우와 마찬가지이다.

[변형례 2-1]

상기 실시의 형태에서는, 신호(SIG)를 중레벨 전압(VM)으로 설정할 때에 드라이버부(13)를 테브난 종단 하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신부(84)에 관해 상세히 설명한다.

도 25는, 송신부(84)의 한 구성례를 도시하는 것이다. 송신부(84)는, 제어부(99)와, 드라이버 회로(50)를 갖고 있다. 제어부(99)는, 제어 신호(UP, DN, MM)에 의거하여, 신호(UP3, DN3)를 생성하는 것이다. 제어부(99)는, 지연 회로(91∼93)와, 논리 회로(94)와, 셀렉터(95, 96)와, 논리곱 회로(27, 28)를 갖고 있다. 즉, 제어부(99)는, 상기 제2의 실시의 형태에 관한 제어부(90)로부터 논리 회로(24, 25)를 줄인 것이다.

도 26은, 송신부(84)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 제어 신호(MM)의 파형을 나타내고, (C)는 신호(Mflag)의 파형을 나타내고, (D)는 신호(MP)의 파형을 나타내고, (E)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (F)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (G)는 신호(SIG)의 파형을 나타낸다.

타이밍(t74) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 26(F)). 그리고, 드라이버 회로(50)는, 이들 신호(UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 26(G)). 그 때, 송신부(84)는, 상기 제2의 실시의 형태에 관한 송신부(81)와 마찬가지로, 타이밍(t73∼t74)의 기간에서 프리엠퍼시스를 행하고, 신호(SIG)는, 타이밍(t74)에서, 중레벨 전압(VM)에 도달한다.

다음에, 타이밍(t74)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 26(C)). 이에 의해, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 26(F)). 이 때, 드라이버 회로(50)에서는, 도 18C에 도시한 바와 같이, 트랜지스터(52, 53)가 모두 오프 상태가 되고, 출력 임피던스가 하이 임피던스가 된다. 따라서, 이 후, 신호(SIG)는, 중레벨 전압(VM)을 유지한다(도 26(G)).

다음에, 타이밍(t76)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 26(C)). 이에 의해, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 26(F)). 이에 응하여, 드라이버 회로(50)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 26(G)).

이와 같이 구성하여도, 상기 제2의 실시의 형태에 관한 송신부(81)와 같은 효과를 얻을 수 있다.

[그 밖의 변형례]

상기 제2의 실시의 형태에 관한 송신부(81)에, 상기 제1의 실시의 형태의 각 변형례를 적용하여도 좋다.

<3. 제3의 실시의 형태>

다음에, 제3의 실시의 형태에 관한 통신 시스템(4)에 관해 설명한다. 본 실시의 형태는, 제2의 실시의 형태에 관한 송신부(81)와는 다른 방법으로 프리엠퍼시스를 행하는 송신부를 구비한 것이다. 그 밖의 구성은, 상기 제1의 실시의 형태(도 1 등)와 마찬가지이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(1)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 1에 도시한 바와 같이, 통신 시스템(4)은, 송신 장치(120)를 구비하고 있다. 송신 장치(120)는, 3개의 송신부(121A, 121B, 121C)를 갖고 있다. 또한, 이하에서는, 송신부(121A, 121B, 121C) 중의 임의의 1개를 나타내는 것으로 하여 송신부(121)를 적절히 이용한다.

도 27은, 송신부(121)의 한 구성례를 도시하는 것이다. 송신부(121)는, 제어부(130)과, 드라이버부(13)를 갖고 있다. 제어부(130)는, 지연 회로(131∼133)와, 논리 회로(134)와, 논리합 회로(135, 136)를 갖고 있다. 지연 회로(131)는, 제어 신호(UP)를 지연량(td21)만큼 지연하여, 신호(UP4)로서 출력하는 것이다. 지연 회로(132)는, 제어 신호(DN)를 지연량(td21)만큼 지연하여, 신호(DN4)로서 출력하는 것이다. 즉, 지연 회로(131, 132)의 지연량은 같다. 지연 회로(133)는, 제어 신호(MM)를 지연량(td22)만큼 지연하여, 신호(MM2)로서 출력하는 것이다. 지연 회로(133)의 지연량(td22)는, 지연 회로(131, 132)의 지연량(td21)보다도 큰(td22>td21) 것이다. 논리 회로(134)는, 제어 신호(MM)의 반전 신호와 신호(Mflag)의 논리곱을 구하고, 신호(MP)로서 출력하는 것이다. 논리합 회로(135)는, 신호(UP4)와 신호(MP)와의 논리합을 구하고, 신호(UP1)로서 출력하는 것이다. 논리합 회로(136)는, 신호(DN4)와 신호(MP)와의 논리합을 구하고, 신호(DN1)로서 출력하는 것이다.

도 28은, 송신부(121)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 신호(UP4) 또는 신호(DN4)의 파형을 나타내고, (C)는 제어 신호(MM)의 파형을 나타내고, (D)는 신호(Mflag)의 파형을 나타내고, (E)는 신호(MP)의 파형을 나타내고, (F)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (G)는 신호(UP2) 또는 신호(DN2)의 파형을 나타내고, (H)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (I)는 신호(SIG)의 파형을 나타낸다.

지연 회로(131)는, 제어 신호(UP)를 지연량(td21)만큼 지연하여 신호(UP4)를 생성하고, 지연 회로(132)는, 제어 신호(DN)를 지연량(td21)만큼 지연하여 신호(DN4)를 생성한다(도 28(A), (B)). 지연 회로(133)는, 제어 신호(MM)를 지연량(td22)만큼 지연하여 신호(Mflag)를 생성한다(도 28(C), (D)). 논리 회로(134)는, 제어 신호(MM)의 반전 신호와 신호(Mflag)의 논리곱을 구하여 신호(MP)를 생성한다(도 28(E)). 논리합 회로(135)는, 신호(UP4)와 신호(MP)의 논리합을 구하여 신호(UP1)를 생성하고, 논리합 회로(136)는, 신호(DN4)와 신호(MP)의 논리합을 구하여 신호(DN1)를 생성한다(도 28(F)).

타이밍(t84) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 28(G)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 28(H)). 그리고, 드라이버부(13)는, 이들 신호(UP2, DN2, UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 28(I)).

그 때, 타이밍(t83∼t84)의 기간에서는, 신호(MP)가 "1"이기 때문에, 신호(UP1, DN1)도 또 "1"이 되고, 신호(UP2, DN2, UP3, DN3)도 또 "1"이 된다. 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이시킨다(도 28(I)).

도 29는, 신호(SIG)를 중레벨 전압(VM)으로 하는 경우에 있어서의 드라이버부(13)의 동작 상태를 도시하는 것이다. 이 경우에는, 신호(UP2, DN2, UP3, DN3)가 "1"이 되기 때문에, 트랜지스터(32, 33, 42, 43)가 온 상태가 된다. 즉, 드라이버부(13)에서는, 이른바 테브난 종단이 실현된다. 그 결과, 저항 소자(31) 및 트랜지스터(32)에 이 순서로 전류(I5)가 흐름과 함께, 트랜지스터(33) 및 저항 소자(34)에 이 순서로 전류(I6)가 흐르고, 마찬가지로, 저항 소자(41) 및 트랜지스터(42)에 이 순서로 전류(I7)가 흐름과 함께, 트랜지스터(43) 및 저항 소자(44)에 이 순서로 전류(I8)가 흐른다. 그 결과, 신호(SIG)가 중레벨 전압(VM)이 된다.

다음에, 타이밍(t84)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 28(D)). 이에 의해, 논리 회로(24)는 신호(UP2)를 "1"로 하고 논리 회로(25)는 신호(DN2)를 "1"로 한다(도 28(G)). 마찬가지로, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 28(H)). 이 때, 드라이버부(13)에서는, 도 8C에 도시한 바와 같이, 트랜지스터(33, 34)가 모두 온 상태가 되고, 테브난 종단이 실현된다. 따라서, 이 후, 신호(SIG)는, 중레벨 전압(VM)을 유지한다(도 28(I)).

다음에, 타이밍(t85)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 28(D)). 이에 의해, 논리 회로(24)는 신호(UP1)를 신호(UP2)로서 출력하고, 논리 회로(25)는 신호(DN1)를 신호(DN2)로서 출력한다(도 28(G)). 마찬가지로, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 28(H)). 이에 응하여, 드라이버부(13)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 28(I)).

이와 같이, 송신부(121)에서는, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이할 때, 테브난 종단에 의해 프리엠퍼시스를 행한다. 이에 의해, 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로의 천이를 짧은 시간에 행할 수 있다.

도 30은, 신호(SIG)의 각 천이를 도시하는 것으로서, (A)는 각 천이를 겹쳐서 그린 것이고, (B)는 고레벨 전압(VH)부터 중레벨 전압(VM)으로의 천이(Thm) 및 저레벨 전압(VL)부터 중레벨 전압(VM)으로의 천이(Tlm)를 나타내고, (C)는 고레벨 전압(VH)부터 저레벨 전압(VL)으로의 천이(Thl) 및 저레벨 전압(VL)부터 고레벨 전압(VH)으로의 천이(Tlh)를 나타내고, (D)는 중레벨 전압(VM)부터 고레벨 전압(VH)으로의 천이(Tmh) 및 중레벨 전압(VM)부터 저레벨 전압(VL)으로의 천이(Tml)를 나타낸다.

도 30에 도시한 바와 같이, 송신부(121)에서는, 천이(Thm, Tlm)(도 30(B))의 시작 타이밍(t91)을, 천이(Thl, Tlh)(도 30(C))의 시작 타이밍(t92)보다도 빠른 타이밍으로 설정하고 있다. 여기서, 타이밍(t91)과 타이밍(t92)의 차는, 지연 회로(131, 132)의 지연량(td21)에 대응하는 것이다. 이와 같이, 천이의 시작 타이밍을 어긋냄에 의해, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다. 즉, 송신부(121)에서는, 천이(Thm, Tlm)에서, 테브난 종단에 의해 프리엠퍼시스를 행하고 있지만, 이 예에서는, 천이(Thm, Tlm)의 스루 레이트는, 천이(Thl, Tlh)의 스루 레이트보다도 낮다. 따라서, 송신부(11)에서는, 천이(Thm, Tlm)를 천이(Thl, Tlh)보다도 빨리 시작함에 의해, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

또한, 송신부(121)에서는, 상기 제1의 실시의 형태의 경우(도 9)와 마찬가지로, 천이(Tmh, Tml)(도 30(D))의 시작 타이밍(t93)을, 천이(Thl, Tlh)(도 30(C))의 시작 타이밍(t92)보다도 늦은 타이밍으로 설정하고 있다. 여기서, 타이밍(t91)과 타이밍(t93)과의 차는, 지연 회로(133)의 지연량(td22)에 대응하는 것이다. 이와 같이, 천이(Tmh, Tml)의 시작 타이밍을 늦춤에 의해, 천이(Tmh, Tml)의 시작 타이밍과, 천이(Thl, Tlh)의 교차 타이밍을 거의 일치시킬 수 있다.

이와 같이, 송신부(121)에서는, 신호(SIG)가 고레벨 전압(VH) 또는 저레벨 전압(VL)부터 중레벨 전압(VM)으로 천이할 때에, 테브난 종단에 의해 프리엠퍼시스를 행함과 함께, 천이의 시작 타이밍을 앞당긴다. 또한, 송신부(121)에서는, 신호(SIG)가 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이할 때로 천이의 시작 타이밍을 늦춘다. 이에 의해, 송신부(121)에서는, 천이(Thm, Tlm)의 종료 타이밍과, 천이(Thl, Tlh)의 교차 타이밍과, 천이(Tmh, Tml)의 시작 타이밍을 거의 일치시킬 수 있고, 그 결과, 신호(SIG)의 아이 다이어그램에서의 아이 개구를 넓혀, 통신 품질을 높일 수 있다.

이상과 같이 본 실시의 형태에서는, 고레벨 전압 또는 저레벨 전압부터 중레벨 전압으로 천이할 때, 테브난 종단에 의해 프리엠퍼시스를 행하도록 하였기 때문에, 신호의 스루 레이트를 높게할 수 있고, 통신 품질을 높일 수 있다.

또한, 본 실시의 형태에서는, 고레벨 전압 또는 저레벨 전압부터 중레벨 전압으로 천이할 때, 테브난 종단에 의해 프리엠퍼시스에 더하여, 천이의 시작 타이밍을 조절하도록 하였기 때문에, 신호(SIG)의 아이 다이어그램에서의 아이 개구를 넓혀, 통신 품질을 높일 수 있다.

그 밖의 효과는, 상기 제1의 실시의 형태의 경우와 마찬가지이다.

[변형례 3-1]

상기 실시의 형태에서는, 신호(SIG)를 중레벨 전압(VM)으로 설정할 때에 드라이버부(13)를 테브난 종단하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관한 송신부(124)에 관해 상세히 설명한다.

도 31은, 송신부(124)의 한 구성례를 도시하는 것이다. 송신부(124)는, 제어부(139)와, 드라이버 회로(50)를 갖고 있다. 제어부(139)는, 제어 신호(UP, DN, MM)에 의거하여, 신호(UP3, DN3)를 생성하는 것이다. 제어부(139)는, 지연 회로(131∼133)와, 논리 회로(134)와, 논리합 회로(135, 136)와, 논리곱 회로(27, 28)를 갖고 있다. 즉, 제어부(139)는, 상기 제3의 실시의 형태에 관한 제어부(130)로부터 논리 회로(24, 25)를 줄인 것이다.

도 32는, 송신부(124)의 한 동작례를 도시하는 것으로서, (A)는 제어 신호(UP) 또는 제어 신호(DN)의 파형을 나타내고, (B)는 신호(UP4) 또는 신호(DN4)의 파형을 나타내고, (C)는 제어 신호(MM)의 파형을 나타내고, (D)는 신호(Mflag)의 파형을 나타내고, (E)는 신호(MP)의 파형을 나타내고, (F)는 신호(UP1) 또는 신호(DN1)의 파형을 나타내고, (G)는 신호(UP3) 또는 신호(DN3)의 파형을 나타내고, (H)는 신호(SIG)의 파형을 나타낸다.

타이밍(t104) 이전에는, 신호(Mflag)가 "1"이기 때문에, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 32(G)). 그리고, 드라이버 회로(50)는, 이들 신호(UP3, DN3)의 변화에 응하여, 신호(SIG)를, 고레벨 전압(VH)과 저레벨 전압(VL)의 사이에서 천이시킨다(도 32(H)). 그 때, 송신부(124)는, 상기 제3의 실시의 형태에 관한 송신부(121)와 마찬가지로, 타이밍(t103∼t104)의 기간에서, 테브난 종단에 의한 프리엠퍼시스를 행하고, 신호(SIG)는, 타이밍(t104)에서, 중레벨 전압(VM)에 도달한다.

다음에, 타이밍(t104)에서, 신호(Mflag)가 "1"로부터 "0"으로 변화한다(도 32(D)). 이에 의해, 논리곱 회로(27)는 신호(UP3)를 "0"으로 하고 논리곱 회로(28)는 신호(DN3)를 "0"으로 한다(도 32(G)). 이 때, 드라이버 회로(50)에서는, 도 18C에 도시한 바와 같이, 트랜지스터(52, 53)가 모두 오프 상태가 되고, 출력 임피던스가 하이 임피던스가 된다. 따라서, 이 후, 신호(SIG)는, 중레벨 전압(VM)을 유지한다(도 32(H)).

다음에, 타이밍(t105)에서, 신호(Mflag)가 "0"으로부터 "1"로 변화한다(도 32(D)). 이에 의해, 논리곱 회로(27)는 신호(UP1)를 신호(UP3)로서 출력하고, 논리곱 회로(28)는 신호(DN1)를 신호(DN3)로서 출력한다(도 32(G)). 이에 응하여, 드라이버 회로(50)는, 신호(SIG)를, 중레벨 전압(VM)부터 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 천이시킨다(도 32(H)).

이와 같이 구성하여도, 상기 제3의 실시의 형태에 관한 송신부(121)와 같은 효과를 얻을 수 있다.

[그 밖의 변형례]

상기 제3의 실시의 형태에 관한 송신부(121)에, 상기 제1의 실시의 형태의 각 변형례를 적용하여도 좋다.

<4. 적용례>

다음에, 상기 실시의 형태 및 변형례에서 설명한 송신 장치의 적용례에 관해 설명한다.

도 33은, 상기 실시의 형태 등의 송신 장치가 적용된 스마트 폰(300)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트 폰(300)에는, 다양한 디바이스가 탑재되어 있고, 그들 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에 있어서, 상기 실시의 형태 등의 송신 장치가 적용되어 있다.

도 34는, 스마트 폰(300)에 이용되는 어플리케이션 프로세서(310)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(310)는, CPU(Central Processing Unit)(311)와, 메모리 제어부(312)와, 전원 제어부(313)와, 외부 인터페이스(314)와, GPU(Graphics Processing Unit)(315)와, 미디어 처리부(316)과, 디스플레이 제어부(317)와, MIPI(Mobile Industry Processor Interface) 인터페이스(318)를 갖고 있다. CPU(311), 메모리 제어부(312), 전원 제어부(313), 외부 인터페이스(314), GPU(315), 미디어 처리부(316), 디스플레이 제어부(317)는, 이 예에서는, 시스템 버스(319)에 접속되고, 이 시스템 버스(319)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.

CPU(311)는, 프로그램에 따라, 스마트 폰(300)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(312)는, CPU(311)가 정보 처리를 행할 때에 사용하는 메모리(501)를 제어하는 것이다. 전원 제어부(313)는, 스마트 폰(300)의 전원을 제어하는 것이다.

외부 인터페이스(314)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(502) 및 이미지 센서(503)와 접속되어 있다. 무선 통신부(502)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(503)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.

GPU(315)는, 화상 처리를 행하는 것이다. 미디어 처리부(316)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(317)는, MIPI 인터페이스(318)를 통하여, 디스플레이(504)를 제어하는 것이다. MIPI 인터페이스(318)는 화상 신호를 디스플레이(504)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(318)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.

도 35는, 이미지 센서(410)의 한 구성례를 도시하는 것이다. 이미지 센서(410)는, 센서부(411)와, ISP(Image Signal Processor)(412)와, JPEG(Joint Photographic Experts Group) 인코더(413)와, CPU(414)와, RAM(Random Access Memory)(415)과, ROM(Read Only Memory)(416)과, 전원 제어부(417)와, I²C(Inter-Integrated Circuit) 인터페이스(418)과, MIPI 인터페이스(419)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(420)에 접속되고, 이 시스템 버스(420)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.

센서부(411)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(412)는, 센서부(411)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(413)는, ISP(412)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(414)는, 프로그램에 따라 이미지 센서(410)의 각 블록을 제어하는 것이다. RAM(415)은, CPU(414)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(416)은, CPU(414)에서 실행되는 프로그램을 기억하는 것이다. 전원 제어부(417)는, 이미지 센서(410)의 전원을 제어하는 것이다. I²C 인터페이스(418)는, 어플리케이션 프로세서(310)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(410)는, 어플리케이션 프로세서(310)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(410)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(419)는, 화상 신호를 어플리케이션 프로세서(310)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(419)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.

이상, 몇가지의 실시의 형태 및 변형례 및 전자 기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들 실시의 형태 등으로는 한정되지 않고, 여러가지의 변형이 가능하다.

예를 들면, 상기한 각 실시의 형태에서는, 송신부(11)는, 3개의 전압 레벨(고레벨 전압(VH), 저레벨 전압(VL), 중레벨 전압(VM))을 생성 가능하게 구성하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 4개 이상의 전압 레벨을 생성 가능하게 구성하여도 좋다.

또한, 예를 들면, 상기한 각 실시의 형태에서는, 송신 장치(10)에 3개의 송신부(11A∼11C)를 마련하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 2개 이하, 또는 4개 이상의 송신부를 마련하여도 좋다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다.

또한, 본 기술은 이하와 같은 구성으로 할 수 있다.

(1) 출력 단자와, 상기 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 드라이버부와, 상기 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 상기 드라이버부를 제어하는 제어부를 구비한 송신 장치.

(2) 상기 복수의 전압은, 제1의 전압과, 제2의 전압과, 상기 제1의 전압과 상기 제2의 전압 사이의 제3의 전압을 포함하는 상기 (1)에 기재된 송신 장치.

(3) 상기 제3의 전압부터 상기 제1의 전압 또는 상기 제2의 전압으로의 전압 천이에서의 천이 시작 타이밍은, 상기 제1의 전압과 상기 제2의 전압 사이의 전압 천이에서의 천이 시작 타이밍보다도 늦은 상기 (2)에 기재된 송신 장치.

(4) 상기 제1의 전압과 상기 제2의 전압 사이의 전압 천이에서의 천이 시작 타이밍은, 상기 제1의 전압 또는 상기 제2의 전압부터 상기 제3의 전압으로의 전압 천이에서의 천이 시작 타이밍보다도 늦은 상기 (2) 또는 (3)에 기재된 송신 장치.

(5) 상기 제어부는, 각 천이 시작 타이밍을 설정하는 하나 또는 복수의 지연 회로를 갖는 상기 (1)부터 (4)의 어느 하나에 기재된 송신 장치.

(6) 상기 하나 또는 복수의 지연 회로 중의 적어도 하나는, 지연량이 변경 가능하게 구성되어 있는 상기 (5)에 기재된 송신 장치.

(7) 상기 드라이버부는, 2개의 드라이버 회로를 가지며, 각 드라이버 회로는, 일단이 상기 제1의 전압에 대응하는 전압을 출력하는 제1의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제1의 스위치와, 일단이 상기 제2의 전압에 대응하는 전압을 출력하는 제2의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제2의 스위치를 갖는 상기 (2) 또는 (3)에 기재된 송신 장치.

(8) 상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제2의 스위치의 각각을 일단 온 상태로 함과 함께 상기 제1의 스위치를 각각 일단 오프 상태로 한 후에, 상기 제2의 스위치 중의 일방을 오프 상태로 함과 함께 상기 제1의 스위치 중의 일방을 온 상태로 하는 상기 (7)에 기재된 송신 장치.

(9) 상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제1의 스위치의 각각 및 제2의 스위치의 각각을 일단 온 상태로 한 후에, 상기 제1의 스위치 중의 일방 및 상기 제2의 스위치 중의 일방을 오프 상태로 하는 상기 (7)에 기재된 송신 장치.

(10) 상기 제어부는, 상기 소정 기간의 시간 길이를 설정하는 하나 또는 복수의 지연 회로를 갖는 상기 (8) 또는 (9)에 기재된 송신 장치.

(11) 상기 드라이버부는, 상기 제1의 스위치의 각각을 온 상태로 함과 함께 상기 제2의 스위치의 각각을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제1의 전압으로 설정하고, 상기 제2의 스위치의 각각을 온 상태로 함과 함께 상기 제1의 스위치의 각각을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제2의 전압으로 설정하고, 상기 제1의 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함과 함께 상기 제2의 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (7)부터 (10)의 어느 하나에 기재된 송신 장치.

(12) 상기 드라이버부는, 일단이 상기 제1의 전압에 대응하는 전압을 출력하는 제1의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제1의 스위치와, 일단이 상기 제2의 전압에 대응하는 전압을 출력하는 제2의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제2의 스위치를 갖는 상기 (2) 또는 (3)에 기재된 송신 장치.

(13) 상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제2의 스위치를 일단 온 상태로 함과 함께 상기 제1의 스위치를 오프 상태로 한 후에, 상기 제2의 스위치를 오프 상태로 하는 상기 (12)에 기재된 송신 장치.

(14) 상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제1의 스위치 및 제2의 스위치를 각각 일단 온 상태로 한 후에, 상기 제1의 스위치 및 상기 제2의 스위치를 각각 오프 상태로 하는 상기 (12)에 기재된 송신 장치.

(15) 상기 드라이버부는, 상기 제1의 스위치를 온 상태로 함과 함께 상기 제2의 스위치를 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제1의 전압으로 설정하고, 상기 제2의 스위치를 온 상태로 함과 함께 상기 제1의 스위치를 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제2의 전압으로 설정하고, 상기 제1의 스위치 및 상기 제2의 스위치를 오프 상태로 함에 의해, 하나 또는 복수의 종단 저항 소자를 통하여, 상기 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (12)부터 (14)의 어느 하나에 기재된 송신 장치.

(16) 송신 장치와 수신 장치를 구비하고, 상기 송신 장치는, 출력 단자와,

상기 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 드라이버부와,

상기 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 상기 드라이버부를 제어하는 제어부를 갖는 통신 시스템.

(17) 상기 수신 장치는, 수신 신호에 의거하여 하나 또는 복수의 파라미터를 취득하는 검출부를 가지며, 상기 제어부는, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 천이 시작 타이밍을 설정하는 상기 (16)에 기재된 통신 시스템.

(18) 상기 제어부는, 각 천이 시작 타이밍을 설정하는 하나 또는 복수의 지연 회로를 가지며, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 하나 또는 복수의 지연 회로에서의 지연량을 조정하는 상기 (17)에 기재된 통신 시스템.

(19) 캘리브레이션 모드를 가지며 상기 드라이버부는, 상기 캘리브레이션 모드에서, 소정 패턴을 갖는 소정의 신호를 송신하고, 상기 검출부는, 상기 소정의 신호에 의거하여 상기 하나 또는 복수의 파라미터를 취득하고, 상기 제어부는, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 천이 시작 타이밍을 설정하는 상기 (17) 또는 (18)에 기재된 통신 시스템.

본 출원은, 일본 특허청에서 2014년 3월 25일에 출원된 일본 특허출원 번호 2014-062570호를 기초로서 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.

당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브콤비네이션 및 변경을 상도 할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims

출력 단자와,
상기 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 드라이버부와,
상기 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 상기 드라이버부를 제어하는 제어부를 구비하고,
상기 복수의 전압은, 제1의 전압과, 제2의 전압과, 상기 제1의 전압과 상기 제2의 전압 사이의 제3의 전압을 포함하고,
상기 드라이버부는, 2개의 드라이버 회로를 가지며,
각 드라이버 회로는,
일단이 상기 제1의 전압에 대응하는 전압을 출력하는 제1의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제1의 스위치와,
일단이 상기 제2의 전압에 대응하는 전압을 출력하는 제2의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제2의 스위치를 갖는 것을 특징으로 하는 송신 장치.
삭제
제1항에 있어서,
상기 제3의 전압부터 상기 제1의 전압 또는 상기 제2의 전압으로의 전압 천이에서의 천이 시작 타이밍은, 상기 제1의 전압과 상기 제2의 전압 사이의 전압 천이에서의 천이 시작 타이밍보다도 늦는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제1의 전압과 상기 제2의 전압 사이의 전압 천이에서의 천이 시작 타이밍은, 상기 제1의 전압 또는 상기 제2의 전압부터 상기 제3의 전압으로의 전압 천이에서의 천이 시작 타이밍보다도 늦는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제어부는, 각 천이 시작 타이밍을 설정하는 하나 또는 복수의 지연 회로를 갖는 것을 특징으로 하는 송신 장치.
제5항에 있어서,
상기 하나 또는 복수의 지연 회로 중의 적어도 하나는, 지연량이 변경 가능하게 구성되어 있는 것을 특징으로 하는 송신 장치.
삭제
제1항에 있어서,
상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제2의 스위치의 각각을 일단 온 상태로 함과 함께 상기 제1의 스위치를 각각 일단 오프 상태로 한 후에, 상기 제2의 스위치 중의 일방을 오프 상태로 함과 함께 상기 제1의 스위치 중의 일방을 온 상태로 하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제1의 스위치의 각각 및 제2의 스위치의 각각을 일단 온 상태로 한 후에, 상기 제1의 스위치 중의 일방 및 상기 제2의 스위치 중의 일방을 오프 상태로 하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 제어부는, 상기 소정 기간의 시간 길이를 설정하는 하나 또는 복수의 지연 회로를 갖는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 드라이버부는,
상기 제1의 스위치의 각각을 온 상태로 함과 함께 상기 제2의 스위치의 각각을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제1의 전압으로 설정하고,
상기 제2의 스위치의 각각을 온 상태로 함과 함께 상기 제1의 스위치의 각각을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제2의 전압으로 설정하고,
상기 제1의 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함과 함께 상기 제2의 스위치 중의 일방을 온 상태로 하고 타방을 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제3의 전압으로 설정하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 드라이버부는,
일단이 상기 제1의 전압에 대응하는 전압을 출력하는 제1의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제1의 스위치와,
일단이 상기 제2의 전압에 대응하는 전압을 출력하는 제2의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제2의 스위치를 갖는 것을 특징으로 하는 송신 장치.
제12항에 있어서,
상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제2의 스위치를 일단 온 상태로 함과 함께 상기 제1의 스위치를 오프 상태로 한 후에, 상기 제2의 스위치를 오프 상태로 하는 것을 특징으로 하는 송신 장치.
제12항에 있어서,
상기 제1의 전압부터 상기 제3의 전압으로의 전압 천이할 때, 상기 제어부는, 소정 기간에서 상기 제1의 스위치 및 제2의 스위치를 각각 일단 온 상태로 한 후에, 상기 제1의 스위치 및 상기 제2의 스위치를 각각 오프 상태로 하는 것을 특징으로 하는 송신 장치.
제12항에 있어서,
상기 드라이버부는,
상기 제1의 스위치를 온 상태로 함과 함께 상기 제2의 스위치를 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제1의 전압으로 설정하고,
상기 제2의 스위치를 온 상태로 함과 함께 상기 제1의 스위치를 오프 상태로 함에 의해, 상기 출력 단자의 전압을 상기 제2의 전압으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 오프 상태로 함에 의해, 하나 또는 복수의 종단 저항 소자를 통하여, 상기 출력 단자의 전압을 상기 제3의 전압으로 설정하는 것을 특징으로 하는 송신 장치.
송신 장치와 수신 장치를 구비하고,
상기 송신 장치는,
출력 단자와,
상기 출력 단자의 전압을 복수의 전압 사이에서 천이시키는 드라이버부와,
상기 복수의 전압 사이의 전압 천이 중의 하나의 전압 천이에서의 천이 시작 타이밍을, 다른 하나의 전압 천이에서의 천이 시작 타이밍보다도 늦추도록, 상기 드라이버부를 제어하는 제어부를 갖고,
상기 복수의 전압은, 제1의 전압과, 제2의 전압과, 상기 제1의 전압과 상기 제2의 전압 사이의 제3의 전압을 포함하고,
상기 드라이버부는, 2개의 드라이버 회로를 가지며,
각 드라이버 회로는,
일단이 상기 제1의 전압에 대응하는 전압을 출력하는 제1의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제1의 스위치와,
일단이 상기 제2의 전압에 대응하는 전압을 출력하는 제2의 전원에 인도되고, 타단이 상기 출력 단자에 인도된 제2의 스위치를 갖는 것을 특징으로 하는 통신 시스템.
제16항에 있어서,
상기 수신 장치는, 수신 신호에 의거하여 하나 또는 복수의 파라미터를 취득하는 검출부를 가지며,
상기 제어부는, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 천이 시작 타이밍을 설정하는 것을 특징으로 하는 통신 시스템.
제17항에 있어서,
상기 제어부는, 각 천이 시작 타이밍을 설정하는 하나 또는 복수의 지연 회로를 가지며, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 하나 또는 복수의 지연 회로에서의 지연량을 조정하는 것을 특징으로 하는 통신 시스템.
제17항에 있어서,
캘리브레이션 모드를 가지며, 상기 드라이버부는, 상기 캘리브레이션 모드에서, 소정 패턴을 갖는 소정의 신호를 송신하고,
상기 검출부는, 상기 소정의 신호에 의거하여 상기 하나 또는 복수의 파라미터를 취득하고,
상기 제어부는, 상기 하나 또는 복수의 파라미터에 의거하여, 상기 천이 시작 타이밍을 설정하는 것을 특징으로 하는 통신 시스템.