WO2018110276A1 - 送信装置、送信方法、および通信システム - Google Patents

送信装置、送信方法、および通信システム Download PDF

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delay
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symbol
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宏暁 林
純譜 菅野
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ソニーセミコンダクタソリューションズ株式会社
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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    • H04L25/493—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by transition coding, i.e. the time-position or direction of a transition being encoded before transmission

Definitions

  • the present disclosure relates to a transmission device that transmits a signal, a transmission method used in such a transmission device, and a communication system including such a transmission device.
  • Patent Documents 1 and 2 disclose a communication system that transmits three differential signals using three transmission paths.
  • a clock signal is often generated based on a received data signal in a receiving device. It is desirable that this clock signal has little jitter.
  • the transmission device includes a plurality of delay units, a driver unit, and a control unit.
  • the plurality of delay units can change the delay amount.
  • the driver unit is provided corresponding to the plurality of delay units, and based on the signal delayed by the corresponding delay unit among the plurality of delay units, a plurality of voltages at the corresponding output terminals are set to different voltages It has a driver.
  • the driver unit transmits a data signal indicating a symbol sequence using a plurality of drivers.
  • the control unit sets the delay amounts of the plurality of delay units based on the symbol transition in the symbol sequence.
  • a transmission method sets a delay amount of each of a plurality of delay units based on a symbol transition in a symbol sequence, and sets a plurality of drivers provided corresponding to the plurality of delay units.
  • the voltages at the corresponding output terminals are set to different voltages.
  • the communication system includes a transmission device and a reception device.
  • the transmission device includes a plurality of delay units, a driver unit, and a control unit.
  • the plurality of delay units can change the delay amount.
  • the driver unit is provided corresponding to the plurality of delay units, and based on the signal delayed by the corresponding delay unit among the plurality of delay units, a plurality of voltages at the corresponding output terminals are set to different voltages It has a driver.
  • the driver unit transmits a data signal indicating a symbol sequence using a plurality of drivers.
  • the control unit sets the delay amounts of the plurality of delay units based on the symbol transition in the symbol sequence.
  • the voltages at the corresponding output terminals are set to different voltages based on the signals delayed by the corresponding delay units by a plurality of drivers.
  • the delay amount of each delay unit is set based on symbol transition.
  • the delay amounts of the plurality of delay units are set based on the symbol transition, and thus are generated in the reception device.
  • the jitter of the clock signal can be reduced.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a communication system according to a first embodiment of the present disclosure.
  • FIG. It is explanatory drawing showing the voltage of the signal which the communication system shown in FIG. 1 transmits / receives. It is explanatory drawing showing the transition of the symbol which the communication system shown in FIG. 1 transmits / receives.
  • FIG. 2 is a block diagram illustrating a configuration example of a transmission unit illustrated in FIG. 1.
  • 6 is a table illustrating an operation example of the transition detection unit illustrated in FIG. 4.
  • 6 is a table illustrating an operation example of the output unit illustrated in FIG. 4.
  • FIG. 5 is a block diagram illustrating a configuration example of an output unit illustrated in FIG. 4.
  • FIG. 8 is a circuit diagram illustrating a configuration example of a driver illustrated in FIG. 7.
  • FIG. 2 is a block diagram illustrating a configuration example of a receiving unit illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram illustrating an operation example of a transmission unit and a reception unit illustrated in FIG. 1.
  • FIG. 10 is a timing waveform diagram illustrating an example of a reception operation of the reception unit illustrated in FIG. 9. It is explanatory drawing which represents typically the example of 1 characteristic of a communication system.
  • FIG. 10 is another explanatory diagram schematically illustrating a characteristic example of the communication system.
  • FIG. 10 is another explanatory diagram schematically illustrating a characteristic example of the communication system.
  • FIG. 10 is another explanatory diagram schematically illustrating a characteristic example of the communication system.
  • FIG. 10 is another explanatory diagram schematically illustrating a characteristic example of the communication system.
  • FIG. 10 is another explanatory diagram schematically illustrating a characteristic example of the communication system.
  • FIG. 10 is another timing waveform diagram illustrating an operation example of the communication system illustrated in FIG. 1.
  • FIG. 10 is another timing waveform diagram illustrating an operation example of the communication system illustrated in FIG. 1.
  • FIG. 10 is another timing waveform diagram illustrating an operation example of the communication system illustrated in FIG. 1.
  • FIG. 10 is another timing waveform diagram illustrating an operation example of the communication system illustrated in FIG. 1.
  • FIG. 10 is a timing waveform diagram illustrating another example of the reception operation of the reception unit illustrated in FIG. 9.
  • 2 is an eye diagram illustrating an example of characteristics of the communication system illustrated in FIG. 1. It is explanatory drawing showing an example of the jitter characteristic in the communication system shown in FIG.
  • FIG. 3 is an eye diagram illustrating another example of characteristics of the communication system illustrated in FIG. 1. It is explanatory drawing showing the other example of the jitter characteristic in the communication system shown in FIG. It is a table
  • FIG. 23 is a block diagram illustrating a configuration example of a transmission unit illustrated in FIG. 22.
  • FIG. 24 is a block diagram illustrating a configuration example of an output unit illustrated in FIG. 23.
  • 24 is a table illustrating an operation example of the output unit illustrated in FIG. 23.
  • FIG. 25 is a circuit diagram illustrating a configuration example of a driver illustrated in FIG. 24.
  • FIG. 23 is a circuit diagram illustrating a configuration example of a voltage generation unit illustrated in FIG. 22.
  • FIG. 23 is an explanatory diagram illustrating an operation example of a transmission unit and a reception unit illustrated in FIG. 22.
  • 1 is a perspective view illustrating an external configuration of a smartphone to which a communication system according to an embodiment is applied. It is a block diagram showing the example of 1 structure of the application processor to which the communication system which concerns on one Embodiment was applied.
  • 1 is a block diagram illustrating a configuration example of an image sensor to which a communication system according to an embodiment is applied. It is a block diagram which shows an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 1 illustrates a configuration example of a communication system (communication system 1) according to the first embodiment.
  • the communication system 1 performs communication using signals having three voltage levels. Note that the transmission method according to the embodiment of the present disclosure is embodied by the present embodiment, and will be described together.
  • the communication system 1 includes a transmission device 10, a transmission path 110, and a reception device 30.
  • the transmission device 10 has three output terminals ToutA, ToutB, and ToutC
  • the transmission line 110 has lines 110A, 110B, and 110C
  • the reception device 30 has three input terminals TinA, TinB, and TinC. ing.
  • the output terminal ToutA of the transmission device 10 and the input terminal TinA of the reception device 30 are connected to each other via a line 110A
  • the output terminal ToutB of the transmission device 10 and the input terminal TinB of the reception device 30 are connected via a line 110B.
  • the output terminal ToutC of the transmission device 10 and the input terminal TinC of the reception device 30 are connected to each other via a line 110C.
  • the characteristic impedance of the lines 110A to 110C is about 50 [ ⁇ ] in this example.
  • the transmitter 10 outputs a signal SIGA from the output terminal ToutA, outputs a signal SIGB from the output terminal ToutB, and outputs a signal SIGC from the output terminal ToutC.
  • the receiving device 30 receives the signal SIGA via the input terminal TinA, receives the signal SIGB via the input terminal TinB, and receives the signal SIGC via the input terminal TinC.
  • Signals SIGA, SIGB, and SIGC each transition between three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL).
  • FIG. 2 shows voltage states of the signals SIGA, SIGB, and SIGC.
  • the transmission apparatus 10 transmits six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z” using three signals SIGA, SIGB, and SIGC. For example, when transmitting the symbol “+ x”, the transmission apparatus 10 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL, and the signal SIGC to the medium level voltage VM. When transmitting the symbol “ ⁇ x”, the transmitting apparatus 10 sets the signal SIGA to the low level voltage VL, the signal SIGB to the high level voltage VH, and the signal SIGC to the medium level voltage VM.
  • the transmitting apparatus 10 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the high level voltage VH, and the signal SIGC to the low level voltage VL.
  • the transmitting apparatus 10 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the low level voltage VL, and the signal SIGC to the high level voltage VH.
  • the transmitting apparatus 10 sets the signal SIGA to the low level voltage VL, the signal SIGB to the medium level voltage VM, and the signal SIGC to the high level voltage VH.
  • the transmission apparatus 10 sets the signal SIGA to the high level voltage VH, the signal SIGB to the medium level voltage VM, and the signal SIGC to the low level voltage VL.
  • the transmission path 110 conveys a symbol sequence using such signals SIGA, SIGB, and SIGC. That is, the three lines 110A, 110B, and 110C function as one lane that conveys a sequence of symbols.
  • the transmission device 10 includes a clock generation unit 11, a processing unit 12, and a transmission unit 20.
  • the clock generation unit 11 generates a clock signal TxCK.
  • the frequency of the clock signal TxCK is, for example, 3.5 [GHz].
  • the present invention is not limited to this.
  • the frequency of the clock signal TxCK can be set to 1.75 [GHz].
  • the clock generation unit 11 is configured using, for example, a PLL (Phase Locked Loop), and generates a clock signal TxCK based on, for example, a reference clock (not shown) supplied from the outside of the transmission device 10.
  • the clock generation unit 11 supplies the clock signal TxCK to the processing unit 12 and the transmission unit 20.
  • the processing unit 12 generates transition signals TxF0 to TxF6, TxR0 to TxR6, TxP0 to TxP6 by performing predetermined processing.
  • a set of transition signals TxF0, TxR0, and TxP0 indicate symbol transitions in a sequence of symbols transmitted by the transmission apparatus 10.
  • a set of transition signals TxF1, TxR1, and TxP1 indicate symbol transitions
  • a set of transition signals TxF2, TxR2, and TxP2 indicate symbol transitions
  • a set of transition signals TxF3, TxR3, and TxP3 indicate symbol transitions.
  • a transition is indicated, a set of transition signals TxF4, TxR4, TxP4 indicates a symbol transition, a set of transition signals TxF5, TxR5, TxP5 indicates a symbol transition, and a set of transition signals TxF6, TxR6, TxP6 are symbols It shows the transition. That is, the processing unit 12 generates seven sets of transition signals.
  • transition signals TxF, TxR, and TxP are used as appropriate to represent any one of the seven sets of transition signals.
  • FIG. 3 shows the relationship between the transition signals TxF, TxR, TxP and symbol transitions.
  • the three-digit numerical value attached to each transition indicates the values of the transition signals TxF, TxR, and TxP in this order.
  • the transition signal TxF (Flip) causes a symbol to transition between “+ x” and “ ⁇ x”, a symbol to transition between “+ y” and “ ⁇ y”, and “+ z” and “ ⁇ z”.
  • the symbol is transitioned between. Specifically, when the transition signal TxF is “1”, the transition is performed so as to change the polarity of the symbol (for example, from “+ x” to “ ⁇ x”), and the transition signal TxF is “0”. In such a case, such a transition is not performed.
  • the transition signals TxR (Rotation) and TxP (Polarity) are between “+ x” and other than “ ⁇ x” and between “+ y” and other than “ ⁇ y” when the transition signal TxF is “0”. , Symbol transition between “+ z” and other than “ ⁇ z”. Specifically, when the transition signals TxR and TxP are “1” and “0”, transition is made clockwise (for example, from “+ x” to “+ y”) in FIG. 3 while maintaining the polarity of the symbol. When the transition signals TxR and TxP are “1” and “1”, the polarity of the symbol is changed, and the transition is made clockwise (for example, from “+ x” to “ ⁇ y”) in FIG.
  • transition signals TxR and TxP are “0” and “0”, the transition is made counterclockwise in FIG. 3 (for example, from “+ x” to “+ z”) while maintaining the polarity of the symbol.
  • the signals TxR and TxP are “0” and “1”, the polarity of the symbol is changed, and a transition is made counterclockwise in FIG. 3 (for example, from “+ x” to “ ⁇ z”).
  • the processing unit 12 generates seven sets of such transition signals TxF, TxR, and TxP. Then, the processing unit 12 supplies the seven sets of transition signals TxF, TxR, TxP (transition signals TxF0 to TxF6, TxR0 to TxR6, TxP0 to TxP6) to the transmission unit 20.
  • the transmission unit 20 generates signals SIGA, SIGB, and SIGC based on the transition signals TxF0 to TxF6, TxR0 to TxR6, and TxP0 to TxP6.
  • FIG. 4 illustrates a configuration example of the transmission unit 20.
  • the transmission unit 20 includes serializers 21F, 21R, and 21P, a transmission symbol generation unit 22, a transition detection unit 25, and an output unit 26.
  • the serializer 21F serializes the transition signals TxF0 to TxF6 in this order based on the transition signals TxF0 to TxF6 and the clock signal TxCK to generate the transition signal TxF9.
  • the serializer 21R serializes the transition signals TxR0 to TxR6 in this order based on the transition signals TxR0 to TxR6 and the clock signal TxCK to generate the transition signal TxR9.
  • the serializer 21P serializes the transition signals TxP0 to TxP6 in this order based on the transition signals TxP0 to TxP6 and the clock signal TxCK to generate the transition signal TxP9.
  • the transmission symbol generator 22 generates symbol signals Tx1, Tx2, Tx3 based on the transition signals TxF9, TxR9, TxP9 and the clock signal TxCK.
  • the transmission symbol generation unit 22 includes a signal generation unit 23 and a flip-flop 24.
  • the signal generator 23 generates symbol signals Tx1, Tx2, Tx3 based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, D3. Specifically, the signal generation unit 23 performs the transition as illustrated in FIG. 3 based on the symbols (symbol DS before transition) indicated by the symbol signals D1, D2, and D3 and the transition signals TxF9, TxR9, and TxP9. The subsequent symbol NS is obtained and output as symbol signals Tx1, Tx2, Tx3.
  • the flip-flop 24 samples the symbol signals Tx1, Tx2, and Tx3 based on the clock signal TxCK, and outputs the sampling results as symbol signals D1, D2, and D3, respectively.
  • FIG. 5 shows an operation example of the transmission symbol generation unit 22.
  • FIG. 5 shows a symbol NS generated based on the symbol DS indicated by the symbol signals D1, D2, and D3 and the transition signals TxF9, TxR9, and TxP9.
  • a case where the symbol DS is “+ x” will be described as an example.
  • the transition signals TxF9, TxR9, and TxP9 are “000”, the symbol NS is “+ z”, and when the transition signals TxF9, TxR9, and TxP9 are “001”, the symbol NS is “ ⁇ z”.
  • the transition signals TxF9, TxR9, and TxP9 are “010”, the symbol NS is “+ y”.
  • the symbol NS is “ If -y "and the transition signals TxF9, TxR9, TxP9 are" 1XX ", the symbol NS is" -x ".
  • “X” indicates that either “1” or “0” may be used.
  • the symbol DS is “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”.
  • the transmission symbol generation unit 22 obtains the symbol NS after the transition based on the symbol DS before the transition and the transition signals TxF9, TxR9, and TxP9. Then, the transmission symbol generator 22 outputs the transitioned symbol NS as symbol signals Tx1, Tx2, Tx3.
  • the transition detection unit 25 generates delay control signals DLA, DLB, DLC based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, D3. Specifically, as indicated by WA surrounded by a solid line in FIG. 5, the transition detection unit 25 has the symbols DS indicated by the transition signals TxF9, TxR9, TxP9 being “000” and the symbol signals D1, D2, D3.
  • transition signals TxF9, TxR9, TxP9 are “000” and symbol DS is “ ⁇ y”, transition signals TxF9, TxR9, TxP9 are “010” and symbol DS is
  • the delay control signal DLA is set to “active” when “+ y” and when the transition signals TxF9, TxR9, and TxP9 are “010” and the symbol DS is “ ⁇ y”.
  • the delay control signals DLB and DLC are set to “inactive”. Further, as indicated by WB surrounded by a broken line in FIG.
  • the transition detection unit 25 has the transition signals TxF9, TxR9, TxP9 being “000” and the symbol DS indicated by the symbol signals D1, D2, D3 is “+ z”. ", The transition signals TxF9, TxR9, TxP9 are" 000 “and the symbol DS is” -z ", the transition signals TxF9, TxR9, TxP9 are" 010 "and the symbol DS is” + z ". And the transition signal TxF9, TxR9, TxP9 is "010” and the symbol DS is "-z", the delay control signal DLB is made “active” The delay control signals DLA and DLC are set to “inactive”.
  • the transition detection unit 25 indicates that the transition signals TxF9, TxR9, TxP9 are “000” and the symbol DS indicated by the symbol signals D1, D2, D3 is “ If + x ”, the transition signals TxF9, TxR9, TxP9 are“ 000 ”and the symbol DS is“ ⁇ x ”, the transition signals TxF9, TxR9, TxP9 are“ 010 ”, and the symbol DS is“ + x ”. And the delay control signal DLC is made “active” when the transition signals TxF9, TxR9, TxP9 are “010” and the symbol DS is “ ⁇ x”. The delay control signals DLA and DLB are made “inactive”. In other cases, the transition detector 25 makes the delay control signals DLA, DLB, DLC all “inactive”.
  • the output unit 26 generates signals SIGA, SIGB, SIGC based on the symbol signals Tx1, Tx2, Tx3, the delay control signals DLA, DLB, DLC, and the clock signal TxCK.
  • FIG. 6 shows an operation example of the output unit 26.
  • the output unit 26 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL,
  • the signal SIGC is set to the medium level voltage VM.
  • the symbol NS is “ ⁇ x” (the symbol signals Tx1, Tx2, and Tx3 are “011”)
  • the signal SIGA is set to the low level voltage VL
  • the signal SIGB is set to the high level voltage VH
  • the signal SIGC is set. Is set to the medium level voltage VM.
  • the signal SIGA is set to the medium level voltage VM
  • the signal SIGB is set to the high level voltage VH
  • the signal SIGC is set.
  • the low level voltage VL is set.
  • the symbol NS is “ ⁇ y” (symbol signals Tx1, Tx2, and Tx3 are “101”)
  • the signal SIGA is set to the medium level voltage VM
  • the signal SIGB is set to the low level voltage VL
  • the signal SIGC is set. Is set to the high level voltage VH.
  • the signal SIGA is set to the low level voltage VL
  • the signal SIGB is set to the medium level voltage VM
  • the signal SIGC is set.
  • the high level voltage VH is set.
  • the symbol NS is “ ⁇ z” (the symbol signals Tx1, Tx2, and Tx3 are “110”)
  • the signal SIGA is set to the high level voltage VH
  • the signal SIGB is set to the medium level voltage VM
  • the signal SIGC is set. Is set to a low level voltage VL.
  • FIG. 7 shows a configuration example of the output unit 26.
  • the output unit 26 includes a driver control unit 27, delay units 28A, 28B, and 28C, and drivers 29A, 29B, and 29C.
  • the driver control unit 27 includes four signals PUAA, PUAB, PDAA, PDAB, four signals PUBA, PUBB, PDBA, PDBB, and four signals PUCA, PUCB. , PDCA, and PDCB are generated. Specifically, as shown in FIG.
  • the driver control unit 27 sets the four signals PUAA, PUAB, PDAA, PDAB to “1100”,
  • the four signals PUAA, PUAB, PDAA, PDAB are set to “0011”
  • the four signals PUAA, PUAB, PDAA are set.
  • PDAB is set to “1010”. The same applies to the signal SIGB and the signal SIGC.
  • the driver control unit 27 supplies the four signals PUAA, PUAB, PDAA, and PDAB to the delay unit 28A, and supplies the four signals PUBA, PUBB, PDBA, and PDBB to the delay unit 28B, and supplies the four signals PUCA and PUCB.
  • PDCA, PDCB are supplied to the delay unit 28C.
  • the driver control unit 27 also has a function of generating the delay control signals DLA1, DLB1, and DLC1 based on the delay control signals DLA, DLB, DLC and the clock signal TxCK, respectively. Specifically, the driver control unit 27 performs four signals PUAA, PUAB, PDAA, PDAB, four signals PUBA, PUBB, PDBA, PDBB, and four signals PUCA, based on the symbol signals Tx1, Tx2, Tx3. Delay control signals DLA1, DLB1, and DLC1 are respectively generated by delaying the delay control signals DLA, DLB, and DLC by a time corresponding to the delay time when generating PUCB, PDCA, and PDCB. .
  • the delay unit 28A generates the signals PUAA1, PUAB1, PDAA1, and PDAB1 by delaying the four signals PUAA, PUAB, PDAA, and PDAB based on the delay control signal DLA1. Specifically, when the delay control signal DLA1 is “inactive”, the delay unit 28A delays the four signals PUAA, PUAB, PDAA, PDAB by the delay amount DL1, thereby causing the signals PUAA1, PUAB1, PDAA1 and PDAB1 are generated.
  • the delay unit 28A delays the four signals PUAA, PUAB, PDAA, PDAB by a delay amount DL2 larger than the delay amount DL1, thereby causing the signals PUAA1, PUAB1. , PDAA1, PDAB1 are generated.
  • the delay unit 28B generates the signals PUBA1, PUBB1, PDBA1, and PDBB1, respectively, by delaying the four signals PUBA, PUBB, PDBA, and PDBB based on the delay control signal DLB1.
  • the delay unit 28C generates the signals PUCA1, PUCB1, PDCA1, and PDCB1 by delaying the four signals PUCA, PUCB, PDCA, and PDCB based on the delay control signal DLC1.
  • the driver 29A generates the signal SIGA based on the signals PUAA1, PUAB1, PDAA1, and PDAB1.
  • the driver 29B generates a signal SIGB based on the signals PUBA1, PUBB1, PDBA1, and PDBB1.
  • the driver 29C generates a signal SIGC based on the signals PUCA1, PUCB1, PDCA1, and PDCB1.
  • FIG. 8 shows a configuration example of the drivers 29A, 29B, and 29C.
  • the driver 29A will be described as an example. The same applies to the drivers 29B and 29C.
  • the driver 29A includes M circuits UA (circuits UA1 to UAM), M circuits UB (circuits UB1 to UBM), M circuits DA (circuits DA1 to DAM), and M circuits DB (circuits). DB1 to DBM).
  • Each of the circuits UA1 to UAM, UB1 to UBM has a transistor 91 and a resistance element 92.
  • the transistor 91 is an N-channel MOS (Metal Oxide Semiconductor) type FET (Field Effect Transistor).
  • the signal PUAA1 is supplied to the gate of the transistor 91, the voltage V1 is supplied to the drain, and the source is connected to one end of the resistance element 92.
  • the signal PUAB1 is supplied to the gate of the transistor 91, the voltage V1 is supplied to the drain, and the source is connected to one end of the resistance element 92.
  • one end of the resistance element 92 is connected to the source of the transistor 91, and the other end is connected to the output terminal ToutA.
  • the sum of the resistance value of the transistor 91 in the ON state and the resistance value of the resistance element 92 is “50 ⁇ 2 ⁇ M” [ ⁇ ] in this example.
  • Each of the circuits DA1 to DAM and DB1 to DBM includes a resistance element 93 and a transistor 94.
  • the transistor 94 is an N-channel MOS type FET.
  • one end of the resistance element 93 is connected to the output terminal ToutA, and the other end is connected to the drain of the transistor 94.
  • the signal PDAA1 is supplied to the gate of the transistor 94, the drain is connected to the other end of the resistance element 93, and the source is grounded.
  • the signal PDAB1 is supplied to the gate of the transistor 94, the drain is connected to the other end of the resistance element 93, and the source is grounded.
  • the sum of the resistance value of the resistance element 93 and the resistance value in the ON state of the transistor 94 is “50 ⁇ 2 ⁇ M” [ ⁇ ].
  • the output unit 26 changes the voltages at the output terminals ToutA, ToutB, and ToutC to different voltage levels among the three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL). Set each.
  • the driver control unit 27 determines that the symbol “+ x” should be output, Four signals PUAA, PUAB, PDAA, PDAB are set to “1100”, four signals PUBA, PUBB, PDBA, PDBB are set to “0011”, and four signals PUCA, PUCB, PDCA, PDCB are set to “1010”.
  • the four signals PUAA1, PUAB1, PDAA1, and PDAB1 are “1100”, the four signals PUBA1, PUBB1, PDBA1, and PDBB1 are “0011”, and the four signals PUCA1, PUCB1, PDCA1, and PDCB1 are “1010”. become.
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned on, and the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned off.
  • the voltage of the signal SIGA becomes the high level voltage VH
  • the output termination resistance (output impedance) of the driver 29A becomes about 50 [ ⁇ ].
  • the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned on, and the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned off.
  • the voltage of the signal SIGB becomes the low level voltage VL
  • the output termination resistance (output impedance) of the driver 29B becomes about 50 [ ⁇ ].
  • transistor 91 in circuits UA1 to UAM and transistor 94 in circuits DA1 to DAM are turned on, and transistor 91 in circuits UB1 to UBM and transistor 94 in circuits DB1 to DBM are turned off. . That is, in the driver 29C, a so-called Thevenin termination is realized by the circuits UA1 to UAM and the circuits DA1 to DAM.
  • the transmission unit 20 generates the symbol “+ x”. The same applies to other symbols.
  • the reception device 30 includes a reception unit 40 and a processing unit 32.
  • the receiving unit 40 receives the signals SIGA, SIGB, SIGC, and generates transition signals RxF, RxR, RxP and a clock signal RxCK based on the signals SIGA, SIGB, SIGC.
  • FIG. 9 shows a configuration example of the receiving unit 40.
  • the reception unit 40 includes resistance elements 41A, 41B, and 41C, switches 42A, 42B, and 42C, amplifiers 43A, 43B, and 43C, a clock generation unit 44, flip-flops (F / F) 45 and 46, and signal generation. Part 47.
  • the resistance elements 41A, 41B, and 41C function as termination resistors of the communication system 1, and the resistance value is about 50 [ ⁇ ] in this example.
  • One end of the resistance element 41A is connected to the input terminal TinA and the signal SIGA is supplied, and the other end is connected to one end of the switch 42A.
  • One end of the resistance element 41B is connected to the input terminal TinB and the signal SIGB is supplied, and the other end is connected to one end of the switch 42B.
  • One end of the resistance element 41C is connected to the input terminal TinC and the signal SIGC is supplied, and the other end is connected to one end of the switch 42C.
  • One end of the switch 42A is connected to the other end of the resistance element 41A, and the other end is connected to the other ends of the switches 42B and 42C.
  • One end of the switch 42B is connected to the other end of the resistance element 41B, and the other end is connected to the other ends of the switches 42A and 42C.
  • One end of the switch 42C is connected to the other end of the resistance element 41C, and the other end is connected to the other ends of the switches 42A and 42B.
  • the switches 42A, 42B, and 42C are set to an on state, and the resistance elements 41A to 41C function as termination resistors.
  • the positive input terminal of the amplifier 43A is connected to the input terminal TinA, one end of the resistance element 41A, and the negative input terminal of the amplifier 43C.
  • the negative input terminal is the input terminal TinB, one end of the resistance element 41B, and the positive input of the amplifier 43B. Connected to the terminal.
  • the positive input terminal of the amplifier 43B is connected to the input terminal TinB, one end of the resistor element 41B, and the negative input terminal of the amplifier 43A.
  • the negative input terminal is the input terminal TinC, one end of the resistor element 41C, and the positive input of the amplifier 43C. Connected to the terminal.
  • the positive input terminal of the amplifier 43C is connected to the input terminal TinC, one end of the resistor element 41C, and the negative input terminal of the amplifier 43B.
  • the negative input terminal is the input terminal TinA, one end of the resistor element 41A, and the positive input of the amplifier 43A. Connected to the terminal.
  • the amplifier 43A generates a signal SAB corresponding to the difference AB (SIGA-SIGB) between the signal SIGA and the signal SIGB, and the amplifier 43B generates a difference BC (SIGB-SIGC) between the signal SIGB and the signal SIGC.
  • a corresponding signal SBC is generated, and the amplifier 43C generates a signal SCA corresponding to a difference CA (SIGC-SIGA) between the signal SIGC and the signal SIGA.
  • FIG. 10 schematically illustrates an operation example of the transmission unit 20 and the reception unit 40 when the transmission unit 20 transmits the symbol “+ x”. Note that the switches 42A, 42B, and 42C of the receiving unit 40 are not illustrated because they are in the on state.
  • a circuit indicated by a solid line indicates a circuit in which the transistor 91 is turned on, and is indicated by a broken line.
  • the circuit shown shows a circuit in which the transistor 91 is off.
  • circuits DA1 to DAM circuits DA1 to DAM
  • circuit DB circuits DB1 to DBM
  • a circuit indicated by a solid line indicates a circuit in which the transistor 94 is turned on
  • a circuit indicated by a broken line is A circuit in which the transistor 94 is turned off is shown.
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned on.
  • the voltage of the signal SIGA becomes the high level voltage VH.
  • the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned on.
  • the voltage of the signal SIGB becomes the low level voltage VL.
  • the transistor 91 in the circuits UA1 to UAM and the transistor 94 in the circuits DA1 to DAM are turned on.
  • the voltage of the signal SIGC becomes the middle level voltage VM.
  • the current Iin flows in the order of the input terminal TinA, the resistance element 41A, the resistance element 41B, and the input terminal TinB. Since the high level voltage VH is supplied to the positive input terminal of the amplifier 43A and the low level voltage VL is supplied to the negative input terminal, and the difference AB becomes positive (AB> 0), the amplifier 43A is “1”. "Is output as a signal SAB. Further, since the low level voltage VL is supplied to the positive input terminal of the amplifier 43B and the intermediate level voltage VM is supplied to the negative input terminal, and the difference BC becomes negative (BC ⁇ 0), the amplifier 43B is “0”. “Is output as the signal SBC. Further, the intermediate level voltage VM is supplied to the positive input terminal of the amplifier 43C and the high level voltage VH is supplied to the negative input terminal, and the difference CA becomes negative (CA ⁇ 0). "Is output as a signal SCA.
  • the clock generator 44 (FIG. 9) generates a clock signal RxCK based on the signals SAB, SBC, and SCA. Specifically, as will be described later, the clock generation unit 44 detects a first transition signal among the signals SAB, SBC, and SCA when a symbol transitions, and a predetermined pulse starting from the transition timing of the signal. A clock signal RxCK is generated by generating a clock pulse PU having a width.
  • the flip-flop 45 delays the signals SAB, SBC, and SCA by one clock of the clock signal RxCK and outputs them.
  • the flip-flop 46 delays the three output signals of the flip-flop 45 by one clock of the clock signal RxCK and outputs each of them.
  • the signal generator 47 generates transition signals RxF, RxR, RxP based on the output signals of the flip-flops 45, 46 and the clock signal RxCK.
  • the transition signals RxF, RxR, and RxP correspond to the transition signals TxF9, TxR9, and TxP9 (FIG. 4) in the transmission apparatus 10, respectively, and represent symbol transitions.
  • the signal generation unit 47 identifies the transition of the symbols (FIG. 3) based on the symbol indicated by the output signal of the flip-flop 45 and the symbol indicated by the output signal of the flip-flop 46, thereby causing the transition signals RxF, RxR, RxP. Is supposed to generate.
  • the processing unit 32 (FIG. 1) performs predetermined processing based on the transition signals RxF, RxR, RxP and the clock signal RxCK.
  • the delay units 28A, 28B, and 28C correspond to a specific example of “a plurality of delay units” in the present disclosure.
  • the drivers 29A, 29B, and 29C correspond to a specific example of “a plurality of drivers” in the present disclosure.
  • the transistor 91 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor 94 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transmission symbol generation unit 22 corresponds to a specific example of “signal generation unit” in the present disclosure.
  • the transition detection unit 25 corresponds to a specific example of “a control unit” in the present disclosure.
  • the signals PUAA, PUAB, PDAA, and PDAB correspond to a specific example of “first signal” in the present disclosure.
  • the signals PUBA, PUBB, PDBA, and PDBB correspond to a specific example of “second signal” in the present disclosure.
  • the signals PUCA, PUCB, PDCA, and PDCB correspond to a specific example of “third signal” in the present disclosure.
  • the signal SIGA corresponds to a specific example of “first transmission signal” in the present disclosure.
  • the signal SIGB corresponds to a specific example of “second transmission signal” in the present disclosure.
  • the signal SIGC corresponds to a specific example of “third transmission signal” in the present disclosure.
  • the signal SAB corresponds to a specific example of “first differential signal” in the present disclosure.
  • the signal SBC corresponds to a specific example of “second differential signal” in the present disclosure.
  • the signal SCA corresponds to a specific example of “third differential signal” in the present disclosure.
  • the clock signal RxCK corresponds to a specific example of “clock signal” in the present disclosure.
  • the clock generation unit 11 of the transmission device 10 generates a clock signal TxCK.
  • the processing unit 12 generates transition signals TxF0 to TxF6, TxR0 to TxR6, TxP0 to TxP6 by performing predetermined processing.
  • the serializer 21F generates the transition signal TxF9 based on the transition signals TxF0 to TxF6 and the clock signal TxCK, and the serializer 21R generates the transition signal based on the transition signals TxR0 to TxR6 and the clock signal TxCK.
  • TxR9 is generated, and the serializer 21P generates the transition signal TxP9 based on the transition signals TxP0 to TxP6 and the clock signal TxCK.
  • the transmission symbol generation unit 22 generates symbol signals Tx1, Tx2, Tx3 based on the transition signals TxF9, TxR9, TxP9 and the clock signal TxCK.
  • the transition detection unit 25 generates delay control signals DLA, DLB, DLC based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, D3.
  • the driver control unit 27 includes four signals PUAA, PUAB, PDAA, PDAB, four signals PUBA, PUBB, PDBA, based on the symbol signals Tx1, Tx2, Tx3 and the clock signal TxCK.
  • PDBB and four signals PUCA, PUCB, PDCA, and PDCB are generated.
  • delay control signals DLA1, DLB1, and DLC1 are generated based on the delay control signals DLA, DLB, DLC and the clock signal TxCK, respectively.
  • the delay unit 28A generates the signals PUAA1, PUAB1, PDAA1, and PDAB1 by delaying the four signals PUAA, PUAB, PDAA, and PDAB based on the delay control signal DLA1.
  • the delay unit 28B generates the signals PUBA1, PUBB1, PDBA1, and PDBB1 by delaying the four signals PUBA, PUBB, PDBA, and PDBB based on the delay control signal DLB1.
  • the delay unit 28C generates the signals PUCA1, PUCB1, PDCA1, and PDCB1 by delaying the four signals PUCA, PUCB, PDCA, and PDCB based on the delay control signal DLC1.
  • Driver 29A generates signal SIGA based on signals PUAA1, PUAB1, PDAA1, and PDAB1.
  • Driver 29B generates signal SIGB based on signals PUBA1, PUBB1, PDBA1, and PDBB1.
  • Driver 29C generates signal SIGC based on signals PUCA1, PUCB1, PDCA1, and PDCB1.
  • the amplifier 43A In the receiving unit 40 (FIG. 9) of the receiving device 30, the amplifier 43A generates a signal SAB corresponding to the difference AB (SIGA-SIGB) between the signal SIGA and the signal SIGB based on the signals SIGA and SIGB, and the amplifier 43B. Generates a signal SBC corresponding to a difference BC (SIGB-SIGC) between the signal SIGB and the signal SIGC based on the signals SIGB and SIGC, and the amplifier 43C generates the signal SIGC and the signal SIGA based on the signals SIGC and SIGA. A signal SCA corresponding to the difference CA (SIGC-SIGA) is generated.
  • the clock generation unit 44 generates a clock signal RxCK based on the signals SAB, SBC, and SCA.
  • the flip-flop 45 delays the signals SAB, SBC, and SCA by one clock of the clock signal RxCK and outputs them.
  • the flip-flop 46 delays the three output signals of the flip-flop 45 by one clock of the clock signal RxCK and outputs the delayed signals.
  • the signal generator 47 generates transition signals RxF, RxR, and RxP based on the output signals of the flip-flops 45 and 46 and the clock signal RxCK.
  • the processing unit 32 (FIG. 1) performs predetermined processing based on the transition signals RxF, RxR, RxP and the clock signal RxCK.
  • the transition detection unit 25 generates delay control signals DLA, DLB, and DLC based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, and D3.
  • the delay unit 28A sets delay amounts for the four signals PUAA, PUAB, PDAA, PDAB based on the delay control signal DLA1
  • the delay unit 28B uses the four signals PUBA, Delay amounts for PUBB, PDBA, and PDBB are set
  • the delay unit 28C sets delay amounts for the four signals PUCA, PUCB, PDCA, and PDCB based on the delay control signal DLC1.
  • FIG. 11 illustrates an operation example of the communication system 1 when the delay amounts of the delay units 28A, 28B, and 28C are not adjusted.
  • the delay amounts of the delay units 28A, 28B, and 28C are fixed to a predetermined delay amount DL1 that is equal to each other.
  • the transmission apparatus 10 changes the symbol to be transmitted every time the unit interval UI elapses.
  • the transmitting apparatus 10 transmits six symbols “+ x”, “ ⁇ y”, “ ⁇ z”, “+ z”, “+ y”, and “ ⁇ x” in this order.
  • the voltage of the signal SIGA changes as VH, VM, VH, VL, VM, and VL
  • the voltage of the signal SIGB changes as VL, VL, VM, VM, VH, and VH.
  • the SIGC voltage changes like VM, VH, VL, VH, VL, VM.
  • the voltage of two or more signals among the three signals SIGA, SIGB, and SIGC changes according to the symbol transition.
  • the differences AB, BC, CA also change in accordance with the signals SIGA, SIGB, SIGC.
  • the difference AB changes as + 2 ⁇ V, + ⁇ V, + ⁇ V, ⁇ V, ⁇ V, ⁇ V
  • the difference BC changes as ⁇ V, ⁇ 2 ⁇ V, + ⁇ V, ⁇ V, + 2 ⁇ V, + ⁇ V
  • the difference CA changes like - ⁇ V, + ⁇ V, -2 ⁇ V, + 2 ⁇ V, - ⁇ V, + ⁇ V.
  • ⁇ V is the difference between two adjacent voltages among the three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL).
  • the amplifier 43A generates a signal SAB based on the difference AB. This signal SAB changes at the timing when the difference AB crosses “0”.
  • the amplifier 43B generates a signal SBC based on the difference BC. This signal SBC changes at the timing when the difference BC crosses “0”.
  • the amplifier 43C generates a signal SCA based on the difference CA. This signal SCA changes at the timing when the difference CA crosses “0”.
  • one or more signals among the signals SAB, SBC, and SCA change according to the symbol transition.
  • the clock generation unit 44 generates the clock signal RxCK based on the signals SAB, SBC, and SCA. Specifically, the clock generation unit 44 detects the first transition signal among the signals SAB, SBC, and SCA when the symbol transitions, and the clock pulse PU having a predetermined pulse width starting from the transition timing of the signal. To generate a clock signal RxCK.
  • the timing at which the signal SAB transitions corresponds to the timing at which the difference AB crosses “0”
  • the timing at which the signal SBC transitions corresponds to the timing at which the difference BC crosses “0”.
  • the timing at which the signal SCA transitions corresponds to the timing at which the difference CA crosses “0”. That is, the timing at which the signals SAB, SBC, and SCA transition is in accordance with changes in the differences AB, BC, and CA. Therefore, when two or more of the differences AB, BC, and CA change according to the symbol transition, their transition timings do not necessarily match. Therefore, the length of the period between the rising edges of the clock signal RxCK (clock period PC) varies. Specifically, in the example of FIG.
  • the length of the clock period PC1 corresponding to the symbol “ ⁇ y” next to the symbol “+ x” is shorter than the length of the unit interval UI, and the next symbol “ ⁇ z”.
  • the length of the clock period PC2 corresponding to is longer than the length of the unit interval UI.
  • the length of the clock period PC3 corresponding to the next symbol “+ z” of the symbol “ ⁇ z” is shorter than the length of the unit interval UI, and the length of the clock period PC4 corresponding to the next symbol “+ y”. This is longer than the length of the unit interval UI.
  • the jitter of the clock signal RxCK becomes large, which may affect the communication quality.
  • the signals SIGA, SIGB, and SIGC can take three voltage levels (a high level voltage VH, a medium level voltage VM, and a low level voltage VL), respectively, and are shown in FIGS. 12A, 12B, and 12C.
  • the differences AB, BC, and CA transition between + 2 ⁇ V, + ⁇ V, ⁇ V, and ⁇ 2 ⁇ V. These transitions include various transitions in which the time ⁇ t from the change start timing t0 of the differences AB, BC, CA to the timing t1 at which the difference signal crosses “0” is different.
  • transitions include, for example, the transition WS having a short time ⁇ t (FIG. 12A), the transitions WW and SS having a medium time ⁇ t (FIG. 12B), and the transition SW having a long time ⁇ t (FIG. 12C). ) Is included.
  • the transition WS (FIG. 12A) is a transition from “+ ⁇ V” to “ ⁇ 2 ⁇ V” and a transition from “ ⁇ V” to “+ 2 ⁇ V”.
  • Transition WW (FIG. 12B) is a transition from “+ ⁇ V” to “ ⁇ V” and a transition from “ ⁇ V” to “+ ⁇ V”.
  • Transition SS (FIG.
  • the transition SW (FIG. 12C) is a transition from “+ 2 ⁇ V” to “ ⁇ V” and a transition from “ ⁇ 2 ⁇ V” to “+ ⁇ V”.
  • the clock generation unit 44 detects the first transition signal among the signals SAB, SBC, and SCA when the symbol transitions, and the clock pulse PU having a predetermined pulse width starting from the transition timing of the signal. To generate a clock signal RxCK.
  • the clock generation unit 44 detects the first transition signal among the signals SAB, SBC, and SCA when the symbol transitions, and the clock pulse PU having a predetermined pulse width starting from the transition timing of the signal.
  • the clock pulse PU having a predetermined pulse width starting from the transition timing of the signal.
  • the transition SW having a long time ⁇ t does not contribute to the generation of the clock pulse PU.
  • the transition WS having a short time ⁇ t and the transitions WW and SS having a medium time ⁇ t contribute to the generation of the clock pulse PU.
  • FIG. 13 schematically shows the length of the clock period PC.
  • the clock pulse PU described with “WS” is generated based on the transition WS having a short time ⁇ t
  • the clock pulse PU described with “WW” Is generated based on the transition WW having a medium level
  • the clock pulse PU described with “SS” is generated based on the transition SS having a medium time ⁇ t. It shows that.
  • the length of the clock period PC is generated. Is substantially the same as the length of the unit interval UI.
  • the clock pulse PU is generated based on the same transition WW after the clock pulse PU is generated based on the transition WW, the length of the clock period PC is increased. This is almost the same as the length of the unit interval UI.
  • the clock pulse PU is generated based on the transition SS.
  • the length of the clock period PC is almost the same as the length of the unit interval UI.
  • the length of the clock period PC is When the clock pulse PU is generated based on the transition SS after the clock pulse PU is generated based on the transition WW, as shown in FIG.
  • the length of the clock period PC is almost the same as the length of the unit interval UI.
  • the clock pulse PU is generated based on the transition WS having a time ⁇ t shorter than the transition WW.
  • the length of the clock period PC is shorter than the length of the unit interval UI.
  • the clock pulse PU is generated based on the transition WS having a time ⁇ t shorter than the transition SS. In this case, the length of the clock period PC is shorter than the length of the unit interval UI.
  • the clock pulse PU is generated based on the transition WW whose time ⁇ t is longer than the transition WS.
  • the length of the clock period PC is longer than the length of the unit interval UI.
  • the clock pulse PU is generated based on the transition SS having a time ⁇ t longer than the transition WS. In this case, the length of the clock period PC is longer than the length of the unit interval UI.
  • the length of the clock period PC related to the two clock pulses PU changes depending on which transition of the transitions WS, WW, SS is used to generate the two adjacent clock pulses PU. To do.
  • the delay amounts in the delay units 28A, 28B, and 28C are adjusted so that the clock periods PC have the same length.
  • the transition detection unit 25 determines whether the symbol transition is a symbol transition including a transition WS having a short time ⁇ t based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, D3. To detect. Then, in the case of a symbol transition including a transition WS having a short time ⁇ t, the transition detection unit 25 adjusts the delay amount in the delay units 28A, 28B, and 28C so that the transition WS is delayed. Accordingly, for example, in FIGS.
  • the transmission apparatus 10 delays the second clock pulse PU based on the transition WS, thereby reducing the length of the clock period PC to the length of the unit interval UI. Get close to.
  • the transmission apparatus 10 delays the first clock pulse PU based on the transition WS, thereby reducing the length of the clock period PC to the length of the unit interval UI. Get closer.
  • FIG. 14A to 14E show an example of the operation of the communication system 1 when the symbol changes from “+ x” to a symbol other than “+ x”.
  • FIG. 14A shows the symbol from “+ x” to “ ⁇ x”.
  • 14B shows a case where the symbol changes from “+ x” to “+ y”
  • FIG. 14C shows a case where the symbol changes from “+ x” to “ ⁇ y”
  • FIG. Indicates a case where the symbol transitions from “+ x” to “+ z”
  • FIG. 14E illustrates a case where the symbol transitions from “+ x” to “ ⁇ z”.
  • A shows the waveforms of signals SIGA, SIGB, and SIGC at the output terminals ToutA, ToutB, and ToutC of the transmitter 10, and (B) shows the differences AB, BC,
  • the waveform of CA is shown.
  • a solid line indicates a waveform when the delay amounts of the delay units 28A, 28B, and 28C are adjusted, and a broken line indicates a waveform when the delay amounts of the delay units 28A, 28B, and 28C are fixed to the delay amount DL1.
  • Timing t10 indicates the change start timing of the signals SIGA, SIGB, and SIGC when the delay amounts of the delay units 28A, 28B, and 28C are set to the delay amount DL1.
  • the transition detection unit 25 makes the delay control signals DLA, DLB, DLC (delay control signals DLA1, DLB1, DLC1) “inactive” as shown in FIG.
  • the delay units 28A, 28B, and 28C set the delay amount to the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1, respectively.
  • the signal SIGA starts to change at the timing t10 and changes from the high level voltage VH to the low level voltage VL
  • the signal SIGB starts to change at the timing t10 and changes to the low level.
  • the voltage SI changes from the voltage VL to the high level voltage VH
  • the signal SIGC maintains the medium level voltage VM.
  • the difference AB changes from “+ 2 ⁇ V” to “ ⁇ 2 ⁇ V”
  • the differences BC and CA change from “ ⁇ V” to “+ ⁇ V”.
  • the transition of the difference AB is a transition SS having a medium time ⁇ t
  • the transition of the differences BC and CA is a transition WW having a medium time ⁇ t.
  • the clock pulse PU is generated based on one of the difference BC (transition WW) and the difference CA (transition WW).
  • the transition detection unit 25 makes the delay control signals DLA and DLB (delay control signals DLA1 and DLB1) both “inactive” and the delay control signal DLC (delay control signal DLC1). ) To “active”.
  • the delay units 28A and 28B set the delay amount to the delay amount DL1 based on the delay control signals DLA1 and DLB1, and the delay unit 28C sets the delay amount based on the delay control signal DLC1 from the delay amount DL1.
  • a large delay amount DL2 is set.
  • the signal SIGA starts changing at the timing t10 and changes from the high level voltage VH to the intermediate level voltage VM
  • the signal SIGB starts changing at the timing t10 and changes to the low level.
  • the voltage SI changes from the voltage VL to the high level voltage VH
  • the signal SIGC starts changing at a timing delayed from the timing t10 and changes from the medium level voltage VM to the low level voltage VL. That is, all the voltages of the signals SIGA, SIGB, and SIGC change.
  • the difference AB changes from “+ 2 ⁇ V” to “ ⁇ V”
  • the difference BC changes from “ ⁇ V” to “+ 2 ⁇ V” with a delay corresponding to the large delay amount DL2
  • the difference CA changes to “ ⁇ V”. "Is almost maintained.
  • the transition of the difference AB is a transition SW having a long time ⁇ t
  • the transition of the difference BC is a transition WS having a short time ⁇ t.
  • the transition SW having a long time ⁇ t appears together with the transition WS having a short time ⁇ t.
  • the difference CA does not cross “0”.
  • the clock pulse PU is generated based on the difference BC (transition WS).
  • the transition detection unit 25 determines the delay amount in the delay unit 28C as the delay units 28A and 28B.
  • the delay amount DL2 is controlled to be larger than the delay amount DL1.
  • the transition detection unit 25 makes the delay control signals DLA, DLB, DLC (delay control signals DLA1, DLB1, DLC1) “inactive” as shown in FIG.
  • the delay units 28A, 28B, and 28C set the delay amount to the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1.
  • the signal SIGA starts changing at the timing t10 and changes from the high level voltage VH to the intermediate level voltage VM, the signal SIGB maintains the low level voltage VL, and the signal SIGC is At time t10, the change starts and changes from the medium level voltage VM to the high level voltage VH.
  • the difference AB changes from “+ 2 ⁇ V” to “+ ⁇ V”
  • the difference BC changes from “ ⁇ V” to “ ⁇ 2 ⁇ V”
  • the difference CA changes from “ ⁇ V” to “+ ⁇ V”.
  • the transition of the difference CA is a transition WW whose time ⁇ t is medium. Note that the differences AB and BC do not cross “0”.
  • the clock pulse PU is generated based on the difference CA (transition WW).
  • the transition detection unit 25 includes the delay unit 28A, Control is performed so that the delay amount in 28B and 28C becomes the delay amount DL1.
  • the transition detection unit 25 makes the delay control signals DLA and DLB (delay control signals DLA1 and DLB1) both “inactive” and the delay control signal DLC (delay control signal DLC1). ) To “active”.
  • the delay units 28A and 28B set the delay amount to the delay amount DL1 based on the delay control signals DLA1 and DLB1, and the delay unit 28C sets the delay amount based on the delay control signal DLC1 from the delay amount DL1.
  • a large delay amount DL2 is set.
  • the signal SIGA starts changing at the timing t10 and changes from the high level voltage VH to the low level voltage VL
  • the signal SIGB starts changing at the timing t10 and changes to the low level.
  • the voltage VL changes to the middle level voltage VM
  • the signal SIGC starts changing at a timing later than the timing t10 and changes from the middle level voltage VM to the high level voltage VH. That is, all the voltages of the signals SIGA, SIGB, and SIGC change.
  • the difference AB changes from “+ 2 ⁇ V” to “ ⁇ V”
  • the difference BC substantially maintains “ ⁇ V”
  • the difference CA is delayed from “ ⁇ V” to “ ⁇ V” corresponding to the large delay amount DL2.
  • the transition of the difference AB is a transition SW having a long time ⁇ t
  • the transition of the difference CA is a transition WS having a short time ⁇ t.
  • the transition SW having a long time ⁇ t appears together with the transition WS having a short time ⁇ t.
  • the difference BC does not cross “0”.
  • the clock pulse PU is generated based on the difference CA (transition WS).
  • the transition detection unit 25 determines the delay amount in the delay unit 28C as the delay units 28A and 28B.
  • the delay amount DL2 is controlled to be larger than the delay amount DL1.
  • the transition detection unit 25 makes the delay control signals DLA, DLB, DLC (delay control signals DLA1, DLB1, DLC1) “inactive” as shown in FIG.
  • the delay units 28A, 28B, and 28C set the delay amount to the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1.
  • the signal SIGA maintains the high level voltage VH
  • the signal SIGB starts changing at the timing t10
  • the signal SIGC is At time t10, the change starts and changes from the middle level voltage VM to the low level voltage VL.
  • the difference AB changes from “+ 2 ⁇ V” to “+ ⁇ V”
  • the difference BC changes from “ ⁇ V” to “+ ⁇ V”
  • the difference CA changes from “ ⁇ V” to “ ⁇ 2 ⁇ V”.
  • the transition of the difference BC is a transition WW whose time ⁇ t is medium.
  • the differences AB and CA do not cross “0”.
  • the clock pulse PU is generated based on the difference BC (transition WW).
  • the transition detection unit 25 includes the delay unit 28A, Control is performed so that the delay amount in 28B and 28C becomes the delay amount DL1.
  • FIG. 15 illustrates an operation example of the communication system 1 when adjusting the delay amounts of the delay units 28A, 28B, and 28C.
  • the transmitting apparatus 10 transmits six symbols “+ x”, “ ⁇ y”, “ ⁇ z”, “+ z”, “+ y”, and “ ⁇ x” in this order, as in the case of FIG. is doing.
  • the transition detection unit 25 When the symbol transitions from “ ⁇ y” to “ ⁇ z”, the transition detection unit 25 “deactivates” both the delay control signals DLB and DLC (delay control signals DLB1 and DLC1) as shown in FIG. At the same time, the delay control signal DLA (delay control signal DLA1) is set to “active”. Then, the delay units 28B and 28C set the delay amount to the delay amount DL1 based on the delay control signals DLB1 and DLC1, and the delay unit 28A sets the delay amount based on the delay control signal DLA1 from the delay amount DL1. A large delay amount DL2 is set. As a result, the signal SIGA changes from the intermediate level voltage VM to the high level voltage VH with a slight delay from the signals SIGB and SIGC.
  • the difference CA shifts from “+ ⁇ V” to “ ⁇ 2 ⁇ V” with a delay corresponding to the delay of the signal SIGA. Accordingly, since the timing at which the difference CA crosses “0” is delayed, the timing at which the signal SCA transitions is delayed, and as a result, the length of the clock periods PC1 and PC2 can be made closer to the length of the unit interval UI.
  • the transition detecting unit 25 “deactivates” both the delay control signals DLA and DLC (delay control signals DLA1 and DLC1) as shown in FIG.
  • the delay control signal DLB (delay control signal DLB1) is set to “active”.
  • the delay units 28A and 28C set the delay amount to the delay amount DL1 based on the delay control signals DLA1 and DLC1, and the delay unit 28B sets the delay amount to the delay amount DL1 based on the delay control signal DLB1.
  • a large delay amount DL2 is set.
  • the signal SIGB changes from the medium level voltage VM to the high level voltage VH with a slight delay from the signals SIGA and SIGC.
  • the difference BC changes from “ ⁇ V” to “+ 2 ⁇ V” with a delay corresponding to the delay of the signal SIGA.
  • the timing at which the difference BC crosses “0” is delayed, the timing at which the signal SBC transitions is delayed.
  • the length of the clock periods PC3 and PC4 can be made closer to the length of the unit interval UI.
  • FIG. 16A shows an eye diagram of the differences AB, BC, and CA when the delay amounts of the delay units 28A, 28B, and 28C are adjusted, and FIG. 16B shows a rising edge of the clock signal RxCK at that time.
  • FIG. 17A shows an eye diagram of the differences AB, BC, CA when the delay amounts of the delay units 28A, 28B, 28C are not adjusted, and FIG. 17B shows a rising edge of the clock signal RxCK at that time.
  • the width indicated by the arrow corresponds to the jitter J of the clock signal RxCK.
  • the delay amounts of the delay units 28A, 28B, and 28C are adjusted so that the transition WS is delayed.
  • the eye opening can be made wider than in the case where the delay amount is not adjusted (FIG. 17A), and the delay is delayed as shown in FIG. 16B.
  • the jitter J of the clock signal RxCK can be reduced as compared with the case where the amount is not adjusted (FIG. 17B).
  • communication quality can be improved.
  • the transition detection unit 25 detects a specific symbol transition based on the transition signals TxF9, TxR9, TxP9 and the symbol signals D1, D2, D3, and the delay units 28A, 28B, 28C detect the detection.
  • the amount of delay was adjusted based on the result. Accordingly, in the communication system 1, for example, the timing J can be dynamically adjusted only for symbol transitions that may increase the jitter J of the clock signal RxCK, so that the jitter J can be effectively reduced. Can do.
  • the transition SW when a transition SW having a long time ⁇ t and a transition WS having a short time ⁇ t appear together when a symbol transitions, the transition SW is affected among the signals SIGA, SIGB, and SIGC. Since the delay amount with respect to a non-existing signal is increased, the jitter J can be reduced while securing the eye opening. Specifically, for example, as shown in FIG. 14B, when the symbol transitions from “+ x” to “+ y”, the delay amount of the delay unit 28C is larger than the delay amounts of the delay units 28A and 28B. Thus, the delay amounts of the delay units 28A, 28B, and 28C are set. Accordingly, the transition of the difference BC corresponding to the transition WS having a short time ⁇ t can be delayed without delaying the transition of the difference AB corresponding to the transition SW having a long time ⁇ t. RxCK jitter J can be reduced.
  • the delay amount of the delay unit is adjusted so that the transition WS is delayed. Jitter of a clock signal generated in the receiving apparatus can be reduced.
  • the transition detection unit detects a specific symbol transition based on the transition signal and the symbol signal, and the delay unit adjusts the delay amount based on the detection result. Jitter can be reduced.
  • the communication system 1A includes a transmission device 10A.
  • the transmission device 10A includes a driver control unit 27A, similar to the transmission unit 20 (FIG. 7) of the transmission device 10 according to the first embodiment.
  • the driver control unit 27A sets the four signals PUAA, PUAB, PDAA, PDAB to “0000” and sets the signal SIGB to the medium level voltage VM.
  • the driver control unit 27A determines that the symbol “+ x” should be output, and outputs the four signals PUAA, PUAB, PDAA, and PDAB to “1100”.
  • the four signals PUBA, PUBB, PDBA, and PDBB are set to “0011”, and the four signals PUCA, PUCB, PDCA, and PDCB are set to “0000”.
  • the four signals PUAA1, PUAB1, PDAA1, and PDAB1 are “1100”, the four signals PUBA1, PUBB1, PDBA1, and PDBB1 are “0011”, and the four signals PUCA1, PUCB1, PDCA1, and PDCB1 are “0000”. become.
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned on.
  • the voltage of the signal SIGA becomes the high level voltage VH
  • the output termination resistance (output impedance) of the driver 29A becomes about 50 [ ⁇ ].
  • the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned on.
  • the voltage of the signal SIGB becomes the low level voltage VL
  • the output termination resistance (output impedance) of the driver 29B becomes about 50 [ ⁇ ].
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned off, and the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned off. That is, the output termination resistance (output impedance) of the driver 29C becomes high impedance.
  • the receiving unit 40 since the high level voltage VH is applied to one end of the resistance element 41A and the low level voltage VL is applied to one end of the resistance element 41B, the voltage is divided by these resistance elements 41A and 41B.
  • the voltage (medium level voltage VM) is supplied to the output terminal ToutC of the driver 29C through the resistance element 41C. In this way, the voltage at the output terminal ToutC of the driver 29C is set to the medium level voltage VM by the receiving unit 40.
  • the clock pulse PC based on the transition WS is delayed to make the length of the clock period PC uniform.
  • the present invention is not limited to this. Instead, for example, the clock pulse PU based on the transitions WW and SS may be advanced so that the lengths of the clock periods PC are made uniform. Below, this modification is demonstrated in detail.
  • the communication system 1B includes a transmission device 10B having a transmission unit 20B.
  • the transmission unit 20B includes a transition detection unit 25B and an output unit 26B.
  • the output unit 26B has delay units 48A, 48B, and 48C as shown in FIG.
  • FIG. 20 illustrates an operation example of the transition detection unit 25B.
  • the transition signals TxF9, TxR9, and TxP9 are “000”, and the symbol DS indicated by the symbol signals D1, D2, and D3 is “+ y”.
  • the transition signals TxF9, TxR9, TxP9 are “000” and the symbol DS is “ ⁇ y”
  • the transition signals TxF9, TxR9, TxP9 are “010” and the symbol DS is “+ y”.
  • transition signals TxF9, TxR9, TxP9 are “010” and the symbol DS is “ ⁇ y”, the delay control signals DLB, DLC are made “active”, and The delay control signal DLA is set to “inactive”. Further, as indicated by WCA surrounded by a broken line in FIG. 20, the transition detection unit 25B has the transition signals TxF9, TxR9, TxP9 being “000” and the symbol DS indicated by the symbol signals D1, D2, D3 is “+ z”.
  • the transition signals TxF9, TxR9, TxP9 are" 000 “and the symbol DS is” -z ", the transition signals TxF9, TxR9, TxP9 are” 010 “and the symbol DS is” + z ". And when the transition signals TxF9, TxR9, TxP9 are “010” and the symbol DS is “ ⁇ z”, the delay control signals DLA, DLC are made “active”. At the same time, the delay control signal DLB is set to “inactive”.
  • the transition detection unit 25B has the transition signals TxF9, TxR9, TxP9 “000” and the symbol DS indicated by the symbol signals D1, D2, D3 “ If + x ”, the transition signals TxF9, TxR9, TxP9 are“ 000 ”and the symbol DS is“ ⁇ x ”, the transition signals TxF9, TxR9, TxP9 are“ 010 ”, and the symbol DS is“ + x ”. ", And when the transition signals TxF9, TxR9, TxP9 are" 010 "and the symbol DS is" -x ", the delay control signals DLA, DLB are set to" active " At the same time, the delay control signal DLC is set to “inactive”. In other cases, the transition detection unit 25B makes the delay control signals DLA, DLB, and DLC “active” as indicated by WABC surrounded by a broken line in FIG.
  • the delay unit 48A generates the signals PUAA1, PUAB1, PDAA1, and PDAB1, respectively, by delaying the four signals PUAA, PUAB, PDAA, and PDAB based on the delay control signal DLA1. Specifically, when the delay control signal DLA1 is “inactive”, the delay unit 48A delays the four signals PUAA, PUAB, PDAA, PDAB by the delay amount DL1, thereby causing the signals PUAA1, PUAB1, PDAA1 and PDAB1 are generated.
  • the delay unit 48A delays the four signals PUAA, PUAB, PDAA, and PDAB by a delay amount DL0 that is smaller than the delay amount DL1, thereby causing the signals PUAA1, PUAB1. , PDAA1, PDAB1 are generated.
  • the delay unit 48B generates the signals PUBA1, PUBB1, PDBA1, and PDBB1 by delaying the four signals PUBA, PUBB, PDBA, and PDBB based on the delay control signal DLB1.
  • the delay unit 48C generates the signals PUCA1, PUCB1, PDCA1, and PDCB1 by delaying the four signals PUCA, PUCB, PDCA, and PDCB based on the delay control signal DLC1.
  • the delay amounts in the delay units 48A, 48B, and 48C are adjusted so that the lengths of the clock periods PC are equal.
  • the transmitting apparatus 10B advances the clock pulse PU based on the first transition WW and SS to set the length of the clock period PC to the unit interval. Approach the length of the UI.
  • the transmitting device 10B advances the clock pulse PU based on the second transition WW and SS to set the length of the clock period PC to the length of the unit interval UI. Get closer.
  • FIGS. 21A to 21E show an operation example of the communication system 1B when the symbol transitions from “+ x” to a symbol other than “+ x”.
  • the transition detection unit 25 activates the delay control signals DLA, DLB, DLC (delay control signals DLA1, DLB1, DLC1) together.
  • the delay units 48A, 48B, and 48C set the delay amount to a delay amount DL0 smaller than the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1.
  • the signal SIGA starts changing at a timing before the timing t10 and changes from the high level voltage VH to the low level voltage VL, and the signal SIGB is changed to a timing before the timing t10.
  • the signal SIGC changes from the low level voltage VL to the high level voltage VH, and the signal SIGC maintains the medium level voltage VM.
  • the clock pulse PU is generated based on one of the difference BC (transition WW) and the difference CA (transition WW).
  • the delay amounts of the delay units 48A, 48B, and 48C are set to the delay amount DL0 smaller than the delay amount DL1, the clock pulse PU based on the transition WW advances.
  • the transition detection unit 25B makes the delay control signal DLC (delay control signal DLC1) “inactive” and delay control signals DLA and DLB (delay control signals DLA1 and DLB1). Are both “active”.
  • the delay unit 48C sets the delay amount to the delay amount DL1 based on the delay control signal DLC1, and the delay units 48A and 48B set the delay amount to the delay amount DL1 based on the delay control signals DLA1 and DLB1.
  • a small delay amount DL0 is set.
  • the signal SIGA starts changing at the timing before the timing t10 and changes from the high level voltage VH to the intermediate level voltage VM, and the signal SIGB is changed to the timing before the timing t10.
  • the signal SIGC changes from the low level voltage VL to the high level voltage VH, and the signal SIGC starts changing at the timing t10 and changes from the medium level voltage VM to the low level voltage VL.
  • the clock pulse PU is generated based on the difference BC (transition WS).
  • the transition detection unit 25B sets the delay control signals DLA, DLB, and DLC (delay control signals DLA1, DLB1, and DLC1) to “active”.
  • the delay units 48A, 48B, and 48C set the delay amount to a delay amount DL0 that is smaller than the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1.
  • the signal SIGA starts changing at a timing before the timing t10 and changes from the high level voltage VH to the intermediate level voltage VM, and the signal SIGB maintains the low level voltage VL. Then, the signal SIGC starts to change at a timing before the timing t10 and changes from the intermediate level voltage VM to the high level voltage VH.
  • the clock pulse PU is generated based on the difference CA (transition WW).
  • the delay amounts of the delay units 48A, 48B, and 48C are set to the delay amount DL0 smaller than the delay amount DL1, the clock pulse PU based on the transition WW advances.
  • the transition detection unit 25B makes the delay control signal DLC (delay control signal DLC1) “inactive” and delay control signals DLA and DLB (delay control signals DLA1 and DLB1). Are both “active”.
  • the delay unit 48C sets the delay amount to the delay amount DL1 based on the delay control signal DLC1, and the delay units 48A and 48B set the delay amount to the delay amount DL1 based on the delay control signals DLA1 and DLB1.
  • a small delay amount DL0 is set.
  • the signal SIGA starts to change at the timing before the timing t10 and changes from the high level voltage VH to the low level voltage VL
  • the signal SIGB is before the timing t10.
  • the change starts at the timing to change from the low level voltage VL to the intermediate level voltage VM
  • the signal SIGC starts to change at the timing t10 and changes from the intermediate level voltage VM to the high level voltage VH.
  • the clock pulse PU is generated based on the difference CA (transition WS).
  • the transition detection unit 25B sets the delay control signals DLA, DLB, and DLC (delay control signals DLA1, DLB1, and DLC1) to “active”.
  • the delay units 48A, 48B, and 48C set the delay amount to the delay amount DL1 based on the delay control signals DLA1, DLB1, and DLC1.
  • the signal SIGA maintains the high level voltage VH, and the signal SIGB starts to change at a timing before the timing t10 and changes from the low level voltage VL to the middle level voltage VM.
  • the signal SIGC starts changing at a timing before the timing t10 and changes from the intermediate level voltage VM to the low level voltage VL.
  • the clock pulse PU is generated based on the difference BC (transition WW).
  • the delay amounts of the delay units 48A, 48B, and 48C are set to the delay amount DL0 smaller than the delay amount DL1, the clock pulse PU based on the transition WW advances.
  • FIG. 22 shows a configuration example of the communication system 2.
  • the communication system 2 includes a transmission device 50, a transmission path 120, and a reception device 60.
  • the communication system 2 transmits a signal from the transmission device 50 to the reception device 60 via the transmission path 120.
  • the transmission device 50 has output terminals Tout1A, Tout1B, Tout1C, output terminals Tout2A, Tout2B, Tout2C, and output terminals Tout3A, Tout3B, Tout3C.
  • the transmission line 120 includes lines 121A, 121B, and 121C, lines 122A, 122B, and 122C, and lines 123A, 123B, and 123C.
  • the receiving device 60 has input terminals Tin1A, Tin1B, Tin1C, input terminals Tin2A, Tin2B, Tin2C, and input terminals Tin3A, Tin3B, Tin3C.
  • the output terminal Tout1A of the transmission device 50 and the input terminal Tin1A of the reception device 60 are connected to each other via a line 121A.
  • the output terminal Tout1B of the transmission device 50 and the input terminal Tin1B of the reception device 60 are connected to each other via a line 121B.
  • the output terminal Tout1C of the transmitting device 50 and the input terminal Tin1C of the receiving device 60 are connected to each other via a line 121C.
  • the output terminal Tout2A of the transmitting device 50 and the input terminal Tin2A of the receiving device 60 are connected to each other via a line 122A
  • the output terminal Tout2B of the transmitting device 50 and the input terminal Tin2B of the receiving device 60 are connected to each other via a line 122B
  • the output terminal Tout2C of the transmission device 50 and the input terminal Tin2C of the reception device 60 are connected to each other via a line 122C
  • the output terminal Tout3A of the transmission device 50 and the input terminal Tin3A of the reception device 60 are connected to each other via a line 123A
  • the output terminal Tout3B of the transmission device 50 and the input terminal Tin3B of the reception device 60 are connected to each other via a line 123B.
  • the output terminal Tout3C of the transmission device 50 and the input terminal Tin3C of the reception device 60 are connected to each other via a line 123C.
  • the characteristic impedance of the lines 121A, 121B, 121C, 122A, 122B, 122C, 123A, 123B, 123C is about 50 [ ⁇ ] in this example.
  • Lines 121A, 121B, and 121C constitute lane LN1
  • lines 122A, 122B, and 122C constitute lane LN2
  • lines 123A, 123B, and 123C constitute lane LN3.
  • the communication system 2 uses the lane LN1 to transmit the signal SIG1A via the line 121A, transmits the signal SIG1B via the line 121B, and transmits the signal SIG1C via the line 121C.
  • the communication system 2 uses the lane LN2 to transmit the signal SIG2A via the line 122A, transmits the signal SIG2B via the line 122B, and transmits the signal SIG2C via the line 122C.
  • the communication system 2 uses the lane LN3 to transmit the signal SIG3A via the line 123A, transmits the signal SIG3B via the line 123B, and transmits the signal SIG3C via the line 123C.
  • signals SIGA, SIGB, and SIGC are used as appropriate to represent any one of signals SIG1A, SIG1B, SIG1C, signals SIG2A, SIG2B, and SIG2C, and signals SIG3A, SIG3B, and SIG3C.
  • Signals SIGA, SIGB, and SIGC are respectively transmitted between three voltage levels (high level voltage VH, medium level voltage VM, and low level voltage VL), as in the case of the first embodiment (FIG. 2). It is a transition.
  • the transmission device 50 includes a processing unit 54, transmission units 51, 52, and 53, and a voltage generation unit 55.
  • the processing unit 54 performs predetermined processing to perform transition signals TxF10 to TxF16, TxR10 to TxR16, TxP10 to TxP16, transition signals TxF20 to TxF26, TxR20 to TxR26, TxP20 to TxP26, and transition signals TxF30 to TxF36, TxR30. To TxR36 and TxP30 to TxP36 are generated.
  • the processing unit 54 supplies the transition signals TxF10 to TxF16, TxR10 to TxR16, and TxP10 to TxP16 to the transmission unit 51, and supplies the transition signals TxF20 to TxF26, TxR20 to TxR26, and TxP20 to TxP26 to the transmission unit 52.
  • Signals TxF30 to TxF36, TxR30 to TxR36, and TxP30 to TxP36 are supplied to the transmission unit 53.
  • the transmission unit 51 generates signals SIG1A, SIG1B, and SIG1C based on the transition signals TxF10 to TxF16, TxR10 to TxR16, and TxP10 to TxP16.
  • the transmission unit 52 generates signals SIG2A, SIG2B, and SIG2C based on the transition signals TxF20 to TxF26, TxR20 to TxR26, and TxP20 to TxP26.
  • the transmission unit 53 generates signals SIG3A, SIG3B, and SIG3C based on the transition signals TxF30 to TxF36, TxR30 to TxR36, and TxP30 to TxP36.
  • FIG. 23 illustrates a configuration example of the transmission unit 51.
  • the transmission unit 51 includes serializers 21F, 21R, and 21P, a transmission symbol generation unit 22, a transition detection unit 25, and an output unit 56.
  • the output unit 56 generates signals SIG1A, SIG1B, and SIG1C based on the symbol signals Tx1, Tx2, and Tx3, the delay control signals DLA, DLB, and DLC, the clock signal TxCK, and the signal Vdc.
  • FIG. 24 shows a configuration example of the output unit 56.
  • the output unit 56 includes a driver control unit 57, delay units 58A, 58B, and 58C, and drivers 59A, 59B, and 59C.
  • the driver control unit 57 generates three signals PUA, PMA, PDA, three signals PUB, PMB, PDB and three signals PUC, PMC, PDC based on the symbol signals Tx1, Tx2, Tx3 and the clock signal TxCK. To do.
  • FIG. 25 illustrates an operation example of the driver control unit 57.
  • the driver control unit 57 sets the three signals PUA, PMA, and PDA to “100”, and when the signal SIG1A is set to the low level voltage VL, When the signals PUA, PMA, and PDA are set to “001” and the signal SIG1A is set to the medium level voltage VM, the three signals PUA, PMA, and PDA are set to “010”. The same applies to the signal SIG1B and the signal SIG1C.
  • the driver control unit 57 supplies three signals PUA, PMA, and PDA to the delay unit 58A, supplies three signals PUB, PMB, and PDB to the delay unit 58B, and delays the three signals PUC, PMC, and PDC.
  • the unit 58C is supplied.
  • the driver control unit 57 receives the delay control signals DLA1, DLB1, and DLC1 based on the delay control signals DLA, DLB, DLC and the clock signal TxCK. Each has a function to generate.
  • the delay unit 58A generates the signals PUA1, PMA1, and PDA1 by delaying the three signals PUA, PMA, and PDA based on the delay control signal DLA1. Specifically, when the delay control signal DLA1 is “inactive”, the delay unit 58A delays the three signals PUA, PMA, and PDA by the delay amount DL1, thereby causing the signals PUA1, PMA1, and PDA1 to be delayed. Generate. Further, when the delay control signal DLA1 is “active”, the delay unit 58A delays the three signals PUA, PMA, PDA by a delay amount DL2 larger than the delay amount DL1, thereby causing the signals PUA1, PMA1, PDA1. Is supposed to generate.
  • the delay unit 58B generates the signals PUB1, PMB1, and PDB1 by delaying the three signals PUB, PMB, and PDB based on the delay control signal DLB1.
  • the delay unit 58C generates the signals PUC1, PMC1, and PDC1 by delaying the three signals PUC, PMC, and PDC based on the delay control signal DLC1.
  • the driver 59A generates a signal SIG1A based on the signals PUA1, PMA1, and PDA1.
  • the driver 59B generates a signal SIG1B based on the signals PUB1, PMB1, and PDB1.
  • the driver 59C generates a signal SIG1C based on the signals PUC1, PMC1, and PDC1.
  • FIG. 26 shows a configuration example of the drivers 59A, 59B, and 59C.
  • the driver 59A will be described as an example. The same applies to the drivers 59B and 59C.
  • the driver 59A includes M circuits UA (circuits UA1 to UAM), M circuits UB (circuits UB1 to UBM), M circuits DA (circuits DA1 to DAM), and M circuits DB (circuits). DB1 to DBM) and a transistor 95.
  • Each of the circuits UA1 to UAM, UB1 to UBM has a transistor 91 and a resistance element 92.
  • a signal PUA1 is supplied to the gate of the transistor 91
  • a voltage V1 is supplied to the drain
  • the source is connected to one end of the resistance element 92.
  • One end of the resistance element 92 is connected to the source of the transistor 91, and the other end is connected to the output terminal Tout1A.
  • the sum of the resistance value of the transistor 91 in the ON state and the resistance value of the resistance element 92 is “50 ⁇ 2 ⁇ M” [ ⁇ ] in this example.
  • Each of the circuits DA1 to DAM and DB1 to DBM includes a resistance element 93 and a transistor 94.
  • one end of the resistance element 93 is connected to the output terminal Tout1A, and the other end is connected to the drain of the transistor 94.
  • a signal PDA1 is supplied to the gate of the transistor 94, the drain is connected to the other end of the resistance element 93, and the source is grounded.
  • the sum of the resistance value of the resistance element 93 and the resistance value in the ON state of the transistor 94 is “50 ⁇ 2 ⁇ M” [ ⁇ ].
  • the transistor 95 is an N-channel MOS FET, the gate is supplied with the signal PMA1, the drain is connected to the output terminal Tout1A, and the source has a signal Vdc having a voltage corresponding to the intermediate level voltage VM. Is supplied.
  • the driver control unit 57 determines that the symbol “+ x” should be output when the symbol signals Tx1, Tx2, and Tx3 are “100”.
  • the three signals PUA, PMA and PDA are set to “100”
  • the three signals PUB, PMB and PDB are set to “001”
  • the three signals PUC, PMC and PDC are set to “010”. Therefore, the three signals PUA1, PMA1, and PDA1 are “100”, the three signals PUB1, PMB1, and PDB1 are “001”, and the three signals PUC, PMC, and PDC are “010”.
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned on.
  • the voltage of the signal SIG1A becomes the high level voltage VH
  • the output termination resistance (output impedance) of the driver 59A becomes about 50 [ ⁇ ].
  • the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned on.
  • the voltage of the signal SIG1B becomes the low level voltage VL
  • the output termination resistance (output impedance) of the driver 59B becomes about 50 [ ⁇ ].
  • the transistor 95 is turned on.
  • the voltage of the signal SIG1C becomes the middle level voltage VM.
  • the voltage generator 55 (FIG. 22) generates a signal Vdc having a voltage corresponding to the medium level voltage VM.
  • FIG. 27 shows a configuration example of the voltage generation unit 55.
  • the voltage generation unit 55 includes M circuits UC (circuits UC1 to UCM) and M circuits DC (circuits DC1 to DCM).
  • the circuit UC has the same configuration as the circuits UA and UB (FIG. 26) in the drivers 59A, 59B and 59C, and the circuit DC is the same as the circuits DA and DB in the drivers 59A, 59B and 59C (FIG. 26). It has the structure of.
  • the voltage V1 is supplied to the gate of the transistor 91 in the circuits UC1 to UCM and the gate of the transistor 94 in the circuits DC1 to DCM.
  • the transistors 91 in the circuits UC1 to UCM are turned on, and the transistors 94 in the circuits DC1 to DCM are turned on.
  • the total resistance value by the circuits UC1 to UCM is about 100 [ ⁇ ]
  • the total resistance value by the circuits DC1 to DCM is about 100 [ ⁇ ]. Therefore, in the voltage generation unit 55, a direct current IM flows from the power supply (voltage V1) toward the ground through the circuits UC1 to UCM and the circuits DC1 to DCM. In this way, the voltage generation unit 55 generates the signal Vdc having a voltage corresponding to the intermediate level voltage VM, and the output impedance of the voltage generation unit 55 is about 50 [ ⁇ ].
  • the reception device 60 includes reception units 61, 62, and 63 and a processing unit 64.
  • the receiving unit 61 receives signals SIG1A, SIG1B, and SIG1C, and generates transition signals RxF1, RxR1, RxP1, and a clock signal RxCK1 based on the signals SIG1A, SIG1B, and SIG1C.
  • the receiving unit 62 receives signals SIG2A, SIG2B, and SIG2C, and generates transition signals RxF2, RxR2, and RxP2 and a clock signal RxCK2 based on the signals SIG2A, SIG2B, and SIG2C.
  • the receiving unit 63 receives the signals SIG3A, SIG3B, and SIG3C, and generates transition signals RxF3, RxR3, RxP3 and a clock signal RxCK3 based on the signals SIG3A, SIG3B, and SIG3C.
  • the receiving units 61, 62, and 63 have, for example, the same configuration as the receiving unit 40 (FIG. 9) according to the first embodiment.
  • FIG. 28 illustrates an operation example of the transmission unit 51 and the reception unit 61 when the transmission unit 51 transmits the symbol “+ x”.
  • the circuit UC is indicated by a solid line because the transistor 91 is in an on state
  • the circuit DC is indicated by a solid line because the transistor 94 is in an on state.
  • the transistor 95 is indicated by a switch indicating its operating state.
  • the transistors 91 in the circuits UA1 to UAM and UB1 to UBM are turned on.
  • the voltage of the signal SIG1A becomes the high level voltage VH.
  • the transistors 94 in the circuits DA1 to DAM and DB1 to DBM are turned on.
  • the voltage of the signal SIG1B becomes the low level voltage VL.
  • the transistor 95 is turned on.
  • the voltage of the signal SIG1C becomes the middle level voltage VM.
  • the current Iin flows in the order of the input terminal TinA, the resistance element 41A, the resistance element 41B, and the input terminal TinB. Since the high level voltage VH is supplied to the positive input terminal of the amplifier 43A and the low level voltage VL is supplied to the negative input terminal, and the difference AB becomes positive (AB> 0), the amplifier 43A is “1”. "Is output as a signal SAB. Further, since the low level voltage VL is supplied to the positive input terminal of the amplifier 43B and the intermediate level voltage VM is supplied to the negative input terminal, and the difference BC becomes negative (BC ⁇ 0), the amplifier 43B is “0”. “Is output as the signal SBC. Further, the intermediate level voltage VM is supplied to the positive input terminal of the amplifier 43C and the high level voltage VH is supplied to the negative input terminal, and the difference CA becomes negative (CA ⁇ 0). "Is output as a signal SCA.
  • the processing unit 64 (FIG. 22) is based on the transition signals RxF1, RxR1, RxP1, the clock signal RxCK1, the transition signals RxF2, RxR2, RxP2, the clock signal RxCK2, the transition signals RxF3, RxR3, RxP3, and the clock signal RxCK3. A predetermined process is performed.
  • the delay units 58A, 58B, and 58C correspond to a specific example of “a plurality of delay units” in the present disclosure.
  • the drivers 59A, 59B, and 59C correspond to a specific example of “a plurality of drivers” in the present disclosure.
  • the transistor 91 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor 94 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transistor 95 corresponds to a specific example of “third transistor” in the present disclosure.
  • the signals PUA, PMA, and PDA correspond to a specific example of “first signal” in the present disclosure.
  • the signals PUB, PMB, and PDB correspond to a specific example of “second signal” in the present disclosure.
  • the signals PUC, PMC, and PDC correspond to a specific example of “third signal” in the present disclosure.
  • the signal SIG1A corresponds to a specific example of “first transmission signal” in the present disclosure.
  • the signal SIG1B corresponds to a specific example of “second transmission signal” in the present disclosure.
  • the signal SIG1C corresponds to a specific example of “third transmission signal” in the present disclosure.
  • the delay amounts in the delay units 58A, 58B, and 58C are adjusted so that the lengths of the clock periods PC are equal as in the communication system 1.
  • the voltage generation unit 55 of the transmission device 50 supplies the signal Vdc not only to the transmission unit 51 but also to the transmission units 52 and 53.
  • one voltage generation unit 55 is provided for the three transmission units 51, 52, and 53.
  • FIG. 29 illustrates an appearance of a smartphone 300 (multifunctional mobile phone) to which the communication system according to the above-described embodiment and the like is applied.
  • Various devices are mounted on the smartphone 300, and the communication system according to the above-described embodiment is applied to a communication system that exchanges data between these devices.
  • FIG. 30 illustrates a configuration example of the application processor 310 used for the smartphone 300.
  • the application processor 310 includes a CPU (Central Processing Unit) 311, a memory control unit 312, a power supply control unit 313, an external interface 314, a GPU (Graphics Processing Unit) 315, a media processing unit 316, and a display control unit 317. And an MIPI (Mobile Industry Processor Interface) interface 318.
  • the CPU 311, the memory control unit 312, the power supply control unit 313, the external interface 314, the GPU 315, the media processing unit 316, and the display control unit 317 are connected to the system bus 319, and data is mutually transmitted via the system bus 319. Can be exchanged.
  • the CPU 311 processes various information handled by the smartphone 300 according to a program.
  • the memory control unit 312 controls the memory 501 used when the CPU 311 performs information processing.
  • the power supply control unit 313 controls the power supply of the smartphone 300.
  • the external interface 314 is an interface for communicating with an external device, and is connected to the wireless communication unit 502 and the image sensor 410 in this example.
  • the wireless communication unit 502 wirelessly communicates with a mobile phone base station, and includes, for example, a baseband unit, an RF (Radio Frequency) front end unit, and the like.
  • the image sensor 410 acquires an image and includes, for example, a CMOS sensor.
  • the GPU 315 performs image processing.
  • the media processing unit 316 processes information such as voice, characters, and graphics.
  • the display control unit 317 controls the display 504 via the MIPI interface 318.
  • the MIPI interface 318 transmits an image signal to the display 504.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • the MIPI interface 318 is operated based on a reference clock supplied from an oscillation circuit 330 including a crystal resonator, for example.
  • the communication system between the MIPI interface 318 and the display 504 for example, the communication system of the above-described embodiment or the like is applied.
  • FIG. 31 illustrates a configuration example of the image sensor 410.
  • the image sensor 410 includes a sensor unit 411, an ISP (Image Signal Processor) 412, a JPEG (Joint Photographic Experts Group) encoder 413, a CPU 414, a RAM (Random Access Memory) 415, and a ROM (Read Only Memory) 416.
  • Each of these blocks is connected to the system bus 420 in this example, and can exchange data with each other via the system bus 420.
  • the sensor unit 411 acquires an image and is configured by, for example, a CMOS sensor.
  • the ISP 412 performs predetermined processing on the image acquired by the sensor unit 411.
  • the JPEG encoder 413 encodes an image processed by the ISP 412 to generate a JPEG format image.
  • the CPU 414 controls each block of the image sensor 410 according to a program.
  • the RAM 415 is a memory used when the CPU 414 performs information processing.
  • the ROM 416 stores programs executed by the CPU 414, setting values obtained by calibration, and the like.
  • the power supply control unit 417 controls the power supply of the image sensor 410.
  • the I 2 C interface 418 receives a control signal from the application processor 310.
  • the image sensor 410 receives a clock signal in addition to a control signal from the application processor 310. Specifically, the image sensor 410 is configured to operate based on clock signals having various frequencies.
  • the MIPI interface 419 transmits an image signal to the application processor 310.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • the MIPI interface 419 operates based on a reference clock supplied from an oscillation circuit 430 including a crystal resonator, for example.
  • the communication system between the MIPI interface 419 and the application processor 310 for example, the communication system of the above-described embodiment or the like is applied.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be any type of movement such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot, a construction machine, and an agricultural machine (tractor).
  • FIG. 32 is a block diagram illustrating a schematic configuration example of a vehicle control system 7000 that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 7000 includes a plurality of electronic control units connected via a communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, a vehicle exterior information detection unit 7400, a vehicle interior information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 for connecting the plurality of control units conforms to an arbitrary standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used for various calculations, and a drive circuit that drives various devices to be controlled. Is provided.
  • Each control unit includes a network I / F for communicating with other control units via a communication network 7010, and is connected to devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I / F for performing communication is provided. In FIG.
  • control unit 7600 As the functional configuration of the integrated control unit 7600, a microcomputer 7610, a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, an audio image output unit 7670, An in-vehicle network I / F 7680 and a storage unit 7690 are illustrated.
  • other control units include a microcomputer, a communication I / F, a storage unit, and the like.
  • the drive system control unit 7100 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection unit 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the rotational movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an operation amount of an accelerator pedal, an operation amount of a brake pedal, and steering of a steering wheel. At least one of sensors for detecting an angle, an engine speed, a rotational speed of a wheel, or the like is included.
  • the drive system control unit 7100 performs arithmetic processing using a signal input from the vehicle state detection unit 7110, and controls an internal combustion engine, a drive motor, an electric power steering device, a brake device, or the like.
  • the body system control unit 7200 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 7200 can be input with radio waves or various switch signals transmitted from a portable device that substitutes for a key.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310 that is a power supply source of the drive motor according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including the secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the outside information detection unit 7400 detects information outside the vehicle on which the vehicle control system 7000 is mounted.
  • the outside information detection unit 7400 is connected to at least one of the imaging unit 7410 and the outside information detection unit 7420.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the outside information detection unit 7420 detects, for example, current weather or an environmental sensor for detecting weather, or other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects sunlight intensity, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection andRanging) device.
  • the imaging unit 7410 and the outside information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 33 shows an example of installation positions of the imaging unit 7410 and the vehicle outside information detection unit 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided at, for example, at least one of the front nose, the side mirror, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior of the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirror mainly acquire an image of the side of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 7900.
  • the imaging unit 7918 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or
  • FIG. 33 shows an example of shooting ranges of the respective imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d The imaging range of the imaging part 7916 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, an overhead image when the vehicle 7900 is viewed from above is obtained.
  • the vehicle outside information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners of the vehicle 7900 and the upper part of the windshield in the vehicle interior may be, for example, an ultrasonic sensor or a radar device.
  • the vehicle outside information detection units 7920, 7926, and 7930 provided on the front nose, the rear bumper, the back door, and the windshield in the vehicle interior of the vehicle 7900 may be, for example, LIDAR devices.
  • These outside information detection units 7920 to 7930 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image outside the vehicle and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection unit 7420 connected thereto. When the vehicle exterior information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device, the vehicle exterior information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, or the like, and receives received reflected wave information.
  • the outside information detection unit 7400 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, or the like based on the received information.
  • the vehicle outside information detection unit 7400 may calculate a distance to an object outside the vehicle based on the received information.
  • the outside information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing a person, a car, an obstacle, a sign, a character on a road surface, or the like based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and combines the image data captured by the different imaging units 7410 to generate an overhead image or a panoramic image. Also good.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the vehicle interior information detection unit 7500 detects vehicle interior information.
  • a driver state detection unit 7510 that detects the driver's state is connected to the in-vehicle information detection unit 7500.
  • Driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects biometric information of the driver, a microphone that collects sound in the passenger compartment, and the like.
  • the biometric sensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of an occupant sitting on the seat or a driver holding the steering wheel.
  • the vehicle interior information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determines whether the driver is asleep. May be.
  • the vehicle interior information detection unit 7500 may perform a process such as a noise canceling process on the collected audio signal.
  • the integrated control unit 7600 controls the overall operation in the vehicle control system 7000 according to various programs.
  • An input unit 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by a device that can be input by a passenger, such as a touch panel, a button, a microphone, a switch, or a lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an external connection device such as a mobile phone or a PDA (Personal Digital Assistant) that supports the operation of the vehicle control system 7000. May be.
  • the input unit 7800 may be, for example, a camera.
  • the passenger can input information using a gesture.
  • data obtained by detecting the movement of the wearable device worn by the passenger may be input.
  • the input unit 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input unit 7800 and outputs the input signal to the integrated control unit 7600.
  • a passenger or the like operates the input unit 7800 to input various data or instruct a processing operation to the vehicle control system 7000.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like.
  • the storage unit 7690 may be realized by a magnetic storage device such as an HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • General-purpose communication I / F 7620 is a general-purpose communication I / F that mediates communication with various devices existing in the external environment 7750.
  • General-purpose communication I / F7620 is a cellular communication protocol such as GSM (Global System of Mobile communications), WiMAX, LTE (Long Term Evolution) or LTE-A (LTE-Advanced), or wireless LAN (Wi-Fi (registered trademark)). Other wireless communication protocols such as Bluetooth (registered trademark) may also be implemented.
  • the general-purpose communication I / F 7620 is connected to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via, for example, a base station or an access point.
  • the general-purpose communication I / F 7620 uses, for example, a P2P (Peer To Peer) technology, a terminal (for example, a driver, a pedestrian or a store terminal, or an MTC (Machine Type Communication) terminal) You may connect with.
  • P2P Peer To Peer
  • a terminal for example, a driver, a pedestrian or a store terminal
  • MTC Machine Type Communication
  • the dedicated communication I / F 7630 is a communication I / F that supports a communication protocol formulated for use in vehicles.
  • the dedicated communication I / F 7630 is a standard protocol such as WAVE (Wireless Access in Vehicle Environment) (DSAVE), DSRC (Dedicated Short Range Communications), or cellular communication protocol, which is a combination of the lower layer IEEE 802.11p and the upper layer IEEE 1609. May be implemented.
  • the dedicated communication I / F 7630 typically includes vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian (Vehicle to Pedestrian). ) Perform V2X communication, which is a concept that includes one or more of the communications.
  • the positioning unit 7640 receives, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), performs positioning, and performs latitude, longitude, and altitude of the vehicle.
  • the position information including is generated.
  • the positioning unit 7640 may specify the current position by exchanging signals with the wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smartphone having a positioning function.
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a radio station installed on the road, and acquires information such as the current position, traffic jam, closed road, or required time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I / F 7630 described above.
  • the in-vehicle device I / F 7660 is a communication interface that mediates the connection between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I / F 7660 may establish a wireless connection using a wireless communication protocol such as a wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I / F 7660 is connected to a USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile) via a connection terminal (and a cable if necessary).
  • Wired connection such as High-definition (Link) may be established.
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or a wearable device that a passenger has, or an information device that is carried into or attached to the vehicle.
  • In-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination.
  • In-vehicle device I / F 7660 exchanges control signals or data signals with these in-vehicle devices 7760.
  • the in-vehicle network I / F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I / F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 is connected via at least one of a general-purpose communication I / F 7620, a dedicated communication I / F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I / F 7660, and an in-vehicle network I / F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the acquired information. For example, the microcomputer 7610 calculates a control target value of the driving force generation device, the steering mechanism, or the braking device based on the acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Also good.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintaining traveling, vehicle collision warning, or vehicle lane departure warning. You may perform the cooperative control for the purpose. Further, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, or the like based on the acquired information on the surroundings of the vehicle, so that the microcomputer 7610 automatically travels independently of the driver's operation. You may perform the cooperative control for the purpose of driving.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 is information acquired via at least one of the general-purpose communication I / F 7620, the dedicated communication I / F 7630, the positioning unit 7640, the beacon receiving unit 7650, the in-vehicle device I / F 7660, and the in-vehicle network I / F 7680.
  • the three-dimensional distance information between the vehicle and the surrounding structure or an object such as a person may be generated based on the above and local map information including the peripheral information of the current position of the vehicle may be created.
  • the microcomputer 7610 may generate a warning signal by predicting a danger such as a collision of a vehicle, approach of a pedestrian or the like or an approach to a closed road based on the acquired information.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio image output unit 7670 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 7710, a display unit 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include at least one of an on-board display and a head-up display, for example.
  • the display portion 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices such as headphones, wearable devices such as glasses-type displays worn by passengers, projectors, and lamps.
  • the display device can display the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually. Further, when the output device is an audio output device, the audio output device converts an audio signal made up of reproduced audio data or acoustic data into an analog signal and outputs it aurally.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be configured by a plurality of control units.
  • the vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions of any of the control units may be given to other control units. That is, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • a sensor or device connected to one of the control units may be connected to another control unit, and a plurality of control units may transmit / receive detection information to / from each other via the communication network 7010. .
  • the communication system 1 can be applied to the communication system between blocks in the application example shown in FIG.
  • the present technology can be applied to a communication system between the imaging unit 7410 (imaging units 7910, 7912, 7914, 7916, 7918 and the vehicle exterior information detection unit 7400.
  • the vehicle In the control system 7000 for example, since communication quality can be improved, a high-quality image can be supplied to the vehicle exterior information detection unit 7400. As a result, the vehicle control system 7000 can grasp the vehicle exterior information more accurately. be able to.
  • the present technology is applied to a communication system that performs communication using signals having three voltage levels.
  • the present technology is not limited to this, and instead, for example, 4 You may apply to the communication system which communicates using the signal which has two or more voltage levels.
  • the transmission device can be configured to transmit four signals SIG1, SIG2, SIG3, and SIG4 to the reception device. Each of these signals SIG1, SIG2, SIG3, SIG4 transitions between four voltage levels. These signals SIG1, SIG2, SIG3, and SIG4 are set to different voltage levels.
  • a plurality of drivers that are provided corresponding to the plurality of delay units, and that set the voltages at the corresponding output terminals to different voltages based on signals delayed by the corresponding delay units of the plurality of delay units.
  • a driver unit that transmits a data signal indicating a sequence of symbols using the plurality of drivers;
  • a control unit configured to set each of the delay amounts of the plurality of delay units based on symbol transitions in the symbol sequence.
  • the plurality of delay units include a first delay unit, a second delay unit, and a third delay unit
  • the plurality of drivers are: The voltage at the first output terminal is selectively set to any one of a first voltage, a second voltage, and a third voltage between the first voltage and the second voltage. 1 driver, A second driver that selectively sets a voltage at a second output terminal to any one of the first voltage, the second voltage, and the third voltage; A third driver that selectively sets a voltage at a third output terminal to any one of the first voltage, the second voltage, and the third voltage;
  • the transmission device according to (1), wherein voltages at the first output terminal, the second output terminal, and the third output terminal are different from each other.
  • the control unit In the first symbol transition in which the voltage at the first output terminal, the voltage at the second output terminal, and the voltage at the third output terminal change together, the control unit The delay amount of any one of the one delay unit, the second delay unit, and the third delay unit is set larger than the delay amount of a delay unit other than the one delay unit (2) The transmission apparatus described in. (4) Among the plurality of first symbol transitions, in a second symbol transition in which a voltage at the first output terminal changes from the third voltage to the first voltage or the second voltage, The transmission apparatus according to (3), wherein the delay amount in the first delay unit is made larger than the delay amount in the second delay unit and the delay amount in the third delay unit.
  • the control unit sets the delay amount of the first delay unit in the second symbol transition to the delay of the first delay unit in a third symbol transition other than the second symbol transition.
  • the transmitting device according to (4), wherein the transmitting device is larger than the amount.
  • (6) a signal generator that generates a symbol signal based on a transition signal indicating the transition of the symbol;
  • the first delay unit delays a first signal corresponding to the symbol signal,
  • the second delay unit delays a second signal corresponding to the symbol signal,
  • the third delay unit delays a third signal corresponding to the symbol signal,
  • the control unit sets the delay amount of each of the plurality of delay units by detecting a transition of the symbol based on the transition signal.
  • the transmission according to any one of (2) to (5), apparatus.
  • the first delay unit delays the first signal including the first sub signal and the second sub signal
  • the first driver is: A first transistor provided on a path from a first power supply to the first output terminal and turned on and off based on the first sub-signal; A second transistor provided on a path from a second power supply to the first output terminal and turned on / off based on the second sub-signal.
  • the first delay unit delays a first signal including a first sub signal, a second sub signal, and a third sub signal
  • the first driver is: A first transistor provided on a path from a first power supply to the first output terminal and turned on and off based on the first sub-signal; A second transistor provided on a path from a second power source to the first output terminal and turned on and off based on the second sub-signal; A third transistor provided on a path from the voltage generation unit to the first output terminal and turned on and off based on the third sub-signal.
  • each of the delay amounts of the plurality of delay units is set, For the plurality of drivers provided corresponding to the plurality of delay units, the voltages at the corresponding output terminals are different from each other based on the signals delayed by the corresponding delay unit among the plurality of delay units.
  • Set the transmission method (10) a transmission device and a reception device;
  • the transmitter is A plurality of delay units capable of changing the delay amount;
  • a plurality of drivers that are provided corresponding to the plurality of delay units, and that set the voltages at the corresponding output terminals to different voltages based on signals delayed by the corresponding delay units of the plurality of delay units.
  • a driver unit that transmits a data signal indicating a sequence of symbols using the plurality of drivers;
  • a control unit configured to set each of the delay amounts of the plurality of delay units based on a symbol transition in the symbol sequence.
  • the plurality of delay units include a first delay unit, a second delay unit, and a third delay unit
  • the plurality of drivers are: The voltage at the first output terminal is selectively set to any one of the first voltage, the second voltage, and the third voltage between the first voltage and the second voltage.
  • a first driver for generating a first transmission signal by: A second that generates a second transmission signal by selectively setting a voltage at a second output terminal to any one of the first voltage, the second voltage, and the third voltage.
  • the receiving device is: A first amplifier that generates a first differential signal by amplifying a difference between the first transmission signal and the second transmission signal; A second amplifier that generates a second differential signal by amplifying a difference between the second transmission signal and the third transmission signal; A third amplifier that generates a third differential signal by amplifying a difference between the third transmission signal and the first transmission signal;
  • the clock generation unit may generate a clock pulse based on a first transition signal among the first difference signal, the second difference signal, and the third difference signal when the symbol transitions.

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Abstract

本開示の送信装置は、遅延量を変更可能な複数の遅延部と、複数の遅延部に対応して設けられ、複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有し、複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するドライバ部と、シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定する制御部とを備える。

Description

送信装置、送信方法、および通信システム
　本開示は、信号を送信する送信装置、そのような送信装置において用いられる送信方法、および、そのような送信装置を備えた通信システムに関する。
　近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
　高速インタフェースにおける通信性能の向上を図るため、様々な技術が開示されている。例えば、特許文献１，２には、３本の伝送路を用いて３つの差動信号を伝送する通信システムが開示されている。
特開平０６－２６１０９２号公報 米国特許第８０６４５３５号明細書
　ところで、高速インタフェースでは、しばしば、受信装置において、受信したデータ信号に基づいてクロック信号が生成される。このクロック信号は、ジッタが少ないことが望まれる。
　受信装置において生成されるクロック信号のジッタを低減することができる送信装置、送信方法、および通信システムを提供することが望ましい。
　本開示の一実施の形態における送信装置は、複数の遅延部と、ドライバ部と、制御部とを備えている。複数の遅延部は、遅延量を変更可能なものである。ドライバ部は、複数の遅延部に対応して設けられ、複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有するものである。このドライバ部は、複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するものである。制御部は、シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定するものである。
　本開示の一実施の形態における送信方法は、シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定し、複数の遅延部に対応して設けられた複数のドライバに対して、複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定させるものである。
　本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、複数の遅延部と、ドライバ部と、制御部とを有している。複数の遅延部は、遅延量を変更可能なものである。ドライバ部は、複数の遅延部に対応して設けられ、複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有するものである。このドライバ部は、複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するものである。制御部は、シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定するものである。
　本開示の一実施の形態における送信装置、送信方法、および通信システムでは、複数のドライバにより、対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧が互いに異なる電圧に設定される。各遅延部の遅延量は、シンボルの遷移に基づいて設定される。
　本開示の一実施の形態における送信装置、送信方法、および通信システムによれば、シンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定するようにしたので、受信装置において生成されるクロック信号のジッタを低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の第１の実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示した通信システムが送受信する信号の電圧を表す説明図である。 図１に示した通信システムが送受信するシンボルの遷移を表す説明図である。 図１に示した送信部の一構成例を表すブロック図である。 図４に示した遷移検出部の一動作例を表す表である。 図４に示した出力部の一動作例を表す表である。 図４に示した出力部の一構成例を表すブロック図である。 図７に示したドライバの一構成例を表す回路図である。 図１に示した受信部の一構成例を表すブロック図である。 図１に示した送信部および受信部の一動作例を表す説明図である。 図９に示した受信部の受信動作の一例を表すタイミング波形図である。 通信システムの一特性例を模式的に表す説明図である。 通信システムの一特性例を模式的に表す他の説明図である。 通信システムの一特性例を模式的に表す他の説明図である。 通信システムの一特性例を模式的に表す他の説明図である。 図１に示した通信システムの一動作例を表すタイミング波形図である。 図１に示した通信システムの一動作例を表す他のタイミング波形図である。 図１に示した通信システムの一動作例を表す他のタイミング波形図である。 図１に示した通信システムの一動作例を表す他のタイミング波形図である。 図１に示した通信システムの一動作例を表す他のタイミング波形図である。 図９に示した受信部の受信動作の他の例を表すタイミング波形図である。 図１に示した通信システムの一特性例を表すアイダイアグラムである。 図１に示した通信システムにおけるジッタ特性の一例を表す説明図である。 図１に示した通信システムの他の特性例を表すアイダイアグラムである。 図１に示した通信システムにおけるジッタ特性の他の例を表す説明図である。 変形例に係る出力部の一動作例を表す表である。 変形例に係る送信部および受信部の一動作例を表す説明図である。 他の変形例に係る遷移検出部の一動作例を表す表である。 他の変形例に係る通信システムの一動作例を表すタイミング波形図である。 他の変形例に係る通信システムの一動作例を表す他のタイミング波形図である。 他の変形例に係る通信システムの一動作例を表す他のタイミング波形図である。 他の変形例に係る通信システムの一動作例を表す他のタイミング波形図である。 他の変形例に係る通信システムの一動作例を表す他のタイミング波形図である。 第２の実施の形態に係る通信システムの一構成例を表すブロック図である。 図２２に示した送信部の一構成例を表すブロック図である。 図２３に示した出力部の一構成例を表すブロック図である。 図２３に示した出力部の一動作例を表す表である。 図２４に示したドライバの一構成例を表す回路図である。 図２２に示した電圧生成部の一構成例を表す回路図である。 図２２に示した送信部および受信部の一動作例を表す説明図である。 一実施の形態に係る通信システムが適用されたスマートフォンの外観構成を表す斜視図である。 一実施の形態に係る通信システムが適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用されたイメージセンサの一構成例を表すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例および応用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る通信システム（通信システム１）の一構成例を表すものである。通信システム１は、３つの電圧レベルを有する信号を用いて通信を行うものである。なお、本開示の実施の形態に係る送信方法は、本実施の形態により具現化されるので、併せて説明する。
　通信システム１は、送信装置１０と、伝送路１１０と、受信装置３０とを備えている。送信装置１０は、３つの出力端子ＴoutＡ，ＴoutＢ，ＴoutＣを有し、伝送路１１０は、線路１１０Ａ，１１０Ｂ，１１０Ｃを有し、受信装置３０は、３つの入力端子ＴinＡ，ＴinＢ，ＴinＣを有している。そして、送信装置１０の出力端子ＴoutＡおよび受信装置３０の入力端子ＴinＡは、線路１１０Ａを介して互いに接続され、送信装置１０の出力端子ＴoutＢおよび受信装置３０の入力端子ＴinＢは、線路１１０Ｂを介して互いに接続され、送信装置１０の出力端子ＴoutＣおよび受信装置３０の入力端子ＴinＣは、線路１１０Ｃを介して互いに接続されている。線路１１０Ａ～１１０Ｃの特性インピーダンスは、この例では約５０［Ω］である。
　送信装置１０は、出力端子ＴoutＡから信号ＳＩＧＡを出力し、出力端子ＴoutＢから信号ＳＩＧＢを出力し、出力端子ＴoutＣから信号ＳＩＧＣを出力する。そして、受信装置３０は、入力端子ＴinＡを介して信号ＳＩＧＡを受信し、入力端子ＴinＢを介して信号ＳＩＧＢを受信し、入力端子ＴinＣを介して信号ＳＩＧＣを受信する。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）の間で遷移するものである。
　図２は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧状態を表すものである。送信装置１０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“－ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。シンボル“－ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“－ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。
　伝送路１１０は、このような信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、シンボルのシーケンスを伝える。すなわち、３つの線路１１０Ａ，１１０Ｂ，１１０Ｃは、シンボルのシーケンスを伝える１つのレーンとして機能するようになっている。
（送信装置１０）
　送信装置１０は、図１に示したように、クロック生成部１１と、処理部１２と、送信部２０とを有している。
　クロック生成部１１は、クロック信号ＴｘＣＫを生成するものである。クロック信号ＴｘＣＫの周波数は、例えば３．５［ＧＨｚ］である。なお、これに限定されるものではなく、例えば、送信装置１０における回路を、いわゆるハーフレートアーキテクチャを用いて構成した場合には、クロック信号ＴｘＣＫの周波数を１．７５［ＧＨｚ］にすることができる。クロック生成部１１は、例えばＰＬＬ（Phase Locked Loop）を用いて構成され、例えば送信装置１０の外部から供給されるリファレンスクロック（図示せず）に基づいてクロック信号ＴｘＣＫを生成する。そして、クロック生成部１１は、このクロック信号ＴｘＣＫを、処理部１２および送信部２０に供給するようになっている。
　処理部１２は、所定の処理を行うことにより、遷移信号ＴｘＦ０～ＴｘＦ６，ＴｘＲ０～ＴｘＲ６，ＴｘＰ０～ＴｘＰ６を生成するものである。ここで、１組の遷移信号ＴｘＦ０，ＴｘＲ０，ＴｘＰ０は、送信装置１０が送信するシンボルのシーケンスにおけるシンボルの遷移を示すものである。同様に、１組の遷移信号ＴｘＦ１，ＴｘＲ１，ＴｘＰ１はシンボルの遷移を示し、１組の遷移信号ＴｘＦ２，ＴｘＲ２，ＴｘＰ２はシンボルの遷移を示し、１組の遷移信号ＴｘＦ３，ＴｘＲ３，ＴｘＰ３はシンボルの遷移を示し、１組の遷移信号ＴｘＦ４，ＴｘＲ４，ＴｘＰ４はシンボルの遷移を示し、１組の遷移信号ＴｘＦ５，ＴｘＲ５，ＴｘＰ５はシンボルの遷移を示し、１組の遷移信号ＴｘＦ６，ＴｘＲ６，ＴｘＰ６はシンボルの遷移を示すものである。すなわち、処理部１２は、７組の遷移信号を生成するものである。以下、７組の遷移信号のうちの任意の一組を表すものとして遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰを適宜用いる。
　図３は、遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰとシンボルの遷移との関係を表すものである。各遷移に付した３桁の数値は、遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰの値をこの順で示したものである。
　遷移信号ＴｘＦ（Flip）は、“＋ｘ”と“－ｘ”との間でシンボルを遷移させ、“＋ｙ”と“－ｙ”との間でシンボルを遷移させ、“＋ｚ”と“－ｚ”との間でシンボルを遷移させるものである。具体的には、遷移信号ＴｘＦが“１”である場合には、シンボルの極性を変更するように（例えば“＋ｘ”から“－ｘ”へ）遷移し、遷移信号ＴｘＦが“０”である場合には、このような遷移を行わないようになっている。
　遷移信号ＴｘＲ（Rotation），ＴｘＰ（Polarity）は、遷移信号ＴｘＦが“０”である場合において、“＋ｘ”と“－ｘ”以外との間、“＋ｙ”と“－ｙ”以外との間、“＋ｚ”と“－ｚ”以外との間でシンボルを遷移させるものである。具体的には、遷移信号ＴｘＲ，ＴｘＰが“１”，“０”である場合には、シンボルの極性を保ったまま、図３において右回りに（例えば“＋ｘ”から“＋ｙ”へ）遷移し、遷移信号ＴｘＲ，ＴｘＰが“１”，“１”である場合には、シンボルの極性を変更するとともに、図３において右回りに（例えば“＋ｘ”から“－ｙ”へ）遷移する。また、遷移信号ＴｘＲ，ＴｘＰが“０”，“０”である場合には、シンボルの極性を保ったまま、図３において左回りに（例えば“＋ｘ”から“＋ｚ”へ）遷移し、遷移信号ＴｘＲ，ＴｘＰが“０”，“１”である場合には、シンボルの極性を変更するとともに、図３において左回りに（例えば“＋ｘ”から“－ｚ”へ）遷移する。
　処理部１２は、このような遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰを７組生成する。そして、処理部１２は、この７組の遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰ（遷移信号ＴｘＦ０～ＴｘＦ６，ＴｘＲ０～ＴｘＲ６，ＴｘＰ０～ＴｘＰ６）を送信部２０に供給するようになっている。
　送信部２０は、遷移信号ＴｘＦ０～ＴｘＦ６，ＴｘＲ０～ＴｘＲ６，ＴｘＰ０～ＴｘＰ６に基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成するものである。
　図４は、送信部２０の一構成例を表すものである。送信部２０は、シリアライザ２１Ｆ，２１Ｒ，２１Ｐと、送信シンボル生成部２２と、遷移検出部２５と、出力部２６とを有している。
　シリアライザ２１Ｆは、遷移信号ＴｘＦ０～ＴｘＦ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＦ０～ＴｘＦ６をこの順にシリアライズして、遷移信号ＴｘＦ９を生成するものである。シリアライザ２１Ｒは、遷移信号ＴｘＲ０～ＴｘＲ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＲ０～ＴｘＲ６をこの順にシリアライズして、遷移信号ＴｘＲ９を生成するものである。シリアライザ２１Ｐは、遷移信号ＴｘＰ０～ＴｘＰ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＰ０～ＴｘＰ６をこの順にシリアライズして、遷移信号ＴｘＰ９を生成するものである。
　送信シンボル生成部２２は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびクロック信号ＴｘＣＫに基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成するものである。送信シンボル生成部２２は、信号生成部２３と、フリップフロップ２４とを有している。
　信号生成部２３は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成するものである。具体的には、信号生成部２３は、シンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボル（遷移前のシンボルＤＳ）と、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９とに基づいて、図３に示したように遷移後のシンボルＮＳを求め、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３として出力するようになっている。
　フリップフロップ２４は、クロック信号ＴｘＣＫに基づいてシンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３をサンプリングして、そのサンプリング結果をシンボル信号Ｄ１，Ｄ２，Ｄ３としてそれぞれ出力するものである。
　図５は、送信シンボル生成部２２の一動作例を表すものである。この図５は、シンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳと遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９とに基づいて生成されるシンボルＮＳを示している。シンボルＤＳが“＋ｘ”である場合を例に挙げて説明する。遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルＮＳは“＋ｚ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルＮＳは“－ｚ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルＮＳは“＋ｙ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルＮＳは“－ｙ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ＸＸ”である場合には、シンボルＮＳは“－ｘ”である。ここで、“Ｘ”は、“１”，“０”のどちらであってもよいことを示している。シンボルＤＳが“－ｘ”である場合、“＋ｙ”である場合、“－ｙ”である場合、“＋ｚ”である場合、“－ｚ”である場合についても同様である。
　このようにして、送信シンボル生成部２２は、遷移前のシンボルＤＳと、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９に基づいて、遷移後のシンボルＮＳを求める。そして、送信シンボル生成部２２は、遷移後のシンボルＮＳを、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３として出力するようになっている。
　遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣを生成するものである。具体的には、遷移検出部２５は、図５において実線で囲んだＷＡで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｙ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｙ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｙ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｙ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＡを“アクティブ”にするとともに、遅延制御信号ＤＬＢ，ＤＬＣを“非アクティブ”にする。また、遷移検出部２５は、図５において破線で囲んだＷＢで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｚ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｚ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｚ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｚ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＢを“アクティブ”にするとともに、遅延制御信号ＤＬＡ，ＤＬＣを“非アクティブ”にする。また、遷移検出部２５は、図５において一点鎖線で囲んだＷＣで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｘ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｘ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｘ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＣを“アクティブ”にするとともに、遅延制御信号ＤＬＡ，ＤＬＢを“非アクティブ”にする。また、遷移検出部２５は、それ以外の場合には、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣをともに“非アクティブ”にするようになっている。
　出力部２６は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ、およびクロック信号ＴｘＣＫに基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成するものである。
　図６は、出力部２６の一動作例を表すものである。出力部２６は、例えば、シンボルＮＳが“＋ｘ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１００”）である場合には、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。また、例えば、シンボルＮＳが“－ｘ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“０１１”）である場合には、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。また、例えば、シンボルＮＳが“＋ｙ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“０１０”）である場合には、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。また、例えば、シンボルＮＳが“－ｙ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１０１”）である場合には、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。また、例えば、シンボルＮＳが“＋ｚ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“００１”）である場合には、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。また、例えば、シンボルＮＳが“－ｚ”（シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１１０”）である場合には、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。
　図７は、出力部２６の一構成例を表すものである。出力部２６は、ドライバ制御部２７と、遅延部２８Ａ，２８Ｂ，２８Ｃと、ドライバ２９Ａ，２９Ｂ，２９Ｃとを有している。
　ドライバ制御部２７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢ、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢ、および４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを生成するものである。具体的には、ドライバ制御部２７は、図６に示したように、例えば、信号ＳＩＧＡを高レベル電圧ＶＨにする場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“１１００”にし、信号ＳＩＧＡを低レベル電圧ＶＬにする場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“００１１”にし、信号ＳＩＧＡを中レベル電圧ＶＭにする場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“１０１０”にする。信号ＳＩＧＢおよび信号ＳＩＧＣについても同様である。そして、ドライバ制御部２７は、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延部２８Ａに供給し、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを遅延部２８Ｂに供給し、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを遅延部２８Ｃに供給するようになっている。
　また、ドライバ制御部２７は、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣおよびクロック信号ＴｘＣＫに基づいて、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１をそれぞれ生成する機能をも有している。具体的には、ドライバ制御部２７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３に基づいて４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢと、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢと、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢとを生成する際の遅延時間に対応する時間だけ、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣを遅延させることにより、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１をそれぞれ生成するようになっている。
　遅延部２８Ａは、遅延制御信号ＤＬＡ１に基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１をそれぞれ生成するものである。具体的には、遅延部２８Ａは、遅延制御信号ＤＬＡ１が“非アクティブ”である場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延量ＤＬ１だけ遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１を生成する。また、遅延部２８Ａは、遅延制御信号ＤＬＡ１が“アクティブ”である場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延量ＤＬ１より大きい遅延量ＤＬ２だけ遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１を生成するようになっている。
　同様に、遅延部２８Ｂは、遅延制御信号ＤＬＢ１に基づいて、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを遅延させることにより、信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１をそれぞれ生成するものである。また、遅延部２８Ｃは、遅延制御信号ＤＬＣ１に基づいて、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを遅延させることにより、信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１をそれぞれ生成するものである。
　ドライバ２９Ａは、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１に基づいて、信号ＳＩＧＡを生成するものである。ドライバ２９Ｂは、信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１に基づいて、信号ＳＩＧＢを生成するものである。ドライバ２９Ｃは、信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１に基づいて、信号ＳＩＧＣを生成するものである。
　図８は、ドライバ２９Ａ，２９Ｂ，２９Ｃの一構成例を表すものである。以下に、ドライバ２９Ａを例に挙げて説明する。なお、ドライバ２９Ｂ，２９Ｃについても同様である。ドライバ２９Ａは、Ｍ個の回路ＵＡ（回路ＵＡ１～ＵＡＭ）と、Ｍ個の回路ＵＢ（回路ＵＢ１～ＵＢＭ）と、Ｍ個の回路ＤＡ（回路ＤＡ１～ＤＡＭ）と、Ｍ個の回路ＤＢ（回路ＤＢ１～ＤＢＭ）とを有している。
　回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭのそれぞれは、トランジスタ９１と、抵抗素子９２とを有している。トランジスタ９１は、この例では、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。回路ＵＡ１～ＵＡＭのそれぞれにおいて、トランジスタ９１のゲートには信号ＰＵＡＡ１が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子９２の一端に接続されている。回路ＵＢ１～ＵＢＭのそれぞれにおいて、トランジスタ９１のゲートには信号ＰＵＡＢ１が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子９２の一端に接続されている。回路ＵＡ１～ＵＡＭおよび回路ＵＢ１～ＵＢＭのそれぞれにおいて、抵抗素子９２の一端はトランジスタ９１のソースに接続され、他端は出力端子ＴoutＡに接続されている。トランジスタ９１のオン状態における抵抗値と、抵抗素子９２の抵抗値との和は、この例では“５０×２×Ｍ”［Ω］である。
　回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭのそれぞれは、抵抗素子９３と、トランジスタ９４とを有している。トランジスタ９４は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭのそれぞれにおいて、抵抗素子９３の一端は出力端子ＴoutＡに接続され、他端はトランジスタ９４のドレインに接続されている。回路ＤＡ１～ＤＡＭのそれぞれにおいて、トランジスタ９４のゲートには信号ＰＤＡＡ１が供給され、ドレインは抵抗素子９３の他端に接続され、ソースは接地されている。回路ＤＢ１～ＤＢＭのそれぞれにおいて、トランジスタ９４のゲートには信号ＰＤＡＢ１が供給され、ドレインは抵抗素子９３の他端に接続され、ソースは接地されている。抵抗素子９３の抵抗値と、トランジスタ９４のオン状態における抵抗値との和は、この例では“５０×２×Ｍ”［Ω］である。
　この構成により、出力部２６は、出力端子ＴoutＡ，ＴoutＢ，ＴoutＣにおける電圧を、３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）のうちの互いに異なる電圧レベルに、それぞれ設定する。
　具体的には、ドライバ制御部２７は、図６に示したように、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１００”である場合には、シンボル“＋ｘ”を出力すべきと判断し、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“１１００”にし、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを“００１１”にし、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを“１０１０”にする。よって、４つの信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１は“１１００”になり、４つの信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１は“００１１”になり、４つの信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１は“１０１０”になる。
　これにより、ドライバ２９Ａでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオン状態になるとともに、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオフ状態になる。その結果、信号ＳＩＧＡの電圧が高レベル電圧ＶＨになるとともに、ドライバ２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ２９Ｂでは、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオン状態になるとともに、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオフ状態になる。その結果、信号ＳＩＧＢの電圧が低レベル電圧ＶＬになるとともに、ドライバ２９Ｂの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ２９Ｃでは、回路ＵＡ１～ＵＡＭにおけるトランジスタ９１、および回路ＤＡ１～ＤＡＭにおけるトランジスタ９４がオン状態になるとともに、回路ＵＢ１～ＵＢＭにおけるトランジスタ９１、および回路ＤＢ１～ＤＢＭにおけるトランジスタ９４がオフ状態になる。すなわち、ドライバ２９Ｃでは、回路ＵＡ１～ＵＡＭおよび回路ＤＡ１～ＤＡＭによりいわゆるテブナン終端が実現される。その結果、信号ＳＩＧＣの電圧が中レベル電圧ＶＭになるとともに、ドライバ２９Ｃの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。このようにして、送信部２０は、シンボル“＋ｘ”を生成するようになっている。他のシンボルについても同様である。
（受信装置３０）
　図１に示したように、受信装置３０は、受信部４０と、処理部３２とを有している。
　受信部４０は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信するとともに、この信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣに基づいて、遷移信号ＲｘＦ，ＲｘＲ、ＲｘＰおよびクロック信号ＲｘＣＫを生成するものである。
　図９は、受信部４０の一構成例を表すものである。受信部４０は、抵抗素子４１Ａ，４１Ｂ，４１Ｃと、スイッチ４２Ａ，４２Ｂ，４２Ｃと、アンプ４３Ａ，４３Ｂ，４３Ｃと、クロック生成部４４と、フリップフロップ（Ｆ／Ｆ）４５，４６と、信号生成部４７とを有している。
　抵抗素子４１Ａ，４１Ｂ，４１Ｃは、通信システム１の終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子４１Ａの一端は入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、他端はスイッチ４２Ａの一端に接続されている。抵抗素子４１Ｂの一端は入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、他端はスイッチ４２Ｂの一端に接続されている。抵抗素子４１Ｃの一端は入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、他端はスイッチ４２Ｃの一端に接続されている。
　スイッチ４２Ａの一端は抵抗素子４１Ａの他端に接続され、他端はスイッチ４２Ｂ，４２Ｃの他端に接続されている。スイッチ４２Ｂの一端は抵抗素子４１Ｂの他端に接続され、他端はスイッチ４２Ａ，４２Ｃの他端に接続されている。スイッチ４２Ｃの一端は抵抗素子４１Ｃの他端に接続され、他端はスイッチ４２Ａ，４２Ｂの他端に接続されている。受信装置３０では、スイッチ４２Ａ，４２Ｂ，４２Ｃは、オン状態に設定され、抵抗素子４１Ａ～４１Ｃが終端抵抗として機能するようになっている。
　アンプ４３Ａの正入力端子は、入力端子ＴinＡ、抵抗素子４１Ａの一端、およびアンプ４３Ｃの負入力端子に接続され、負入力端子は、入力端子ＴinＢ、抵抗素子４１Ｂの一端、およびアンプ４３Ｂの正入力端子に接続される。アンプ４３Ｂの正入力端子は、入力端子ＴinＢ、抵抗素子４１Ｂの一端、およびアンプ４３Ａの負入力端子に接続され、負入力端子は、入力端子ＴinＣ、抵抗素子４１Ｃの一端、およびアンプ４３Ｃの正入力端子に接続される。アンプ４３Ｃの正入力端子は、入力端子ＴinＣ、抵抗素子４１Ｃの一端、およびアンプ４３Ｂの負入力端子に接続され、負入力端子は、入力端子ＴinＡ、抵抗素子４１Ａの一端、およびアンプ４３Ａの正入力端子に接続される。
　この構成により、アンプ４３Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ（ＳＩＧＡ－ＳＩＧＢ）に応じた信号ＳＡＢを生成し、アンプ４３Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ（ＳＩＧＢ－ＳＩＧＣ）に応じた信号ＳＢＣを生成し、アンプ４３Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡ（ＳＩＧＣ－ＳＩＧＡ）に応じた信号ＳＣＡを生成するようになっている。
　図１０は、送信部２０がシンボル“＋ｘ”を送信する場合における、送信部２０および受信部４０の一動作例を模式的に表すものである。なお、受信部４０のスイッチ４２Ａ，４２Ｂ，４２Ｃは、オン状態であるため、図示を省いている。図１０において、送信部２０の回路ＵＡ（回路ＵＡ１～ＵＡＭ）および回路ＵＢ（回路ＵＢ１～ＵＢＭ）のうち、実線で示した回路は、トランジスタ９１がオン状態になっている回路を示し、破線で示した回路は、トランジスタ９１がオフ状態になっている回路を示す。同様に、回路ＤＡ（回路ＤＡ１～ＤＡＭ）および回路ＤＢ（回路ＤＢ１～ＤＢＭ）のうち、実線で示した回路は、トランジスタ９４がオン状態になっている回路を示し、破線で示した回路は、トランジスタ９４がオフ状態になっている回路を示す。
　送信部２０がシンボル“＋ｘ”を送信する場合には、上述したように、ドライバ２９Ａでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオン状態になる。その結果、信号ＳＩＧＡの電圧が高レベル電圧ＶＨになる。また、ドライバ２９Ｂでは、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＢの電圧が低レベル電圧ＶＬになる。また、ドライバ２９Ｃでは、回路ＵＡ１～ＵＡＭにおけるトランジスタ９１、および回路ＤＡ１～ＤＡＭにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＣの電圧が中レベル電圧ＶＭになる。
　この場合には、受信部４０では、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４３Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分ＡＢは正（ＡＢ＞０）になるため、アンプ４３Ａは“１”を信号ＳＡＢとして出力する。また、アンプ４３Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分ＢＣは負（ＢＣ＜０）になるため、アンプ４３Ｂは“０”を信号ＳＢＣとして出力する。また、アンプ４３Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分ＣＡは負（ＣＡ＜０）になるため、アンプ４３Ｃは“０”を信号ＳＣＡとして出力するようになっている。
　クロック生成部４４（図９）は、信号ＳＡＢ，ＳＢＣ，ＳＣＡに基づいて、クロック信号ＲｘＣＫを生成するものである。具体的には、後述するように、クロック生成部４４は、シンボルが遷移したときに信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちの最初に遷移した信号を検出し、その信号の遷移タイミングから始まる所定のパルス幅のクロックパルスＰＵを生成することにより、クロック信号ＲｘＣＫを生成するようになっている。
　フリップフロップ４５は、信号ＳＡＢ，ＳＢＣ，ＳＣＡを、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。フリップフロップ４６は、フリップフロップ４５の３つの出力信号を、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。
　信号生成部４７は、フリップフロップ４５，４６の出力信号、およびクロック信号ＲｘＣＫに基づいて、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するものである。この遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰは、送信装置１０における遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９（図４）にそれぞれ対応するものであり、シンボルの遷移を表すものである。信号生成部４７は、フリップフロップ４５の出力信号が示すシンボルと、フリップフロップ４６の出力信号が示すシンボルに基づいて、シンボルの遷移（図３）を特定することにより、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するようになっている。
　処理部３２（図１）は、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰおよびクロック信号ＲｘＣＫに基づいて、所定の処理を行うものである。
　ここで、遅延部２８Ａ，２８Ｂ，２８Ｃは、本開示における「複数の遅延部」の一具体例に対応する。ドライバ２９Ａ，２９Ｂ，２９Ｃは、本開示における「複数のドライバ」の一具体例に対応する。トランジスタ９１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ９４は、本開示における「第２のトランジスタ」の一具体例に対応する。送信シンボル生成部２２は、本開示における「信号生成部」の一具体例に対応する。遷移検出部２５は、本開示における「制御部」の一具体例に対応する。信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢは、本開示における「第１の信号」の一具体例に対応する。信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢは、本開示における「第２の信号」の一具体例に対応する。信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢは、本開示における「第３の信号」の一具体例に対応する。信号ＳＩＧＡは、本開示における「第１の伝送信号」の一具体例に対応する。信号ＳＩＧＢは、本開示における「第２の伝送信号」の一具体例に対応する。信号ＳＩＧＣは、本開示における「第３の伝送信号」の一具体例に対応する。信号ＳＡＢは、本開示における「第１の差分信号」の一具体例に対応する。信号ＳＢＣは、本開示における「第２の差分信号」の一具体例に対応する。信号ＳＣＡは、本開示における「第３の差分信号」の一具体例に対応する。クロック信号ＲｘＣＫは、本開示における「クロック信号」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の通信システム１の動作および作用について説明する。
（全体動作概要）
　まず、図１，４，７，９を参照して、通信システム１の全体動作概要を説明する。送信装置１０のクロック生成部１１は、クロック信号ＴｘＣＫを生成する。処理部１２は、所定の処理を行うことにより、遷移信号ＴｘＦ０～ＴｘＦ６，ＴｘＲ０～ＴｘＲ６，ＴｘＰ０～ＴｘＰ６を生成する。送信部２０（図４）において、シリアライザ２１Ｆは、遷移信号ＴｘＦ０～ＴｘＦ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＦ９を生成し、シリアライザ２１Ｒは、遷移信号ＴｘＲ０～ＴｘＲ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＲ９を生成し、シリアライザ２１Ｐは、遷移信号ＴｘＰ０～ＴｘＰ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＰ９を生成する。送信シンボル生成部２２は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびクロック信号ＴｘＣＫに基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成する。遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣを生成する。
　出力部２６（図７）において、ドライバ制御部２７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢ、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢ、および４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを生成する。また、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣおよびクロック信号ＴｘＣＫに基づいて、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１をそれぞれ生成する。遅延部２８Ａは、遅延制御信号ＤＬＡ１に基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１をそれぞれ生成する。遅延部２８Ｂは、遅延制御信号ＤＬＢ１に基づいて、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを遅延させることにより、信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１をそれぞれ生成する。遅延部２８Ｃは、遅延制御信号ＤＬＣ１に基づいて、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを遅延させることにより、信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１をそれぞれ生成する。ドライバ２９Ａは、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１に基づいて信号ＳＩＧＡを生成する。ドライバ２９Ｂは、信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１に基づいて信号ＳＩＧＢを生成する。ドライバ２９Ｃは、信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１に基づいて信号ＳＩＧＣを生成する。
　受信装置３０の受信部４０（図９）において、アンプ４３Ａは、信号ＳＩＧＡ，ＳＩＧＢに基づいて、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ（ＳＩＧＡ－ＳＩＧＢ）に応じた信号ＳＡＢを生成し、アンプ４３Ｂは、信号ＳＩＧＢ，ＳＩＧＣに基づいて、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ（ＳＩＧＢ－ＳＩＧＣ）に応じた信号ＳＢＣを生成し、アンプ４３Ｃは、信号ＳＩＧＣ，ＳＩＧＡに基づいて、信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡ（ＳＩＧＣ－ＳＩＧＡ）に応じた信号ＳＣＡを生成する。クロック生成部４４は、信号ＳＡＢ，ＳＢＣ，ＳＣＡに基づいて、クロック信号ＲｘＣＫを生成する。フリップフロップ４５は、信号ＳＡＢ，ＳＢＣ，ＳＣＡを、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力する。フリップフロップ４６は、フリップフロップ４５の３つの出力信号を、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力する。信号生成部４７は、フリップフロップ４５，４６の出力信号、およびクロック信号ＲｘＣＫに基づいて、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成する。処理部３２（図１）は、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰおよびクロック信号ＲｘＣＫに基づいて、所定の処理を行う。
（詳細動作）
　次に、通信システム１の動作について詳細に説明する。送信装置１０において、遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣを生成する。そして、遅延部２８Ａは、遅延制御信号ＤＬＡ１に基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢに対する遅延量を設定し、遅延部２８Ｂは、遅延制御信号ＤＬＢ１に基づいて、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢに対する遅延量を設定し、遅延部２８Ｃは、遅延制御信号ＤＬＣ１に基づいて、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢに対する遅延量を設定する。これにより、通信システム１では、受信装置３０において生成されるクロック信号ＲｘＣＫのジッタを低減することができる。以下に、この動作について詳細に説明する。
　図１１は、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節しない場合における通信システム１の一動作例を表すものである。この例では、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を、互いに等しい所定の遅延量ＤＬ１に固定している。
　送信装置１０は、ユニットインターバルＵＩが経過する度に送信するシンボルを遷移させる。この例では、送信装置１０は、６つのシンボル“＋ｘ”，“－ｙ”，“－ｚ”，“＋ｚ”，“＋ｙ”，“－ｘ”をこの順に送信している。このとき、信号ＳＩＧＡの電圧は、ＶＨ，ＶＭ，ＶＨ，ＶＬ，ＶＭ，ＶＬのように変化し、信号ＳＩＧＢの電圧は、ＶＬ，ＶＬ，ＶＭ，ＶＭ，ＶＨ，ＶＨのように変化し、信号ＳＩＧＣの電圧は、ＶＭ，ＶＨ，ＶＬ，ＶＨ，ＶＬ，ＶＭのように変化する。このように、通信システム１では、シンボルの遷移に応じて、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣのうち２つ以上の信号の電圧が変化する。
　そして、この信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣに応じて、差分ＡＢ，ＢＣ，ＣＡもまた変化する。例えば、差分ＡＢは、＋２ΔＶ，＋ΔＶ，＋ΔＶ，－ΔＶ，－ΔＶ，－２ΔＶのように変化し、差分ＢＣは、－ΔＶ，－２ΔＶ，＋ΔＶ，－ΔＶ，＋２ΔＶ，＋ΔＶのように変化し、差分ＣＡは、－ΔＶ，＋ΔＶ，－２ΔＶ，＋２ΔＶ，－ΔＶ，＋ΔＶのように変化する。ここで、ΔＶは、３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）のうちの隣り合う２つの電圧の差である。
　アンプ４３Ａは、差分ＡＢに基づいて信号ＳＡＢを生成する。この信号ＳＡＢは、差分ＡＢが“０”を横切るタイミングで遷移する。同様に、アンプ４３Ｂは、差分ＢＣに基づいて信号ＳＢＣを生成する。この信号ＳＢＣは、差分ＢＣが“０”を横切るタイミングで遷移する。アンプ４３Ｃは、差分ＣＡに基づいて信号ＳＣＡを生成する。この信号ＳＣＡは、差分ＣＡが“０”を横切るタイミングで遷移する。このように、通信システム１では、シンボルの遷移に応じて、信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちの１つ以上の信号が変化する。
　そして、クロック生成部４４は、信号ＳＡＢ，ＳＢＣ，ＳＣＡに基づいて、クロック信号ＲｘＣＫを生成する。具体的には、クロック生成部４４は、シンボルが遷移したときに信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちの最初に遷移した信号を検出し、その信号の遷移タイミングから始まる所定のパルス幅のクロックパルスＰＵを生成することにより、クロック信号ＲｘＣＫを生成する。
　ここで、上述したように、信号ＳＡＢが遷移するタイミングは、差分ＡＢが“０”を横切るタイミングに対応し、信号ＳＢＣが遷移するタイミングは、差分ＢＣが“０”を横切るタイミングに対応し、信号ＳＣＡが遷移するタイミングは、差分ＣＡが“０”を横切るタイミングに対応する。すなわち、信号ＳＡＢ，ＳＢＣ，ＳＣＡが遷移するタイミングは、差分ＡＢ，ＢＣ，ＣＡの変化に応じたものとなる。よって、シンボルの遷移に応じて、差分ＡＢ，ＢＣ，ＣＡのうちの２つ以上が遷移する場合に、それらの遷移タイミングは必ずしも一致しない。よって、クロック信号ＲｘＣＫの立ち上がりエッジ間の期間（クロック期間ＰＣ）の長さにばらつきが生じる。具体的には、図１１の例では、シンボル“＋ｘ”の次のシンボル“－ｙ”に対応するクロック期間ＰＣ１の長さは、ユニットインターバルＵＩの長さよりも短く、次のシンボル“－ｚ”に対応するクロック期間ＰＣ２の長さは、ユニットインターバルＵＩの長さよりも長い。同様に、そのシンボル“－ｚ”の次のシンボル“＋ｚ”に対応するクロック期間ＰＣ３の長さは、ユニットインターバルＵＩの長さよりも短く、次のシンボル“＋ｙ”に対応するクロック期間ＰＣ４の長さは、ユニットインターバルＵＩの長さよりも長い。このようにクロック期間ＰＣの長さにばらつきが生じた場合には、クロック信号ＲｘＣＫのジッタが大きくなるため、通信品質に影響を及ぼすおそれがある。
　次に、クロック期間ＰＣの長さにばらつきが生じる原因について、詳細に説明する。
　図１２Ａ，１２Ｂ，１２Ｃは、シンボルの遷移に伴う差分ＡＢ，ＢＣ，ＣＡの変化を模式的に表すものである。通信システム１では、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ、３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）を取り得るため、図１２Ａ，１２Ｂ，１２Ｃに示したように、差分ＡＢ，ＢＣ，ＣＡは、＋２ΔＶ、＋ΔＶ、－ΔＶ、－２ΔＶの間で遷移する。これらの遷移は、差分ＡＢ，ＢＣ，ＣＡの変化開始タイミングｔ０から、その差分信号が“０”を横切るタイミングｔ１までの時間Δｔが異なる、様々な遷移を含んでいる。具体的には、これらの遷移は、例えば、時間Δｔが短い遷移ＷＳ（図１２Ａ）や、時間Δｔが中程度である遷移ＷＷ，ＳＳ（図１２Ｂ）や、時間Δｔが長い遷移ＳＷ（図１２Ｃ）を含んでいる。遷移ＷＳ（図１２Ａ）は、“＋ΔＶ”から“－２ΔＶ”に向かう遷移、および“－ΔＶ”から“＋２ΔＶ”に向かう遷移である。遷移ＷＷ（図１２Ｂ）は、“＋ΔＶ”から“－ΔＶ”に向かう遷移、および“－ΔＶ”から“＋ΔＶ”に向かう遷移である。遷移ＳＳ（図１２Ｂ）は、“＋２ΔＶ”から“－２ΔＶ”に向かう遷移、および“－２ΔＶ”から“＋２ΔＶ”に向かう遷移である。遷移ＳＷ（図１２Ｃ）は、“＋２ΔＶ”から“－ΔＶ”に向かう遷移、および“－２ΔＶ”から“＋ΔＶ”に向かう遷移である。
　クロック生成部４４は、上述したように、シンボルが遷移したときに信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちの最初に遷移した信号を検出し、その信号の遷移タイミングから始まる所定のパルス幅のクロックパルスＰＵを生成することにより、クロック信号ＲｘＣＫを生成する。ここで、通信システム１では、後述するように、信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちのいずれかに、時間Δｔが長い遷移ＳＷが生じた場合には、信号ＳＡＢ，ＳＢＣ，ＳＣＡのうちの他のどちらかに、時間Δｔが短い遷移ＷＳが生じる。よって、この場合には、時間Δｔが短い遷移ＷＳに基づいてクロックパルスＰＵが生成されるため、時間Δｔが長い遷移ＳＷはクロックパルスＰＵの生成に寄与しない。その結果、時間Δｔが短い遷移ＷＳ、および時間Δｔが中程度である遷移ＷＷ，ＳＳが、クロックパルスＰＵの生成に寄与する。
　図１３は、クロック期間ＰＣの長さを模式的に表すものである。この図１３において、“ＷＳ”が記載されたクロックパルスＰＵは、時間Δｔが短い遷移ＷＳに基づいて生成されたものであることを示し、“ＷＷ”が記載されたクロックパルスＰＵは、時間Δｔが中程度である遷移ＷＷに基づいて生成されたものであることを示し、“ＳＳ”が記載されたクロックパルスＰＵは、時間Δｔが中程度である遷移ＳＳに基づいて生成されたものであることを示す。
　例えば、図１３（Ａ）に示したように、遷移ＷＳに基づいてクロックパルスＰＵが生成された後に、同じ遷移ＷＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さとほぼ同じになる。同様に、図１３（Ｂ）に示したように、遷移ＷＷに基づいてクロックパルスＰＵが生成された後に、同じ遷移ＷＷに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さとほぼ同じになり、図１３（Ｃ）に示したように、遷移ＳＳに基づいてクロックパルスＰＵが生成された後に、同じ遷移ＳＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さとほぼ同じになる。また、図１３（Ｄ）に示したように、遷移ＷＷに基づいてクロックパルスＰＵが生成された後に、遷移ＳＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さとほぼ同じになり、図１３（Ｅ）に示したように、遷移ＳＳに基づいてクロックパルスＰＵが生成された後に、遷移ＷＷに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さとほぼ同じになる。
　一方、例えば、図１３（Ｆ）に示したように、遷移ＷＷに基づいてクロックパルスＰＵが生成された後に、その遷移ＷＷよりも時間Δｔが短い遷移ＷＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さよりも短くなる。同様に、例えば、図１３（Ｇ）に示したように、遷移ＳＳに基づいてクロックパルスＰＵが生成された後に、その遷移ＳＳよりも時間Δｔが短い遷移ＷＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さよりも短くなる。
　また、例えば、図１３（Ｈ）に示したように、遷移ＷＳに基づいてクロックパルスＰＵが生成された後に、その遷移ＷＳよりも時間Δｔが長い遷移ＷＷに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さよりも長くなる。同様に、例えば、図１３（Ｉ）に示したように、遷移ＷＳに基づいてクロックパルスＰＵが生成された後に、その遷移ＷＳよりも時間Δｔが長い遷移ＳＳに基づいてクロックパルスＰＵが生成された場合には、クロック期間ＰＣの長さは、ユニットインターバルＵＩの長さよりも長くなる。
　このように、隣り合う２つのクロックパルスＰＵが、遷移ＷＳ，ＷＷ，ＳＳのうちのどの遷移に基づいて生成されたかに応じて、その２つのクロックパルスＰＵに係るクロック期間ＰＣの長さが変化する。
　そこで、通信システム１では、クロック期間ＰＣの長さが揃うように、遅延部２８Ａ，２８Ｂ，２８Ｃにおける遅延量を調節する。具体的には、遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル遷移が、時間Δｔが短い遷移ＷＳを含むシンボル遷移であるか否かを検出する。そして、遷移検出部２５は、時間Δｔが短い遷移ＷＳを含むシンボル遷移である場合には、この遷移ＷＳが遅れるように、遅延部２８Ａ，２８Ｂ，２８Ｃにおける遅延量を調節する。これにより、送信装置１０は、例えば、図１３（Ｆ），（Ｇ）において、２つめの、遷移ＷＳに基づくクロックパルスＰＵを遅らせることにより、クロック期間ＰＣの長さをユニットインターバルＵＩの長さに近付ける。また、送信装置１０は、例えば、図１３（Ｈ），（Ｉ）において、１つめの、遷移ＷＳに基づくクロックパルスＰＵを遅らせることにより、クロック期間ＰＣの長さをユニットインターバルＵＩの長さに近付ける。
　図１４Ａ～１４Ｅは、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合における通信システム１の一動作例を表すものであり、図１４Ａは、シンボルが“＋ｘ”から“－ｘ”に遷移する場合を示し、図１４Ｂは、シンボルが“＋ｘ”から“＋ｙ”に遷移する場合を示し、図１４Ｃは、シンボルが“＋ｘ”から“－ｙ”に遷移する場合を示し、図１４Ｄは、シンボルが“＋ｘ”から“＋ｚ”に遷移する場合を示し、図１４Ｅは、シンボルが“＋ｘ”から“－ｚ”に遷移する場合を示す。図１４Ａ～１４Ｅのそれぞれにおいて、（Ａ）は、送信装置１０の出力端子ＴoutＡ，ＴoutＢ，ＴoutＣにおける信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの波形を示し、（Ｂ）は、受信装置３０における差分ＡＢ，ＢＣ，ＣＡの波形を示す。また、実線は、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節したときの波形を示し、破線は、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を遅延量ＤＬ１に固定したときの波形を示す。タイミングｔ１０は、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を遅延量ＤＬ１にしたときの、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの変化開始タイミングを示す。
　図５に示したように、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ＸＸ”である場合には、シンボルが“＋ｘ”から“－ｘ”に遷移する（図１４Ａ）。このとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“非アクティブ”にする。そして、遅延部２８Ａ，２８Ｂ，２８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１にそれぞれ設定する。これにより、図１４Ａに示したように、信号ＳＩＧＡは、タイミングｔ１０において変化を開始して高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは、タイミングｔ１０において変化を開始して低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭを維持する。その結果、差分ＡＢは“＋２ΔＶ”から“－２ΔＶ”に遷移し、差分ＢＣ，ＣＡは“－ΔＶ”から“＋ΔＶ”に遷移する。この差分ＡＢの遷移は、時間Δｔが中程度である遷移ＳＳであり、差分ＢＣ，ＣＡの遷移は、時間Δｔが中程度である遷移ＷＷである。そして、この例では、差分ＢＣ（遷移ＷＷ）および差分ＣＡ（遷移ＷＷ）のうちの一方に基づいてクロックパルスＰＵが生成される。
　このように、シンボルが“＋ｘ”から“－ｘ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも時間Δｔが短い遷移ＷＳに該当しないので、遷移検出部２５は、遅延部２８Ａ，２８Ｂ，２８Ｃにおける遅延量が遅延量ＤＬ１になるように制御する。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルが“＋ｘ”から“＋ｙ”に遷移する（図１４Ｂ）。このとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＢ（遅延制御信号ＤＬＡ１，ＤＬＢ１）をともに“非アクティブ”にするとともに、遅延制御信号ＤＬＣ（遅延制御信号ＤＬＣ１）を“アクティブ”にする。そして、遅延部２８Ａ，２８Ｂは、遅延制御信号ＤＬＡ１，ＤＬＢ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部２８Ｃは、遅延制御信号ＤＬＣ１に基づいて、遅延量を、遅延量ＤＬ１より大きい遅延量ＤＬ２に設定する。これにより、図１４Ｂに示したように、信号ＳＩＧＡは、タイミングｔ１０において変化を開始して高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは、タイミングｔ１０において変化を開始して低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは、タイミングｔ１０より遅れたタイミングにおいて変化を開始して中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。すなわち、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの全ての電圧が変化する。その結果、差分ＡＢは“＋２ΔＶ”から“－ΔＶ”に遷移し、差分ＢＣは、大きい遅延量ＤＬ２に対応して遅れて“－ΔＶ”から“＋２ΔＶ”に遷移し、差分ＣＡは“－ΔＶ”をほぼ維持する。この差分ＡＢの遷移は、時間Δｔが長い遷移ＳＷであり、差分ＢＣの遷移は、時間Δｔが短い遷移ＷＳである。このように、時間Δｔが長い遷移ＳＷは、時間Δｔが短い遷移ＷＳとともに現れる。なお、差分ＣＡは“０”を横切らない。そして、この例では、差分ＢＣ（遷移ＷＳ）に基づいてクロックパルスＰＵが生成される。
　このように、シンボルが“＋ｘ”から“＋ｙ”に遷移する場合には、差分ＢＣの遷移が遷移ＷＳであるので、遷移検出部２５は、遅延部２８Ｃにおける遅延量を、遅延部２８Ａ，２８Ｂにおける遅延量ＤＬ１よりも大きい遅延量ＤＬ２になるように制御する。これにより、遷移ＷＳに対応する差分ＢＣが“０”を横切るタイミングを遅らせることができ、その結果、遷移ＷＳに基づくクロックパルスＰＵを遅らせることができる。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルが“＋ｘ”から“－ｙ”に遷移する（図１４Ｃ）。このとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“非アクティブ”にする。そして、遅延部２８Ａ，２８Ｂ，２８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定する。これにより、図１４Ｃに示したように、信号ＳＩＧＡは、タイミングｔ１０において変化を開始して高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは低レベル電圧ＶＬを維持し、信号ＳＩＧＣは、タイミングｔ１０において変化を開始して中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。その結果、差分ＡＢは“＋２ΔＶ”から“＋ΔＶ”に遷移し、差分ＢＣは“－ΔＶ”から“－２ΔＶ”に遷移し、差分ＣＡは“－ΔＶ”から“＋ΔＶ”に遷移する。この差分ＣＡの遷移は、時間Δｔが中程度である遷移ＷＷである。なお、差分ＡＢ，ＢＣは“０”を横切らない。そして、この例では、差分ＣＡ（遷移ＷＷ）に基づいてクロックパルスＰＵが生成される。
　このように、シンボルが“＋ｘ”から“－ｙ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移ＷＳに該当しないので、遷移検出部２５は、遅延部２８Ａ，２８Ｂ，２８Ｃにおける遅延量が遅延量ＤＬ１になるように制御する。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルが“＋ｘ”から“＋ｚ”に遷移する（図１４Ｄ）。このとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＢ（遅延制御信号ＤＬＡ１，ＤＬＢ１）をともに“非アクティブ”にするとともに、遅延制御信号ＤＬＣ（遅延制御信号ＤＬＣ１）を“アクティブ”にする。そして、遅延部２８Ａ，２８Ｂは、遅延制御信号ＤＬＡ１，ＤＬＢ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部２８Ｃは、遅延制御信号ＤＬＣ１に基づいて、遅延量を、遅延量ＤＬ１より大きい遅延量ＤＬ２に設定する。これにより、図１４Ｄに示したように、信号ＳＩＧＡは、タイミングｔ１０において変化を開始して高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは、タイミングｔ１０において変化を開始して低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは、タイミングｔ１０よりも遅れたタイミングにおいて変化を開始して中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。すなわち、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの全ての電圧が変化する。その結果、差分ＡＢは“＋２ΔＶ”から“－ΔＶ”に遷移し、差分ＢＣは“－ΔＶ”をほぼ維持し、差分ＣＡは、大きい遅延量ＤＬ２に対応して遅れて“－ΔＶ”から“＋２ΔＶ”に遷移する。この差分ＡＢの遷移は、時間Δｔが長い遷移ＳＷであり、差分ＣＡの遷移は、時間Δｔが短い遷移ＷＳである。このように、時間Δｔが長い遷移ＳＷは、時間Δｔが短い遷移ＷＳとともに現れる。なお、差分ＢＣは“０”を横切らない。そして、この例では、差分ＣＡ（遷移ＷＳ）に基づいてクロックパルスＰＵが生成される。
　このように、シンボルが“＋ｘ”から“＋ｚ”に遷移する場合には、差分ＣＡの遷移が遷移ＷＳであるので、遷移検出部２５は、遅延部２８Ｃにおける遅延量を、遅延部２８Ａ，２８Ｂにおける遅延量ＤＬ１よりも大きい遅延量ＤＬ２になるように制御する。これにより、遷移ＷＳに対応する差分ＣＡが“０”を横切るタイミングを遅らせることができ、その結果、遷移ＷＳに基づくクロックパルスＰＵを遅らせることができる。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルが“＋ｘ”から“－ｚ”に遷移する（図１４Ｅ）。このとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“非アクティブ”にする。そして、遅延部２８Ａ，２８Ｂ，２８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定する。これにより、図１４Ｅに示したように、信号ＳＩＧＡは高レベル電圧ＶＨを維持し、信号ＳＩＧＢは、タイミングｔ１０において変化を開始して低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは、タイミングｔ１０において変化を開始して中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。その結果、差分ＡＢは“＋２ΔＶ”から“＋ΔＶ”に遷移し、差分ＢＣは“－ΔＶ”から“＋ΔＶ”に遷移し、差分ＣＡは“－ΔＶ”から“－２ΔＶ”に遷移する。この差分ＢＣの遷移は、時間Δｔが中程度である遷移ＷＷである。なお、差分ＡＢ，ＣＡは“０”を横切らない。そして、この例では、差分ＢＣ（遷移ＷＷ）に基づいてクロックパルスＰＵが生成される。
　このように、シンボルが“＋ｘ”から“－ｚ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移ＷＳに該当しないので、遷移検出部２５は、遅延部２８Ａ，２８Ｂ，２８Ｃにおける遅延量が遅延量ＤＬ１になるように制御する。
　なお、この例では、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合について説明したが、シンボルが“－ｘ”から“－ｘ”以外のシンボルに遷移する場合、シンボルが“＋ｙ”から“＋ｙ”以外のシンボルに遷移する場合、シンボルが“－ｙ”から“－ｙ”以外のシンボルに遷移する場合、シンボルが“＋ｚ”から“＋ｚ”以外のシンボルに遷移する場合、シンボルが“－ｚ”から“－ｚ”以外のシンボルに遷移する場合についても同様である。
　図１５は、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節する場合における通信システム１の一動作例を表すものである。この例では、送信装置１０は、図１１の場合と同様に、６つのシンボル“＋ｘ”，“－ｙ”，“－ｚ”，“＋ｚ”，“＋ｙ”，“－ｘ”をこの順に送信している。
　シンボルが“－ｙ”から“－ｚ”に遷移するとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＢ１，ＤＬＣ１）をともに“非アクティブ”にするとともに、遅延制御信号ＤＬＡ（遅延制御信号ＤＬＡ１）を“アクティブ”にする。そして、遅延部２８Ｂ，２８Ｃは、遅延制御信号ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部２８Ａは、遅延制御信号ＤＬＡ１に基づいて、遅延量を、遅延量ＤＬ１より大きい遅延量ＤＬ２に設定する。これにより、信号ＳＩＧＡは、信号ＳＩＧＢ，ＳＩＧＣよりも少し遅れて、中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。その結果、差分ＣＡは、信号ＳＩＧＡの遅延分に応じて遅れて、“＋ΔＶ”から“－２ΔＶ”に遷移する。これにより、差分ＣＡが“０”を横切るタイミングが遅れるので、信号ＳＣＡが遷移するタイミングが遅れ、その結果、クロック期間ＰＣ１，ＰＣ２の長さをユニットインターバルＵＩの長さに近付けることができる。
　また、シンボルが“＋ｚ”から“＋ｙ”に遷移するとき、遷移検出部２５は、図５に示したように、遅延制御信号ＤＬＡ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＣ１）をともに“非アクティブ”にするとともに、遅延制御信号ＤＬＢ（遅延制御信号ＤＬＢ１）を“アクティブ”にする。そして、遅延部２８Ａ，２８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部２８Ｂは、遅延制御信号ＤＬＢ１に基づいて、遅延量を、遅延量ＤＬ１より大きい遅延量ＤＬ２に設定する。これにより、信号ＳＩＧＢは、信号ＳＩＧＡ，ＳＩＧＣよりも少し遅れて、中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。その結果、差分ＢＣは、信号ＳＩＧＡの遅延分に応じて遅れて、“－ΔＶ”から“＋２ΔＶ”に遷移する。これにより、差分ＢＣが“０”を横切るタイミングが遅れるので、信号ＳＢＣが遷移するタイミングが遅れ、その結果、クロック期間ＰＣ３，ＰＣ４の長さをユニットインターバルＵＩの長さに近付けることができる。
　図１６Ａは、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節した場合における差分ＡＢ，ＢＣ，ＣＡのアイダイアグラムを表すものであり、図１６Ｂは、そのときのクロック信号ＲｘＣＫの立ち上がりエッジを表すものである。図１７Ａは、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節しない場合における差分ＡＢ，ＢＣ，ＣＡのアイダイアグラムを表すものであり、図１７Ｂは、そのときのクロック信号ＲｘＣＫの立ち上がりエッジを表すものである。図１６Ｂ，１７Ｂにおいて、矢印で示した幅がクロック信号ＲｘＣＫのジッタＪに対応する。
　通信システム１では、シンボル遷移が、時間Δｔが短い遷移ＷＳを含むシンボル遷移である場合において、この遷移ＷＳが遅れるように、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を調節するようにした。これにより、通信システム１では、図１６Ａに示したように、遅延量を調節しない場合（図１７Ａ）に比べて、アイ開口を広くすることができ、また、図１６Ｂに示したように、遅延量を調節しない場合（図１７Ｂ）に比べて、クロック信号ＲｘＣＫのジッタＪを低減することができる。これにより、通信システム１では、通信品質を高めることができる。
　また、通信システム１では、遷移検出部２５が、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて特定のシンボル遷移を検出し、遅延部２８Ａ，２８Ｂ，２８Ｃが、その検出結果に基づいて遅延量を調節するようにした。これにより、通信システム１では、例えば、クロック信号ＲｘＣＫのジッタＪが増大するおそれがあるシンボル遷移のみに対して、動的にタイミング調節を行うことができるため、効果的にジッタＪを低減することができる。
　また、通信システム１では、シンボルが遷移したときに、時間Δｔが長い遷移ＳＷと時間Δｔが短い遷移ＷＳとがともに現れる場合には、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣのうち、遷移ＳＷに影響を及ぼさない信号に対する遅延量を大きくしたので、アイ開口を確保しつつ、ジッタＪを低減することができる。具体的には、例えば、図１４Ｂに示したように、シンボルが“＋ｘ”から“＋ｙ”に遷移する場合には、遅延部２８Ｃの遅延量が、遅延部２８Ａ，２８Ｂの遅延量よりも大きくなるように、遅延部２８Ａ，２８Ｂ，２８Ｃの遅延量を設定した。これにより、時間Δｔが長い遷移ＳＷに対応する差分ＡＢの遷移を遅らせることなく、時間Δｔが短い遷移ＷＳに対応する差分ＢＣの遷移を遅らせることができるため、アイ開口を確保しつつ、クロック信号ＲｘＣＫのジッタＪを低減することができる。
［効果］
　以上のように本実施の形態では、シンボル遷移が、時間Δｔが短い遷移ＷＳを含むシンボル遷移である場合において、この遷移ＷＳが遅れるように、遅延部の遅延量を調節するようにしたので、受信装置において生成されるクロック信号のジッタを低減することができる。
　本実施の形態では、遷移検出部が、遷移信号およびシンボル信号に基づいて特定のシンボル遷移を検出し、遅延部が、その検出結果に基づいて遅延量を調節するようにしたので、効果的にジッタを低減することができる。
［変形例１－１］
　上記実施の形態では、ドライバ２９Ａ，２９Ｂ，２９Ｃは、いわゆるテブナン終端を実現することにより中レベル電圧ＶＭを出力したが、これに限定されるものではない。以下に、本変形例に係る通信システム１Ａについて説明する。通信システム１Ａは、送信装置１０Ａを有している。送信装置１０Ａは、上記第１の実施の形態の送信装置１０の送信部２０（図７）と同様に、ドライバ制御部２７Ａを有している。ドライバ制御部２７Ａは、図１８に示すように、例えば、信号ＳＩＧＡを中レベル電圧ＶＭにする場合に、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“００００”にし、信号ＳＩＧＢを中レベル電圧ＶＭにする場合に、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを“００００”にし、信号ＳＩＧＣを中レベル電圧ＶＭにする場合に、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを“００００”にする。
　ドライバ制御部２７Ａは、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１００”である場合には、シンボル“＋ｘ”を出力すべきと判断し、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを“１１００”にし、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを“００１１”にし、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを“００００”にする。よって、４つの信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１は“１１００”になり、４つの信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１は“００１１”になり、４つの信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１は“００００”になる。
　これにより、図１９に示したように、ドライバ２９Ａでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオン状態になる。その結果、信号ＳＩＧＡの電圧が高レベル電圧ＶＨになるとともに、ドライバ２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ２９Ｂでは、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＢの電圧が低レベル電圧ＶＬになるとともに、ドライバ２９Ｂの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ２９Ｃでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオフ状態になるとともに、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオフ状態になる。すなわち、ドライバ２９Ｃの出力終端抵抗（出力インピーダンス）はハイインピーダンスになる。このとき、受信部４０では、抵抗素子４１Ａの一端に高レベル電圧ＶＨが印加され、抵抗素子４１Ｂの一端に低レベル電圧ＶＬが印加されるため、これらの抵抗素子４１Ａ，４１Ｂにより分圧された電圧（中レベル電圧ＶＭ）が、抵抗素子４１Ｃを介してドライバ２９Ｃの出力端子ＴoutＣに供給される。このようにして、ドライバ２９Ｃの出力端子ＴoutＣの電圧は、受信部４０により、中レベル電圧ＶＭに設定される。
［変形例１－２］
　上記実施の形態では、遷移ＷＳに基づくクロックパルスＰＵを遅らせることにより、クロック期間ＰＣの長さを揃えるようにしたが、これに限定されるものではない。これに代えて、例えば、遷移ＷＷ，ＳＳに基づくクロックパルスＰＵを進めることにより、クロック期間ＰＣの長さを揃えるようにしてもよい。以下に、本変形例について詳細に説明する。
　本変形例に係る通信システム１Ｂは、図１に示したように、送信部２０Ｂを有する送信装置１０Ｂを備えている。この送信部２０Ｂは、図４に示したように、遷移検出部２５Ｂと、出力部２６Ｂとを有している。この出力部２６Ｂは、図７に示したように、遅延部４８Ａ，４８Ｂ，４８Ｃを有している。
　図２０は、遷移検出部２５Ｂの一動作例を表すものである。遷移検出部２５Ｂは、図２０において実線で囲んだＷＢＣで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｙ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｙ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｙ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｙ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＢ，ＤＬＣを“アクティブ”にするとともに、遅延制御信号ＤＬＡを“非アクティブ”にする。また、遷移検出部２５Ｂは、図２０において破線で囲んだＷＣＡで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｚ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｚ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｚ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｚ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＡ，ＤＬＣを“アクティブ”にするとともに、遅延制御信号ＤＬＢを“非アクティブ”にする。また、遷移検出部２５Ｂは、図２０において一点鎖線で囲んだＷＡＢで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”でありかつシンボルＤＳが “－ｘ”である場合、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “＋ｘ”である場合、および遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”でありかつシンボルＤＳが “－ｘ”である場合のうちのいずれかの場合に、遅延制御信号ＤＬＡ，ＤＬＢを“アクティブ”にするとともに、遅延制御信号ＤＬＣを“非アクティブ”にする。また、遷移検出部２５Ｂは、それ以外の場合には、図２０において破線で囲んだＷＡＢＣで示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣをともに“アクティブ”にするようになっている。
　遅延部４８Ａは、遅延制御信号ＤＬＡ１に基づいて、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１をそれぞれ生成するものである。具体的には、遅延部４８Ａは、遅延制御信号ＤＬＡ１が“非アクティブ”である場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延量ＤＬ１だけ遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１を生成する。また、遅延部４８Ａは、遅延制御信号ＤＬＡ１が“アクティブ”である場合には、４つの信号ＰＵＡＡ，ＰＵＡＢ，ＰＤＡＡ，ＰＤＡＢを遅延量ＤＬ１より小さい遅延量ＤＬ０だけ遅延させることにより、信号ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ１，ＰＤＡＢ１を生成するようになっている。
　同様に、遅延部４８Ｂは、遅延制御信号ＤＬＢ１に基づいて、４つの信号ＰＵＢＡ，ＰＵＢＢ，ＰＤＢＡ，ＰＤＢＢを遅延させることにより、信号ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ１，ＰＤＢＢ１をそれぞれ生成するものである。また、遅延部４８Ｃは、遅延制御信号ＤＬＣ１に基づいて、４つの信号ＰＵＣＡ，ＰＵＣＢ，ＰＤＣＡ，ＰＤＣＢを遅延させることにより、信号ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ１，ＰＤＣＢ１をそれぞれ生成するものである。
　通信システム１Ｂにおいても、クロック期間ＰＣの長さが揃うように、遅延部４８Ａ，４８Ｂ，４８Ｃにおける遅延量を調節する。具体的には、送信装置１０Ｂは、例えば、図１３（Ｆ），（Ｇ）において、１つめの、遷移ＷＷ，ＳＳに基づくクロックパルスＰＵを進めることにより、クロック期間ＰＣの長さをユニットインターバルＵＩの長さに近付ける。また、送信装置１０Ｂは、例えば、図１３（Ｈ），（Ｉ）において、２つめの、遷移ＷＷ，ＳＳに基づくクロックパルスＰＵを進めることにより、クロック期間ＰＣの長さをユニットインターバルＵＩの長さに近付ける。
　図２１Ａ～２１Ｅは、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合における通信システム１Ｂの一動作例を表すものである。
　図２０に示したように、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ＸＸ”である場合には、シンボルが“＋ｘ”から“－ｘ”に遷移する（図２１Ａ）。このとき、遷移検出部２５は、図２０に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“アクティブ”にする。そして、遅延部４８Ａ，４８Ｂ，４８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定する。これにより、図２１Ａに示したように、信号ＳＩＧＡは、タイミングｔ１０より前のタイミングにおいて変化を開始して高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは、タイミングｔ１０より前のタイミングにおいて変化を開始して低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭを維持する。これにより、この例では、差分ＢＣ（遷移ＷＷ）および差分ＣＡ（遷移ＷＷ）の一方に基づいてクロックパルスＰＵが生成される。このように、遅延部４８Ａ，４８Ｂ，４８Ｃの遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定したので、遷移ＷＷに基づくクロックパルスＰＵが進む。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルが“＋ｘ”から“＋ｙ”に遷移する（図２１Ｂ）。このとき、遷移検出部２５Ｂは、図２０に示したように、遅延制御信号ＤＬＣ（遅延制御信号ＤＬＣ１）を“非アクティブ”にするとともに、遅延制御信号ＤＬＡ，ＤＬＢ（遅延制御信号ＤＬＡ１，ＤＬＢ１）をともに“アクティブ”にする。そして、遅延部４８Ｃは、遅延制御信号ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部４８Ａ，４８Ｂは、遅延制御信号ＤＬＡ１，ＤＬＢ１に基づいて、遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定する。これにより、図２１Ｂに示したように、信号ＳＩＧＡは、タイミングｔ１０より前のタイミングにおいて変化を開始して高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは、タイミングｔ１０より前のタイミングにおいて変化を開始して低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは、タイミングｔ１０において変化を開始して中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。これにより、この例では、差分ＢＣ（遷移ＷＳ）に基づいてクロックパルスＰＵが生成される。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルが“＋ｘ”から“－ｙ”に遷移する（図２１Ｃ）。このとき、遷移検出部２５Ｂは、図２０に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“アクティブ”にする。そして、遅延部４８Ａ，４８Ｂ，４８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１より小さい遅延量ＤＬ０に設定する。これにより、図２１Ｃに示したように、信号ＳＩＧＡは、タイミングｔ１０より前のタイミングにおいて変化を開始して高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは、低レベル電圧ＶＬを維持し、信号ＳＩＧＣは、タイミングｔ１０より前のタイミングにおいて変化を開始して中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。これにより、この例では、差分ＣＡ（遷移ＷＷ）に基づいてクロックパルスＰＵが生成される。このように、遅延部４８Ａ，４８Ｂ，４８Ｃの遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定したので、遷移ＷＷに基づくクロックパルスＰＵが進む。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルが“＋ｘ”から“＋ｚ”に遷移する（図２１Ｄ）。このとき、遷移検出部２５Ｂは、図２０に示したように、遅延制御信号ＤＬＣ（遅延制御信号ＤＬＣ１）を“非アクティブ”にするとともに、遅延制御信号ＤＬＡ，ＤＬＢ（遅延制御信号ＤＬＡ１，ＤＬＢ１）をともに“アクティブ”にする。そして、遅延部４８Ｃは、遅延制御信号ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定し、遅延部４８Ａ，４８Ｂは、遅延制御信号ＤＬＡ１，ＤＬＢ１に基づいて、遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定する。これにより、図２１Ｄに示したように、信号ＳＩＧＡは、タイミングｔ１０より前のタイミングにおいて変化を開始して高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは、タイミングｔ１０よりも前のタイミングにおいて変化を開始して低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは、タイミングｔ１０において変化を開始して中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。これにより、この例では、差分ＣＡ（遷移ＷＳ）に基づいてクロックパルスＰＵが生成される。
　また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルが“＋ｘ”から“－ｚ”に遷移する（図２１Ｅ）。このとき、遷移検出部２５Ｂは、図２０に示したように、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ（遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１）をともに“アクティブ”にする。そして、遅延部４８Ａ，４８Ｂ，４８Ｃは、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１に基づいて、遅延量を遅延量ＤＬ１に設定する。これにより、図２１Ｅに示したように、信号ＳＩＧＡは高レベル電圧ＶＨを維持し、信号ＳＩＧＢは、タイミングｔ１０より前のタイミングにおいて変化を開始して低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは、タイミングｔ１０より前のタイミングにおいて変化を開始して中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。これにより、この例では、差分ＢＣ（遷移ＷＷ）に基づいてクロックパルスＰＵが生成される。その際、遅延部４８Ａ，４８Ｂ，４８Ｃの遅延量を、遅延量ＤＬ１より小さい遅延量ＤＬ０に設定したので、遷移ＷＷに基づくクロックパルスＰＵが進む。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る通信システム２について説明する。本実施の形態は、複数（この例では３つ）のレーンを用いて、通信を行うものである。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図２２は、通信システム２の一構成例を表すものである。通信システム２は、送信装置５０と、伝送路１２０と、受信装置６０とを備えている。通信システム２は、伝送路１２０を介して、送信装置５０から受信装置６０に対して信号を伝送するものである。送信装置５０は、出力端子Ｔout1Ａ，Ｔout1Ｂ，Ｔout1Ｃと、出力端子Ｔout2Ａ，Ｔout2Ｂ，Ｔout2Ｃと、出力端子Ｔout3Ａ，Ｔout3Ｂ，Ｔout3Ｃとを有している。伝送路１２０は、線路１２１Ａ，１２１Ｂ，１２１Ｃと、線路１２２Ａ，１２２Ｂ，１２２Ｃと、線路１２３Ａ，１２３Ｂ，１２３Ｃとを有している。受信装置６０は、入力端子Ｔin1Ａ，Ｔin1Ｂ，Ｔin1Ｃと、入力端子Ｔin2Ａ，Ｔin2Ｂ，Ｔin2Ｃと、入力端子Ｔin3Ａ，Ｔin3Ｂ，Ｔin3Ｃとを有している。送信装置５０の出力端子Ｔout1Ａおよび受信装置６０の入力端子Ｔin1Ａは線路１２１Ａを介して互いに接続され、送信装置５０の出力端子Ｔout1Ｂおよび受信装置６０の入力端子Ｔin1Ｂは線路１２１Ｂを介して互いに接続され、送信装置５０の出力端子Ｔout1Ｃおよび受信装置６０の入力端子Ｔin1Ｃは線路１２１Ｃを介して互いに接続されている。同様に、送信装置５０の出力端子Ｔout2Ａおよび受信装置６０の入力端子Ｔin2Ａは線路１２２Ａを介して互いに接続され、送信装置５０の出力端子Ｔout2Ｂおよび受信装置６０の入力端子Ｔin2Ｂは線路１２２Ｂを介して互いに接続され、送信装置５０の出力端子Ｔout2Ｃおよび受信装置６０の入力端子Ｔin2Ｃは線路１２２Ｃを介して互いに接続されている。また、送信装置５０の出力端子Ｔout3Ａおよび受信装置６０の入力端子Ｔin3Ａは線路１２３Ａを介して互いに接続され、送信装置５０の出力端子Ｔout3Ｂおよび受信装置６０の入力端子Ｔin3Ｂは線路１２３Ｂを介して互いに接続され、送信装置５０の出力端子Ｔout3Ｃおよび受信装置６０の入力端子Ｔin3Ｃは線路１２３Ｃを介して互いに接続されている。線路１２１Ａ，１２１Ｂ，１２１Ｃ，１２２Ａ，１２２Ｂ，１２２Ｃ，１２３Ａ，１２３Ｂ，１２３Ｃの特性インピーダンスは、この例では約５０［Ω］である。
　線路１２１Ａ，１２１Ｂ，１２１Ｃは、レーンＬＮ１を構成し、線路１２２Ａ，１２２Ｂ，１２２Ｃは、レーンＬＮ２を構成し、線路１２３Ａ，１２３Ｂ，１２３Ｃは、レーンＬＮ３を構成する。そして、通信システム２は、レーンＬＮ１を用いて、線路１２１Ａを介して信号ＳＩＧ１Ａを伝送し、線路１２１Ｂを介して信号ＳＩＧ１Ｂを伝送し、線路１２１Ｃを介して信号ＳＩＧ１Ｃを伝送する。同様に、通信システム２は、レーンＬＮ２を用いて、線路１２２Ａを介して信号ＳＩＧ２Ａを伝送し、線路１２２Ｂを介して信号ＳＩＧ２Ｂを伝送し、線路１２２Ｃを介して信号ＳＩＧ２Ｃを伝送する。また、通信システム２は、レーンＬＮ３を用いて、線路１２３Ａを介して信号ＳＩＧ３Ａを伝送し、線路１２３Ｂを介して信号ＳＩＧ３Ｂを伝送し、線路１２３Ｃを介して信号ＳＩＧ３Ｃを伝送する。以下、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃ、信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃ、および信号ＳＩＧ３Ａ，ＳＩＧ３Ｂ，ＳＩＧ３Ｃのうちの任意の一組を表すものとして、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを適宜用いる。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、上記第１の実施の形態の場合（図２）と同様に、それぞれ３つの電圧レベル（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）の間で遷移するものである。
（送信装置５０）
　送信装置５０は、図２２に示したように、処理部５４と、送信部５１，５２，５３と、電圧生成部５５とを有している。
　処理部５４は、所定の処理を行うことにより、遷移信号ＴｘＦ１０～ＴｘＦ１６，ＴｘＲ１０～ＴｘＲ１６，ＴｘＰ１０～ＴｘＰ１６と、遷移信号ＴｘＦ２０～ＴｘＦ２６，ＴｘＲ２０～ＴｘＲ２６，ＴｘＰ２０～ＴｘＰ２６と、遷移信号ＴｘＦ３０～ＴｘＦ３６，ＴｘＲ３０～ＴｘＲ３６，ＴｘＰ３０～ＴｘＰ３６とを生成するものである。そして、処理部５４は、遷移信号ＴｘＦ１０～ＴｘＦ１６，ＴｘＲ１０～ＴｘＲ１６，ＴｘＰ１０～ＴｘＰ１６を送信部５１に供給し、遷移信号ＴｘＦ２０～ＴｘＦ２６，ＴｘＲ２０～ＴｘＲ２６，ＴｘＰ２０～ＴｘＰ２６を送信部５２に供給し、遷移信号ＴｘＦ３０～ＴｘＦ３６，ＴｘＲ３０～ＴｘＲ３６，ＴｘＰ３０～ＴｘＰ３６を送信部５３に供給するようになっている。
　送信部５１は、遷移信号ＴｘＦ１０～ＴｘＦ１６，ＴｘＲ１０～ＴｘＲ１６，ＴｘＰ１０～ＴｘＰ１６に基づいて、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを生成するものである。送信部５２は、遷移信号ＴｘＦ２０～ＴｘＦ２６，ＴｘＲ２０～ＴｘＲ２６，ＴｘＰ２０～ＴｘＰ２６に基づいて、信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを生成するものである。送信部５３は、遷移信号ＴｘＦ３０～ＴｘＦ３６，ＴｘＲ３０～ＴｘＲ３６，ＴｘＰ３０～ＴｘＰ３６に基づいて、信号ＳＩＧ３Ａ，ＳＩＧ３Ｂ，ＳＩＧ３Ｃを生成するものである。
　図２３は、送信部５１の一構成例を表すものである。なお、送信部５２，５３についても同様である。送信部５１は、シリアライザ２１Ｆ，２１Ｒ，２１Ｐと、送信シンボル生成部２２と、遷移検出部２５と、出力部５６とを有している。出力部５６は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣ、クロック信号ＴｘＣＫ、および信号Ｖｄｃに基づいて、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを生成するものである。
　図２４は、出力部５６の一構成例を表すものである。出力部５６は、ドライバ制御部５７と、遅延部５８Ａ，５８Ｂ，５８Ｃと、ドライバ５９Ａ，５９Ｂ，５９Ｃとを有している。
　ドライバ制御部５７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡ、３つの信号ＰＵＢ，ＰＭＢ，ＰＤＢ、および３つの信号ＰＵＣ，ＰＭＣ，ＰＤＣを生成するものである。
　図２５は、ドライバ制御部５７の一動作例を表すものである。ドライバ制御部５７は、例えば、信号ＳＩＧ１Ａを高レベル電圧ＶＨにする場合には、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを“１００”にし、信号ＳＩＧ１Ａを低レベル電圧ＶＬにする場合には、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを“００１”にし、信号ＳＩＧ１Ａを中レベル電圧ＶＭにする場合には、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを“０１０”にする。信号ＳＩＧ１Ｂおよび信号ＳＩＧ１Ｃについても同様である。そして、ドライバ制御部５７は、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを遅延部５８Ａに供給し、３つの信号ＰＵＢ，ＰＭＢ，ＰＤＢを遅延部５８Ｂに供給し、３つの信号ＰＵＣ，ＰＭＣ，ＰＤＣを遅延部５８Ｃに供給するようになっている。
　また、ドライバ制御部５７は、上記第１の実施の形態に係るドライバ制御部２７と同様に、遅延制御信号ＤＬＡ，ＤＬＢ，ＤＬＣおよびクロック信号ＴｘＣＫに基づいて、遅延制御信号ＤＬＡ１，ＤＬＢ１，ＤＬＣ１をそれぞれ生成する機能をも有している。
　遅延部５８Ａは、遅延制御信号ＤＬＡ１に基づいて、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを遅延させることにより、信号ＰＵＡ１，ＰＭＡ１，ＰＤＡ１をそれぞれ生成するものである。具体的には、遅延部５８Ａは、遅延制御信号ＤＬＡ１が“非アクティブ”である場合には、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを遅延量ＤＬ１だけ遅延させることにより、信号ＰＵＡ１，ＰＭＡ１，ＰＤＡ１を生成する。また、遅延部５８Ａは、遅延制御信号ＤＬＡ１が“アクティブ”である場合には、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを遅延量ＤＬ１より大きい遅延量ＤＬ２だけ遅延させることにより、信号ＰＵＡ１，ＰＭＡ１，ＰＤＡ１を生成するようになっている。
　同様に、遅延部５８Ｂは、遅延制御信号ＤＬＢ１に基づいて、３つの信号ＰＵＢ，ＰＭＢ，ＰＤＢを遅延させることにより、信号ＰＵＢ１，ＰＭＢ１，ＰＤＢ１をそれぞれ生成するものである。また、遅延部５８Ｃは、遅延制御信号ＤＬＣ１に基づいて、３つの信号ＰＵＣ，ＰＭＣ，ＰＤＣを遅延させることにより、信号ＰＵＣ１，ＰＭＣ１，ＰＤＣ１をそれぞれ生成するものである。
　ドライバ５９Ａは、信号ＰＵＡ１，ＰＭＡ１，ＰＤＡ１に基づいて、信号ＳＩＧ１Ａを生成するものである。ドライバ５９Ｂは、信号ＰＵＢ１，ＰＭＢ１，ＰＤＢ１に基づいて、信号ＳＩＧ１Ｂを生成するものである。ドライバ５９Ｃは、信号ＰＵＣ１，ＰＭＣ１，ＰＤＣ１に基づいて、信号ＳＩＧ１Ｃを生成するものである。
　図２６は、ドライバ５９Ａ，５９Ｂ，５９Ｃの一構成例を表すものである。以下に、ドライバ５９Ａを例に挙げて説明する。なお、ドライバ５９Ｂ，５９Ｃについても同様である。ドライバ５９Ａは、Ｍ個の回路ＵＡ（回路ＵＡ１～ＵＡＭ）と、Ｍ個の回路ＵＢ（回路ＵＢ１～ＵＢＭ）と、Ｍ個の回路ＤＡ（回路ＤＡ１～ＤＡＭ）と、Ｍ個の回路ＤＢ（回路ＤＢ１～ＤＢＭ）と、トランジスタ９５とを有している。
　回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭのそれぞれは、トランジスタ９１と、抵抗素子９２とを有している。回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭのそれぞれにおいて、トランジスタ９１のゲートには信号ＰＵＡ１が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子９２の一端に接続されている。抵抗素子９２の一端はトランジスタ９１のソースに接続され、他端は出力端子Ｔout1Ａに接続されている。トランジスタ９１のオン状態における抵抗値と、抵抗素子９２の抵抗値との和は、この例では“５０×２×Ｍ”［Ω］である。
　回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭのそれぞれは、抵抗素子９３と、トランジスタ９４とを有している。回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭのそれぞれにおいて、抵抗素子９３の一端は出力端子Ｔout1Ａに接続され、他端はトランジスタ９４のドレインに接続されている。トランジスタ９４のゲートには信号ＰＤＡ１が供給され、ドレインは抵抗素子９３の他端に接続され、ソースは接地されている。抵抗素子９３の抵抗値と、トランジスタ９４のオン状態における抵抗値との和は、この例では“５０×２×Ｍ”［Ω］である。
　トランジスタ９５は、この例では、ＮチャネルＭＯＳ型のＦＥＴであり、ゲートには信号ＰＭＡ１が供給され、ドレインは出力端子Ｔout1Ａに接続され、ソースには中レベル電圧ＶＭに対応する電圧を有する信号Ｖｄｃが供給されている。
　この構成により、ドライバ制御部５７は、図２５に示したように、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が“１００”である場合には、シンボル“＋ｘ”を出力すべきと判断し、３つの信号ＰＵＡ，ＰＭＡ，ＰＤＡを“１００”にし、３つの信号ＰＵＢ，ＰＭＢ，ＰＤＢを“００１”にし、３つの信号ＰＵＣ，ＰＭＣ，ＰＤＣを“０１０”にする。よって、３つの信号ＰＵＡ１，ＰＭＡ１，ＰＤＡ１は“１００”になり、３つの信号ＰＵＢ１，ＰＭＢ１，ＰＤＢ１は“００１”になり、３つの信号ＰＵＣ，ＰＭＣ，ＰＤＣは“０１０”になる。
　これにより、ドライバ５９Ａでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオン状態になる。その結果、信号ＳＩＧ１Ａの電圧が高レベル電圧ＶＨになるとともに、ドライバ５９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ５９Ｂでは、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧ１Ｂの電圧が低レベル電圧ＶＬになるとともに、ドライバ５９Ｂの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、ドライバ５９Ｃでは、トランジスタ９５がオン状態になる。その結果、信号ＳＩＧ１Ｃの電圧が中レベル電圧ＶＭになる。
　電圧生成部５５（図２２）は、中レベル電圧ＶＭに対応する電圧を有する信号Ｖｄｃを生成するものである。
　図２７は、電圧生成部５５の一構成例を表すものである。電圧生成部５５は、Ｍ個の回路ＵＣ（回路ＵＣ１～ＵＣＭ）と、Ｍ個の回路ＤＣ（回路ＤＣ１～ＤＣＭ）とを有している。回路ＵＣは、ドライバ５９Ａ，５９Ｂ，５９Ｃにおける回路ＵＡ，ＵＢ（図２６）と同様の構成を有するものであり、回路ＤＣは、ドライバ５９Ａ，５９Ｂ，５９Ｃにおける回路ＤＡ，ＤＢ（図２６）と同様の構成を有するものである。回路ＵＣ１～ＵＣＭにおけるトランジスタ９１のゲート、および回路ＤＣ１～ＤＣＭにおけるトランジスタ９４のゲートには電圧Ｖ１が供給されている。これにより、回路ＵＣ１～ＵＣＭにおけるトランジスタ９１はオン状態になるとともに、回路ＤＣ１～ＤＣＭにおけるトランジスタ９４はオン状態になる。回路ＵＣ１～ＵＣＭによる合計抵抗値は約１００［Ω］であり、回路ＤＣ１～ＤＣＭによる合計抵抗値は約１００［Ω］である。よって、電圧生成部５５では、電源（電圧Ｖ１）から接地に向かって、回路ＵＣ１～ＵＣＭおよび回路ＤＣ１～ＤＣＭを介して直流電流ＩＭが流れる。このようにして、電圧生成部５５は、中レベル電圧ＶＭに対応する電圧を有する信号Ｖｄｃを生成するとともに、電圧生成部５５の出力インピーダンスは、約５０［Ω］になる。
（受信装置６０）
　図２２に示したように、受信装置６０は、受信部６１，６２，６３と、処理部６４とを有している。
　受信部６１は、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを受信するとともに、この信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃに基づいて、遷移信号ＲｘＦ１，ＲｘＲ１，ＲｘＰ１およびクロック信号ＲｘＣＫ１を生成するものである。受信部６２は、信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを受信するとともに、この信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃに基づいて、遷移信号ＲｘＦ２，ＲｘＲ２，ＲｘＰ２およびクロック信号ＲｘＣＫ２を生成するものである。受信部６３は、信号ＳＩＧ３Ａ，ＳＩＧ３Ｂ，ＳＩＧ３Ｃを受信するとともに、この信号ＳＩＧ３Ａ，ＳＩＧ３Ｂ，ＳＩＧ３Ｃに基づいて、遷移信号ＲｘＦ３，ＲｘＲ３，ＲｘＰ３およびクロック信号ＲｘＣＫ３を生成するものである。受信部６１，６２，６３は、例えば、上記第１の実施の形態に係る受信部４０（図９）と同様の構成を有するものである。
　図２８は、送信部５１がシンボル“＋ｘ”を送信する場合における、送信部５１および受信部６１の一動作例を表すものである。なお、電圧生成部５５において、回路ＵＣは、トランジスタ９１がオン状態になっているので、実線で示しており、回路ＤＣは、トランジスタ９４がオン状態になっているので、実線で示している。また、トランジスタ９５を、その動作状態を示すスイッチで示している。
　送信部５１がシンボル“＋ｘ”を送信する場合には、上述したように、ドライバ５９Ａでは、回路ＵＡ１～ＵＡＭ，ＵＢ１～ＵＢＭにおけるトランジスタ９１がオン状態になる。その結果、信号ＳＩＧ１Ａの電圧が高レベル電圧ＶＨになる。また、ドライバ５９Ｂでは、回路ＤＡ１～ＤＡＭ，ＤＢ１～ＤＢＭにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧ１Ｂの電圧が低レベル電圧ＶＬになる。また、ドライバ５９Ｃでは、トランジスタ９５がオン状態になる。その結果、信号ＳＩＧ１Ｃの電圧が中レベル電圧ＶＭになる。
　この場合には、受信部６１では、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４３Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分ＡＢは正（ＡＢ＞０）になるため、アンプ４３Ａは“１”を信号ＳＡＢとして出力する。また、アンプ４３Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分ＢＣは負（ＢＣ＜０）になるため、アンプ４３Ｂは“０”を信号ＳＢＣとして出力する。また、アンプ４３Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分ＣＡは負（ＣＡ＜０）になるため、アンプ４３Ｃは“０”を信号ＳＣＡとして出力するようになっている。
　処理部６４（図２２）は、遷移信号ＲｘＦ１，ＲｘＲ１，ＲｘＰ１およびクロック信号ＲｘＣＫ１と、遷移信号ＲｘＦ２，ＲｘＲ２，ＲｘＰ２およびクロック信号ＲｘＣＫ２と、遷移信号ＲｘＦ３，ＲｘＲ３，ＲｘＰ３およびクロック信号ＲｘＣＫ３とに基づいて、所定の処理を行うものである。
　ここで、遅延部５８Ａ，５８Ｂ，５８Ｃは、本開示における「複数の遅延部」の一具体例に対応する。ドライバ５９Ａ，５９Ｂ，５９Ｃは、本開示における「複数のドライバ」の一具体例に対応する。トランジスタ９１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ９４は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ９５は、本開示における「第３のトランジスタ」の一具体例に対応する。信号ＰＵＡ，ＰＭＡ，ＰＤＡは、本開示における「第１の信号」の一具体例に対応する。信号ＰＵＢ，ＰＭＢ，ＰＤＢは、本開示における「第２の信号」の一具体例に対応する。信号ＰＵＣ，ＰＭＣ，ＰＤＣは、本開示における「第３の信号」の一具体例に対応する。信号ＳＩＧ１Ａは、本開示における「第１の伝送信号」の一具体例に対応する。信号ＳＩＧ１Ｂは、本開示における「第２の伝送信号」の一具体例に対応する。信号ＳＩＧ１Ｃは、本開示における「第３の伝送信号」の一具体例に対応する。
　通信システム２では、レーンＬＮ１，ＬＮ２，ＬＮ３のそれぞれにおいて、通信システム１と同様に、クロック期間ＰＣの長さが揃うように、遅延部５８Ａ，５８Ｂ，５８Ｃにおける遅延量を調節する。これにより、通信システム２では、通信システム１と同様に、クロック信号ＲｘＣＫ１～ＲｘＣＫ３のジッタＪを低減することができ、その結果、通信品質を高めることができる。
　また、通信システム２では、図２２に示したように、送信装置５０の電圧生成部５５が、信号Ｖｄｃを、送信部５１だけでなく、送信部５２，５３にも供給するようにした。言い換えれば、送信装置５０では、３つの送信部５１，５２，５３に対して１つの電圧生成部５５を設けた。これにより、通信システム２では、消費電力を低減することができる。
　以上のように本実施の形態では、複数の送信部に対して１つの電圧生成部を設けるようにしたので、消費電力を低減することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
＜３．適用例および応用例＞
　次に、上記実施の形態および変形例で説明した通信システムの適用例および応用例について説明する。
（適用例）
　図２９は、上記実施の形態等の通信システムが適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。
　図３０は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。
　ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。
　外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ４１０と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ４１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。
　ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は、画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース３１８は、例えば水晶振動子を含む発振回路３３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース３１８とディスプレイ５０４との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　図３１は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ2Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。
　センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムやキャリブレーションにより得られた設定値などを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ2Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース４１９は、例えば水晶振動子を含む発振回路４３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース４１９とアプリケーションプロセッサ３１０との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
（応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local  Interconnect  Network）、ＬＡＮ（Local  Area  Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図３２では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake  System）又はＥＳＣ（Electronic　Stability  Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light  Detection　and  Ranging、Laser  Imaging　Detection  and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図３３は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３３には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図３２に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital  Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（Global　System　of　Mobile　communications）、ＷｉＭＡＸ、ＬＴＥ（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine  Type  Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle  Environment）、ＤＳＲＣ（Dedicated  Short　Range  Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle  to  Vehicle）通信、路車間（Vehicle  to  Infrastructure）通信、車両と家との間（Vehicle  to  Home）の通信及び歩車間（Vehicle  to  Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite  System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning  System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field  Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal  Serial  Bus）、ＨＤＭＩ（登録商標）（High-Definition  Multimedia  Interface）、又はＭＨＬ（Mobile　High-definition  Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented  Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図３２に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　以上説明した車両制御システム７０００において、図１を用いて説明した本実施形態に係る通信システム１は、図３２に示した応用例における各ブロック間の通信システムに適用することができる。具体的には、例えば、本技術は、撮像部７４１０（撮像部７９１０，７９１２，７９１４，７９１６，７９１８と、車外情報検出ユニット７４００との間の通信システムに適用することができる。これにより、車両制御システム７０００では、例えば、通信品質を高めることができるため、高い画質の画像を車外情報検出ユニット７４００に供給することができる。その結果、車両制御システム７０００では、車外情報をより正確に把握することができる。
　以上、いくつかの実施の形態および変形例、ならびにそれらの適用例および応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態では、本技術を、３つの電圧レベルを有する信号を用いて通信を行う通信システムに適用したが、これに限定されるものではなく、これに代えて、例えば４つ以上の電圧レベルを有する信号を用いて通信を行う通信システムに適用してもよい。具体的には、例えば、送信装置が、４つの信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３，ＳＩＧ４を受信装置に対して送信するように構成することができる。これらの信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３，ＳＩＧ４は、それぞれ４つの電圧レベルの間で遷移するものである。これらの信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３，ＳＩＧ４は、互いに異なる電圧レベルに設定される。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）遅延量を変更可能な複数の遅延部と、
　前記複数の遅延部に対応して設けられ、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有し、前記複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するドライバ部と、
　前記シンボルのシーケンスにおけるシンボルの遷移に基づいて、前記複数の遅延部の前記遅延量をそれぞれ設定する制御部と
　を備えた送信装置。
（２）前記複数の遅延部は、第１の遅延部と、第２の遅延部と、第３の遅延部とを有し、
　前記複数のドライバは、
　第１の出力端子における電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧の間の第３の電圧のうちのいずれかに選択的に設定する第１のドライバと、
　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定する第２のドライバと、
　第３の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定する第３のドライバと
　を有し、
　前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧は、互いに異なる
　前記（１）に記載の送信装置。
（３）前記制御部は、前記第１の出力端子における電圧、前記第２の出力端子における電圧、および前記第３の出力端子における電圧がともに変化する複数の第１のシンボル遷移において、前記第１の遅延部、前記第２の遅延部、および前記第３の遅延部のうちのいずれか一の遅延部の遅延量を、前記一の遅延部以外の遅延部の遅延量よりも大きくする
　前記（２）に記載の送信装置。
（４）前記複数の第１のシンボル遷移のうち、前記第１の出力端子における電圧が前記第３の電圧から前記第１の電圧または前記第２の電圧に変化する第２のシンボル遷移において、前記第１の遅延部における前記遅延量を、前記第２の遅延部における前記遅延量および前記第３の遅延部における前記遅延量よりも大きくする
　前記（３）に記載の送信装置。
（５）前記制御部は、前記第２のシンボル遷移における前記第１の遅延部の前記遅延量を、前記第２のシンボル遷移以外の第３のシンボル遷移における前記第１の遅延部の前記遅延量よりも大きくする
　前記（４）に記載の送信装置。
（６）前記シンボルの遷移を示す遷移信号に基づいてシンボル信号を生成する信号生成部をさらに備え、
　前記第１の遅延部は、前記シンボル信号に応じた第１の信号を遅延させ、
　前記第２の遅延部は、前記シンボル信号に応じた第２の信号を遅延させ、
　前記第３の遅延部は、前記シンボル信号に応じた第３の信号を遅延させ、
　前記制御部は、前記遷移信号に基づいて、前記シンボルの遷移を検出することにより、前記複数の遅延部の前記遅延量をそれぞれ設定する
　前記（２）から（５）のいずれかに記載の送信装置。
（７）前記第１の遅延部は、第１のサブ信号および第２のサブ信号を含む第１の信号を遅延させ、
　前記第１のドライバは、
　第１の電源から前記第１の出力端子への経路上に設けられ、前記第１のサブ信号に基づいてオンオフする第１のトランジスタと、
　第２の電源から前記第１の出力端子への経路上に設けられ、前記第２のサブ信号に基づいてオンオフする第２のトランジスタと
　を有する
　前記（２）から（６）のいずれかに記載の送信装置。
（８）前記第３の電圧を生成する電圧生成部をさらに備え、
　前記第１の遅延部は、第１のサブ信号、第２のサブ信号、および第３のサブ信号を含む第１の信号を遅延させ、
　前記第１のドライバは、
　第１の電源から前記第１の出力端子への経路上に設けられ、前記第１のサブ信号に基づいてオンオフする第１のトランジスタと、
　第２の電源から前記第１の出力端子への経路上に設けられ、前記第２のサブ信号に基づいてオンオフする第２のトランジスタと、
　前記電圧生成部から前記第１の出力端子への経路上に設けられ、前記第３のサブ信号に基づいてオンオフする第３のトランジスタと
　を有する
　前記（２）から（６）のいずれかに記載の送信装置。
（９）シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定し、
　前記複数の遅延部に対応して設けられた複数のドライバに対して、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定させる
　送信方法。
（１０）送信装置と
　受信装置と
　を備え、
　前記送信装置は、
　遅延量を変更可能な複数の遅延部と、
　前記複数の遅延部に対応して設けられ、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有し、前記複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するドライバ部と、
　前記シンボルのシーケンスにおけるシンボルの遷移に基づいて、前記複数の遅延部の前記遅延量をそれぞれ設定する制御部と
　を有する
　通信システム。
（１１）前記複数の遅延部は、第１の遅延部と、第２の遅延部と、第３の遅延部とを有し、
　前記複数のドライバは、
　第１の出力端子における電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧の間の第３の電圧のうちのいずれかに選択的に設定することにより第１の伝送信号を生成する第１のドライバと、
　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定することにより第２の伝送信号を生成する第２のドライバと、
　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定することにより第３の伝送信号を生成する第３のドライバと
　を有し、
　前記受信装置は、
　前記第１の伝送信号および前記第２の伝送信号の差分を増幅することにより第１の差分信号を生成する第１のアンプと、
　前記第２の伝送信号および前記第３の伝送信号の差分を増幅することにより第２の差分信号を生成する第２のアンプと、
　前記第３の伝送信号および前記第１の伝送信号の差分を増幅することにより第３の差分信号を生成する第３のアンプと、
　前記第１の差分信号、前記第２の差分信号、および前記第３の差分信号に基づいてクロック信号を生成するクロック生成部と
　を有する
　前記（１０）に記載の通信システム。
（１２）前記クロック生成部は、前記シンボルが遷移したときに前記第１の差分信号、前記第２の差分信号、および前記第３の差分信号のうちの最初に遷移した信号に基づいてクロックパルスを生成することにより、前記クロック信号を生成する
　前記（１１）に記載の通信システム。
　本出願は、日本国特許庁において２０１６年１２月１４日に出願された日本特許出願番号２０１６－２４１９７３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　遅延量を変更可能な複数の遅延部と、
    　前記複数の遅延部に対応して設けられ、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有し、前記複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するドライバ部と、
    　前記シンボルのシーケンスにおけるシンボルの遷移に基づいて、前記複数の遅延部の前記遅延量をそれぞれ設定する制御部と
    　を備えた送信装置。
  2. 　前記複数の遅延部は、第１の遅延部と、第２の遅延部と、第３の遅延部とを有し、
    　前記複数のドライバは、
    　第１の出力端子における電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧の間の第３の電圧のうちのいずれかに選択的に設定する第１のドライバと、
    　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定する第２のドライバと、
    　第３の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定する第３のドライバと
    　を有し、
    　前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧は、互いに異なる
    　請求項１に記載の送信装置。
  3. 　前記制御部は、前記第１の出力端子における電圧、前記第２の出力端子における電圧、および前記第３の出力端子における電圧がともに変化する複数の第１のシンボル遷移において、前記第１の遅延部、前記第２の遅延部、および前記第３の遅延部のうちのいずれか一の遅延部の遅延量を、前記一の遅延部以外の遅延部の遅延量よりも大きくする
    　請求項２に記載の送信装置。
  4. 　前記複数の第１のシンボル遷移のうち、前記第１の出力端子における電圧が前記第３の電圧から前記第１の電圧または前記第２の電圧に変化する第２のシンボル遷移において、前記第１の遅延部における前記遅延量を、前記第２の遅延部における前記遅延量および前記第３の遅延部における前記遅延量よりも大きくする
    　請求項３に記載の送信装置。
  5. 　前記制御部は、前記第２のシンボル遷移における前記第１の遅延部の前記遅延量を、前記第２のシンボル遷移以外の第３のシンボル遷移における前記第１の遅延部の前記遅延量よりも大きくする
    　請求項４に記載の送信装置。
  6. 　前記シンボルの遷移を示す遷移信号に基づいてシンボル信号を生成する信号生成部をさらに備え、
    　前記第１の遅延部は、前記シンボル信号に応じた第１の信号を遅延させ、
    　前記第２の遅延部は、前記シンボル信号に応じた第２の信号を遅延させ、
    　前記第３の遅延部は、前記シンボル信号に応じた第３の信号を遅延させ、
    　前記制御部は、前記遷移信号に基づいて、前記シンボルの遷移を検出することにより、前記複数の遅延部の前記遅延量をそれぞれ設定する
    　請求項２に記載の送信装置。
  7. 　前記第１の遅延部は、第１のサブ信号および第２のサブ信号を含む第１の信号を遅延させ、
    　前記第１のドライバは、
    　第１の電源から前記第１の出力端子への経路上に設けられ、前記第１のサブ信号に基づいてオンオフする第１のトランジスタと、
    　第２の電源から前記第１の出力端子への経路上に設けられ、前記第２のサブ信号に基づいてオンオフする第２のトランジスタと
    　を有する
    　請求項２に記載の送信装置。
  8. 　前記第３の電圧を生成する電圧生成部をさらに備え、
    　前記第１の遅延部は、第１のサブ信号、第２のサブ信号、および第３のサブ信号を含む第１の信号を遅延させ、
    　前記第１のドライバは、
    　第１の電源から前記第１の出力端子への経路上に設けられ、前記第１のサブ信号に基づいてオンオフする第１のトランジスタと、
    　第２の電源から前記第１の出力端子への経路上に設けられ、前記第２のサブ信号に基づいてオンオフする第２のトランジスタと、
    　前記電圧生成部から前記第１の出力端子への経路上に設けられ、前記第３のサブ信号に基づいてオンオフする第３のトランジスタと
    　を有する
    　請求項２に記載の送信装置。
  9. 　シンボルのシーケンスにおけるシンボルの遷移に基づいて、複数の遅延部の遅延量をそれぞれ設定し、
    　前記複数の遅延部に対応して設けられた複数のドライバに対して、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定させる
    　送信方法。
  10. 　送信装置と
    　受信装置と
    　を備え、
    　前記送信装置は、
    　遅延量を変更可能な複数の遅延部と、
    　前記複数の遅延部に対応して設けられ、前記複数の遅延部のうちの対応する遅延部により遅延された信号に基づいて、対応する出力端子における電圧を互いに異なる電圧に設定する複数のドライバを有し、前記複数のドライバを用いて、シンボルのシーケンスを示すデータ信号を送信するドライバ部と、
    　前記シンボルのシーケンスにおけるシンボルの遷移に基づいて、前記複数の遅延部の前記遅延量をそれぞれ設定する制御部と
    　を有する
    　通信システム。
  11. 　前記複数の遅延部は、第１の遅延部と、第２の遅延部と、第３の遅延部とを有し、
    　前記複数のドライバは、
    　第１の出力端子における電圧を、第１の電圧、第２の電圧、および前記第１の電圧と前記第２の電圧の間の第３の電圧のうちのいずれかに選択的に設定することにより第１の伝送信号を生成する第１のドライバと、
    　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定することにより第２の伝送信号を生成する第２のドライバと、
    　第２の出力端子における電圧を、前記第１の電圧、前記第２の電圧、および前記第３の電圧のうちのいずれかに選択的に設定することにより第３の伝送信号を生成する第３のドライバと
    　を有し、
    　前記受信装置は、
    　前記第１の伝送信号および前記第２の伝送信号の差分を増幅することにより第１の差分信号を生成する第１のアンプと、
    　前記第２の伝送信号および前記第３の伝送信号の差分を増幅することにより第２の差分信号を生成する第２のアンプと、
    　前記第３の伝送信号および前記第１の伝送信号の差分を増幅することにより第３の差分信号を生成する第３のアンプと、
    　前記第１の差分信号、前記第２の差分信号、および前記第３の差分信号に基づいてクロック信号を生成するクロック生成部と
    　を有する
    　請求項１０に記載の通信システム。
  12. 　前記クロック生成部は、前記シンボルが遷移したときに前記第１の差分信号、前記第２の差分信号、および前記第３の差分信号のうちの最初に遷移した信号に基づいてクロックパルスを生成することにより、前記クロック信号を生成する
    　請求項１１に記載の通信システム。
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